WO2026004692A1 - 撮像装置 - Google Patents

撮像装置

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WO2026004692A1
WO2026004692A1 PCT/JP2025/021757 JP2025021757W WO2026004692A1 WO 2026004692 A1 WO2026004692 A1 WO 2026004692A1 JP 2025021757 W JP2025021757 W JP 2025021757W WO 2026004692 A1 WO2026004692 A1 WO 2026004692A1
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WO
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pixel
signal
sample
hold
sensitivity
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PCT/JP2025/021757
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English (en)
French (fr)
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浩二 松浦
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Publication date
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    • H04N25/57—Control of the dynamic range
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • One embodiment of the present invention relates to an imaging device.
  • CMOS Complementary Metal Oxide Semiconductor
  • CIS Complementary Metal Oxide Semiconductor image sensors
  • CIS with HDR High Dynamic Range
  • AD conversions must be performed after allowing time for the voltage in the floating diffusion region to stabilize, making it difficult to achieve HDR functionality at high frame rates.
  • Patent Document 1 in order to widen the dynamic range, a large-capacity capacitor is provided in each pixel of the pixel array, allowing the charge that overflows from the photodiode during periods of high illumination to be stored in the capacitor.
  • This disclosure therefore provides an imaging device that can read out multiple pixel signals corresponding to multiple sensitivities without lengthening the horizontal line period, even when a large-capacity capacitor is provided for each pixel in the pixel array section.
  • a pixel array unit having a plurality of the pixels arranged in a first direction and a second direction that intersect with each other; a plurality of the signal lines that are arranged in the first direction and transmit the pixel signals generated by two or more of the pixels that are arranged in the second direction,
  • the three or more sample-and-hold circuits, the selection circuit, and the analog-to-digital converter may be provided for each of the plurality of signal lines.
  • a sample-and-hold circuit that samples and holds the pixel signal that takes time to stabilize may sample and hold the pixel signal after a waiting period until the pixel signal stabilizes, and other sample-and-hold circuits may sample and hold the pixel signals generated by other pixels during the waiting period.
  • each of the plurality of pixels outputs a plurality of pixel signals having different sensitivities at different times;
  • the three or more sample-and-hold circuits and the analog-to-digital converter may perform sampling operations, holding operations, and analog-to-digital conversion operations of the pixel signals having different sensitivities in parallel.
  • each of the plurality of pixels switches the sensitivity of the corresponding pixel among four or more levels, and outputs the pixel signal divided into a signal level and a reset level for each sensitivity with a time lag;
  • the three or more sample-and-hold circuits provided for each of the plurality of signal lines may sample and hold the signal level and reset level of the pixel signal with a time lag for each sensitivity.
  • the signal level and reset level of the pixel signals of the same sensitivity may be sampled and held by the same sample and hold circuit.
  • the pixel array unit has a plurality of pixel groups arranged in the second direction, each of which includes two or more of the pixels arranged in the first direction;
  • sample and hold circuits other than some of the sample and hold circuits may sample and hold pixel signals output to the signal line from a pixel group other than any of the pixel groups during a period when the some of the sample and hold circuits are waiting to sample the pixel signals in any of the pixel groups.
  • the pixel has a charge storage unit that stores the accumulated charge of the photoelectric conversion element, the part of the sample and hold circuits waits until discharge of the charge accumulation unit of the pixel to be read out in any one of the pixel groups is completed, and then samples and holds the pixel signal;
  • the sample and hold circuits other than the some of the sample and hold circuits among the three or more sample and hold circuits may sample and hold the pixel signals output to the signal lines from a pixel group different from any one of the pixel groups during a discharge period of the charge storage section.
  • the one of the pixel groups and the different pixel group may be a first pixel group and a second pixel group adjacent to each other in the second direction.
  • one sample hold circuit among the three or more sample hold circuits samples and holds a pixel signal output to the signal line from the first pixel group including the pixel having the charge storage portion that has finished discharging;
  • the sample and hold circuits other than the one sample and hold circuit may sample and hold pixel signals output from the second pixel group to the signal lines during a discharge period of the charge accumulation section.
  • one sample and hold circuit may sample and hold the reset level of the pixel signal after the charge storage section is discharged, after a sample and hold circuit other than the one sample and hold circuit samples and holds the pixel signal output from the second pixel group to the signal line and the analog-to-digital converter converts it into a digital pixel signal.
  • the selection circuit may select in turn the hold signals of the sample and hold circuits other than the one sample and hold circuit among the three or more sample and hold circuits and the pixel signal on the signal line during the period in which the one sample and hold circuit is waiting until the discharge of the charge accumulation unit is completed, and then select the reset level of the pixel signal sampled and held by the one sample and hold circuit after the discharge of the charge accumulation unit.
  • the pixel has a plurality of the photoelectric conversion elements each having a different light receiving area,
  • the charge storage section may hold charges photoelectrically converted by at least some of the plurality of photoelectric conversion elements.
  • the image sensor may further include a delay circuit that aligns the timing of the plurality of differential signals so that the plurality of differential signals corresponding to four or more sensitivities are output at the same timing.
  • the delay circuit may align the timing of the plurality of differential signals to match the timing at which one of the three or more sample-and-hold circuits holds a pixel signal output to the signal line from a pixel group having a charge storage section that has finished discharging.
  • Each of the plurality of pixels may generate four pixel signals divided into signal levels and reset levels with four different sensitivities.
  • the four sensitivities are ultra-low sensitivity, low sensitivity, medium sensitivity, and high sensitivity;
  • at least one other sample and hold circuit may sample and hold the low sensitivity, medium sensitivity, and high sensitivity pixel signals of other pixel groups arranged in the second direction.
  • the selection circuit selects one of the three hold signals sampled and held by the three sample-and-hold circuits and the pixel signal on the signal line, and supplies the selected signal to the analog-to-digital converter;
  • the remaining sample-and-hold circuits other than the sample-and-hold circuit that samples and holds the pixel signal of the low sensitivity sample and hold the signal levels and reset levels of the pixel signals of the ultra-low sensitivity, the medium sensitivity, and the high sensitivity within one horizontal line period;
  • a sample-and-hold circuit that samples and holds the low-sensitivity pixel signal samples and holds a reset level of the low-sensitivity pixel signal during a horizontal line period next to the horizontal line period;
  • the remaining sample-and-hold circuits may sample and hold the pixel signals of the very low sensitivity, the medium sensitivity, and the high sensitivity in the pixel groups adjacent in the second direction during the next horizontal line period.
  • the selection circuit selects one of the four hold signals sampled and held by the four sample-and-hold circuits and the pixel signal on the signal line, and supplies the selected signal to the analog-to-digital converter;
  • the remaining sample and hold circuits other than the sample and hold circuit that samples and holds the pixel signal of the low sensitivity sample and hold the signal levels and reset levels of the pixel signals of the ultra-low sensitivity, the medium sensitivity, and the high sensitivity within one horizontal line period;
  • a sample-and-hold circuit that samples and holds the low-sensitivity pixel signal samples and holds a reset level of the low-sensitivity pixel signal within two horizontal line periods following the one horizontal line period;
  • the remaining sample and hold circuits may sample and hold the pixel signals of the very low sensitivity, the medium sensitivity, and the high sensitivity in two pixel groups adjacent in the second direction during the next two horizontal line periods.
  • FIG. 1 is a block diagram showing a schematic configuration of an imaging apparatus according to a first embodiment of the present disclosure.
  • FIG. 1 is a conceptual diagram showing an example of an imaging device in which a semiconductor chip of a pixel array portion and a semiconductor chip of a processing circuit are stacked.
  • FIG. 1 is a circuit diagram showing the basic configuration of a high dynamic range pixel.
  • 10 is a timing chart of each drive signal at the start of exposure of a pixel.
  • 10 is a diagram showing the signal-to-noise ratio of a pixel signal obtained by combining four pixel signals captured at four sensitivities.
  • 4 is a timing chart for reading out pixel signals from pixels.
  • FIG. 2 is a circuit diagram of a main part of the imaging device according to the first embodiment.
  • FIG. 1 is a conceptual diagram showing an example of an imaging device in which a semiconductor chip of a pixel array portion and a semiconductor chip of a processing circuit are stacked.
  • FIG. 1 is a circuit diagram showing
  • FIG. 10 is a circuit diagram of a main part of an imaging device according to a comparative example.
  • FIG. 10 is a timing chart of an imaging device according to a comparative example.
  • FIG. 10 is a circuit diagram of a main part of an imaging apparatus according to a second embodiment.
  • FIG. 11 is a circuit diagram of a main part of an imaging device according to a modified example of the second embodiment.
  • 13 is a voltage waveform diagram of the output node of the input comparison circuit of FIG. 12;
  • FIG. 10 is a circuit diagram of a main part of an imaging device according to a third embodiment.
  • FIG. 10 is a timing chart of an imaging apparatus according to a third embodiment.
  • FIG. 10 is a timing chart of an imaging apparatus according to a third embodiment.
  • FIG. 2 is a diagram showing an example of a delay circuit provided in a signal processing circuit.
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. 2 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit.
  • the image pickup device 1 includes a pixel array unit 101, a timing control circuit 102, a vertical scanning circuit 103, a DAC (digital-to-analog converter) 104, an ADC (analog-to-digital converter) 105, a horizontal transfer scanning circuit 106, an amplifier circuit 107, and a signal processing circuit 108.
  • a pixel array unit 101 a timing control circuit 102, a vertical scanning circuit 103, a DAC (digital-to-analog converter) 104, an ADC (analog-to-digital converter) 105, a horizontal transfer scanning circuit 106, an amplifier circuit 107, and a signal processing circuit 108.
  • DAC digital-to-analog converter
  • ADC analog-to-digital converter
  • the pixel array section 101 has unit pixels (hereinafter simply referred to as pixels) arranged in a matrix, each including a photoelectric conversion element that photoelectrically converts incident light into an amount of charge (pixel signal) corresponding to the amount of light.
  • the row direction is sometimes referred to as the first direction
  • the column direction is sometimes referred to as the second direction.
  • the pixel array section 101 has a plurality of pixel rows arranged in the column direction, each including a plurality of pixels lined up in the row direction. In this specification, these pixel rows are sometimes referred to as pixel groups.
  • pixel drive lines 109 are wired for each row of the matrix-like pixel arrangement along the left-right direction of the figure (the pixel arrangement direction/horizontal direction of the pixel rows), and vertical signal lines VSL are wired for each column along the up-down direction of the figure (the pixel arrangement direction/vertical direction of the pixel columns).
  • One end of each pixel drive line 109 is connected to an output terminal of the vertical scanning circuit 103 that corresponds to each row. Note that while Figure 1 shows one pixel drive line 109 for each pixel row, two or more pixel drive lines 109 may be provided for each pixel row.
  • the timing control circuit 102 is equipped with a timing generator (not shown) that generates various timing signals. Based on externally provided control signals, the timing control circuit 102 controls the drive of the vertical scanning circuit 103, DAC 104, multiple ADCs 105, and horizontal transfer scanning circuit 106, etc., using the various timing signals generated by the timing generator.
  • the vertical scanning circuit 103 is composed of a shift register, an address decoder, etc. Although the specific configuration is not shown here, the vertical scanning circuit 103 includes a read scanning system and a sweep scanning system.
  • the readout scanning system sequentially selects and scans the unit pixels from which signals are read out, row by row. Meanwhile, the sweep scanning system performs sweep scanning on the readout row being read out by the readout scanning system, sweeping out (resetting) unnecessary charge from the photoelectric conversion elements of the unit pixels of that readout row, a time period equal to the shutter speed, prior to the readout scanning.
  • This sweeping out (resetting) of unnecessary charge by the sweep scanning system performs what is known as an electronic shutter operation.
  • electronic shutter operation refers to the operation of discarding the photoelectric charge in the photoelectric conversion element and starting a new exposure (starting the accumulation of photocharge).
  • the pixel signals (analog signals) output from each unit pixel in a pixel row selected and scanned by the vertical scanning circuit 103 are supplied to multiple ADCs 105 via multiple vertical signal lines VSL corresponding to each column.
  • DAC 104 generates a reference signal RAMP, which is a linearly changing ramp waveform signal, and supplies it to multiple ADCs 105.
  • DAC 104 is commonly connected to multiple comparators 121 via a reference signal line RAMP, and supplies the same reference signal RAMP to multiple comparators 121.
  • the reference signal line RAMP transmits the reference signal RAMP to the multiple comparators 121.
  • Each of the multiple ADCs 105 includes a comparator 121, a counter 122, and multiple latch circuits 123.
  • the multiple ADCs 105 convert pixel signals (analog signals) from the pixel array unit 101 into digital signals.
  • the comparator 121, counter 122, and latch circuit 123 are each provided corresponding to a pixel column in the pixel array unit 101, and form the ADC 105a.
  • the ADC 105a is provided for each pixel column in the column direction.
  • Comparator 121 compares the voltage of the signal obtained by adding the pixel signal output from each pixel and the reference signal RAMP via a capacitor with a predetermined reference voltage, and supplies an output signal indicating the comparison result to counter 122.
  • counter 122 Based on the output signal of comparator 121, counter 122 counts the time until the voltage magnitude relationship between the pixel signal and reference signal RAMP is inverted. This converts the analog pixel signal into a digital pixel signal represented by a count value. Counter 122 supplies the count value to latch circuit 123.
  • the latch circuit 123 holds the count value supplied from the counter 122.
  • the latch circuit 123 also performs CDS (Correlated Double Sampling) by calculating the difference between the data signal count value corresponding to the pixel signal at the signal level and the reset signal count value corresponding to the pixel signal at the reset level.
  • CDS Correlated Double Sampling
  • the horizontal transfer scanning circuit 106 is composed of a shift register, address decoder, etc., and sequentially selects and scans the circuit portions corresponding to the pixel columns of the multiple ADCs 105. Through this selective scanning by the horizontal transfer scanning circuit 106, the digital pixel signals held in the latch circuit 123 are sequentially transferred to the amplifier circuit 107 via the horizontal transfer line 111.
  • the amplifier circuit 107 amplifies the digital pixel signal supplied from the latch circuit 123 and supplies it to the signal processing circuit 108.
  • the signal processing circuit 108 performs predetermined signal processing on the digital pixel signals supplied from the amplifier circuit 107 to generate two-dimensional image data. For example, the signal processing circuit 108 corrects vertical line defects and point defects, clamps the signal, and performs digital signal processing such as parallel-to-serial conversion, compression, encoding, addition, averaging, and intermittent operation. The signal processing circuit 108 outputs the generated image data to a downstream device.
  • the imaging device 1 shown in FIG. 1 may be configured as a single semiconductor chip as a whole, or may be configured from multiple semiconductor chips.
  • the pixel array section 101 and other processing circuits may be formed as separate semiconductor chips 511 and 512, respectively, and the semiconductor chips 511 and 512 may be stacked.
  • Figure 2 is a conceptual diagram showing an example of an imaging device 1 in which a semiconductor chip 511 of the pixel array section 101 and a semiconductor chip 512 of the processing circuit are stacked.
  • the imaging device 1 is composed of two stacked semiconductor chips 511 and 512. Note that the number of stacked semiconductor chips may be three or more.
  • Semiconductor chip 511 includes a pixel array section 101 formed on a semiconductor substrate.
  • Semiconductor chip 512 includes multiple ADCs 105, a logic circuit 516, and a peripheral circuit 517 formed on another semiconductor substrate.
  • the logic circuit 516 includes a timing control circuit 102, a vertical scanning circuit 103, a DAC 104, a horizontal transfer scanning circuit 106, etc.
  • the peripheral circuit 517 includes a signal processing circuit 108, etc.
  • Each pixel in the pixel array section 101 of the semiconductor chip 511 and elements such as ADCs (105, 516, 517) of the semiconductor chip 512 may be electrically connected using, for example, through-electrodes such as TSVs (Through Silicon Vias) provided in the via regions 513 and 514. Multiple ADCs 105 can transmit and receive signals to and from the pixel array section 101 via the TSVs.
  • the semiconductor chips 511 and 512 may also be bonded together so that the wiring of the semiconductor chip 511 and the wiring of the semiconductor chip 512 are in contact (Cu-Cu bonding).
  • the pixel array section 101 and part of the ADCs (105, 516, 517) may be configured as one semiconductor chip 511, with the remaining components configured as another semiconductor chip 512.
  • Each pixel in the pixel array section of Figure 1 outputs a high dynamic range (hereinafter also referred to as HDR) pixel signal.
  • HDR high dynamic range
  • FIG. 3 is a circuit diagram showing the basic configuration of a high dynamic range pixel.
  • the pixel PX in FIG. 3 includes a first photoelectric conversion unit PD11a, a second photoelectric conversion unit PD11b, first to fourth transfer gate units T12a to T12d, a reset transistor T13, a charge storage unit C14, a first floating diffusion region (FD15a), a second floating diffusion region (FD15b), an amplifier transistor T16, and a selection transistor T17.
  • the transistors in the pixel PX are sometimes collectively referred to as pixel transistors.
  • Each pixel transistor in the pixel PX is an N-type MOS transistor that turns on when a high-level drive signal is input to its gate. In this specification, the signal level of the drive signal that turns on each pixel transistor is referred to as an active state.
  • the pixels PX in FIG. 3 are arranged in multiple rows and columns, and a pixel drive line 109 in FIG. 1 is provided for each pixel row arranged in the row direction.
  • Various drive signals TGL, FCG, FDG, TGS, RST, and SEL are supplied from the vertical scanning circuit 103 in FIG. 1 via multiple drive lines and input to the gates of each pixel transistor in the pixel PX.
  • the first photoelectric conversion unit PD11a is made up of, for example, a PN junction photodiode.
  • the first photoelectric conversion unit PD11a generates and accumulates electric charges according to the amount of light received.
  • the second photoelectric conversion unit PD11b like the first photoelectric conversion unit PD11a, is made up of, for example, a PN junction photodiode.
  • the second photoelectric conversion unit PD11b generates and accumulates electric charges according to the amount of light received.
  • the first photoelectric conversion unit PD11a When comparing the first photoelectric conversion unit PD11a and the second photoelectric conversion unit PD11b, the first photoelectric conversion unit PD11a has a larger light-receiving surface area and higher sensitivity than the second photoelectric conversion unit PD11b. Note that the size relationship between the light-receiving surface areas of the first photoelectric conversion unit PD11a and the second photoelectric conversion unit PD11b is arbitrary.
  • the first transfer gate unit T12a is connected between the first photoelectric conversion unit PD11a and the first floating diffusion region FD15a.
  • a drive signal TGL is applied to the gate electrode of the first transfer gate unit T12a.
  • the drive signal TGL becomes active, the first transfer gate unit T12a becomes conductive, and the charge stored in the first photoelectric conversion unit PD11a is transferred to the first floating diffusion region FD15a via the first transfer gate unit T12a.
  • the second transfer gate unit T12b is connected between the charge storage unit C14 and the second floating diffusion region FD15b.
  • a drive signal FCG is applied to the gate electrode of the second transfer gate unit T12b.
  • the drive signal FCG becomes active, the second transfer gate unit T12b becomes conductive, and the potentials of the charge storage unit C14 and the second floating diffusion region FD15b are coupled.
  • the fourth transfer gate unit T12d is connected between the second photoelectric conversion unit PD11b and the charge accumulation unit C14.
  • a drive signal TGS is applied to the gate electrode of the fourth transfer gate unit T12d.
  • the fourth transfer gate unit T12d becomes conductive, and the charge accumulated in the second photoelectric conversion unit PD11b is transferred to the charge accumulation unit C14 via the fourth transfer gate unit T12d.
  • the potential below the gate electrode of the fourth transfer gate unit T12d is slightly deeper, and an overflow path is formed that transfers charge that exceeds the saturated charge amount of the second photoelectric conversion unit PD11b and overflows from the second photoelectric conversion unit PD11b to the charge accumulation unit C14.
  • the overflow path formed below the gate electrode of the fourth transfer gate unit T12d will be simply referred to as the overflow path of the fourth transfer gate unit T12d.
  • the reset transistor T13 is connected between a power supply (hereinafter, the power supply may also be referred to as VDD) that supplies a power supply voltage VDD and the second floating diffusion region FD15b.
  • VDD power supply
  • a drive signal RST is applied to the gate electrode of the reset transistor T13.
  • the reset transistor T13 is turned on.
  • the combined potential region of the first floating diffusion region FD15a and the second floating diffusion region FD15b, or the combined potential region of the charge storage portion C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b is reset to the level of the power supply voltage VDD.
  • the charge storage unit C14 has, for example, a capacitor, and the opposing electrode of the charge storage unit C14 is connected to the power supply voltage VDD node.
  • the charge storage unit C14 stores the charge transferred from the second photoelectric conversion unit PD11b.
  • the capacitor that constitutes the charge storage unit C14 is, for example, a lateral overflow integration capacitor (LOFIC).
  • LFIC lateral overflow integration capacitor
  • the charge storage unit C14 can hold the charge that overflows from the second photoelectric conversion unit PD11b during times of high illumination. By increasing the capacity of the charge storage unit C14, it can hold the charge that overflows from the second photoelectric conversion unit PD11b and generate a pixel signal, preventing whiteout during times of high illumination and expanding the dynamic range.
  • the first floating diffusion region FD15a and the second floating diffusion region FD15b convert the charges of the first or second photoelectric conversion unit PD11a, PD11b into a voltage signal and output it.
  • the capacitance of the entire floating diffusion region of the pixel PX can be switched.
  • the pixel PX can output a pixel signal with multiple charge-voltage conversion efficiencies.
  • the amplifier transistor T16 has a gate electrode connected to the first floating diffusion region FD15a and a drain electrode connected to the power supply voltage VDD node, and serves as the input of a readout circuit (a so-called source follower circuit) that reads out the charge held in the first floating diffusion region FD15a.
  • the amplifier transistor T16 has a source electrode connected to the vertical signal line VSL via the selection transistor T17, and thus forms a source follower circuit together with the constant current source CS18 connected to one end of the vertical signal line VSL.
  • the selection transistor T17 is connected between the source electrode of the amplification transistor T16 and the vertical signal line VSL.
  • a drive signal SEL is applied to the gate electrode of the selection transistor T17.
  • the selection transistor T17 is turned on, and the pixel PX in Figure 3 is selected.
  • the pixel signal output from the amplification transistor T16 is output to the vertical signal line VSL via the selection transistor T17.
  • the pixel PX shown in Figure 3 switches between multiple sensitivities and generates multiple pixel signals divided into signal levels and reset levels.
  • the type of sensitivity is not important, but the following mainly describes an example in which the pixel PX switches between four sensitivities. Below, the four sensitivities are referred to as ultra-low sensitivity, low sensitivity, medium sensitivity, and high sensitivity.
  • the signal level of the ultra-low sensitivity pixel signal is called SH2DOL
  • the reset level of the ultra-low sensitivity pixel signal is called NH2DOL.
  • SH2DOL and NH2DOL use the first photoelectric conversion unit PD11a, first transfer gate unit T12a, first floating diffusion region FD15a, and second floating diffusion region FD15b in Figure 3.
  • SH1 and NH1 use the first photoelectric conversion unit PD11a, first transfer gate unit T12a, and first floating diffusion region FD15a in Figure 3.
  • SH2 the signal level of the medium-sensitivity pixel signal
  • NH2 the reset level of the medium-sensitivity pixel signal
  • SH2 and NH2 use the first photoelectric conversion unit PD11a, first transfer gate unit T12a, first floating diffusion region FD15a, and second floating diffusion region FD15b in Figure 3.
  • SL and NL use the second photoelectric conversion unit PD11b, second transfer gate unit T12b, third transfer gate unit T12c, fourth transfer gate unit (second transistor) T12d, and charge storage unit C14 in Figure 3.
  • Fig. 4 is a timing chart of each drive signal at the start of exposure of pixel PX.
  • Fig. 4 shows a timing chart of the horizontal synchronization signal XHS and drive signals SEL, RST, FDG, TGL, TGS, and FCG.
  • An example of operation at the start of exposure of pixel PX in Fig. 3 will be described below with reference to Fig. 4.
  • Fig. 4 shows a timing chart for one horizontal line period.
  • the multiple pixel rows included in the pixel array unit 101 are driven one pixel row at a time or multiple pixel rows at a time in accordance with the timing chart of Fig. 4.
  • the horizontal synchronization signal XHS is input, and the exposure process for pixel PX in Figure 3 begins.
  • the drive signals RST and FDG turn on, turning on the reset transistor T13 and the conversion efficiency switching transistor T12c. This couples the potentials of the first floating diffusion region FD15a and the second floating diffusion region FD15b, and the coupled potential region is reset to the level of the power supply voltage VDD.
  • the drive signal TGL is turned on, turning on the first transfer gate unit T12a.
  • the charge stored in the first photoelectric conversion unit PD11a is transferred via the first transfer gate unit T12a to the potential region where the first floating diffusion region FD15a and the second floating diffusion region FD15b are coupled, and the first photoelectric conversion unit PD11a is reset.
  • the drive signal TGL is turned off, and the first transfer gate unit T12a is turned off. This causes charge accumulation in the first photoelectric conversion unit PD11a to begin, and the exposure period begins.
  • the drive signals TGS and FCG are turned on, turning on the fourth transfer gate unit T12d and the second transfer gate unit T12b.
  • the charge stored in the second photoelectric conversion unit PD11b is transferred via the fourth transfer gate unit T12d to the coupled potential region of the first floating diffusion region FD15a and the second floating diffusion region FD15b, resetting the second photoelectric conversion unit PD11b and the charge storage unit C14.
  • the drive signal TGS is turned off and the fourth transfer gate unit T12d is turned off.
  • This causes charge accumulation in the second photoelectric conversion unit PD11b to begin.
  • the exposure period for pixel PX begins at time t4, and from time t4 to t6, charge accumulation is performed using only the first photoelectric conversion unit PD11a. From time t6 onwards, charge accumulation is performed using both the first photoelectric conversion unit PD11a and the second photoelectric conversion unit PD11b.
  • the drive signal FCG turns off, turning off the second transfer gate unit T12b. This causes the charge accumulation unit C14 to begin accumulating the charge that overflows from the second photoelectric conversion unit PD11b and is transferred via the overflow path of the fourth transfer gate unit T12d.
  • the drive signals RST and FDG turn off, turning off the reset transistor T13 and the conversion efficiency switching transistor T12c.
  • the horizontal synchronization signal XHS is input, starting the next horizontal line period.
  • the drive signal SEL is at a low level and the selection transistor T17 is in an off state. Therefore, pixel signals are not read out to the vertical signal line VSL.
  • the imaging device 1 can switch between four sensitivities, and combines and outputs four pixel signals that are exposed and read out at the four sensitivities. A portion of the circuitry of the pixel PX is used for each sensitivity.
  • Figure 5 shows the S/N ratio of a pixel signal obtained by combining four pixel signals captured at four sensitivities.
  • the horizontal axis of Figure 5 represents illuminance, and the vertical axis represents the S/N ratio.
  • Figure 5 shows a waveform obtained by combining waveforms of four S/N ratios corresponding to the four sensitivities.
  • Figure 5 includes waveform w1 of an ultra-low sensitivity pixel signal (NH2DOL-SH2DOL), waveform w2 of a low sensitivity pixel signal (NL-SL), waveform w3 of a medium sensitivity pixel signal (NH2-SH2), and waveform w4 of a high sensitivity pixel signal (NH1-SH1).
  • the ultra-low sensitivity pixel signal (NH2DOL-SH2DOL) is generated using the first photoelectric conversion unit PD11a, the first transfer gate unit T12a, and the conversion efficiency switching transistor T12c in the pixel PX.
  • the low-sensitivity pixel signal (NL-SL) is generated using the second photoelectric conversion unit PD11b, the second transfer gate unit T12b, the fourth transfer gate unit T12d, and the charge storage unit C14 in the pixel PX.
  • the medium-sensitivity pixel signal (NH2-SH2) is generated using the first photoelectric conversion unit PD11a, the first transfer gate unit T12a, and the conversion efficiency switching transistor T12c in the pixel PX.
  • the medium-sensitivity pixel signal (NL-SL) and the ultra-low-sensitivity pixel signal (NH2DOL-SH2DOL) are generated using the same circuit, but the ultra-low-sensitivity pixel signal (NH2DOL-SH2DOL) has a shorter exposure time than the medium-sensitivity pixel signal (NL-SL). Therefore, even when exposed to high-intensity light, charge corresponding to the amount of incident light can be correctly accumulated in the first floating diffusion region FD15a and the second floating diffusion region FD15b.
  • the high-sensitivity pixel signal (NH1-SH1) is generated using the first photoelectric conversion unit PD11a and the first transfer gate unit T12a.
  • Fig. 6 is a timing chart for reading out pixel signals from pixels PX.
  • Fig. 6 shows a timing chart for the horizontal synchronization signal XHS, drive signals SEL, RST, FDG, TGL, TGS, FCG, and vertical signal line VSL.
  • An example of operation for reading out pixel signals from pixels PX in Fig. 3 will be described below with reference to the timing chart of Fig. 6.
  • Pixel signals from each pixel PX included in the pixel array unit 101 are read out to vertical signal line VSL for each pixel row or for each set of multiple pixel rows, in accordance with the timing chart of Fig. 4.
  • the horizontal synchronization signal XHS is input, and the readout period for pixel PX in Figure 3 begins.
  • the drive signals SEL, RST, and FDG are turned on, turning on the selection transistor T17, reset transistor T13, and conversion efficiency switching transistor T12c. This causes the pixel PX in Figure 3 to enter a selected state. Additionally, the potentials of the first floating diffusion region FD15a and the second floating diffusion region FD15b are combined, and the combined potential region is reset to the level of the power supply voltage VDD.
  • the drive signal RST turns off, turning off the reset transistor T13.
  • the first transfer gate unit T12a is in the off state, so the accumulated charge in the first photoelectric conversion unit PD11a is not transferred to the first floating diffusion region FD15a.
  • a pixel signal NH2DOL corresponding to the potential of the coupled first floating diffusion region FD15a and second floating diffusion region FD15b is output to the vertical signal line VSL via the amplification transistor T16 and selection transistor T17.
  • This pixel signal NH2DOL is a signal obtained by detecting the reset level of the floating diffusion regions FD15a and FD15b in Figure 3 using the coupled potential region of the first floating diffusion region FD15a and second floating diffusion region FD15b, and is an ultra-low sensitivity reset level.
  • the first transfer gate unit T12a turns on, and the accumulated charge in the first photoelectric conversion unit PD11a is transferred to the first floating diffusion region FD15a.
  • the first photoelectric conversion unit PD11a accumulates charge for a short period of time, from time t13 to t14, and the accumulated charge for that short period is transferred to the first floating diffusion region FD15a at time t14. Because the charge accumulation time of the first photoelectric conversion unit PD11a is limited, the accumulated charge in the first photoelectric conversion unit PD11a does not overflow, even at high illuminance levels.
  • the first transfer gate unit T12a turns off.
  • a pixel signal SH2DOL corresponding to the charge transferred to the first floating diffusion region FD15a is output to the vertical signal line VSL.
  • This pixel signal SH2DOL has an ultra-low sensitivity signal level for reading out the amount of light during the short exposure period from times t13 to t14.
  • Figure 6 shows the voltage level of the vertical signal line VSL at high illuminance (solid line) and the voltage level of the vertical signal line VSL at low illuminance (dashed line). As shown, the higher the illuminance, the lower the voltage level of the vertical signal line VSL. In Figure 6, t16 is the time when the voltage level of the vertical signal line VSL stabilizes.
  • the drive signal RST goes high, turning on the reset transistor T13.
  • the selection transistor T17 and the conversion efficiency switching transistor T12c are in the on state.
  • the potentials of the first floating diffusion region FD15a and the second floating diffusion region FD15b are combined, and the charge in the combined potential region is discharged to the power supply voltage VDD node via the reset transistor T13.
  • a pixel signal NH2 corresponding to the potential of the combined potential region described above is output to the vertical signal line VSL.
  • This pixel signal NH2 is the medium sensitivity reset level. As shown in Figures 3 and 5, the ultra-low sensitivity and medium sensitivity pixel signals are read out using the same circuit portion within pixel PX.
  • the drive signal FDG is turned off, and the conversion efficiency switching transistor T12c is turned off. This releases the potential coupling between the first floating diffusion region FD15a and the second floating diffusion region FD15b.
  • a pixel signal NH1 based on the potential of the first floating diffusion region FD15a is output to the vertical signal line VSL via the amplification transistor T16 and selection transistor T17.
  • This pixel signal NH1 is a signal obtained by detecting the reset state of the first photoelectric conversion unit PD11a and first floating diffusion region FD15a in FIG. 3 using the first floating diffusion region FD15a, and is a high-sensitivity reset level. As shown in FIGS. 3 and 5, the high-sensitivity reset level NH1 is detected without using the second floating diffusion region FD15b.
  • the drive signal TGL is turned on, turning on the first transfer gate unit T12a.
  • the charge generated and accumulated in the first photoelectric conversion unit PD11a during the exposure period is transferred to the first floating diffusion region FD15a via the first transfer gate unit T12a.
  • readout of the pixel signal begins, and the exposure period of the first photoelectric conversion unit PD11a ends.
  • the drive signal TGL is turned off, and the first transfer gate unit T12a is turned off. This stops the transfer of charge from the first photoelectric conversion unit PD11a to the first floating diffusion region FD15a.
  • a pixel signal SH1 based on the potential of the first floating diffusion region FD15a is output to the vertical signal line VSL via the amplification transistor T16 and selection transistor T17.
  • the pixel signal SH1 is a signal based on the potential of the first floating diffusion region FD15a at the time when the charge generated by the first photoelectric conversion unit PD11a during the exposure period from times t18 to t20 is accumulated in the first floating diffusion region FD15a.
  • the pixel signal SH1 is a high-sensitivity signal level.
  • the drive signals FDG and TGL are turned on, turning on the conversion efficiency switching transistor T12c and the first transfer gate unit T12a.
  • the capacity for charge-to-voltage conversion is small compared to the amount of charge being handled, so it does not pose a problem if charge remains in the first photoelectric conversion unit PD11a.
  • the charge remaining in the first photoelectric conversion unit PD11a can be transferred when pixel signal SH2 is read out, and the charge in the first photoelectric conversion unit PD11a is not damaged.
  • the drive signal TGL is turned off, and the first transfer gate unit T12a is turned off. This stops the transfer of charge from the first photoelectric conversion unit PD11a to the potential region where the first floating diffusion region FD15a and the second floating diffusion region FD15b are coupled.
  • a pixel signal SH2 based on the combined potential region of the first floating diffusion region FD15a and the second floating diffusion region FD15b is output to the vertical signal line VSL via the amplification transistor T16 and the selection transistor T17.
  • the pixel signal SH2 is a signal corresponding to the accumulated charge generated by the first photoelectric conversion unit PD11a during the exposure period from times t18 to t42, which is accumulated in the combined potential region of the first floating diffusion region FD15a and the second floating diffusion region FD15b.
  • the capacitance for charge-to-voltage conversion when the pixel signal SH2 is read out is the combined capacitance of the first floating diffusion region FD15a and the second floating diffusion region FD15b, which is larger than when the high-sensitivity data signal SH1 is read out at time tc.
  • the pixel signal SH2 is a medium-sensitivity signal level.
  • the drive signal RST turns on, turning on the reset transistor T13. This resets the potential region formed by the coupling of the first floating diffusion region FD15a and the second floating diffusion region FD15b to the level of the power supply voltage VDD.
  • the selection transistor T17 turns off, and pixel PX in Figure 3 becomes unselected.
  • the reset transistor T13 turns off.
  • the drive signals SEL, TGS, and FCG are turned on, turning on the selection transistor T17, the fourth transfer gate unit T12d, and the second transfer gate unit T12b.
  • the potentials of the charge accumulation unit C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b are combined, and the charge accumulated in the second photoelectric conversion unit PD11b is transferred to the combined potential region.
  • the charge accumulated in the second photoelectric conversion unit PD11b and the charge accumulation unit C14 during the exposure period is accumulated in the combined potential region.
  • the drive signal TGS is turned off, and the fourth transfer gate unit T12d is turned off. This stops the transfer of charge from the second photoelectric conversion unit PD11b.
  • a pixel signal SL based on the potential of the combined potential region of the charge accumulation unit C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b is output to the vertical signal line VSL via the amplification transistor T16 and the selection transistor T17.
  • the pixel signal SL is a signal based on the potential of the combined potential region of the charge accumulation unit C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b when the charge generated by the second photoelectric conversion unit PD11b and accumulated in the second photoelectric conversion unit PD11b and the charge accumulation unit C14 is accumulated in the combined potential region of the charge accumulation unit C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b. Therefore, the capacitance that converts charge to voltage when the pixel signal SL is read out is the combined capacitance of the charge accumulation unit C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b.
  • Pixel signal SL has a low-sensitivity signal level. As shown in Figures 3 and 5, the low-sensitivity signal level SL is detected using the charge storage unit C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b.
  • the drive signal RST turns on, turning on the reset transistor T13. This resets the potential region formed by the charge storage section C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b.
  • the drive signals SEL and FCG are turned off, and the selection transistor T17 and second transfer gate unit T12b are turned off. This causes the pixel PX in FIG. 3 to enter an unselected state.
  • the potential of the charge storage unit C14 is separated from the potential of the first floating diffusion region FD15a and the second floating diffusion region FD15b.
  • the drive signal RST turns off, turning off the reset transistor T13.
  • the drive signals SEL and FCG are turned on, turning on the selection transistor T17 and the second transfer gate unit T12b. This causes the pixel PX in FIG. 3 to be selected again.
  • the potential of the charge storage unit C14 is coupled to the potential of the first floating diffusion region FD15a and the second floating diffusion region FD15b.
  • a pixel signal NL based on the potential of the combined potential region of the charge storage unit C14, first floating diffusion region FD15a, and second floating diffusion region FD15b is output to the vertical signal line VSL via the amplification transistor T16 and selection transistor T17.
  • This pixel signal NL is a signal based on the potential of the combined potential region of the charge storage unit C14, first floating diffusion region FD15a, and second floating diffusion region FD15b in the reset state.
  • the pixel signal NL is at a low-sensitivity reset level.
  • the drive signals SEL, FDG, and FCG are turned off, and the selection transistor T17, conversion efficiency switching transistor T12c, and second transfer gate unit T12b are turned off. This causes the pixel PX in FIG. 3 to enter an unselected state. In addition, the potential coupling between the charge storage unit C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b is released.
  • each pixel PX outputs multiple pixel signals with different sensitivities to a vertical signal line at different times.
  • the multiple pixel signals with different sensitivities include, for example, an ultra-low sensitivity signal level, an ultra-low sensitivity reset level, a low sensitivity signal level, a low sensitivity reset level, a medium sensitivity signal level, a medium sensitivity reset level, a high sensitivity signal level, and a high sensitivity reset level. It is not easy to output these pixel signals from the pixel PX to the vertical signal line in one horizontal line period.
  • the imaging device 1 is provided with three or more sample-and-hold circuits (hereinafter referred to as SH circuits) and a multiplexer (selection circuit) for each vertical signal line.
  • the multiplexer selects one of the three or more hold signals held by the three or more SH circuits or the pixel signal on the signal line, and supplies this to an analog-to-digital converter (hereinafter referred to as ADC: Analog Digital Converter).
  • ADC Analog Digital Converter
  • the ADC performs AD conversion on the pixel signal to generate a digital pixel signal.
  • FIG. 7 is a circuit diagram of the main components of the image capture device 1 according to the first embodiment.
  • the image capture device 1 according to the first embodiment includes a sample-and-hold unit 125 arranged between each vertical signal line VSL and the ADC 105.
  • the sample-and-hold unit 125 includes three or more SH circuits SHC1 to SHC3 and a selection circuit (multiplexer) MUX.
  • SH circuits SHC1 to SHC3 includes three SH circuits SHC1 to SHC3.
  • Figure 7 shows the circuit configuration of the VSL boost circuit 12 connected to one vertical signal line VSL, the three SH circuits SHC1 to SHC3 and multiplexer MUX in the sample-and-hold unit 125, and the ADC 105.
  • VSL boost circuit 12 The VSL boost circuit 12 includes n-type transistors Tn6 to Tn8, a capacitor C15, and a constant current source CS15.
  • the gate of the transistor Tn8 is connected to the vertical signal line VSL.
  • the drain of the transistor Tn8 is connected to the power supply voltage VDD node, and its source is connected to the constant current source CS15.
  • the transistor Tn8 and the constant current source CS15 function as a source follower, and the gain thereof is smaller than "1.”
  • capacitor C15 One end of capacitor C15 is connected to the gate of transistor Tn8 via transistor Tn6.
  • the other end of capacitor C15 is connected to the source of transistor Tn8.
  • the source of transistor Tn6 sees a signal of the same polarity obtained by dividing the pixel signal of vertical signal line VSL by the gain of transistor Tn6, and the source side of transistor Tn8 sees a signal obtained by multiplying the fluctuation of the pixel signal of vertical signal line VSL by the gain of the source follower.
  • the VSL boost circuit 12 operates as a negative capacitance circuit.
  • Transistor Tn7 is connected between one end of capacitor C15 and ground GND.
  • Transistor Tn6 is connected between one end of capacitor C15 and vertical signal line VSL.
  • Transistor Tn7 functions as a constant current source for vertical signal line VSL.
  • Parasitic capacitance occurs on the vertical signal line VSL. Assume that a voltage of +Vs is applied to the parasitic capacitance of the vertical signal line VSL. In this case, if the gain of transistor Tn8, which functions as a source follower, and constant current source CS15 in the negative capacitance circuit 310 is 0.9, and the source-to-drain gain of transistor Tn6 is 10, 0.1 ⁇ Vs is applied to the terminal of capacitor C15 on the vertical signal line VSL side, and 0.9 ⁇ Vs is applied to the terminal on the opposite side. Therefore, when the potential (0.9 ⁇ Vs) on the opposite side to the vertical signal line VSL is used as the reference, a voltage of -0.8 ⁇ Vs is applied to capacitor C15.
  • +Vs is applied to the parasitic capacitance of the vertical signal line VSL, and -0.8 ⁇ Vs is applied to capacitor C15, resulting in a lower wiring capacitance of the vertical signal line VSL compared to when the negative capacitance circuit 310 is not present.
  • the wiring capacitance of the vertical signal line VSL can be reduced, the potential of the vertical signal line VSL can be quickly stabilized, and the settling time can be shortened.
  • VSL boost circuit 12 uses transistor Tn8 that functions as a source follower and constant current source CS15, but other configurations that allow non-inverting amplification may also be used as long as the effect of the parasitic capacitance of the vertical signal line VSL can be sufficiently reduced.
  • sample and hold circuit As described above, the sample-and-hold unit 125 is provided between each vertical signal line VSL and the ADC 105.
  • the sample-and-hold unit 125 has three SH circuits SHC1 to SHC3 and a multiplexer MUX.
  • the SH circuits SHC1 to SHC3 sample and hold pixel signals on the vertical signal line VSL.
  • the SH circuit that samples and holds pixel signals that require time to stabilize samples and holds the pixel signal after a wait period until the pixel signal stabilizes, while the other SH circuits sample and hold pixel signals generated by other pixels during their wait periods.
  • the wait period until the pixel signal stabilizes is, for example, the period until the discharge of the charge storage unit C14 of pixel PX is complete.
  • Each of the multiple pixels PX outputs multiple pixel signals with different sensitivities to the vertical signal line VSL at different times.
  • the SH circuits SHC1 to SHC3 and ADC 105 perform sampling, holding, and analog-to-digital conversion operations for the multiple pixel signals with different sensitivities in parallel.
  • Each of the multiple pixels PX switches the sensitivity of the corresponding pixel PX between four or more levels, dividing the pixel signal into a signal level and a reset level for each sensitivity and outputting them to the vertical signal line VSL with a time lag.
  • SH circuits SHC1 to SHC3 provided for each of the multiple vertical signal lines VSL sample and hold the signal level and reset level of the pixel signal for each sensitivity with a time lag. For example, the signal level and reset level of pixel signals with the same sensitivity are sampled and held by the same SH circuit.
  • SH circuits SHC1 to SHC3 all but a portion of the SH circuits sample and hold pixel signals output to signal lines from pixel rows other than the aforementioned pixel rows during a period when the aforementioned SH circuits are waiting to sample pixel signals from a pixel row.
  • some of the SH circuits SHC1 to SHC3 wait until the discharge of the charge storage unit of the pixel to be read from one of the pixel groups is complete, and then sample and hold the pixel signal.
  • all but some of the SH circuits SHC1 to SHC3 sample and hold pixel signals output to the vertical signal line VSL from a pixel group other than one of the pixel groups during the discharge period of the charge storage unit C14.
  • one of the SH circuits SHC1 to SHC3 samples and holds the pixel signal output to the vertical signal line VSL from the first pixel row including pixels having charge storage units C14 that have finished discharging.
  • the SH circuits other than one SH circuit sample and hold the pixel signal output to the vertical signal line VSL from the second pixel row during the discharge period of the charge storage units C14.
  • the first pixel row and the second pixel row are adjacent pixel rows in the column direction.
  • one of the SH circuits SHC1 to SHC3 samples and holds the pixel signal output from the second pixel row to the vertical signal line VSL by an SH circuit other than one SH circuit, and after the ADC 105 converts it into a digital pixel signal, it samples and holds the reset level of the pixel signal after the charge storage unit C14 is discharged.
  • the multiplexer MUX selects one of the three hold signals sampled and held by the three SH circuits SHC1 to SHC3 or the pixel signal on the vertical signal line VSL, and supplies it to the ADC 105.
  • the three SH circuits will be referred to as the first to third SH circuits SHC1 to SHC3.
  • a bypass line BPL which transmits the pixel signal on the vertical signal line VSL, is connected to the multiplexer MUX.
  • the multiplexer MUX selects in turn the hold signals of the SH circuits other than one of the three or more SH circuits and the pixel signal on the signal line, and then selects the reset level of the pixel signal sampled and held by one SH circuit after the discharge of the charge storage unit C14.
  • the first SH circuit SHC1 includes a capacitor Cp1, a transistor Tr1, switches SW1 to SW3, and a constant current source CS1.
  • capacitor Cp1 One end of capacitor Cp1 is connected to vertical signal line VSL via switch SW1, and can store charge according to the pixel signal.
  • the other end of capacitor Cp1 is connected to the gate of transistor Tr1.
  • the drain of transistor Tr1 is connected to constant current source CS1 and multiplexer MUX, and its source is connected to ground (reference voltage source) GND.
  • Constant current source CS1 is connected between the power supply voltage VDD node and the drain of transistor Tr1, and passes a constant current through the drain of transistor Tr1.
  • Transistor Tr1 passes a current between its drain and source that corresponds to the potential of its gate. As a result, the drain of transistor Tr1 has a potential that corresponds to the potential of its gate.
  • the drain of transistor Tr1 is connected to multiplexer MUX, and the drain voltage of transistor Tr1 is output as the output signal of the first SH circuit SHC1.
  • Switch SW1 is connected between capacitor Cp1 and vertical signal line VSL.
  • Switch SW2 is connected between the drain of transistor Tr1 and one end of capacitor Cp1.
  • Switch SW3 is connected between the drain of transistor Tr1 and the other end of capacitor Cp1.
  • transistor Tr1 is turned on (analog state) in accordance with the pixel signal, and the drain of transistor Tr1 is maintained at a potential corresponding to the pixel signal. Therefore, the first SH circuit SHC1 outputs an output signal corresponding to the pixel signal from the drain of transistor Tr1 to multiplexer MUX.
  • the second SH circuit SHC2 is provided between the pixel array section 101 and the comparator 121 and is configured to sample and hold pixel signals.
  • the second SH circuit SHC2 includes a capacitor Cp2, a transistor Tr2, switches SW4 to SW6, and a constant current source CS2.
  • the second SH circuit SHC2 samples pixel signals from the same vertical signal line VSL as the first SH circuit SHC1, but at different timings. Therefore, the first and second SH circuits SHC1 and SHC2 can sample and hold multiple pixel signals with different sensitivities or conversion efficiencies from the same pixel PX.
  • capacitor Cp2 One end of capacitor Cp2 is connected to the vertical signal line VSL via switch SW4, and can store charge according to the pixel signal.
  • the other end of capacitor Cp2 is connected to the gate of transistor Tr2.
  • the drain of transistor Tr2 is connected to constant current source CS2 and multiplexer MUX, and its source is connected to ground (reference voltage source) GND.
  • Constant current source CS2 is connected between the power supply voltage VDD node and the drain of transistor Tr2, and passes a constant current through the drain of transistor Tr2.
  • Transistor Tr2 passes a current between its drain and source that corresponds to the potential of its gate. As a result, the drain of transistor Tr2 has a potential that corresponds to the potential of its gate.
  • the drain of transistor Tr2 is connected to multiplexer MUX, and the drain voltage of transistor Tr2 is output as the output signal of the second SH circuit SHC2.
  • Switch SW4 is connected between capacitor Cp2 and vertical signal line VSL.
  • Switch SW5 is connected between the drain of transistor Tr2 and one end of capacitor Cp2.
  • Switch SW6 is connected between the drain of transistor Tr2 and the other end of capacitor Cp2.
  • the gate of transistor Tr2 is in a conductive state (analog state) corresponding to the pixel signal, and the drain of transistor Tr2 is maintained at a potential corresponding to the pixel signal. Therefore, the second SH circuit SHC2 outputs an output signal corresponding to the pixel signal to multiplexer MUX.
  • the third SH circuit SHC3 like the first SH circuit SHC1 and the second SH circuit SHC2, is provided between the pixel array section 101 and the comparator 121 and is configured to sample and hold pixel signals.
  • the third SH circuit SHC3 includes a capacitor Cp3, a transistor Tr3, switches SW7 to SW9, and a constant current source CS3.
  • the third SH circuit SHC3 samples pixel signals from the same vertical signal line VSL as the first SH circuit SHC1, but at different timings. Therefore, the first to third SH circuits SHC1, SHC2, and SHC3 can sample and hold multiple pixel signals with different sensitivities or conversion efficiencies from the same pixel PX.
  • capacitor Cp3 One end of capacitor Cp3 is connected to vertical signal line VSL via switch SW7, and can store charge according to the pixel signal.
  • the other end of capacitor Cp3 is connected to the gate of transistor Tr3.
  • the drain of transistor Tr3 is connected to constant current source CS3 and multiplexer MUX, and its source is connected to ground (reference voltage source) GND.
  • Constant current source CS3 is connected between the power supply voltage VDD node and the drain of transistor Tr3, and passes a constant current through the drain of transistor Tr3.
  • Transistor Tr3 passes a current between its drain and source that corresponds to the potential of its gate. As a result, the drain of transistor Tr3 has a potential that corresponds to the potential of its gate.
  • the drain of transistor Tr3 is connected to multiplexer MUX, and the drain voltage of transistor Tr3 is output as the output signal of the third SH circuit SHC3.
  • Switch SW7 is connected between capacitor Cp3 and vertical signal line VSL.
  • Switch SW8 is connected between the drain of transistor Tr3 and one end of capacitor Cp3.
  • Switch SW9 is connected between the drain of transistor Tr3 and the other end of capacitor Cp3.
  • the gate of transistor Tr3 is in a conductive state (analog state) corresponding to the pixel signal, and the drain of transistor Tr3 is maintained at a potential corresponding to the pixel signal. Therefore, the third SH circuit SHC3 outputs an output signal corresponding to the pixel signal to multiplexer MUX.
  • the pixel signals on the vertical signal line VSL held by the first to third SH circuits SHC1 to SCH3 are the ultra-low sensitivity reset level NH2DOL, the ultra-low sensitivity signal level SH2DOL, the high sensitivity reset level NH1, the high sensitivity signal level SH1, the medium sensitivity reset level NH2, the medium sensitivity signal level SH2, the low sensitivity signal level SL, or the low sensitivity reset level NL.
  • the first SH circuit SHC1 samples and holds the low-sensitivity reset level NL and the ultra-low-sensitivity signal level SH2DOL with a time lag.
  • the second SH circuit SHC2 samples and holds the low-sensitivity signal level SL, the ultra-low-sensitivity reset level NH2DOL, and the medium-sensitivity reset level NH2 with a time lag.
  • the third SH circuit SHC3 samples and holds the ultra-low-sensitivity reset level NH2DOL, the medium-sensitivity reset signal NH2, and the low-sensitivity signal level SL with a time lag. Note that it is arbitrary which pixel signals each of the first to third SH circuits SHC1 to SHC3 samples and holds.
  • the multiplexer MUX selects one of three or more hold signals sampled and held by three or more SH circuits or the pixel signal on the vertical signal line VSL, and supplies it to the ADC 105.
  • the pixel signal on the vertical signal line VSL is supplied to the multiplexer MUX via the bypass line BPL.
  • the bypass line BPL outputs the pixel signal directly via the multiplexer MUX without sampling and holding the pixel signal using a capacitor or the like. This means that noise caused by capacitors Cp1 and Cp2 and transistors Tr1 and Tr2 does not get carried over to the pixel signal.
  • the bypass line BPL can be used when the signal degradation components added by the SH circuits SHC1 and SHC2 cannot be tolerated, for example when high conversion efficiency is required to minimize noise near dark signals.
  • the multiplexer MUX is connected between the first to third SH circuits SHC1 to SHC3, the bypass line BPL, and the comparator 121.
  • the multiplexer MUX can selectively connect any of the first to third SH circuits SHC1 to SHC3 and the bypass line BPL to the comparator 121 of the plurality of ADCs 105 based on a selection signal. This allows the multiplexer MUX to selectively transmit to the comparator 121 a pixel signal sampled and held by any of the first to third SH circuits SHC1 to SHC3, or a pixel signal transmitted via the bypass line BPL.
  • the multiplexer MUX selects, based on the selection signal, a pixel signal sampled and held by any of the first to third SH circuits SHC1 to SHC3, or a pixel signal transmitted via the bypass line BPL.
  • the selection signal is supplied from the vertical scanning circuit 103.
  • the vertical scanning circuit 103 sets the logic of the selection signal in accordance with, for example, the control signals TGL, TGS, FDG, FCG, and SEL of the pixel PX.
  • the multiplexer MUX is configured by any switch circuit capable of performing the above operations.
  • the ADC 105 performs AD conversion on pixel signals read out from the high dynamic range pixels PX shown in Fig. 3. For each pixel PX, the ADC 105 performs AD conversion on the ultra-low sensitivity reset level NH2DOL, the ultra-low sensitivity signal level SH2DOL, the high sensitivity reset level NH1, the high sensitivity signal level SH1, the medium sensitivity reset level NH2, the medium sensitivity signal level SH2, the low sensitivity signal level SL, and the low sensitivity reset level NL in this order.
  • AD conversion is performed on the ultra-low-sensitivity reset level NH2DOL, ultra-low-sensitivity signal level SH2DOL, high-sensitivity reset level NH1, high-sensitivity signal level SH1, medium-sensitivity reset level NH2, and medium-sensitivity signal level SH2 of the adjacent pixel row, and then AD conversion is performed on the low-sensitivity signal level SL and low-sensitivity reset level NL of the corresponding pixel row.
  • the ADC 105 has a comparator 121 and a counter 122.
  • the comparator 121 includes an input comparison circuit 121a and an output circuit 121b.
  • the input comparison circuit 121a includes p-type transistors Tp1 and Tp2, n-type transistors Tn1 to Tn3, capacitors Cvsl, Cref, and C16 to C18, an AZ switch SWAZ, and switches SW15 to SW17.
  • capacitors Cvsl and Cref are connected to the output of sample-and-hold unit 125 and reference signal RAMP, respectively.
  • the other ends of capacitors Cvsl and Cref are commonly connected to the gate of transistor Tp1.
  • Transistors Tn1, Tp1, and Tn2 are connected in series in this order between the power supply voltage VDD node and ground GND.
  • transistor Tn1 The drain of transistor Tn1 is connected to the power supply voltage VDD node, and its source is connected to the source of transistor Tp1.
  • the gate of transistor Tn1 is connected to switch SW15 and capacitor C16.
  • Transistor Tn1 functions as an LDO (Low Dropout) linear regulator.
  • transistor Tp1 is commonly connected to the other ends of capacitors Cvsl and Cref.
  • the source of transistor Tp1 is connected to the source of transistor Tn1, and the drain of transistor Tp1 is connected to the drain of transistor Tn2 and the gate of transistor Tp2.
  • transistor Tp1 changes from a conductive state to a non-conductive state, inverting the voltage level of the gate of transistor Tp2 from high to low.
  • transistor Tp1 functions as an amplifier that amplifies and detects the level of the output signal from multiplexer MUX.
  • the gate of transistor Tp2 is connected to the drain of transistor Tp1.
  • the source of transistor Tp2 is connected to the source of transistor Tn1 in common with the source of transistor Tp1.
  • the drain of transistor Tp2 is connected to the drain of transistor Tn3.
  • Transistor Tn2 is connected between the drain of transistor Tp1 and ground GND, and functions as a constant current source for supplying a constant current to transistor Tp1.
  • Transistor Tn3 is connected between the drain of transistor Tp2 and ground GND, and functions as a constant current source for supplying a constant current to transistor Tp2.
  • the AZ switch SWAZ is connected between the gate of transistor Tp1 and the gate of transistor Tp2, and performs auto-zero operation by equalizing the potential between the gate and drain of transistor Tp1 before detecting the output signal of the sample-and-hold unit 125.
  • the output circuit 121b includes p-type transistors Tp3 and Tp4 and n-type transistors Tn4 and Tn5.
  • Transistor Tp3 is connected between the power supply voltage VDD node and the output terminal OUT of the comparator 121.
  • Transistor Tn5 is connected between the source of transistor Tn4 and ground GND. The gates of transistors Tp3 and Tn5 are connected in common.
  • Transistors Tp3 and Tn5 serve to fix the output OUT to a high level outside of the count period.
  • Transistors Tp4 and Tn4 are connected in series between the power supply voltage VDD node and the drain of transistor Tn5. The node between transistors Tp4 and Tn4 forms the output terminal OUT.
  • the gates of transistors Tp4 and Tn4 are connected in common to the output of the input comparison circuit 121a (the drain of transistor Tp2).
  • Transistors Tp4 and Tn4 function as an inverter circuit.
  • Figure 8 is a timing diagram of the imaging device 1 according to the first embodiment.
  • Figure 8 shows the pixel drive order of the Nth pixel row (abbreviated as "row N") from the top, the pixel drive order of the (N+1)th pixel row (abbreviated as “row N+1"), the sample or hold (AD) order of the third SH circuit SHC3 and ADC 105, the sample or hold (AD) order of the second SH circuit SHC2 and ADC 105, the sample or hold (AD) order of the first SH circuit SHC1 and ADC 105, the pixel signal order on the bypass wiring, the horizontal synchronization signal XHS, and the output data after AD.
  • row N the pixel drive order of the (abbreviated as "row N” from the top
  • the pixel drive order of the (N+1)th pixel row (abbreviated as "row N+1") the sample or hold (AD) order of the third SH circuit SHC3 and ADC 105
  • the sample or hold (AD) order of the third SH circuit SHC3 and ADC 105 is represented as Sample&Hold_3
  • the sample or hold (AD) order of the second SH circuit SHC2 and ADC 105 is represented as Sample&Hold_2
  • the sample or hold (AD) order of the first SH circuit SHC1 and ADC 105 is represented as Sample&Hold_1.
  • the pixel PX in the Nth row connected to the vertical signal line VSL in Figure 7 outputs pixel signals to the vertical signal line VSL in the order of ultra-low sensitivity reset level NH2DOL, ultra-low sensitivity signal level SH2DOL, medium sensitivity reset level NH2, high sensitivity reset level NH1, high sensitivity signal level SH1, medium sensitivity signal level SH2, low sensitivity signal level SL, and low sensitivity reset level NL.
  • the pixel PX outputs a pixel signal of the ultra-low sensitivity reset level NH2DOL to the vertical signal line VSL from time t1 to t2.
  • the third SH circuit SHC3 samples this reset level NH2DOL.
  • the second SH circuit SHC2 and ADC 105 do not perform sample or hold operations from time t1 to t2.
  • the first SH circuit SHC1 holds the low-sensitivity reset level NL of the (N-2)th row from time t1 to t2, and the ADC 105 performs AD conversion of the held reset level NL.
  • the pixel PX outputs a pixel signal of the ultra-low sensitivity signal level SH2DOL to the vertical signal line VSL from time t2 to t3.
  • the first SH circuit SHC1 samples this signal level SH2DOL.
  • the second SH circuit SHC2 and ADC 105 do not perform sample or hold operations from time t2 to t3.
  • the third SH circuit SHC3 and ADC 105 hold and AD convert the ultra-low sensitivity reset level NH2DOL sampled by the third SH circuit SHC3 from time t1 to t2.
  • the signal processing circuit 108 outputs the difference (NL-SL) between the ultra-low sensitivity reset level and signal level of the (N-2)th row.
  • pixel PX outputs a pixel signal of the medium-sensitivity reset level NH2 to the vertical signal line VSL.
  • the third SH circuit SHC3 samples this reset level NH2.
  • the second SH circuit SHC2 and ADC 105 do not perform sample or hold operations from time t3 to t4.
  • the first SH circuit SHC1 and ADC 105 hold and AD convert the ultra-low sensitivity signal level SH2DOL sampled by the first SH circuit SHC1 from time t2 to t3.
  • the signal processing circuit 108 outputs the difference (NL-SL) between the ultra-low sensitivity reset level and signal level of the (N-2)th row, as it did from time t2 to t3.
  • the pixel PX outputs a pixel signal of the high-sensitivity reset level NH1 to the vertical signal line VSL from time t4 to t5.
  • the first to third SH circuits SHC1 to SHC3 and the ADC 105 do not perform sample and hold operations from time t4 to t5.
  • the multiplexer MUX selects the high-sensitivity reset level NH1 on the vertical signal line VSL from time t4 to t5.
  • the signal processing circuit 108 outputs the difference between the ultra-low-sensitivity reset level and the signal level of the Nth row (NH2DOL-SH2DOL) from time t4 to t5.
  • the pixel PX outputs a pixel signal of the high-sensitivity signal level SH1 to the vertical signal line VSL from time t5 to t6.
  • the first to third SH circuits SHC1 to SHC3 and the ADC 105 do not perform sample and hold operations from time t5 to t6.
  • the multiplexer MUX selects the high-sensitivity signal level SH1 on the vertical signal line VSL from time t5 to t6.
  • the signal processing circuit 108 outputs the difference between the ultra-low-sensitivity reset level and the signal level (NH2DOL-SH2DOL) from time t5 to t6, continuing from time t4 to t5.
  • pixel PX From time t6 to t7, pixel PX outputs a pixel signal of medium-sensitivity signal level SH2 to vertical signal line VSL.
  • the first SH circuit SHC1 samples this signal level SH2.
  • the second SH circuit SHC2 and ADC 105 do not perform sample or hold operations from time t6 to t7.
  • ADC 105 holds and AD-converts the medium-sensitivity reset level NH2 sampled by the third SH circuit SHC3 from time t3 to t4.
  • the signal processing circuit 108 From time t6 to t7, the signal processing circuit 108 outputs the difference (NH1-SH1) between the high-sensitivity reset level and signal level of the Nth row.
  • the pixel PX outputs a pixel signal of low-sensitivity signal level SL to the vertical signal line VSL.
  • the third SH circuit SHC3 samples this signal level SL.
  • the second SH circuit SHC2 and ADC 105 do not perform sample or hold operations from time t7 to t8.
  • the first SH circuit SHC1 and ADC 105 hold and AD convert the medium-sensitivity signal level SH2 sampled by the first SH circuit SHC1 from time t6 to t7.
  • the signal processing circuit 108 outputs the difference (NH1-SH1) between the high-sensitivity reset level and signal level of the Nth row, as it did from time t6 to t7.
  • the pixel PX outputs a pixel signal of the low-sensitivity reset level NL to the vertical signal line VSL from times t8 to t17.
  • the low-sensitivity reset level NL is not determined until the discharge of the accumulated charge in the charge storage unit C14 is complete. For this reason, the detection period for the low-sensitivity reset level NL is extended.
  • the third SH circuit SHC3 samples the low-sensitivity signal level SL of the Nth row from times t8 to t9. This sampling continues until time t16.
  • the first SH circuit SHC1 samples the low-sensitivity reset level NL of the (N-1)th row from times t8 to t9.
  • the second SH circuit SHC2 and ADC 105 hold and AD convert the low-sensitivity signal level SL of the (N-1)th row from times t8 to t9.
  • the signal processing circuit 108 outputs the difference (NH2-SH2) between the high-sensitivity reset level and signal level of the Nth row from times t8 to t9.
  • the pixel signals from the (N+1)th row are read out using the same vertical signal line VSL as the Nth row in the following order: ultra-low sensitivity reset level NH2DOL, ultra-low sensitivity signal level SH2DOL, medium sensitivity reset level NH2, high sensitivity reset level NH1, high sensitivity signal level SH1, medium sensitivity signal level SH2, low sensitivity signal level SL, and low sensitivity reset level NL.
  • pixel PX outputs the ultra-low sensitivity reset level NH2 for the (N+1)th row to the vertical signal line VSL, and the second SH circuit SHC2 samples this reset level NH2.
  • ADC 105 holds and AD converts the low-sensitivity reset level NL for the (N-1)th row sampled by the first SH circuit SHC1 from time t8 to t9.
  • ADC 105 waits to AD convert the low-sensitivity signal level SL for the Nth row sampled by the third SH circuit SHC3 until the discharge of the charge storage unit C14 is complete.
  • the signal processing circuit 108 outputs the difference (NH2-SH2) between the high-sensitivity reset level and signal level for the Nth row, as it did from time t8 to t9.
  • the pixel PX outputs the ultra-low sensitivity signal level SH2DOL for the (N+1)th row to the vertical signal line VSL, and the first SH circuit SHC1 samples this signal level SH2DOL.
  • the ADC 105 performs AD conversion on the ultra-low sensitivity reset level NH2DOL for the (N+1)th row sampled by the second SH circuit SHC2 from time t9 to t10.
  • the third SH circuit SHC3 does not perform sample and hold from time t10 to t11.
  • the signal processing circuit 108 outputs the difference (NL-SL) between the low sensitivity reset level and signal level for the (N-1)th row.
  • the pixel PX outputs the medium-sensitivity reset level NH2 of the (N+1)th row to the vertical signal line VSL from time t11 to t12, and the second SH circuit SHC2 samples this reset level NH2.
  • the first SH circuit SHC1 and the third SH circuit SHC3 do not perform sample and hold operations from time t11 to t12.
  • the signal processing circuit 108 outputs the difference (NL-SL) between the low-sensitivity reset level of the (N-1)th row and the signal level, as it did from time t10 to t11, from time t11 to t12.
  • the pixel PX outputs the high-sensitivity reset level NH1 for the (N+1)th row to the vertical signal line VSL from time t12 to t13.
  • the multiplexer MUX selects this reset level NH1.
  • the first to third SH circuits SHC1 to SHC3 do not perform sample and hold operations from time t12 to t13.
  • the signal processing circuit 108 outputs the difference between the ultra-low-sensitivity reset level for the (N+1)th row and the signal level (NH2DOL-SH2DOL) from time t12 to t13.
  • the pixel PX outputs the high-sensitivity signal level SH1 of the (N+1)th row to the vertical signal line VSL from time t13 to t14.
  • the multiplexer MUX selects this signal level SH1.
  • the first to third SH circuits SHC1 to SHC3 do not perform sample and hold operations from time t13 to t14.
  • the signal processing circuit 108 outputs the difference between the ultra-low-sensitivity reset level of the (N+1)th row and the signal level (NH2DOL-SH2DOL) from time t13 to t14, as it did from time t12 to t13.
  • the pixel PX outputs the medium-sensitivity signal level SH2 of the (N+1)th row to the vertical signal line VSL from time t14 to t15, and the first SH circuit SHC1 samples this signal level SH2.
  • the second SH circuit SHC2 and ADC 105 hold and AD-convert the medium-sensitivity reset level NH2 of the (N+1)th row sampled by the second SH circuit SHC2.
  • the third SH circuit SHC3 does not sample and hold from time t14 to t15.
  • the signal processing circuit 108 outputs the difference (NH1-SH1) between the high-sensitivity reset level and signal level of the (N+1)th row.
  • pixel PX From time t15 to t16, pixel PX outputs the low-sensitivity signal level SL of the (N+1)th row to the vertical signal line VSL, and the second SH circuit SHC2 samples this signal level SL.
  • the first SH circuit SHC1 and ADC 105 hold and AD convert the medium-sensitivity signal level SH2 of the (N+1)th row sampled by the first SH circuit SHC1 from time t14 to t15.
  • the third SH circuit SHC3 does not sample and hold from time t15 to t16.
  • the signal processing circuit 108 From time t15 to t16, the signal processing circuit 108 outputs the difference (NH1-SH1) between the high-sensitivity reset level and signal level of the (N+1)th row, as it did from time t14 to t15.
  • pixel PX From time t16 onwards, pixel PX outputs the low-sensitivity reset level NL for the (N+1)th row to the vertical signal line VSL.
  • the first SH circuit SHC1 samples the low-sensitivity reset level NL for the Nth row from time t16 to t17.
  • the first SH circuit SHC1 and ADC 105 hold and AD-convert the low-sensitivity signal level SL for the Nth row sampled by the first SH circuit SHC1 from time t7 to t8 from time t16 to t17.
  • the second SH circuit SHC2 does not sample and hold the pixel signal from time t16 to t17.
  • the signal processing circuit 108 outputs the difference (NH2-SH2) between the medium-sensitivity reset level for the (N+1)th row and the signal level from time t16 to t17.
  • the first SH circuit SHC1 and ADC 105 hold and AD convert the low-sensitivity reset level NL for the Nth row sampled by the first SH circuit SHC1 from time t16 to t17.
  • the signal processing circuit 108 outputs the difference (NH2-SH2) between the medium-sensitivity reset level and signal level for the (N+1)th row, as it did from time t16 to t17. Thereafter, from time t18 to t19, the signal processing circuit 108 outputs the difference (NL-SL) between the low-sensitivity reset level and signal level for the Nth row.
  • the multiplexer MUX selects one of the three hold signals sampled and held by the three SH circuits SHC1 to SHC3 and the pixel signal on the vertical signal line VSL, and supplies it to the analog-to-digital converter.
  • the remaining SH circuits other than the SH circuit that samples and holds the low-sensitivity pixel signal sample and hold the signal levels and reset levels of the ultra-low-sensitivity, medium-sensitivity, and high-sensitivity pixel signals within one horizontal line period.
  • the SH circuit that samples and holds the low-sensitivity pixel signal samples and holds the reset level of the low-sensitivity pixel signal during the horizontal line period following one horizontal line period, and the remaining SH circuits sample and hold the ultra-low sensitivity, medium sensitivity, and high sensitivity pixel signals of adjacent pixel groups in the second direction during the next horizontal line period.
  • FIG. 9 is a circuit diagram of the main components of an image pickup device 100 according to a comparative example.
  • the image pickup device 100 according to the comparative example shown in FIG. 9 differs from the image pickup device 1 according to the first embodiment shown in FIG. 7 in that the number of SH circuits has been reduced by one.
  • the two SH circuits that the image pickup device 100 according to the comparative example has for each vertical signal line will be referred to as the first and second SH circuits SHC1 and SHC2.
  • the other configuration in FIG. 9 is the same as that in FIG. 7.
  • FIG. 10 is a timing diagram of an imaging device 100 according to a comparative example.
  • the operation from times t21 to t28 in FIG. 10 is the same as the operation from times t1 to t8 in FIG. 8, but in FIG. 10, the sampling operation of the third SH circuit SHC3 in FIG. 8 is performed by the second SH circuit SHC2.
  • the ADC 105 holds and AD-converts the low-sensitivity signal level SL sampled by the second SH circuit SHC2 from time t27 to t28. In Figure 8, this process is performed from time t17 to t18.
  • the first SH circuit SHC1 maintains sampling of the low-sensitivity reset level NL until the charge storage unit C14 has finished discharging.
  • the first SH circuit SHC1 completes the sampling operation of the low-sensitivity reset level NL at time t30.
  • the first SH circuit SHC1 and ADC 105 hold and AD convert the low-sensitivity reset level NL sampled by the first SH circuit SHC1 from time t29 to t30.
  • the signal processing circuit 108 outputs the difference between the medium-sensitivity reset level and the signal level (NH2-SH2). Thereafter, from time t31 to t32, the signal processing circuit 108 outputs the difference between the low-sensitivity reset level and the signal level (NL-SL).
  • the imaging device 100 if it takes a long time to read out pixel signals of some sensitivities, the time required for one horizontal line period to read out pixel signals of all sensitivities becomes longer, resulting in a lower frame rate.
  • the imaging device 1 according to the first embodiment is provided with three SH circuits, one of which reads out pixel signals of one sensitivity while reading out pixels in an adjacent pixel row. This allows pixel signals of all sensitivities to be read out in a short time, and the horizontal line period can be shortened compared to the comparative example, thereby improving the frame rate.
  • Fig. 11 is a circuit diagram of the main components of an image pickup device 1a according to a second embodiment.
  • circuit elements common to those in Fig. 7 are assigned the same reference numerals, and the following description will focus on the differences.
  • the imaging device 1a according to the second embodiment shown in FIG. 11 has a comparator 121 with a different circuit configuration than the imaging device 1 according to the first embodiment shown in FIG. 7.
  • the circuit configuration other than the comparator 121 in the imaging device 1 of FIG. 11 is the same as that in FIG. 7.
  • the comparator 121 in FIG. 11 has an input comparison circuit 121a and an output circuit 121b.
  • the input comparison circuit 121a in FIG. 11 has a current source CS5 that forms a differential amplifier, a pair of NMOS transistors T21 and T22, and a pair of PMOS transistors T23 and T24, capacitors C1 to C4, switches SW21 to SW23, and a PMOS transistor T25 and an NMOS transistor T26 that are cascode-connected between the power supply voltage node and the ground node.
  • capacitor C1 is connected to the output node of multiplexer MUX, and the other end of capacitor C1 is connected to the gate of transistor T21.
  • a reference signal RAMP is input to one end of capacitor C2, and the other end of capacitor C2 is connected to the gate of transistor T22.
  • Switch SW21 is connected between the gate and drain of transistor T21; when switch SW21 is turned on, the gate and drain of transistor T21 are short-circuited.
  • Switch SW22 is connected between the gate and drain of transistor T22; when switch SW22 is turned on, the gate and drain of transistor T22 are short-circuited.
  • the source of transistor T23 is connected to the power supply voltage node, and the drain of transistor T23 is connected to the drain of transistor T21 and the output node of input comparison circuit 121a.
  • the gate of transistor T23 is connected to the gate and drain of transistor T24.
  • the source of transistor T24 is connected to the power supply voltage node, and the drain of transistor T24 is connected to the drain of transistor T22.
  • Capacitor C3 is connected between the power supply voltage node and the output node of input comparison circuit 121a.
  • the output circuit 121b has a PMOS transistor T25 and an NMOS transistor T26 cascode-connected between the power supply voltage node and the ground node, a PMOS transistor T27 and an NMOS transistor T28 cascode-connected between the power supply voltage node and the ground node, and a switch SW23 and a capacitor C4 connected in series between the drain of transistor T26 and the ground node.
  • the gate of transistor T25 is connected to the output node of the input comparison circuit 121a.
  • the gate of transistor T26 is connected to the connection node between switch SW23 and capacitor C4.
  • Transistors T27 and T28 form an inverter.
  • the drain of transistor T25, the drain of transistor T26, the gate of transistor T27, and the gate of transistor T28 are connected together.
  • FIG. 12 is a circuit diagram of the main components of an image capture device 1b according to a modified example of the second embodiment.
  • the image capture device 1b according to the modified example shown in FIG. 12 differs from the image capture device 1 of FIG. 11 in the circuit configuration of the comparator 121.
  • the comparator 121 in FIG. 12 has an input comparison circuit 121a and an output circuit 121b.
  • the input comparison circuit 121a in FIG. 12 has a current source CS5 that forms a differential amplifier, a pair of PMOS transistors T31 and T32, and a pair of NMOS transistors T33 and T34, capacitors C1 to C5, switches SW31 to SW33, and a PMOS transistor T35 and an NMOS transistor T36 that are cascode-connected between the power supply voltage node and the ground node.
  • capacitor C1 One end of capacitor C1 is connected to the output node of multiplexer MUX, and the other end of capacitor C1 is connected to the gate of transistor T31.
  • a reference signal RAMP is input to one end of capacitor C2, and the other end of capacitor C2 is connected to the gate of transistor T31.
  • Switch SW31 is connected between the gate and drain of transistor T31, and when switch SW31 is turned on, the gate and drain of transistor T31 are short-circuited.
  • the drain of transistor T31 is connected to the drain and gate of transistor T33 and the gate of transistor T34.
  • capacitor C5 is connected to the gate of transistor T32, and the other end of capacitor C5 is grounded.
  • Switch SW32 is connected between the gate and drain of transistor T32, and when switch SW32 is turned on, the gate and drain of transistor T32 are shorted.
  • the drain of transistor T32 is connected to the drain of transistor T34 and the gate of transistor T36.
  • Current source CS5 is connected between the power supply voltage node and the sources of transistor T31 and T32.
  • the source of transistor T35 is connected to the power supply voltage node.
  • Switch SW33 is connected between the gate and drain of transistor T35; when switch SW33 is turned on, the gate and drain of transistor T35 are shorted.
  • the drain of transistor T36 is connected to the drain of transistor T35 and the output node of input comparison circuit 121a, and the source of transistor T36 is grounded.
  • the output circuit 121b has PMOS transistors T37 to T39 and NMOS transistors T40 to T42.
  • Transistors T37, T38, and T41 are cascode-connected between the power supply voltage node and the ground node.
  • Transistors T39 and T42 form an inverter.
  • the gate of transistor T40 is connected to the output node of the input comparison circuit 121a and the input node of the output circuit 121b.
  • the drain of transistor T40 is connected to the drain of transistor T38, the drain of transistor T41, the gate of transistor T39, and the gate of transistor T42.
  • the sources of transistors T40 to T42 are grounded.
  • Figure 13 is a voltage waveform diagram of the output node of the input comparison circuit 121a of Figure 12.
  • the gate voltage of transistor T21 changes according to the signal level of the pixel signal.
  • a reference signal RAMP whose signal level changes over time, is input to the gate of transistor T22.
  • the input comparison circuit 121a outputs a signal indicating whether the gate voltages of transistors T21 and T22 match, but because the signal levels of both the pixel signal and the reference signal RAMP change, the signal comparison range of the input comparison circuit 121a must be widened, and the power supply voltage of the input comparison circuit 121a must be set high.
  • the input comparison circuit 121a of FIG. 12 detects the timing (black plot in FIG. 13) at which the signal obtained by combining the pixel signal and reference signal reaches the same signal level as the reference signal, even if the signal level of the pixel signal changes. This makes it possible to narrow the signal comparison range of the input comparison circuit 121a, lower the power supply voltage of the input comparison circuit 121a, and reduce power consumption.
  • the comparator 121 in the imaging device 1 according to the first embodiment can have a variety of circuit configurations, and the comparator 121 explained in the first and second embodiments is merely one example.
  • the image pickup devices 1, 1a, and 1b according to the first and second embodiments show examples in which the sample and hold unit 125 provided between the vertical signal line VSL and the ADC 105 has three SH circuits SHC1 to SHC3, the sample and hold unit 125 may have three or more SH circuits. As the number of SH circuits increases, the number of pixel rows from which pixel signals are read out in parallel can be increased, but the circuit scale of the sample and hold unit 125 increases, and the operations of the sample and hold unit 125 and the ADC 105 become more complex.
  • FIG. 14 is a circuit diagram of the main components of an image pickup device 1c according to the third embodiment.
  • the sample and hold unit 125 arranged between each vertical signal line VSL and the ADC 105 has four SH circuits SHC1 to SHC4 and a multiplexer MUX. In other words, it has one more SH circuit than the sample and hold unit 125 in FIG. 7.
  • the image pickup device 1 in FIG. 14 is configured similarly to the image pickup device 1 in FIG. 7, except for the fact that it has one more SH circuit.
  • the four SH circuits SHC1 to SHC4 within the sample-and-hold unit 125 in Figure 14 will be referred to as the first to fourth SH circuits SHC1 to SHC4.
  • the circuit configurations of the first to third SH circuits SHC1 to SHC3 are the same as those in Figure 7, so a detailed description will be omitted.
  • the fourth SH circuit SHC4 like the first to third SH circuits SHC1 to SHC3, is provided between the pixel array unit 101 and the comparator 121 and is configured to sample and hold pixel signals.
  • the fourth SH circuit SHC4 includes a capacitor Cp4, a transistor Tr4, switches SW10 to SW12, and a constant current source CS4.
  • the fourth SH circuit SHC4 samples pixel signals from the same vertical signal line VSL as the first SH circuit SHC1, but at different timings. Therefore, the first to fourth SH circuits SHC1 to SHC4 can sample and hold multiple pixel signals with different sensitivities or conversion efficiencies from the same pixel PX.
  • capacitor Cp4 One end of capacitor Cp4 is connected to vertical signal line VSL via switch SW10, and can store charge according to the pixel signal. The other end of capacitor Cp4 is connected to the gate of transistor Tr4.
  • the drain of transistor Tr4 is connected to constant current source CS4 and multiplexer MUX, and its source is connected to ground (reference voltage source) GND.
  • Constant current source CS4 is connected between the power supply voltage VDD node and the drain of transistor Tr4, and passes a constant current through the drain of transistor Tr4.
  • Transistor Tr4 passes a current between its drain and source that corresponds to the potential of its gate. As a result, the drain of transistor Tr4 has a potential that corresponds to the potential of its gate.
  • the drain of transistor Tr4 is connected to multiplexer MUX, and the drain voltage of transistor Tr4 is output as the output signal of the fourth SH circuit SHC4.
  • Switch SW10 is connected between capacitor Cp4 and vertical signal line VSL.
  • Switch SW11 is connected between the drain of transistor Tr4 and one end of capacitor Cp4.
  • Switch SW12 is connected between the drain of transistor Tr4 and the other end of capacitor Cp4.
  • the gate of transistor Tr4 is in a conductive state (analog state) corresponding to the pixel signal, and the drain of transistor Tr4 is maintained at a potential corresponding to the pixel signal. Therefore, the fourth SH circuit SHC4 outputs an output signal corresponding to the pixel signal to multiplexer MUX.
  • FIG. 15 is a timing diagram of an imaging device 1c according to the third embodiment.
  • the discharge period of the charge storage unit C14 is longer than in the first embodiment shown in FIG. 8, and the discharge period of the charge storage unit C14 is set over two horizontal line periods.
  • the sample or hold (AD) order of the fourth SH circuit SHC4 and ADC 105 is represented as Sample&Hold_4, the sample or hold (AD) order of the third SH circuit SHC3 and ADC 105 as Sample&Hold_3, the sample or hold (AD) order of the second SH circuit SHC2 and ADC 105 as Sample&Hold_2, and the sample or hold (AD) order of the first SH circuit SHC1 and ADC 105 as Sample&Hold_1.
  • Operation from time t41 to t45 is the same as time t1 to t8 in Figure 8.
  • the fourth SH circuit SHC4 in Figure 14 operates in the same way as the third SH circuit SHC3 in Figure 8
  • the third SH circuit SHC3 in Figure 14 operates in the same way as the first SH circuit SHC1 in Figure 8.
  • the fourth SH circuit SHC4 waits until time t53, having sampled the low-sensitivity signal level SL of the Nth row just before time t45.
  • the third SH circuit SHC3 samples and holds the low-sensitivity reset level NL of the (N-2)th row during the period from time t45 to t46.
  • the first SH circuit SHC1 holds the low-sensitivity signal level SL of the (N-2)th row at time t45.
  • the first SH circuit SHC1 and the third SH circuit SHC3 sample and hold pixel signals of sensitivities other than low sensitivity on the (N+1)th row during the period from time t46 to t49.
  • the third SH circuit SHC3 samples and holds the low-sensitivity reset level NL of the (N-1)th row during the period from time t49 to t50.
  • the second SH circuit SHC2 holds the low-sensitivity signal level SL of the (N-1)th row at time t49.
  • the second SH circuit SHC2 and the third SH circuit SHC3 sample and hold pixel signals of sensitivities other than low sensitivity of the (N+2)th row during the period from time t50 to t53.
  • the fourth SH circuit SHC4 holds the low-sensitivity signal level SL of the Nth row at time t53.
  • the third SH circuit SHC3 samples and holds the low-sensitivity reset level NL of the Nth row between times t53 and t54.
  • the third SH circuit SHC3 and fourth SH circuit SHC4 sample and hold pixel signals of sensitivities other than low sensitivity of the (N+3)th row between times t54 and t57.
  • the low-sensitivity reset level NL of the pixel PX to be read out in each pixel row is sampled after waiting until the discharge period of the charge storage unit C14 ends, in order to ensure a discharge period spanning two horizontal line periods.
  • the signal processing circuit 108 outputs the difference (NL-SL) between the low-sensitivity reset level and signal level of the (N-3)th row from time t42 to t43, the ultra-low-sensitivity difference (NH2DOL-SH2DOL) of the Nth row from time t43 to t44, the high-sensitivity difference (NH1-SH1) of the Nth row from time t44 to t45, the medium-sensitivity difference (NH2-SH2) of the Nth row from time t45 to t46, and the low-sensitivity difference (NL-SL) of the (N-2)th row from time t46 to t47.
  • the signal processing circuit 108 outputs the ultra-low sensitivity difference (NH2DOL-SH2DOL) of the (N+1)th row from time t47 to t48, the high sensitivity difference (NH1-SH1) of the (N+1)th row from time t48 to t49, the medium sensitivity difference (NH2-SH2) of the (N+1)th row from time t49 to t50, and the low sensitivity difference (NL-SL) of the (N-1)th row from time t50 to t51.
  • the ultra-low sensitivity difference (NH2DOL-SH2DOL) of the (N+1)th row from time t47 to t48
  • the high sensitivity difference (NH1-SH1) of the (N+1)th row from time t48 to t49 the medium sensitivity difference (NH2-SH2) of the (N+1)th row from time t49 to t50
  • the low sensitivity difference (NL-SL) of the (N-1)th row from time t50 to t51.
  • the signal processing circuit 108 outputs the ultra-low sensitivity difference (NH2DOL-SH2DOL) for the (N+2)th row from time t51 to t52, the high sensitivity difference (NH1-SH1) for the (N+2)th row from time t52 to t53, the medium sensitivity difference (NH2-SH2) for the (N+2)th row from time t53 to t54, and the low sensitivity difference (NL-SL) for the Nth row from time t54 to t55.
  • the ultra-low sensitivity difference (NH2DOL-SH2DOL) for the (N+2)th row from time t51 to t52
  • the high sensitivity difference (NH1-SH1) for the (N+2)th row from time t52 to t53
  • the medium sensitivity difference (NH2-SH2) for the (N+2)th row from time t53 to t54
  • NL-SL low sensitivity difference
  • the signal processing circuit 108 outputs the ultra-low sensitivity difference (NH2DOL-SH2DOL) for the (N+3)th row from time t55 to t56, the high sensitivity difference (NH1-SH1) for the (N+3)th row from time t56 to t57, the medium sensitivity difference (NH2-SH2) for the (N+3)th row from time t57 to t58, and the low sensitivity difference (NL-SL) for the (N+1)th row from time t58 to t59.
  • the ultra-low sensitivity difference (NH2DOL-SH2DOL) for the (N+3)th row from time t55 to t56
  • the high sensitivity difference (NH1-SH1) for the (N+3)th row from time t56 to t57
  • the medium sensitivity difference (NH2-SH2) for the (N+3)th row from time t57 to t58
  • NL-SL low sensitivity difference
  • the signal processing circuit 108 outputs the ultra-low sensitivity difference (NH2DOL-SH2DOL) of the (N+4)th row from time t59 to t60, outputs the high sensitivity difference (NH1-SH1) of the (N+4)th row from time t60 to t61, outputs the medium sensitivity difference (NH2-SH2) of the (N+4)th row from time t61 to t62, and then, although omitted in Figure 15, outputs the low sensitivity difference (NL-SL) of the (N+2)th row.
  • the ultra-low sensitivity difference (NH2DOL-SH2DOL) of the (N+4)th row from time t59 to t60
  • the high sensitivity difference NH1-SH1
  • NH2-SH2 medium sensitivity difference
  • NL-SL low sensitivity difference
  • the multiplexer MUX of the third embodiment selects one of the four hold signals sampled and held by the four sample and hold circuits SHC1 to SHC4 or the pixel signal on the vertical signal line VSL and supplies it to the analog-to-digital converter.
  • the remaining sample and hold circuits other than the sample and hold circuit that samples and holds the low-sensitivity pixel signal sample and hold the signal levels and reset levels of the ultra-low sensitivity, medium sensitivity, and high sensitivity pixel signals within one horizontal line period.
  • the sample and hold circuit that samples and holds the low-sensitivity pixel signal sample and hold the reset level of the low-sensitivity pixel signal within the two horizontal line periods following one horizontal line period.
  • the remaining sample and hold circuits sample and hold the ultra-low sensitivity, medium sensitivity, and high sensitivity pixel signals of two pixel groups adjacent in the second direction during the next two horizontal line periods.
  • the first SH circuit SHC1, second SH circuit SHC2, and fourth SH circuit SHC4 take turns, shifted by one horizontal line period, sampling the low-sensitivity signal level SL, then waiting two horizontal line periods before sampling the low-sensitivity reset level NL. While the first SH circuit SHC1, second SH circuit SHC2, or fourth SH circuit SHC4 is waiting to sample the low-sensitivity reset level NL, other SH circuits are used to read out pixels from two adjacent pixel rows.
  • the sample-and-hold unit 125 is provided with four SH circuits SHC1 to SHC4, so after sampling the low-sensitivity signal level SL, it waits two horizontal line periods before sampling the low-sensitivity reset level NL, and during this waiting period, it is possible to read out pixels from two adjacent pixel rows. This ensures a sufficient discharge period for the charge storage unit C14 of pixel PX without changing the one horizontal line period and frame rate, thereby improving the quality of the captured image.
  • the signal processing circuit 108 performs CDS processing to calculate the difference between the reset level and the signal level of the same sensitivity. As shown in the timing diagrams of Figure 8 and Figure 15, the timing for calculating the difference between the reset level and the signal level differs for each sensitivity. Therefore, it is desirable for the signal processing circuit 108 to be provided with a delay circuit that adjusts the time of the difference between the reset level and the signal level for each sensitivity.
  • the 16 is a diagram showing an example of the delay circuit 2 provided in the signal processing circuit 108.
  • the delay circuit 2 has multiple latch circuits 2a that hold the above-mentioned differences for each sensitivity.
  • the example in FIG. 16 shows the timing diagram of the first embodiment shown in FIG. 8.
  • the signal processing circuit 108 has a latch circuit 2a that delays the ultra-low sensitivity difference, a latch circuit 2b that delays the high sensitivity difference, and a latch circuit 2c that delays the medium sensitivity difference. These latch circuits 2a, 2b, and 2c can align the timing of the ultra-low sensitivity, high sensitivity, and medium sensitivity differences.
  • the delay circuit 2 aligns the timing of multiple difference signals so that difference signals between multiple signal levels corresponding to four or more sensitivities and the reset level are output at the same time. More specifically, the delay circuit 2 aligns the timing of multiple difference signals to match the timing at which one of the three or more sample-and-hold circuits holds a pixel signal output to the vertical signal line VSL from a pixel row having a charge storage unit C14 that has finished discharging.
  • the signal processing circuit 108 since the low-sensitivity difference is generated later than the three differences mentioned above, the signal processing circuit 108 has three latch circuits 2e, 2f, and 2g that further delay the three differences mentioned above, in conjunction with latch circuit 2d, which delays the low-sensitivity difference. This makes it possible to align the timing of the four sensitivity differences.
  • the delay time for the differences for other sensitivities can be adjusted to match that timing, so that the timing for taking the differences for all sensitivities can be aligned.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body, such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, or a robot.
  • Figure 17 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes multiple electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • the functional configuration of the integrated control unit 12050 also includes a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
  • the drivetrain control unit 12010 controls the operation of devices related to the vehicle's drivetrain in accordance with various programs.
  • the drivetrain control unit 12010 functions as a control device for a driveforce generating device such as an internal combustion engine or drive motor that generates vehicle driveforce, a driveforce transmission mechanism that transmits driveforce to the wheels, a steering mechanism that adjusts the vehicle's steering angle, and a braking device that generates vehicle braking force.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, backup lamps, brake lamps, turn signals, and fog lamps.
  • radio waves transmitted from a portable device that serves as a key or signals from various switches can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts these radio waves or signal inputs and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the outside vehicle information detection unit 12030 is connected to an imaging unit 12031.
  • the outside vehicle information detection unit 12030 causes the imaging unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle. Connected to the in-vehicle information detection unit 12040 is, for example, a driver state detection unit 12041 that detects the driver's state.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's level of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the vehicle's surroundings acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby enabling cooperative control aimed at autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • the microcomputer 12051 can output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the vehicle exterior information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching from high beams to low beams.
  • the audio/video output unit 12052 transmits at least one audio and/or video output signal to an output device capable of visually or audibly notifying vehicle occupants or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are shown as examples of output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • Figure 18 shows an example of the installation location of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin mainly capture images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided on the side mirrors mainly capture images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • Imaging range 12111 indicates the imaging range of imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of imaging unit 12104 provided on the rear bumper or back door.
  • At least one of the image capturing units 12101 to 12104 may have a function for acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera consisting of multiple image capturing elements, or an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 can calculate the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100), thereby extracting as a preceding vehicle the three-dimensional object that is the closest three-dimensional object on the path of the vehicle 12100 and traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or higher). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 can classify and extract three-dimensional object data regarding three-dimensional objects into categories such as motorcycles, standard vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, and use this data for automatic obstacle avoidance. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and a collision is possible, it can provide driving assistance to avoid a collision by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by performing forced deceleration or evasive steering via the drivetrain control unit 12010.
  • At least one of the image capturing units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize pedestrians by determining whether or not a pedestrian is present in the images captured by the image capturing units 12101 to 12104. Such pedestrian recognition is performed, for example, by extracting feature points in the images captured by the image capturing units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points that indicate the outline of an object to determine whether or not the object is a pedestrian.
  • the audio/video output unit 12052 controls the display unit 12062 to superimpose a rectangular outline on the recognized pedestrian for emphasis.
  • the audio/video output unit 12052 may also control the display unit 12062 to display an icon or the like indicating the pedestrian in a desired position.
  • the foregoing describes an example of a vehicle control system to which the technology disclosed herein can be applied.
  • the technology disclosed herein can be applied to, for example, the imaging unit 12031, among the components described above.
  • the imaging device 1 disclosed herein can be applied to the imaging unit 12031.
  • the present technology can be configured as follows: (1) A pixel having a photoelectric conversion element that accumulates a charge according to the amount of incident light and generates a pixel signal according to the charge; a signal line for transmitting the pixel signal; an analog-to-digital converter for converting the pixel signal on the signal line into a digital pixel signal; three or more sample-and-hold circuits that sample and hold the pixel signals on the signal lines; a selection circuit that selects one of the three or more hold signals held by the three or more sample-and-hold circuits and the pixel signal on the signal line and supplies the selected signal to the analog-to-digital converter; Imaging device.
  • a pixel array unit having a plurality of the pixels arranged in a first direction and a second direction that intersect with each other; a plurality of the signal lines that are arranged in the first direction and transmit the pixel signals generated by two or more of the pixels that are arranged in the second direction, the three or more sample-and-hold circuits, the selection circuit, and the analog-to-digital converter are provided for each of the plurality of signal lines;
  • a sample-and-hold circuit that samples and holds the pixel signal that takes time to stabilize samples and holds the pixel signal after a waiting period until the pixel signal stabilizes, and other sample-and-hold circuits sample and hold the pixel signals generated by other pixels during the waiting period.
  • Each of the plurality of pixels outputs a plurality of pixel signals having different sensitivities at different times; the three or more sample-and-hold circuits and the analog-to-digital converter perform a sample operation, a hold operation, and an analog-to-digital conversion operation of the plurality of pixel signals having different sensitivities in parallel;
  • the imaging device according to (3) is
  • Each of the plurality of pixels switches the sensitivity of the corresponding pixel to four or more levels, and outputs the pixel signal divided into a signal level and a reset level for each sensitivity with a time lag; the three or more sample-and-hold circuits provided for each of the plurality of signal lines sample and hold the signal level and the reset level of the pixel signal with a time lag for each sensitivity; The imaging device according to (4). (6) The signal level and the reset level of the pixel signals having the same sensitivity are sampled and held by the same sample-and-hold circuit. The imaging device according to (5).
  • the pixel array unit has a plurality of pixel groups that each include two or more of the pixels arranged in the first direction and are arranged in the second direction, sample and hold circuits other than some of the sample and hold circuits among the three or more sample and hold circuits sample and hold pixel signals output to the signal line from a pixel group other than the one of the pixel groups during a period when the one of the sample and hold circuits is waiting to sample the pixel signal in the one of the pixel groups;
  • the imaging device according to any one of (2) to (6).
  • the pixel has a charge storage unit that stores the accumulated charge of the photoelectric conversion element, the part of the sample and hold circuits waits until discharge of the charge accumulation unit of the pixel to be read out in any one of the pixel groups is completed, and then samples and holds the pixel signal; the sample and hold circuits excluding the part of the sample and hold circuits among the three or more sample and hold circuits sample and hold the pixel signals output to the signal lines from a pixel group different from any one of the pixel groups during a discharge period of the charge accumulation unit; (7) The imaging device according to (7). (9) The pixel group different from the one pixel group is a first pixel group and a second pixel group adjacent to each other in the second direction. (8) The imaging device according to (8).
  • One sample-and-hold circuit among the three or more sample-and-hold circuits samples and holds a pixel signal output to the signal line from the first pixel group including the pixel having the charge storage portion whose discharge has ended, the sample and hold circuits other than the one sample and hold circuit among the three or more sample and hold circuits sample and hold pixel signals output from the second pixel group to the signal lines during a discharge period of the charge accumulation unit; (9) The imaging device according to (9).
  • the one sample and hold circuit among the three or more sample and hold circuits samples and holds a reset level of the pixel signal after the charge accumulation unit is discharged, after the sample and hold circuits other than the one sample and hold circuit sample and hold the pixel signal output from the second pixel group to the signal line and the analog-to-digital converter converts it into a digital pixel signal.
  • the selection circuit selects in turn the hold signals of the sample-and-hold circuits other than the one sample-and-hold circuit among the three or more sample-and-hold circuits and the pixel signal on the signal line, and then selects a reset level of the pixel signal sampled and held by the one sample-and-hold circuit after the discharge of the charge storage unit.
  • the pixel includes a plurality of the photoelectric conversion elements each having a different light receiving area, the charge accumulation unit holds charges photoelectrically converted by at least some of the plurality of photoelectric conversion elements.
  • the imaging device according to any one of (8) to (12).
  • the pixel is a first photoelectric conversion element; a first floating diffusion region; a second floating diffusion region; A second photoelectric conversion element; a first transistor that switches whether or not to transfer at least a portion of the charges accumulated by photoelectric conversion in the first photoelectric conversion element and the charges held in the first floating diffusion region to the second floating diffusion region; a second transistor that discharges the charge stored in the charge storage portion; the charge accumulation unit holds charges photoelectrically converted by the second photoelectric conversion element.
  • the imaging device according to any one of (8) to (12).
  • a signal processing circuit that generates, for each of four or more sensitivities based on the digital pixel signal, a difference signal between a reset level and a signal level of the digital pixel signal; a delay circuit that aligns the timing of the plurality of differential signals so that the plurality of differential signals corresponding to four or more sensitivities are output at the same timing;
  • the imaging device according to any one of (8) to (14).
  • the delay circuit aligns the timing of the plurality of differential signals to a timing at which one of the three or more sample-and-hold circuits holds a pixel signal output to the signal line from the pixel group having the charge accumulation section that has finished discharging.
  • Each of the plurality of pixels generates four pixel signals having four different sensitivities, each divided into a signal level and a reset level.
  • the imaging device according to any one of (8) to (16).
  • the four sensitivities are ultra-low sensitivity, low sensitivity, medium sensitivity, and high sensitivity; during a standby period in which any one of the three or more sample and hold circuits samples and holds a reset level of the pixel signal of the ultra-low sensitivity, at least one other sample and hold circuit samples and holds the pixel signals of the low sensitivity, the medium sensitivity, and the high sensitivity in another pixel group arranged in the second direction; (17)
  • the imaging device according to (17).
  • the selection circuit selects one of the three hold signals sampled and held by the three sample-and-hold circuits and the pixel signal on the signal line, and supplies the selected signal to the analog-to-digital converter; Among the three sample-and-hold circuits, the remaining sample-and-hold circuits other than the sample-and-hold circuit that samples and holds the pixel signal of the low sensitivity sample and hold the signal levels and reset levels of the pixel signals of the ultra-low sensitivity, the medium sensitivity, and the high sensitivity within one horizontal line period; a sample-and-hold circuit that samples and holds the low-sensitivity pixel signal samples and holds a reset level of the low-sensitivity pixel signal during a horizontal line period that follows the horizontal line period; the remaining sample-and-hold circuits sample and hold the pixel signals of the very low sensitivity, the medium sensitivity, and the high sensitivity in the pixel groups adjacent in the second direction during the next horizontal line period; (18) The imaging device according to (18).
  • the selection circuit selects one of the four hold signals sampled and held by the four sample-and-hold circuits and the pixel signal on the signal line, and supplies the selected signal to the analog-to-digital converter; Among the four sample and hold circuits, the remaining sample and hold circuits other than the sample and hold circuit that samples and holds the pixel signal of the low sensitivity sample and hold the signal levels and reset levels of the pixel signals of the ultra-low sensitivity, the medium sensitivity, and the high sensitivity within one horizontal line period; a sample-and-hold circuit that samples and holds the low-sensitivity pixel signal samples and holds a reset level of the low-sensitivity pixel signal within two horizontal line periods following the one horizontal line period; the remaining sample-and-hold circuits sample and hold the pixel signals of the very low sensitivity, the medium sensitivity, and the high sensitivity in two pixel groups adjacent in the second direction during the next two horizontal line periods; (18) The imaging device according to (18).
  • 1, 1a, 1b, 1c Imaging device; 2: Delay circuit; 2a, 2b, 2c, 2d, 2e, 2f, 2g: Latch circuit; 12: VSL boost circuit; 100: Imaging device; 101: Pixel array; 102: Timing control circuit; 103: Vertical scanning circuit; 104: Charge storage unit; 105: ADC; 106: Horizontal transfer scanning circuit; 107: Amplifier circuit; 108: Signal processing circuit; 109: Pixel drive line; 111: Horizontal transfer line; 121: Comparator; 121a: Input comparison circuit; 121b: Output circuit; 122: Counter; 123: Latch circuit; 125: Sample and hold unit; 310: Negative capacitance circuit; 511: Semiconductor chip; 512: Semiconductor chip; 513: Via area; 514: Via area; 516: Logic circuit; 517: Peripheral circuit;

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Abstract

［課題］複数の感度に対応する複数の画素信号を１水平ライン期間を長くせずに読み出せる。 ［解決手段］撮像装置は、入射光の光量に応じた電荷を蓄積する光電変換素子を有し、前記電荷に応じた画素信号を生成する画素と、前記画素信号を伝送する信号線と、前記信号線上の前記画素信号をデジタル画素信号に変換するアナログ－デジタル変換器と、前記信号線上の前記画素信号をサンプルホールドする３以上のサンプルホールド回路と、前記３以上のサンプルホールド回路でホールドされた３以上のホールド信号と、前記信号線上の前記画素信号とのいずれか一つを選択して前記アナログ－デジタル変換器に供給する選択回路と、を備える。

Description

撮像装置
　本発明の一実施形態は、撮像装置に関する。
　アナログの画素信号と線形変化する参照信号とをコンパレータにより比較し、参照信号が画素信号と交差するまでの時間をカウントすることにより、画素信号をＡＤ(Analogue-to-Digital)変換するＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサ（以下、ＣＩＳとも呼ぶ）が普及している。
　最近は、画素アレイ部の各画素に複数のフォトダイオードを設けたり、電荷蓄積用のキャパシタを設けたりして、複数の感度を切り替えて撮像を行うＨＤＲ（High Dynamic Range）機能を持つＣＩＳが注目されている。
　複数の感度を切り替えて撮像を行うには、複数回のＡＤ変換が必要となる。ＡＤ変換は、浮遊拡散領域の電圧が安定するまでのセトリング時間を確保してから実行する必要があり、ＨＤＲ機能を高速のフレームレートで実現するのは容易ではない。
　そこで、複数の感度での画素信号のサンプリングとＡＤ変換を並行して行う技術が提案されている（特許文献１参照）。
　特許文献１では、ダイナミックレンジを広げるために、画素アレイ部の各画素に大容量のキャパシタを設けており、高照度時にフォトダイオードから溢れた電荷をキャパシタに蓄積できるようにしている。
国際公開第２０２２／１７２７１４Ａ１号
　しかしながら、画素アレイ部の各画素に大容量のキャパシタを設けると、キャパシタの放電に時間がかかるため、画素信号のリセットレベルを保持する際には、キャパシタの放電が完了するまで待機しなければならず、１水平ライン期間が長くなり、結果として、フレームレートが低下する。
　そこで、本開示では、画素アレイ部の各画素に大容量のキャパシタを設ける場合でも、複数の感度に対応する複数の画素信号を１水平ライン期間を長くせずに読み出すことができる撮像装置を提供するものである。
　上記の課題を解決するために、本発明の一実施形態によれば、入射光の光量に応じた電荷を蓄積する光電変換素子を有し、前記電荷に応じた画素信号を生成する画素と、
　前記画素信号を伝送する信号線と、
　前記信号線上の前記画素信号をデジタル画素信号に変換するアナログ－デジタル変換器と、
　前記信号線上の前記画素信号をサンプルホールドする３以上のサンプルホールド回路と、
　前記３以上のサンプルホールド回路でホールドされた３以上のホールド信号と、前記信号線上の前記画素信号とのいずれか一つを選択して前記アナログ－デジタル変換器に供給する選択回路と、を備える、
　撮像装置が提供される。
　互いに交差する第１方向及び第２方向に配置される複数の前記画素を有する画素アレイ部と、
　前記第１方向に配列されるとともに、前記第２方向に配置される２以上の前記画素で生成された前記画素信号をそれぞれ伝送する複数の前記信号線と、を備え、
　前記複数の信号線のそれぞれごとに、前記３以上のサンプルホールド回路、前記選択回路、及び前記アナログ－デジタル変換器が設けられてもよい。
　前記複数の信号線のそれぞれごとに設けられる前記３以上のサンプルホールド回路のうち、安定化するのに時間を要する前記画素信号をサンプルホールドするサンプルホールド回路は、前記画素信号が安定するまでの待機期間の後に前記画素信号をサンプルホールドし、他のサンプルホールド回路は前記待機期間の間に他の前記画素で生成された前記画素信号をサンプルホールドしてもよい。
　前記複数の画素のそれぞれは、感度がそれぞれ異なる複数の前記画素信号を、時間をずらして出力し、
　前記３以上のサンプルホールド回路及び前記アナログ－デジタル変換器は、感度がそれぞれ異なる前記複数の画素信号のサンプル動作と、ホールド動作及びアナログ－デジタル変換動作とを並行して行ってもよい。
　前記複数の画素のそれぞれは、対応する前記画素の感度を４つ以上に切り替えて、感度ごとに前記画素信号を信号レベルとリセットレベルとに分けて時間をずらして出力し、
　前記複数の信号線のそれぞれごとに設けられる前記３以上のサンプルホールド回路は、感度ごとに、前記画素信号の信号レベルとリセットレベルとを時間をずらしてサンプルホールドしてもよい。
　同一感度の前記画素信号の信号レベルとリセットレベルは、同一の前記サンプルホールド回路でサンプルホールドされてもよい。
　前記画素アレイ部は、前記第１方向に配置される２以上の前記画素をそれぞれ含み、前記第２方向に配列される複数の画素群を有し、
　前記３以上のサンプルホールド回路のうち一部のサンプルホールド回路以外のサンプルホールド回路は、前記一部のサンプルホールド回路がいずれかの画素群における前記画素信号をサンプルするために待機している期間に、前記いずれかの画素群とは異なる画素群から前記信号線に出力される画素信号をサンプルホールドしてもよい。
　前記画素は、前記光電変換素子の蓄積電荷を記憶する電荷蓄積部を有し、
　前記一部のサンプルホールド回路は、いずれかの画素群の読出し対象の前記画素の前記電荷蓄積部の放電が終了するまで待機した後に、前記画素信号をサンプルホールドし、
　前記３以上のサンプルホールド回路のうち前記一部のサンプルホールド回路を除くサンプルホールド回路は、前記電荷蓄積部の放電期間に、前記いずれかの画素群とは異なる画素群から前記信号線に出力された前記画素信号をサンプルホールドしてもよい。
　前記いずれかの画素群と前記異なる画素群とは、前記第２方向に隣接する第１画素群及び第２画素群であってもよい。
　前記３以上のサンプルホールド回路のうち一つのサンプルホールド回路は、放電が終了した前記電荷蓄積部を有する前記画素を含む前記第１画素群から前記信号線に出力される画素信号をサンプルホールドし、
　前記３以上のサンプルホールド回路のうち前記一つのサンプルホールド回路以外のサンプルホールド回路は、前記電荷蓄積部の放電期間に、前記第２画素群から前記信号線に出力された画素信号をサンプルホールドしてもよい。
　前記３以上のサンプルホールド回路のうち前記一つのサンプルホールド回路は、前記一つのサンプルホールド回路以外のサンプルホールド回路が前記第２画素群から前記信号線に出力された画素信号をサンプルホールドして前記アナログ－デジタル変換器がデジタル画素信号への変換を行った後に、前記電荷蓄積部の放電後の前記画素信号のリセットレベルをサンプルホールドしてもよい。
　前記選択回路は、前記一つのサンプルホールド回路が前記電荷蓄積部の放電が終了するまで待機している期間に、前記３以上のサンプルホールド回路のうち前記一つのサンプルホールド回路以外のサンプルホールド回路のホールド信号と、前記信号線上の前記画素信号とを順繰りに選択し、その後に、前記一つのサンプルホールド回路でサンプルホールドされた前記電荷蓄積部の放電後の前記画素信号のリセットレベルを選択してもよい。
　前記画素は、受光面積がそれぞれ異なる複数の前記光電変換素子を有し、
　前記電荷蓄積部は、前記複数の光電変換素子のうち少なくとも一部の光電変換素子で光電変換された電荷を保持してもよい。
　前記画素は、
　第１光電変換素子と、
　第１浮遊拡散領域と、
　第２浮遊拡散領域と、
　第２光電変換素子と、
　前記第１光電変換素子で光電変換されて蓄積された電荷と前記第１浮遊拡散領域の保持電荷との少なくとも一部を前記第２浮遊拡散領域に転送するか否かを切り替える第１トランジスタと、
　前記電荷蓄積部の保持電荷を排出させる第２トランジスタと、を有し、
　前記電荷蓄積部は、前記第２光電変換素子で光電変換された電荷を保持してもよい。
　前記デジタル画素信号に基づいて、４つ以上の感度のそれぞれごとに、前記デジタル画素信号のリセットレベルと信号レベルとの差分信号を生成する信号処理回路と、
　４つ以上の感度に対応する複数の前記差分信号が同タイミングで出力されるように、前記複数の差分信号のタイミングを揃える遅延回路と、を備えてもよい。
　前記遅延回路は、前記３以上のサンプルホールド回路のうち一つが、放電が終了した前記電荷蓄積部を有する画素群から前記信号線に出力された画素信号を保持するタイミングに合わせて、前記複数の差分信号のタイミングを揃えてもよい。
　前記複数の画素のそれぞれは、それぞれ異なる４つの感度で４つの前記画素信号を信号レベルとリセットレベルに分けて生成してもよい。
　前記４つの感度は、超低感度、低感度、中感度、及び高感度であり、
　前記３以上のサンプルホールド回路のいずれかが前記超低感度の前記画素信号のリセットレベルをサンプルホールドする待機期間に、他の少なくとも一つのサンプルホールド回路は、前記第２方向に配置される他の画素群における前記低感度、前記中感度、及び前記高感度の前記画素信号をサンプルホールドしてもよい。
　前記選択回路は、３つの前記サンプルホールド回路でサンプルホールドされた３つのホールド信号と、前記信号線上の前記画素信号とのいずれか一つを選択して前記アナログ－デジタル変換器に供給し、
　前記３つのサンプルホールド回路のうち、前記低感度の前記画素信号をサンプルホールドするサンプルホールド回路以外の残りのサンプルホールド回路は、前記超低感度、前記中感度、及び前記高感度の前記画素信号の信号レベル及びリセットレベルを１水平ライン期間内にサンプルホールドし、
　前記低感度の前記画素信号をサンプルホールドするサンプルホールド回路は、前記低感度の前記画素信号のリセットレベルを前記１水平ライン期間の次の１水平ライン期間にサンプルホールドし、
　前記残りのサンプルホールド回路は、前記次の１水平ライン期間に、前記第２方向に隣接する画素群における前記超低感度、前記中感度、及び前記高感度の前記画素信号をサンプルホールドしてもよい。
　前記選択回路は、４つの前記サンプルホールド回路でサンプルホールドされた４つのホールド信号と、前記信号線上の前記画素信号とのいずれか一つを選択して前記アナログ－デジタル変換器に供給し、
　前記４つのサンプルホールド回路のうち、前記低感度の前記画素信号をサンプルホールドするサンプルホールド回路以外の残りのサンプルホールド回路は、前記超低感度、前記中感度、及び前記高感度の前記画素信号の信号レベル及びリセットレベルを１水平ライン期間内にサンプルホールドし、
　前記低感度の前記画素信号をサンプルホールドするサンプルホールド回路は、前記低感度の前記画素信号のリセットレベルを前記１水平ライン期間の次の２つの水平ライン期間内にサンプルホールドし、
　前記残りのサンプルホールド回路は、前記次の２つの水平ライン期間に、前記第２方向に隣接する２つの画素群における前記超低感度、前記中感度、及び前記高感度の前記画素信号をサンプルホールドしてもよい。
本開示の第１の実施形態による撮像装置の概略構成を示すブロック図。 画素アレイ部の半導体チップと処理回路の半導体チップとを積層した撮像装置の例を示す概念図。 ハイダイナミックレンジの画素の基本構成を示す回路図。 画素の露光開始時の各駆動信号のタイミングチャート。 ４つの感度で撮像された４つの画素信号を合成して得られる画素信号のＳＮ比を示す図。 画素から画素信号を読み出す際のタイミングチャート。 第１の実施形態に係る撮像装置の主要部の回路図。 第１の実施形態に係る撮像装置のタイミング図。 一比較例に係る撮像装置の主要部の回路図。 一比較例に係る撮像装置のタイミング図。 第２の実施形態に係る撮像装置の主要部の回路図。 第２の実施形態の一変形例に係る撮像装置の主要部の回路図。 図１２の入力比較回路の出力ノードの電圧波形図。 第３の実施形態に係る撮像装置の主要部の回路図。 第３の実施形態に係る撮像装置のタイミング図。 信号処理回路に設けられる遅延回路の一例を示す図。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、図面を参照して、撮像装置の実施形態について説明する。以下では、撮像装置の主要な構成部分を中心に説明するが、撮像装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　（第１の実施形態）
　図１は本開示の第１の実施形態による撮像装置１の概略構成を示すブロック図である。撮像装置１は、画素アレイ部１０１と、タイミング制御回路１０２と、垂直走査回路１０３と、ＤＡＣ（デジタル－アナログ変換装置）１０４と、ＡＤＣ（アナログ－デジタル変換装置）１０５と、水平転送走査回路１０６と、アンプ回路１０７と、信号処理回路１０８とを備える。
　画素アレイ部１０１には、入射光をその光量に応じた電荷量（画素信号）に光電変換する光電変換素子を含む単位画素（以下、単に画素とも称する）が行列状に配置されている。本明細書では、行方向を第１方向、列方向を第２方向と呼ぶことがある。画素アレイ部１０１には、行方向に並ぶ複数の画素を含み、列方向に配列される複数の画素行が設けられる。本明細書では、これらの画素行を画素群と呼ぶことがある。
　画素の具体的な回路構成については後述する。また、画素アレイ部１０１には、行列状の画素配列に対して、行毎に画素駆動線１０９が図の左右方向（画素行の画素配列方向／水平方向）に沿って配線され、列毎に垂直信号線ＶＳＬが図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線されている。画素駆動線１０９の一端は、垂直走査回路１０３の各行に対応した出力端に接続されている。なお、図１では、画素駆動線１０９を画素行毎に１本ずつ示すが、各画素行に画素駆動線１０９を２本以上設けてもよい。
　タイミング制御回路１０２は、各種のタイミング信号を生成するタイミングジェネレータ（不図示）を備えている。タイミング制御回路１０２は、外部から与えられる制御信号等に基づいて、タイミングジェネレータで生成された各種のタイミング信号を基に垂直走査回路１０３、ＤＡＣ１０４、複数のＡＤＣ１０５、及び水平転送走査回路１０６等の駆動制御を行う。
　垂直走査回路１０３は、シフトレジスタやアドレスデコーダなどによって構成されている。ここでは、具体的な構成については図示を省略するが、垂直走査回路１０３は、読出し走査系と掃出し走査系とを含んでいる。
　読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行してその読出し行の単位画素の光電変換素子から不要な電荷を掃き出す（リセットする）掃出し走査を行う。この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に入射した光量に対応する。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
　垂直走査回路１０３によって選択走査された画素行の各単位画素から出力される画素信号（アナログ信号）は、各列に対応する複数の垂直信号線ＶＳＬを介して複数のＡＤＣ１０５に供給される。
　ＤＡＣ１０４は、線形変化するランプ波形の信号である参照信号ＲＡＭＰを生成し、複数のＡＤＣ１０５に供給する。ＤＡＣ１０４は、参照信号線ＲＡＭＰを介して複数のコンパレータ１２１に共通に接続されており、同じ参照信号ＲＡＭＰを複数のコンパレータ１２１に供給する。参照信号線ＲＡＭＰは、参照信号ＲＡＭＰを複数のコンパレータ１２１に伝達する。
　複数のＡＤＣ１０５のそれぞれは、コンパレータ１２１、カウンタ１２２、及び複数のラッチ回路１２３を備える。複数のＡＤＣ１０５は、画素アレイ部１０１からの画素信号（アナログ信号）をデジタル信号へ変換する。
　コンパレータ１２１、カウンタ１２２、及びラッチ回路１２３は、それぞれ画素アレイ部１０１の画素列に対応して設けられ、ＡＤＣ１０５ａを構成する。ＡＤＣ１０５ａは、カラム方向の画素列ごとに設けられる。
　コンパレータ１２１は、各画素から出力される画素信号と参照信号ＲＡＭＰを、容量を介して加算した信号の電圧と、所定の基準電圧とを比較し、比較結果を示す出力信号をカウンタ１２２に供給する。
　カウンタ１２２は、コンパレータ１２１の出力信号に基づいて、画素信号と参照信号ＲＡＭＰとの電圧の大小関係が反転するまでの時間をカウントする。これにより、アナログの画素信号をカウント値により表されるデジタルの画素信号に変換する。カウンタ１２２は、カウント値をラッチ回路１２３に供給する。
　ラッチ回路１２３は、カウンタ１２２から供給されるカウント値を保持する。また、ラッチ回路１２３は、信号レベルの画素信号に対応するデータ信号カウント値と、リセットレベルの画素信号に対応するリセット信号のカウント値との差分をとることにより、ＣＤＳ（Correlated　Double　Sampling：相関二重サンプリング）を行う。
　水平転送走査回路１０６は、シフトレジスタやアドレスデコーダなどによって構成され、複数のＡＤＣ１０５の画素列に対応した回路部分を順番に選択走査する。この水平転送走査回路１０６による選択走査により、ラッチ回路１２３に保持されているデジタルの画素信号が、水平転送線１１１を介して、順番にアンプ回路１０７に転送される。
　アンプ回路１０７は、ラッチ回路１２３から供給されるデジタルの画素信号を増幅し、信号処理回路１０８に供給する。
　信号処理回路１０８は、アンプ回路１０７から供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理回路１０８は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び間欠動作などデジタル信号処理を行ったりする。信号処理回路１０８は、生成した画像データを後段の装置に出力する。
　尚、図１に示す撮像装置１は、全体として１つの半導体チップとして構成してもよく、あるいは、複数の半導体チップで構成してもよい。撮像装置１を複数の半導体チップとして構成する場合、画素アレイ部１０１およびそれ以外の処理回路をそれぞれ別々の半導体チップ５１１、５１２として形成し、半導体チップ５１１と半導体チップ５１２とを積層してもよい。
　例えば、図２は、画素アレイ部１０１の半導体チップ５１１と処理回路の半導体チップ５１２とを積層した撮像装置１の例を示す概念図である。図２に示されるように、撮像装置１は、積層される２枚の半導体チップ５１１および５１２で構成されている。尚、半導体チップの積層数は、３層以上であってもよい。
　半導体チップ５１１は、半導体基板上に形成された画素アレイ部１０１を備える。半導体チップ５１２は、他の半導体基板上に形成された複数のＡＤＣ１０５、ロジック回路５１６および周辺回路５１７を備える。ロジック回路５１６は、タイミング制御回路１０２、垂直走査回路１０３、ＤＡＣ１０４、水平転送走査回路１０６等を含む。周辺回路５１７は、信号処理回路１０８等を含む。
　半導体チップ５１１の画素アレイ部１０１の各画素と半導体チップ５１２のＡＤＣ等（１０５、５１６、５１７）の素子は、例えば、ビア領域５１３、５１４に設けられたＴＳＶ（Through　Silicon　Via）のような貫通電極等を用いて電気的に接続してもよい。複数のＡＤＣ１０５は、ＴＳＶを介して画素アレイ部１０１と信号の送受信を行うことができる。また、半導体チップ５１１の配線と半導体チップ５１２の配線とを接触させるように、両方の半導体チップを貼り合わせてもよい（Ｃｕ－Ｃｕ接合）。さらに、図示しないが、画素アレイ部１０１とＡＤＣ等（１０５、５１６、５１７）の一部とを１つの半導体チップ５１１として構成し、その他の構成を他の半導体チップ５１２として構成してもよい。
　図１の画素アレイ部内の各画素は、ハイダイナミックレンジ（以下、ＨＤＲとも呼ぶ）の画素信号を出力する。第１の実施形態による画素の具体的な構成を説明する前に、ハイダイナミックレンジの画素の基本構成について説明する。
　（ハイダイナミックレンジの画素の基本構成）
　図３はハイダイナミックレンジの画素の基本構成を示す回路図である。図３の画素ＰＸは、第１光電変換部ＰＤ１１ａ、第２光電変換部ＰＤ１１ｂ、第１～第４転送ゲート部Ｔ１２ａ～Ｔ１２ｄ、リセットトランジスタＴ１３、電荷蓄積部Ｃ１４、第１浮遊拡散領域（フローティングディフュージョン、第１浮遊拡散領域）ＦＤ１５ａ、第２浮遊拡散領域（フローティングディフュージョン、第２浮遊拡散領域）ＦＤ１５ｂ、増幅トランジスタＴ１６、及び選択トランジスタＴ１７を含むように構成される。本明細書では、画素ＰＸ内の各トランジスタを総称して画素トランジスタと呼ぶことがある。画素ＰＸ内の各画素トランジスタは、Ｎ型ＭＯＳトランジスタであり、ゲートにハイレベルの駆動信号が入力されるとオンする。本明細書では、各画素トランジスタをオンさせる駆動信号の信号レベルをアクティブ状態と呼ぶ。
　また、図３の画素ＰＸは、行方向及び列方向に複数個ずつ配置されており、行方向に配置される画素行ごとに、図１の画素駆動線１０９が設けられている。図１の垂直走査回路１０３から複数の駆動線を介して、画素ＰＸ内の各画素トランジスタのゲートに入力される各種の駆動信号ＴＧＬ、ＦＣＧ、ＦＤＧ、ＴＧＳ、ＲＳＴ、ＳＥＬが供給される。
　第１光電変換部ＰＤ１１ａは、例えば、ＰＮ接合のフォトダイオードからなる。第１光電変換部ＰＤ１１ａは、受光した光量に応じた電荷を生成し、蓄積する。第２光電変換部ＰＤ１１ｂは、第１光電変換部ＰＤ１１ａと同様に、例えば、ＰＮ接合のフォトダイオードからなる。第２光電変換部ＰＤ１１ｂは、受光した光量に応じた電荷を生成して蓄積する。
　第１光電変換部ＰＤ１１ａと第２光電変換部ＰＤ１１ｂを比較すると、第１光電変換部ＰＤ１１ａの方が第２光電変換部ＰＤ１１ｂよりも受光面の面積が広くて、感度が高い。なお、第１光電変換部ＰＤ１１ａと第２光電変換部ＰＤ１１ｂの受光面の面積の大小関係は任意である。
　第１転送ゲート部Ｔ１２ａは、第１光電変換部ＰＤ１１ａと第１浮遊拡散領域ＦＤ１５ａとの間に接続されている。第１転送ゲート部Ｔ１２ａのゲート電極には、駆動信号ＴＧＬが印加される。駆動信号ＴＧＬがアクティブ状態になると、第１転送ゲート部Ｔ１２ａが導通状態になり、第１光電変換部ＰＤ１１ａに蓄積されている電荷が、第１転送ゲート部Ｔ１２ａを介して第１浮遊拡散領域ＦＤ１５ａに転送される。
　第２転送ゲート部Ｔ１２ｂは、電荷蓄積部Ｃ１４と第２浮遊拡散領域ＦＤ１５ｂとの間に接続されている。第２転送ゲート部Ｔ１２ｂのゲート電極には、駆動信号ＦＣＧが印加される。駆動信号ＦＣＧがアクティブ状態になると、第２転送ゲート部Ｔ１２ｂが導通状態になり、電荷蓄積部Ｃ１４と第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合する。
　変換効率切替トランジスタ（第１トランジスタ）Ｔ１２ｃは、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂとの間に接続されている。変換効率切替トランジスタＴ１２ｃのゲート電極には、駆動信号ＦＤＧが印加される。駆動信号ＦＤＧがアクティブ状態になると、変換効率切替トランジスタＴ１２ｃが導通状態になり、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂとのポテンシャルが結合する。
　第４転送ゲート部Ｔ１２ｄは、第２光電変換部ＰＤ１１ｂと電荷蓄積部Ｃ１４との間に接続されている。第４転送ゲート部Ｔ１２ｄのゲート電極には、駆動信号ＴＧＳが印加される。駆動信号ＴＧＳがアクティブ状態になると、第４転送ゲート部Ｔ１２ｄが導通状態になり、第２光電変換部ＰＤ１１ｂに蓄積されている電荷が、第４転送ゲート部Ｔ１２ｄを介して、電荷蓄積部Ｃ１４に転送される。
　また、第４転送ゲート部Ｔ１２ｄのゲート電極の下部は、ポテンシャルが若干深くなっており、第２光電変換部ＰＤ１１ｂの飽和電荷量を超え、第２光電変換部ＰＤ１１ｂから溢れた電荷を電荷蓄積部Ｃ１４に転送するオーバーフローパスが形成されている。なお、以下、第４転送ゲート部Ｔ１２ｄのゲート電極の下部に形成されているオーバーフローパスを、単に第４転送ゲート部Ｔ１２ｄのオーバーフローパスと称する。
　リセットトランジスタＴ１３は、電源電圧ＶＤＤを供給する電源（以下、電源のことをＶＤＤとも呼ぶ場合がある）と第２浮遊拡散領域ＦＤ１５ｂとの間に接続されている。リセットトランジスタＴ１３のゲート電極には、駆動信号ＲＳＴが印加される。駆動信号ＲＳＴがアクティブ状態になると、リセットトランジスタＴ１３が導通状態になる。これにより、例えば、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂの結合されたポテンシャル領域、又は、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び第２浮遊拡散領域ＦＤ１５ｂの結合されたポテンシャル領域が、電源電圧ＶＤＤのレベルにリセットされる。
　電荷蓄積部Ｃ１４は、例えば、キャパシタを有し、電荷蓄積部Ｃ１４の対向電極は、電源電圧ＶＤＤノードに接続されている。電荷蓄積部Ｃ１４は、第２光電変換部ＰＤ１１ｂから転送される電荷を蓄積する。電荷蓄積部Ｃ１４を構成するキャパシタは、例えば、ＬＯＦＩＣ（Lateral Over-Flow Integration Capacitor）である。電荷蓄積部Ｃ１４は、高照度時に第２光電変換部ＰＤ１１ｂから溢れた電荷を保持することができる。電荷蓄積部Ｃ１４を大容量化することで、第２光電変換部ＰＤ１１ｂから溢れた電荷を保持して画素信号を生成できるため、高照度時の白飛びを防止でき、ダイナミックレンジを拡大できる。
　第１浮遊拡散領域ＦＤ１５ａ及び第２浮遊拡散領域ＦＤ１５ｂは、第１または第２光電変換部ＰＤ１１ａ、ＰＤ１１ｂの電荷を電圧信号に電荷電圧変換して出力する。第１浮遊拡散領域ＦＤ１５ａおよび第２浮遊拡散領域ＦＤ１５ｂの電気的な結合または切断によって、画素ＰＸの浮遊拡散領域全体の容量を切り替えることができる。画素ＰＸの浮遊拡散領域の容量の切り替えによって、画素ＰＸは、複数の電荷電圧変換効率で画素信号を出力することができる。
　増幅トランジスタＴ１６は、ゲート電極が第１浮遊拡散領域ＦＤ１５ａに接続され、ドレイン電極が電源電圧ＶＤＤノードに接続されており、第１浮遊拡散領域ＦＤ１５ａに保持されている電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタＴ１６は、ソース電極が選択トランジスタＴ１７を介して垂直信号線ＶＳＬに接続されることにより、当該垂直信号線ＶＳＬの一端に接続される定電流源ＣＳ１８とソースフォロワ回路を構成する。
　選択トランジスタＴ１７は、増幅トランジスタＴ１６のソース電極と垂直信号線ＶＳＬとの間に接続されている。選択トランジスタＴ１７のゲート電極には、駆動信号ＳＥＬが印加される。駆動信号ＳＥＬがアクティブ状態になると、選択トランジスタＴ１７が導通状態になり、図３の画素ＰＸが選択状態となる。これにより、増幅トランジスタＴ１６から出力される画素信号が、選択トランジスタＴ１７を介して、垂直信号線ＶＳＬに出力される。
　なお、以下、各駆動信号がアクティブ状態になることを、各駆動信号がオンするともいい、各駆動信号が非アクティブ状態になることを、各駆動信号がオフするともいう。また、以下、各ゲート部又は各トランジスタが導通状態になることを、各ゲート部又は各トランジスタがオンするともいい、各ゲート部又は各トランジスタが非導通状態になることを、各ゲート部又は各トランジスタがオフするともいう。
　本実施形態では、図３に示す画素ＰＸは、複数の感度に切り替えて複数の画素信号を信号レベルとリセットレベルに分けて生成する。感度の種類は問わないが、以下では、画素ＰＸが４つの感度に切り替える例を主に説明する。以下では、４つの感度を、超低感度、低感度、中感度、及び高感度と呼ぶ。
　より具体的には、超低感度の画素信号の信号レベルをＳＨ２ＤＯＬ、超低感度の画素信号のリセットレベルをＮＨ２ＤＯＬと呼ぶ。ＳＨ２ＤＯＬとＮＨ２ＤＯＬでは、図３の第１光電変換部ＰＤ１１ａ、第１転送ゲート部Ｔ１２ａ、第１浮遊拡散領域ＦＤ１５ａ、及び第２浮遊拡散領域ＦＤ１５ｂが用いられる。
　以下では、高感度の画素信号の信号レベルをＳＨ１、高感度の画素信号のリセットレベルをＮＨ１と呼ぶ。ＳＨ１とＮＨ１では、図３の第１光電変換部ＰＤ１１ａ、第１転送ゲート部Ｔ１２ａ、及び第１浮遊拡散領域ＦＤ１５ａが用いられる。
　以下では、中感度の画素信号の信号レベルをＳＨ２、中感度の画素信号のリセットレベルをＮＨ２と呼ぶ。ＳＨ２とＮＨ２では、図３の第１光電変換部ＰＤ１１ａ、第１転送ゲート部Ｔ１２ａ、第１浮遊拡散領域ＦＤ１５ａ、及び第２浮遊拡散領域ＦＤ１５ｂが用いられる。
　以下では、低感度の画素信号の信号レベルをＳＬ、低感度の画素信号の信号レベルをＮＬと呼ぶ。ＳＬとＮＬでは、図３の第２光電変換部ＰＤ１１ｂ、第２転送ゲート部Ｔ１２ｂ、第３転送ゲート部Ｔ１２ｃ、第４転送ゲート部（第２トランジスタ）Ｔ１２ｄ、及び電荷蓄積部Ｃ１４が用いられる。
　（図３の画素ＰＸの露光開始時の動作例）
　図４は画素ＰＸの露光開始時の各駆動信号のタイミングチャートである。図４には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＦＤＧ、ＴＧＬ、ＴＧＳ、ＦＣＧのタイミングチャートが示されている。以下、図４を参照して、図３の画素ＰＸの露光開始時の動作例を説明する。図４は、１水平ライン期間のタイミングチャートを示す。画素アレイ部１０１に含まれる複数の画素行は、図４のタイミングチャートに従って、画素行ごと、又は複数の画素行ごとに駆動される。
　まず、時刻ｔ１において、水平同期信号ＸＨＳが入力され、図３の画素ＰＸの露光処理が開始される。
　次に、時刻ｔ２において、駆動信号ＲＳＴ、ＦＤＧがオンし、リセットトランジスタＴ１３と変換効率切替トランジスタＴ１２ｃがオンする。これにより、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合され、結合されたポテンシャル領域は、電源電圧ＶＤＤのレベルにリセットされる。
　次に、時刻ｔ３において、駆動信号ＴＧＬがオンし、第１転送ゲート部Ｔ１２ａがオンする。これにより、第１光電変換部ＰＤ１１ａに蓄積されている電荷が、第１転送ゲート部Ｔ１２ａを介して、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂが結合されたポテンシャル領域に転送され、第１光電変換部ＰＤ１１ａがリセットされる。
　次に、時刻ｔ４において、駆動信号ＴＧＬがオフし、第１転送ゲート部Ｔ１２ａがオフする。これにより、第１光電変換部ＰＤ１１ａへの電荷の蓄積が開始され、露光期間が開始する。
　次に、時刻ｔ５において、駆動信号ＴＧＳ、ＦＣＧがオンし、第４転送ゲート部Ｔ１２ｄ、第２転送ゲート部Ｔ１２ｂがオンする。これにより、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合する。また、第２光電変換部ＰＤ１１ｂに蓄積されている電荷が、第４転送ゲート部Ｔ１２ｄを介して、第１浮遊拡散領域ＦＤ１５ａ、及び第２浮遊拡散領域ＦＤ１５ｂの結合されたポテンシャル領域に転送され、第２光電変換部ＰＤ１１ｂ及び電荷蓄積部Ｃ１４がリセットされる。
　次に、時刻ｔ６において、駆動信号ＴＧＳがオフし、第４転送ゲート部Ｔ１２ｄがオフする。これにより、第２光電変換部ＰＤ１１ｂへの電荷の蓄積が開始される。このように、画素ＰＸは、時刻ｔ４で露光期間が開始され、時刻ｔ４～ｔ６の期間は、第１光電変換部ＰＤ１１ａのみを用いて電荷の蓄積を行う。時刻ｔ６以降は、第１光電変換部ＰＤ１１ａと第２光電変換部ＰＤ１１ｂを用いて電荷の蓄積を行う。
　次に、時刻ｔ７において、駆動信号ＦＣＧがオフし、第２転送ゲート部Ｔ１２ｂがオフする。これにより、電荷蓄積部Ｃ１４は、第２光電変換部ＰＤ１１ｂから溢れて、第４転送ゲート部Ｔ１２ｄのオーバーフローパスを介して転送されてくる電荷の蓄積を開始する。
　次に、時刻ｔ８において、駆動信号ＲＳＴ、ＦＤＧがオフし、リセットトランジスタＴ１３、変換効率切替トランジスタＴ１２ｃがオフする。時刻ｔ９において、水平同期信号ＸＨＳが入力され、次の１水平ライン期間が開始される。
　時刻ｔ１～ｔ９の期間は、駆動信号ＳＥＬはローレベルであり、選択トランジスタＴ１７はオフ状態である。よって、垂直信号線ＶＳＬへの画素信号の読出しは行われない。
　（複数の感度の複数の画素信号を合成）
　本実施形態に係る撮像装置１は、４つの感度を切り替えることができ、４つの感度で露光して読み出した４つの画素信号を合成して出力する。感度ごとに画素ＰＸの一部の回路が用いられる。
　図５は４つの感度で撮像された４つの画素信号を合成して得られる画素信号のＳＮ比を示す図である。図５の横軸は照度、縦軸はＳＮ比である。図５は、４つの感度に対応する４つのＳＮ比の波形を合成した波形を示す。具体的には、図５には、超低感度の画素信号（ＮＨ２ＤＯＬ－ＳＨ２ＤＯＬ）の波形ｗ１と、低感度の画素信号（ＮＬ－ＳＬ）の波形ｗ２と、中感度の画素信号（ＮＨ２－ＳＨ２）の波形ｗ３と、高感度の画素信号（ＮＨ１－ＳＨ１）の波形ｗ４とが含まれる。
　超低感度の画素信号（ＮＨ２ＤＯＬ－ＳＨ２ＤＯＬ）の画素信号は、画素ＰＸにおける第１光電変換部ＰＤ１１ａと、第１転送ゲート部Ｔ１２ａと、変換効率切替トランジスタＴ１２ｃとを用いて生成される。
　低感度の画素信号（ＮＬ－ＳＬ）の画素信号は、画素ＰＸにおける第２光電変換部ＰＤ１１ｂと、第２転送ゲート部Ｔ１２ｂと、第４転送ゲート部Ｔ１２ｄと、電荷蓄積部Ｃ１４とを用いて生成される。
　中感度の画素信号（ＮＨ２－ＳＨ２）の画素信号は、画素ＰＸにおける第１光電変換部ＰＤ１１ａと、第１転送ゲート部Ｔ１２ａと、変換効率切替トランジスタＴ１２ｃとを用いて生成される。
　中感度の画素信号（ＮＬ－ＳＬ）と超低感度の画素信号（ＮＨ２ＤＯＬ－ＳＨ２ＤＯＬ）は、同じ回路を用いて生成されるが、超低感度の画素信号（ＮＨ２ＤＯＬ－ＳＨ２ＤＯＬ）は、中感度の画素信号（ＮＬ－ＳＬ）よりも、露光時間が短いため、高照度の光が照射されても、入射光量に応じた電荷を正しく第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂに蓄積できる。
　高感度の画素信号（ＮＨ１－ＳＨ１）は、第１光電変換部ＰＤ１１ａと第１転送ゲート部Ｔ１２ａを用いて生成される。
　（図３の画素ＰＸの読み出し時の動作例）
　図６は画素ＰＸから画素信号を読み出す際のタイミングチャートである。図６には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＦＤＧ、ＴＧＬ、ＴＧＳ、ＦＣＧ、及び垂直信号線ＶＳＬのタイミングチャートが示されている。以下、図６のタイミングチャートを参照して、図３の画素ＰＸの画素信号の読み出し時の動作例について説明する。画素アレイ部１０１に含まれる各画素ＰＸの画素信号は、図４のタイミングチャートに従って、画素行ごと、又は複数の画素行ごとに垂直信号線ＶＳＬに読み出される。
　まず、時刻ｔ１１において、水平同期信号ＸＨＳが入力され、図３の画素ＰＸの読み出し期間が開始する。
　次に、時刻ｔ１２において、駆動信号ＳＥＬ、ＲＳＴ、ＦＤＧがオンし、選択トランジスタＴ１７、リセットトランジスタＴ１３、変換効率切替トランジスタＴ１２ｃがオンする。これにより、図３の画素ＰＸが選択状態になる。また、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合され、結合されたポテンシャル領域は、電源電圧ＶＤＤのレベルにリセットされる。
　次に、時刻ｔ１３において、駆動信号ＲＳＴがオフし、リセットトランジスタＴ１３がオフする。これにより、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂから電源電圧ＶＤＤノードへの電荷の排出が停止されるとともに、第１光電変換部ＰＤ１１ａは露光を開始し、第１光電変換部ＰＤ１１ａには光電変換による電荷が蓄積される。時刻ｔ１３の時点では、第１転送ゲート部Ｔ１２ａはオフ状態であるため、第１光電変換部ＰＤ１１ａの蓄積電荷は第１浮遊拡散領域ＦＤ１５ａに転送されない。
　次に、時刻ｔ１３と時刻ｔ１４の間の時刻ｔａにおいて、結合された第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂのポテンシャルに応じた画素信号ＮＨ２ＤＯＬが、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線ＶＳＬに出力される。この画素信号ＮＨ２ＤＯＬは、図３の浮遊拡散領域ＦＤ１５ａとＦＤ１５ｂのリセットレベルを、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂの結合されたポテンシャル領域を用いて検出した信号であり、超低感度のリセットレベルである。
　次に、時刻ｔ１４において、第１転送ゲート部Ｔ１２ａがオンし、第１光電変換部ＰＤ１１ａの蓄積電荷が第１浮遊拡散領域ＦＤ１５ａに転送される。第１光電変換部ＰＤ１１ａは、時刻ｔ１３～ｔ１４の短時間だけ電荷を蓄積し、蓄積された短時間分の電荷は時刻ｔ１４で第１浮遊拡散領域ＦＤ１５ａに転送される。第１光電変換部ＰＤ１１ａの電荷蓄積時間が制限されるため、高照度時であっても、第１光電変換部ＰＤ１１ａの蓄積電荷が溢れることがない。
　次に、時刻ｔ１５で第１転送ゲート部Ｔ１２ａはオフする。時刻ｔ１５と時刻ｔ１６の間の時刻ｔｂにおいて、第１浮遊拡散領域ＦＤ１５ａに転送された電荷に応じた画素信号ＳＨ２ＤＯＬが垂直信号線ＶＳＬに出力される。この画素信号ＳＨ２ＤＯＬは、時刻ｔ１３～ｔ１４の短時間の露光期間の光量を読み出すための超低感度の信号レベルである。
　図６には、高照度時の垂直信号線ＶＳＬの電圧レベル（実線）と低照度時の垂直信号線ＶＳＬの電圧レベル（破線）が図示されている。図示のように、照度が高くなるほど、垂直信号線ＶＳＬの電圧レベルは低下する。図６では、垂直信号線ＶＳＬの電圧レベルが安定する時刻をｔ１６としている。
　次に、時刻ｔ１７において、駆動信号ＲＳＴがハイレベルになり、リセットトランジスタＴ１３がオンする。この時点では、選択トランジスタＴ１７と変換効率切替トランジスタＴ１２ｃはオン状態である。これにより、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂのポテンシャルは結合され、結合されたポテンシャル領域の電荷はリセットトランジスタＴ１３を介して電源電圧ＶＤＤノードに排出される。
　時刻ｔ１８において、駆動信号ＲＳＴはローレベルになり、リセットトランジスタＴ１３はオフする。
　時刻ｔ１８とｔ１９の間の時刻ｔｃにおいて、上述した結合されたポテンシャル領域の電位に応じた画素信号ＮＨ２が垂直信号線ＶＳＬに出力される。この画素信号ＮＨ２は、中感度のリセットレベルである。図３及び図５に示したように、超低感度と中感度の画素信号の読出しは、画素ＰＸ内の同一の回路部分を用いて行われる。
　次に、時刻ｔ１９において、駆動信号ＦＤＧがオフし、変換効率切替トランジスタＴ１２ｃがオフする。これにより、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂのポテンシャルの結合が解消される。
　次に、時刻ｔ１９と時刻ｔ２０の間の時刻ｔｄにおいて、第１浮遊拡散領域ＦＤ１５ａの電位に基づく画素信号ＮＨ１が、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線ＶＳＬに出力される。この画素信号ＮＨ１は、図３の第１光電変換部ＰＤ１１ａおよび第１浮遊拡散領域ＦＤ１５ａのリセット状態を、第１浮遊拡散領域ＦＤ１５ａを用いて検出した信号であり、高感度のリセットレベルである。図３及び図５に示したように、高感度のリセットレベルＮＨ１は、第２浮遊拡散領域ＦＤ１５ｂを用いずに検出される。
　次に、時刻ｔ２０において、駆動信号ＴＧＬがオンし、第１転送ゲート部Ｔ１２ａがオンする。これにより、露光期間中に第１光電変換部ＰＤ１１ａで生成されて蓄積された電荷が、第１転送ゲート部Ｔ１２ａを介して第１浮遊拡散領域ＦＤ１５ａに転送される。時刻ｔ２０において、画素信号の読み出しが開始され、第１光電変換部ＰＤ１１ａの露光期間が終了する。
　次に、時刻ｔ２１において、駆動信号ＴＧＬがオフし、第１転送ゲート部Ｔ１２ａがオフする。これにより、第１光電変換部ＰＤ１１ａから第１浮遊拡散領域ＦＤ１５ａへの電荷の転送が停止する。
　次に、時刻ｔ２１と時刻ｔ２２の間の時刻ｔｅにおいて、第１浮遊拡散領域ＦＤ１５ａの電位に基づく画素信号ＳＨ１が、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線ＶＳＬに出力される。画素信号ＳＨ１は、時刻ｔ１８～ｔ２０の露光期間中に第１光電変換部ＰＤ１１ａで生成された電荷を第１浮遊拡散領域ＦＤ１５ａに蓄積し、そのときの第１浮遊拡散領域ＦＤ１５ａの電位に基づく信号である。画素信号ＳＨ１は、高感度の信号レベルである。
　次に、時刻ｔ２２において、駆動信号ＦＤＧ、ＴＧＬがオンし、変換効率切替トランジスタＴ１２ｃ、第１転送ゲート部Ｔ１２ａがオンする。これにより、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合され、時刻ｔ２０から時刻ｔ２１の間に転送しきれずに第１光電変換部ＰＤ１１ａに残っている電荷が、第１転送ゲート部Ｔ１２ａを介して、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂが結合されたポテンシャル領域に転送される。
　なお、時刻ｔｅでの画素信号ＳＨ１の読み出し時には、取り扱う電荷量に対して電荷電圧変換する容量が小さいため、第１光電変換部ＰＤ１１ａに電荷が残っていても問題にはならない。第１光電変換部ＰＤ１１ａに残った電荷は画素信号ＳＨ２の読み出し時に電荷転送できればよく、第１光電変換部ＰＤ１１ａの電荷を毀損することはない。
　次に、時刻ｔ２３において、駆動信号ＴＧＬがオフし、第１転送ゲート部Ｔ１２ａがオフする。これにより、第１光電変換部ＰＤ１１ａから第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂの結合されたポテンシャル領域への電荷の転送が停止する。
　次に、時刻ｔ２３と時刻ｔ２４の間の時刻ｔｆにおいて、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂの結合されたポテンシャル領域に基づく画素信号ＳＨ２が、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線ＶＳＬに出力される。画素信号ＳＨ２は、時刻ｔ１８～ｔ４２の露光期間中に第１光電変換部ＰＤ１１ａで生成された電荷を第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂの結合されたポテンシャル領域に蓄積し、その蓄積電荷に応じた信号である。従って、画素信号ＳＨ２の読み出し時に電荷電圧変換する容量は、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂを合わせた容量となり、時刻ｔｃにおける高感度データ信号ＳＨ１の読み出し時より大きくなる。画素信号ＳＨ２は、中感度の信号レベルである。
　次に、時刻ｔ２４において、駆動信号ＲＳＴがオンし、リセットトランジスタＴ１３がオンする。これにより、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂの結合されたポテンシャル領域が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、時刻ｔ２５で選択トランジスタＴ１７がオフし、図３の画素ＰＸが非選択状態になる。続いて、時刻ｔ２６でリセットトランジスタＴ１３がオフする。
　次に、時刻ｔ２７において、駆動信号ＳＥＬ、ＴＧＳ、ＦＣＧがオンし、選択トランジスタＴ１７、第４転送ゲート部Ｔ１２ｄ、第２転送ゲート部Ｔ１２ｂがオンする。これにより、図３の画素ＰＸが再び選択状態になる。また、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合するとともに、第２光電変換部ＰＤ１１ｂに蓄積されている電荷が、結合したポテンシャル領域に転送される。これにより、露光期間中に第２光電変換部ＰＤ１１ｂ及び電荷蓄積部Ｃ１４に蓄積された電荷が、結合されたポテンシャル領域に蓄積される。
　次に、時刻ｔ２８において、駆動信号ＴＧＳがオフし、第４転送ゲート部Ｔ１２ｄがオフする。これにより、第２光電変換部ＰＤ１１ｂからの電荷の転送が停止する。
　次に、時刻ｔ２８と時刻ｔ２９の間の時刻ｔｇにおいて、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び第２浮遊拡散領域ＦＤ１５ｂの結合されたポテンシャル領域の電位に基づく画素信号ＳＬが、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線ＶＳＬに出力される。画素信号ＳＬは、第２光電変換部ＰＤ１１ｂで生成され第２光電変換部ＰＤ１１ｂ及び電荷蓄積部Ｃ１４に蓄積された電荷を、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び第２浮遊拡散領域ＦＤ１５ｂの結合されたポテンシャル領域に蓄積したときの該ポテンシャル領域の電位に基づく信号である。従って、画素信号ＳＬの読み出し時に電荷電圧変換する容量は、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び第２浮遊拡散領域ＦＤ１５ｂを合わせた容量となる。この容量は、時刻ｔｃにおける画素信号ＳＨ１の読み出し時、及び時刻ｔｄにおける画素信号ＳＨ２の読み出し時より大きくなる。画素信号ＳＬは、低感度の信号レベルである。図３及び図５に示したように、低感度の信号レベルＳＬは、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び第２浮遊拡散領域ＦＤ１５ｂを用いて検出される。
　次に、時刻ｔ２９において、駆動信号ＲＳＴがオンし、リセットトランジスタＴ１３がオンする。これにより、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び第２浮遊拡散領域ＦＤ１５ｂの結合されたポテンシャル領域がリセットされる。
　次に、時刻ｔ３０において、駆動信号ＳＥＬ、ＦＣＧがオフし、選択トランジスタＴ１７、第２転送ゲート部Ｔ１２ｂがオフする。これにより、図３の画素ＰＸが非選択状態になる。また、電荷蓄積部Ｃ１４のポテンシャルが、第１浮遊拡散領域ＦＤ１５ａ及び第２浮遊拡散領域ＦＤ１５ｂのポテンシャルから切り離される。
　次に、時刻ｔ３１において、駆動信号ＲＳＴがオフし、リセットトランジスタＴ１３がオフする。
　次に、時刻ｔ３２において、駆動信号ＳＥＬ、ＦＣＧがオンし、選択トランジスタＴ１７、第２転送ゲート部Ｔ１２ｂがオンする。これにより、図３の画素ＰＸが再び選択状態になる。また、電荷蓄積部Ｃ１４のポテンシャルが、第１浮遊拡散領域ＦＤ１５ａ及び第２浮遊拡散領域ＦＤ１５ｂのポテンシャルと結合する。
　次に、時刻ｔ３２と時刻ｔ３３の間の時刻ｔｈにおいて、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び第２浮遊拡散領域ＦＤ１５ｂの結合されたポテンシャル領域の電位に基づく画素信号ＮＬが、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線ＶＳＬに出力される。この画素信号ＮＬは、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び第２浮遊拡散領域ＦＤ１５ｂの結合されたポテンシャル領域のリセット状態の電位に基づく信号である。画素信号ＮＬは、低感度のリセットレベルである。
　次に、時刻ｔ３３において、駆動信号ＳＥＬ、ＦＤＧ、ＦＣＧがオフし、選択トランジスタＴ１７、変換効率切替トランジスタＴ１２ｃ、第２転送ゲート部Ｔ１２ｂがオフする。これにより、図３の画素ＰＸが非選択状態になる。また、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び第２浮遊拡散領域ＦＤ１５ｂのポテンシャルの結合が解消される。
　次に、時刻ｔ３４において、水平同期信号ＸＨＳが入力され、図３の画素ＰＸの画素信号の読み出し期間が終了する。
　上述したように、各画素ＰＸは、感度が異なる複数の画素信号を、時間をずらして垂直信号線に出力する。感度が異なる複数の画素信号は、例えば、超低感度の信号レベル、超低感度のリセットレベル、低感度の信号レベル、低感度のリセットレベル、中感度の信号レベル、中感度のリセットレベル、高感度の信号レベル、及び高感度のリセットレベルを含む。これらの画素信号を１水平ライン期間に画素ＰＸから垂直信号線に出力するのは容易ではない。
　そこで、第１の実施形態に係る撮像装置１は、垂直信号線ごとに、３以上のサンプルホールド回路（以下、ＳＨ回路）と、マルチプレクサ（選択回路）とを設ける。マルチプレクサは、３以上のＳＨ回路でホールドされた３以上のホールド信号と、信号線上の画素信号とのいずれか一つを選択してアナログ－デジタル変換器（以下、ＡＤＣ：Analog Digital Converter）に供給する。ＡＤＣは、画素信号をＡＤ変換して、デジタル画素信号を生成する。
　図７は第１の実施形態に係る撮像装置１の主要部の回路図である。第１の実施形態に係る撮像装置１は、各垂直信号線ＶＳＬとＡＤＣ１０５との間に配置されるサンプルホールド部１２５を備える。サンプルホールド部１２５は、３つ以上のＳＨ回路ＳＨＣ１～ＳＨＣ３と、選択回路（マルチプレクサ）ＭＵＸとを有する。以下では、第１の実施形態に係るサンプルホールド部１２５が３つのＳＨ回路ＳＨＣ１～ＳＨＣ３を有する例を説明する。
　図７は、１本の垂直信号線ＶＳＬに接続されるＶＳＬブースト回路１２と、サンプルホールド部１２５内の３つのＳＨ回路ＳＨＣ１～ＳＨＣ３及びマルチプレクサＭＵＸと、ＡＤＣ１０５との回路構成を示す。
　（ＶＳＬブースト回路１２）
　ＶＳＬブースト回路１２は、ｎ型トランジスタＴｎ６～Ｔｎ８と、キャパシタＣ１５と、定電流源ＣＳ１５とを備えている。トランジスタＴｎ８のゲートは、垂直信号線ＶＳＬに接続されている。トランジスタＴｎ８のドレインは、電源電圧ＶＤＤノードに接続され、そのソースは定電流源ＣＳ１５に接続されている。これにより、トランジスタＴｎ８と定電流源ＣＳ１５はソースフォロワとして機能し、そのゲインは「１」よりも小さい。
　キャパシタＣ１５の一端は、トランジスタＴｎ６を介してトランジスタＴｎ８のゲートに接続されている。キャパシタＣ１５の他端は、トランジスタＴｎ８のソースに接続されている。これにより、トランジスタＴｎ６のソースには垂直信号線ＶＳＬの画素信号をトランジスタＴｎ６のゲインで割った同極性信号が見えることになり、トランジスタＴｎ８のソース側には垂直信号線ＶＳＬの画素信号の変動分にソースフォロワのゲインを掛けた信号が見えることになる。これにより、キャパシタＣ１５の両端にはトランジスタＴｎ６のソース側に対して相対的に大きな同極性ゲインがトランジスタＴｎ８のソース側に印加されているように見える。その結果、ＶＳＬブースト回路１２は、負性容量回路として動作する。
　トランジスタＴｎ７は、キャパシタＣ１５の一端とグランドＧＮＤとの間に接続されている。トランジスタＴｎ６は、キャパシタＣ１５の一端と垂直信号線ＶＳＬとの間に接続されている。トランジスタＴｎ７は、垂直信号線ＶＳＬの定電流源として機能する。
　垂直信号線ＶＳＬには、寄生容量が発生する。垂直信号線ＶＳＬの寄生容量に＋Ｖｓの電圧が印加されるものとする。この場合、負性容量回路３１０において、ソースフォロワとして機能するトランジスタＴｎ８と定電流源ＣＳ１５のゲインを「０．９」として、トランジスタＴｎ６のソースからドレインへのゲインを「１０」すると、キャパシタＣ１５の垂直信号線ＶＳＬ側の端子には０．１×Ｖｓが印加され、その逆側の端子には０．９×Ｖｓが印加される。このため、垂直信号線ＶＳＬと逆側の電位（０．９×Ｖｓ）を基準とすると、キャパシタＣ１５には、－０．８×Ｖｓの電圧が印加される。これにより、垂直信号線ＶＳＬの寄生容量に＋Ｖｓが印加され、キャパシタＣ１５に－０．８×Ｖｓが印加されるため、垂直信号線ＶＳＬの配線容量は、負性容量回路３１０が無い場合と比較して低下する。
　上述したように、ＶＳＬブースト回路１２を設けることで、垂直信号線ＶＳＬの配線容量を削減でき、垂直信号線ＶＳＬの電位を迅速に安定化させることができて、セトリング時間を短縮できる。
　なお、本開示のＶＳＬブースト回路１２では、ソースフォロワとして機能するトランジスタＴｎ８と定電流源ＣＳ１５を用いているが、垂直信号線ＶＳＬの寄生容量の影響を十分に低減できれば、非反転増幅できるその他の構成を用いても良い。
　（サンプルホールド回路（ＳＨ回路））
　上述したように、各垂直信号線ＶＳＬとＡＤＣ１０５の間にはサンプルホールド部１２５が設けられる。サンプルホールド部１２５は、３つのＳＨ回路ＳＨＣ１～ＳＨＣ３とマルチプレクサＭＵＸを有する。ＳＨ回路ＳＨＣ１～ＳＨＣ３は、垂直信号線ＶＳＬ上の画素信号をサンプルホールドする。
　ＳＨ回路ＳＨＣ１～ＳＨＣ３のうち、安定化するのに時間を要する画素信号をサンプルホールドするＳＨ回路は、画素信号が安定するまでの待機期間の後に画素信号をサンプルホールドし、他のＳＨ回路は待機期間の間に他の画素で生成された画素信号をサンプルホールドする。画素信号が安定するまでの待機期間とは、例えば画素ＰＸの電荷蓄積部Ｃ１４の放電が完了するまでの期間である。
　複数の画素ＰＸのそれぞれは、感度がそれぞれ異なる複数の画素信号を、時間をずらして垂直信号線ＶＳＬに出力する。ＳＨ回路ＳＨＣ１～ＳＨＣ３とＡＤＣ１０５は、感度がそれぞれ異なる複数の画素信号のサンプル動作と、ホールド動作及びアナログ－デジタル変換動作とを並行して行う。
　複数の画素ＰＸのそれぞれは、対応する画素ＰＸの感度を４つ以上に切り替えて、感度ごとに画素信号を信号レベルとリセットレベルとに分けて時間をずらして垂直信号線ＶＳＬに出力する。複数の垂直信号線ＶＳＬのそれぞれごとに設けられるＳＨ回路ＳＨＣ１～ＳＨＣ３は、感度ごとに、画素信号の信号レベルとリセットレベルとを時間をずらしてサンプルホールドする。例えば、同一感度の画素信号の信号レベルとリセットレベルは、同一のＳＨ回路でサンプルホールドされる。
　ＳＨ回路ＳＨＣ１～ＳＨＣ３のうち一部のＳＨ回路以外のＳＨ回路は、一部のＳＨ回路がいずれかの画素行における画素信号をサンプルするために待機している期間に、いずれかの画素行とは異なる画素行から信号線に出力される画素信号をサンプルホールドする。
　例えば、ＳＨ回路ＳＨＣ１～ＳＨＣ３のうち一部のＳＨ回路は、いずれかの画素群の読出し対象の画素の電荷蓄積部の放電が終了するまで待機した後に、画素信号をサンプルホールドする。この場合、ＳＨ回路ＳＨＣ１～ＳＨＣ３のうち一部のＳＨ回路を除くＳＨ回路は、電荷蓄積部Ｃ１４の放電期間に、いずれかの画素群とは異なる画素群から垂直信号線ＶＳＬに出力された画素信号をサンプルホールドする。
　例えば、ＳＨ回路ＳＨＣ１～ＳＨＣ３のうち一つのＳＨ回路は、放電が終了した電荷蓄積部Ｃ１４を有する画素を含む第１画素行から垂直信号線ＶＳＬに出力される画素信号をサンプルホールドする。この場合、一つのＳＨ回路以外のＳＨ回路は、電荷蓄積部Ｃ１４の放電期間に、第２画素行から垂直信号線ＶＳＬに出力された画素信号をサンプルホールドする。例えば、第１画素行と第２画素行は、列方向に隣接する画素行同士である。
　例えば、ＳＨ回路ＳＨＣ１～ＳＨＣ３のうち一つのＳＨ回路は、一つのＳＨ回路以外のＳＨ回路が第２画素行から垂直信号線ＶＳＬに出力された画素信号をサンプルホールドしてＡＤＣ１０５がデジタル画素信号への変換を行った後に、電荷蓄積部Ｃ１４の放電後の画素信号のリセットレベルをサンプルホールドする。
　マルチプレクサＭＵＸは、３つのＳＨ回路ＳＨＣ１～ＳＨＣ３でサンプルホールドされた３つのホールド信号と、垂直信号線ＶＳＬ上の画素信号とのいずれか一つを選択してＡＤＣ１０５に供給する。以下では、３つのＳＨ回路を第１～第３ＳＨ回路ＳＨＣ１～ＳＨＣ３と呼ぶ。マルチプレクサＭＵＸには、垂直信号線ＶＳＬ上の画素信号を伝送するバイパス線ＢＰＬが接続される。
　例えば、マルチプレクサＭＵＸは、一つのＳＨ回路が電荷蓄積部Ｃ１４の放電が終了するまで待機している期間に、３以上のＳＨ回路のうち一つのＳＨ回路以外のＳＨ回路のホールド信号と、信号線上の画素信号とを順繰りに選択し、その後に、一つのＳＨ回路でサンプルホールドされた電荷蓄積部Ｃ１４の放電後の画素信号のリセットレベルを選択する。
　第１ＳＨ回路ＳＨＣ１は、キャパシタＣｐ１と、トランジスタＴｒ１と、スイッチＳＷ１～ＳＷ３と、定電流源ＣＳ１とを備えている。
　キャパシタＣｐ１の一端は、スイッチＳＷ１を介して垂直信号線ＶＳＬに接続され、画素信号に応じた電荷を蓄積することができる。キャパシタＣｐ１の他端は、トランジスタＴｒ１のゲートに接続されている。
　トランジスタＴｒ１のドレインは定電流源ＣＳ１およびマルチプレクサＭＵＸに接続され、そのソースはグランド（基準電圧源）ＧＮＤに接続されている。定電流源ＣＳ１は、電源電圧ＶＤＤノードとトランジスタＴｒ１のドレインの間に接続され、トランジスタＴｒ１のドレインに定電流を流す。トランジスタＴｒ１はゲートの電位に応じた電流をドレイン－ソース間に流す。これにより、トランジスタＴｒ１のドレインは、トランジスタＴｒ１のゲートの電位に応じた電位となる。トランジスタＴｒ１のドレインはマルチプレクサＭＵＸに接続され、トランジスタＴｒ１のドレイン電圧は、第１ＳＨ回路ＳＨＣ１の出力信号として出力される。
　スイッチＳＷ１は、キャパシタＣｐ１と垂直信号線ＶＳＬとの間に接続されている。スイッチＳＷ２は、トランジスタＴｒ１のドレインとキャパシタＣｐ１の一端との間に接続されている。スイッチＳＷ３は、トランジスタＴｒ１のドレインとキャパシタＣｐ１の他端との間に接続されている。
　第１ＳＨ回路ＳＨＣ１が垂直信号線ＶＳＬ上の画素信号をキャパシタＣｐ１にサンプルするときに、スイッチＳＷ１、ＳＷ３がオン（導通状態）になる。このとき、スイッチＳＷ２はオフ（非導通状態）となっている。これにより、画素信号は、キャパシタＣｐ１の一端に伝達され、それに伴い、トランジスタＴｒ１のゲートの反対側のキャパシタノードが画素信号に応じた電位に設定される。一方、キャパシタＣｐ１が画素信号をホールドするときには、スイッチＳＷ１、ＳＷ３がオフになり、スイッチＳＷ２がオンになる。これにより、キャパシタＣｐ１に蓄積された画素信号がホールドされる。このとき、トランジスタＴｒ１が画素信号に応じた導通状態（アナログ状態）となり、トランジスタＴｒ１のドレインが、画素信号に応じた電位に維持される。よって、第１ＳＨ回路ＳＨＣ１は、トランジスタＴｒ１のドレインから画素信号に応じた出力信号をマルチプレクサＭＵＸへ出力する。
　第２ＳＨ回路ＳＨＣ２は、第１ＳＨ回路ＳＨＣ１と同様に、画素アレイ部１０１とコンパレータ１２１との間に設けられ、画素信号をサンプルしてホールドするように構成されている。第２ＳＨ回路ＳＨＣ２は、キャパシタＣｐ２と、トランジスタＴｒ２と、スイッチＳＷ４～ＳＷ６と、定電流源ＣＳ２とを備えている。第２ＳＨ回路ＳＨＣ２は、第１ＳＨ回路ＳＨＣ１と同じ垂直信号線ＶＳＬから互いに異なるタイミングで画素信号をサンプルする。従って、第１および第２ＳＨ回路ＳＨＣ１、ＳＨＣ２は、同一画素ＰＸから感度または変換効率の異なる複数の画素信号をサンプルしてホールドすることができる。
　キャパシタＣｐ２の一端は、スイッチＳＷ４を介して垂直信号線ＶＳＬに接続され、画素信号に応じた電荷を蓄積することができる。キャパシタＣｐ２の他端は、トランジスタＴｒ２のゲートに接続されている。
　トランジスタＴｒ２のドレインは定電流源ＣＳ２およびマルチプレクサＭＵＸに接続され、そのソースはグランド（基準電圧源）ＧＮＤに接続されている。定電流源ＣＳ２は、電源電圧ＶＤＤノードとトランジスタＴｒ２のドレインの間に接続され、トランジスタＴｒ２のドレインに定電流を流す。トランジスタＴｒ２はゲートの電位に応じた電流をドレイン－ソース間に流す。これにより、トランジスタＴｒ２のドレインは、トランジスタＴｒ２のゲートの電位に応じた電位となる。トランジスタＴｒ２のドレインはマルチプレクサＭＵＸに接続され、トランジスタＴｒ２のドレイン電圧は、第２ＳＨ回路ＳＨＣ２の出力信号として出力される。
　スイッチＳＷ４は、キャパシタＣｐ２と垂直信号線ＶＳＬとの間に接続されている。スイッチＳＷ５は、トランジスタＴｒ２のドレインとキャパシタＣｐ２の一端との間に接続されている。スイッチＳＷ６は、トランジスタＴｒ２のドレインとキャパシタＣｐ２の他端との間に接続されている。
　第２ＳＨ回路ＳＨＣ２が垂直信号線ＶＳＬ上の画素信号をキャパシタＣｐ２にサンプルするときに、スイッチＳＷ４、ＳＷ６がオンになる。このとき、スイッチＳＷ５はオフとなっている。これにより、画素信号は、キャパシタＣｐ２の一端に伝達され、それに伴い、トランジスタＴｒ２のゲートの反対側のキャパシタノードが画素信号に応じた電位に設定される。一方、キャパシタＣｐ２が画素信号をホールドするときには、スイッチＳＷ４、ＳＷ６がオフになり、スイッチＳＷ５がオンになる。これにより、キャパシタＣｐ２に蓄積された画素信号がホールドされる。このとき、トランジスタＴｒ２のゲートが画素信号に応じた導通状態（アナログ状態）となり、トランジスタＴｒ２のドレインが、画素信号に応じた電位に維持される。よって、第２ＳＨ回路ＳＨＣ２は、画素信号に応じた出力信号をマルチプレクサＭＵＸへ出力する。
　第３ＳＨ回路ＳＨＣ３は、第１ＳＨ回路ＳＨＣ１及び第２ＳＨ回路ＳＨＣ２と同様に、画素アレイ部１０１とコンパレータ１２１との間に設けられ、画素信号をサンプルしてホールドするように構成されている。第３ＳＨ回路ＳＨＣ３は、キャパシタＣｐ３と、トランジスタＴｒ３と、スイッチＳＷ７～ＳＷ９と、定電流源ＣＳ３とを備えている。第３ＳＨ回路ＳＨＣ３は、第１ＳＨ回路ＳＨＣ１と同じ垂直信号線ＶＳＬから互いに異なるタイミングで画素信号をサンプルする。従って、第１～第３ＳＨ回路ＳＨＣ１、ＳＨＣ２、ＳＨＣ３は、同一画素ＰＸから感度または変換効率の異なる複数の画素信号をサンプルしてホールドすることができる。
　キャパシタＣｐ３の一端は、スイッチＳＷ７を介して垂直信号線ＶＳＬに接続され、画素信号に応じた電荷を蓄積することができる。キャパシタＣｐ３の他端は、トランジスタＴｒ３のゲートに接続されている。
　トランジスタＴｒ３のドレインは定電流源ＣＳ３およびマルチプレクサＭＵＸに接続され、そのソースはグランド（基準電圧源）ＧＮＤに接続されている。定電流源ＣＳ３は、電源電圧ＶＤＤノードとトランジスタＴｒ３のドレインの間に接続され、トランジスタＴｒ３のドレインに定電流を流す。トランジスタＴｒ３はゲートの電位に応じた電流をドレイン－ソース間に流す。これにより、トランジスタＴｒ３のドレインは、トランジスタＴｒ３のゲートの電位に応じた電位となる。トランジスタＴｒ３のドレインはマルチプレクサＭＵＸに接続され、トランジスタＴｒ３のドレイン電圧は、第３ＳＨ回路ＳＨＣ３の出力信号として出力される。
　スイッチＳＷ７は、キャパシタＣｐ３と垂直信号線ＶＳＬとの間に接続されている。スイッチＳＷ８は、トランジスタＴｒ３のドレインとキャパシタＣｐ３の一端との間に接続されている。スイッチＳＷ９は、トランジスタＴｒ３のドレインとキャパシタＣｐ３の他端との間に接続されている。
　第３ＳＨ回路ＳＨＣ３が垂直信号線ＶＳＬ上の画素信号をキャパシタＣｐ３にサンプルするときに、スイッチＳＷ７、ＳＷ９がオンになる。このとき、スイッチＳＷ８はオフとなっている。これにより、画素信号は、キャパシタＣｐ３の一端に伝達され、それに伴い、トランジスタＴｒ３のゲートの反対側のキャパシタノードが画素信号に応じた電位に設定される。一方、キャパシタＣｐ３が画素信号を保持するときには、スイッチＳＷ７、ＳＷ９がオフになり、スイッチＳＷ８がオンになる。これにより、キャパシタＣｐ３に蓄積された画素信号が保持される。このとき、トランジスタＴｒ３のゲートが画素信号に応じた導通状態（アナログ状態）となり、トランジスタＴｒ３のドレインが、画素信号に応じた電位に維持される。よって、第３ＳＨ回路ＳＨＣ３は、画素信号に応じた出力信号をマルチプレクサＭＵＸへ出力する。
　第１～第３ＳＨ回路ＳＨＣ１～ＳＣＨ３がホールドする垂直信号線ＶＳＬ上の画素信号は、超低感度のリセットレベルＮＨ２ＤＯＬ、超低感度の信号レベルＳＨ２ＤＯＬ、高感度のリセットレベルＮＨ１、高感度の信号レベルＳＨ１、中感度のリセットレベルＮＨ２、中感度の信号レベルＳＨ２、低感度の信号レベルＳＬ、又は低感度のリセットレベルＮＬである。
　例えば、第１ＳＨ回路ＳＨＣ１は、低感度のリセットレベルＮＬ、及び超低感度の信号レベルＳＨ２ＤＯＬを時間をずらしてサンプルホールドする。第２ＳＨ回路ＳＨＣ２は、低感度の信号レベルＳＬ、超低感度のリセットレベルＮＨ２ＤＯＬ、及び中感度のリセットレベルＮＨ２を時間をずらしてサンプルホールドする。第３ＳＨ回路ＳＨＣ３は、超低感度のリセットレベルＮＨ２ＤＯＬ、中感度のリセット信号ＮＨ２、及び低感度の信号レベルＳＬを時間をずらしてサンプルホールドする。なお、第１ＳＨ回路～第３ＳＨ回路ＳＨＣ１～ＳＨＣ３のそれぞれがどの感度の画素信号をサンプルホールドするかは任意である。
　マルチプレクサＭＵＸは、３以上のＳＨ回路でサンプルホールドされた３以上のホールド信号と、垂直信号線ＶＳＬ上の画素信号とのいずれか一つを選択してＡＤＣ１０５に供給する。垂直信号線ＶＳＬ上の画素信号は、バイパス線ＢＰＬを介してマルチプレクサＭＵＸに供給される。
　バイパス線ＢＰＬは、キャパシタ等で画素信号をサンプルホールドせずに、マルチプレクサＭＵＸを介して画素信号を直接出力する。よって、キャパシタＣｐ１、Ｃｐ２およびトランジスタＴｒ１、Ｔｒ２を起因とするノイズが画素信号に乗らない。つまり、バイパス線ＢＰＬは、ＳＨ回路ＳＨＣ１、ＳＨＣ２によって加わる信号劣化成分を許容できない場合、例えば高変換効率で暗信号付近のノイズをできるだけ小さくしたい場合に利用することができる。
　（マルチプレクサＭＵＸ）
　マルチプレクサＭＵＸは、第１～第３ＳＨ回路ＳＨＣ１～ＳＨＣ３及びバイパス線ＢＰＬと、コンパレータ１２１との間に接続されている。マルチプレクサＭＵＸは、第１～第３ＳＨ回路ＳＨＣ１～ＳＨＣ３およびバイパス線ＢＰＬのいずれかを、選択信号に基づいて、複数のＡＤＣ１０５のコンパレータ１２１に選択的に接続可能である。これにより、マルチプレクサＭＵＸは、第１～第３ＳＨ回路ＳＨＣ１～ＳＨＣ３のいずれかでサンプルホールドされた画素信号、又はバイパス線ＢＰＬで伝送される画素信号をコンパレータ１２１へ選択的に伝達することができる。マルチプレクサＭＵＸは、選択信号に基づいて、第１～第３ＳＨ回路ＳＨＣ１～ＳＨＣ３のいずれかでサンプルホールドされた画素信号、又はバイパス線ＢＰＬで伝送される画素信号を選択する。選択信号は、垂直走査回路１０３から供給される。垂直走査回路１０３は、例えば、画素ＰＸの制御信号ＴＧＬ、ＴＧＳ、ＦＤＧ、ＦＣＧ、ＳＥＬに応じて、選択信号の論理を設定する。マルチプレクサＭＵＸは、上記動作を実行可能な任意のスイッチ回路で構成される。
　（ＡＤＣ１０５）
　ＡＤＣ１０５は、図３に示すハイダイナミックレンジの画素ＰＸから読み出された画素信号をＡＤ変換する。ＡＤＣ１０５は、画素ＰＸごとに、超低感度のリセットレベルＮＨ２ＤＯＬ、超低感度の信号レベルＳＨ２ＤＯＬ、高感度のリセットレベルＮＨ１、高感度の信号レベルＳＨ１、中感度のリセットレベルＮＨ２、中感度の信号レベルＳＨ２、低感度の信号レベルＳＬ、及び低感度のリセットレベルＮＬの順にＡＤ変換を行う。第１の実施形態に係る撮像装置１では、低感度のリセットレベルＮＬのサンプルホールドに時間がかかることから、低感度の信号レベルＳＬと低感度のリセットレベルＮＬをＡＤ変換する前に、隣接する画素行の超低感度のリセットレベルＮＨ２ＤＯＬ、超低感度の信号レベルＳＨ２ＤＯＬ、高感度のリセットレベルＮＨ１、高感度の信号レベルＳＨ１、中感度のリセットレベルＮＨ２、及び中感度の信号レベルＳＨ２のＡＤ変換を行った後に、該当する画素行の低感度の信号レベルＳＬと低感度のリセットレベルＮＬのＡＤ変換を行う。
　ＡＤＣ１０５は、コンパレータ１２１とカウンタ１２２を有する。
　（コンパレータ１２１の構成および機能）
　コンパレータ１２１は、入力比較回路１２１ａと、出力回路１２１ｂとを備える。
　入力比較回路１２１ａは、ｐ型トランジスタＴｐ１、Ｔｐ２と、ｎ型トランジスタＴｎ１～Ｔｎ３と、キャパシタＣｖｓｌ、Ｃｒｅｆ、Ｃ１６～Ｃ１８と、ＡＺスイッチＳＷＡＺと、スイッチＳＷ１５～ＳＷ１７とを備えている。
　キャパシタＣｖｓｌ、Ｃｒｅｆの一端は、それぞれサンプルホールド部１２５の出力および参照信号ＲＡＭＰに接続されている。キャパシタＣｖｓｌ、Ｃｒｅｆの他端は、トランジスタＴｐ１のゲートに共通に接続されている。
　トランジスタＴｎ１、Ｔｐ１、Ｔｎ２は、電源電圧ＶＤＤノードとグランドＧＮＤとの間にこの順番で直列に接続されている。
　トランジスタＴｎ１のドレインは電源電圧ＶＤＤノードに接続され、そのソースはトランジスタＴｐ１のソースに接続されている。トランジスタＴｎ１のゲートには、スイッチＳＷ１５とキャパシタＣ１６が接続されている。トランジスタＴｎ１は、ＬＤＯ（Low Dropout）リニアレギュレータとして機能する。
　トランジスタＴｐ１のゲートは、上述の通り、キャパシタＣｖｓｌ、Ｃｒｅｆの他端に共通に接続されている。トランジスタＴｐ１のソースは、トランジスタＴｎ１のソースに接続されており、トランジスタＴｐ１のドレインは、トランジスタＴｎ２のドレインおよびトランジスタＴｐ２のゲートに接続されている。トランジスタＴｐ１は、サンプルホールド部１２５のマルチプレクサＭＵＸからの出力信号とＤＡＣ１０４からの参照信号ＲＡＭＰとの加算信号が閾値電圧を超えるときに、導通状態から非導通状態となり、トランジスタＴｐ２のゲートの電圧レベルをハイレベルからローレベルへ反転させる。即ち、トランジスタＴｐ１は、マルチプレクサＭＵＸからの出力信号のレベルを増幅して検出するアンプとして機能する。
　トランジスタＴｐ２のゲートは、トランジスタＴｐ１のドレインに接続されている。トランジスタＴｐ２のソースは、トランジスタＴｐ１のソースと共通にトランジスタＴｎ１のソースに接続されている。トランジスタＴｐ２のドレインは、トランジスタＴｎ３のドレインに接続されている。トランジスタＴｐ２は、トランジスタＴｐ１が導通状態から非導通状態となると、逆に非導通状態から導通状態になり、トランジスタＴｐ２のドレイン電圧をローレベルからハイレベルに反転させる。
　トランジスタＴｎ２は、トランジスタＴｐ１のドレインとグランドＧＮＤとの間に接続されており、トランジスタＴｐ１に定電流を流すための定電流源として機能する。トランジスタＴｎ３は、トランジスタＴｐ２のドレインとグランドＧＮＤとの間に接続されており、トランジスタＴｐ２に定電流を流すための定電流源として機能する。
　ＡＺスイッチＳＷＡＺは、トランジスタＴｐ１のゲートとトランジスタＴｐ２のゲートとの間に接続されており、サンプルホールド部１２５の出力信号の検出前にトランジスタＴｐ１のゲートとドレインとの間の電位を等しくしてオートゼロ動作を行う。
　出力回路１２１ｂは、ｐ型トランジスタＴｐ３、Ｔｐ４およびｎ型トランジスタＴｎ４、Ｔｎ５を備えている。トランジスタＴｐ３は、電源電圧ＶＤＤノードとコンパレータ１２１の出力端子ＯＵＴとの間に接続されている。トランジスタＴｎ５は、トランジスタＴｎ４のソースとグランドＧＮＤとの間に接続されている。トランジスタＴｐ３、Ｔｎ５のゲートは共通に接続されている。トランジスタＴｐ３，Ｔｎ５はカウント期間以外での出力ＯＵＴをハイレベルに固定する役割を持つ。トランジスタＴｐ４、Ｔｎ４は、電源電圧ＶＤＤノードとトランジスタＴｎ５のドレインとの間に直列に接続されている。トランジスタＴｐ４とトランジスタＴｎ４との間のノードが出力端子ＯＵＴとなっている。トランジスタＴｐ４、Ｔｎ４のゲートは、入力比較回路１２１ａの出力（トランジスタＴｐ２のドレイン）に共通に接続されている。トランジスタＴｐ４，Ｔｎ４は、インバータ回路として機能する。
　トランジスタＴｐ２のドレイン電圧がローレベルからハイレベルに反転すると、コンパレータ１２１の出力端子ＯＵＴは、トランジスタＴｐ４、Ｔｎ４によって逆にハイレベルからローレベルへ反転する。出力端子ＯＵＴの電圧レベルの反転は、カウンタ１２２の動作を停止するために用いられる。これにより、ＡＤ変換が可能となる。
　図８は第１の実施形態に係る撮像装置１のタイミング図である。図８は、上からＮ番目の画素行（略してＮ行目と呼ぶ）の画素駆動順序と、（Ｎ＋１）番目の画素行（略してＮ＋１行と呼ぶ）の画素駆動順序と、第３ＳＨ回路ＳＨＣ３及びＡＤＣ１０５のサンプル又はホールド（ＡＤ）順序と、第２ＳＨ回路ＳＨＣ２及びＡＤＣ１０５のサンプル又はホールド（ＡＤ）順序と、第１ＳＨ回路ＳＨＣ１及びＡＤＣ１０５のサンプル又はホールド（ＡＤ）順序と、バイパス配線上の画素信号順序と、水平同期信号ＸＨＳと、ＡＤ後の出力データを示す。図８では、第３ＳＨ回路ＳＨＣ３及びＡＤＣ１０５のサンプル又はホールド（ＡＤ）順序をSample&Hold_3、第２ＳＨ回路ＳＨＣ２及びＡＤＣ１０５のサンプル又はホールド（ＡＤ）順序をSample&Hold_2、第１ＳＨ回路ＳＨＣ１及びＡＤＣ１０５のサンプル又はホールド（ＡＤ）順序をSample&Hold_1と表記する。
　図７の垂直信号線ＶＳＬに接続されるＮ行目の画素ＰＸは、超低感度のリセットレベルＮＨ２ＤＯＬ、超低感度の信号レベルＳＨ２ＤＯＬ、中感度のリセットレベルＮＨ２、高感度のリセットレベルＮＨ１、高感度の信号レベルＳＨ１、中感度の信号レベルＳＨ２、低感度の信号レベルＳＬ、及び低感度のリセットレベルＮＬの順に画素信号を垂直信号線ＶＳＬに出力する。
　画素ＰＸは、時刻ｔ１～ｔ２には超低感度のリセットレベルＮＨ２ＤＯＬの画素信号を垂直信号線ＶＳＬに出力する。第３ＳＨ回路ＳＨＣ３はこのリセットレベルＮＨ２ＤＯＬをサンプルする。第２ＳＨ回路ＳＨＣ２及びＡＤＣ１０５は、時刻ｔ１～ｔ２にはサンプル動作とホールド動作を行わない。第１ＳＨ回路ＳＨＣ１は、時刻ｔ１～ｔ２には（Ｎ－２）行目の低感度のリセットレベルＮＬをホールドし、ＡＤＣ１０５はホールドされたリセットレベルＮＬをＡＤ変換する。
　画素ＰＸは、時刻ｔ２～ｔ３には超低感度の信号レベルＳＨ２ＤＯＬの画素信号を垂直信号線ＶＳＬに出力する。第１ＳＨ回路ＳＨＣ１はこの信号レベルＳＨ２ＤＯＬをサンプルする。第２ＳＨ回路ＳＨＣ２及びＡＤＣ１０５は、時刻ｔ２～ｔ３にはサンプル動作及びホールド動作を行わない。第３ＳＨ回路ＳＨＣ３及びＡＤＣ１０５は、時刻ｔ２～ｔ３には、第３ＳＨ回路ＳＨＣ３が時刻ｔ１～ｔ２にサンプルした超低感度のリセットレベルＮＨ２ＤＯＬをホールドしてＡＤ変換する。信号処理回路１０８は、時刻ｔ２～ｔ３には、（Ｎ－２）行目の超低感度のリセットレベルと信号レベルの差分（ＮＬ－ＳＬ）を出力する。
　画素ＰＸは、時刻ｔ３～ｔ４には中感度のリセットレベルＮＨ２の画素信号を垂直信号線ＶＳＬに出力する。第３ＳＨ回路ＳＨＣ３はこのリセットレベルＮＨ２をサンプルする。第２ＳＨ回路ＳＨＣ２及びＡＤＣ１０５は、時刻ｔ３～ｔ４にはサンプル動作とホールド動作を行わない。第１ＳＨ回路ＳＨＣ１及びＡＤＣ１０５は、時刻ｔ３～ｔ４には第１ＳＨ回路ＳＨＣ１が時刻ｔ２～ｔ３にサンプルした超低感度の信号レベルＳＨ２ＤＯＬをホールドしてＡＤ変換する。信号処理回路１０８は、時刻ｔ３～ｔ４には、時刻ｔ２～ｔ３に引き続いて、（Ｎ－２）行目の超低感度のリセットレベルと信号レベルの差分（ＮＬ－ＳＬ）を出力する。
　画素ＰＸは、時刻ｔ４～ｔ５には高感度のリセットレベルＮＨ１の画素信号を垂直信号線ＶＳＬに出力する。第１～第３ＳＨ回路ＳＨＣ１～ＳＨＣ３とＡＤＣ１０５は、時刻ｔ４～ｔ５にはサンプル動作とホールド動作を行わない。マルチプレクサＭＵＸは、時刻ｔ４～ｔ５には垂直信号線ＶＳＬ上の高感度のリセットレベルＮＨ１を選択する。信号処理回路１０８は、時刻ｔ４～ｔ５には、Ｎ行目の超低感度のリセットレベルと信号レベルの差分（ＮＨ２ＤＯＬ－ＳＨ２ＤＯＬ）を出力する。
　画素ＰＸは、時刻ｔ５～ｔ６には高感度の信号レベルＳＨ１の画素信号を垂直信号線ＶＳＬに出力する。第１～第３ＳＨ回路ＳＨＣ１～ＳＨＣ３とＡＤＣ１０５は、時刻ｔ５～ｔ６にはサンプル動作とホールド動作を行わない。マルチプレクサＭＵＸは、時刻ｔ５～ｔ６には、垂直信号線ＶＳＬ上の高感度の信号レベルＳＨ１を選択する。信号処理回路１０８は、時刻ｔ５～ｔ６には、時刻ｔ４～ｔ５に引き続いて、超低感度のリセットレベルと信号レベルの差分（ＮＨ２ＤＯＬ－ＳＨ２ＤＯＬ）を出力する。
　画素ＰＸは、時刻ｔ６～ｔ７には中感度の信号レベルＳＨ２の画素信号を垂直信号線ＶＳＬに出力する。第１ＳＨ回路ＳＨＣ１はこの信号レベルＳＨ２をサンプルする。第２ＳＨ回路ＳＨＣ２及びＡＤＣ１０５は、時刻ｔ６～ｔ７にはサンプル動作とホールド動作を行わない。ＡＤＣ１０５は、時刻ｔ６～ｔ７には第３ＳＨ回路ＳＨＣ３が時刻ｔ３～ｔ４にサンプルした中感度のリセットレベルＮＨ２をホールドしてＡＤ変換する。信号処理回路１０８は、時刻ｔ６～ｔ７には、Ｎ行目の高感度のリセットレベルと信号レベルの差分（ＮＨ１－ＳＨ１）を出力する。
　画素ＰＸは、時刻ｔ７～ｔ８には低感度の信号レベルＳＬの画素信号を垂直信号線ＶＳＬに出力する。第３ＳＨ回路ＳＨＣ３はこの信号レベルＳＬをサンプルする。第２ＳＨ回路ＳＨＣ２及びＡＤＣ１０５は、時刻ｔ７～ｔ８にはサンプル動作とホールド動作を行わない。第１ＳＨ回路ＳＨＣ１及びＡＤＣ１０５は、時刻ｔ７～ｔ８には第１ＳＨ回路ＳＨＣ１が時刻ｔ６～ｔ７にサンプルした中感度の信号レベルＳＨ２をホールドしてＡＤ変換する。信号処理回路１０８は、時刻ｔ７～ｔ８には、時刻ｔ６～ｔ７に引き続いて、Ｎ行目の高感度のリセットレベルと信号レベルの差分（ＮＨ１－ＳＨ１）を出力する。
　画素ＰＸは、時刻ｔ８～ｔ１７には低感度のリセットレベルＮＬの画素信号を垂直信号線ＶＳＬに出力する。低感度のリセットレベルＮＬは、電荷蓄積部Ｃ１４の蓄積電荷の放電が完了するまで確定しない。このため、低感度のリセットレベルＮＬの検出期間を長くする。第３ＳＨ回路ＳＨＣ３は、時刻ｔ８～ｔ９には、Ｎ行目の低感度の信号レベルＳＬをサンプルする。このサンプルは、時刻ｔ１６まで継続される。第１ＳＨ回路ＳＨＣ１は、時刻ｔ８～ｔ９には（Ｎ－１）行目の低感度のリセットレベルＮＬをサンプルする。第２ＳＨ回路ＳＨＣ２及びＡＤＣ１０５は、時刻ｔ８～ｔ９には（Ｎ－１）行目の低感度の信号レベルＳＬをホールドしてＡＤ変換する。信号処理回路１０８は、時刻ｔ８～ｔ９にはＮ行目の高感度のリセットレベルと信号レベルの差分（ＮＨ２－ＳＨ２）を出力する。
　第３ＳＨ回路ＳＨＣ３が電荷蓄積部Ｃ１４の放電が完了するまで待機している間の時刻ｔ９以降に、（Ｎ＋１）行目の画素信号の読出しが開始される。（Ｎ＋１）行目の画素信号は、Ｎ行目と同様に、超低感度のリセットレベルＮＨ２ＤＯＬ、超低感度の信号レベルＳＨ２ＤＯＬ、中感度のリセットレベルＮＨ２、高感度のリセットレベルＮＨ１、高感度の信号レベルＳＨ１、中感度の信号レベルＳＨ２、低感度の信号レベルＳＬ、及び低感度のリセットレベルＮＬの順に、Ｎ行目と同じ垂直信号線ＶＳＬを用いて読み出される。
　画素ＰＸは、時刻ｔ９～ｔ１０には（Ｎ＋１）行目の超低感度のリセットレベルＮＨ２を垂直信号線ＶＳＬに出力し、第２ＳＨ回路ＳＨＣ２はこのリセットレベルＮＨ２をサンプルする。ＡＤＣ１０５は、時刻ｔ９～ｔ１０には、第１ＳＨ回路ＳＨＣ１が時刻ｔ８～ｔ９にサンプルした（Ｎ－１）行目の低感度のリセットレベルＮＬをホールドしてＡＤ変換する。ＡＤＣ１０５は、時刻ｔ９～ｔ１０には、電荷蓄積部Ｃ１４の放電が完了するまで、第３ＳＨ回路ＳＨＣ３がサンプルしているＮ行目の低感度の信号レベルＳＬのＡＤ変換を待機する。信号処理回路１０８は、時刻ｔ９～ｔ１０には、時刻ｔ８～ｔ９に引き続いて、Ｎ行目の高感度のリセットレベルと信号レベルの差分（ＮＨ２－ＳＨ２）を出力する。
　画素ＰＸは、時刻ｔ１０～ｔ１１には（Ｎ＋１）行目の超低感度の信号レベルＳＨ２ＤＯＬを垂直信号線ＶＳＬに出力し、第１ＳＨ回路ＳＨＣ１はこの信号レベルＳＨ２ＤＯＬをサンプルする。ＡＤＣ１０５は、時刻ｔ１０～ｔ１１には、第２ＳＨ回路ＳＨＣ２が時刻ｔ９～ｔ１０にサンプルした（Ｎ＋１）行目の超低感度のリセットレベルＮＨ２ＤＯＬをＡＤ変換する。第３ＳＨ回路ＳＨＣ３は、時刻ｔ１０～ｔ１１にはサンプルホールドを行わない。信号処理回路１０８は、時刻ｔ１０～ｔ１１には、（Ｎ－１）行目の低感度のリセットレベルと信号レベルの差分（ＮＬ－ＳＬ）を出力する。
　画素ＰＸは、時刻ｔ１１～ｔ１２には（Ｎ＋１）行目の中感度のリセットレベルＮＨ２を垂直信号線ＶＳＬに出力し、第２ＳＨ回路ＳＨＣ２はこのリセットレベルＮＨ２をサンプルする。第１ＳＨ回路ＳＨＣ１と第３ＳＨ回路ＳＨＣ３は、時刻ｔ１１～ｔ１２にはサンプル動作とホールド動作を行わない。信号処理回路１０８は、時刻ｔ１１～ｔ１２には、時刻ｔ１０～ｔ１１に引き続いて、（Ｎ－１）行目の低感度のリセットレベルと信号レベルの差分（ＮＬ－ＳＬ）を出力する。
　画素ＰＸは、時刻ｔ１２～ｔ１３には（Ｎ＋１）行目の高感度のリセットレベルＮＨ１を垂直信号線ＶＳＬに出力する。マルチプレクサＭＵＸは、このリセットレベルＮＨ１を選択する。第１～第３ＳＨ回路ＳＨＣ１～ＳＨＣ３は、時刻ｔ１２～ｔ１３にはサンプル動作とホールド動作を行わない。信号処理回路１０８は、時刻ｔ１２～ｔ１３には（Ｎ＋１）行目の超低感度のリセットレベルと信号レベルの差分（ＮＨ２ＤＯＬ－ＳＨ２ＤＯＬ）を出力する。
　画素ＰＸは、時刻ｔ１３～ｔ１４には（Ｎ＋１）行目の高感度の信号レベルＳＨ１を垂直信号線ＶＳＬに出力する。マルチプレクサＭＵＸは、この信号レベルＳＨ１を選択する。第１～第３ＳＨ回路ＳＨＣ１～ＳＨＣ３は、時刻ｔ１３～ｔ１４にはサンプル動作とホールド動作を行わない。信号処理回路１０８は、時刻ｔ１３～ｔ１４には、時刻ｔ１２～ｔ１３に引き続いて、（Ｎ＋１）行目の超低感度のリセットレベルと信号レベルの差分（ＮＨ２ＤＯＬ－ＳＨ２ＤＯＬ）を出力する。
　画素ＰＸは、時刻ｔ１４～ｔ１５には（Ｎ＋１）行目の中感度の信号レベルＳＨ２を垂直信号線ＶＳＬに出力し、第１ＳＨ回路ＳＨＣ１はこの信号レベルＳＨ２をサンプルする。第２ＳＨ回路ＳＨＣ２及びＡＤＣ１０５は、時刻ｔ１１～ｔ１２には第２ＳＨ回路ＳＨＣ２がサンプルした（Ｎ＋１）行目の中感度のリセットレベルＮＨ２をホールドしてＡＤ変換する。第３ＳＨ回路ＳＨＣ３は、時刻ｔ１４～ｔ１５にはサンプルホールドを行わない。信号処理回路１０８は、時刻ｔ１４～ｔ１５には、（Ｎ＋１）行目の高感度のリセットレベルと信号レベルとの差分（ＮＨ１－ＳＨ１）を出力する。
　画素ＰＸは、時刻ｔ１５～ｔ１６には（Ｎ＋１）行目の低感度の信号レベルＳＬを垂直信号線ＶＳＬに出力し、第２ＳＨ回路ＳＨＣ２はこの信号レベルＳＬをサンプルする。第１ＳＨ回路ＳＨＣ１及びＡＤＣ１０５は、時刻ｔ１５～ｔ１６には第１ＳＨ回路ＳＨＣ１が時刻ｔ１４～ｔ１５にサンプルした（Ｎ＋１）行目の中感度の信号レベルＳＨ２をホールドしてＡＤ変換する。第３ＳＨ回路ＳＨＣ３は、時刻ｔ１５～ｔ１６にはサンプルホールドを行わない。信号処理回路１０８は、時刻ｔ１５～ｔ１６には、時刻ｔ１４～ｔ１５に引き続いて、（Ｎ＋１）行目の高感度のリセットレベルと信号レベルとの差分（ＮＨ１－ＳＨ１）を出力する。
　画素ＰＸは、時刻ｔ１６以降、（Ｎ＋１）行目の低感度のリセットレベルＮＬを垂直信号線ＶＳＬに出力する。第１ＳＨ回路ＳＨＣ１は、時刻ｔ１６～ｔ１７にはＮ行目の低感度のリセットレベルＮＬをサンプルする。第１ＳＨ回路ＳＨＣ１及びＡＤＣ１０５は、時刻ｔ１６～ｔ１７には第１ＳＨ回路ＳＨＣ１が時刻ｔ７～ｔ８にサンプルしたＮ行目の低感度の信号レベルＳＬをホールドしてＡＤ変換する。第２ＳＨ回路ＳＨＣ２は、時刻ｔ１６～ｔ１７には画素信号のサンプルホールドを行わない。信号処理回路１０８は、時刻ｔ１６～ｔ１７には（Ｎ＋１）行目の中感度のリセットレベルと信号レベルの差分（ＮＨ２－ＳＨ２）を出力する。
　第１ＳＨ回路ＳＨＣ１及びＡＤＣ１０５は、時刻ｔ１７～ｔ１８には第１ＳＨ回路ＳＨＣ１が時刻ｔ１６～ｔ１７にサンプルしたＮ行目の低感度のリセットレベルＮＬをホールドしてＡＤ変換する。信号処理回路１０８は、時刻ｔ１７～ｔ１８には、時刻ｔ１６～ｔ１７に引き続いて、（Ｎ＋１）行目の中感度のリセットレベルと信号レベルの差分（ＮＨ２－ＳＨ２）を出力する。その後、信号処理回路１０８は、時刻ｔ１８～ｔ１９には、Ｎ行目の低感度のリセットレベルと信号レベルの差分（ＮＬ－ＳＬ）を出力する。
　このように、第１の実施形態では、３つのＳＨ回路ＳＨＣ１～ＳＨＣ３のいずれかが超低感度の画素信号のリセットレベルをサンプルホールドする待機期間に、他の少なくとも一つのＳＨ回路は、第２方向に配置される他の画素群における低感度、中感度、及び高感度の画素信号をサンプルホールドする。より詳細には、マルチプレクサＭＵＸは、３つのＳＨ回路ＳＨＣ１～ＳＨＣ３でサンプルホールドされた３つのホールド信号と、垂直信号線ＶＳＬ上の画素信号とのいずれか一つを選択してアナログ－デジタル変換器に供給する。３つのＳＨ回路ＳＨＣ１～ＳＨＣ３のうち、低感度の画素信号をサンプルホールドするＳＨ回路以外の残りのＳＨ回路は、超低感度、中感度、及び高感度の画素信号の信号レベル及びリセットレベルを１水平ライン期間内にサンプルホールドする。低感度の画素信号をサンプルホールドするＳＨ回路は、低感度の画素信号のリセットレベルを１水平ライン期間の次の１水平ライン期間にサンプルホールドし、残りのＳＨ回路は、次の１水平ライン期間に、第２方向に隣接する画素群における超低感度、中感度、及び高感度の画素信号をサンプルホールドする。
　図９は一比較例に係る撮像装置１００の主要部の回路図である。図９に示す一比較例に係る撮像装置１００は、図７に示す第１の実施形態に係る撮像装置１と比べて、ＳＨ回路の数を一つ減らした点で異なる。以下では、一比較例に係る撮像装置１００が垂直信号線ごとに有する２つのＳＨ回路を第１及び第２ＳＨ回路ＳＨＣ１、ＳＨＣ２と呼ぶ。図９におけるその他の構成は、図７と同じである。
　図１０は一比較例に係る撮像装置１００のタイミング図である。図１０の時刻ｔ２１～ｔ２８の動作は、図８の時刻ｔ１～ｔ８の動作と同じであるが、図１０では、図８の第３ＳＨ回路ＳＨＣ３のサンプル動作を第２ＳＨ回路ＳＨＣ２が行う。
　ＡＤＣ１０５は、時刻ｔ２８～ｔ２９には、時刻ｔ２７～ｔ２８に第２ＳＨ回路ＳＨＣ２がサンプルした低感度の信号レベルＳＬをホールドしてＡＤ変換する。この処理は、図８では、時刻ｔ１７～ｔ１８で行われる。第１ＳＨ回路ＳＨＣ１は、電荷蓄積部Ｃ１４の放電が終わるまで、低感度のリセットレベルＮＬのサンプル動作を維持する。
　時刻ｔ２９～ｔ３０の期間は、隣接する（Ｎ＋１）行目の画素信号の読出しを行わずに、電荷蓄積部Ｃ１４の放電が終わるまで待機する。第１ＳＨ回路ＳＨＣ１は、時刻ｔ３０にて低感度のリセットレベルＮＬのサンプル動作を終える。
　第１ＳＨ回路ＳＨＣ１及びＡＤＣ１０５は、時刻ｔ３０～ｔ３１には、時刻ｔ２９～ｔ３０に第１ＳＨ回路ＳＨＣ１がサンプルした低感度のリセットレベルＮＬをホールドしてＡＤ変換する。信号処理回路１０８は、時刻ｔ２８～ｔ３０には、中感度のリセットレベルと信号レベルとの差分（ＮＨ２－ＳＨ２）を出力する。その後、信号処理回路１０８は、時刻ｔ３１～ｔ３２には、低感度のリセットレベルと信号レベルの差分（ＮＬ－ＳＬ）を出力する。
　このように、一比較例に係る撮像装置１００では、一部の感度の画素信号を読み出すのに時間がかかる場合は、すべての感度の画素信号を読み出す１水平ライン期間時間が長くなり、フレームレートが低下する。
　これに対して、第１の実施形態に係る撮像装置１では、３つのＳＨ回路を設けて、そのうちの１つのＳＨ回路では、一部の感度の画素信号を読み出す最中に隣の画素行の画素の読出しを行う。これにより、すべての感度の画素信号を短時間で読み出すことができ、一比較例に比べて１水平ライン期間を短縮できることから、フレームレートを向上できる。
　（第２の実施形態）
　第１の実施形態におけるＡＤＣ１０５が有するコンパレータ１２１の回路構成には、種々の変形例が考えられる。図１１は第２の実施形態に係る撮像装置１ａの主要部の回路図である。図１１では、図７と共通する回路素子には同一の符号を付しており、以下では、相違点を中心に説明する。
　図１１に示す第２の実施形態に係る撮像装置１ａは、図７に示す第１の実施形態に係る撮像装置１とは異なる回路構成のコンパレータ１２１を有する。図１１の撮像装置１におけるコンパレータ１２１以外の回路構成は、図７と共通する。
　図１１のコンパレータ１２１は、入力比較回路１２１ａと出力回路１２１ｂを有する。図１１の入力比較回路１２１ａは、差動増幅器を構成する電流源ＣＳ５、一対のＮＭＯＳトランジスタＴ２１、Ｔ２２、及び一対のＰＭＯＳトランジスタＴ２３、Ｔ２４と、キャパシタＣ１～Ｃ４と、スイッチＳＷ２１～ＳＷ２３と、電源電圧ノードと接地ノードの間にカスコード接続されるＰＭＯＳトランジスタＴ２５及びＮＭＯＳトランジスタＴ２６とを有する。
　キャパシタＣ１の一端は、マルチプレクサＭＵＸの出力ノードに接続され、キャパシタＣ１の他端はトランジスタＴ２１のゲートに接続される。キャパシタＣ２の一端には参照信号ＲＡＭＰが入力され、キャパシタＣ２の他端はトランジスタＴ２２のゲートに接続される。スイッチＳＷ２１は、トランジスタＴ２１のゲートとドレインとの間に接続され、スイッチＳＷ２１がオンすると、トランジスタＴ２１のゲートとドレインは短絡する。スイッチＳＷ２２は、トランジスタＴ２２のゲートとドレインとの間に接続され、スイッチＳＷ２２がオンすると、トランジスタＴ２２のゲートとドレインは短絡する。
　トランジスタＴ２３のソースは電源電圧ノードに接続され、トランジスタＴ２３のドレインはトランジスタＴ２１のドレインと入力比較回路１２１ａの出力ノードに接続される。トランジスタＴ２３のゲートは、トランジスタＴ２４のゲート及びドレインに接続される。
　トランジスタＴ２４のソースは電源電圧ノードに接続され、トランジスタＴ２４のドレインはトランジスタＴ２２のドレインに接続される。キャパシタＣ３は、電源電圧ノードと入力比較回路１２１ａの出力ノードとの間に接続される。
　出力回路１２１ｂは、電源電圧ノードと接地ノードの間にカスコード接続されるＰＭＯＳトランジスタＴ２５及びＮＭＯＳトランジスタＴ２６と、電源電圧ノードと接地ノードの間にカスコード接続されるＰＭＯＳトランジスタＴ２７及びＮＭＯＳトランジスタＴ２８と、トランジスタＴ２６のドレインと接地ノードの間に直列に接続されるスイッチＳＷ２３及びキャパシタＣ４とを有する。トランジスタＴ２５のゲートは、入力比較回路１２１ａの出力ノードに接続される。トランジスタＴ２６のゲートは、スイッチＳＷ２３とキャパシタＣ４の接続ノードに接続される。
　トランジスタＴ２７とトランジスタＴ２８はインバータを構成する。トランジスタＴ２５のドレイン、トランジスタＴ２６のドレイン、トランジスタＴ２７のゲート、及びトランジスタＴ２８のゲートは接続される。
　図１２は第２の実施形態の一変形例に係る撮像装置１ｂの主要部の回路図である。図１２に示す一変形例に係る撮像装置１ｂは、図１１の撮像装置１と比べて、コンパレータ１２１の回路構成が異なる。
　図１２のコンパレータ１２１は、入力比較回路１２１ａと出力回路１２１ｂを有する。図１２の入力比較回路１２１ａは、差動増幅器を構成する電流源ＣＳ５、一対のＰＭＯＳトランジスタＴ３１、Ｔ３２、及び一対のＮＭＯＳトランジスタＴ３３、Ｔ３４と、キャパシタＣ１～Ｃ５と、スイッチＳＷ３１～ＳＷ３３と、電源電圧ノードと接地ノードの間にカスコード接続されるＰＭＯＳトランジスタＴ３５及びＮＭＯＳトランジスタＴ３６とを有する。
　キャパシタＣ１の一端は、マルチプレクサＭＵＸの出力ノードに接続され、キャパシタＣ１の他端はトランジスタＴ３１のゲートに接続される。キャパシタＣ２の一端には参照信号ＲＡＭＰが入力され、キャパシタＣ２の他端はトランジスタＴ３１のゲートに接続される。スイッチＳＷ３１は、トランジスタＴ３１のゲートとドレインとの間に接続され、スイッチＳＷ３１がオンすると、トランジスタＴ３１のゲートとドレインは短絡する。トランジスタＴ３１のドレインは、トランジスタＴ３３のドレイン及びゲートと、トランジスタＴ３４のゲートに接続される。
　キャパシタＣ５の一端はトランジスタＴ３２のゲートに接続され、キャパシタＣ５の他端は接地される。スイッチＳＷ３２はトランジスタＴ３２のゲートとドレインとの間に接続され、スイッチＳＷ３２がオンすると、トランジスタＴ３２のゲートとドレインが短絡する。トランジスタＴ３２のドレインは、トランジスタＴ３４のドレインとトランジスタＴ３６のゲートに接続される。
　電流源ＣＳ５は、電源電圧ノードと、トランジスタＴ３１のソース及びトランジスタＴ３２のソースとの間に接続される。
　トランジスタＴ３５のソースは電源電圧ノードに接続される。トランジスタＴ３５のゲートとドレインとの間にはスイッチＳＷ３３が接続され、スイッチＳＷ３３がオンすると、トランジスタＴ３５のゲートとドレインは短絡する。トランジスタＴ３６のドレインはトランジスタＴ３５のドレインと入力比較回路１２１ａの出力ノードに接続され、トランジスタＴ３６のソースは接地される。
　出力回路１２１ｂは、ＰＭＯＳトランジスタＴ３７～Ｔ３９と、ＮＭＯＳトランジスタＴ４０～Ｔ４２とを有する。トランジスタＴ３７、Ｔ３８及びＴ４１は、電源電圧ノードと接地ノードの間にカスコード接続される。トランジスタＴ３９とＴ４２はインバータを構成する。トランジスタＴ４０のゲートは、入力比較回路１２１ａの出力ノードと出力回路１２１ｂの入力ノードに接続される。トランジスタＴ４０のドレインは、トランジスタＴ３８のドレイン、トランジスタＴ４１のドレイン、トランジスタＴ３９のゲート、及びトランジスタＴ４２のゲートに接続される。トランジスタＴ４０～Ｔ４２の各ソースは接地される。
　図１３は図１２の入力比較回路１２１ａの出力ノードの電圧波形図である。図１１の入力比較回路１２１ａでは、トランジスタＴ２１のゲート電圧が画素信号の信号レベルに応じて変化する。また、トランジスタＴ２２のゲートには、時間に応じて信号レベルが変化する参照信号ＲＡＭＰが入力される。入力比較回路１２１ａは、トランジスタＴ２１とＴ２２のゲート電圧が一致するか否かを示す信号を出力するが、画素信号と参照信号ＲＡＭＰの双方とも信号レベルが変化するため、入力比較回路１２１ａの信号比較範囲を広くしなければならず、入力比較回路１２１ａの電源電圧を高く設定する必要がある。
　これに対して、図１２の入力比較回路１２１ａでは、トランジスタＴ３１のゲートには、画素信号と参照信号ＲＡＭＰとを合成した電圧レベルの信号が入力される。画素信号の信号レベルは、照度に応じて変動するが、トランジスタＴ３２のゲートには、固定の信号レベルの基準信号が入力される。図１２の入力比較回路１２１ａは、図１３に示すように、画素信号の信号レベルが変化しても、画素信号と参照信号とを合成した信号が基準信号と同じ信号レベルになるタイミング（図１３の黒プロット）を検出するため、入力比較回路１２１ａの信号比較範囲を狭めることができ、入力比較回路１２１ａの電源電圧を下げることができ、消費電力の削減を図れる。
　上述した第２の実施形態で説明したように、第１の実施形態に係る撮像装置１におけるコンパレータ１２１には、種々の回路構成を取ることができ、第１及び第２の実施形態で説明したコンパレータ１２１は一例にすぎない。
　（第３の実施形態）
　第１及び第２の実施形態に係る撮像装置１、１ａ、１ｂは、垂直信号線ＶＳＬとＡＤＣ１０５の間に設けられるサンプルホールド部１２５が３つのＳＨ回路ＳＨＣ１～ＳＨＣ３を有する例を示したが、サンプルホールド部１２５は３つ以上のＳＨ回路を有していればよい。ＳＨ回路の数を増やすほど、画素信号を並行して読み出す画素行の数を増やすことができるが、サンプルホールド部１２５の回路規模が大きくなり、サンプルホールド部１２５とＡＤＣ１０５の動作が複雑になる。
　図１４は第３の実施形態に係る撮像装置１ｃの主要部の回路図である。第３の実施形態に係る撮像装置１ｃは、各垂直信号線ＶＳＬとＡＤＣ１０５との間に配置されるサンプルホールド部１２５が４つのＳＨ回路ＳＨＣ１～ＳＨＣ４とマルチプレクサＭＵＸを有する。すなわち、図７のサンプルホールド部１２５よりも、１つ多い数のＳＨ回路を有する。図１４の撮像装置１は、ＳＨ回路が一つ多い点を除けば、図７の撮像装置１と同様に構成される。
　以下では、図１４のサンプルホールド部１２５内の４つのＳＨ回路ＳＨＣ１～ＳＨＣ４を、第１～第４ＳＨ回路ＳＨＣ１～ＳＨＣ４と呼ぶ。第１～第３ＳＨ回路ＳＨＣ１～ＳＨＣ３の回路構成は図７と同じであるため、詳細な説明を割愛する。
　第４ＳＨ回路ＳＨＣ４は、第１～第３ＳＨ回路ＳＨＣ１～ＳＨＣ３と同様に、画素アレイ部１０１とコンパレータ１２１との間に設けられ、画素信号をサンプルしてホールドするように構成されている。第４ＳＨ回路ＳＨＣ４は、キャパシタＣｐ４と、トランジスタＴｒ４と、スイッチＳＷ１０～ＳＷ１２と、定電流源ＣＳ４とを備えている。第４ＳＨ回路ＳＨＣ４は、第１ＳＨ回路ＳＨＣ１と同じ垂直信号線ＶＳＬから互いに異なるタイミングで画素信号をサンプルする。従って、第１～第４ＳＨ回路ＳＨＣ１～ＳＨＣ４は、同一画素ＰＸから感度または変換効率の異なる複数の画素信号をサンプルしてホールドすることができる。
　キャパシタＣｐ４の一端は、スイッチＳＷ１０を介して垂直信号線ＶＳＬに接続され、画素信号に応じた電荷を蓄積することができる。キャパシタＣｐ４の他端は、トランジスタＴｒ４のゲートに接続されている。
　トランジスタＴｒ４のドレインは定電流源ＣＳ４およびマルチプレクサＭＵＸに接続され、そのソースはグランド（基準電圧源）ＧＮＤに接続されている。定電流源ＣＳ４は、電源電圧ＶＤＤノードとトランジスタＴｒ４のドレインの間に接続され、トランジスタＴｒ４のドレインに定電流を流す。トランジスタＴｒ４はゲートの電位に応じた電流をドレイン－ソース間に流す。これにより、トランジスタＴｒ４のドレインは、トランジスタＴｒ４のゲートの電位に応じた電位となる。トランジスタＴｒ４のドレインはマルチプレクサＭＵＸに接続され、トランジスタＴｒ４のドレイン電圧は、第４ＳＨ回路ＳＨＣ４の出力信号として出力される。
　スイッチＳＷ１０は、キャパシタＣｐ４と垂直信号線ＶＳＬとの間に接続されている。スイッチＳＷ１１は、トランジスタＴｒ４のドレインとキャパシタＣｐ４の一端との間に接続されている。スイッチＳＷ１２は、トランジスタＴｒ４のドレインとキャパシタＣｐ４の他端との間に接続されている。
　第４ＳＨ回路ＳＨＣ４が垂直信号線ＶＳＬ上の画素信号をキャパシタＣｐ４にサンプルするときに、スイッチＳＷ１０、ＳＷ１２がオンになる。このとき、スイッチＳＷ１１はオフとなっている。これにより、画素信号は、キャパシタＣｐ４の一端に伝達され、それに伴い、トランジスタＴｒ４のゲートの反対側のキャパシタノードが画素信号に応じた電位に設定される。一方、キャパシタＣｐ４が画素信号をホールドするときには、スイッチＳＷ１０、ＳＷ１２がオフになり、スイッチＳＷ１１がオンになる。これにより、キャパシタＣｐ４に蓄積された画素信号がホールドされる。このとき、トランジスタＴｒ４のゲートが画素信号に応じた導通状態（アナログ状態）となり、トランジスタＴｒ４のドレインが、画素信号に応じた電位に維持される。よって、第４ＳＨ回路ＳＨＣ４は、画素信号に応じた出力信号をマルチプレクサＭＵＸへ出力する。
　図１５は第３の実施形態に係る撮像装置１ｃのタイミング図である。第３の実施形態に係る撮像装置１ｃでは、電荷蓄積部Ｃ１４の放電期間を図８に示す第１の実施形態よりも長くしており、２つの水平ライン期間にわたって電荷蓄積部Ｃ１４の放電期間を設ける。図５では、第４ＳＨ回路ＳＨＣ４及びＡＤＣ１０５のサンプル又はホールド（ＡＤ）順序をSample&Hold_4、第３ＳＨ回路ＳＨＣ３及びＡＤＣ１０５のサンプル又はホールド（ＡＤ）順序をSample&Hold_3、第２ＳＨ回路ＳＨＣ２及びＡＤＣ１０５のサンプル又はホールド（ＡＤ）順序をSample&Hold_2、第１ＳＨ回路ＳＨＣ１及びＡＤＣ１０５のサンプル又はホールド（ＡＤ）順序をSample&Hold_1と表記する。
　時刻ｔ４１～ｔ４５までの動作は、図８の時刻ｔ１～ｔ８と同じである。時刻ｔ４１～ｔ４５では、図１４の第４ＳＨ回路ＳＨＣ４は図８の第３ＳＨ回路ＳＨＣ３と同じ動作を行い、図１４の第３ＳＨ回路ＳＨＣ３は図８の第１ＳＨ回路ＳＨＣ１と同じ動作を行う。第４ＳＨ回路ＳＨＣ４は、時刻ｔ４５の直前にＮ行目の低感度の信号レベルＳＬをサンプルした状態のまま、時刻ｔ５３まで待機する。第３ＳＨ回路ＳＨＣ３は、時刻ｔ４５～ｔ４６の期間に、（Ｎ－２）行目の低感度のリセットレベルＮＬをサンプルホールドする。第１ＳＨ回路ＳＨＣ１は、時刻ｔ４５に、（Ｎ－２）行目の低感度の信号レベルＳＬをホールドする。第１ＳＨ回路ＳＨＣ１と第３ＳＨ回路ＳＨＣ３は、時刻ｔ４６～ｔ４９の期間に（Ｎ＋１）行目の低感度以外の感度の画素信号のサンプルホールドを行う。
　第３ＳＨ回路ＳＨＣ３は、時刻ｔ４９～ｔ５０の期間に、（Ｎ－１）行目の低感度のリセットレベルＮＬのサンプルホールドを行う。第２ＳＨ回路ＳＨＣ２は、時刻ｔ４９に（Ｎ－１）行目の低感度の信号レベルＳＬのホールドを行う。第２ＳＨ回路ＳＨＣ２と第３ＳＨ回路ＳＨＣ３は、時刻ｔ５０～ｔ５３の期間に（Ｎ＋２）行目の低感度以外の感度の画素信号のサンプルホールドを行う。
　第４ＳＨ回路ＳＨＣ４は、時刻ｔ５３にＮ行目の低感度の信号レベルＳＬのホールドを行う。第３ＳＨ回路ＳＨＣ３は、時刻ｔ５３～ｔ５４の期間にＮ行目の低感度のリセットレベルＮＬのサンプルホールドを行う。第３ＳＨ回路ＳＨＣ３と第４ＳＨ回路ＳＨＣ４は、時刻ｔ５４～ｔ５７の期間に（Ｎ＋３）行目の低感度以外の感度の画素信号のサンプルホールドを行う。
　このように、各画素行の読出し対象の画素ＰＸの低感度のリセットレベルＮＬは、２つの水平ライン期間にわたる電荷蓄積部Ｃ１４の放電期間を確保するために、この放電期間が終了するまで待機した後にサンプルされる。
　信号処理回路１０８は、時刻ｔ４２～ｔ４３に（Ｎ－３）行目の低感度のリセットレベルと信号レベルの差分（ＮＬ－ＳＬ）を出力し、時刻ｔ４３～ｔ４４にＮ行目の超低感度の差分（ＮＨ２ＤＯＬ－ＳＨ２ＤＯＬ）を出力し、時刻ｔ４４～ｔ４５にＮ行目の高感度の差分（ＮＨ１－ＳＨ１）を出力し、時刻ｔ４５～ｔ４６にＮ行目の中感度の差分（ＮＨ２－ＳＨ２）を出力し、時刻ｔ４６～ｔ４７に（Ｎ－２）行目の低感度の差分（ＮＬ－ＳＬ）を出力する。
　続いて、信号処理回路１０８は、時刻ｔ４７～ｔ４８に（Ｎ＋１）行目の超低感度の差分（ＮＨ２ＤＯＬ－ＳＨ２ＤＯＬ）を出力し、時刻ｔ４８～ｔ４９に（Ｎ＋１）行目の高感度の差分（ＮＨ１－ＳＨ１）を出力し、時刻ｔ４９～ｔ５０に（Ｎ＋１）行目の中感度の差分（ＮＨ２－ＳＨ２）を出力し、時刻ｔ５０～ｔ５１に（Ｎ－１）行目の低感度の差分（ＮＬ－ＳＬ）を出力する。
　続いて、信号処理回路１０８は、時刻ｔ５１～ｔ５２に（Ｎ＋２）行目の超低感度の差分（ＮＨ２ＤＯＬ－ＳＨ２ＤＯＬ）を出力し、時刻ｔ５２～ｔ５３に（Ｎ＋２）行目の高感度の差分（ＮＨ１－ＳＨ１）を出力し、時刻ｔ５３～ｔ５４に（Ｎ＋２）行目の中感度の差分（ＮＨ２－ＳＨ２）を出力し、時刻ｔ５４～ｔ５５にＮ行目の低感度の差分（ＮＬ－ＳＬ）を出力する。
　続いて、信号処理回路１０８は、時刻ｔ５５～ｔ５６に（Ｎ＋３）行目の超低感度の差分（ＮＨ２ＤＯＬ－ＳＨ２ＤＯＬ）を出力し、時刻ｔ５６～ｔ５７に（Ｎ＋３）行目の高感度の差分（ＮＨ１－ＳＨ１）を出力し、時刻ｔ５７～ｔ５８に（Ｎ＋３）行目の中感度の差分（ＮＨ２－ＳＨ２）を出力し、時刻ｔ５８～ｔ５９に（Ｎ＋１）行目の低感度の差分（ＮＬ－ＳＬ）を出力する。
　続いて、信号処理回路１０８は、時刻ｔ５９～ｔ６０に（Ｎ＋４）行目の超低感度の差分（ＮＨ２ＤＯＬ－ＳＨ２ＤＯＬ）を出力し、時刻ｔ６０～ｔ６１に（Ｎ＋４）行目の高感度の差分（ＮＨ１－ＳＨ１）を出力し、時刻ｔ６１～ｔ６２に（Ｎ＋４）行目の中感度の差分（ＮＨ２－ＳＨ２）を出力し、その後、図１５では省略しているが、（Ｎ＋２）行目の低感度の差分（ＮＬ－ＳＬ）を出力する。
　このように、第３の実施形態に係るマルチプレクサＭＵＸは、４つのサンプルホールド回路ＳＨＣ１～ＳＨＣ４でサンプルホールドされた４つのホールド信号と、垂直信号線ＶＳＬ上の画素信号とのいずれか一つを選択してアナログ－デジタル変換器に供給する。４つのサンプルホールド回路ＳＨＣ１～ＳＨＣ４のうち、低感度の画素信号をサンプルホールドするサンプルホールド回路以外の残りのサンプルホールド回路は、超低感度、中感度、及び高感度の画素信号の信号レベル及びリセットレベルを１水平ライン期間内にサンプルホールドする。低感度の画素信号をサンプルホールドするサンプルホールド回路は、低感度の画素信号のリセットレベルを１水平ライン期間の次の２つの水平ライン期間内にサンプルホールドする。残りのサンプルホールド回路は、次の２つの水平ライン期間に、第２方向に隣接する２つの画素群における超低感度、中感度、及び高感度の画素信号をサンプルホールドする。
　第１ＳＨ回路ＳＨＣ１、第２ＳＨ回路ＳＨＣ２、及び第４ＳＨ回路ＳＨＣ４は、１水平ライン期間ずつずらして順繰りに、低感度の信号レベルＳＬをサンプルした後、２つの水平ライン期間待機した後に、低感度のリセットレベルＮＬをサンプルする。第１ＳＨ回路ＳＨＣ１、第２ＳＨ回路ＳＨＣ２、又は第４ＳＨ回路ＳＨＣ４が低感度のリセットレベルＮＬをサンプルするために待機している期間内に、他のＳＨ回路を用いて隣接する２つの画素行の画素の読出しを行う。
　このように、第３の実施形態では、サンプルホールド部１２５に４つのＳＨ回路ＳＨＣ１～ＳＨＣ４を設けるため、低感度の信号レベルＳＬをサンプルしてから２つの水平ライン期間待機させて低感度のリセットレベルＮＬをサンプルし、この待機期間の間に、隣接する２つの画素行の画素の読出しを行うことができる。これにより、１水平ライン期間とフレームレートを変えることなく、画素ＰＸの電荷蓄積部Ｃ１４の十分な放電期間を確保でき、撮像画像の画質の向上が図れる。
　（第４の実施形態）
　信号処理回路１０８は、同一の感度のリセットレベルと信号レベルを用いて、その差分を取るＣＤＳ処理を行う。図８又は図１５のタイミング図に示すように、リセットレベルと信号レベルとの差分を求めるタイミングが感度ごとに異なる。そこで、信号処理回路１０８は、感度ごとのリセットレベルと信号レベルの差分を時間調整する遅延回路を設けるのが望ましい。
　図１６は信号処理回路１０８に設けられる遅延回路２の一例を示す図である。遅延回路２は、上述した差分を感度ごとに保持する複数のラッチ回路２ａを有する。図１６の例は、図８に示す第１の実施形態のタイミング図を示す。信号処理回路１０８は、超低感度の差分を遅延させるラッチ回路２ａと、高感度の差分を遅延させるラッチ回路２ｂと、中感度の差分を遅延させるラッチ回路２ｃとを有する。これらのラッチ回路２ａ、２ｂ、２ｃにより、超低感度、高感度、及び中感度の差分のタイミングを揃えることができる。例えば、遅延回路２は、４つ以上の感度に対応する複数の信号レベルとリセットレベルとの差分信号が同タイミングで出力されるように、複数の差分信号のタイミングを揃える。より具体的には、遅延回路２は、３以上のサンプルホールド回路のうち一つが、放電が終了した電荷蓄積部Ｃ１４を有する画素行から垂直信号線ＶＳＬに出力された画素信号を保持するタイミングに合わせて、複数の差分信号のタイミングを揃える。
　一方、低感度の差分は、上述した三つの差分よりも遅れて生成されるため、信号処理回路１０８は、低感度の差分を遅延させるラッチ回路２ｄに合わせて、上述した３つの差分を再度遅延させる３つのラッチ回路２ｅ、２ｆ、２ｇを有する。これにより、４つの感度の差分のタイミングを揃えることができる。
　このように、第４の実施形態では、一部の感度のリセットレベルと信号レベルとの差分を取るタイミングが遅れたとしても、そのタイミングに合わせて他の感度の差分の遅延時間を調整することで、すべての感度の差分を取るタイミングを揃えることができる。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１８は、撮像部１２０３１の設置位置の例を示す図である。
　図１８では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。具体的には、本開示の撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、本技術は以下のような構成を取ることができる。
　（１）入射光の光量に応じた電荷を蓄積する光電変換素子を有し、前記電荷に応じた画素信号を生成する画素と、
　前記画素信号を伝送する信号線と、
　前記信号線上の前記画素信号をデジタル画素信号に変換するアナログ－デジタル変換器と、
　前記信号線上の前記画素信号をサンプルホールドする３以上のサンプルホールド回路と、
　前記３以上のサンプルホールド回路でホールドされた３以上のホールド信号と、前記信号線上の前記画素信号とのいずれか一つを選択して前記アナログ－デジタル変換器に供給する選択回路と、を備える、
　撮像装置。
　（２）互いに交差する第１方向及び第２方向に配置される複数の前記画素を有する画素アレイ部と、
　前記第１方向に配列されるとともに、前記第２方向に配置される２以上の前記画素で生成された前記画素信号をそれぞれ伝送する複数の前記信号線と、を備え、
　前記複数の信号線のそれぞれごとに、前記３以上のサンプルホールド回路、前記選択回路、及び前記アナログ－デジタル変換器が設けられる、
　（１）に記載の撮像装置。
　（３）前記複数の信号線のそれぞれごとに設けられる前記３以上のサンプルホールド回路のうち、安定化するのに時間を要する前記画素信号をサンプルホールドするサンプルホールド回路は、前記画素信号が安定するまでの待機期間の後に前記画素信号をサンプルホールドし、他のサンプルホールド回路は前記待機期間の間に他の前記画素で生成された前記画素信号をサンプルホールドする、
　（２）に記載の撮像装置。
　（４）前記複数の画素のそれぞれは、感度がそれぞれ異なる複数の前記画素信号を、時間をずらして出力し、
　前記３以上のサンプルホールド回路及び前記アナログ－デジタル変換器は、感度がそれぞれ異なる前記複数の画素信号のサンプル動作と、ホールド動作及びアナログ－デジタル変換動作とを並行して行う、
　（３）に記載の撮像装置。
　（５）前記複数の画素のそれぞれは、対応する前記画素の感度を４つ以上に切り替えて、感度ごとに前記画素信号を信号レベルとリセットレベルとに分けて時間をずらして出力し、
　前記複数の信号線のそれぞれごとに設けられる前記３以上のサンプルホールド回路は、感度ごとに、前記画素信号の信号レベルとリセットレベルとを時間をずらしてサンプルホールドする、
　（４）に記載の撮像装置。
　（６）同一感度の前記画素信号の信号レベルとリセットレベルは、同一の前記サンプルホールド回路でサンプルホールドされる、
　（５）に記載の撮像装置。
　（７）前記画素アレイ部は、前記第１方向に配置される２以上の前記画素をそれぞれ含み、前記第２方向に配列される複数の画素群を有し、
　前記３以上のサンプルホールド回路のうち一部のサンプルホールド回路以外のサンプルホールド回路は、前記一部のサンプルホールド回路がいずれかの画素群における前記画素信号をサンプルするために待機している期間に、前記いずれかの画素群とは異なる画素群から前記信号線に出力される画素信号をサンプルホールドする、
　（２）乃至（６）のいずれか一項に記載の撮像装置。
　（８）前記画素は、前記光電変換素子の蓄積電荷を記憶する電荷蓄積部を有し、
　前記一部のサンプルホールド回路は、いずれかの画素群の読出し対象の前記画素の前記電荷蓄積部の放電が終了するまで待機した後に、前記画素信号をサンプルホールドし、
　前記３以上のサンプルホールド回路のうち前記一部のサンプルホールド回路を除くサンプルホールド回路は、前記電荷蓄積部の放電期間に、前記いずれかの画素群とは異なる画素群から前記信号線に出力された前記画素信号をサンプルホールドする、
　（７）に記載の撮像装置。
　（９）前記いずれかの画素群と前記異なる画素群とは、前記第２方向に隣接する第１画素群及び第２画素群である、
　（８）に記載の撮像装置。
　（１０）前記３以上のサンプルホールド回路のうち一つのサンプルホールド回路は、放電が終了した前記電荷蓄積部を有する前記画素を含む前記第１画素群から前記信号線に出力される画素信号をサンプルホールドし、
　前記３以上のサンプルホールド回路のうち前記一つのサンプルホールド回路以外のサンプルホールド回路は、前記電荷蓄積部の放電期間に、前記第２画素群から前記信号線に出力された画素信号をサンプルホールドする、
　（９）に記載の撮像装置。
　（１１）前記３以上のサンプルホールド回路のうち前記一つのサンプルホールド回路は、前記一つのサンプルホールド回路以外のサンプルホールド回路が前記第２画素群から前記信号線に出力された画素信号をサンプルホールドして前記アナログ－デジタル変換器がデジタル画素信号への変換を行った後に、前記電荷蓄積部の放電後の前記画素信号のリセットレベルをサンプルホールドする、
　（１０）に記載の撮像装置。
　（１２）前記選択回路は、前記一つのサンプルホールド回路が前記電荷蓄積部の放電が終了するまで待機している期間に、前記３以上のサンプルホールド回路のうち前記一つのサンプルホールド回路以外のサンプルホールド回路のホールド信号と、前記信号線上の前記画素信号とを順繰りに選択し、その後に、前記一つのサンプルホールド回路でサンプルホールドされた前記電荷蓄積部の放電後の前記画素信号のリセットレベルを選択する、
　（１１）に記載の撮像装置。
　（１３）前記画素は、受光面積がそれぞれ異なる複数の前記光電変換素子を有し、
　前記電荷蓄積部は、前記複数の光電変換素子のうち少なくとも一部の光電変換素子で光電変換された電荷を保持する、
　（８）乃至（１２）のいずれか一項に記載の撮像装置。
　（１４）前記画素は、
　第１光電変換素子と、
　第１浮遊拡散領域と、
　第２浮遊拡散領域と、
　第２光電変換素子と、
　前記第１光電変換素子で光電変換されて蓄積された電荷と前記第１浮遊拡散領域の保持電荷との少なくとも一部を前記第２浮遊拡散領域に転送するか否かを切り替える第１トランジスタと、
　前記電荷蓄積部の保持電荷を排出させる第２トランジスタと、を有し、
　前記電荷蓄積部は、前記第２光電変換素子で光電変換された電荷を保持する、
　（８）乃至（１２）のいずれか一項に記載の撮像装置。
　（１５）前記デジタル画素信号に基づいて、４つ以上の感度のそれぞれごとに、前記デジタル画素信号のリセットレベルと信号レベルとの差分信号を生成する信号処理回路と、
　４つ以上の感度に対応する複数の前記差分信号が同タイミングで出力されるように、前記複数の差分信号のタイミングを揃える遅延回路と、を備える、
　（８）乃至（１４）のいずれか一項に記載の撮像装置。
　（１６）前記遅延回路は、前記３以上のサンプルホールド回路のうち一つが、放電が終了した前記電荷蓄積部を有する画素群から前記信号線に出力された画素信号を保持するタイミングに合わせて、前記複数の差分信号のタイミングを揃える、
　（１５）に記載の撮像装置。
　（１７）前記複数の画素のそれぞれは、それぞれ異なる４つの感度で４つの前記画素信号を信号レベルとリセットレベルに分けて生成する、
　（８）乃至（１６）のいずれか一項に記載の撮像装置。
　（１８）前記４つの感度は、超低感度、低感度、中感度、及び高感度であり、
　前記３以上のサンプルホールド回路のいずれかが前記超低感度の前記画素信号のリセットレベルをサンプルホールドする待機期間に、他の少なくとも一つのサンプルホールド回路は、前記第２方向に配置される他の画素群における前記低感度、前記中感度、及び前記高感度の前記画素信号をサンプルホールドする、
　（１７）に記載の撮像装置。
　（１９）前記選択回路は、３つの前記サンプルホールド回路でサンプルホールドされた３つのホールド信号と、前記信号線上の前記画素信号とのいずれか一つを選択して前記アナログ－デジタル変換器に供給し、
　前記３つのサンプルホールド回路のうち、前記低感度の前記画素信号をサンプルホールドするサンプルホールド回路以外の残りのサンプルホールド回路は、前記超低感度、前記中感度、及び前記高感度の前記画素信号の信号レベル及びリセットレベルを１水平ライン期間内にサンプルホールドし、
　前記低感度の前記画素信号をサンプルホールドするサンプルホールド回路は、前記低感度の前記画素信号のリセットレベルを前記１水平ライン期間の次の１水平ライン期間にサンプルホールドし、
　前記残りのサンプルホールド回路は、前記次の１水平ライン期間に、前記第２方向に隣接する画素群における前記超低感度、前記中感度、及び前記高感度の前記画素信号をサンプルホールドする、
　（１８）に記載の撮像装置。
　（２０）前記選択回路は、４つの前記サンプルホールド回路でサンプルホールドされた４つのホールド信号と、前記信号線上の前記画素信号とのいずれか一つを選択して前記アナログ－デジタル変換器に供給し、
　前記４つのサンプルホールド回路のうち、前記低感度の前記画素信号をサンプルホールドするサンプルホールド回路以外の残りのサンプルホールド回路は、前記超低感度、前記中感度、及び前記高感度の前記画素信号の信号レベル及びリセットレベルを１水平ライン期間内にサンプルホールドし、
　前記低感度の前記画素信号をサンプルホールドするサンプルホールド回路は、前記低感度の前記画素信号のリセットレベルを前記１水平ライン期間の次の２つの水平ライン期間内にサンプルホールドし、
　前記残りのサンプルホールド回路は、前記次の２つの水平ライン期間に、前記第２方向に隣接する２つの画素群における前記超低感度、前記中感度、及び前記高感度の前記画素信号をサンプルホールドする、
　（１８）に記載の撮像装置。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
　１、１ａ、１ｂ、１ｃ　撮像装置、２　遅延回路、２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ、２ｇ　ラッチ回路、１２　ＶＳＬブースト回路、１００　撮像装置、１０１　画素アレイ部、１０２　タイミング制御回路、１０３　垂直走査回路、１０４　電荷蓄積部、１０５　ＡＤＣ、１０６　水平転送走査回路、１０７　アンプ回路、１０８　信号処理回路、１０９　画素駆動線、１１１　水平転送線、１２１　コンパレータ、１２１ａ　入力比較回路、１２１ｂ　出力回路、１２２　カウンタ、１２３　ラッチ回路、１２５　サンプルホールド部、３１０　負性容量回路、５１１　半導体チップ、５１２　半導体チップ、５１３　ビア領域、５１４　ビア領域、５１６　ロジック回路、５１７　周辺回路

Claims (20)

  1. 　入射光の光量に応じた電荷を蓄積する光電変換素子を有し、前記電荷に応じた画素信号を生成する画素と、
    　前記画素信号を伝送する信号線と、
    　前記信号線上の前記画素信号をデジタル画素信号に変換するアナログ－デジタル変換器と、
    　前記信号線上の前記画素信号をサンプルホールドする３以上のサンプルホールド回路と、
    　前記３以上のサンプルホールド回路でホールドされた３以上のホールド信号と、前記信号線上の前記画素信号とのいずれか一つを選択して前記アナログ－デジタル変換器に供給する選択回路と、を備える、
    　撮像装置。
  2. 　互いに交差する第１方向及び第２方向に配置される複数の前記画素を有する画素アレイ部と、
    　前記第１方向に配列されるとともに、前記第２方向に配置される２以上の前記画素で生成された前記画素信号をそれぞれ伝送する複数の前記信号線と、を備え、
    　前記複数の信号線のそれぞれごとに、前記３以上のサンプルホールド回路、前記選択回路、及び前記アナログ－デジタル変換器が設けられる、
    　請求項１に記載の撮像装置。
  3. 　前記複数の信号線のそれぞれごとに設けられる前記３以上のサンプルホールド回路のうち、安定化するのに時間を要する前記画素信号をサンプルホールドするサンプルホールド回路は、前記画素信号が安定するまでの待機期間の後に前記画素信号をサンプルホールドし、他のサンプルホールド回路は前記待機期間の間に他の前記画素で生成された前記画素信号をサンプルホールドする、
    　請求項２に記載の撮像装置。
  4. 　前記複数の画素のそれぞれは、感度がそれぞれ異なる複数の前記画素信号を、時間をずらして出力し、
    　前記３以上のサンプルホールド回路及び前記アナログ－デジタル変換器は、感度がそれぞれ異なる前記複数の画素信号のサンプル動作と、ホールド動作及びアナログ－デジタル変換動作とを並行して行う、
    　請求項３に記載の撮像装置。
  5. 　前記複数の画素のそれぞれは、対応する前記画素の感度を４つ以上に切り替えて、感度ごとに前記画素信号を信号レベルとリセットレベルとに分けて時間をずらして出力し、
    　前記複数の信号線のそれぞれごとに設けられる前記３以上のサンプルホールド回路は、感度ごとに、前記画素信号の信号レベルとリセットレベルとを時間をずらしてサンプルホールドする、
    　請求項４に記載の撮像装置。
  6. 　同一感度の前記画素信号の信号レベルとリセットレベルは、同一の前記サンプルホールド回路でサンプルホールドされる、
    　請求項５に記載の撮像装置。
  7. 　前記画素アレイ部は、前記第１方向に配置される２以上の前記画素をそれぞれ含み、前記第２方向に配列される複数の画素群を有し、
    　前記３以上のサンプルホールド回路のうち一部のサンプルホールド回路以外のサンプルホールド回路は、前記一部のサンプルホールド回路がいずれかの画素群における前記画素信号をサンプルするために待機している期間に、前記いずれかの画素群とは異なる画素群から前記信号線に出力される画素信号をサンプルホールドする、
    　請求項２に記載の撮像装置。
  8. 　前記画素は、前記光電変換素子の蓄積電荷を記憶する電荷蓄積部を有し、
    　前記一部のサンプルホールド回路は、いずれかの画素群の読出し対象の前記画素の前記電荷蓄積部の放電が終了するまで待機した後に、前記画素信号をサンプルホールドし、
    　前記３以上のサンプルホールド回路のうち前記一部のサンプルホールド回路を除くサンプルホールド回路は、前記電荷蓄積部の放電期間に、前記いずれかの画素群とは異なる画素群から前記信号線に出力された前記画素信号をサンプルホールドする、
    　請求項７に記載の撮像装置。
  9. 　前記いずれかの画素群と前記異なる画素群とは、前記第２方向に隣接する第１画素群及び第２画素群である、
    　請求項８に記載の撮像装置。
  10. 　前記３以上のサンプルホールド回路のうち一つのサンプルホールド回路は、放電が終了した前記電荷蓄積部を有する前記画素を含む前記第１画素群から前記信号線に出力される画素信号をサンプルホールドし、
    　前記３以上のサンプルホールド回路のうち前記一つのサンプルホールド回路以外のサンプルホールド回路は、前記電荷蓄積部の放電期間に、前記第２画素群から前記信号線に出力された画素信号をサンプルホールドする、
    　請求項９に記載の撮像装置。
  11. 　前記３以上のサンプルホールド回路のうち前記一つのサンプルホールド回路は、前記一つのサンプルホールド回路以外のサンプルホールド回路が前記第２画素群から前記信号線に出力された画素信号をサンプルホールドして前記アナログ－デジタル変換器がデジタル画素信号への変換を行った後に、前記電荷蓄積部の放電後の前記画素信号のリセットレベルをサンプルホールドする、
    　請求項１０に記載の撮像装置。
  12. 　前記選択回路は、前記一つのサンプルホールド回路が前記電荷蓄積部の放電が終了するまで待機している期間に、前記３以上のサンプルホールド回路のうち前記一つのサンプルホールド回路以外のサンプルホールド回路のホールド信号と、前記信号線上の前記画素信号とを順繰りに選択し、その後に、前記一つのサンプルホールド回路でサンプルホールドされた前記電荷蓄積部の放電後の前記画素信号のリセットレベルを選択する、
    　請求項１１に記載の撮像装置。
  13. 　前記画素は、受光面積がそれぞれ異なる複数の前記光電変換素子を有し、
    　前記電荷蓄積部は、前記複数の光電変換素子のうち少なくとも一部の光電変換素子で光電変換された電荷を保持する、
    　請求項８に記載の撮像装置。
  14. 　前記画素は、
    　第１光電変換素子と、
    　第１浮遊拡散領域と、
    　第２浮遊拡散領域と、
    　第２光電変換素子と、
    　前記第１光電変換素子で光電変換されて蓄積された電荷と前記第１浮遊拡散領域の保持電荷との少なくとも一部を前記第２浮遊拡散領域に転送するか否かを切り替える第１トランジスタと、
    　前記電荷蓄積部の保持電荷を排出させる第２トランジスタと、を有し、
    　前記電荷蓄積部は、前記第２光電変換素子で光電変換された電荷を保持する、
    　請求項８に記載の撮像装置。
  15. 　前記デジタル画素信号に基づいて、４つ以上の感度のそれぞれごとに、前記デジタル画素信号のリセットレベルと信号レベルとの差分信号を生成する信号処理回路と、
    　４つ以上の感度に対応する複数の前記差分信号が同タイミングで出力されるように、前記複数の差分信号のタイミングを揃える遅延回路と、を備える、
    　請求項８に記載の撮像装置。
  16. 　前記遅延回路は、前記３以上のサンプルホールド回路のうち一つが、放電が終了した前記電荷蓄積部を有する画素群から前記信号線に出力された画素信号を保持するタイミングに合わせて、前記複数の差分信号のタイミングを揃える、
    　請求項１５に記載の撮像装置。
  17. 　前記複数の画素のそれぞれは、それぞれ異なる４つの感度で４つの前記画素信号を信号レベルとリセットレベルに分けて生成する、
    　請求項８に記載の撮像装置。
  18. 　前記４つの感度は、超低感度、低感度、中感度、及び高感度であり、
    　前記３以上のサンプルホールド回路のいずれかが前記超低感度の前記画素信号のリセットレベルをサンプルホールドする待機期間に、他の少なくとも一つのサンプルホールド回路は、前記第２方向に配置される他の画素群における前記低感度、前記中感度、及び前記高感度の前記画素信号をサンプルホールドする、
    　請求項１７に記載の撮像装置。
  19. 　前記選択回路は、３つの前記サンプルホールド回路でサンプルホールドされた３つのホールド信号と、前記信号線上の前記画素信号とのいずれか一つを選択して前記アナログ－デジタル変換器に供給し、
    　前記３つのサンプルホールド回路のうち、前記低感度の前記画素信号をサンプルホールドするサンプルホールド回路以外の残りのサンプルホールド回路は、前記超低感度、前記中感度、及び前記高感度の前記画素信号の信号レベル及びリセットレベルを１水平ライン期間内にサンプルホールドし、
    　前記低感度の前記画素信号をサンプルホールドするサンプルホールド回路は、前記低感度の前記画素信号のリセットレベルを前記１水平ライン期間の次の１水平ライン期間にサンプルホールドし、
    　前記残りのサンプルホールド回路は、前記次の１水平ライン期間に、前記第２方向に隣接する画素群における前記超低感度、前記中感度、及び前記高感度の前記画素信号をサンプルホールドする、
    　請求項１８に記載の撮像装置。
  20. 　前記選択回路は、４つの前記サンプルホールド回路でサンプルホールドされた４つのホールド信号と、前記信号線上の前記画素信号とのいずれか一つを選択して前記アナログ－デジタル変換器に供給し、
    　前記４つのサンプルホールド回路のうち、前記低感度の前記画素信号をサンプルホールドするサンプルホールド回路以外の残りのサンプルホールド回路は、前記超低感度、前記中感度、及び前記高感度の前記画素信号の信号レベル及びリセットレベルを１水平ライン期間内にサンプルホールドし、
    　前記低感度の前記画素信号をサンプルホールドするサンプルホールド回路は、前記低感度の前記画素信号のリセットレベルを前記１水平ライン期間の次の２つの水平ライン期間内にサンプルホールドし、
    　前記残りのサンプルホールド回路は、前記次の２つの水平ライン期間に、前記第２方向に隣接する２つの画素群における前記超低感度、前記中感度、及び前記高感度の前記画素信号をサンプルホールドする、
    　請求項１８に記載の撮像装置。
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