WO2025263164A1 - 半導体装置 - Google Patents

半導体装置

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WO2025263164A1
WO2025263164A1 PCT/JP2025/017438 JP2025017438W WO2025263164A1 WO 2025263164 A1 WO2025263164 A1 WO 2025263164A1 JP 2025017438 W JP2025017438 W JP 2025017438W WO 2025263164 A1 WO2025263164 A1 WO 2025263164A1
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WO
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mesa
trench
mesa portion
portions
semiconductor device
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Pending
Application number
PCT/JP2025/017438
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English (en)
French (fr)
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隆太郎 石崎
拓弥 山田
奈央 宮城
暢昭 古川
博樹 脇本
巧裕 伊倉
達也 内藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of WO2025263164A1 publication Critical patent/WO2025263164A1/ja
Pending legal-status Critical Current
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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs

Definitions

  • the present invention relates to a semiconductor device.
  • the semiconductor device may include a semiconductor substrate having an upper surface and including a first conductivity type drift region; a plurality of trenches extending from the upper surface toward the interior of the semiconductor substrate in an extension direction; a plurality of mesa regions sandwiched between two of the trenches; an emitter electrode provided above the upper surface of the semiconductor substrate; and an interlayer insulating film provided between the upper surface of the semiconductor substrate and the emitter electrode, with a contact hole formed therein.
  • the plurality of mesa regions may include a channel mesa portion having a first conductivity type emitter region provided on the upper surface of the semiconductor substrate and a second conductivity type base region provided between the emitter region and the drift region, and connected to the emitter electrode by the contact hole.
  • the multiple mesa portions may include floating mesa portions that do not have the contact hole provided above them, or in which the length of the contact hole above them in the extension direction is shorter than the length of the contact hole above the channel mesa portion.
  • a second trench bottom region of the second conductivity type having a higher concentration than the base region may be provided at the bottom end of at least one of the trench portions sandwiching the channel mesa portion.
  • the second trench bottom region may not be provided in at least some of the floating mesa portions.
  • the second trench bottom region may be provided across the entire width of at least a portion of the channel mesa portion.
  • the trench portion may have a gate trench portion and a dummy trench portion.
  • the multiple mesa portions may include a second mesa portion sandwiched between the gate trench portion and the dummy trench portion.
  • at least a portion of the second mesa portion may be a channel mesa portion.
  • the second trench bottom region may be provided at the lower end of the dummy trench portion.
  • the trench portion may have a plurality of the dummy trench portions.
  • the plurality of mesa portions may include a third mesa portion sandwiched between two of the dummy trench portions.
  • at least a portion of the third mesa portion may be the floating mesa portion.
  • the trench portion may have a plurality of gate trench portions.
  • the plurality of mesa portions may include a first mesa portion sandwiched between two of the gate trench portions.
  • at least a portion of the first mesa portion may be the floating mesa portion.
  • the trench portion may have a plurality of gate trench portions.
  • the plurality of mesa portions may include a first mesa portion sandwiched between two of the gate trench portions.
  • at least a portion of the first mesa portion may be the channel mesa portion.
  • the trench portion may include a dummy trench portion.
  • the multiple mesa portions may include a second mesa portion sandwiched between the gate trench portion and the dummy trench portion.
  • at least a portion of the second mesa portion may be the floating mesa portion.
  • the trench portion may have a plurality of the dummy trench portions.
  • the plurality of mesa portions may include a third mesa portion sandwiched between two of the dummy trench portions.
  • at least a portion of the third mesa portion may be the floating mesa portion.
  • the second trench bottom region may be provided in the floating mesa portion located adjacent to the channel mesa portion.
  • FIG. 1 is a cross-sectional view showing an example of a semiconductor device 100 according to an embodiment of the present invention.
  • FIG. 2 is a top view showing an example of an active portion 120 of the semiconductor device 100 according to the embodiment.
  • FIG. 10 is a top view showing another example of the active portion 120 of the semiconductor device 100 according to the embodiment.
  • FIG. 2 is a top view showing an example of a termination portion 122 of the semiconductor device 100 according to the embodiment.
  • FIG. 10 is a top view showing another example of the termination portion 122 of the semiconductor device 100 according to the embodiment.
  • FIG. 1 is a cross-sectional view showing a semiconductor device 200 according to a comparative example.
  • FIG. 10 is a cross-sectional view showing another example of the semiconductor device 100 according to an embodiment of the present invention.
  • FIG. 3B is a top view showing an example of an active portion 120 of the semiconductor device 100 of FIG. 3A.
  • 3B is a top view showing an example of a termination portion 122 of the semiconductor device 100 of FIG. 3A.
  • 10A and 10B are diagrams showing turn-on waveforms of the semiconductor device 100 according to the example and the semiconductor device 200 according to the comparative example.
  • FIG. 4 is a diagram showing Eon-dV/dt characteristics of the semiconductor device 100 shown in FIGS. 3A to 3C and the semiconductor device 200 according to the comparative example.
  • FIG. 4 is a diagram showing Eoff-Vce(sat) characteristics of the semiconductor device 100 shown in FIGS. 3A to 3C and the semiconductor device 200 according to the comparative example.
  • FIG. 10 is a cross-sectional view showing another example of the semiconductor device 100 according to an embodiment of the present invention.
  • 7B is a top view showing an example of an active portion 120 of the semiconductor device 100 of FIG. 7A.
  • 7B is a top view showing an example of a termination portion 122 of the semiconductor device 100 of FIG. 7A.
  • FIG. 10 is a cross-sectional view showing another example of the semiconductor device 100 according to an embodiment of the present invention.
  • 8B is a top view showing an example of an active portion 120 of the semiconductor device 100 of FIG. 8A.
  • 8B is a top view showing an example of a termination portion 122 of the semiconductor device 100 of FIG. 8A.
  • FIG. 10 is a diagram showing turn-on waveforms of the semiconductor device 100 in the example and the semiconductor device 200 in the comparative example.
  • FIG. 10 is a diagram showing turn-on waveforms of the semiconductor device 100 in the example and the semiconductor device 200 in the comparative example.
  • FIG. 8B is a diagram showing Eon-dV/dt characteristics of the semiconductor device 100 shown in FIGS. 8A to 8C and the semiconductor device 200 according to the comparative example.
  • FIG. 10 is a cross-sectional view showing another example of the semiconductor device 100 according to an embodiment of the present invention.
  • 11B is a top view showing an example of an active portion 120 of the semiconductor device 100 of FIG. 11A.
  • 11B is a top view showing an example of a termination portion 122 of the semiconductor device 100 of FIG. 11A.
  • 11B is a diagram showing Eon-dV/dt characteristics of the semiconductor device 100 shown in FIGS. 11A to 11C and the semiconductor device 200 according to the comparative example.
  • FIG. 11B
  • top and bottom are not limited to the direction of gravity or the directions when the semiconductor device is mounted.
  • Cartesian coordinate axes of the X, Y, and Z axes merely identify the relative positions of components and do not limit specific directions.
  • the Z axis does not limit the height direction relative to the ground.
  • the +Z axis direction and the -Z axis direction are opposite directions.
  • the Z axis direction is referred to without specifying positive or negative, it means the direction parallel to the +Z axis and the -Z axis.
  • the orthogonal axes parallel to the top and bottom surfaces of the semiconductor substrate are referred to as the X-axis and Y-axis.
  • the axis perpendicular to the top and bottom surfaces of the semiconductor substrate is referred to as the Z-axis.
  • the direction of the Z-axis may be referred to as the depth direction.
  • the direction parallel to the top and bottom surfaces of the semiconductor substrate, including the X-axis and Y-axis may be referred to as the horizontal direction.
  • the region from the center of the semiconductor substrate in the depth direction to the top surface of the semiconductor substrate may be referred to as the top side.
  • the region from the center of the semiconductor substrate in the depth direction to the bottom surface of the semiconductor substrate may be referred to as the bottom side.
  • the conductivity type of a doped region doped with impurities is described as p-type or n-type.
  • n-type conductivity is referred to as the first conductivity type and p-type conductivity is referred to as the second conductivity type, but the corresponding conductivity types may be reversed.
  • impurities may particularly refer to either n-type donors or p-type acceptors, and may be referred to as dopants.
  • doping refers to introducing donors or acceptors into a semiconductor substrate to create a semiconductor that exhibits n-type conductivity or p-type conductivity.
  • the doping concentration refers to the concentration of donors or acceptors in a thermal equilibrium state.
  • the net doping concentration refers to the net concentration obtained by adding together the donor concentration as the concentration of positive ions and the acceptor concentration as the concentration of negative ions, including the polarity of the charge.
  • the donor concentration is N D and the acceptor concentration is N A
  • the net doping concentration at any position is N D -N A.
  • the net doping concentration may be simply referred to as the doping concentration.
  • the unit system used in this specification is the SI unit system. Length units may be expressed in cm, but calculations may be performed after converting to meters (m).
  • FIG. 1A is a cross-sectional view showing an example of a semiconductor device 100 according to one embodiment of the present invention.
  • the semiconductor device 100 is provided with an IGBT (Insulated Gate Bipolar Transistor) as a transistor element.
  • the semiconductor device 100 may also be provided with a MOSFET (Metal-Oxide-Semiconductor Field-Effect-Transistor).
  • IGBT Insulated Gate Bipolar Transistor
  • MOSFET Metal-Oxide-Semiconductor Field-Effect-Transistor
  • the semiconductor device 100 comprises a semiconductor substrate 10, an interlayer insulating film 38, and an emitter electrode 52.
  • the semiconductor substrate 10 is a substrate formed from a semiconductor material.
  • the semiconductor substrate 10 is a silicon substrate.
  • the semiconductor substrate 10 has an upper surface 21.
  • Figure 1A shows the configuration of the upper surface 21 side of the semiconductor substrate 10, and does not illustrate the lower surface side.
  • the interlayer insulating film 38 is provided between the upper surface 21 of the semiconductor substrate 10 and the emitter electrode 52.
  • the interlayer insulating film 38 is a film that includes at least one layer of an insulating film such as silicate glass doped with impurities such as boron or phosphorus, a thermal oxide film, and other insulating films.
  • a contact hole 54 is formed in the interlayer insulating film 38.
  • the contact hole 54 is a through-hole that penetrates the interlayer insulating film 38.
  • the emitter electrode 52 is provided above the upper surface 21 of the semiconductor substrate 10.
  • the emitter electrode 52 is provided above the interlayer insulating film 38.
  • the emitter electrode 52 is connected to the upper surface 21 of the semiconductor substrate 10 via a contact hole 54.
  • the emitter electrode 52 is, for example, an aluminum-silicon alloy.
  • n-type drift region 18 is provided in the semiconductor substrate 10.
  • the drift region 18 may be a region that remains undoped in the semiconductor substrate 10.
  • a second conductivity type collector region is provided on the underside of the semiconductor substrate 10 in contact with the underside.
  • a collector electrode is also provided in contact with the collector region.
  • a first conductivity type field stop layer (FS layer) having a higher impurity concentration than the drift region 18 may be provided between the drift region 18 and the collector region.
  • the semiconductor substrate 10 has multiple trenches extending inward from the upper surface 21 of the semiconductor substrate 10.
  • the trenches may include gate trenches 40 and dummy trenches 30.
  • the gate trenches 40 are trenches to which a gate voltage is applied.
  • the dummy trenches 30 are connected to the emitter electrode 52 in other cross sections.
  • the gate trenches are indicated as G and the dummy trenches are indicated as E.
  • the trenches are hatched.
  • the trench portion in this example has multiple gate trench portions 40 and multiple dummy trench portions 30. Each trench portion is arranged in the arrangement direction (X-axis direction) and extends in the extension direction (Y-axis direction). In Figure 1A, three gate trench portions 40 and four dummy trench portions are arranged periodically.
  • the mesa portion 60 refers to the region inside the semiconductor substrate 10 that is sandwiched between two trench portions.
  • the upper end of the mesa portion 60 is the upper surface 21 of the semiconductor substrate 10.
  • the depth position of the lower end of the mesa portion 60 is the same as the depth position of the lower end of the trench portion.
  • the mesa portion 60 is provided on the upper surface 21 of the semiconductor substrate 10, extending in the extension direction (Y-axis direction) along the trench portion.
  • the semiconductor substrate 10 is provided with multiple mesas 60.
  • the multiple mesas 60 include a channel mesa 60-1, a floating mesa 60-2, and a hole-punched mesa 60-3.
  • the channel mesa portion 60-1 has an n+ type emitter region 12 and a p-type base region 14.
  • the emitter region 12 and the base region 14 are provided in this order from the top surface 21 side of the semiconductor substrate 10.
  • a drift region 18 is provided below the base region 14.
  • the channel mesa portion 60 may also have an n+ type accumulation region 16.
  • the accumulation region 16 is located between the base region 14 and the drift region 18.
  • the emitter region 12 is a first conductivity type region provided on the upper surface 21 of the semiconductor substrate 10.
  • the emitter region 12 is exposed on the upper surface 21 of the semiconductor substrate 10 and is provided in contact with the gate trench portion 40.
  • the emitter region 12 may be in contact with the trench portions on both sides of the channel mesa portion 60-1.
  • the emitter region 12 has a higher doping concentration than the drift region 18.
  • the base region 14 is a second conductivity type region provided between the emitter region 12 and the drift region 18.
  • the base region 14 is provided in contact with the emitter region 12.
  • the base region 14 may also be in contact with the trench portions on both sides of the channel mesa portion 60-1.
  • the accumulation region 16 is a first conductivity type region provided between the base region 14 and the drift region 18.
  • the accumulation region 16 is an n+ type region with a higher doping concentration than the drift region 18.
  • the carrier injection enhancement effect IE effect
  • the accumulation region 16 may be provided so as to cover the entire lower surface of the base region 14 in the channel mesa portion 60.
  • the gate trench portion 40 has a gate trench provided on the upper surface 21 of the semiconductor substrate 10, a gate insulating film 42, and a gate conductive portion 44.
  • the gate insulating film 42 is provided to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is provided inside the gate trench, further inward than the gate insulating film 42. In other words, the gate insulating film 42 insulates the gate conductive portion 44 from the semiconductor substrate 10.
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • the gate trench portion 40 may be longer in the depth direction than the base region 14.
  • the gate conductive portion 44 may be longer in the depth direction than the base region 14.
  • the gate trench portion 40 in this cross section is covered by the interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10.
  • a predetermined gate voltage is applied to the gate conductive portion 44, a channel is formed by an electron inversion layer in the surface layer of the interface of the base region 14 that contacts the gate trench portion 40. This causes a main current to flow between the emitter electrode 52 and the collector electrode (not shown).
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40 in this cross section. That is, the dummy trench portion 30 has a dummy trench, a dummy insulating film 32, and a dummy conductive portion 34 provided on the upper surface 21 of the semiconductor substrate 10.
  • the dummy conductive portion 34 is electrically connected to the emitter electrode 52 in another cross section.
  • the dummy insulating film 32 is provided to cover the inner wall of the dummy trench.
  • the dummy conductive portion 34 is provided inside the dummy trench and is provided further inward than the dummy insulating film 32.
  • the dummy insulating film 32 insulates the dummy conductive portion 34 from the semiconductor substrate 10.
  • the dummy conductive portion 34 may be formed of the same material as the gate conductive portion 44.
  • the dummy conductive portion 34 is formed of a conductive material such as polysilicon.
  • the dummy conductive portion 34 may have the same length in the depth direction as the gate conductive portion 44.
  • the gate trench portion 40 and dummy trench portion 30 are covered by an interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10.
  • the bottoms of the dummy trench portion 30 and the gate trench portion 40 may have a downwardly convex curved shape (curved in cross section).
  • the depth position of the lower end 46 of the gate trench portion 40 is designated Zt.
  • the depth position of the lower end 46 of the gate trench portion 40 may be the same as the depth position of the lower end 36 of the dummy trench portion 30.
  • the channel mesa portion 60-1 is connected to the emitter electrode 52 via a contact hole 54.
  • the channel mesa portion 60-1 may be a mesa portion 60 that is connected to the emitter electrode 52, has an emitter region 12 provided therein, and at least one of the trench portions sandwiching the mesa portion 60 is a gate trench portion 40.
  • the channel mesa portion 60-1 may be sandwiched between two gate trench portions 40.
  • the floating mesa portion 60-2 has a base region 14 and an accumulation region 16.
  • the floating mesa portion 60-2 may or may not have an emitter region 12.
  • two floating mesa portions 60-2 are provided consecutively next to the channel mesa portion 60-1.
  • the floating mesa portion 60-2 does not have a contact hole 54 above it, or the length of the upper contact hole 54 in the extension direction (Y-axis direction) is shorter than the length of the contact hole 54 above the channel mesa portion 60-1. In the cross section shown in Figure 1A, no contact hole 54 is provided above the floating mesa portion 60-2. By providing the floating mesa portion 60-2, the IE effect can be promoted and Vce(sat) can be reduced.
  • the hole-removal mesa portion 60-3 has a base region 14 and an accumulation region 16.
  • the hole-removal mesa portion 60-3 may or may not have an emitter region 12.
  • the hole-removal mesa portion 60-3 is provided next to the floating mesa portion 60-2.
  • the hole extraction mesa portion 60-3 is a mesa portion 60 in which no channel is formed and which is connected to the emitter electrode 52 via a contact hole 54.
  • the hole extraction mesa portion 60-3 extracts holes injected from the underside when the semiconductor device 100 is turned on.
  • the hole extraction mesa portion 60-3 may be a mesa portion 60 that is connected to the emitter electrode 52 and does not have an emitter region 12.
  • the hole extraction mesa portion 60-3 may be a mesa portion that is connected to the emitter electrode 52 and is sandwiched between dummy trench portions 30.
  • the multiple mesa portions 60 may include at least one of a channel mesa portion 60-1, a floating mesa portion 60-2, and a hole-punched mesa portion 60-3, or may include any two of them.
  • the semiconductor device 100 of this example has one channel mesa portion 60-1, two floating mesa portions 60-2, and one hole-punched mesa portion 60-3 periodically arranged.
  • the semiconductor device 100 of this example includes a second trench bottom region 204 of the second conductivity type provided at the lower end of the trench portion.
  • the second trench bottom region 204 is a p-type region with a higher concentration than the base region 14.
  • the second trench bottom region 204 may be provided at the lower end of at least one of the trench portions that sandwich the channel mesa portion 60-1.
  • the second trench bottom region 204 is provided at the lower end 46 of one of the gate trench portions 40 that sandwich the channel mesa portion 60-1.
  • the second trench bottom region 204 is provided at the lower end 46 of the gate trench portion 40 that is located at the boundary between the channel mesa portion 60-1 and the floating mesa portion 60-2.
  • the lower end 46 of the gate trench portion 40 refers to the portion of the gate trench portion 40 that is farthest from the upper surface 21 of the semiconductor substrate 10. In the example of FIG. 1A, the lower end 46 of the gate trench portion 40 is located at the center of the gate trench portion 40 in the X-axis direction. Furthermore, the lower end 36 of the dummy trench portion 30 refers to the portion of the dummy trench portion 30 that is farthest from the upper surface 21 of the semiconductor substrate 10. In the example of FIG. 1A, the lower end 36 of the dummy trench portion 30 is located at the center of the dummy trench portion 30 in the X-axis direction.
  • the gate-collector capacitance Cgc increases.
  • the change in collector-emitter voltage Vce over time (dVce/dt) during turn-on is gentler, which reduces the gate resistance Rg when the magnitude of dVce/dt is made uniform, thereby reducing turn-on losses.
  • the electric field at the bottom end 46 of the gate trench portion 40 can be alleviated.
  • At least a portion of the second trench bottom region 204 may be located at a position overlapping the lower end of the trench portion in a top view, and may be located below the lower end in the Z-axis direction.
  • the second trench bottom region 204 may include a portion that does not overlap with the lower end in a top view.
  • the second trench bottom region 204 may include a portion that is located above the lower end.
  • the second trench bottom region 204 is in contact with the lower end. In the example of FIG. 1A , the second trench bottom region 204 is in contact with the entire curved portion of the gate trench portion 40, including the lower end 46.
  • the second trench bottom region 204 may be formed by implanting p-type dopants near the bottom end of the trench structure after forming the trench structure and before forming the conductive portion. However, of the three gate trench portions 40 arranged in succession, the bottom end 46 of the central gate trench portion 40 does not need to be implanted with p-type dopants.
  • the second trench bottom region 204 is electrically floating with respect to electrodes such as the emitter electrode 52, the gate conductive portion 44, and the collector electrode. At least one of an n-type region and an insulating film is disposed between the second trench bottom region 204 and the electrode. In other words, the second trench bottom region 204 and the electrode are not connected only by a p-type region and a conductive material.
  • the doping concentration of the second trench bottom region 204 is, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the second trench bottom region 204 may be located apart from the base region 14 and the accumulation region 16.
  • a drift region 18 is provided between the second trench bottom region 204 and the accumulation region 16 in the depth direction.
  • the semiconductor device 100 has one or more second trench bottom regions 204.
  • the semiconductor device 100 may have multiple second trench bottom regions 204.
  • the second trench bottom regions 204 are provided at the lower ends 46 of the two outer gate trench portions 40 that sandwich two adjacent channel mesa portions 60-1.
  • the multiple second trench bottom regions 204 do not need to be in contact with each other.
  • the second trench bottom region 204 may be provided in at least one trench portion of the semiconductor device 100, the second trench bottom region 204 may be provided in 10% or more of the trench portions, or the second trench bottom region 204 may be provided in 20% or more of the trench portions.
  • the second trench bottom region 204 may be provided in 50% or less of the trench portions of the semiconductor device 100.
  • each second trench bottom region 204 may or may not extend below the lower end of the trench portion (in this example, the gate trench portion 40 and the dummy trench portion 30) arranged adjacent to the corresponding trench portion.
  • Each second trench bottom region 204 may or may not be in contact with the adjacent trench portion.
  • a second trench bottom region 204 may be provided in at least some of the channel mesa portions 60-1.
  • the second trench bottom region 204 may be provided across the entire width direction (X-axis direction) of at least some of the channel mesa portions 60-1.
  • the second trench bottom region 204 may be provided in at least some of the floating mesa portions 60-2.
  • the second trench bottom region 204 may be provided across the entire width direction (X-axis direction) of at least some of the floating mesa portions 60-2.
  • At least some of the floating mesa portions 60-2 may not have the second trench bottom region 204. At least some of the channel mesa portions 60-1 may not have the second trench bottom region 204. At least some of the hole-punched mesa portions 60-3 may not have the second trench bottom region 204.
  • the mesa portion 60 adjacent to the channel mesa portion 60-1 across the gate trench portion 40 that sandwiches the channel mesa portion 60-1 may be a floating mesa portion 60-2.
  • the floating mesa portion 60-2 may be sandwiched between the gate trench portion 40 and the dummy trench portion 30 (GE floating in the figure). This reduces the gate-emitter capacitance Cge and increases the gate-collector capacitance Cgc. As a result, dVce/dt becomes gentler as described above, reducing the gate resistance Rg when the magnitude of dVce/dt is uniform, thereby reducing turn-on loss.
  • a second trench bottom region 204 may be provided in the floating mesa portion 60-2.
  • the mesa portion 60 adjacent to the floating mesa portion 60-2 and located on the opposite side of the channel mesa portion 60-1 may be the floating mesa portion 60-2.
  • the floating mesa portion 60-2 may be sandwiched between two dummy trench portions (EE floating in the figure). This enhances the IE effect and reduces Vce(sat).
  • the semiconductor device 100 may include a first trench bottom region 202 of a first conductivity type provided at the lower end of the trench portion.
  • the first trench bottom region 202 is an n-type region with a higher concentration than the drift region 18.
  • the first trench bottom region 202 may be provided at the lower end of at least one of the trench portions that sandwich the hole extraction mesa portion 60-3.
  • the first trench bottom region 202 is provided at the lower end 36 of each of the two dummy trench portions 30 that sandwich the hole extraction mesa portion 60-3.
  • the first trench bottom region 202 is provided at the lower end 36 of the dummy trench portion 30 located at the boundary between the floating mesa portion 60-2 and the hole extraction mesa portion 60-3.
  • holes flow from the bottom surface toward the top surface 21. Because the channel mesa portion 60-1 is subjected to the gate voltage of the gate trench portion 40, holes are less likely to head toward the channel mesa portion 60-1 and more likely to head toward the hole extraction mesa portion 60-3.
  • the first trench bottom region 202 in the hole extraction mesa portion 60-3 holes are less likely to escape from the hole extraction mesa portion 60-3 and are more likely to accumulate.
  • the accumulated holes generate a displacement current, which increases the gate voltage (self-charging), making it possible to speed up the dI/dt at turn-on. As a result, losses that occur at turn-on can be reduced.
  • the first trench bottom region 202 may be formed by injecting n-type dopants near the bottom end of the trench structure after forming the trench structure and before forming the conductive portion.
  • the doping concentration of the second trench bottom region 204 and the doping concentration of the first trench bottom region 202 may be the same.
  • the first trench bottom region 202 does not necessarily have to be provided.
  • the mesa portion 60 sandwiched between two gate trench portions 40 is referred to as the first mesa portion.
  • the mesa portion 60 sandwiched between the gate trench portion 40 and the dummy trench portion 30 is referred to as the second mesa portion
  • the mesa portion 60 sandwiched between two dummy trench portions 30 is referred to as the third mesa portion.
  • the multiple mesa portions 60 include a first mesa portion, a second mesa portion, and a third mesa portion.
  • At least a portion of the first mesa portion may be the channel mesa portion 60-1.
  • a second trench bottom region 204 may be provided at the bottom end of at least one of the trench portions sandwiching the channel mesa portion 60-1. All of the first mesa portions may be the channel mesa portion 60-1.
  • the second trench bottom region 204 may be provided in at least a portion of the first mesa portions, and may be provided across the entire width direction (X-axis direction) of at least a portion of the first mesa portions. However, no first mesa portion may be provided. In this case, at least a portion of the second mesa portion becomes the channel mesa portion 60-1.
  • At least a portion of the second mesa portion may be a floating mesa portion 60-2.
  • at least a portion of the first mesa portion described above is a channel mesa portion 60-1
  • at least a portion of the second mesa portion may be a floating mesa portion 60-2.
  • the second mesa portion provided adjacent to the first mesa portion may be a floating mesa portion 60-2 (GE-to-GE floating). This reduces turn-on loss, as described above. All of the second mesa portions may be floating mesa portions 60-2.
  • the second trench bottom region 204 may be provided in at least a portion of the second mesa portions, and may be provided across the entire width (X-axis direction) of at least a portion of the second mesa portions.
  • At least a portion of the third mesa portion may be a floating mesa portion 60-2.
  • at least a portion of the first mesa portion described above is a channel mesa portion 60-1 and at least a portion of the second mesa portion is a floating mesa portion 60-2
  • at least a portion of the third mesa portion may be a floating mesa portion 60-2.
  • the third mesa portion provided adjacent to the second mesa portion may be a floating mesa portion 60-2 (EE floating). This enhances the IE effect and reduces Vce(sat). All of the third mesa portions may be floating mesa portions 60-2. However, the other third mesa portions may be in contact with the emitter electrode 52 via the contact holes 54. Some of the third mesa portions may be hole-punched mesa portions 60-3.
  • a second trench bottom region 204 may be provided in the floating mesa portion 60-2 located adjacent to the channel mesa portion 60-1.
  • a second trench bottom region 204 may be provided in the floating mesa portion 60-2 located adjacent to the channel mesa portion 60-1.
  • FIG. 1B is a top view showing an example of an active portion 120 of a semiconductor device 100 according to an embodiment.
  • the active portion 120 may be a region in the semiconductor device 100 through which a main current flows, and may be a portion located inside the emitter region 12 provided at the outermost position of the channel mesa portion 60-1 in the extension direction (Y-axis direction) of the trench portion described below.
  • FIG. 1B shows a portion of the active portion 120.
  • the emitter electrode 52 and interlayer insulating film 38 are also omitted.
  • the gate trench portion 40 and the dummy trench portion 30 extend in the extension direction.
  • the channel mesa portion 60-1 is provided with a contact region 15.
  • the contact region 15 is a p+-type region with a higher doping concentration than the base region 14.
  • the emitter regions 12 and contact regions 15 are alternately provided in the extension direction of the gate trench portion 40.
  • a contact hole 54 is provided above the channel mesa portion 60-1.
  • the position where the contact hole 54 is provided is hatched.
  • the contact hole 54 above the channel mesa portion 60-1 may be provided so as to cross the active portion 120 in the extension direction.
  • the contact hole 54 above the channel mesa portion 60-1 may sometimes be referred to as contact hole 54-1.
  • the base region 14 is exposed on the upper surface of the floating mesa portion 60-2.
  • no contact hole 54 is provided above the floating mesa portion 60-2 in this example.
  • the base region 14 is exposed on the upper surface of the hole-opening mesa portion 60-3.
  • a contact hole 54 is provided above the hole-opening mesa portion 60-3.
  • the contact hole 54 above the hole-opening mesa portion 60-3 may also be provided so as to cross the active portion 120 in the extension direction.
  • the contact hole 54 above the hole-opening mesa portion 60-3 may be referred to as the contact hole 54-3.
  • Neither the contact region 15 nor the emitter region 12 is provided in the hole-opening mesa portion 60-3.
  • the contact region 15 or the emitter region 12 may be provided in the hole-opening mesa portion 60-3.
  • FIG. 1C is a top view showing another example of the active portion 120 of the semiconductor device 100 according to the embodiment.
  • the semiconductor device 100 of this example differs from the semiconductor device 100 shown in FIG. 1B in the configuration of the floating mesa portion 60-2 and the hole-removing mesa portion 60-3.
  • the hole-removing mesa portion 60-3 of this example is provided with a contact region 15.
  • a contact hole 54 is provided above the floating mesa portion 60-2.
  • the contact hole 54 above the floating mesa portion 60-2 may be referred to as contact hole 54-2.
  • the contact hole 54-2 is provided inside the emitter region 12, which is provided on the outermost side of the channel mesa portion 60-1 in the extension direction described below. In other words, the contact hole 54-2 is provided in the active portion 120. If the contact hole 54-2 is not provided above the floating mesa portion 60-2, the dI/dt may become too large. By providing the contact hole 54-2 above the floating mesa portion 60-2, the magnitude of dI/dt can be adjusted.
  • the length d1 of the contact hole 54-2 may be shorter than the length d2 of the contact hole 54-3.
  • the floating mesa portion 60-2 in which the contact hole 54-2 is provided may be the second mesa portion or the third mesa portion.
  • a contact hole 54 longer than the second mesa portion may be provided in at least a portion of the third mesa portion that is not adjacent to the second mesa portion.
  • the third mesa portion is the hole-opening mesa portion 60-3.
  • the third mesa portion does not have to be the floating mesa portion 60-2.
  • the length d2 of the contact hole 54-3 in the hole-opening mesa portion 60-3, which is the third mesa portion may be longer than the length d1 of the contact hole 54-2 in the floating mesa portion 60-2, which is the second mesa portion.
  • the length d2 being longer than the length d1 may include the case where the length d1 is zero (no contact hole 54-2 is provided). The same applies to the following length relationships.
  • the length d1 may be less than half, less than 10%, or less than 5% of the length d2.
  • Length d1 may be shorter than length d3 of contact hole 54-1. Length d1 may be half or less of length d3, 10% or less, or 5% or less. Lengths d2 and d3 may be equal. Note that contact holes 54-1 and 54-3 may extend further in the Y-axis direction than active section 120 shown in Figures 1B and 1C. In that case, the ends of lengths d2 and d3 are also located outside active section 120 shown in Figures 1B and 1C.
  • At least one floating mesa portion 60-2 may be provided with a contact hole 54-2, while the other floating mesa portions 60-2 may not be provided with a contact hole 54-2.
  • multiple contact holes 54-2 may be provided in the extension direction of the same floating mesa portion 60-2.
  • the length d1 may be the sum of the lengths of the multiple contact holes 54-2.
  • the configuration in which a contact hole 54-2 is provided in the floating mesa portion 60-2 of the active portion 120 shown in FIG. 1C may also be applied to other embodiments.
  • FIG. 1D is a top view showing an example of a termination portion 122 of the semiconductor device 100 according to the embodiment.
  • the termination portion 122 is the portion located outside the emitter region 12 provided at the outermost position of the channel mesa portion 60-1 in the extension direction (Y-axis direction).
  • the emitter region 12 is shown in the channel mesa portion 60-1 in FIG. 1D.
  • FIG. 1D shows the area where the emitter electrode 52 is provided and the area where the gate wiring 131 is provided.
  • the gate wiring 131 is wiring that transmits a gate voltage to the gate conductive portion 44.
  • the dummy trench portion 30 and the emitter electrode 52 are connected via a contact hole 54.
  • the gate trench portion 40 and the gate wiring 131 are connected via a contact hole 54.
  • the dummy trench portion 30 may be connected to the emitter electrode 52 via a contact hole 54 in the active portion 120.
  • the contact hole 54 connected to the dummy trench portion 30 is not adjacent to the contact hole 54 connected to the gate trench portion 40.
  • the contact hole 54 connected to the dummy trench portion 30 and the contact hole 54 connected to the gate trench portion 40 are located at different positions in the extension direction.
  • the gate trench portion 40 includes two extension portions 41 extending in the extension direction and a connection portion 43 connecting the ends of the two extension portions 41 in a top view.
  • the dummy trench portion 30 includes two extension portions 31 extending in the extension direction and a connection portion 33 connecting the ends of the two extension portions 31 in a top view.
  • the connection portions 43 and 33 By providing the connection portions 43 and 33, the mesa portion 60 can be made floating.
  • a base region 14 is provided in the termination portion 122, and the base region 14 is connected to an emitter electrode in another region, for example, and is at emitter potential.
  • the connection portions 43 and 33 the mesa portion 60 can be made floating.
  • the base region 14 surrounded by the connection portions and extension portions is separated from the base region 14 outside the termination portion 122 by the connection portions and extension portions.
  • connection portion 43 and the connection portion 33 may be provided in the termination portion 122.
  • the extension portion 41 and the extension portion 31 extend from the active portion 120 to the termination portion 122.
  • the ends of the two trench portions (extension portions) that sandwich the floating mesa portion 60-2 may be connected by a connection portion, or may each be connected to a different connection portion.
  • connection portion The ends of the two trench portions (extension portions) that sandwich the hole-removing mesa portion 60-3 may be connected by a connection portion.
  • the base region 14 of the hole-removing mesa portion 60-3 may be separated from the base region 14 of the floating mesa portion 60-2. Because the base region 14 of the hole-removing mesa portion 60-3 connects to the emitter electrode 52, separating it from the base region 14 of the floating mesa portion 60-2 allows the floating mesa portion 60-2 to float.
  • the dummy trench portion 30 is provided in an area surrounded by two extension portions 41 and a connection portion 43. Both the extension portion 31 and the connection portion 33 of the dummy trench portion 30 may be provided in an area surrounded by two extension portions 41 and a connection portion 43. Multiple dummy trench portions 30 may be provided in an area surrounded by two extension portions 41 and a connection portion 43. Furthermore, another dummy trench portion 30 may be provided in an area surrounded by two extension portions 31 and a connection portion 33 of the dummy trench portion 30, and both the extension portion 31 and the connection portion 33 of another dummy trench portion 30 may be provided, and multiple dummy trench portions 30 may be provided.
  • the trench portion may have a gate trench portion 40 that is provided between an extension portion that connects to one connection portion and an extension portion that connects to another connection portion, and that is not connected to the connection portion 43.
  • the gate trench portion 40 located in the center in the X-axis direction of Figure 1D is provided between an extension portion 41 that connects to one connection portion 43 and an extension portion 41 that connects to the other connection portion 43, and is a gate trench portion 40 that is not connected to the connection portion 43.
  • the gate trench portion 40 may be a gate trench portion 40 that sandwiches the channel mesa portion 60-1.
  • FIG. 1E is a top view showing another example of the termination portion 122 of the semiconductor device 100 according to the embodiment.
  • the semiconductor device 100 shown in FIG. 1E is a top view of the semiconductor device 100 shown in FIG. 1C.
  • a contact hole 54-2 is provided outside the outermost emitter region 12 of the channel mesa portion 60-1 in the extension direction. That is, in the termination portion 122, a contact hole 54-2 is provided above the floating mesa portion 60-2. This allows the magnitude of dI/dt to be adjusted.
  • FIG. 1E is a top view showing another example of the termination portion 122 of the semiconductor device 100 according to the embodiment.
  • the semiconductor device 100 shown in FIG. 1E is a top view of the semiconductor device 100 shown in FIG. 1C.
  • a contact hole 54-2 is provided outside the outermost emitter region 12 of the channel mesa portion 60-1 in the extension direction. That is, in the termination portion 122, a contact hole 54-2 is provided above the floating mesa portion 60-2. This allows the
  • the contact hole 54-1 provided in the channel mesa portion 60-1 and the contact hole 54-2 provided in the floating mesa portion 60-2 are arranged so as not to be adjacent to the contact holes 54 connecting to the dummy trench portion 30 and the gate trench portion 40.
  • the contact holes 54-1 and 54-2 are provided at positions different from the contact holes 54 provided in the dummy trench portion 30 and the gate trench portion 40 in the trench extension direction.
  • the length d1 of the contact hole 54-2 in the termination portion 122 may be shorter than the length d2 of the contact hole 54-3 and the length d3 of the contact hole 54-1.
  • the contact hole 54-2 in the termination portion 122 does not have to extend to the active portion 120. Note that while Figures 1D and 1E only show one termination portion 122 in the extension direction, the other termination portion may be similar.
  • Contact holes 54-2 may be provided in both the termination portion 122 and the active portion 120. If the contact holes 54-2 are provided in the same floating mesa portion 60-2, the length d1 of the contact holes 54-2 may be the sum of the lengths of the contact holes 54-2 in the termination portion 122 and the active portion 120. Note that the configuration shown in Figure 1E in which the contact holes 54-2 are provided in the floating mesa portion 60-2 of the termination portion 122 may also be applied to other embodiments.
  • Figure 2 is a cross-sectional view showing a semiconductor device 200 according to a comparative example.
  • the semiconductor device 200 of this example does not have a second trench bottom region 204.
  • the effect of the second trench bottom region 204 described above is not achieved, resulting in a larger turn-on loss compared to the semiconductor device 100 shown in Figure 1A, etc.
  • the semiconductor device 200 of this example does not have a floating mesa portion 60-2. As a result, Vce(sat) is larger compared to the semiconductor device 100.
  • FIG. 3A is a cross-sectional view showing another example of a semiconductor device 100 according to an embodiment of the present invention.
  • the underside of the semiconductor substrate 10 is also omitted.
  • descriptions of configurations similar to those in FIG. 1A will be omitted where appropriate.
  • the semiconductor device 100 of this example also has three gate trench portions 40 and four dummy trench portions 30 arranged periodically.
  • the semiconductor device 100 of this example has two channel mesa portions 60-1 and five floating mesa portions 60-2 arranged periodically.
  • the semiconductor device 100 of this example does not have a hole-removing mesa portion 60-3.
  • the semiconductor device 100 of this example has a floating mesa portion 60-2 instead of the hole-removing mesa portion 60-3 of the semiconductor device 100 of Figure 1A.
  • it has a GE floating and EE floating configuration. Therefore, holes injected from the underside flow into the channel mesa portion 60-1. In Figure 3A, the flow of holes is indicated by a thick dashed line.
  • a second trench bottom region 204 is also provided at the lower end of at least one of the trench portions sandwiching the channel mesa portion 60-1.
  • the second trench bottom region 204 is provided at the lower end 46 of the gate trench portion 40 on the floating mesa portion 60-2 side of the trench portions sandwiching the channel mesa portion 60-1.
  • at least a portion of the first mesa portion is the channel mesa portion 60-1.
  • all mesa portions 60 other than the channel mesa portion 60-1 may be floating mesa portions 60-2.
  • the amount of holes discharged can be adjusted by adjusting the doping concentration of the second trench bottom region 204.
  • the doping concentration of the second trench bottom region 204 may be at least twice, at least five times, at least ten times, at least 100 times, or at most 1000 times the doping concentration of the base region 14.
  • the doping concentration of the second trench bottom region 204 may be lower than the doping concentration of the accumulation region 16.
  • At least a portion of the second mesa portion may be a floating mesa portion 60-2.
  • at least a portion of the first mesa portion described above is a channel mesa portion 60-1
  • at least a portion of the second mesa portion may be a floating mesa portion 60-2.
  • the second mesa portion provided adjacent to the first mesa portion may be a floating mesa portion 60-2 (GE-to-GE floating). This reduces turn-on loss, as described above. All of the second mesa portions may be floating mesa portions 60-2.
  • the second trench bottom region 204 may be provided in at least a portion of the second mesa portions, and may be provided across the entire width direction (X-axis direction) of at least a portion of the second mesa portions.
  • At least a portion of the third mesa portion may be a floating mesa portion 60-2.
  • at least a portion of the first mesa portion described above is a channel mesa portion 60-1 and at least a portion of the second mesa portion is a floating mesa portion 60-2
  • at least a portion of the third mesa portion may be a floating mesa portion 60-2.
  • the third mesa portion provided adjacent to the second mesa portion may be a floating mesa portion 60-2 (EE floating). This enhances the IE effect and reduces Vce(sat). All of the third mesa portions may be floating mesa portions 60-2.
  • a second trench bottom region 204 may be provided in the floating mesa portion 60-2 located adjacent to the channel mesa portion 60-1.
  • a second trench bottom region 204 may be provided in the floating mesa portion 60-2 located adjacent to the channel mesa portion 60-1.
  • FIG. 3B is a top view showing an example of the active portion 120 of the semiconductor device 100 of FIG. 3A. Explanations of configurations similar to those in the top view shown in FIG. 1B will be omitted where appropriate.
  • the emitter region 12 and contact region 15 are exposed on the top surface of the channel mesa portion 60-1, and a contact hole 54-1 is provided.
  • the base region 14 is exposed on the top surface of the floating mesa portion 60-2.
  • the floating mesa portion 60-2 does not have a contact hole 54-2.
  • the floating mesa portion 60-2 may have a contact hole 54-2.
  • the relationship between the length of the contact hole 54-2 and the length of the contact hole 54-1 may be the same as in Figure 1C.
  • FIG. 3C is a top view showing an example of the termination portion 122 of the semiconductor device 100 of FIG. 3A. Descriptions of configurations similar to those in the top view shown in FIG. 1D will be omitted where appropriate.
  • the gate trench portion 40 in this example has an extension portion 41 and a connection portion 43, and multiple dummy trench portions 30 are provided in the area surrounded by the extension portion 41 and the connection portion 43.
  • the dummy trench portion 30 in this example has an extension portion 31 but does not have a connection portion 33.
  • the floating mesa portion 60-2 in this example is electrically isolated from the base region 14 of the termination portion 122 by the extension portion 41 and connection portion 43 of the gate trench portion 40.
  • the semiconductor device 100 in this example does not have a hole extraction mesa portion 60-3, it does not have a connection portion 33 for separating the hole extraction mesa portion 60-3 and the floating mesa portion 60-2.
  • the dummy trench portion 30 in this example may have a connection portion 33. In that case, the configuration of the connection portion 33 may be the same as that shown in Figure 1D.
  • the floating mesa portion 60-2 does not have a contact hole 54-2 in the termination portion 122.
  • a contact hole 54-2 may be provided in the floating mesa portion 60-2 in the termination portion 122.
  • the relationship between the length of the contact hole 54-2 and the length of the contact hole 54-1 may be the same as in Figure 1E.
  • FIG. 4 shows the turn-on waveforms of the semiconductor device 100 according to the embodiment and the semiconductor device 200 according to the comparative example.
  • the vertical axis in the figure represents Vce and collector current Ic, and the horizontal axis represents time.
  • the solid line in the figure represents the waveform of the semiconductor device 100 according to the embodiment, and the dotted line represents the waveform of the comparative example.
  • the displacement current generated by the second trench bottom region 204 increases the gate-emitter voltage Vge and increases dI/dt. This increases the drop in Vce due to L (circuit inductance) ⁇ dI/dt. As a result, Vce decreases during turn-on, reducing turn-on losses.
  • the above effect was confirmed in both the semiconductor device 100 shown in Figures 1A to 1C and the semiconductor device 100 shown in Figures 3A to 3C.
  • FIG. 5 shows the Eon-dV/dt characteristics of the semiconductor device 100 shown in FIGS. 3A to 3C and the semiconductor device 200 according to the comparative example.
  • the vertical axis of FIG. 5 represents turn-on loss Eon, and the horizontal axis represents the rate of change of Vce during turn-on.
  • the gate-emitter voltage Vge rises due to the displacement current, resulting in a larger dI/dt. Accordingly, the drop in Vce also becomes larger.
  • the turn-on loss is significantly reduced compared to the semiconductor device 200, which has the same magnitude of dV/dt. In other words, the Eon-dV/dt characteristics are improved.
  • a similar trend was confirmed in the semiconductor device 100 shown in FIGS. 1A to 1C.
  • FIG. 6 shows the Eoff-Vce(sat) characteristics of the semiconductor device 100 shown in FIGS. 3A to 3C and the semiconductor device 200 according to the comparative example.
  • the vertical axis of FIG. 6 represents turn-off loss Eoff, and the horizontal axis represents Vce(sat).
  • the semiconductor device 100 has a floating mesa portion 60-2 (EE floating) as the third mesa portion, which enhances the IE effect and reduces Vce(sat). Therefore, in FIG. 6, Vce(sat) is significantly reduced compared to the semiconductor device 200, which has the same magnitude of turn-off loss. In other words, the Eoff-Vce(sat) characteristics are improved.
  • a similar trend was confirmed in the semiconductor device 100 shown in FIGS. 1A to 1C and in other examples with EE floating, which will be described later.
  • FIG. 7A is a cross-sectional view showing another example of a semiconductor device 100 according to an embodiment of the present invention.
  • the underside of the semiconductor substrate 10 is also omitted.
  • descriptions of configurations similar to those in FIG. 1A will be omitted where appropriate.
  • the semiconductor device 100 of this example has one gate trench portion 40 and two dummy trench portions 30 arranged periodically.
  • a second trench bottom region 204 is provided at the bottom end of at least one of the trench portions sandwiching the channel mesa portion 60-1.
  • at least a portion of the second mesa portion may be the channel mesa portion 60-1.
  • two channel mesa portions 60-1 and one floating mesa portion 60-2 are periodically arranged.
  • the trench portion provided between the two channel mesa portions 60-1 is the gate trench portion 40, and the other trench portions sandwiching the two channel mesa portions 60-1 are dummy trench portions 30.
  • the second trench bottom region 204 is provided at the bottom end 46 of the gate trench portion 40.
  • the semiconductor device 100 of this example also does not have a hole extraction mesa portion 60-3. Even with this configuration, the same effects as those in FIG. 1A or FIG. 3A can be obtained.
  • the semiconductor device 100 at least a portion of the third mesa portion may be a floating mesa portion 60-2.
  • the semiconductor device 100 of this example may also have an E-E floating.
  • at least a portion of the second mesa portion described above is a channel mesa portion 60-1
  • at least a portion of the third mesa portion may be a floating mesa portion 60-2. This enhances the IE effect and reduces Vce(sat).
  • the floating mesa portion 60-2 may not be provided with a second trench bottom region 204.
  • FIG. 7B is a top view showing an example of the active portion 120 of the semiconductor device 100 of FIG. 7A. Explanations of configurations similar to those in the top view shown in FIG. 1B will be omitted where appropriate.
  • the emitter region 12 and contact region 15 are also exposed on the top surface of the channel mesa portion 60-1, and a contact hole 54-1 is provided.
  • the base region 14 is exposed on the top surface of the floating mesa portion 60-2.
  • the floating mesa portion 60-2 also does not have a contact hole 54-2.
  • the floating mesa portion 60-2 may have a contact hole 54-2.
  • the relationship between the length of the contact hole 54-2 and the length of the contact hole 54-1 may be the same as in Figure 1C.
  • Figure 7C is a top view showing an example of the termination portion 122 of the semiconductor device 100 of Figure 7A. Descriptions of configurations similar to those in the top view shown in Figure 1D will be omitted where appropriate.
  • the semiconductor device 100 of this example also has an extension portion 41 and a connection portion 43 of the gate trench portion 40. A dummy trench portion 30 is provided in the area surrounded by the extension portion 41 and the connection portion 43.
  • the other dummy trench portions 30 are located outside the area surrounded by the extension portion 41 and connection portion 43. However, because the dummy trench portions 30 have connection portions 33, the mesa portions 60 sandwiched between the dummy trench portions 30 become floating mesa portions 60-2. In the channel mesa portion 60-1, the base region 14 is provided continuously from the termination portion 122 to the active portion 120.
  • the floating mesa portion 60-2 does not have a contact hole 54-2 in the termination portion 122.
  • a contact hole 54-2 may be provided in the floating mesa portion 60-2 of the termination portion 122.
  • the relationship between the length of the contact hole 54-2 and the length of the contact hole 54-1 may be the same as in Figure 1E.
  • FIG. 8A is a cross-sectional view showing another example of a semiconductor device 100 according to an embodiment of the present invention.
  • the underside of the semiconductor substrate 10 is also omitted.
  • descriptions of configurations similar to those in FIG. 1A will be omitted where appropriate.
  • the semiconductor device 100 of this example has two gate trench portions 40 and four dummy trench portions 30 arranged periodically.
  • a second trench bottom region 204 is provided at the bottom end of at least one of the trench portions sandwiching the channel mesa portion 60-1.
  • at least a portion of the second mesa portion is the channel mesa portion 60-1.
  • one floating mesa portion 60-2, one channel mesa portion 60-1, three hole-punching mesa portions 60-3, and one channel mesa portion 60-1 are periodically arranged in this order. With this configuration, the same effect as in Figure 1A can be achieved.
  • a second trench bottom region 204 may be provided at the lower end 36 of the dummy trench portion 30.
  • the second trench bottom region 204 is provided at the lower end 36 of one of the dummy trench portions 30 that sandwich the channel mesa portion 60-1.
  • the second trench bottom region 204 is provided at the lower end 36 of the dummy trench portion 30 that is located at the boundary between the channel mesa portion 60-1 and the floating mesa portion 60-3.
  • a second trench bottom region 204 may be provided in the channel mesa portion 60-1, which is the second mesa portion.
  • the second trench bottom region 204 may be provided across the entire width direction (X-axis direction) of the channel mesa portion 60-1.
  • the second trench bottom region 204 may be in contact with the adjacent gate trench portion 40.
  • At least a portion of the first mesa portion may be the floating mesa portion 60-2 (inter-G-G floating).
  • the first mesa portion sandwiched between the channel mesa portions 60-1 is the floating mesa portion 60-2.
  • the increase in Cgc due to inter-G-G floating is a different mechanism from the increase in Cgc due to the second trench bottom region 204 described above, so by applying them simultaneously, the Eon-dV/dt characteristics can be significantly improved.
  • FIG. 8B is a top view showing an example of the active portion 120 of the semiconductor device 100 of FIG. 8A. Descriptions of configurations similar to those in the top view shown in FIG. 1B will be omitted where appropriate.
  • the emitter region 12 and contact region 15 are exposed on the top surface of the channel mesa portion 60-1, and a contact hole 54-1 is provided.
  • the base region 14 is exposed on the top surface of the floating mesa portion 60-2.
  • the base region 14 is exposed on the top surface of the hole-punched mesa portion 60-3, and a contact hole 54-3 is provided.
  • the floating mesa portion 60-2 also does not have a contact hole 54-2.
  • the floating mesa portion 60-2 may have a contact hole 54-2.
  • the relationship between the length of the contact hole 54-2 and the length of the contact hole 54-1 or contact hole 54-3 may be the same as in Figure 1C.
  • Figure 8C is a top view showing an example of the termination portion 122 of the semiconductor device 100 of Figure 8A. Descriptions of configurations similar to those in the top view shown in Figure 1D will be omitted where appropriate.
  • the semiconductor device 100 of this example also has an extension portion 41 and a connection portion 43 of the gate trench portion 40, and a floating mesa portion 60-2 is formed in the area surrounded by the extension portion 41 and the connection portion 43. In other words, the floating mesa portion 60-2 is electrically isolated from the base region 14 of the termination portion 122.
  • the dummy trench portion 30 has an extension portion 31 and a connection portion 33, and a hole-removing mesa portion 60-3 is formed in the area surrounded by the extension portion 31 and the connection portion 33.
  • the hole-removing mesa portion 60-3 is electrically isolated from the base region 14 of the termination portion 122.
  • other hole-removing mesa portions 60-3 are not surrounded by the extension portion and the connection portion, and are at the same potential as the base region 14 of the termination portion 122.
  • other extension portions 31 and connection portions 33 may be provided in the area surrounded by the extension portion 31 and the connection portion 33.
  • the connection portion 33 may not be provided.
  • the floating mesa portion 60-2 does not have a contact hole 54-2 in the termination portion 122.
  • a contact hole 54-2 may be provided in the floating mesa portion 60-2 of the termination portion 122.
  • the relationship between the length of the contact hole 54-2 and the lengths of the contact holes 54-1 and 54-3 may be the same as in Figure 1E.
  • FIGS. 9A and 9B are diagrams showing the turn-on waveforms of the semiconductor device 100 of the example and the semiconductor device 200 of the comparative example.
  • the vertical axis in the diagrams represents Vce and collector current Ic, and the horizontal axis represents time.
  • the solid line in the diagrams represents the waveform of the semiconductor device 100 of the example, and the dotted line represents the waveform of the comparative example.
  • the gate resistance Rg values of semiconductor device 100 and semiconductor device 200 are the same.
  • Cgc increases in semiconductor device 100, and therefore the change over time (dV/dt) of the collector-emitter voltage Vce at turn-on is gentler than in semiconductor device 200.
  • Figure 9B shows the turn-on waveform when the magnitude of dV/dt is made uniform by adjusting the gate resistance Rg.
  • the value of gate resistance Rg of semiconductor device 100 is smaller than the value of gate resistance Rg of semiconductor device 200.
  • switching operation is faster and turn-on loss can be reduced.
  • the above effect was also confirmed in all other semiconductor devices 100. Note that in order to explain the magnitude of dV/dt, Figures 9A and 9B do not show the drop in Vce described in Figure 4, but in reality, a drop in Vce may also appear.
  • Figure 10 shows the Eon-dV/dt characteristics of the semiconductor device 100 shown in Figures 8A to 8C and the semiconductor device 200 according to the comparative example.
  • the vertical axis of Figure 10 represents turn-on loss Eon, and the horizontal axis represents the rate of change of Vce during turn-on.
  • the gate-emitter voltage Vge rises due to the displacement current, resulting in a large dI/dt.
  • the value of gate resistance Rg can be reduced.
  • turn-on loss is significantly reduced compared to the semiconductor device 200 with the same magnitude of dV/dt. For example, when comparing at a certain value of dV/dt, turn-on loss is reduced by as much as 51%.
  • FIG. 11A is a cross-sectional view showing another example of a semiconductor device 100 according to an embodiment of the present invention.
  • the underside of the semiconductor substrate 10 is also omitted.
  • descriptions of configurations similar to those in FIG. 1A will be omitted where appropriate.
  • the semiconductor device 100 of this example has three gate trench portions 40 and four dummy trench portions 30 arranged periodically.
  • a second trench bottom region 204 is provided at the lower end of at least one of the trench portions sandwiching the channel mesa portion 60-1.
  • at least a portion of the second mesa portion is the channel mesa portion 60-1.
  • one channel mesa portion 60-1, two floating mesa portions 60-2, one channel mesa portion 60-1, and three floating mesa portions 60-2 are periodically arranged in this order.
  • a second trench bottom region 204 is provided at the lower end 46 of one of the gate trench portions 40 sandwiching the channel mesa portion 60-1.
  • the second trench bottom region 204 is provided at the lower end 46 of the gate trench portion 40 located at the boundary between the channel mesa portion 60-1 and the floating mesa portion 60-2. With this configuration, the same effect as in Figure 1A can be obtained.
  • the semiconductor device 100 in this example does not have a hole-punched mesa portion 60-3.
  • At least a portion of the third mesa portion may be a floating mesa portion 60-2 (EE floating).
  • the three third mesa portions between the channel mesa portion 60-1, which is the second mesa portion are floating mesa portions 60-2. This allows carriers to accumulate on the top surface 21 side, reducing Vce(sat).
  • At least a portion of the first mesa portion may be a floating mesa portion 60-2 (floating between G and G).
  • the two first mesa portions sandwiched between the channel mesa portion 60-1 are floating mesa portions 60-2. As described above, this increases Cgc, further improving turn-on loss.
  • FIG. 11B is a top view showing an example of the active portion 120 of the semiconductor device 100 of FIG. 11A. Explanations of configurations similar to those in the top view shown in FIG. 1B will be omitted where appropriate.
  • the emitter region 12 and contact region 15 are exposed on the top surface of the channel mesa portion 60-1, and a contact hole 54-1 is provided.
  • the base region 14 is exposed on the top surface of the floating mesa portion 60-2.
  • the floating mesa portion 60-2 also does not have a contact hole 54-2.
  • the floating mesa portion 60-2 may have a contact hole 54-2.
  • the relationship between the length of the contact hole 54-2 and the length of the contact hole 54-1 or contact hole 54-3 may be the same as in Figure 1C.
  • FIG. 11C is a top view showing an example of the termination portion 122 of the semiconductor device 100 of FIG. 11A. Descriptions of configurations similar to those in the top view shown in FIG. 1D will be omitted where appropriate.
  • the semiconductor device 100 of this example also has an extension portion 41 and a connection portion 43 of the gate trench portion 40, and two floating mesas 60-2 and the gate trench portion 40 are formed in the area surrounded by the extension portion 41 and the connection portion 43. In other words, the two floating mesas 60-2 are electrically isolated from the base region 14 of the termination portion 122.
  • the dummy trench portion 30 has an extension portion 31 and a connection portion 33, and three floating mesa portions 60-2 and the dummy trench portion 30 are formed in the area surrounded by the extension portion 31 and the connection portion 33.
  • the three floating mesa portions 60-2 are electrically isolated from the base region 14 of the termination portion 122.
  • the dummy trench portion 30 also has two extension portions 31 and a connection portion 33.
  • the extension portions 31 do not have to be connected by the connection portions 33 as shown in Figure 3C.
  • the floating mesa portion 60-2 does not have a contact hole 54-2 in the termination portion 122.
  • a contact hole 54-2 may be provided in the floating mesa portion 60-2 of the termination portion 122.
  • the relationship between the length of the contact hole 54-2 and the length of the contact hole 54-1 may be the same as in Figure 1E.
  • FIG. 12 shows the Eon-dV/dt characteristics of the semiconductor device 100 shown in FIGS. 11A to 11C and the semiconductor device 200 according to the comparative example.
  • the vertical axis of FIG. 12 represents turn-on loss Eon, and the horizontal axis represents the rate of change of Vce during turn-on.
  • the gate-emitter voltage Vge rises due to the displacement current, resulting in a large dI/dt.
  • the value of gate resistance Rg can be reduced.
  • turn-on loss is significantly reduced compared to the semiconductor device 200 with the same magnitude of dV/dt. For example, when comparing at a certain value of dV/dt, turn-on loss is reduced by as much as 42%.

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Abstract

半導体基板と、複数のトレンチ部と、複数のメサ部と、エミッタ電極と、コンタクトホールが形成された層間絶縁膜とを備え、複数の前記メサ部は、前記半導体基板の上面に設けられた第１導電型のエミッタ領域および前記エミッタ領域と前記ドリフト領域との間に設けられた第２導電型のベース領域を有し、前記コンタクトホールによって前記エミッタ電極と接続されたチャネルメサ部と、上方に前記コンタクトホールが設けられていないか、または、上方の前記コンタクトホールの長さが前記チャネルメサ部の上方の前記コンタクトホールの長さよりも短いフローティングメサ部を含み、前記チャネルメサ部を挟む少なくとも一方の前記トレンチ部の下端には、前記ベース領域よりも高濃度の第２導電型の第２トレンチボトム領域が設けられている半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタが設けられた半導体装置が知られている（例えば、特許文献１または２参照）。
［先行技術文献］
［特許文献］
　［特許文献１］　国際公開第２０１５／０２２９８９号
　［特許文献２］　特開２０１９－９１８９２号公報
一般的開示
（解決しようとする課題）
　半導体装置においては、ターンオン損失を減少させることが好ましい。
（課題を解決するための手段）
　上記課題を解決するために、本発明の一つの態様においては、半導体装置を提供する。上記半導体装置は、上面を有し、第１導電型のドリフト領域が設けられた半導体基板と、前記半導体基板の前記上面から内部に向かって設けられ、延伸方向に延伸する複数のトレンチ部と、２つの前記トレンチ部に挟まれた領域である複数のメサ部と、前記半導体基板の前記上面の上方に設けられたエミッタ電極と、前記半導体基板の前記上面と前記エミッタ電極の間に設けられ、コンタクトホールが形成された層間絶縁膜とを備えてよい。上記いずれかの半導体装置において、複数の前記メサ部は、前記半導体基板の前記上面に設けられた第１導電型のエミッタ領域および前記エミッタ領域と前記ドリフト領域との間に設けられた第２導電型のベース領域を有し、前記コンタクトホールによって前記エミッタ電極と接続されたチャネルメサ部を含んでよい。上記いずれかの半導体装置において、複数の前記メサ部は、上方に前記コンタクトホールが設けられていないか、または、前記延伸方向における上方の前記コンタクトホールの長さが前記チャネルメサ部の上方の前記コンタクトホールの長さよりも短いフローティングメサ部を含んでよい。上記いずれかの半導体装置において、前記チャネルメサ部を挟む少なくとも一方の前記トレンチ部の下端には、前記ベース領域よりも高濃度の第２導電型の第２トレンチボトム領域が設けられていてよい。
　上記いずれかの半導体装置において、少なくとも一部の前記フローティングメサ部には、前記第２トレンチボトム領域が設けられていなくてよい。
　上記いずれかの半導体装置において、少なくとも一部の前記チャネルメサ部の幅方向の全体にわたって、前記第２トレンチボトム領域が設けられていてよい。
　上記いずれかの半導体装置において、前記トレンチ部はゲートトレンチ部とダミートレンチ部を有してよい。上記いずれかの半導体装置において、複数の前記メサ部は、前記ゲートトレンチ部と前記ダミートレンチ部とに挟まれた第２メサ部を含んでよい。上記いずれかの半導体装置において、前記第２メサ部の少なくとも一部がチャネルメサ部であってよい。
　上記いずれかの半導体装置において、前記ダミートレンチ部の下端に前記第２トレンチボトム領域が設けられていてよい。
　上記いずれかの半導体装置において、前記トレンチ部は複数の前記ダミートレンチ部を有してよい。上記いずれかの半導体装置において、複数の前記メサ部は、２つの前記ダミートレンチ部に挟まれた第３メサ部を含んでよい。上記いずれかの半導体装置において、前記第３メサ部の少なくとも一部が前記フローティングメサ部であってよい。
　上記いずれかの半導体装置において、前記トレンチ部は複数のゲートトレンチ部を有してよい。上記いずれかの半導体装置において、複数の前記メサ部は、２つの前記ゲートトレンチ部に挟まれた第１メサ部を含んでよい。上記いずれかの半導体装置において、前記第１メサ部の少なくとも一部が前記フローティングメサ部であってよい。
　上記いずれかの半導体装置において、前記トレンチ部は複数のゲートトレンチ部を有してよい。上記いずれかの半導体装置において、複数の前記メサ部は、２つの前記ゲートトレンチ部に挟まれた第１メサ部を含んでよい。上記いずれかの半導体装置において、前記第１メサ部の少なくとも一部が前記チャネルメサ部であってよい。
　上記いずれかの半導体装置において、前記トレンチ部はダミートレンチ部を有してよい。上記いずれかの半導体装置において、複数の前記メサ部は、前記ゲートトレンチ部と前記ダミートレンチ部とに挟まれた第２メサ部を含んでよい。上記いずれかの半導体装置において、前記第２メサ部の少なくとも一部が前記フローティングメサ部であってよい。
　上記いずれかの半導体装置において、前記トレンチ部は複数の前記ダミートレンチ部を有してよい。上記いずれかの半導体装置において、複数の前記メサ部は、２つの前記ダミートレンチ部に挟まれた第３メサ部を含んでよい。上記いずれかの半導体装置において、前記第３メサ部の少なくとも一部が前記フローティングメサ部であってよい。
　上記いずれかの半導体装置において、前記チャネルメサ部の隣に位置する前記フローティングメサ部に前記第２トレンチボトム領域が設けられていてよい。
　上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の一例を示す断面図である。 実施形態に係る半導体装置１００の活性部１２０の一例を示す上面図である。 実施形態に係る半導体装置１００の活性部１２０の他の例を示す上面図である。 実施形態に係る半導体装置１００の終端部１２２の一例を示す上面図である。 実施形態に係る半導体装置１００の終端部１２２の他の例を示す上面図である。 比較例に係る半導体装置２００を示す断面図である。 本発明の一つの実施形態に係る半導体装置１００の他の例を示す断面図である。 図３Ａの半導体装置１００の活性部１２０の一例を示す上面図である。 図３Ａの半導体装置１００の終端部１２２の一例を示す上面図である。 実施例に係る半導体装置１００と比較例に係る半導体装置２００のターンオン波形を示す図である。 図３Ａから図３Ｃに示す半導体装置１００と比較例に係る半導体装置２００のＥｏｎ－ｄＶ／ｄｔ特性を示す図である。 図３Ａから図３Ｃに示す半導体装置１００と比較例に係る半導体装置２００のＥｏｆｆ－Ｖｃｅ（ｓａｔ）特性を示す図である。 本発明の一つの実施形態に係る半導体装置１００の他の例を示す断面図である。 図７Ａの半導体装置１００の活性部１２０の一例を示す上面図である。 図７Ａの半導体装置１００の終端部１２２の一例を示す上面図である。 本発明の一つの実施形態に係る半導体装置１００の他の例を示す断面図である。 図８Ａの半導体装置１００の活性部１２０の一例を示す上面図である。 図８Ａの半導体装置１００の終端部１２２の一例を示す上面図である。 実施例における半導体装置１００と比較例における半導体装置２００のターンオン波形を示す図である。 実施例における半導体装置１００と比較例における半導体装置２００のターンオン波形を示す図である。 図８Ａから図８Ｃに示す半導体装置１００と比較例に係る半導体装置２００のＥｏｎ－ｄＶ／ｄｔ特性を示す図である。 本発明の一つの実施形態に係る半導体装置１００の他の例を示す断面図である。 図１１Ａの半導体装置１００の活性部１２０の一例を示す上面図である。 図１１Ａの半導体装置１００の終端部１２２の一例を示す上面図である。 図１１Ａから図１１Ｃに示す半導体装置１００と比較例に係る半導体装置２００のＥｏｎ－ｄＶ／ｄｔ特性を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
　本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
　半導体基板の深さ方向における中心から、半導体基板の上面までの領域を、上面側と称する場合がある。同様に、半導体基板の深さ方向における中心から、半導体基板の下面までの領域を、下面側と称する場合がある。
　本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
　本明細書においては、不純物がドーピングされたドーピング領域の導電型をｐ型またはｎ型として説明している。ｎ型の導電型を第１導電型、ｐ型の導電型を第２導電型とする場合があるが、対応する導電型は逆であってもよい。本明細書においては、不純物とは、特にｎ型のドナーまたはｐ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、ｎ型の導電型を示す半導体またはｐ型の導電型を示す半導体とすることを意味する。
　本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。本明細書では、ネット・ドーピング濃度を単にドーピング濃度と記載する場合がある。
　本明細書においてｐ＋型またはｎ＋型と記載した場合、ｐ型またはｎ型よりもドーピング濃度が高いことを意味し、ｐ－型またはｎ－型と記載した場合、ｐ型またはｎ型よりもドーピング濃度が低いことを意味する。また、本明細書においてｐ＋＋型またはｎ＋＋型と記載した場合には、ｐ＋型またはｎ＋型よりもドーピング濃度が高いことを意味する。本明細書の単位系は、特に断りがなければＳＩ単位系である。長さの単位をｃｍで表示することがあるが、諸計算はメートル（ｍ）に換算してから行ってよい。
　図１Ａは、本発明の一つの実施形態に係る半導体装置１００の一例を示す断面図である。本明細書では、半導体装置１００にトランジスタ素子としてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）が設けられている場合を例に説明する。ただし、半導体装置１００には、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ－Ｔｒａｎｓｉｓｔｏｒ）が設けられていてもよい。図１Ａにおいては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
　半導体装置１００は、半導体基板１０、層間絶縁膜３８およびエミッタ電極５２を備える。半導体基板１０は、半導体材料で形成された基板である。一例として半導体基板１０はシリコン基板である。半導体基板１０は上面２１を有する。図１Ａでは、半導体基板１０の上面２１側の構成を示しており、下面側の図示は省略している。
　層間絶縁膜３８は、半導体基板１０の上面２１とエミッタ電極５２の間に設けられている。層間絶縁膜３８は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。層間絶縁膜３８には、コンタクトホール５４が形成されている。コンタクトホール５４は、層間絶縁膜３８を貫通して設けられている貫通孔である。
　エミッタ電極５２は、半導体基板１０の上面２１の上方に設けられている。本例のエミッタ電極５２は層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、コンタクトホール５４を介して、半導体基板１０の上面２１と接続している。エミッタ電極５２は、一例としてアルミニウム－シリコン合金である。
　半導体基板１０には、ｎ－型のドリフト領域１８が設けられている。ドリフト領域１８は、半導体基板１０へのドーピングが行われず残存した領域であってよい。図示していないが、半導体基板１０の下面側には、下面に接して第２導電型のコレクタ領域が設けられている。また、コレクタ領域に接してコレクタ電極が設けられている。ドリフト領域１８とコレクタ領域との間には、ドリフト領域１８より不純物濃度の高い第１導電型のフィールドストップ層（ＦＳ層）が設けられてよい。
　半導体基板１０は、半導体基板１０の上面２１から内部に向かって設けられた複数のトレンチ部を有する。トレンチ部は、ゲートトレンチ部４０を含んでよく、ダミートレンチ部３０を含んでよい。ゲートトレンチ部４０は、ゲート電圧が印加されるトレンチ部である。ダミートレンチ部３０は、他の断面においてエミッタ電極５２と接続している。図１Ａおよび以降の図において、ゲートトレンチ部をＧとし、ダミートレンチ部をＥと表示する。また、図１Ａでは、トレンチ部にハッチングを付している。
　本例のトレンチ部は複数のゲートトレンチ部４０と複数のダミートレンチ部３０を有する。各トレンチ部は、配列方向（Ｘ軸方向）に配列し、延伸方向（Ｙ軸方向）に延伸している。図１Ａでは、３本のゲートトレンチ部４０と４本のダミートレンチ部が周期的に配列している。
　配列方向において各トレンチ部の間には、メサ部６０が設けられている。メサ部６０は、半導体基板１０の内部において、２つのトレンチ部に挟まれた領域を指す。一例としてメサ部６０の上端は半導体基板１０の上面２１である。メサ部６０の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部６０は、半導体基板１０の上面２１において、トレンチ部に沿って延伸方向（Ｙ軸方向）に延伸して設けられている。
　本例の半導体基板１０には複数のメサ部６０が設けられている。複数のメサ部６０は、チャネルメサ部６０－１、フローティングメサ部６０－２およびホール抜きメサ部６０－３を含む。
　チャネルメサ部６０－１は、ｎ＋型のエミッタ領域１２およびｐ型のベース領域１４を有する。エミッタ領域１２およびベース領域１４は、半導体基板１０の上面２１側から順番に設けられている。ベース領域１４の下方にはドリフト領域１８が設けられている。チャネルメサ部６０には、ｎ＋型の蓄積領域１６が設けられてもよい。蓄積領域１６は、ベース領域１４とドリフト領域１８との間に配置される。
　エミッタ領域１２は半導体基板１０の上面２１に設けられた第１導電型の領域である。エミッタ領域１２は半導体基板１０の上面２１に露出しており、且つ、ゲートトレンチ部４０と接して設けられている。エミッタ領域１２は、チャネルメサ部６０－１の両側のトレンチ部と接していてよい。エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度が高い。
　ベース領域１４は、エミッタ領域１２とドリフト領域１８との間に設けられた第２導電型の領域である。本例のベース領域１４は、エミッタ領域１２と接して設けられている。ベース領域１４は、チャネルメサ部６０－１の両側のトレンチ部と接していてよい。
　蓄積領域１６は、ベース領域１４とドリフト領域１８との間に設けられた第１導電型の領域である。蓄積領域１６は、ドリフト領域１８よりもドーピング濃度が高いｎ＋型の領域である。ドリフト領域１８とベース領域１４との間に高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、コレクタエミッタ間飽和電圧Ｖｃｅ（ｓａｔ）を低減できる。蓄積領域１６は、チャネルメサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。
　ゲートトレンチ部４０は、半導体基板１０の上面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
　ゲートトレンチ部４０は、深さ方向において、ベース領域１４よりも長く設けられてよい。ゲート導電部４４は、深さ方向において、ベース領域１４よりも長く設けられてよい。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定のゲート電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。これにより、エミッタ電極５２とコレクタ電極（不図示）の間に主電流が流れる。
　ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同様の構造を有してよい。すなわち、ダミートレンチ部３０は、半導体基板１０の上面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー導電部３４は、他の断面においてエミッタ電極５２に電気的に接続されている。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。
　本例のゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。本明細書では、ゲートトレンチ部４０の下端４６の深さ位置をＺｔとする。ゲートトレンチ部４０の下端４６の深さ位置は、ダミートレンチ部３０の下端３６の深さ位置と同一であってよい。
　チャネルメサ部６０－１は、コンタクトホール５４によってエミッタ電極５２と接続されている。チャネルメサ部６０－１は、エミッタ電極５２と接続され、エミッタ領域１２が設けられ、且つ、メサ部６０を挟む少なくとも一方のトレンチ部がゲートトレンチ部４０であるメサ部６０であってよい。チャネルメサ部６０－１は、２つのゲートトレンチ部４０に挟まれていてもよい。
　フローティングメサ部６０－２は、ベース領域１４および蓄積領域１６を有する。フローティングメサ部６０－２は、エミッタ領域１２を有してよく、有さなくてもよい。本例のフローティングメサ部６０－２は、チャネルメサ部６０－１の隣に連続して２つ設けられている。
　フローティングメサ部６０－２は、上方にコンタクトホール５４が設けられていないか、または、延伸方向（Ｙ軸方向）における上方のコンタクトホール５４の長さがチャネルメサ部６０－１の上方のコンタクトホール５４の長さよりも短い。図１Ａに示す断面では、フローティングメサ部６０－２の上方にコンタクトホール５４は設けられていない。フローティングメサ部６０－２を設けることで、ＩＥ効果を促進でき、Ｖｃｅ（ｓａｔ）を低減できる。
　ホール抜きメサ部６０－３は、ベース領域１４および蓄積領域１６を有する。ホール抜きメサ部６０－３は、エミッタ領域１２を有してよく、有さなくてもよい。本例のホール抜きメサ部６０－３は、フローティングメサ部６０－２の隣に設けられている。
　ホール抜きメサ部６０－３は、チャネルが形成されず、且つ、コンタクトホール５４によってエミッタ電極５２と接続されたメサ部６０である。ホール抜きメサ部６０－３は、半導体装置１００のターンオン時に下面側から注入されたホールを引き抜く。ホール抜きメサ部６０－３は、エミッタ電極５２と接続されており、且つ、エミッタ領域１２が設けられていないメサ部６０であってよい。ホール抜きメサ部６０－３は、エミッタ電極５２と接続されており、且つ、ダミートレンチ部３０に挟まれているメサ部であってもよい。
　複数のメサ部６０は、チャネルメサ部６０－１、フローティングメサ部６０－２、ホール抜きメサ部６０－３の少なくとも１つを有してよく、いずれか２つを有してもよい。本例の半導体装置１００は、１つのチャネルメサ部６０－１と２つのフローティングメサ部６０－２と１つのホール抜きメサ部６０－３が周期的に配列している。
　本例の半導体装置１００は、トレンチ部の下端に設けられた第２導電型の第２トレンチボトム領域２０４を備える。第２トレンチボトム領域２０４は、ベース領域１４よりも高濃度のｐ型の領域である。第２トレンチボトム領域２０４は、チャネルメサ部６０－１を挟む少なくとも一方のトレンチ部の下端に設けられてよい。図１Ａでは、チャネルメサ部６０－１を挟む一方のゲートトレンチ部４０の下端４６に第２トレンチボトム領域２０４が設けられている。具体的には、チャネルメサ部６０－１とフローティングメサ部６０－２との境界に位置するゲートトレンチ部４０の下端４６に第２トレンチボトム領域２０４が設けられている。
　ゲートトレンチ部４０の下端４６は、ゲートトレンチ部４０のうち、半導体基板１０の上面２１から最も離れた部分を指す。図１Ａの例では、ゲートトレンチ部４０の下端４６は、Ｘ軸方向におけるゲートトレンチ部４０の中央に配置されている。また、ダミートレンチ部３０の下端３６は、ダミートレンチ部３０のうち、半導体基板１０の上面２１から最も離れた部分を指す。図１Ａの例では、ダミートレンチ部３０の下端３６は、Ｘ軸方向におけるダミートレンチ部３０の中央に配置されている。
　第２トレンチボトム領域２０４を設けることで、ゲートコレクタ間容量Ｃｇｃが増大する。その結果、ターンオン時のコレクタエミッタ間電圧Ｖｃｅの時間変化（ｄＶｃｅ／ｄｔ）が緩やかになるため、ｄＶｃｅ／ｄｔの大きさを揃えた時のゲート抵抗Ｒｇが小さくなり、ターンオン損失を低減することができる。また、第２トレンチボトム領域２０４を設けることで、ゲートトレンチ部４０の下端４６の電界を緩和することができる。
　第２トレンチボトム領域２０４の少なくとも一部分が、上面視においてトレンチ部の下端と重なる位置に設けられ、且つ、Ｚ軸方向において下端よりも下方に配置されてよい。第２トレンチボトム領域２０４は、上面視において下端と重ならない部分を含んでいてよい。第２トレンチボトム領域２０４は、下端よりも上方に設けられた部分を含んでいてもよい。第２トレンチボトム領域２０４は、下端と接している。図１Ａの例では、第２トレンチボトム領域２０４は、ゲートトレンチ部４０において、下端４６を含む曲面部分の全体と接している。
　第２トレンチボトム領域２０４は、トレンチ部の溝構造を形成した後、且つ、導電部を形成する前に、当該溝構造の下端近傍にｐ型のドーパントを注入することで形成してよい。ただし、連続して配列された３つのゲートトレンチ部４０のうち、中央のゲートトレンチ部４０の下端４６にはｐ型のドーパントが注入されなくてよい。
　第２トレンチボトム領域２０４は、エミッタ電極５２やゲート導電部４４，コレクタ電極等の電極に対して電気的にフローティングである。第２トレンチボトム領域２０４と電極との間には、ｎ型の領域および絶縁膜の少なくとも一方が配置されている。つまり、第２トレンチボトム領域２０４と電極とは、ｐ型の領域および導電材料だけで接続されていない。第２トレンチボトム領域２０４のドーピング濃度は一例として１×１０１５ｃｍ－３以上、１×１０１７ｃｍ－３以下である。
　第２トレンチボトム領域２０４は、ベース領域１４および蓄積領域１６とは離れて配置されてよい。本例の深さ方向における第２トレンチボトム領域２０４と蓄積領域１６との間には、ドリフト領域１８が設けられている。
　半導体装置１００は、１つ以上の第２トレンチボトム領域２０４を有する。半導体装置１００は、複数の第２トレンチボトム領域２０４を有してよい。本例の半導体装置１００では、隣接する２つのチャネルメサ部６０－１を挟むゲートトレンチ部４０のうち、外側の２つのゲートトレンチ部４０の下端４６に第２トレンチボトム領域２０４が設けられている。複数の第２トレンチボトム領域２０４は、互いに接していなくてよい。
　半導体装置１００の少なくとも１つのトレンチ部に第２トレンチボトム領域２０４が設けられてよく、１０％以上のトレンチ部に第２トレンチボトム領域２０４が設けられてよく、２０％以上のトレンチ部に第２トレンチボトム領域２０４が設けられてよい。半導体装置１００の５０％以下のトレンチ部に第２トレンチボトム領域２０４が設けられてよい。
　下端に第２トレンチボトム領域２０４が設けられたトレンチ部を対応するトレンチ部とすると、それぞれの第２トレンチボトム領域２０４は、対応するトレンチ部の隣に配置されたトレンチ部（本例ではゲートトレンチ部４０およびダミートレンチ部３０）の下端の下方まで延伸していてよく、延伸していなくてもよい。それぞれの第２トレンチボトム領域２０４は、隣のトレンチ部と接していてよく、接していなくてもよい。
　少なくとも一部のチャネルメサ部６０－１に第２トレンチボトム領域２０４が設けられていてよい。少なくとも一部のチャネルメサ部６０－１の幅方向（Ｘ軸方向）の全体にわたって、第２トレンチボトム領域２０４が設けられていてよい。少なくとも一部のフローティングメサ部６０－２に第２トレンチボトム領域２０４が設けられていてよい。少なくとも一部のフローティングメサ部６０－２の幅方向（Ｘ軸方向）の全体にわたって、第２トレンチボトム領域２０４が設けられていてよい。
　ただし、少なくとも一部のフローティングメサ部６０－２には、第２トレンチボトム領域２０４が設けられていなくてよい。少なくとも一部のチャネルメサ部６０－１には、第２トレンチボトム領域２０４が設けられていなくてよい。少なくとも一部のホール抜きメサ部６０－３には、第２トレンチボトム領域２０４が設けられていなくてよい。
　チャネルメサ部６０－１を挟むゲートトレンチ部４０を挟んで隣りあうメサ部６０はフローティングメサ部６０－２であってよい。当該フローティングメサ部６０－２はゲートトレンチ部４０とダミートレンチ部３０とに挟まれていてよい（図中のＧＥ間フローティング）。これにより、ゲートエミッタ間容量Ｃｇｅが低減し、ゲートコレクタ間容量Ｃｇｃが増大する。その結果、上記同様にｄＶｃｅ／ｄｔが緩やかになるため、ｄＶｃｅ／ｄｔの大きさを揃えた時のゲート抵抗Ｒｇが小さくなり、ターンオン損失を低減することができる。また、ターンオン時のｄＩ／ｄｔが大きくなるため、Ｌ（回路のインダクタンス）・ｄＩ／ｄｔによるＶｃｅの落ち込みが大きくなる。これによっても、ターンオン損失を低減することができる。当該フローティングメサ部６０－２に第２トレンチボトム領域２０４が設けられていてよい。
　上記フローティングメサ部６０－２と隣りあうメサ部６０であって、上記チャネルメサ部６０－１とは反対側に設けられたメサ部６０は、フローティングメサ部６０－２であってよい。当該フローティングメサ部６０－２は、２つのダミートレンチ部に挟まれていてよい（図中のＥＥ間フローティング）。これによって、ＩＥ効果が高まり、Ｖｃｅ（ｓａｔ）を低減できる。
　半導体装置１００は、トレンチ部の下端に設けられた第１導電型の第１トレンチボトム領域２０２を備えてよい。第１トレンチボトム領域２０２は、ドリフト領域１８よりも高濃度のｎ型の領域である。第１トレンチボトム領域２０２はホール抜きメサ部６０－３を挟む少なくとも一方のトレンチ部の下端に設けられてよい。図１Ａでは、ホール抜きメサ部６０－３を挟む２つのダミートレンチ部３０のそれぞれの下端３６に第１トレンチボトム領域２０２が設けられている。具体的には、フローティングメサ部６０－２とホール抜きメサ部６０－３との境界に位置するダミートレンチ部３０の下端３６に第１トレンチボトム領域２０２が設けられている。
　半導体装置１００をターンオンさせる際、ホールは下面から上面２１に向かって流れる。チャネルメサ部６０－１にはゲートトレンチ部４０のゲート電圧があるのでホールはチャネルメサ部６０－１に向かいにくく、ホール抜きメサ部６０－３に向かいやすい。ホール抜きメサ部６０－３に第１トレンチボトム領域２０２を設けることで、ホール抜きメサ部６０－３からホールが抜けにくくなり、蓄積されやすくなる。蓄積されたホールにより変位電流が生じ、ゲート電圧が持ち上がる（自己充電）ことにより、ターンオン時のｄＩ／ｄｔを早くできる。その結果、ターンオン時に発生する損失を低減させることができる。
　第１トレンチボトム領域２０２も第２トレンチボトム領域２０４と同様に、トレンチ部の溝構造を形成した後、且つ、導電部を形成する前に、当該溝構造の下端近傍にｎ型のドーパントを注入することで形成してよい。第２トレンチボトム領域２０４のドーピング濃度と第１トレンチボトム領域２０２のドーピング濃度は同一であってよい。ただし、第１トレンチボトム領域２０２は設けられなくてもよい。
　本明細書では、２つのゲートトレンチ部４０に挟まれたメサ部６０を第１メサ部とする。同様に、ゲートトレンチ部４０とダミートレンチ部３０とに挟まれたメサ部６０を第２メサ部と、２つのダミートレンチ部３０に挟まれたメサ部６０を第３メサ部とする。すなわち、複数のメサ部６０は、第１メサ部、第２メサ部および第３メサ部を含む。
　第１メサ部の少なくとも一部がチャネルメサ部６０－１であってよい。当該チャネルメサ部６０－１を挟む少なくとも一方のトレンチ部の下端に第２トレンチボトム領域２０４が設けられていてよい。全ての第１メサ部がチャネルメサ部６０－１であってよい。第２トレンチボトム領域２０４は少なくとも一部の第１メサ部に設けられてよく、少なくとも一部の第１メサ部の幅方向（Ｘ軸方向）の全体にわたって設けられてよい。ただし、第１メサ部は設けられなくともよい。この場合、第２メサ部の少なくとも一部がチャネルメサ部６０－１となる。
　第２メサ部の少なくとも一部がフローティングメサ部６０－２であってよい。上述の第１メサ部の少なくとも一部がチャネルメサ部６０－１である場合に、第２メサ部の少なくとも一部がフローティングメサ部６０－２であってよい。第１メサ部の隣に設けられた第２メサ部がフローティングメサ部６０－２（ＧＥ間フローティング）であってよい。これによって、上述の通り、ターンオン損失を低減することができる。全ての第２メサ部がフローティングメサ部６０－２であってよい。第２トレンチボトム領域２０４は少なくとも一部の第２メサ部に設けられてよく、少なくとも一部の第２メサ部の幅方向（Ｘ軸方向）の全体にわたって設けられてよい。
　第３メサ部の少なくとも一部がフローティングメサ部６０－２であってよい。上述の第１メサ部の少なくとも一部がチャネルメサ部６０－１であり、且つ、第２メサ部の少なくとも一部がフローティングメサ部６０－２である場合に、第３メサ部の少なくとも一部がフローティングメサ部６０－２であってよい。第２メサ部の隣に設けられた第３メサ部がフローティングメサ部６０－２（ＥＥ間フローティング）であってよい。これによって、ＩＥ効果が高まり、Ｖｃｅ（ｓａｔ）を低減できる。全ての第３メサ部がフローティングメサ部６０－２であってもよい。ただし、他の第３メサ部は、コンタクトホール５４を介してエミッタ電極５２と接していてよい。第３メサ部の一部は、ホール抜きメサ部６０－３であってよい。
　チャネルメサ部６０－１の隣に位置するフローティングメサ部６０－２に第２トレンチボトム領域２０４が設けられてよい。上述の第１メサ部の少なくとも一部がチャネルメサ部６０－１である場合、第２メサ部の少なくとも一部がフローティングメサ部６０－２である場合、および第３メサ部の少なくとも一部がフローティングメサ部６０－２である場合のいずれの場合、またはいずれの場合が組み合わせられた場合においても、チャネルメサ部６０－１の隣に位置するフローティングメサ部６０－２に第２トレンチボトム領域２０４が設けられてよい。
　図１Ｂは、実施形態に係る半導体装置１００の活性部１２０の一例を示す上面図である。活性部１２０とは、半導体装置１００において主電流が流れる領域であってよく、後述するトレンチ部の延伸方向（Ｙ軸方向）においてチャネルメサ部６０－１の最も外側に設けられたエミッタ領域１２よりも内側の部分であってよい。図１Ｂは、活性部１２０の一部を示している。また、エミッタ電極５２および層間絶縁膜３８を省略している。
　ゲートトレンチ部４０およびダミートレンチ部３０は、延伸方向に延伸している。チャネルメサ部６０－１には、エミッタ領域１２に加えてコンタクト領域１５が設けられている。コンタクト領域１５は、ベース領域１４よりもドーピング濃度の高いｐ＋型の領域である。本例のエミッタ領域１２とコンタクト領域１５は、ゲートトレンチ部４０の延伸方向に交互に設けられている。
　チャネルメサ部６０－１の上方にはコンタクトホール５４が設けられる。図１Ｂでは、コンタクトホール５４が設けられる位置にハッチングを付している。チャネルメサ部６０－１の上方のコンタクトホール５４は、活性部１２０を延伸方向に横切るように設けられてよい。本明細書では、チャネルメサ部６０－１の上方のコンタクトホール５４をコンタクトホール５４－１とする場合がある。
　フローティングメサ部６０－２の上面には、ベース領域１４が露出している。活性部１２０において、本例のフローティングメサ部６０－２の上方にはコンタクトホール５４が設けられていない。ホール抜きメサ部６０－３の上面には、ベース領域１４が露出している。ホール抜きメサ部６０－３の上方にはコンタクトホール５４が設けられている。ホール抜きメサ部６０－３の上方のコンタクトホール５４も、活性部１２０を延伸方向に横切るように設けられてよい。本明細書では、ホール抜きメサ部６０－３の上方のコンタクトホール５４をコンタクトホール５４－３とする場合がある。ホール抜きメサ部６０－３には、コンタクト領域１５もエミッタ領域１２も設けられていない。ホール抜きメサ部６０－３にコンタクト領域１５やエミッタ領域１２を設けてもよい。
　図１Ｃは、実施形態に係る半導体装置１００の活性部１２０の他の例を示す上面図である。本例の半導体装置１００は、フローティングメサ部６０－２とホール抜きメサ部６０－３の構成が図１Ｂに示す半導体装置１００と異なる。本例のホール抜きメサ部６０－３には、コンタクト領域１５が設けられている。
　本例のフローティングメサ部６０－２の上方にはコンタクトホール５４が設けられている。本明細書では、フローティングメサ部６０－２の上方のコンタクトホール５４をコンタクトホール５４－２とする場合がある。コンタクトホール５４－２は、後述する延伸方向においてチャネルメサ部６０－１の最も外側に設けられたエミッタ領域１２よりも内側に設けられたコンタクトホール５４である。すなわち、コンタクトホール５４－２は活性部１２０に設けられている。フローティングメサ部６０－２の上方にコンタクトホール５４－２を設けないと、ｄＩ／ｄｔが大きくなりすぎる場合がある。フローティングメサ部６０－２の上方にコンタクトホール５４－２を設けることでｄＩ／ｄｔの大きさを調整することができる。
　コンタクトホール５４－２の長さｄ１は、コンタクトホール５４－３の長さｄ２よりも短くてよい。コンタクトホール５４－２が設けられるフローティングメサ部６０－２は第２メサ部であってよく、第３メサ部であってよい。
　第２メサ部と隣り合わない第３メサ部の少なくとも一部には、第２メサ部よりも長いコンタクトホール５４が設けられてよい。本例の上記第３メサ部は、ホール抜きメサ部６０－３である。上記第３メサ部はフローティングメサ部６０－２でなくてよい。第２メサ部であるフローティングメサ部６０－２のコンタクトホール５４－２の長さｄ１よりも、第３メサ部であるホール抜きメサ部６０－３のコンタクトホール５４－３の長さｄ２の方が長くてよい。長さｄ１よりも長さｄ２が長いとは、長さｄ１がゼロ（コンタクトホール５４－２が設けられない）の場合を含んでよい。以下の長さの関係についても同様である。長さｄ１は、長さｄ２の半分以下であってよく、１０％以下であってよく、５％以下であってよい。
　長さｄ１は、コンタクトホール５４－１の長さｄ３よりも短くてよい。長さｄ１は、長さｄ３の半分以下であってよく、１０％以下であってよく、５％以下であってよい。長さｄ２と長さｄ３は等しくてよい。なお、コンタクトホール５４－１とコンタクトホール５４－３は、図１Ｂおよび図１Ｃに示す活性部１２０よりもＹ軸方向に延伸していてよい。その場合、長さｄ２と長さｄ３の端部も、図１Ｂおよび図１Ｃに示す活性部１２０よりも外側に位置する。
　複数のフローティングメサ部６０－２のうち、少なくとも１つのフローティングメサ部６０－２にはコンタクトホール５４－２が設けられ、他のフローティングメサ部６０－２にはコンタクトホール５４－２が設けられなくてよい。また、コンタクトホール５４－２は、同一のフローティングメサ部６０－２において延伸方向に複数設けられてよい。その場合、長さｄ１は、複数のコンタクトホール５４－２の長さの和であってよい。なお、図１Ｃに示す活性部１２０のフローティングメサ部６０－２にコンタクトホール５４－２を設ける構成は、他の実施例においても適用してよい。
　図１Ｄは、実施形態に係る半導体装置１００の終端部１２２の一例を示す上面図である。終端部１２２とは、延伸方向（Ｙ軸方向）においてチャネルメサ部６０－１の最も外側に設けられたエミッタ領域１２よりも外側の部分である。図１Ｄのチャネルメサ部６０－１には、当該エミッタ領域１２を図示している。
　図１Ｄでは、エミッタ電極５２が設けられる範囲とゲート配線１３１が設けられる範囲をそれぞれ示している。ゲート配線１３１は、ゲート導電部４４にゲート電圧を伝達する配線である。終端部１２２において、ダミートレンチ部３０とエミッタ電極５２は、コンタクトホール５４を介して接続している。終端部１２２において、ゲートトレンチ部４０とゲート配線１３１は、コンタクトホール５４を介して接続している。ただし、ダミートレンチ部３０は活性部１２０において、コンタクトホール５４を介してエミッタ電極５２と接続してもよい。平面視において、ダミートレンチ部３０と接続するコンタクトホール５４は、ゲートトレンチ部４０と接続するコンタクトホール５４とは隣り合っていない。すなわち、ダミートレンチ部３０と接続するコンタクトホール５４と、ゲートトレンチ部４０と接続するコンタクトホール５４とは延伸方向における位置が異なる。
　ゲートトレンチ部４０は、延伸方向に延伸する２本の延伸部４１と、上面視において２本の延伸部４１の端部を接続する接続部４３とを含む。同様に、ダミートレンチ部３０は、延伸方向に延伸する２本の延伸部３１と、上面視において２本の延伸部３１の端部を接続する接続部３３とを含む。接続部４３および接続部３３を設けることで、メサ部６０をフローティングにすることができる。本例の場合、終端部１２２にはベース領域１４が設けられ、当該ベース領域１４は例えば他の領域でエミッタ電極と接続されてエミッタ電位となるが、接続部４３および接続部３３を設けることで、メサ部６０をフローティングにすることができる。すなわち、接続部と延伸部で囲まれたベース領域１４は、終端部１２２の外側のベース領域１４と接続部および延伸部によって分離されている。
　接続部４３および接続部３３は、終端部１２２に設けられてよい。延伸部４１および延伸部３１は、活性部１２０から終端部１２２まで延伸している。フローティングメサ部６０－２を挟む２本のトレンチ部（延伸部）の端部が接続部によって接続されてよく、それぞれ異なる接続部に接続していてもよい。
　ホール抜きメサ部６０－３を挟む２本のトレンチ部（延伸部）の端部が接続部によって接続されてよい。すなわち、ホール抜きメサ部６０－３のベース領域１４は、フローティングメサ部６０－２のベース領域１４と分離していてよい。ホール抜きメサ部６０－３のベース領域１４はエミッタ電極５２と接続するため、フローティングメサ部６０－２のベース領域１４と分離することで、フローティングメサ部６０－２をフローティングにすることができる。
　本例のダミートレンチ部３０は、２本の延伸部４１と接続部４３に囲まれた領域に設けられている。ダミートレンチ部３０の延伸部３１および接続部３３の両方が、２本の延伸部４１と接続部４３に囲まれた領域に設けられてよい。複数のダミートレンチ部３０が、２本の延伸部４１と接続部４３に囲まれた領域に設けられてよい。また、ダミートレンチ部３０の２本の延伸部３１および接続部３３に囲まれた領域に、他のダミートレンチ部３０が設けられてよく、他のダミートレンチ部３０の延伸部３１および接続部３３の両方が設けられてよく、複数のダミートレンチ部３０が設けられてよい。
　トレンチ部は、１つの接続部に接続する延伸部と、他の接続部に接続する延伸部との間に設けられ、接続部４３と接続しないゲートトレンチ部４０を有してよい。本例では、図１ＤのＸ軸方向の中央に位置するゲートトレンチ部４０が、１つの接続部４３に接続する延伸部４１と他の接続部４３に接続する延伸部４１との間に設けられ、接続部４３と接続しないゲートトレンチ部４０である。上記ゲートトレンチ部４０は、チャネルメサ部６０－１を挟むゲートトレンチ部４０であってよい。
　図１Ｅは、実施形態に係る半導体装置１００の終端部１２２の他の例を示す上面図である。図１Ｅに示す半導体装置１００は、図１Ｃに示す半導体装置１００の上面図である。本例の半導体装置１００のフローティングメサ部６０－２には、延伸方向においてチャネルメサ部６０－１の最も外側に設けられたエミッタ領域１２よりも外側にコンタクトホール５４－２が設けられている。すなわち、終端部１２２において、フローティングメサ部６０－２の上方にはコンタクトホール５４－２が設けられている。これによって、ｄＩ／ｄｔの大きさを調整することができる。図１Ｅの上面図において、チャネルメサ部６０－１に設けられたコンタクトホール５４－１やフローティングメサ部６０－２に設けられたコンタクトホール５４－２は、ダミートレンチ部３０やゲートトレンチ部４０と接続するコンタクトホール５４とは隣り合わないように設けられている。言い換えると、コンタクトホール５４－１，２は、トレンチ延伸方向において、ダミートレンチ部３０やゲートトレンチ部４０に設けられたコンタクトホール５４と異なる位置に設けられている。
　終端部１２２のコンタクトホール５４－２の長さｄ１は、コンタクトホール５４－３の長さｄ２およびコンタクトホール５４－１の長さｄ３よりも短くてよい。終端部１２２のコンタクトホール５４－２は、活性部１２０まで延伸していなくてよい。なお、図１Ｄおよび図１Ｅでは、延伸方向における一方の終端部１２２のみを示しているが、他方の終端部も同様であってよい。
　終端部１２２と活性部１２０の両方にコンタクトホール５４－２が設けられてもよい。当該コンタクトホール５４－２が同一のフローティングメサ部６０－２に設けられる場合、コンタクトホール５４－２の長さｄ１は、終端部１２２のコンタクトホール５４－２と活性部１２０のコンタクトホール５４－２の長さの総和であってよい。なお、図１Ｅに示す終端部１２２のフローティングメサ部６０－２にコンタクトホール５４－２を設ける構成は、他の実施例においても適用してよい。
　図２は、比較例に係る半導体装置２００を示す断面図である。本例の半導体装置２００は、第２トレンチボトム領域２０４を有さない。そのため、上述の第２トレンチボトム領域２０４による効果が発生せず、図１Ａなどに示す半導体装置１００と比べてターンオン損失が大きくなってしまう。また、本例の半導体装置２００は、フローティングメサ部６０－２を有さない。そのため、半導体装置１００と比べてＶｃｅ（ｓａｔ）が大きくなってしまう。
　図３Ａは、本発明の一つの実施形態に係る半導体装置１００の他の例を示す断面図である。図３Ａにおいても、半導体基板１０の下面側の図示は省略している。また、図１Ａと同様の構成については説明を適宜省略する。本例の半導体装置１００も、３本のゲートトレンチ部４０と４本のダミートレンチ部３０が周期的に配列している。
　本例の半導体装置１００は、２つのチャネルメサ部６０－１と５つのフローティングメサ部６０－２が周期的に配列している。本例の半導体装置１００は、ホール抜きメサ部６０－３を有さない。本例の半導体装置１００は、図１Ａの半導体装置１００のホール抜きメサ部６０－３に代えてフローティングメサ部６０－２を有する。また、図１Ａの半導体装置１００と同様にＧＥ間フローティングおよびＥＥ間フローティングの構成を有する。そのため、下面側から注入されるホールはチャネルメサ部６０－１へと流れる。図３Ａでは、ホールの流れを太い一点鎖線で示している。
　本例の半導体装置１００も、チャネルメサ部６０－１を挟む少なくとも一方のトレンチ部の下端には、第２トレンチボトム領域２０４が設けられている。図３Ａでは、チャネルメサ部６０－１を挟むトレンチ部のうち、フローティングメサ部６０－２側のゲートトレンチ部４０の下端４６に第２トレンチボトム領域２０４が設けられている。本例においても第１メサ部の少なくとも一部が上記チャネルメサ部６０－１である。複数のメサ部６０のうち、チャネルメサ部６０－１以外の全てのメサ部６０がフローティングメサ部６０－２であってよい。
　これによって、第２トレンチボトム領域２０４の部分でホールが上面２１に排出される。その際、変位電流が発生することでゲートエミッタ間電圧Ｖｇｅが持ち上がる。その結果、ｄＩ／ｄｔが大きくなり、ターンオン中のＶｃｅが低下し、ターンオン損失を減少させることができる。また、ＥＥ間フローティングによりＩＥ効果が高まり、Ｖｃｅ（ｓａｔ）を低減できる。
　第２トレンチボトム領域２０４のドーピング濃度を調整することでホールの排出量を調整することができる。第２トレンチボトム領域２０４のドーピング濃度が高いほどホールを排出しやすい。第２トレンチボトム領域２０４のドーピング濃度はベース領域１４のドーピング濃度の２倍以上であってよく、５倍以上であってよく、１０倍以上であってよく、１００倍以上であってよく、１０００倍以下であってよい。第２トレンチボトム領域２０４のドーピング濃度は、蓄積領域１６のドーピング濃度よりも低くてよい。
　本例の半導体装置１００においても、図１Ａと同様に、第２メサ部の少なくとも一部がフローティングメサ部６０－２であってよい。上述の第１メサ部の少なくとも一部がチャネルメサ部６０－１である場合に、第２メサ部の少なくとも一部がフローティングメサ部６０－２であってよい。第１メサ部の隣に設けられた第２メサ部がフローティングメサ部６０－２（ＧＥ間フローティング）であってよい。これによって、上述の通り、ターンオン損失を低減することができる。全ての第２メサ部がフローティングメサ部６０－２であってよい。第２トレンチボトム領域２０４は少なくとも一部の第２メサ部に設けられてよく、少なくとも一部の第２メサ部の幅方向（Ｘ軸方向）の全体にわたって設けられてよい。
　第３メサ部の少なくとも一部がフローティングメサ部６０－２であってよい。上述の第１メサ部の少なくとも一部がチャネルメサ部６０－１であり、且つ、第２メサ部の少なくとも一部がフローティングメサ部６０－２である場合に、第３メサ部の少なくとも一部がフローティングメサ部６０－２であってよい。第２メサ部の隣に設けられた第３メサ部がフローティングメサ部６０－２（ＥＥ間フローティング）であってよい。これによって、ＩＥ効果が高まり、Ｖｃｅ（ｓａｔ）を低減できる。全ての第３メサ部がフローティングメサ部６０－２であってもよい。
　チャネルメサ部６０－１の隣に位置するフローティングメサ部６０－２に第２トレンチボトム領域２０４が設けられてよい。上述の第１メサ部の少なくとも一部がチャネルメサ部６０－１である場合、第２メサ部の少なくとも一部がフローティングメサ部６０－２である場合、および第３メサ部の少なくとも一部がフローティングメサ部６０－２である場合のいずれの場合、またはいずれの組み合わせの場合においても、チャネルメサ部６０－１の隣に位置するフローティングメサ部６０－２に第２トレンチボトム領域２０４が設けられてよい。
　図３Ｂは、図３Ａの半導体装置１００の活性部１２０の一例を示す上面図である。図１Ｂに示した上面図と同様の構成については説明を適宜省略する。チャネルメサ部６０－１の上面にはエミッタ領域１２とコンタクト領域１５が露出しており、コンタクトホール５４－１が設けられている。フローティングメサ部６０－２の上面にはベース領域１４が露出している。
　本例のフローティングメサ部６０－２にはコンタクトホール５４－２が設けられていない。ただし、図１Ｃにおいて説明したように、フローティングメサ部６０－２にコンタクトホール５４－２が設けられてもよい。その場合のコンタクトホール５４－２の長さと、コンタクトホール５４－１の長さの関係は図１Ｃと同様であってよい。
　図３Ｃは、図３Ａの半導体装置１００の終端部１２２の一例を示す上面図である。図１Ｄに示した上面図と同様の構成については説明を適宜省略する。本例のゲートトレンチ部４０は延伸部４１と接続部４３を有し、延伸部４１と接続部４３に囲まれた領域に複数のダミートレンチ部３０が設けられている。
　本例のダミートレンチ部３０は、延伸部３１を有するが、接続部３３を有しない。本例のフローティングメサ部６０－２は、ゲートトレンチ部４０の延伸部４１と接続部４３によって終端部１２２のベース領域１４と電気的に分離されている。また、本例の半導体装置１００はホール抜きメサ部６０－３を有しないため、ホール抜きメサ部６０－３とフローティングメサ部６０－２を分離するための接続部３３を有しない。ただし、本例のダミートレンチ部３０は、接続部３３を有してもよい。その場合の接続部３３の構成は図１Ｄと同様であってよい。
　本例のフローティングメサ部６０－２には終端部１２２においてコンタクトホール５４－２が設けられていない。ただし、図１Ｅにおいて説明したように、終端部１２２においてフローティングメサ部６０－２にコンタクトホール５４－２が設けられてもよい。その場合のコンタクトホール５４－２の長さと、コンタクトホール５４－１の長さの関係は図１Ｅと同様であってよい。
　図４は、実施例に係る半導体装置１００と比較例に係る半導体装置２００のターンオン波形を示す図である。図中の縦軸はＶｃｅとコレクタ電流Ｉｃを示し、横軸は時間を示している。図中の実線が実施例の半導体装置１００の波形を示しており、点線が比較例の波形を示している。
　上述の通り、実施例の半導体装置１００では第２トレンチボトム領域２０４によって変位電流が発生することでゲートエミッタ間電圧Ｖｇｅが持ち上がり、ｄＩ／ｄｔが大きくなる。そのため、Ｌ（回路のインダクタンス）・ｄＩ／ｄｔによるＶｃｅの落ち込みが大きくなる。その結果、ターンオン中のＶｃｅが低下し、ターンオン損失を減少させることができる。上記効果は、図１Ａから図１Ｃに示す半導体装置１００および図３Ａから図３Ｃに示す半導体装置１００のいずれにおいても確認された。
　図５は、図３Ａから図３Ｃに示す半導体装置１００と比較例に係る半導体装置２００のＥｏｎ－ｄＶ／ｄｔ特性を示す図である。図５の縦軸はターンオン損失Ｅｏｎを表し、横軸はターンオン時のＶｃｅの変化速度を表している。上述の通り半導体装置１００は、変位電流によりゲートエミッタ間電圧Ｖｇｅが持ち上がるため、ｄＩ／ｄｔが大きくなる。それに伴いＶｃｅの落ち込みも大きくなる。その結果、同じｄＶ／ｄｔの大きさの半導体装置２００と比べてターンオン損失が大幅に減少している。すなわち、Ｅｏｎ－ｄＶ／ｄｔ特性が改善している。図１Ａから図１Ｃに示す半導体装置１００においても同様の傾向が確認された。
　図６は、図３Ａから図３Ｃに示す半導体装置１００と比較例に係る半導体装置２００のＥｏｆｆ－Ｖｃｅ（ｓａｔ）特性を示す図である。図６の縦軸はターンオフ損失Ｅｏｆｆを表し、横軸はＶｃｅ（ｓａｔ）を表している。上述の通り半導体装置１００は、第３メサ部がフローティングメサ部６０－２（ＥＥ間フローティング）であることによって、ＩＥ効果が高まり、Ｖｃｅ（ｓａｔ）を低減できる。そのため、図６においては、同じターンオフ損失の大きさの半導体装置２００と比べてＶｃｅ（ｓａｔ）が大幅に減少している。すなわち、Ｅｏｆｆ－Ｖｃｅ（ｓａｔ）特性が改善している。図１Ａから図１Ｃに示す半導体装置１００、および後述するＥＥ間フローティングを有する他の例においても同様の傾向が確認された。
　図７Ａは、本発明の一つの実施形態に係る半導体装置１００の他の例を示す断面図である。図７Ａにおいても、半導体基板１０の下面側の図示は省略している。また、図１Ａと同様の構成については説明を適宜省略する。本例の半導体装置１００は、１本のゲートトレンチ部４０と２本のダミートレンチ部３０が周期的に配列している。
　本例の半導体装置１００も、チャネルメサ部６０－１を挟む少なくとも一方のトレンチ部の下端には、第２トレンチボトム領域２０４が設けられている。本例の半導体装置１００は、第２メサ部の少なくとも一部がチャネルメサ部６０－１であってよい。本例の半導体装置１００は、２つのチャネルメサ部６０－１と１つのフローティングメサ部６０－２が周期的に配列している。２つのチャネルメサ部６０－１の間に設けられたトレンチ部は、ゲートトレンチ部４０であり、２つのチャネルメサ部６０－１を挟む他のトレンチ部はダミートレンチ部３０である。本例の半導体装置１００は、ゲートトレンチ部４０の下端４６に第２トレンチボトム領域２０４が設けられている。本例の半導体装置１００もホール抜きメサ部６０－３を有さない。このような構成によっても、図１Ａまたは図３Ａの場合と同様の効果を得ることができる。
　半導体装置１００は、第３メサ部の少なくとも一部がフローティングメサ部６０－２であってよい。すなわち、本例の半導体装置１００もＥＥ間フローティングを有してよい。上述の第２メサ部の少なくとも一部がチャネルメサ部６０－１である場合において、第３メサ部の少なくとも一部がフローティングメサ部６０－２であってよい。これにより、ＩＥ効果が高まり、Ｖｃｅ（ｓａｔ）を低減できる。当該フローティングメサ部６０－２には、第２トレンチボトム領域２０４は設けられていなくてよい。
　図７Ｂは、図７Ａの半導体装置１００の活性部１２０の一例を示す上面図である。図１Ｂに示した上面図と同様の構成については説明を適宜省略する。本例のチャネルメサ部６０－１の上面にもエミッタ領域１２とコンタクト領域１５が露出しており、コンタクトホール５４－１が設けられている。フローティングメサ部６０－２の上面にはベース領域１４が露出している。
　本例のフローティングメサ部６０－２にもコンタクトホール５４－２が設けられていない。ただし、図１Ｃにおいて説明したように、フローティングメサ部６０－２にコンタクトホール５４－２が設けられてもよい。その場合のコンタクトホール５４－２の長さと、コンタクトホール５４－１の長さの関係は図１Ｃと同様であってよい。
　図７Ｃは、図７Ａの半導体装置１００の終端部１２２の一例を示す上面図である。図１Ｄに示した上面図と同様の構成については説明を適宜省略する。本例の半導体装置１００もゲートトレンチ部４０の延伸部４１と接続部４３を有する。延伸部４１と接続部４３に囲まれた領域にダミートレンチ部３０が設けられている。
　本例の他のダミートレンチ部３０は、延伸部４１と接続部４３に囲まれた領域の外に設けられている。ただし、当該ダミートレンチ部３０は接続部３３を有するため、当該ダミートレンチ部３０に挟まれたメサ部６０はフローティングメサ部６０－２になっている。チャネルメサ部６０－１においては、終端部１２２から活性部１２０にかけてベース領域１４が連続して設けられている。
　本例のフローティングメサ部６０－２には終端部１２２においてコンタクトホール５４－２が設けられていない。ただし、図１Ｅにおいて説明したように、終端部１２２のフローティングメサ部６０－２にコンタクトホール５４－２が設けられてもよい。その場合のコンタクトホール５４－２の長さと、コンタクトホール５４－１の長さの関係は図１Ｅと同様であってよい。
　図８Ａは、本発明の一つの実施形態に係る半導体装置１００の他の例を示す断面図である。図８Ａにおいても、半導体基板１０の下面側の図示は省略している。また、図１Ａと同様の構成については説明を適宜省略する。本例の半導体装置１００は、２本のゲートトレンチ部４０と４本のダミートレンチ部３０が周期的に配列している。
　本例の半導体装置１００も、チャネルメサ部６０－１を挟む少なくとも一方のトレンチ部の下端には、第２トレンチボトム領域２０４が設けられている。本例の半導体装置１００も、第２メサ部の少なくとも一部がチャネルメサ部６０－１である。本例の半導体装置１００は、１つのフローティングメサ部６０－２、１つのチャネルメサ部６０－１、３つのホール抜きメサ部６０－３および１つのチャネルメサ部６０－１がこの順で周期的に配列している。このような構成によっても、図１Ａの場合と同様の効果を得ることができる。
　ダミートレンチ部３０の下端３６に第２トレンチボトム領域２０４が設けられていてよい。本例の第２トレンチボトム領域２０４はチャネルメサ部６０－１を挟む一方のダミートレンチ部３０の下端３６に設けられている。具体的には、チャネルメサ部６０－１とフローティングメサ部６０－３との境界に位置するダミートレンチ部３０の下端３６に第２トレンチボトム領域２０４が設けられている。ダミートレンチ部３０の下端３６から第２トレンチボトム領域２０４を形成することで、ゲートトレンチ部４０の下端４６から第２トレンチボトム領域２０４を形成する場合と比べてゲート電圧の発振を低減することができる。
　第２メサ部であるチャネルメサ部６０－１に第２トレンチボトム領域２０４が設けられてよい。第２トレンチボトム領域２０４は当該チャネルメサ部６０－１の幅方向（Ｘ軸方向）の全体にわたって設けられてよい。第２トレンチボトム領域２０４は隣接するゲートトレンチ部４０と接していてよい。
　第１メサ部の少なくとも一部がフローティングメサ部６０－２であってよい（ＧＧ間フローティング）。本例の半導体装置１００では、チャネルメサ部６０－１に挟まれた第１メサ部がフローティングメサ部６０－２である。これによってＣｇｃが増加し、ターンオン損失を更に改善することができる。ＧＧ間フローティングによるＣｇｃの増加は、上述の第２トレンチボトム領域２０４によるＣｇｃの増加とは異なるメカニズムなので、同時に適用することで大幅にＥｏｎ－ｄＶ／ｄｔ特性を改善することができる。
　図８Ｂは、図８Ａの半導体装置１００の活性部１２０の一例を示す上面図である。図１Ｂに示した上面図と同様の構成については説明を適宜省略する。本例のチャネルメサ部６０－１の上面にはエミッタ領域１２とコンタクト領域１５が露出しており、コンタクトホール５４－１が設けられている。フローティングメサ部６０－２の上面にはベース領域１４が露出している。本例のホール抜きメサ部６０－３の上面にはベース領域１４が露出しており、コンタクトホール５４－３が設けられている。
　本例のフローティングメサ部６０－２にもコンタクトホール５４－２が設けられていない。ただし、図１Ｃにおいて説明したように、フローティングメサ部６０－２にコンタクトホール５４－２が設けられてもよい。その場合のコンタクトホール５４－２の長さと、コンタクトホール５４－１またはコンタクトホール５４－３の長さの関係は図１Ｃと同様であってよい。
　図８Ｃは、図８Ａの半導体装置１００の終端部１２２の一例を示す上面図である。図１Ｄに示した上面図と同様の構成については説明を適宜省略する。本例の半導体装置１００もゲートトレンチ部４０の延伸部４１と接続部４３を有し、延伸部４１と接続部４３に囲まれた領域にフローティングメサ部６０－２が形成されている。すなわち、フローティングメサ部６０－２は、終端部１２２のベース領域１４と電気的に分離している。
　本例のダミートレンチ部３０は、延伸部３１と接続部３３を有し、延伸部３１と接続部３３に囲まれた領域にホール抜きメサ部６０－３が形成されている。すなわち、ホール抜きメサ部６０－３は、終端部１２２のベース領域１４と電気的に分離している。ただし、他のホール抜きメサ部６０－３は、延伸部と接続部に囲まれておらず、終端部１２２のベース領域１４と同電位になっている。他の例として、図７Ｃのように延伸部３１と接続部３３に囲まれた領域に他の延伸部３１と接続部３３が設けられてもよい。また、接続部３３は設けられなくてもよい。
　本例のフローティングメサ部６０－２には終端部１２２においてコンタクトホール５４－２が設けられていない。ただし、図１Ｅにおいて説明したように、終端部１２２のフローティングメサ部６０－２にコンタクトホール５４－２が設けられてもよい。その場合のコンタクトホール５４－２の長さと、コンタクトホール５４－１およびコンタクトホール５４－３の長さの関係は図１Ｅと同様であってよい。
　図９Ａと図９Ｂは、実施例における半導体装置１００と比較例における半導体装置２００のターンオン波形を示す図である。図中の縦軸はＶｃｅとコレクタ電流Ｉｃを示し、横軸は時間を示している。図中の実線が実施例の半導体装置１００の波形を示しており、点線が比較例の波形を示している。
　図９Ａでは、半導体装置１００と半導体装置２００のゲート抵抗Ｒｇの値を揃えている。その場合、上述のとおり、半導体装置１００ではＣｇｃが増大するため、ターンオン時のコレクタエミッタ間電圧Ｖｃｅの時間変化（ｄＶ／ｄｔ）が半導体装置２００と比べて緩やかになっている。
　図９Ｂでは、ゲート抵抗Ｒｇを調整することでｄＶ／ｄｔの大きさを揃えた時のターンオン波形を示している。ｄＶ／ｄｔの大きさが等しい場合、半導体装置１００のゲート抵抗Ｒｇの値は半導体装置２００のゲート抵抗Ｒｇの値よりも小さい。その結果、スイッチング動作が早くなり、ターンオン損失を低減することができる。上記効果は、他の全ての半導体装置１００においても確認された。なお、図９Ａと図９ＢではｄＶ／ｄｔの大きさを説明するため、図４において説明したＶｃｅの落ち込みは示していないが、実際にはＶｃｅの落ち込みも現れてよい。
　図１０は、図８Ａから図８Ｃに示す半導体装置１００と比較例に係る半導体装置２００のＥｏｎ－ｄＶ／ｄｔ特性を示す図である。図１０の縦軸はターンオン損失Ｅｏｎを表し、横軸はターンオン時のＶｃｅの変化速度を表している。上述の通り半導体装置１００は、変位電流によりゲートエミッタ間電圧Ｖｇｅが持ち上がるため、ｄＩ／ｄｔが大きくなる。また、ｄＶ／ｄｔの大きさが等しい場合、ゲート抵抗Ｒｇの値を小さくできる。その結果、同じｄＶ／ｄｔの大きさの半導体装置２００と比べてターンオン損失が大幅に減少している。例えば、ｄＶ／ｄｔがある値の場合で比べると、ターンオン損失は５１％も減少している。
　図１１Ａは、本発明の一つの実施形態に係る半導体装置１００の他の例を示す断面図である。図１１Ａにおいても、半導体基板１０の下面側の図示は省略している。また、図１Ａと同様の構成については説明を適宜省略する。本例の半導体装置１００は、３本のゲートトレンチ部４０と４本のダミートレンチ部３０が周期的に配列している。
　本例の半導体装置１００も、チャネルメサ部６０－１を挟む少なくとも一方のトレンチ部の下端には、第２トレンチボトム領域２０４が設けられている。本例の半導体装置１００も、第２メサ部の少なくとも一部がチャネルメサ部６０－１である。本例の半導体装置１００は、１つのチャネルメサ部６０－１、２つのフローティングメサ部６０－２、１つのチャネルメサ部６０－１、３つのフローティングメサ部６０－２がこの順で周期的に配列している。また、チャネルメサ部６０－１を挟む一方のゲートトレンチ部４０の下端４６に第２トレンチボトム領域２０４が設けられている。具体的には、チャネルメサ部６０－１とフローティングメサ部６０－２との境界に位置するゲートトレンチ部４０の下端４６に第２トレンチボトム領域２０４が設けられている。このような構成によっても、図１Ａの場合と同様の効果を得ることができる。本例の半導体装置１００は、ホール抜きメサ部６０－３を有さない。
　第３メサ部の少なくとも一部がフローティングメサ部６０－２であってよい（ＥＥ間フローティング）。本例では、第２メサ部であるチャネルメサ部６０－１の間にある３つの第３メサ部がフローティングメサ部６０－２である。これによって、上面２１側にキャリアが蓄積し、Ｖｃｅ（ｓａｔ）を低減できる。
　第１メサ部の少なくとも一部がフローティングメサ部６０－２であってよい（ＧＧ間フローティング）。本例の半導体装置１００では、チャネルメサ部６０－１に挟まれた２つの第１メサ部がフローティングメサ部６０－２である。これによって上述の通り、Ｃｇｃが増加し、ターンオン損失を更に改善することができる。
　図１１Ｂは、図１１Ａの半導体装置１００の活性部１２０の一例を示す上面図である。図１Ｂに示した上面図と同様の構成については説明を適宜省略する。本例のチャネルメサ部６０－１の上面にはエミッタ領域１２とコンタクト領域１５が露出しており、コンタクトホール５４－１が設けられている。フローティングメサ部６０－２の上面にはベース領域１４が露出している。
　本例のフローティングメサ部６０－２にもコンタクトホール５４－２が設けられていない。ただし、図１Ｃにおいて説明したように、フローティングメサ部６０－２にコンタクトホール５４－２が設けられてもよい。その場合のコンタクトホール５４－２の長さと、コンタクトホール５４－１またはコンタクトホール５４－３の長さの関係は図１Ｃと同様であってよい。
　図１１Ｃは、図１１Ａの半導体装置１００の終端部１２２の一例を示す上面図である。図１Ｄに示した上面図と同様の構成については説明を適宜省略する。本例の半導体装置１００もゲートトレンチ部４０の延伸部４１と接続部４３を有し、延伸部４１と接続部４３に囲まれた領域に２つのフローティングメサ部６０－２およびゲートトレンチ部４０が形成されている。すなわち、２つの上記フローティングメサ部６０－２は、終端部１２２のベース領域１４と電気的に分離している。
　本例のダミートレンチ部３０は、延伸部３１と接続部３３を有し、延伸部３１と接続部３３に囲まれた領域に３つのフローティングメサ部６０－２とダミートレンチ部３０が形成されている。すなわち、３つの上記フローティングメサ部６０－２は、終端部１２２のベース領域１４と電気的に分離している。また、当該ダミートレンチ部３０は２つの延伸部３１と接続部３３を有する。ただし、当該延伸部３１は、図３Ｃに示すように接続部３３によって接続されていなくてもよい。
　本例のフローティングメサ部６０－２には終端部１２２においてコンタクトホール５４－２が設けられていない。ただし、図１Ｅにおいて説明したように、終端部１２２のフローティングメサ部６０－２にコンタクトホール５４－２が設けられてもよい。その場合のコンタクトホール５４－２の長さと、コンタクトホール５４－１の長さの関係は図１Ｅと同様であってよい。
　図１２は、図１１Ａから図１１Ｃに示す半導体装置１００と比較例に係る半導体装置２００のＥｏｎ－ｄＶ／ｄｔ特性を示す図である。図１２の縦軸はターンオン損失Ｅｏｎを表し、横軸はターンオン時のＶｃｅの変化速度を表している。上述の通り半導体装置１００は、変位電流によりゲートエミッタ間電圧Ｖｇｅが持ち上がるため、ｄＩ／ｄｔが大きくなる。また、ｄＶ／ｄｔの大きさが等しい場合、ゲート抵抗Ｒｇの値を小さくできる。その結果、同じｄＶ／ｄｔの大きさの半導体装置２００と比べてターンオン損失が大幅に減少している。例えば、ｄＶ／ｄｔがある値の場合で比べると、ターンオン損失は４２％も減少している。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。例えば、ゲート電位のトレンチもエミッタ領域１２に接しない場合、ダミートレンチ部３０とみなせる。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２１・・・上面、３０・・・ダミートレンチ部、３１・・・延伸部、３２・・・ダミー絶縁膜、３３・・・接続部、３４・・・ダミー導電部、３６・・・下端、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部、４２・・・ゲート絶縁膜、４３・・・接続部、４４・・・ゲート導電部、４６・・・下端、５２・・・エミッタ電極、５４・・・コンタクトホール、６０・・・メサ部、６０－１・・・チャネルメサ部、６０－２・・・フローティングメサ部、６０－３・・・ホール抜きメサ部、１００・・・半導体装置、１２０・・・活性部、１２２・・・終端部、１３１・・・ゲート配線、２００・・・半導体装置、２０２・・・第１トレンチボトム領域、２０４・・・第２トレンチボトム領域

Claims (11)

  1. 　上面を有し、第１導電型のドリフト領域が設けられた半導体基板と、
    　前記半導体基板の前記上面から内部に向かって設けられ、延伸方向に延伸する複数のトレンチ部と、
    　２つの前記トレンチ部に挟まれた領域である複数のメサ部と、
    　前記半導体基板の前記上面の上方に設けられたエミッタ電極と、
    　前記半導体基板の前記上面と前記エミッタ電極の間に設けられ、コンタクトホールが形成された層間絶縁膜と
    　を備え、
    　複数の前記メサ部は、
    　前記半導体基板の前記上面に設けられた第１導電型のエミッタ領域および前記エミッタ領域と前記ドリフト領域との間に設けられた第２導電型のベース領域を有し、前記コンタクトホールによって前記エミッタ電極と接続されたチャネルメサ部と、
    　上方に前記コンタクトホールが設けられていないか、または、前記延伸方向における上方の前記コンタクトホールの長さが前記チャネルメサ部の上方の前記コンタクトホールの長さよりも短いフローティングメサ部と
    　を含み、
    　前記チャネルメサ部を挟む少なくとも一方の前記トレンチ部の下端には、前記ベース領域よりも高濃度の第２導電型の第２トレンチボトム領域が設けられている
    　半導体装置。
  2. 　少なくとも一部の前記フローティングメサ部には、前記第２トレンチボトム領域が設けられていない
    　請求項１に記載の半導体装置。
  3. 　少なくとも一部の前記チャネルメサ部の幅方向の全体にわたって、前記第２トレンチボトム領域が設けられている
    　請求項１に記載の半導体装置。
  4. 　前記トレンチ部はゲートトレンチ部とダミートレンチ部を有し、
    　複数の前記メサ部は、前記ゲートトレンチ部と前記ダミートレンチ部とに挟まれた第２メサ部を含み、
    　前記第２メサ部の少なくとも一部がチャネルメサ部である
    　請求項１から３のいずれか一項に記載の半導体装置。
  5. 　前記ダミートレンチ部の下端に前記第２トレンチボトム領域が設けられている
    　請求項４に記載の半導体装置。
  6. 　前記トレンチ部は複数の前記ダミートレンチ部を有し、
    　複数の前記メサ部は、２つの前記ダミートレンチ部に挟まれた第３メサ部を含み、
    　前記第３メサ部の少なくとも一部が前記フローティングメサ部である
    　請求項４に記載の半導体装置。
  7. 　前記トレンチ部は複数のゲートトレンチ部を有し、
    　複数の前記メサ部は、２つの前記ゲートトレンチ部に挟まれた第１メサ部を含み、
    　前記第１メサ部の少なくとも一部が前記フローティングメサ部である
    　請求項１から３のいずれか一項に記載の半導体装置。
  8. 　前記トレンチ部は複数のゲートトレンチ部を有し、
    　複数の前記メサ部は、２つの前記ゲートトレンチ部に挟まれた第１メサ部を含み、
    　前記第１メサ部の少なくとも一部が前記チャネルメサ部である
    　請求項１から３のいずれか一項に記載の半導体装置。
  9. 　前記トレンチ部はダミートレンチ部を有し、
    　複数の前記メサ部は、前記ゲートトレンチ部と前記ダミートレンチ部とに挟まれた第２メサ部を含み、
    　前記第２メサ部の少なくとも一部が前記フローティングメサ部である
    　請求項８に記載の半導体装置。
  10. 　前記トレンチ部は複数の前記ダミートレンチ部を有し、
    　複数の前記メサ部は、２つの前記ダミートレンチ部に挟まれた第３メサ部を含み、
    　前記第３メサ部の少なくとも一部が前記フローティングメサ部である
    　請求項９に記載の半導体装置。
  11. 　前記チャネルメサ部の隣に位置する前記フローティングメサ部に前記第２トレンチボトム領域が設けられている
    　請求項９に記載の半導体装置。
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