WO2025258976A1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법

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WO2025258976A1
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channel layer
semiconductor device
substrate
transition metal
dimensional material
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PCT/KR2025/007926
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조문호
문건호
안헌수
한철희
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Institute for Basic Science
POSTECH Research and Business Development Foundation
Original Assignee
Institute for Basic Science
POSTECH Research and Business Development Foundation
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • the present invention relates to a semiconductor device including a two-dimensional material and a method for manufacturing the same.
  • Two-dimensional materials are materials composed of one or a few layers of atoms or molecules, forming a planar structure. These materials possess unique physical, chemical, and electrical properties, enabling diverse scientific and industrial applications. Representative two-dimensional materials include graphene, transition metal chalcogenides, and phosphorene. Due to their unique thinness and planarity, two-dimensional materials can enable the miniaturization and enhancement of high-performance electronic devices. Furthermore, they can exhibit novel physical phenomena not found in conventional three-dimensional materials, prompting extensive research into two-dimensional materials.
  • the technical idea of the present invention aims to solve a problem by providing a structure and manufacturing method of a semiconductor device that is miniaturized and has increased reliability.
  • a semiconductor device may include a substrate, a first two-dimensional material pattern and a second two-dimensional material pattern disposed adjacently on the substrate, a mirror twin boundary therebetween, a channel layer on the mirror twin boundary, and source electrodes and drain electrodes disposed on one side and the other side of the channel layer.
  • the first two-dimensional material pattern and the second two-dimensional material pattern may include molybdenum disulfide (MoS 2 ).
  • MoS 2 molybdenum disulfide
  • the first width may be less than or equal to 1 nm.
  • the first two-dimensional material pattern and the second two-dimensional material pattern may have semiconductor properties.
  • the mirror pair boundary may further include gate contacts connected to both ends.
  • the substrate is in contact with the first two-dimensional material pattern and the second two-dimensional material pattern, and the substrate may be a c-plane sapphire substrate.
  • nucleation seeds (200S) can be grown to form transition metal chalcogenide patterns (200P).
  • Each of the transition metal chalcogenide patterns (200P) can be formed in a triangular shape from a planar viewpoint.
  • the semiconductor device (2000) may be a CMOS (Complementary Metal-Oxide-Semiconductor).
  • the semiconductor device (2000) may include a PMSOS and an NMOS.
  • a first channel layer (510) may be disposed on a first insulating layer (310).
  • the first channel layer (510) may be a P-type channel or an N-type channel.
  • the first channel layer (510) may include a two-dimensional material, and may include, for example, a transition metal chalcogenide.
  • a second insulating layer (320) may be disposed on the first channel layer (510).
  • the second insulating layer (320) may function as a gate insulating film.
  • the second insulating layer (320) may include, for example, aluminum oxide (Al 2 O 3 ).
  • a third insulating layer (330) may be disposed on the first transition metal chalcogenide pattern (210), the second transition metal chalcogenide pattern (220), and the mirror pair boundary (230).
  • the third insulating layer (330) may include, for example, aluminum oxide (Al 2 O 3 ).
  • a second channel layer (520) may be disposed on the third insulating layer (330).
  • the second channel layer (520) may be either a P-type channel or an N-type channel. That is, the first channel layer (510) and the second channel layer (520) may have different types. For example, when the first channel layer (510) is P-type, the second channel layer (520) may be N-type, and when the first channel layer (510) is N-type, the second channel layer (520) may be P-type.
  • the second channel layer (520) may include a two-dimensional material, for example, a transition metal chalcogenide.
  • Second source/drain electrodes (620) connected to the second channel layer (520) may be disposed on the third insulating layer (330) and the second channel layer (520).
  • the second source/drain electrodes (620) may be disposed spaced apart from each other in the second direction (D2).
  • the first channel layer (510), the first source/drain electrodes (610), the second insulating layer (320), and the mirror pair boundary (230) may be formed of either P-MOS or N-MOS.
  • the second channel layer (520), the second source/drain electrodes (620), the third insulating layer (330), and the mirror pair boundary (230) may be formed of the other of P-MOS or N-MOS.
  • FIGS. 6A and 7A are plan views illustrating a manufacturing process of a semiconductor device according to some embodiments.
  • FIGS. 6B and 7B are cross-sectional views taken along line B-B' of FIGS. 6A and 7A.
  • a substrate (100) may be prepared.
  • the substrate (100) may be any one of a silicon substrate, a germanium substrate, and a sapphire substrate.
  • a first insulating layer (310) including silicon oxide may be formed on the substrate (100).
  • a first channel layer (510) may be formed on the first insulating layer (310).
  • Forming the first channel layer (510) may include forming the first channel layer (510) on another substrate, separating the first channel layer (510) from the other substrate, and transferring the first channel layer (510) onto the first insulating layer (310).
  • first source/drain electrodes (610) connected to both ends of the first channel layer (510) may be formed.
  • a second insulating layer (320) covering the first channel layer (510) and the first source/drain electrodes (610) can be formed.
  • a first transition metal chalcogenide pattern (210) including a mirror pair boundary (230) and a second transition metal chalcogenide pattern (220) can be formed on a second insulating layer (320).
  • Forming the first transition metal chalcogenide pattern (210) and the second transition metal chalcogenide pattern (220) may include, for example, forming the first transition metal chalcogenide pattern (210) and the second transition metal chalcogenide pattern (220) on a different c-plane sapphire substrate, as described in FIGS.
  • a third insulating layer (330) covering the first transition metal chalcogenide pattern (210), the second transition metal chalcogenide pattern (220), the mirror pair boundary (230), and the gate contacts (400) may be formed.
  • a second channel layer (520) may be formed on the third insulating layer (330). Forming the second channel layer (520) may include forming the second channel layer (520) on a different substrate, separating the second channel layer (520) from the different substrate, and transferring the second channel layer (520) onto the third insulating layer (330). Subsequently, second source/drain electrodes (620) connected to both ends of the second channel layer (520) may be formed.
  • Figure 8a shows an I-V graph of a transition metal chalcogenide pattern and a mirror pair boundary as a function of drain-source voltage.
  • Figure 8b shows the sheet resistance of a transition metal chalcogenide pattern and a mirror pair boundary as a function of temperature.
  • Figure 8c shows an I-V graph of a transition metal chalcogenide pattern and a mirror pair boundary as a function of gate voltage.
  • Figure 8d shows a V-I graph of a mirror pair boundary.
  • the transition metal chalcogenide pattern (MoS 2 S-ML) has semiconductor properties, whereas the mirror pair boundary (MoS 2 MTB) has metallic properties.
  • FIG. 9a is a graph showing the measured drain-source current (I DS ) according to the change in the gate voltage (V MTB ) applied to the mirror pair boundary of the semiconductor device according to FIGS. 1a and 1b at room temperature.
  • FIG. 9b is a graph showing the measured drain-source current (I DS ) according to the change in the drain-source voltage (V DS ) of the semiconductor device according to FIGS. 1a and 1b at room temperature.
  • FIG. 9c is a graph showing the measured drain-source current (I DS ) according to the change in the gate voltage (V MTB ) of the semiconductor device according to FIGS. 1a and 1b at low temperature.
  • Figure 11 shows the drain-source current of PMOS and NMOS according to the gate voltage (V MTB ) of the semiconductor device according to Figures 5a and 5b. Referring to Figure 11, it can be confirmed that both NMOS and PMOS operate when the mirror pair boundary is used as a gate.
  • Fig. 12a illustrates the operation of the inverter when the semiconductor device according to Figs. 5a and 5b is designed as an inverter.
  • Fig. 12b illustrates the voltage gain when the semiconductor device according to Figs. 5a and 5b is designed as an inverter. Referring to Figs. 12a and 12b, it can be confirmed that the CMOS logic device operates properly when the mirror pair boundary is used as a gate.
  • mirror-pair boundaries between two-dimensional material patterns can have metallic properties.
  • mirror-pair boundaries between transition metal chalcogenide patterns can form a long one-dimensional wire shape by using a MOCVD method.
  • the mirror-pair boundaries between the metal chalcogenide patterns as described above can be used as gate electrodes of MOSFETs or CMOS devices. Since the mirror-pair boundaries have a width of only a few nm, they can have a short effective gate length, and as a result, unit semiconductor devices can be miniaturized and more semiconductor devices can be integrated into the same area.

Landscapes

  • Thin Film Transistor (AREA)

Abstract

본 발명의 개념에 따른 반도체 소자는 기판, 상기 기판 상의 인접하게 배치되는 제1 이차원 물질 패턴, 제2 이차원 물질 패턴, 및 이들 사이의 거울 쌍 경계(mirror twin boundary), 상기 거울 쌍 경계 상의 채널 층, 및 상기 채널 층의 일 측 및 타 측 상에 배치되는 소스 전극 및 드레인 전극들을 포함한다.

Description

반도체 소자 및 이의 제조 방법
본 발명은 이차원 물질을 포함하는 반도체 소자 및 이의 제조방법에 관한 것이다.
이차원 물질은 원자나 분자가 하나 또는 소수의 층으로 구성되어 있어서 평면적인 구조를 이루는 물질을 말한다. 이들 물질은 독특한 물리적, 화학적, 전기적 특성을 갖고 있으며, 그 결과 다양한 과학적 및 산업적 응용이 가능하다. 대표적인 이차원 물질은 그래핀, 전이금속 칼코게나이드, 및 포스포린 등이 있다. 이차원 물질들은 고유의 얇은 두께와 평면성 덕분에 전자 장치의 소형화 및 고성능화를 가능하게 할 수 있다. 또한, 이들은 기존 3차원 재료에서 볼 수 없는 새로운 물리적 현상을 제공할 수 있어서 이차원 물질에 대해서 많은 연구가 진행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 소형화되고, 신뢰성이 증가한 반도체 소자의 구조 및 제조 방법을 제공하는 것이다.
본 발명의 일부 실시예들에 따른 반도체 소자는 기판, 상기 기판 상의 인접하게 배치되는 제1 이차원 물질 패턴, 제2 이차원 물질 패턴, 및 이들 사이의 거울 쌍 경계(mirror twin boundary), 상기 거울 쌍 경계 상의 채널 층, 및 상기 채널 층의 일 측 및 타 측 상에 배치되는 소스 전극 및 드레인 전극들을 포함할 수 있다.
일부 실시예들에 따르면, 상기 제1 이차원 물질 패턴, 및 상기 제2 이차원 물질 패턴은 전이금속 칼코게나이드를 포함할 수 있다.
일부 실시예들에 따르면, 상기 제1 이차원 물질 패턴, 및 상기 제2 이차원 물질 패턴은 몰리브덴 이황화물(MoS2)을 포함할 수 있다.
일부 실시예들에 따르면, 상기 거울 쌍 경계는 상기 기판의 상면에 평행한 제1 방향에 따른 제1 폭을 가지고, 상기 제1 폭은 10nm이하일 수 있다.
일부 실시예들에 따르면, 상기 제1 폭은 1nm 이하일 수 있다.
일부 실시예들에 따르면, 상기 채널 층은 이차원 물질을 포함할 수 있다.
일부 실시예들에 따르면, 상기 거울 쌍 경계는 금속 성질을 가질 수 있다.
일부 실시예들에 따르면, 상기 제1 이차원 물질 패턴, 상기 제2 이차원 물질 패턴은 반도체 성질을 가질 수 있다.
일부 실시예들에 따르면, 상기 거울 쌍 경계의 양 단과 연결되는 게이트 컨택들을 더 포함할 수 있다.
일부 실시예들에 따르면, 상기 기판은 제1 이차원 물질 패턴, 제2 이차원 물질 패턴과 접촉하고, 상기 기판은 c-plane 사파이어 기판일 수 있다.
일부 실시예들에 따르면, 상기 채널 층은 몰리브덴 이황화물(MoS₂), 텅스텐 이황화물(WS₂), 텅스텐 이셀레나이드 (WSe₂), 및 몰리브덴 이셀레나이드 (MoSe₂) 중 적어도 하나를 포함할 수 있다.
본 발명의 일부 실시예들에 따른 반도체 소자는 기판, 상기 기판 상의 제1 채널 층, 상기 제1 채널 층 상의 제2 채널 층, 및 상기 제1 채널 층 및 상기 제2 채널 층 사이에 개재되는 한 쌍의 전이 금속 칼코게나이드 패턴들 및 게이트 전극을 포함하고, 상기 전이 금속 칼코게나이드 패턴들은 거울 쌍 경계(mirror twin boundary)를 가지고, 상기 게이트 전극은 상기 거울 쌍 경계로 구성될 수 있다.
일부 실시예들에 따르면, 상기 제1 채널 층은 P형 채널 또는 N형 채널 중 어느 하나를 포함하고, 상기 제2 채널 층은 P 형 채널 또는 N형 채널 중 다른 하나를 포함할 수 있다.
일부 실시예들에 따르면, 상기 제1 채널 층과 상기 전이 금속 칼코게나이드 패턴들 사이의 제1 절연 층, 및 상기 제2 채널 층과 상기 전이 금속 칼코게나이드 패턴들 사이의 제2 절연 층을 더 포함하고, 상기 제1 절연 층 및 상기 제2 절연 층은 각각 산화 알루미늄(Al2O3)을 포함할 수 있다.
일부 실시예들에 따르면, 상기 거울 쌍 경계의 양 단과 연결되는 게이트 컨택들, 상기 제1 채널 층의 양 단과 연결되는 제1 소스/드레인 전극들, 및 상기 제2 채널 층의 양 단과 연결되는 제2 소스/드레인 전극들을 더 포함할 수 있다.
일부 실시예들에 따르면, 상기 전이 금속 칼코게나이드 패턴들은 몰리브덴 이황화물(MoS2)을 포함할 수 있다.
일부 실시예들에 따르면, 상기 거울 쌍 경계는 상기 기판의 상면에 평행한 제1 방향에 따른 제1 폭을 가지고, 상기 제1 폭은 1nm이하일 수 있다.
본 발명의 일부 실시예들에 따른 반도체 소자의 제조 방법은 서로 이격하는 제1 홀 및 제2 홀을 포함하는 마스크를 형성하는 것, 이차원 물질을 상기 제1 홀 및 상기 제2 홀을 통과시켜 제1 핵 생성 시드 및 제2 핵 생성 시드를 기판 상에 형성시키는 것, 상기 제1 핵 생성 시드 및 상기 제2 핵 생성 시드를 성장시켜 서로 접하는 제1 패턴 및 제2 패턴을 형성시키는 것, 상기 제1 패턴 및 상기 제2 패턴 상에 채널 층을 형성하는 것, 및 상기 채널 층의 일 단 및 타 단 상에 소스 전극 및 드레인 전극을 형성하는 것을 포함하고, 상기 제1 및 제2 핵 생성 시드를 형성시키는 것과, 상기 제1 및 제2 패턴을 형성시키는 것은 유기금속 화학기상증착(Metal Organic Chemical Vapor Deposition)을 포함할 수 있다.
일부 실시예들에 따르면, 상기 기판은 사파이어 기판일 수 있다.
일부 실시예들에 따르면, 상기 사파이어 기판의 상면의 결정 방향은 (0001)일 수 있다.
본 발명에 따른 반도체 소자의 게이트 전극은 인접한 전이금속 칼코게나이드 패턴들 사이의 거울 쌍 경계를 포함할 수 있다. 거울 쌍 경계는 금속의 성질을 가지고 1차원의 와이어 형상을 가짐으로써, 유효 게이트 길이가 작아질 수 있다. 그 결과, 소형화되고, 신뢰성이 증가한 반도체 소자의 구조가 구현될 수 있다.
도 1a는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 1b는 도 1a의 A-A'의 단면도이다.
도 2a 및 도 3a는 일부 실시예들에 따른 반도체 소자의 제조 과정을 나타내는 단면도들이다.
도 2b 및 도 3b는 도 2a 및 도 3a의 A-A'의 단면도들이다.
도 4a, 도 4b, 및 도 4c는 거울 쌍 경계를 가지는 전이금속 칼코게나이드 패턴들을 형성하는 과정을 나타내는 개념도들이다.
도 5a는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 5b는 도 5a의 B-B'의 단면도이다.
도 6a 및 도 7a는 일부 실시예들에 따른 반도체 소자의 제조 과정을 나타내는 평면도들이다.
도 6b 및 도 7b는 도 6a 및 도 7a의 B-B'의 단면도들이다.
도 8a는 드레인-소스 전압에 따른 전이금속 칼코게나이드 패턴과 거울 쌍 경계의 I-V 그래프를 나타낸 것이다.
도 8b는 온도 변화에 따른 전이금속 칼코게나이드 패턴과 거울 쌍 경계의 sheet resistance를 나타낸 것이다.
도 8c는 게이트 전압에 따른 전이금속 칼코게나이드 패턴과 거울 쌍 경계의 I-V그래프를 나타낸 것이다.
도 8d는 거울 쌍 경계의 V-I 그래프를 나타낸 것이다.
도 9a는 상온에서, 도 1a 및 도 1b에 따른 반도체 소자의 거울 쌍 경계에 인가되는 전압(VMTB)의 변화에 따른 드레인-소스 전류(IDS)를 측정한 그래프이다.
도 9b는 도 1a 및 도 1b에 따른 반도체 소자의 상온에서 드레인-소스 전압(VDS)의 변화에 따른 드레인-소스 전류(IDS)를 측정한 그래프이다.
도 9c는 도 1a 및 도 1b에 따른 반도체 소자의 저온에서의 게이트 전압(VMTB)의 변화에 따른 드레인-소스 전류(IDS)를 측정한 그래프이다.
도 10은 거울 쌍 경계 주변의 유효 게이트 길이를 나타내는 그래프이다.
도 11은 도 5a 및 도 5b에 따른 반도체 소자의 게이트 전압(VMTB)에 따른 PMOS, 및 NMOS의 드레인-소스 전류를 나타낸 것이다.
도 12a는 도 5a 및 도 5b에 따른 반도체 소자를 인버터로 설계했을 때, 인터터의 동작을 나타낸 것이다. 도 12b는 도 5a 및 도 5b에 따른 반도체 소자를 인버터로 설계했을 때, voltage gain을 나타낸 것이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다. 이하, 도면들을 참조하여 본 발명의 개념에 따른 반도체 소자를 설명한다.
도 1a는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 1b는 도 1a의 A-A'의 단면도이다.
도 1a, 및 도 1b를 참조하면, 반도체 소자(1000)는 트랜지스터일 수 있다. 반도체 소자(1000)는 기판(100), 제1 전이금속 칼코게나이드 패턴(210), 제2 전이금속 칼코게나이드 패턴(220), 게이트 콘택들(400), 절연 층(300), 채널 층(500), 및 소스/드레인 전극들(600)을 포함할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, SOI(Silicon On Insulator) 기판, 및 사파이어 기판 등 어느 하나일 수 있다. 본 명세서에서, 기판(100)의 상면에 평행한 일 방향을 제1 방향(D1)으로 정의한다. 기판(100)의 상면에 평행하고, 제1 방향(D1)과 수직한 일 방향을 제2 방향(D2)으로 정의한다. 기판(100)의 상면과 수직한 일 방향을 제3 방향(D3)으로 정의한다.
기판(100) 상에 제1 이차원 물질 패턴(210) 및 제2 이차원 물질 패턴(220)이 배치될 수 있다. 본 명세서에서 제1 이차원 물질 패턴(210) 및 제2 이차원 물질 패턴(220)은 각각 제1 전이금속 칼코게나이드 패턴(210) 및 제2 전이금속 칼코게나이드 패턴(220)으로 호칭될 수 있다. 제1 전이금속 칼코게나이드 패턴(210) 및 제2 전이금속 칼코게나이드 패턴(220)은 거울 쌍 경계(mirror twin boundary)(230)를 가지도록 배치될 수 있다. 예를 들어, 제1 전이금속 칼코게나이드 패턴(210) 및 제2 전이금속 칼코게나이드 패턴(220)의 각각은 평면적 관점에서 삼각형 형상을 가질 수 있다. 제1 전이금속 칼코게나이드 패턴(210) 및 제2 전이금속 칼코게나이드 패턴(220)이 삼각형의 형상을 가지는 경우, 제1 전이금속 칼코게나이드 패턴(210)을 60° 회전시키는 경우, 제2 전이금속 칼코게나이드 패턴(220)과 겹쳐질 수 있다. 제1 전이금속 칼코게나이드 패턴(210) 및 제2 전이금속 칼코게나이드 패턴(220)은 예를 들어, 몰리브덴 이황화물(MoS2)을 포함할 수 있다. 제1 전이금속 칼코게나이드 패턴(210) 및 제2 전이금속 칼코게나이드 패턴(220)은 각각 하나의 원자 단위의 하나의 층(mono layer)으로 이루어질 수 있다. 제1 전이금속 칼코게나이드 패턴(210) 및 제2 전이금속 칼코게나이드 패턴(220)은 반도체 성질을 가질 수 있다.
거울 쌍 경계(230)는 제1 전이금속 칼코게나이드 패턴(210)의 결정 및 제2 전이금속 칼코게나이드 패턴(220)의 결정이 거울상 대칭을 이루는 경계면을 나타낸다. 제1 전이금속 칼코게나이드 패턴(210) 및 제2 전이금속 칼코게나이드 패턴(220)은 서로 반대 방향으로 동일한 결정학적 지향성을 가질 수 있다. 거울 쌍 경계(230)는 제1 방향(D1)을 따라서 연장될 수 있다. 거울 쌍 경계(230)는 1차원의 와이어의 형상을 가질 수 있다. 거울 쌍 경계(230)는 제2 방향(D2)에 따른 제1 폭을 가질 수 있다. 거울 쌍 경계(230)의 제1 폭은 10nm 이하일 수 있다. 일부 실시예들에 따르면, 거울 쌍 경계(230)의 제1 폭은 1nm 이하일 수 있다.
거울 쌍 경계(230)는 금속의 성질을 가질 수 있다. 거울 쌍 경계(230)는 도전성을 가지며, 트랜지스터의 게이트 전극의 역할을 할 수 있다.
게이트 콘택들(400)이 거울 쌍 경계(230)의 양 단에 각각 연결될 수 있다. 게이트 콘택들(400)은 거울 쌍 경계(230)에 게이트 전압을 인가할 수 있다. 게이트 콘택들(400) 예를 들어 티타늄, 및 금과 같은 금속을 포함할 수 있다.
절연 층(300)이 제1 전이금속 칼코게나이드 패턴(210), 제2 전이금속 칼코게나이드 패턴(220) 및 거울 쌍 경계(230) 상에 배치될 수 있다. 절연 층(300)은 제1 전이금속 칼코게나이드 패턴(210), 제2 전이금속 칼코게나이드 패턴(220) 및 거울 쌍 경계(230)를 덮을 수 있다. 절연 층(300)은 게이트 절연막의 역할을 할 수 있다. 절연 층(300)은 예를 들어, 산화 알루미늄(Al2O3)을 포함할 수 있다.
절연 층(300) 상에 채널 층(500)이 배치될 수 있다. 채널 층(500)은 반도체 물질을 포함할 수 있다. 채널 층(500)은 일 예로, 불순물이 도핑된 실리콘 또는 게르마늄을 포함할 수 있다. 채널 층(500)은 다른 일 예로, 2차원 물질을 포함할 수 있다. 채널 층(500)은 몰리브덴 이황화물(MoS₂), 텅스텐 이황화물(WS₂), 텅스텐 이셀레나이드 (WSe₂), 및 몰리브덴 이셀레나이드 (MoSe₂) 중 적어도 하나를 포함할 수 있다. 채널 층(500)은 거울 쌍 경계(230)와 제3 방향(D3)으로 중첩할 수 있다.
채널 층(500)의 양 단 상에는 소스/드레인 전극들(600)이 배치될 수 있다. 소스/드레인 전극들(600)은 제2 방향(D2)으로 서로 이격하여 배치될 수 있다. 소스/드레인 전극들(600)은 금속을 포함하며, 채널 층(500)에 드레인-소스 전압을 인가할 수 있다.
도 2a 및 도 3a는 일부 실시예들에 따른 반도체 소자의 제조 과정을 나타내는 단면도들이다. 도 2b 및 도 3b는 도 2a 및 도 3a의 A-A'의 단면도들이다. 도 4a, 도 4b, 및 도 4c는 거울 쌍 경계를 가지는 전이금속 칼코게나이드 패턴들을 형성하는 과정을 나타내는 개념도들이다.
도 2a 및 도 2b를 참조하면, 기판(100)이 준비될 수 있다. 기판(100)은 예를 들어, 사파이어 기판일 수 있다. 기판(100) 상에 거울 쌍 경계(230)를 가지는 제1 전이금속 칼코게나이드 패턴(210) 및 제2 전이금속 칼코게나이드 패턴(220)을 형성할 수 있다.
구체적으로, 거울 쌍 경계를 가지는 전이금속 칼코게나이드 패턴들을 형성하는 것은 도 4a와 같이, 복수개의 서로 이격된 홀들(800H)을 가지는 마스크(800)를 준비할 수 있다. 마스크(800)는 일 예로, 폴리메틸메타크릴레이트(Poly(methyl methacrylate: PMMA)를 포함할 수 있다. 아르곤 이온 밀링(Ar ion milling)과 같은 공정을 통하여, 폴리메틸메타크릴레이트 플레이트에 복수개의 홀들(800H)을 형성하여 마스크(800)를 형성할 수 있다. 마스크(800)의 홀들(800H)을 통하여 이차원 물질 전구체들을 주입할 수 있다. 이차원 물질 전구체들은 예를 들어, Mo(CO)6 및 (CH2H5)2S를 포함할 수 있다. 기판(100)은 c 축이<0001>의 결정방향을 가지는 c-plane 사파이어일 수 있다. 즉, 사파이어 기판의 상면은 (0001)의 결정방향을 가질 수 있다.
이차원 물질 전구체들은 기판(100)의 상면에서 서로 반응하여, 서로 이격된 핵 생성 시드들(200S)을 형성할 수 있다. 핵 생성 시드들(200S)은 몰리브덴 이황화물(MoS2)를 포함할 수 있다.
도 4b를 참조하면, 핵 생성 시드들(200S)을 성장시켜서 전이 금속 칼코게나이드 패턴들(200P)을 형성할 수 있다. 전이 금속 칼코게나이드 패턴들(200P)의 각각은 평면적 관점에서 삼각형의 형상으로 형성될 수 있다.
도 4c를 참조하면, 전이 금속 칼코게나이드 패턴들(200P)이 성장함에 따라서, 서로 접할 수 있다. 인접하는 전이 금속 칼코게나이드 패턴들(200P) 사이에는 거울 쌍 경계(230)가 형성될 수 있다.
본 발명의 개념에 따르면, 핵 생성 시드들(200S)을 형성하는 것, 전이 금속 칼코게나이드 패턴들(200P)을 형성하는 것은 유기금속 화학기상증착(Metal Organic Chemical Vapor Deposition)을 포함할 수 있다. 유기금속 화학기상증착을 이용함으로써, 긴 길이의 거울 쌍 경계(230)를 형성할 수 있다.
도 3a 및 도 3b를 참조하면, 거울 쌍 경계(230)의 양 단과 연결되는 게이트 콘택들(400)을 형성할 수 있다. 게이트 콘택들(400)을 형성하는 것은 기판(100) 상에 금속층을 형성하는 것, 및 상기 금속층을 패터닝하는 것을 포함할 수 있다. 이어서, 거울 쌍 경계(230)를 덮는 절연 층(300)을 형성할 수 있다. 절연 층(300)을 형성하는 것은 ALD, CVD와 같은 공정을 포함할 수 있다.
다시 도 1a 및 도 1b를 참조하면, 채널 층(500)을 절연 층(300) 상에 형성할 수 있다. 채널 층(500)을 형성하는 것은 채널 층(500)을 다른 기판에서 형성하는 것, 채널 층(500)을 다른 기판으로부터 분리하는 것, 및 채널 층(500)을 기판(100)에 이전(transfer)하는 것을 포함할 수 있다. 이어서, 채널 층(500)의 양 단에 연결되는 소스/드레인 전극들(600)을 형성할 수 있다
도 5a는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 5b는 도 5a의 B-B'의 단면도이다. 중복되는 설명은 생략하기로 한다.
도 5a 및 도 5b를 참조하면, 반도체 소자(2000)는 CMOS(Complementary Metal-Oxide-Semiconductor)일 수 있다. 반도체 소자(2000)는 PMSOS와 NMOS를 포함할 수 있다.
반도체 소자(2000)는 기판(100), 제1 절연 층(110), 제1 채널 층(510), 제1 소스/드레인 전극들(610), 제2 절연 층(320), 제1 전이금속 칼코게나이드 패턴(210), 제2 전이금속 칼코게나이드 패턴(220), 게이트 콘택들(400), 제3 절연 층(330), 채널 층(500), 및 제2 소스/드레인 전극들(620)을 포함할 수 있다.
제1 절연 층(310)이 기판(100) 상에 배치될 수 있다. 제1 절연 층(310)은 일 예로 실리콘 산화물(SiO2)을 포함할 수 있다.
제1 채널 층(510)이 제1 절연 층(310) 상에 배치될 수 있다. 제1 채널 층(510)은 P 형 채널 또는 N 형 채널일 수 있다. 제1 채널 층(510)은 2차원 물질을 포함할 수 있으며, 일 예로 전이금속 칼코게나이드를 포함할 수 있다.
제1 채널 층(510)과 연결되는 제1 소스/드레인 전극들(610)이 제1 절연 층(310) 상에 배치될 수 있다. 제1 소스/드레인 전극들(610)은 제2 방향(D2)으로 서로 이격하게 배치될 수 있다.
제2 절연 층(320)이 제1 채널 층(510) 상에 배치될 수 있다. 제2 절연 층(320)은 게이트 절연막의 역할을 할 수 있다. 제2 절연 층(320)은 일 예로, 산화 알루미늄(Al2O3)을 포함할 수 있다.
제1 전이금속 칼코게나이드 패턴(210), 및 제2 전이금속 칼코게나이드 패턴(220)이 제2 절연 층(320) 상에 배치될 수 있다. 제1 전이금속 칼코게나이드 패턴(210), 및 제2 전이금속 칼코게나이드 패턴(220) 사이의 거울 쌍 경계(230)는 제3 방향(D3)으로 제1 채널 층(510)과 중첩할 수 있다. 제1 채널 층(510)은 제1 방향(D1)으로 연장될 수 있다.
게이트 콘택들(400)이 거울 쌍 경계(230) 의 양 단 상에 배치될 수 있다.
제3 절연 층(330)이 제1 전이금속 칼코게나이드 패턴(210), 제2 전이금속 칼코게나이드 패턴(220), 및 거울 쌍 경계(230) 상에 배치될 수 있다. 제3 절연 층(330)은 일 예로, 산화 알루미늄(Al2O3)을 포함할 수 있다.
제2 채널 층(520)이 제3 절연 층(330) 상에 배치될 수 있다. 제2 채널 층(520)은 P 형 채널 또는 N 형 채널 중 나머지 하나일 수 있다. 즉, 제1 채널 층(510) 및 제2 채널 층(520)은 서로 다른 형(type)을 가질 수 있다. 예를 들어, 제1 채널 층(510)이 P형인 경우, 제2 채널 층(520)은 N형이고, 제1 채널 층(510)이 N형인 경우, 제2 채널 층(520)은 P형일 수 있다. 제2 채널 층(520)은 2차원 물질을 포함할 수 있고, 예를 들어 전이금속 칼코게나이드를 포함할 수 있다.
제2 채널 층(520)과 연결되는 제2 소스/드레인 전극들(620)이 제3 절연 층(330) 및 제2 채널 층(520) 상에 배치될 수 있다. 제2 소스/드레인 전극들(620)은 제2 방향(D2)으로 서로 이격하게 배치될 수 있다.
제1 채널 층(510), 제1 소스/드레인 전극들(610), 제2 절연 층(320) 및 거울 쌍 경계(230)는 P-MOS 또는 N-MOS 중 어느 하나를 구성할 수 있다. 제2 채널 층(520), 제2 소스/드레인 전극들(620), 제3 절연 층(330) 및 거울 쌍 경계(230)는 P-MOS 또는 N-MOS 중 나머지 하나를 구성할 수 있다.
도 6a 및 도 7a는 일부 실시예들에 따른 반도체 소자의 제조 과정을 나타내는 평면도들이다. 도 6b 및 도 7b는 도 6a 및 도 7a의 B-B'의 단면도들이다.
도 6a 및 도 6b를 참조하면, 기판(100)이 준비될 수 있다. 기판(100)은 실리콘 기판, 게르마늄 기판, 및 사파이어 기판 중 어느 하나일 수 있다. 기판(100) 상에 실리콘 산화물을 포함하는 제1 절연 층(310)이 형성될 수 있다. 제1 채널 층(510)을 제1 절연 층(310) 상에 형성할 수 있다. 제1 채널 층(510)을 형성하는 것은 제1 채널 층(510)을 다른 기판에서 형성하는 것, 제1 채널 층(510)을 다른 기판으로부터 분리하는 것, 및 제1 채널 층(510)을 제1 절연 층(310) 상에 이전(transfer)하는 것을 포함할 수 있다. 이어서, 제1 채널 층(510)의 양 단에 연결되는 제1 소스/드레인 전극들(610)을 형성할 수 있다. 제1 채널 층(510) 및 제1 소스/드레인 전극들(610)을 덮는 제2 절연 층(320)을 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 제2 절연 층(320) 상에 거울 쌍 경계(230)를 포함하는 제1 전이금속 칼코게나이드 패턴(210), 및 제2 전이금속 칼코게나이드 패턴(220)을 형성할 수 있다. 제1 전이금속 칼코게나이드 패턴(210), 및 제2 전이금속 칼코게나이드 패턴(220)을 형성하는 것은 예를 들어, 도 4a 내지 도 4c에서 설명한 것과 같이 제1 전이금속 칼코게나이드 패턴(210), 및 제2 전이금속 칼코게나이드 패턴(220)을 다른 c-plane 사파이어 기판에서 형성하는 것, 제1 전이금속 칼코게나이드 패턴(210), 및 제2 전이금속 칼코게나이드 패턴(220)을 c-plane 사파이어 기판으로부터 분리하는 것, 및 제1 전이금속 칼코게나이드 패턴(210), 및 제2 전이금속 칼코게나이드 패턴(220)을 제2 절연 층(320) 상에 이전(transfer)하는 것을 포함할 수 있다. 이어서 거울 쌍 경계(230)의 양 단과 연결되는 게이트 콘택들(400)을 형성할 수 있다.
다시 도 5a 및 도 5b를 참조하면, 제1 전이금속 칼코게나이드 패턴(210), 제2 전이금속 칼코게나이드 패턴(220), 거울 쌍 경계(230), 및 게이트 콘택들(400)을 덮는 제3 절연 층(330)을 형성할 수 있다. 제2 채널 층(520)을 제3 절연 층(330) 상에 형성할 수 있다. 제2 채널 층(520)을 형성하는 것은 제2 채널 층(520)을 다른 기판에서 형성하는 것, 제2 채널 층(520)을 다른 기판으로부터 분리하는 것, 및 제2 채널 층(520)을 제3 절연 층(330) 상에 이전(transfer)하는 것을 포함할 수 있다. 이어서, 제2 채널 층(520)의 양 단에 연결되는 제2 소스/드레인 전극들(620)을 형성할 수 있다.
도 8a는 드레인-소스 전압에 따른 전이금속 칼코게나이드 패턴과 거울 쌍 경계의 I-V 그래프를 나타낸 것이다. 도 8b는 온도 변화에 따른 전이금속 칼코게나이드 패턴과 거울 쌍 경계의 sheet resistance를 나타낸 것이다. 도 8c는 게이트 전압에 따른 전이금속 칼코게나이드 패턴과 거울 쌍 경계의 I-V그래프를 나타낸 것이다. 도 8d는 거울 쌍 경계의 V-I 그래프를 나타낸 것이다.
도 8a 내지 도 8d를 참조하면, 전이금속 칼코게나이드 패턴(MoS2 S-ML)은 반도체의 성질을 가지는 반면에, 거울 쌍 경계(MoS2 MTB)는 금속의 성질을 가짐을 알 수 있다.
도 9a는 상온에서, 도 1a 및 도 1b에 따른 반도체 소자의 거울 쌍 경계에 인가되는 게이트전압(VMTB)의 변화에 따른 드레인-소스 전류(IDS)를 측정한 그래프이다. 도 9b는 도 1a 및 도 1b에 따른 반도체 소자의 상온에서 드레인-소스 전압(VDS)의 변화에 따른 드레인-소스 전류(IDS)를 측정한 그래프이다. 도 9c는 도 1a 및 도 1b에 따른 반도체 소자의 저온에서의 게이트 전압(VMTB)의 변화에 따른 드레인-소스 전류(IDS)를 측정한 그래프이다.
도 9a 내지 도 9c를 참조하면, 거울 쌍 경계를 게이트 전극으로 사용하는 경우, 상온에서나 저온에서나 트랜지스터의 스위칭 기능이 잘 동작하는 것을 확인할 수 있다.
도 10은 거울 쌍 경계 주변의 유효 게이트 길이를 나타내는 그래프이다. 도 10을 참조하면, 0.4 nm의 직경을 가지는 거울 쌍 경계(MTB)를 기준으로 3.9nm의 폭의 유효 게이트 길이(LG)를 가지는 것을 확인할 수 있다.
도 11은 도 5a 및 도 5b에 따른 반도체 소자의 게이트 전압(VMTB)에 따른 PMOS, 및 NMOS의 드레인-소스 전류를 나타낸 것이다. 도 11을 참조하면, 거울 쌍 경계를 게이트로 사용하는 경우에, NMOS 및 PMOS 모두 작동함을 확인할 수 있다.
도 12a는 도 5a 및 도 5b에 따른 반도체 소자를 인버터로 설계했을 때, 인터터의 동작을 나타낸 것이다. 도 12b는 도 5a 및 도 5b에 따른 반도체 소자를 인버터로 설계했을 때, voltage gain을 나타낸 것이다. 도 12a 및 도 12b를 참조하면, 거울 쌍 경계를 게이트로 사용하는 경우에, CMOS 로직 소자가 잘 작동함을 확인할 수 있다.
본 발명의 개념에 따르면, 이차원 물질 패턴들 사이의 거울 쌍 경계는 금속의 성질을 가질 수 있다. 특히 전이 금속 칼코게나이드 패턴들 사이의 거울 쌍 경계는 MOCVD 방법을 이용함으로써, 긴 길이의 1차원의 와이어 형상을 형성할 수 있다. 위와 같은 금속 칼코게나이드 패턴들 사이의 거울 쌍 경계는 MOSFET이나 CMOS 소자의 게이트 전극으로 이용할 수 있다. 거울 쌍 경계는 폭이 수 nm에 불과함으로써, 짧은 유효 게이트 길이를 가질 수 있고, 그 결과 단위 반도체 소자를 소형화 시킬 수 있고, 동일 면적에 더 많은 반도체 소자들을 집적화 시킬 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    상기 기판 상의 인접하게 배치되는 제1 이차원 물질 패턴, 제2 이차원 물질 패턴, 및 이들 사이의 거울 쌍 경계(mirror twin boundary);
    상기 거울 쌍 경계 상의 채널 층; 및
    상기 채널 층의 일 측 및 타 측 상에 배치되는 소스 전극 및 드레인 전극들을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 이차원 물질 패턴, 및 상기 제2 이차원 물질 패턴은 전이금속 칼코게나이드를 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 이차원 물질 패턴, 및 상기 제2 이차원 물질 패턴은 몰리브덴 이황화물(MoS2)을 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 거울 쌍 경계는 상기 기판의 상면에 평행한 제1 방향에 따른 제1 폭을 가지고,
    상기 제1 폭은 10nm이하인 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 폭은 1nm 이하인 반도체 소자.
  6. 제1항에 있어서,
    상기 채널 층은 이차원 물질을 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 거울 쌍 경계는 금속 성질을 가지는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 이차원 물질 패턴, 상기 제2 이차원 물질 패턴은 반도체 성질을 가지는 반도체 소자.
  9. 제1항에 있어서,
    상기 거울 쌍 경계의 양 단과 연결되는 게이트 컨택들을 더 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 기판은 제1 이차원 물질 패턴, 제2 이차원 물질 패턴과 접촉하고,
    상기 기판은 c-plane 사파이어 기판인 반도체 소자.
  11. 제1항에 있어서,
    상기 채널 층은 몰리브덴 이황화물(MoS₂), 텅스텐 이황화물(WS₂), 텅스텐 이셀레나이드 (WSe₂), 및 몰리브덴 이셀레나이드 (MoSe₂) 중 적어도 하나를 포함하는 반도체 소자.
  12. 기판;
    상기 기판 상의 제1 채널 층;
    상기 제1 채널 층 상의 제2 채널 층; 및
    상기 제1 채널 층 및 상기 제2 채널 층 사이에 개재되는 한 쌍의 전이 금속 칼코게나이드 패턴들 및 게이트 전극을 포함하고,
    상기 전이 금속 칼코게나이드 패턴들은 거울 쌍 경계(mirror twin boundary)를 가지고,
    상기 게이트 전극은 상기 거울 쌍 경계로 구성되는 반도체 소자.
  13. 제12항에 있어서,
    상기 제1 채널 층은 P형 채널 또는 N형 채널 중 어느 하나를 포함하고,
    상기 제2 채널 층은 P 형 채널 또는 N형 채널 중 다른 하나를 포함하는 반도체 소자.
  14. 제12항에 있어서,
    상기 제1 채널 층과 상기 전이 금속 칼코게나이드 패턴들 사이의 제1 절연 층; 및
    상기 제2 채널 층과 상기 전이 금속 칼코게나이드 패턴들 사이의 제2 절연 층을 더 포함하고,
    상기 제1 절연 층 및 상기 제2 절연 층은 각각 산화 알루미늄(Al2O3)을 포함하는 반도체 소자.
  15. 제12항에 있어서,
    상기 거울 쌍 경계의 양 단과 연결되는 게이트 컨택들;
    상기 제1 채널 층의 양 단과 연결되는 제1 소스/드레인 전극들; 및
    상기 제2 채널 층의 양 단과 연결되는 제2 소스/드레인 전극들을 더 포함하는 반도체 소자.
  16. 제12항에 있어서,
    상기 전이 금속 칼코게나이드 패턴들은 몰리브덴 이황화물(MoS2)을 포함하는 반도체 소자.
  17. 제16항에 있어서,
    상기 거울 쌍 경계는 상기 기판의 상면에 평행한 제1 방향에 따른 제1 폭을 가지고,
    상기 제1 폭은 1nm이하인 반도체 소자.
  18. 서로 이격하는 제1 홀 및 제2 홀을 포함하는 마스크를 형성하는 것;
    이차원 물질을 상기 제1 홀 및 상기 제2 홀을 통과시켜 제1 핵 생성 시드 및 제2 핵 생성 시드를 기판 상에 형성시키는 것;
    상기 제1 핵 생성 시드 및 상기 제2 핵 생성 시드를 성장시켜 서로 접하는 제1 패턴 및 제2 패턴을 형성시키는 것;
    상기 제1 패턴 및 상기 제2 패턴 상에 채널 층을 형성하는 것; 및
    상기 채널 층의 일 단 및 타 단 상에 소스 전극 및 드레인 전극을 형성하는 것을 포함하고,
    상기 제1 및 제2 핵 생성 시드를 형성시키는 것과, 상기 제1 및 제2 패턴을 형성시키는 것은 유기금속 화학기상증착(Metal Organic Chemical Vapor Deposition)을 포함하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 기판은 사파이어 기판인 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 사파이어 기판의 상면의 결정 방향은 (0001)인 반도체 소자의 제조 방법.
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