KR20240112195A - 활성 영역들에 격리 구조체들을 갖는 디바이스 - Google Patents

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KR20240112195A
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gate
isolation structures
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타밀마니 에티라잔
카우스투브 산바그
조지 알 물핑거
안톤 브이 토크라노브
에릭 에스 코자르스키
후이 잔
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글로벌파운드리즈 유.에스. 인크.
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Abstract

본 개시는 반도체 구조체들에 관한 것이고, 더 상세하게는, 활성 영역들에 격리 구조체들을 갖는 디바이스들과 제조 방법들에 관한 것이다. 이 구조체는, 활성 영역; 활성 영역 내의 복수의 격리 구조체들; 활성 영역 내의 복수의 격리 구조체들과 중첩하는 복수의 게이트 구조체들; 및 복수의 게이트 구조체들 및 복수의 격리 구조체들의 측면들 상의 확산 영역들을 포함한다.

Description

활성 영역들에 격리 구조체들을 갖는 디바이스{DEVICE WITH ISOLATION STRUCTURES IN ACTIVE REGIONS}
본 개시는 반도체 구조체들에 관한 것이고, 더 상세하게는, 활성 영역들에 격리 구조체들을 갖는 디바이스들과 제조 방법들에 관한 것이다.
활성 게이트 위 콘택(Contact Over Active Gate)(COAG)이 nMOS 디바이스와 pMOS 디바이스 사이의 단 대 단 이격 영역에 게이트 콘택이 정확히 놓이는 것이 필요하지 않도록 하는 향상된 반도체 프로세스 흐름 기법이다. COAG는 게이트 콘택을 활성 게이트 영역 위로 이동시켜, nMOS 디바이스의 단부와 pMOS 디바이스의 단부 사이의 공간 영역을 감소시킴으로써 표준 셀 높이의 공격적 스케일링을 가능화하는데 사용된다.
그러나, COAG에 의해 제기되는 제한들이 있다. 이들 제한들은 신뢰성 있는 콘택을 위해 지원될 수 있는 최소 채널 길이에 의해 제기된다. 예를 들어, 최소 채널 길이로, 활성 게이트에 대한 콘택과 소스/드레인 영역에 대한 콘택은 콘택하여 디바이스의 단락을 초래할 수 있다. 이 문제를 해결하기 위해, 채널 길이는 늘릴 수 있다. 이는 Fmax 및 FT에 관해 추가적인 문제들을 제시한다. 예를 들어, 넓은 활성 영역들이 Fmax를 개선할 수 있지만 또한 FT에 부정적으로 영향을 미칠 것이라는 역관계가 Fmax와 FT 사이에 알려져 있다.
본 개시의 일 양태에서, 구조체가 활성 영역; 활성 영역 내의 복수의 격리 구조체들; 활성 영역 내의 복수의 격리 구조체들과 중첩하는 복수의 게이트 구조체들; 및 복수의 게이트 구조체들 및 복수의 격리 구조체들의 측면들 상의 확산 영역들을 포함한다.
본 개시의 일 양태에서, 구조체가 적어도 하나의 활성 영역; 적어도 하나의 활성 영역 내의 복수의 격리 구조체들; 적어도 하나의 활성 영역 내의 복수의 격리 구조체들에 중첩하는 복수의 게이트 구조체들; 복수의 게이트 구조체들 및 복수의 격리 구조체들의 측면들 상의 융기된 소스/드레인 영역들; 융기된 소스/드레인 영역들에 대한 제1 콘택 세트; 및 복수의 게이트 구조체들에 대한 제2 콘택 세트를 포함한다.
본 개시의 일 양태에서, 그 방법은, 활성 영역 내에 복수의 격리 구조체들을 형성하는 단계; 활성 영역 내의 복수의 격리 구조체들과 중첩하는 복수의 게이트 구조체들을 형성하는 단계; 복수의 게이트 구조체들 및 복수의 격리 구조체들의 측면들 상에 확산 영역들을 형성하는 단계; 및 확산 영역들 및 복수의 게이트 구조체들에 대한 콘택들을 형성하는 단계를 포함한다.
본 개시는 본 개시의 예시적인 실시예들의 비제한적인 예들로서 언급된 복수의 도면들을 참조하여 다음의 상세한 설명에서 설명된다.
도 1a는 본 개시의 양태들에 따른 디바이스 및 각각의 제작 프로세스들의 평면도를 도시한다.
도 1b는 A-A를 따르는 도 1의 디바이스의 단면도를 도시한다.
도 1c는 B-B를 따르는 도 1의 디바이스의 단면도를 도시한다.
도 2는 본 개시의 추가적인 양태들에 따른 디바이스의 평면도를 도시한다.
도 3은 본 개시의 추가 양태들에 따른 디바이스의 평면도를 도시한다.
도 4는 본 개시의 추가적인 양태들에 따른 디바이스의 평면도를 도시한다.
도 5a 내지 도 5c는 도 1a 내지 1c의 디바이스를 제조하는 제작 프로세스들을 도시한다.
본 개시는 반도체 구조체들에 관한 것이고, 더 상세하게는, 활성 영역들에 격리 구조체들을 갖는 디바이스들과 제조 방법들에 관한 것이다. 더 구체적으로, 본 개시는 내장형 얕은 트렌치 격리 구조체들이 활성 영역에 있는 고성능 무선 주파수(radio frequency)(RF) 디바이스에 관한 것이다. 예를 들어, 실시예들에서, 얕은 트렌치 격리 구조체들(예컨대, 아일랜드들)은 활성 게이트 구조체 하의 활성 영역(RX) 내에 내장될 수 있고 콘택들이 얕은 트렌치 격리 구조체들 위의 게이트 구조체 상에 정확히 놓일 수 있다. 얕은 트렌치 격리 구조체들은 활성 영역에 의해 모든 측면들이 에워싸일 수 있다.
유리하게도, 본 개시는 콤팩트한 설계(예컨대, 기존의 활성 게이트 위 콘택 프로세스(COAG) RF 멀티 핑거 설계와 동일한 풋프린트를 가짐)를 갖는 큰 폭과 매우 짧은 채널의 고성능 RF 디바이스(높은 FT/Fmax)를 제공한다. 예를 들어, 본 개시는 Fmax를 개선하면서도 광폭 디바이스의 FT를 유지 및/또는 개선한다. 더구나, 유리하게도, 디바이스는 융기된 소스/드레인(S/D)과 활성 게이트 구조체 사이에 단락을 나타내지 않는다. 추가적으로, 디바이스들을 제작하는 프로세스들은 추가적인 마스킹 단계들 없이 현존 프로세스 흐름들과 쉽게 통합된다.
본 개시의 디바이스들은 다수의 상이한 도구들을 사용하여 다수의 방식들로 제조될 수 있다. 하지만, 일반적으로, 수법들 및 도구들은 마이크로미터 및 나노미터 규모의 치수들을 갖는 구조체들을 형성하는데 사용된다. 본 개시의 디바이스들을 제조하기 위해 채용되는 수법들, 즉, 기술들은 집적 회로(integrated circuit)(IC) 기술로부터 채택되었다. 예를 들어, 그 구조체들은 웨이퍼들 상에 구축되고 웨이퍼 상단의 포토리소그래피 프로세스들에 의해 패터닝된 재료의 필름들로 실현된다. 특히, 디바이스들의 제작은 다음 세 개의 기본 구축 블록들을 사용한다: (i) 기판 상의 재료의 박막들의 퇴적, (ii) 필름들 상단에 포토리소그래피 이미징에 의해 패터닝된 마스크들을 형성, 및 (iii) 마스크에 대해 선택적으로 필름들을 에칭. 추가적으로, 사전 세정 프로세스들이, 본 기술분야에서 공지된 바와 같이, 임의의 오염물들의 에칭된 표면들을 세정하는데 사용될 수 있다. 더구나, 필요한 경우, 급속 열적 어닐 프로세스들이 본 기술분야에서 공지된 바와 같이 도펀트들 또는 재료 층들을 주입(drive-in)하는데 사용될 수 있다.
도 1a는 본 개시의 양태들에 따른 디바이스의 평면도를 도시한다. 도 1b는 A-A 선을 따르는 도 1의 디바이스의 단면도를 도시하며; 한편 도 1c는 B-B 선을 따르는 도 1의 디바이스의 단면도의 단면도를 도시한다. 실시예들에서, 도 1a 내지 도 1c에 도시된 디바이스(10)는 단일 확산 영역 상의 멀티-핑거 절연체 상 완전 공핍 반도체(fully depleted semiconductor on insulator)(FDSOI) MOSFET일 수 있다.
도 1a 내지 도 1c를 참조하면, 디바이스(10)는 반도체 기판(12)을 포함한다. 반도체 기판(12)은 핸들 기판(12a), 핸들 기판(12a) 상의 매립 절연체 층(12b) 및 상단 반도체 재료 층(12c)을 포함한다. 핸들 기판(12a)은 매립 절연체 층(12b) 및 상단 반도체 층(12c)에 대한 기계적 지지를 제공한다.
실시예들에서, 핸들 기판(12a)과 상단 반도체 재료(12c)는 Si, SiGe, SiGeC, SiC, 합금들, GaAs, InAs, InP, 및 다른 III/V족 또는 II/VI족 화합물 반도체들을 포함하지만 그것으로 제한되지 않는 임의의 적합한 재료로 구성될 수 있다. 추가의 실시예들에서, 핸들 기판(12a)과 상단 반도체 층(12c)은 예를 들어, 단결정 실리콘과 같은 단결정 반도체 재료를 포함한다. 핸들 기판(12a)과 상단 반도체 층(12c)은 임의의 적합한 결정학적 배향(예컨대, (100), (110), (111), 또는 (001) 결정학적 배향)을 또한 포함할 수 있다. 매립 절연체 층(12b)은 실리콘 산화물, 사파이어, 다른 적합한 절연 재료들, 및/또는 그 조합들을 포함하는 임의의 적합한 재료를 포함한다. 예시적인 절연체 층(12b)이 매립 산화물 층(BOX)일 수 있다.
얕은 트렌치 격리 구조체들(14)이 반도체 기판(12)에, 예컨대, 매립 절연체 층(12b)까지 연장하여 형성될 수 있다. 실시예들에서, 얕은 트렌치 격리 구조체들(14)은 활성 영역, 예컨대, 상단 반도체 층(12c) 내에 내장되는 별도의 아일랜드들일 수 있다. 실시예들에서, 얕은 트렌치 격리 구조체들(14)은 또한 깊은 트렌치 격리 구조체들일 수 있다. 본 개시에서 추가로 설명되는 바와 같이, 얕은 트렌치 격리 구조체들(14)(예컨대, 얕은 트렌치 격리 구조체들(14)의 아일랜드들)은 게이트 구조체들(16) 하에 있고 활성 영역, 예컨대, 상단 반도체 재료(12c)로 모든 측면들이 에워싸인다. 실시예들의 각각에서와 같이, 얕은 트렌치 격리 구조체들(14)은 게이트 구조체들(16)의 채널에 응력 향상을 제공할 수 있다.
여전히 도 1a 내지 도 1c를 참조하면, 게이트 구조체들(16)은 얕은 트렌치 격리 구조체들(14) 및 활성 영역들, 예컨대, 상단 반도체 층(12c) 위에 형성될 수 있다. 실시예들에서, 게이트 구조체들(16)은 얕은 트렌치 격리 구조체들(14) 위에 중첩하고 중앙에 위치될 수 있다. 게이트 구조체들(16)은 설계 규칙들에 따른 최소 게이트 길이로 구현될 수 있다. 실시예들에서, 얕은 트렌치 격리 구조체들(14)은 융기된 확산 영역들(예컨대, 소스 및 드레인 영역들)(18)과 게이트 구조체들(16), 예컨대, 게이트 구조체들(16)의 콘택들(20b)과 융기된 소스 및 드레인 영역들(18)의 콘택들(20a) 사이의 단락을 방지할 것이다. 또한, 얕은 트렌치 격리 구조체들(14) 및 활성 영역들, 예컨대, 상단 반도체 층(12c) 위에 게이트 구조체들(16)을 가짐으로써, 디바이스 전기 특성들은 넓은 활성 영역에서 높은 FT/높은 Fmax를 보여준다.
게이트 구조체들(16)은 게이트 유전체 재료(16a), 게이트 전극(16b), 및 측벽 스페이서들(16c)을 포함한다. 실시예들에서, 게이트 유전체 재료(16a)는 고-k 유전체 재료 또는 저-k 유전체 재료일 수 있다. 예를 들어, 고-k 유전체 재료는, 예컨대, HfO2 Al2O3, Ta2O3, TiO2, La2O3, SrTiO3, LaAlO3, ZrO2, Y2O3, Gd2O3, 및 이것들의 다층들을 포함하는 조합들일 수 있다. 게이트 전극(16b)은 이 기술분야에서 공지된 바와 같은 폴리실리콘 재료 또는 대체 금속 게이트 재료, 예컨대, Ti, TiAlC, Al, TiAl, TaN, TiN, TiC, Co 등일 수 있다. 측벽 스페이서들(16c)은 질화물 및/또는 산화물을 포함할 수 있다.
본 개시의 이해에 중요하지 않지만, 게이트 구조체들(16)은 기존의 CMOS 프로세스들을 사용하여 제작될 수 있다. 예를 들어, 게이트 구조체들(16)은 표준 CMOS 또는 대체 게이트 프로세스들을 사용하여 제작될 수 있다. 표준 CMOS 프로세싱에서, 본 개시에서 더 설명되는 바와 같이, 게이트 유전체 및 폴리실리콘이 상단 반도체 층(12c) 상에 형성, 예컨대, 퇴적되고, 패터닝 프로세스가 뒤따른다. 질화물 또는 산화물과 같은 절연체 재료가 패터닝된 재료들 상에 퇴적될 수 있고, 측벽 스페이서들(16c)을 형성하기 위해 비등방성-에칭 프로세스가 뒤따른다.
도 1a 내지 도 1c는 게이트 구조체들(16) 사이의 상단 반도체 층(12c) 상에 형성된 소스/드레인 영역들(18)을 추가로 도시한다. 소스/드레인 영역들(18)은 상단 반도체 층(12c) 상에 반도체 재료를 선택적으로 성장시킴으로써 형성되는 융기된 에피택시 영역들일 수 있다.
콘택들(20a, 20b)이 게이트 전극(16b) 및 소스/드레인 영역들(18) 상에 형성될 수 있다. 배선 구조체들(24a, 24b)이 각각의 콘택들(20a, 20b)과 콘택하여 형성될 수 있다. 배선 구조체들(24b)은 게이트 구조체들(16)과 (예컨대, 게이트 구조체들(16)과 평행하게) 정렬될 수 있는 한편; 배선 구조체들(24a)은 소스/드레인 영역들(18) 위의 콘택들(20a)과 정렬될 수 있다. 따라서, 실시예들에서, 콘택들(20a)은 소스/드레인 영역들(18)에 형성될 수 있고 콘택들(20b)은 게이트 전극(16b)에 형성되어, 얕은 트렌치 격리 구조체들(14) 위에 정확히 놓일 수 있다.
콘택들(20a, 20b) 및 배선 구조체들(24a, 24b)은 밑에 있는 게이트 전극(16b) 및 소스/드레인 영역들(18)을 노출시키기 위해 레벨간 유전체 재료(22)에 트렌치를 형성하는 것과, 뒤따르는 도전성 재료의 퇴적 프로세스에 의해, 기존의 리소그래피, 에칭 및 퇴적 프로세스들에 의해, 형성될 수 있다. 실시예들에서, 예를 들어, 도전성 재료는, 예들로서, Al 또는 텅스텐일 수 있다. 도 1a에 더 도시된 바와 같이, 예를 들어, 게이트 전극(16b) 상에 형성된 콘택들(20b)과 소스/드레인 영역들(18) 상에 형성된 콘택들(20a)은, 예컨대, 서로 정렬되지 않고 엇갈려 있을 수 있다. 추가적으로, 게이트 전극들(16b) 상의 콘택들(20b)은 얕은 트렌치 격리 구조체들(16) 위에 정렬될 수 있다.
본 기술분야의 통상의 기술자들에 의해 이해되어야 할 바와 같이, 퇴적 프로세스에 앞서, 실리사이드 프로세스가 노출된 게이트 전극(16b) 및 소스/드레인 영역들(18)에 수행될 수 있다. 실리사이드 프로세스는 완전히 형성된 융기된 소스/드레인 영역들(18) 및 게이트 전극(16b) 위의, 얇은 전이 금속 층, 예컨대, 니켈, 코발트 또는 티타늄의 퇴적으로 시작한다. 재료의 퇴적 후, 구조체는 가열되어 저-저항 전이 금속 실리사이드를 형성하는 반도체 디바이스의 활성 영역들(예컨대, 융기된 소스/드레인 영역들(18) 및 게이트 전극(16b))에서 전이 금속이 노출된 실리콘(또는 본 개시에서 설명되는 바와 같은 다른 반도체 재료)와 반응하는 것을 허용한다. 반응에 뒤이어, 임의의 남아 있는 전이 금속이 화학적 에칭에 의해 제거되어, 디바이스의 활성 영역들에 실리사이드 콘택들을 남긴다. 게이트 구조체가 금속 재료로 구성될 때, 실리사이드 콘택들은 디바이스들에 필요하지 않을 것이라는 것이 본 기술분야의 통상의 기술자에 의해 이해되어야 한다.
도 2는 본 개시의 추가적인 양태들에 따른 디바이스의 평면도를 도시한다. 도 2의 디바이스(10a)에서, 각각이 각각의 격리 구조체(26)의 의해 분리되는 다수의 활성 영역들(12x)이 도시되어 있다. 격리 구조체(26)는 얕은 트렌치 격리 구조체 또는 깊은 트렌치 격리 구조체일 수 있다. 다수의 활성 영역들(12x)은 설계 규칙들에 의해 허용되는 최소 거리만큼 분리될 수 있다. 게이트 구조체들(16)은 다수의 활성 영역들(12x) 위로 연장되고, 활성 영역들(12x)의 각각은, 활성 영역(12x) 내에 내장되고 (중첩) 게이트 구조체들(16)과 정렬되는 얕은 트렌치 격리 구조체들(14)을 포함한다. 도 2의 디바이스(10a)의 나머지 특징부들은 도 1a 내지 도 1c에 관해 설명된 디바이스(10)와 유사하다.
도 3은 본 개시의 추가 양태들에 따른 디바이스의 평면도를 도시한다. 도 3의 디바이스(10b)에서, 게이트 구조체들(16)을 위한 콘택들(24b)은 활성 영역(12a) 위 및 아래에 제공된다. 다시 말하면, 콘택들(24b)은 게이트 구조체들(16)의 종단 전에 게이트 구조체들(16)의 대향 에지들에서 활성 영역(12a) 너머에 배치될 수 있다. 이런 식으로, 게이트 구조체들(16)을 위한 콘택들(24b)은 게이트 구조체들(16)에 수직이고, 얕은 트렌치 격리 구조체들(14) 상에 제공되거나 또는 그것들과 정렬되지 않는다. 실시예들에서, 배선 구조체들(24b)은 게이트 구조체들(16)을 위한 다수의 콘택들(24b) 위로 연장되며, 예컨대, 게이트 구조체들(16)을 위한 콘택들(24b)과 평행하고 정렬된다. 대체 실시예들에서, 얕은 트렌치 격리 구조체들(14)은 매립 절연체 층(12b)을 통해 연장되는 깊은 트렌치 격리 구조체들일 수 있다. 도 3의 디바이스(10b)의 나머지 특징부들은 도 1a 내지 도 1c에 관해 설명된 디바이스(10)와 유사하다.
도 4는 본 개시의 추가적인 양태들에 따른 디바이스의 평면도를 도시한다. 도 4의 디바이스(10c)에서, 각각이 격리 구조체(26)의 의해 분리되는 다수의 활성 영역들(12x)이 도시되어 있다. 다수의 활성 영역들(12x)은 본 개시에서 이미 설명된 바와 같은 설계 규칙들에 의해 허용되는 최소 거리만큼 분리될 수 있다. 게이트 구조체들(16)은 다수의 활성 영역들(12x) 위로 연장되고, 활성 영역들(12x)의 각각은 활성 영역(12x) 내에 내장되고 게이트 구조체들(16)과 정렬되는 얕은 트렌치 격리 구조체들(14)을 포함한다. 게이트 구조체들(16)을 위한 콘택들(24b)은 활성 영역들(12x)의 각각 위 및 아래에 제공된다. 다시 말하면, 도 3에 도시된 것과 유사하게, 콘택들(24b)은 활성 영역들(12x) 너머에 배치될 수 있다. 이런 식으로, 게이트 구조체들(16)을 위한 콘택들(24b)은 게이트 구조체들(16)에 수직이고, 얕은 트렌치 격리 구조체들(14) 상에 제공되거나 또는 그것들과 정렬되지 않는다. 실시예들에서, 배선 구조체들(24b)은 게이트 구조체들(16)을 위한 다수의 콘택들(24b) 위로 연장되며, 예컨대, 게이트 구조체들(16)을 위한 콘택들(24b)과 평행하고 정렬된다. 도 4의 디바이스(10c)의 나머지 특징부들은 도 3에 관해 설명된 디바이스(10b)와 유사하다.
도 5a 내지 도 5c는 도 1a 내지 도 1c의 디바이스(10)를 제조하는 제작 프로세스들을 도시한다. 도 5a에서, 얕은 트렌치 격리 구조체들(14)이 기판(12)에 형성된다. 얕은 트렌치 격리 구조체들(14)은 본 기술분야의 통상의 기술자에게 공지된 기존의 리소그래피, 에칭 및 퇴적 방법들에 의해 형성될 수 있다. 예를 들어, 상단 반도체 층(12c) 위에 형성되는 레지스트가 에너지(광)에 노출되고 기존의 레지스트 현상액(developer)을 사용하여 현상되어 패턴(개구부)을 형성한다. 선택적 화학물질을 이용한 에칭 프로세스, 예컨대, 반응성 이온 에칭(reactive ion etching)(RIE)이, 상단 반도체 층(12c)에 있고 레지스트의 개구부들을 통해 매립 절연체 층(12b) 속으로 연장하는 하나 이상의 트렌치들을 형성하기 위해, 패턴을 포토레지스트 층으로부터 상단 반도체 층(12c)으로 전사하는데 사용될 것이다. 기존의 산소 애싱 프로세스 또는 다른 공지된 스트립팬츠들(stripants)에 의한 레지스트 제거에 뒤따라, 절연체 재료(예컨대, SiO2)는 임의의 기존의 퇴적 프로세스들, 예컨대, 화학 증착(chemical vapor deposition)(CVD) 프로세스들에 의해 퇴적될 수 있다. 상단 반도체 층(12c)의 표면 상의 임의의 잔류 재료는 기존의 화학 기계적 연마(chemical mechanical polishing)(CMP) 프로세스들에 의해 제거될 수 있다. 이 프로세스는 깊은 트렌치 격리 구조체들을 형성하는데 또한 사용될 수 있다.
도 5b에서, 게이트 구조체들(16)은 얕은 트렌치 격리 구조체들(14) 위에 형성된다. 실시예들에서, 게이트 구조체들(16)은 얕은 트렌치 격리 구조체들(16) 및 활성 영역들, 예컨대, 상단 반도체 층(12c) 위에 게이트 유전체 재료(16a)를 퇴적함으로써 형성될 수 있다. 게이트 유전체 재료(16a)는CVD, 플라즈마 강화 CVD(PECVD) 또는 원자 층 퇴적(atomic layer deposition)(ALD)을 예들로서 사용하여 블랭킷 퇴적될 수 있다. 게이트 전극(16b), 예컨대, 폴리실리콘은, 기존의 CVD 프로세스를 사용하여 게이트 유전체 재료(16a) 위에 블랭킷 퇴적될 수 있다. 게이트 유전체 재료(16a)와 게이트 전극(16b)은 본 개시에서 설명되는 바와 같은 기존의 리소그래피 및 에칭 프로세스들을 사용하여 패터닝될 수 있다. 측벽 스페이서들(16c)은 질화물 및/또는 산화물의 퇴적(예컨대, CVD)과, 뒤따르는 비등방성-에칭 프로세스에 의해 형성될 수 있다.
도 5c에서, 소스/드레인 영역들(18)은 활성 영역들, 예컨대, 상단 반도체 층(12c) 상에 형성될 수 있다. 예시적인 실시예들에 따르면, 소스/드레인 영역들(18)은 SiGe 또는 Si를 예들로서 포함하는 융기된 에피택시 영역들일 수 있다. 본 개시의 대체 실시예들에 따르면, 에피택시 영역들은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 그 조합들, 또는 그 다층들과 같은 III-V족 화합물 반도체로 형성될 수 있다. 결과적인 디바이스가 p형 FET인지 또는 n형 FET인지에 의존하여, p형 또는 n형 불순물이 제자리(in-situ) 도핑될 수 있다. 예를 들어, 결과적인 FET가 p형 FET일 때, 실리콘 게르마늄 붕소(SiGeB)가 성장될 수 있다. 반대로, 결과적인 FET가 n형 FET일 때, 실리콘 인(SiP) 또는 실리콘 탄소 인(SiCP)이 성장될 수 있다.
도 1a 내지 1c는, 본 개시에서 이미 설명된 바와 같이, 콘택들(20a, 20b) 및 배선 구조체들(24a, 24b)의 제작을 도시한다.
디바이스들은 시스템 온 칩(system on chip)(SoC) 기술에서 이용될 수 있다. SoC는 단일 칩 또는 기판 상의 전자 시스템의 모든 컴포넌트들을 집적하는 집적 회로(또한 "칩"으로서 알려짐)이다. 컴포넌트들이 단일 기판 상에 집적되므로, SoC들은 훨씬 적은 전력을 소비하고 동등한 기능을 갖는 멀티-칩 설계들보다 훨씬 적은 면적을 차지한다. 이 때문에, SoC들은 모바일 컴퓨팅(이를테면 스마트폰들) 및 에지 컴퓨팅 시장들에서 지배적이 되고 있다. SoC는 또한 임베디드 시스템들 및 사물 인터넷에서 사용된다.
위에서 설명된 바와 같은 방법(들)은 집적 회로 칩들의 제작에 사용된다. 결과적인 집적 회로 칩들은 원시 웨이퍼 형태로 제작자에 의해 (다수의 언패킹된 칩들을 갖는 단일 웨이퍼로서), 베어 다이로서, 또는 패키징된 형태로 배포될 수 있다. 후자의 경우 칩은 단일 칩 패키지(이를테면, 마더보드 또는 다른 상위 레벨 캐리어에 부착되는 리드들을 갖는 플라스틱 캐리어)에 또는 멀티칩 패키지(이를테면 표면 상호연결들 또는 매립된 상호연결들 중 어느 하나 또는 양쪽 모두를 갖는 세라믹 캐리어)에 실장된다. 어느 경우에나 칩은 그 다음에 (a) 마더보드와 같은 중간 제품, 또는 (b) 최종 제품 중 어느 하나의 일부로서 다른 칩들, 개별 회로 엘리먼트들, 및/또는 다른 신호 프로세싱 디바이스들과 통합된다. 최종 제품은 장난감들 및 다른 로엔드(low-end) 애플리케이션들부터 디스플레이, 키보드 또는 다른 입력 디바이스, 및 중앙 프로세서를 갖는 고급 컴퓨터 제품들까지의 범위의 집적 회로 칩들을 포함하는 임의의 제품일 수 있다.
본 개시의 다양한 실시예들의 설명들은 예시 목적으로 제시되었고 개시된 실시예들을 완전하게 하거나 또는 제한하도록 의도되지 않았다. 많은 변형들 및 개조들이 설명된 실시예들의 범위 및 정신으로부터 벗어남 없이 본 기술분야의 통상의 기술자들에게는 명백할 것이다. 본 개시에서 사용되는 기술용어는 실시예들의 원리들, 시장에서 발견되는 기술들에 대한 실제 응용 또는 기술적 개선을 설명하기 위해, 그리고/또는 본 기술분야의 다른 통상의 기술자들이 본 개시에서 개시되는 실시예들을 이해하는 것을 가능하게 하기 위해 선택되었다.

Claims (20)

  1. 구조체로서,
    활성 영역;
    상기 활성 영역 내의 복수의 격리 구조체들;
    상기 활성 영역 내의 상기 복수의 격리 구조체들과 중첩하는 복수의 게이트 구조체들; 및
    상기 복수의 게이트 구조체들 및 상기 복수의 격리 구조체들의 측면들 상의 확산 영역들
    을 포함하는, 구조체.
  2. 제1항에 있어서, 상기 복수의 격리 구조체들은 상기 활성 영역 내부에 내장되는 얕은 트렌치 격리 구조체들을 포함하는, 구조체.
  3. 제2항에 있어서, 상기 복수의 격리 구조체들은 상기 활성 영역을 포함하는 상단 반도체 층에 의해 둘러싸이는, 구조체.
  4. 제1항에 있어서, 상기 복수의 격리 구조체들은 깊은 트렌치 격리 구조체들인, 구조체.
  5. 제1항에 있어서, 상기 복수의 게이트 구조체들은 상기 복수의 격리 구조체들 및 상기 활성 영역과 중첩하는 폴리실리콘 게이트 구조체들을 포함하는, 구조체.
  6. 제1항에 있어서, 상기 게이트 구조체들에 대한 콘택들과 상기 활성 영역 위의 상기 확산 영역들에 대한 콘택들을 더 포함하는, 구조체.
  7. 제6항에 있어서, 상기 게이트 구조체들에 대한 상기 콘택들은 상기 복수의 격리 구조체들 위에 있는, 구조체.
  8. 제7항에 있어서, 상기 게이트 구조체들에 대한 상기 콘택들은 상기 확산 영역들에 대한 상기 콘택들로부터 오프셋되는, 구조체.
  9. 제6항에 있어서, 상기 게이트 구조체들에 대한 상기 콘택들은 상기 게이트 구조체들의 대향 단부들에서 연장되는, 구조체.
  10. 제6항에 있어서, 상기 활성 영역은 복수의 활성 영역들을 포함하며, 상기 게이트 구조체들은 상기 복수의 활성 영역들 위로 연장되고 상기 게이트 구조체들에 대한 상기 콘택들은 상기 복수의 활성 영역들 사이에 제공되는, 구조체.
  11. 구조체로서,
    적어도 하나의 활성 영역;
    상기 적어도 하나의 활성 영역 내의 복수의 격리 구조체들;
    상기 적어도 하나의 활성 영역 내의 상기 복수의 격리 구조체들과 중첩하는 복수의 게이트 구조체들;
    상기 복수의 게이트 구조체들 및 상기 복수의 격리 구조체들의 측면들 상의 융기된 소스/드레인 영역들;
    상기 융기된 소스/드레인 영역들에 대한 제1 콘택 세트; 및
    상기 복수의 게이트 구조체들에 대한 제2 콘택 세트
    를 포함하는, 구조체.
  12. 제11항에 있어서, 상기 복수의 격리 구조체들은 상기 적어도 하나의 활성 영역 내에 내장되는 아일랜드들을 포함하는, 구조체.
  13. 제12항에 있어서, 상기 제2 콘택 세트는 상기 복수의 격리 구조체들과 중첩하는, 구조체.
  14. 제13항에 있어서, 상기 제2 콘택 세트는 상기 제1 콘택 세트로부터 오프셋되는, 구조체.
  15. 제12항에 있어서, 상기 제2 콘택 세트는 상기 복수의 게이트 구조체들의 대향 단부들에 있는, 구조체.
  16. 제12항에 있어서, 상기 적어도 하나의 활성 영역은 복수의 활성 영역들을 포함하고 상기 제2 콘택 세트는 복수의 활성 영역들 중 각각의 활성 영역의 단부들에 제공되는, 구조체.
  17. 제16항에 있어서, 상기 복수의 게이트 구조체들은 상기 복수의 활성 영역들 사이에서 그리고 상기 활성 영역들의 각각을 서로 격리시키는 격리 영역들 위로 연장되는, 구조체.
  18. 제11항에 있어서, 상기 제2 콘택 세트와 콘택하고 상기 복수의 게이트 구조체들과 평행한 배선 구조체들을 더 포함하는, 구조체.
  19. 제11항에 있어서, 상기 제2 콘택 세트와 콘택하고 상기 복수의 게이트 구조체들에 수직인 배선 구조체들을 더 포함하는, 구조체.
  20. 방법으로서,
    활성 영역 내에 복수의 격리 구조체들을 형성하는 단계;
    상기 활성 영역 내의 상기 복수의 격리 구조체들과 중첩하는 복수의 게이트 구조체들을 형성하는 단계;
    상기 복수의 게이트 구조체들 및 상기 복수의 격리 구조체들의 측면들 상에 확산 영역들을 형성하는 단계; 및
    상기 확산 영역들 및 상기 복수의 게이트 구조체들에 대한 콘택들을 형성하는 단계
    를 포함하는, 방법.
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