WO2025253463A1 - ゲート駆動装置 - Google Patents

ゲート駆動装置

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チャン タオ ブイ
光一 八幡
雅薫 辻
颯斗 二瓶
武 幾山
徳霄 程
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Astemo Ltd
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    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

Definitions

  • the present invention relates to a gate drive device.
  • a power conversion device that drives a three-phase AC motor is equipped with six switching elements for the upper and lower three-phase arms, each with a gate drive circuit.
  • the upper and lower arm switching elements are controlled on and off by gate drive signals from the gate drive circuit, generating three-phase AC current for driving the motor.
  • the device described in Patent Document 1 uses SiC semiconductor elements for the switching elements.
  • Patent Document 1 discloses a configuration in which a switching element that functions as a Miller clamp circuit is connected in parallel between the gate and source of a switching element (synchronous rectification switching element), and a diode and capacitor are connected in parallel to the source terminal of that switching element. Then, when the switching element of the opposing arm is on, the addition of a Zener diode and capacitor increases the negative bias voltage value, preventing false firing, reducing gate surges, and reducing reverse conduction losses during dead time.
  • a gate driver is a gate driver that drives gate-driven semiconductor elements connected in series in upper and lower arms, and includes a gate-on circuit connected between the gate of the semiconductor element and a gate positive power supply, a gate-off circuit connected between the gate and a gate negative power supply, a switching element connected between the gate and the gate negative power supply and turned on when the gate-on circuit provided for the semiconductor element on the opposite arm is turned on, and a Zener diode connected in series to the switching element.
  • recovery surge voltage can be reduced.
  • FIG. 1 shows a schematic configuration of an inverter device that drives a motor.
  • FIG. 2 is a diagram showing the circuit configuration of one phase of the upper and lower arms of the three-phase switching arm.
  • FIG. 3 is a diagram showing an example of gate charge characteristics of a MOSFET used in a semiconductor device.
  • FIG. 4 is a diagram for explaining the circuit operation when the upper arm is turned on.
  • FIG. 5 is a timing chart of the operation shown in FIG.
  • FIG. 6 is a diagram showing a first modified example.
  • FIG. 7 is a diagram showing a second modified example.
  • FIG. 1 is a diagram showing an example of a power conversion device, illustrating the general configuration of an inverter device 1 that drives a motor 2.
  • a high-voltage battery 3 is connected to the inverter device 1 via a contactor 4 that can be connected and disconnected.
  • the inverter device 1 includes a three-phase switching arm 10, a driver circuit 20, a motor controller 30, and other components.
  • the motor controller 30 operates on power from a constant-voltage (12V) DC power supply 5.
  • a voltage-smoothing capacitor 40 smoothes the applied voltage that fluctuates during power conversion.
  • the motor 2 is equipped with a rotation sensor 50 for detecting motor rotation.
  • the output current of the inverter device 1 is detected by a current sensor 60.
  • the input voltage of the inverter device 1 is detected by a voltage sensor 70.
  • Motor controller 30 receives commands to drive the motor, such as torque and rotation commands, from a higher-level controller (not shown). Motor controller 30 inputs a PWM signal to driver circuit 20 based on the input command and the information detected by rotation sensor 50, current sensor 60, and voltage sensor 70. Driver circuit 20 controls the switching of three-phase switching arm 10 based on the input PWM signal. This converts the DC voltage from battery 3 into AC voltage for driving motor 2, controlling the torque and rotational speed of motor 2.
  • Figure 2 shows the circuit configuration for one phase of the upper and lower arms of the three-phase switching arm 10.
  • SiC silicon carbide
  • MOSFETs metal oxide semiconductor elements
  • the GDIC (gate driver integrated circuit) 200 provided in the upper arm driver circuit 20a and the lower arm driver circuit 20b includes a switching element S1H connected to the gate positive power supply VCC2, and switching elements S1L and S2 connected to the gate negative power supply VEE.
  • a turn-on side gate resistor Rgon is connected to the output terminal OUT1H of the switching element S1H.
  • the switching element S1H and the turn-on side gate resistor Rgon form a gate-on circuit.
  • a turn-off side gate resistor Rgoff is connected to the output terminal OUT1L of the switching element S1L.
  • the switching element S1L and the turn-off side gate resistor Rgoff form a gate-off circuit.
  • the output terminal OUT2 of the switching element S2 for the Miller clamp function (hereinafter referred to as the Miller clamp function switching element) built into the GDIC 200 on the upper arm side is connected to the gate terminal of the semiconductor element 100a via a parallel circuit of a Zener diode ZD1 and a resistor R1.
  • the output terminal OUT2 of the switching element S2 for the Miller clamp function built into the GDIC 200 on the lower arm side is connected to the gate terminal of the semiconductor element 100b via a parallel circuit of a Zener diode ZD2 and a resistor R2.
  • FIG. 3 is a diagram showing an example of the gate charge characteristics (electrical characteristics) of a MOSFET used in semiconductor elements 100a and 100b.
  • MOSFETs have parasitic capacitances, namely, gate-drain capacitance Cgd, gate-source capacitance Cgs, and drain-source capacitance Cds.
  • the period from time t0 to time t2 is the period during which the gate-source capacitance Cgs is charged, the gate-source voltage Vgs rises, and the gate-source voltage Vplt is reached.
  • drain-source current Ids begins to flow.
  • the period from time t2 to time t3 is called the mirror period, during which the gate-drain capacitance Cgd is charged by the gate current and the gate-source voltage Vgs does not rise.
  • the gate-source voltage Vgs is maintained at the mirror plateau voltage Vplt.
  • the gate-source capacitance Cgs and gate-drain capacitance Cgd are charged until the gate-source voltage Vgs reaches its final value.
  • Figure 4 is a diagram explaining circuit operation when the upper arm is turned on. Note that circuit operation when the lower arm is turned on is the same as for the upper arm, so a description of the operation will be omitted.
  • a recovery current Irr and recovery voltage Vrr are generated between the drain and source terminals of the lower arm semiconductor element 100b.
  • Zener diode ZD2 Since Zener diode ZD2 is connected in parallel to resistor R2, the voltage across the parallel circuit is the Zener voltage Vz2 of Zener diode ZD2. In other words, the gate-source voltage Vgs_L of semiconductor element 100b is clamped to the Zener voltage Vz2.
  • the Zener voltage Vz2 of Zener diode ZD2 is set to a voltage at which the lower arm semiconductor element 100b does not turn on, i.e., a voltage less than the gate threshold voltage Vth in Figure 3. In this case, it is preferable to set the Zener voltage Vz2 close to the gate threshold voltage Vth.
  • the Zener voltage Vz1 of Zener diode ZD1 provided on the upper arm side is set in the same way.
  • Figure 5 is a timing chart of the operation shown in Figure 4.
  • waveform (A) shows the signal waveform at output terminal OUT1H of the upper arm drive circuit (GDIC 200a).
  • Waveforms (B), (C), and (D) show the gate-source voltage Vgs_H, drain-source voltage Vds, and drain-source current Ids of the upper arm semiconductor element 100a, respectively.
  • waveforms (E), (F), and (G) show the recovery current Irr, recovery voltage Vrr, and gate-source voltage Vgs_L of the lower arm semiconductor element 100b, respectively.
  • the solid line indicates the recovery voltage Vrr in this embodiment.
  • the recovery voltage Vrr indicated by dashed line L1 indicates the recovery voltage in a conventional configuration in which the gate-source voltage Vgs_L is maintained at the Lo level to suppress gate surge.
  • the amplitude of the oscillatory component of recovery voltage Vrr depends on the output capacitance Coss of semiconductor element 100b and is proportional to 1/ ⁇ (Coss).
  • the output capacitance Coss is gate voltage dependent; when a negative voltage is applied between the gate and source, the output capacitance Coss decreases, and when a positive voltage is applied, the output capacitance Coss increases.
  • Dashed line L2 in waveform (G) indicates the gate-source voltage Vgs_L in a conventional configuration.
  • the recovery voltage Vrr will be as indicated by dashed line L1 in waveform (F).
  • a parallel circuit of Zener diode ZD2 and resistor R2 is provided between the gate terminal of semiconductor element 100b and the output terminal OUT2 of Miller clamp function switching element S2 (see Figures 2 and 4), so the gate-source voltage Vgs_L rises during the period from time t3 to t4, as shown in waveform (G).
  • recovery voltage Vrr shown by the solid line in waveform (F)
  • gate-source voltage Vgs_L is clamped to Zener voltage Vz2.
  • the Zener voltage Vz2 is set to be less than the gate threshold voltage Vth. Therefore, by causing the gate-source voltage Vgs_L to rise to the Zener voltage Vz2 during the period from time t3 to t4, it is possible to prevent false ignition and suppress the recovery surge voltage. As a result, it is possible to improve EMC performance and reduce turn-on losses.
  • Vgs_L Irss ⁇ (Rgoff ⁇ R2)/(Rgoff + R2) is such that the recovery surge voltage is sufficiently suppressed and the semiconductor element 100b does not erroneously ignite, it is possible to omit the Zener diode ZD2 for clamping the gate-source voltage Vgs_L.
  • FIG. 6 is a diagram illustrating a first modification of the above-described embodiment.
  • a Zener diode ZD2 is provided between the gate terminal of the semiconductor element 100b and the output terminal OUT2 of the Miller clamp function switching element S2.
  • the Zener voltage Vz of the Zener diode ZD2 is set to be less than the gate threshold voltage Vth of the semiconductor element 100b, as in the case of FIG. 2.
  • a Zener diode ZD1 is also provided in a similar configuration on the upper arm side. The other configurations are the same as the circuit configuration shown in FIG. 2.
  • the circuit configuration in Figure 6 does not use the Miller clamp function. In such a case, even if resistors R1 and R2 are not provided as shown in Figure 6, the value of the gate-source voltage Vgs_L when current Irss is generated can be clamped to the Zener voltage Vz2. As a result, the recovery surge voltage when the arm turns on can be reduced.
  • FIG. 7 illustrates a second modification of the above-described embodiment.
  • the GDIC 200 incorporates a Miller clamp function switching element S2 and a self-turn-on function switching element S3.
  • the output terminal OUT2 of the Miller clamp function switching element S2 is connected to the gate terminals of the semiconductor elements (100a, 100b).
  • the output terminal OUT3 of the upper arm self-turn-on function switching element S3 is connected to the gate terminal of the semiconductor element 100a via a parallel circuit consisting of a Zener diode ZD1 and a resistor R1.
  • the output terminal OUT3 of the lower arm self-turn-on function switching element S3 is connected to the gate terminal of the semiconductor element 100b via a parallel circuit consisting of a Zener diode ZD2 and a resistor R2.
  • the remaining configuration is the same as the circuit configuration shown in FIG. 2.
  • the combined gate resistance when semiconductor element 100a is turned off is the combined resistance of the turn-off side gate resistance Rgoff and resistance R1.
  • the combined gate resistance when semiconductor element 100b is turned off is the combined resistance of the turn-off side gate resistance Rgoff and resistance R2. Therefore, the turn-off time from when a turn-off command is input to GDIC 200 until the drain-source current Ids decreases to the turn-off current value (the current value at which the semiconductor elements (100a, 100b) turn off) is longer than in the conventional case where turn-off is performed using only the turn-off side gate resistance Rgoff. As a result, it is necessary to set the software dead time longer than in the conventional case. When the dead time period is longer in this way, the loss due to reverse conduction current during the dead time period increases.
  • a parallel circuit of Zener diode ZD1 and resistor R1 is provided at output terminal OUT3 of self-turn-on function switching element S3, allowing the Miller clamp function to operate. Then, by turning on Miller clamp function switching element S2 at turn-off to set the combined gate resistance to zero ohms, i.e., by maintaining a low impedance between the gate and source, the turn-off time can be shortened. Therefore, there is no need to set a large software dead time as in the configuration of Figure 2, and it is also possible to prevent an increase in loss due to reverse conduction current.
  • a configuration has been described in which the GDIC 200 has a built-in Miller clamp function and self-turn-on function.
  • a configuration may also be adopted in which a switching element for the Miller clamp function or self-turn-on function is provided as an external circuit of the GDIC 200, and a parallel circuit of Zener diodes (ZD1, ZD2) and resistors (R1, R2) is arranged between the switching element and the gate terminal of the semiconductor element (100a, 100b).
  • the lower arm driver circuit 20b includes a gate-on circuit (switching element S1H and turn-on side gate resistor Rgon) connected between the gate of semiconductor element 100b and gate positive power supply VCC2, a gate-off circuit (switching element S1L and turn-off side gate resistor Rgoff) connected between the gate and gate negative power supply VEE, a switching element S2 connected between the gate and gate negative power supply VEE and turned on when the gate-on circuit (switching element S1H and turn-on side gate resistor Rgon) provided for semiconductor element 100a on the opposing arm side (upper arm side) is turned on, and a Zener diode ZD2 connected in series to switching element S2.
  • a gate-on circuit switching element S1H and turn-on side gate resistor Rgon
  • switching element S1L and turn-off side gate resistor Rgoff switching element S1L and turn-off side gate resistor Rgoff
  • Zener diode ZD2 When switching element S2 is turned on, Zener diode ZD2 is connected in parallel to the turn-off side gate resistor Rgoff. As a result, the gate-source voltage Vgs_L when current Irss is generated can be clamped to Zener voltage Vz2, reducing the recovery surge voltage when the arm is turned on. As a result, it is possible to prevent a decrease in EMC (Electromagnetic Compatibility) performance and an increase in switching loss due to the recovery surge voltage.
  • EMC Electromagnetic Compatibility
  • the Zener voltages (Vz1, Vz2) of the Zener diodes (ZD1, ZD2) are set to be less than the gate threshold voltage Vth at which the semiconductor elements (100a, 100b) are turned on. This makes it possible to prevent false ignition and reduce the recovery surge voltage.
  • a resistor R2 (R1) is further provided connected in parallel to the Zener diode ZD2 (ZD1).
  • ZD1 Zener diode
  • a Miller clamp circuit is further provided that maintains low impedance between the gate and source of the semiconductor elements (100a, 100b) when the semiconductor elements (100a, 100b) are turned off.
  • the Miller clamp function switching element S2 connected to the gate terminals of the semiconductor elements (100a, 100b) corresponds to the Miller clamp circuit.
  • the combined gate resistance at turn-off is the combined resistance of the turn-off side gate resistance Rgoff and resistance R1 or R2.
  • the turn-off time of the semiconductor elements (100a, 100b) is longer than in the conventional case where only the turn-off side gate resistance Rgoff is used for turn-off.
  • the Miller clamp function switching element S2 at turn-off to maintain a low impedance between the gate and source, the turn-off time can be shortened. As a result, an increase in loss due to reverse conduction current can be prevented.
  • the gate-driven semiconductor elements 100a and 100b connected in series by the upper and lower arms shown in FIG. 2 are SiC semiconductor elements, and the driver circuit 20, which is a gate drive device, drives the SiC semiconductor elements.
  • SiC semiconductor elements have a larger recovery surge voltage than Si semiconductor elements, etc., but by using the driver circuit 20 described above, the recovery surge voltage can be reduced.

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Power Conversion In General (AREA)

Abstract

ゲート駆動装置は、上下アームで直列接続されたゲート駆動型の半導体素子を駆動する。そして、ゲート駆動装置は、半導体素子のゲートとゲート正電源との間に接続されるゲートオン回路と、ゲートとゲート負電源との間に接続されるゲートオフ回路と、ゲートとゲート負電源との間に接続され、対アーム側の半導体素子に対して設けられたゲートオン回路のターンオン時にオンされるスイッチング素子と、スイッチング素子に対して直列接続されたツェナーダイオードと、を備える。

Description

ゲート駆動装置
　本発明は、ゲート駆動装置に関する。
　三相交流モータを駆動する電力変換装置においては、三相上下アームの６つのスイッチング素子が備えられ、各スイッチング素子にゲート駆動回路が設けられている。ゲート駆動回路のゲート駆動信号によって上下アームのスイッチング素子をオンオフ制御することにより、モータ駆動のための三相交流電流を生成する。例えば、特許文献１に記載の装置では、スイッチング素子にＳｉＣ半導体素子が用いられている。
　特許文献１には、スイッチング素子（同期整流型のスイッチング素子）のゲート・ソース間に、ミラークランプ回路として機能するスイッチング素子を並列に接続し、そのスイッチング素子のソース端子にダイオードとコンデンサとを並列に接続する構成が開示されている。そして、対向アームのスイッチング素子がオンであるときに、ツェナーダイオードとコンデンサの追加により負バイアス電圧値を大きくすることで、誤点弧防止、ゲートサージ低減およびデッドタイム期間の逆導通損失低減を図るようにしている。
日本国特開２０２０－０６８６３０号公報
　ところで、ＳｉＣ半導体素子をスイッチング素子に用いた場合、寄生ダイオードのリカバリ特性に起因してリカバリサージ電圧が大きいという課題がある。そのため、ＥＭＣ（Electromagnetic compatibility）性能の低下やスイッチング損失の増大という問題が生じる。
　本発明の態様によるゲート駆動装置は、上下アームで直列接続されたゲート駆動型の半導体素子を駆動するゲート駆動装置であって、前記半導体素子のゲートとゲート正電源との間に接続されるゲートオン回路と、前記ゲートとゲート負電源との間に接続されるゲートオフ回路と、前記ゲートと前記ゲート負電源との間に接続され、対アーム側の前記半導体素子に対して設けられた前記ゲートオン回路のターンオン時にオンされるスイッチング素子と、前記スイッチング素子に対して直列接続されたツェナーダイオードと、を備える。
　本発明によれば、リカバリサージ電圧の低減を図ることができる。
図１は、モータを駆動するインバータ装置の概略構成を示す。 図２は、三相スイッチングアームの上下アーム一相分の回路構成を示す図である。 図３は、半導体素子に用いられるＭＯＳＦＥＴのゲート充電特性の一例を示す図である。 図４は、上アームターンオン動作時の回路動作を説明する図である。 図５は、図４に示した動作のタイミングチャートを示す図である。 図６は、変形例１を示す図である。 図７は、変形例２を示す図である。
　以下、図面を参照して本発明に係る半導体装置の実施の形態について説明する。以下の記載および図面は、本発明を説明するための例示であって、説明の明確化のため、適宜、省略および簡略化がなされている。また、以下の説明では、同一または類似の要素および処理には同一の符号を付し、重複説明を省略する場合がある。なお、以下に記載する内容はあくまでも本発明の実施の形態の一例を示すものであって、本発明は下記の実施の形態に限定されるものではなく、他の種々の形態でも実施することが可能である。
　図１は電力変換装置の一例を示す図であり、モータ２を駆動するインバータ装置１の概略構成を示す。インバータ装置１には、接続および遮断が可能なコンタクタ４を介して高電圧のバッテリー３が接続されている。インバータ装置１は、三相スイッチングアーム１０、ドライバ回路２０、モータコントローラ３０等を備えている。モータコントローラ３０は、定電圧（１２Ｖ）のＤＣ電源５の電力により動作する。電圧平滑用キャパシタ４０は、電力変換時に変動する印加電圧を平滑する。モータ２には、モータ回転を検出するための回転センサ５０が設けられている。インバータ装置１の出力電流は、電流センサ６０により検出される。インバータ装置１の入力電圧は電圧センサ７０により検出される。
　モータコントローラ３０には、図示しない上位コントローラから、トルクや回転指令などのモータを駆動するための指令が入力される。モータコントローラ３０は、入力された指令および回転センサ５０、電流センサ６０、電圧センサ７０の検出情報に応じたＰＷＭ信号をドライバ回路２０に入力する。ドライバ回路２０は、入力されたＰＷＭ信号に応じて三相スイッチングアーム１０をスイッチング制御する。それにより、バッテリー３からのＤＣ電圧がモータ２を駆動するためのＡＣ電圧に変換され、モータ２のトルクおよび回転速度がコントロールされる。
　図２は、三相スイッチングアーム１０の上下アーム一相分の回路構成を示す図である。本実施形態では、インバータ装置１の効率向上を図るために、三相スイッチングアーム１０のスイッチング素子に、ＳｉＣ（シリコンカーバイド）の半導体素子（例えば、ＭＯＳＦＥＴ）を使用している。ドライバ回路２０には、上アームの半導体素子１００ａに対する上アーム駆動回路２０ａと、下アームの半導体素子１００ｂに対する下アーム駆動回路２０ｂとが設けられている。
　上アーム駆動回路２０ａおよび下アーム駆動回路２０ｂに設けられたＧＤＩＣ（ゲート駆動集積回路）２００は、ゲート正電源ＶＣＣ２に接続されたスイッチング素子Ｓ１Ｈと、ゲート負電源ＶＥＥに接続されたスイッチング素子Ｓ１Ｌ，Ｓ２とを備えている。スイッチング素子Ｓ１Ｈの出力端子ＯＵＴ１Ｈには、ターンオン側ゲート抵抗Ｒgonが接続される。スイッチング素子Ｓ１Ｈとターンオン側ゲート抵抗Ｒgonとで、ゲートオン回路が構成される。スイッチング素子Ｓ１Ｌの出力端子ＯＵＴ１Ｌには、ターンオフ側ゲート抵抗Ｒgoffが接続される。スイッチング素子Ｓ１Ｌとターンオフ側ゲート抵抗Ｒgoffとで、ゲートオフ回路が構成される。
　上アーム側のＧＤＩＣ２００に内蔵されているミラークランプ機能用のスイッチング素子（以下では、ミラークランプ機能用スイッチング素子と称する）Ｓ２の出力端子ＯＵＴ２は、ツェナーダイオードＺＤ１と抵抗Ｒ１との並列回路を介して半導体素子１００ａのゲート端子に接続される。同様に、下アーム側のＧＤＩＣ２００に内蔵されているミラークランプ機能用スイッチング素子Ｓ２の出力端子ＯＵＴ２は、ツェナーダイオードＺＤ２と抵抗Ｒ２との並列回路を介して半導体素子１００ｂのゲート端子に接続される。
　図３は、半導体素子１００ａ，１００ｂに用いられるＭＯＳＦＥＴのゲート充電特性（電気的特性）の一例を示す図である。ＭＯＳＦＥＴには寄生の静電容量、すなわち、ゲート・ドレイン間容量Ｃgd、ゲート・ソース間容量Ｃgs、ドレイン・ソース間容量Ｃdsが存在する。時刻ｔ０から時刻ｔ２までの期間は、ゲート・ソース間容量Ｃgsが充電されてゲート・ソース間電圧Ｖgsが上昇し、ミラープラトー電圧Ｖpltに到達するまでの期間である。時刻ｔ１にゲート・ソース間電圧Ｖgsがゲート閾値電圧Ｖthを超えるとドレイン・ソース間電流Ｉdsが流れ始める。
　時刻ｔ２から時刻ｔ３までの期間はミラー期間と呼ばれ、ゲート・ドレイン間容量Ｃgdがゲート電流により充電される期間であって、ゲート・ソース間電圧Ｖgsは上昇しない。ミラー期間におけるゲート・ソース間電圧Ｖgsは、ミラープラトー電圧Ｖpltに維持される。ソース電位の上昇によりドレイン・ソース間電圧Ｖdsが低下し、ドレイン・ソース間電圧Ｖdsが低下しきるとミラー期間は終了する（ｔ＝ｔ３）。ミラー期間が終了すると、ゲート・ソース間電圧Ｖgsが最終値になるまでゲート・ソース間容量Ｃgsおよびゲート・ドレイン間容量Ｃgdが充電される。
　図４は、上アームをターンオン動作させる時の回路動作を説明する図である。なお、下アームをターンオン動作させる時の回路動作は上アームの場合と同様であるので、動作説明は省略する。上アームの半導体素子１００ａをターンオンさせる時に、下アームの半導体素子１００ｂのドレイン端子とソース端子間にリカバリ電流Ｉrrとリカバリ電圧Ｖrrが生じる。その際に、リカバリ電圧Ｖrrの変化速度ｄＶrr／ｄｔと半導体１００ｂの帰還寄生容量Ｃrss（＝Ｃgd）に依存する電流Ｉrss＝Ｃrss×ｄＶrr／ｄｔが生じて、下アーム駆動回路（ＧＤＩＣ２００ｂ）のターンオフ側ゲート抵抗Ｒgoffと抵抗Ｒ２とに流れ込む。その結果、半導体素子１００ｂのゲート・ソース間電圧Ｖgs_Lが、Ｖgs_L＝Ｉrss×(Ｒgoff×Ｒ２)/(Ｒgoff＋Ｒ２)に持ち上がる。
　抵抗Ｒ２にはツェナーダイオードＺＤ２が並列接続されているので、並列回路の両端間電圧はツェナーダイオードＺＤ２のツェナー電圧Ｖz2となる。すなわち、半導体素子１００ｂのゲート・ソース間電圧Ｖgs_Lは、ツェナー電圧Ｖz2にクランプされる。本実施形態では、ツェナーダイオードＺＤ２のツェナー電圧Ｖz2は、下アームの半導体素子１００ｂがオンしない電圧、すなわち、図３のゲート閾値電圧Ｖth未満の電圧に設定される。その場合、ツェナー電圧Ｖz2をゲート閾値電圧Ｖthの近傍に設定するのが好ましい。なお、上アーム側に設けられたツェナーダイオードＺＤ１のツェナー電圧Ｖz1についても、同様に設定される。
　図５は、図４に示した動作のタイミングチャートを示す図である。図５において、波形（Ａ）は、上アーム駆動回路（ＧＤＩＣ２００ａ）の出力端子ＯＵＴ１Ｈの信号波形を示す。波形（Ｂ），（Ｃ），（Ｄ）のそれぞれは、上アーム側の半導体素子１００ａのゲート・ソース間電圧Ｖgs_H、ドレイン・ソース間電圧Ｖds、ドレイン・ソース間電流Ｉdsを示す。波形（Ｅ），（Ｆ），（Ｇ）のそれぞれは、下アーム側の半導体素子１００ｂのリカバリ電流Ｉrr、リカバリ電圧Ｖrr、ゲート・ソース間電圧Ｖgs_Lを示す。
　時刻ｔ０において、上アーム駆動回路２０ａのＧＤＩＣ２００ａの出力端子ＯＵＴ１Ｈの信号がＬoレベルからＨiレベルに変化すると、上アーム側の半導体素子１００ａのゲート・ソース間電圧Ｖgs_Hが上昇しはじめる。時刻ｔ１において上アーム側の半導体素子１００ａのゲート・ソース間電圧Ｖgs_Hがゲート閾値電圧Ｖthを超えると、半導体素子１００ａがオンし始め、ドレイン・ソース間電圧Ｖdsが低下し始める。時刻ｔ３～ｔ４において変動するリカバリ電圧Ｖrrが下アーム側に発生している。
　波形（Ｆ）において、実線は本実施形態におけるリカバリ電圧Ｖrrを示している。一方、破線Ｌ１で示すリカバリ電圧Ｖrrは、ゲート・ソース間電圧Ｖgs_LをＬoレベルに維持してゲートサージを抑制する従来構成における、リカバリ電圧を示している。リカバリ電圧Ｖrrの振動成分の振幅は半導体素子１００ｂの出力容量Ｃossに依存しており、１／√（Ｃoss）に比例する値となる。ＳｉＣ半導体素子においては出力容量Ｃossにゲート電圧依存性があり、ゲート・ソース間に負電圧を印加すると出力容量Ｃossが小さくなり、正電圧を印加すると出力容量Ｃossが大きくなる。波形（Ｇ）の破線Ｌ２は、従来構成におけるゲート・ソース間電圧Ｖgs_Lを示す。ゲート・ソース間電圧Ｖgs_Lが破線Ｌ２のような場合には、リカバリ電圧Ｖrrは波形（Ｆ）の破線Ｌ１のようになる。
　一方、本実施形態では、ツェナーダイオードＺＤ２と抵抗Ｒ２との並列回路を、半導体素子１００ｂのゲート端子とミラークランプ機能用スイッチング素子Ｓ２の出力端子ＯＵＴ２との間に設けているので（図２，４参照）、時刻ｔ３～ｔ４の期間のゲート・ソース間電圧Ｖgs_Lは波形（Ｇ）に示すように持ち上がる。波形（Ｆ）の実線で示すリカバリ電圧Ｖrrが生じると、電流Ｉrss＝Ｃrss×ｄＶrr／ｄｔがツェナーダイオードＺＤ２と抵抗Ｒ２との並列回路に流れ込む（図４参照）。そして、波形（Ｇ）の実線で示すように、ゲート・ソース間電圧Ｖgs_Lはツェナー電圧Ｖz2にクランプされる。
　前述したように、ツェナー電圧Ｖz2はゲート閾値電圧Ｖth未満に設定される。そのため、時刻ｔ３～ｔ４の期間においてゲート・ソース間電圧Ｖgs_Lがツェナー電圧Ｖz2まで上昇することで、誤点弧の発生を防止しつつリカバリサージ電圧を抑制することができる。その結果、ＥＭＣ性能の向上およびターンオン損失の低減を図ることができる。
　なお、ツェナーダイオードＺＤ２と並列接続される抵抗Ｒ２の値は、例えば、以下のように設定される。図４において、ツェナーダイオードＺＤ２が無い場合には、ゲート・ソース間電圧Ｖgs_LはＶgs_L＝Ｉrss×(Ｒgoff×Ｒ２)/(Ｒgoff＋Ｒ２)となり、電流Ｉrssの時間変化に応じて電圧値が変化する。この電圧波形がツェナー電圧Ｖz2を下回らないように、抵抗Ｒ２を設定すれば良い。そのように抵抗Ｒ２を設定することで、期間ｔ３～ｔ４のゲート・ソース間電圧Ｖgs_Lが、波形（Ｇ）の実線で示すように一定値（＝Ｖz2）に維持される。上アーム側の抵抗Ｒ１の値に関しても、抵抗Ｒ２と同様に設定される。
　なお、Ｖgs_L＝Ｉrss×(Ｒgoff×Ｒ２)/(Ｒgoff＋Ｒ２)の値が、リカバリサージ電圧が十分に抑制され、かつ、半導体素子１００ｂが誤点弧しない値である場合には、ゲート・ソース間電圧Ｖgs_LをクランプするためのツェナーダイオードＺＤ２を省略することも可能である。
（変形例１）
　図６は、上述した実施形態の変形例１を説明する図である。変形例１では、ツェナーダイオードＺＤ２のみを、半導体素子１００ｂのゲート端子とミラークランプ機能用スイッチング素子Ｓ２の出力端子ＯＵＴ２との間に設けるようにした。ツェナーダイオードＺＤ２のツェナー電圧Ｖzは、図２の場合と同様に半導体素子１００ｂのゲート閾値電圧Ｖth未満に設定される。なお、上アーム側に関しても、同様の形態でツェナーダイオードＺＤ１を設ける。その他の構成については、図２に示す回路構成と同様である。
　変形例１では、下アーム側の各スイッチング素子Ｓ１Ｌ，Ｓ２の出力端子ＯＵＴ１Ｌ，ＯＵＴ２のいずれもがゲート負電源ＶＥＥの電位となっている状態においては、ツェナーダイオードＺＤ２はターンオフ側ゲート抵抗Ｒgoffに対して並列接続された状態となる。上アームターンオン時に発生する電流Ｉrssはターンオフ側ゲート抵抗Ｒgoffに流れ込み、Ｉrss×Ｒgoff＞Ｖz2の条件になった時にツェナーダイオードＺＤ２にも電流Ｉrssが流れ込む。そのため、リカバリサージ電圧の低減効果については、図２，４に示す回路構成の場合と同等の効果が得られる。
　図６の回路構成では、ミラークランプ機能を使用しない構成となっている。このような場合には、図６に示すように抵抗Ｒ１，Ｒ２を配置しない構成であっても、電流Irssが生じたときのゲート・ソース間電圧Ｖgs_Lの値を、ツェナー電圧Ｖz2にクランプすることができる。その結果、対アームターンオン時のリカバリサージ電圧を低減することができる。
（変形例２）
　図７は、上述した実施形態の変形例２を説明する図である。変形例２においては、ＧＤＩＣ２００には、ミラークランプ機能用スイッチング素子Ｓ２と、セルフターンオン機能用スイッチング素子Ｓ３とが内蔵されている。ミラークランプ機能用スイッチング素子Ｓ２の出力端子ＯＵＴ２は半導体素子（１００ａ，１００ｂ）のゲート端子に接続されている。上アーム側のセルフターンオン機能用スイッチング素子Ｓ３の出力端子ＯＵＴ３は、ツェナーダイオードＺＤ１と抵抗Ｒ１との並列回路を介して半導体素子１００ａのゲート端子に接続される。同様に、下アーム側のセルフターンオン機能用スイッチング素子Ｓ３の出力端子ＯＵＴ３は、ツェナーダイオードＺＤ２と抵抗Ｒ２との並列回路を介して半導体素子１００ｂのゲート端子に接続される。その他の構成については、図２に示す回路構成と同様である。
　変形例２では、対アームターンオン時には、ミラークランプ機能用スイッチング素子Ｓ２はオフとされ、セルフターンオン機能用スイッチング素子Ｓ３がオンとされる。その結果、対アームターンオン時の電流Ｉrssは出力端子ＯＵＴ１Ｌ，ＯＵＴ３に流れ込み、上述した実施形態（図２，４参照）の場合と同様に、半導体素子（１００ａ，１００ｂ）のゲート・ソース間電圧はツェナーダイオード（ＺＤ１，ＺＤ２）のツェナー電圧にクランプされる。よって、上述した実施形態の場合と同様に、対アームターンオン時のリカバリサージ電圧を低減することができる。
　ところで、上述した図２，４に示す回路構成では、例えば、半導体素子１００ａのターンオフ時のゲート合成抵抗は、ターンオフ側ゲート抵抗Ｒgoffと抵抗Ｒ１との合成抵抗になる。同様に半導体素子１００ｂのターンオフ時のゲート合成抵抗は、ターンオフ側ゲート抵抗Ｒgoffと抵抗Ｒ２との合成抵抗になる。そのため、ＧＤＩＣ２００にターンオフ指令が入力されてからドレイン・ソース間電流Ｉdsがターンオフ電流値（半導体素子（１００ａ，１００ｂ）がオフとなる電流値）に減少するまでのターンオフ時間は、ターンオフ側ゲート抵抗Ｒgoffだけを用いてターンオフする従来の場合に比べて長くなる。その結果、software dead timeを従来よりも大きく設定する必要がある。このようにdead time期間が長くなると、dead time期間における逆導通電流による損失が増加することになる。
　変形例２では、セルフターンオン機能用スイッチング素子Ｓ３の出力端子ＯＵＴ３にツェナーダイオードＺＤ１と抵抗Ｒ１との並列回路を設けるようにしているので、ミラークランプ機能を動作させることができる。そして、ターンオフ時に、ミラークランプ機能用スイッチング素子Ｓ２をオンしてゲート合成抵抗をゼロオームとすることで、すなわち、ゲート・ソース間を低インピーダンスに保持することで、ターンオフ時間の短縮を図ることができる。よって、図２の構成の場合のようにsoftware dead timeを大きく設定する必要がなく、逆導通電流による損失の増加も防止することができる。
　なお、上述した実施形態や変形例においては、ＧＤＩＣ２００にミラークランプ機能やセルフターンオン機能を内蔵する構成を例に説明した。しかし、ＧＤＩＣ２００の外部回路としてミラークランプ機能用やセルフターンオン機能用のスイッチング素子を設け、そのスイッチング素子と半導体素子（１００ａ，１００ｂ）のゲート端子との間にツェナーダイオード（ＺＤ１，ＺＤ２）と抵抗（Ｒ１，Ｒ２）との並列回路を配置する構成としても良い。
　以上説明した本発明の実施形態および変形例によれば、以下の作用効果を奏する。
（１）図６に示すように、上下アームで直列接続されたゲート駆動型の半導体素子１００ａ，１００ｂを駆動するドライバ回路（ゲート駆動装置）２０において、例えば、下アーム駆動回路２０ｂは、半導体素子１００ｂのゲートとゲート正電源ＶＣＣ２との間に接続されるゲートオン回路（スイッチング素子Ｓ１Ｈおよびターンオン側ゲート抵抗Ｒgon）と、ゲートとゲート負電源ＶＥＥとの間に接続されるゲートオフ回路（スイッチング素子Ｓ１Ｌおよびターンオフ側ゲート抵抗Ｒgoff）と、ゲートとゲート負電源ＶＥＥとの間に接続され、対アーム側（上アーム側）の半導体素子１００ａに対して設けられたゲートオン回路（スイッチング素子Ｓ１Ｈおよびターンオン側ゲート抵抗Ｒgon）のターンオン時にオンされるスイッチング素子Ｓ２と、スイッチング素子Ｓ２に対して直列接続されたツェナーダイオードＺＤ２と、を備える。
　スイッチング素子Ｓ２がオンされると、ツェナーダイオードＺＤ２はターンオフ側ゲート抵抗Ｒgoffに対して並列接続された状態となる。そのため、電流Irssが生じたときのゲート・ソース間電圧Ｖgs_Lの値をツェナー電圧Ｖz2にクランプすることができ、対アームターンオン時のリカバリサージ電圧を低減することができる。その結果、リカバリサージ電圧に起因するＥＭＣ（Electromagnetic compatibility）性能の低下やスイッチング損失の増大を、抑制することができる。
（２）上記（１）において、図３等に示すように、ツェナーダイオード（ＺＤ１，ＺＤ２）のツェナー電圧（Ｖz1，Ｖz2）は、半導体素子（１００ａ，１００ｂ）がオン状態となるゲート閾値電圧Ｖth未満に設定される。それにより、誤点弧を防止しつつ、リカバリサージ電圧の低減を図ることができる。
（３）上記（２）において、図２，４等に示すように、ツェナーダイオードＺＤ２（ＺＤ１）に対して並列接続された抵抗Ｒ２（Ｒ１）をさらに備える。図４において、電流Ｉrssが下アーム駆動回路２０ｂのターンオフ側ゲート抵抗Ｒgoffと抵抗Ｒ２とに流れ込むと、半導体素子１００ｂのゲート・ソース間電圧Ｖgs_Lが、Ｖgs_L＝Ｉrss×(Ｒgoff×Ｒ２)/(Ｒgoff＋Ｒ２)に持ち上がる。そして、ゲート・ソース間電圧Ｖgs_LがツェナーダイオードＺＤ２のツェナー電圧Ｖz2を超えると、ツェナーダイオードＺＤ２に電流Ｉrssが流れて、ゲート・ソース間電圧Ｖgs_Lはツェナー電圧Ｖz2にクランプされる。その結果、リカバリサージ電圧を従来よりも低減させることができる。
（４）上記（３）において、図７に示すように、半導体素子（１００ａ，１００ｂ）のターンオフ時に該半導体素子（１００ａ，１００ｂ）のゲート・ソース間を低インピーダンスに保持するミラークランプ用回路をさらに備える。例えば、図７の上アーム駆動回路２０ａおよび下アーム駆動回路２０ｂにおいては、半導体素子（１００ａ，１００ｂ）のゲート端子に接続されるミラークランプ機能用スイッチング素子Ｓ２が、ミラークランプ用回路に相当する。
　図７に示す例では、ターンオフ時のゲート合成抵抗は、ターンオフ側ゲート抵抗Ｒgoffと抵抗Ｒ１またはＲ２との合成抵抗になる。そのため、半導体素子（１００ａ，１００ｂ）のターンオフ時間は、ターンオフ側ゲート抵抗Ｒgoffだけを用いてターンオフする従来の場合に比べて長くなる。しかし、ターンオフ時にミラークランプ機能用スイッチング素子Ｓ２をオンしてゲート・ソース間を低インピーダンスに保持することで、ターンオフ時間の短縮を図ることができる。その結果、逆導通電流による損失の増加を防止することができる。
（５）上記（１）において、図２に示す上下アームで直列接続されたゲート駆動型の半導体素子１００ａ，１００ｂはＳｉＣ半導体素子であって、ゲート駆動装置であるドライバ回路２０はＳｉＣ半導体素子を駆動する。ＳｉＣ半導体素子はＳｉ半導体素子等と比較してリカバリサージ電圧が大きいが、上述したドライバ回路２０を用いることで、リカバリサージ電圧を低減することができる。
　以上説明した各実施形態や各種変形例はあくまで一例であり、発明の特徴が損なわれない限り、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
　１…インバータ装置、２…モータ、３…バッテリー、１０…三相スイッチングアーム、２０…ドライバ回路、２０ａ…上アーム駆動回路、２０ｂ…下アーム駆動回路、１００ａ，１００ｂ…半導体素子、２００，２００ａ，２００ｂ…ＧＤＩＣ、ＶＣＣ２…ゲート正電源、ＶＥＥ…ゲート負電源、Ｒgoff…ターンオフ側ゲート抵抗、Ｒgon…ターンオン側ゲート抵抗、Ｓ１Ｈ，Ｓ１Ｌ，Ｓ２，Ｓ３…スイッチング素子、ＺＤ１，ＺＤ２…ツェナーダイオード

Claims (5)

  1. 　上下アームで直列接続されたゲート駆動型の半導体素子を駆動するゲート駆動装置であって、
    　前記半導体素子のゲートとゲート正電源との間に接続されるゲートオン回路と、
    　前記ゲートとゲート負電源との間に接続されるゲートオフ回路と、
    　前記ゲートと前記ゲート負電源との間に接続され、対アーム側の前記半導体素子に対して設けられた前記ゲートオン回路のターンオン時にオンされるスイッチング素子と、
    　前記スイッチング素子に対して直列接続されたツェナーダイオードと、を備えるゲート駆動装置。
  2. 　請求項１に記載のゲート駆動装置において、
    　前記ツェナーダイオードのツェナー電圧は、前記半導体素子がオン状態となるゲート閾値電圧未満に設定される、ゲート駆動装置。
  3. 　請求項２に記載のゲート駆動装置において、
    　前記ツェナーダイオードに対して並列接続された抵抗をさらに備える、ゲート駆動装置。
  4. 　請求項３に記載のゲート駆動装置において、
    　前記半導体素子のターンオフ時に該半導体素子のゲート・ソース間を低インピーダンスに保持するミラークランプ用回路をさらに備える、ゲート駆動装置。
  5. 　請求項１に記載のゲート駆動装置において、
    　上下アームで直列接続されたゲート駆動型の前記半導体素子はＳｉＣ半導体素子であって、該ＳｉＣ半導体素子を駆動する、ゲート駆動装置。
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