WO2025248784A1 - 半導体パッケージの製造方法及び半導体パッケージ - Google Patents

半導体パッケージの製造方法及び半導体パッケージ

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WO2025248784A1
WO2025248784A1 PCT/JP2024/020106 JP2024020106W WO2025248784A1 WO 2025248784 A1 WO2025248784 A1 WO 2025248784A1 JP 2024020106 W JP2024020106 W JP 2024020106W WO 2025248784 A1 WO2025248784 A1 WO 2025248784A1
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insulating layer
circuit chip
wiring layer
layer
optical
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智章 柴田
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Resonac Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations

Definitions

  • This disclosure relates to a method for manufacturing a semiconductor package and a semiconductor package.
  • optical circuit chips and electronic circuit chips are combined into a single package, it becomes possible to achieve higher speeds, larger capacity, lower power consumption, and smaller size compared to when they are packaged separately.
  • the objective of this disclosure is to provide technology that improves the productivity and signal quality of semiconductor packages that incorporate optical circuit chips and electronic circuit chips.
  • ⁇ 1> forming a first insulating layer on the first wiring layer; forming a conductor that penetrates the first insulating layer and connects to the first wiring layer; forming a second insulating layer on the first insulating layer to form a first optical waveguide; forming a second wiring layer connected to the conductor on the second insulating layer; forming the third insulating layer on the second wiring layer; A method for manufacturing a semiconductor package having the above structure. ⁇ 2> further comprising the step of placing an optical circuit chip on the third insulating layer; The method for manufacturing a semiconductor package according to ⁇ 1>, wherein the first optical waveguide is provided with an optical coupling portion for optically coupling with a second optical waveguide provided in the optical circuit chip.
  • ⁇ 3> The method for manufacturing a semiconductor package according to ⁇ 2>, further comprising the step of placing an electronic circuit chip on the optical circuit chip.
  • ⁇ 4> forming a first insulating layer on the first wiring layer; forming a second insulating layer on the first insulating layer to form a first optical waveguide; forming a second wiring layer on the second insulating layer, and forming a conductor that penetrates the first insulating layer and the second insulating layer and connects the first wiring layer and the second wiring layer; forming the third insulating layer on the second wiring layer;
  • ⁇ 5> forming the first wiring layer on the optical circuit chip;
  • ⁇ 6> The method for manufacturing a semiconductor package according to ⁇ 5>, further comprising the step of placing an electronic circuit chip on the optical circuit chip.
  • a semiconductor package comprising: ⁇ 8> The semiconductor package according to ⁇ 7>, wherein the first optical waveguide includes an optical coupling portion for optically coupling to a second optical waveguide included in the optical circuit chip.
  • the technology disclosed herein makes it possible to improve the productivity and signal quality of semiconductor packages incorporating optical circuit chips and electronic circuit chips.
  • FIG. 1 is a schematic cross-sectional view showing one embodiment of a semiconductor package according to the present disclosure.
  • FIG. 2 is a schematic plan view of the semiconductor package shown in FIG.
  • FIG. 3 is a schematic cross-sectional view for explaining one embodiment of a method for manufacturing a semiconductor package.
  • FIG. 4 is a schematic cross-sectional view for explaining one embodiment of a method for manufacturing a semiconductor package.
  • FIG. 5 is a schematic cross-sectional view for explaining one embodiment of a method for manufacturing a semiconductor package.
  • FIG. 6 is a schematic cross-sectional view for explaining one embodiment of a method for manufacturing a semiconductor package.
  • FIG. 7 is a schematic cross-sectional view for explaining one embodiment of a method for manufacturing a semiconductor package.
  • FIG. 1 is a schematic cross-sectional view showing one embodiment of a semiconductor package according to the present disclosure.
  • FIG. 2 is a schematic plan view of the semiconductor package shown in FIG.
  • FIG. 3 is a schematic cross-sectional view for explaining one
  • FIG. 8 is a schematic cross-sectional view for explaining one embodiment of a method for manufacturing a semiconductor package.
  • FIG. 9 is a schematic cross-sectional view for explaining one embodiment of a method for manufacturing a semiconductor package.
  • FIG. 10 is a schematic cross-sectional view for explaining one embodiment of a method for manufacturing a semiconductor package.
  • FIG. 11 is a schematic cross-sectional view for explaining one embodiment of a method for manufacturing a semiconductor package.
  • FIG. 12 is a schematic cross-sectional view for explaining one embodiment of a method for manufacturing a semiconductor package.
  • FIG. 13 is a schematic cross-sectional view for explaining one embodiment of a method for manufacturing a semiconductor package.
  • FIG. 14 is a schematic cross-sectional view for explaining one embodiment of a method for manufacturing a semiconductor package.
  • FIG. 14 is a schematic cross-sectional view for explaining one embodiment of a method for manufacturing a semiconductor package.
  • FIG. 15 is a schematic cross-sectional view for explaining one embodiment of a method for manufacturing a semiconductor package.
  • FIG. 16 is a schematic cross-sectional view showing another embodiment of a semiconductor package according to the present disclosure.
  • FIG. 17 is a schematic cross-sectional view for explaining another embodiment of the method for manufacturing a semiconductor package.
  • FIG. 18 is a schematic cross-sectional view for explaining another embodiment of the method for manufacturing a semiconductor package.
  • FIG. 19 is a schematic cross-sectional view for explaining another embodiment of the method for manufacturing a semiconductor package.
  • FIG. 20 is a schematic cross-sectional view for explaining another embodiment of the method for manufacturing a semiconductor package.
  • FIG. 21 is a schematic cross-sectional view for explaining another embodiment of the method for manufacturing a semiconductor package.
  • FIG. 22 is a schematic cross-sectional view for explaining another embodiment of the method for manufacturing a semiconductor package.
  • FIG. 23 is a schematic cross-sectional view for explaining another embodiment of the method for manufacturing a semiconductor package.
  • FIG. 24 is a schematic cross-sectional view for explaining another embodiment of the method for manufacturing a semiconductor package.
  • FIG. 25 is a schematic cross-sectional view for explaining another embodiment of the method for manufacturing a semiconductor package.
  • FIG. 26 is a schematic cross-sectional view for explaining another embodiment of the method for manufacturing a semiconductor package.
  • FIG. 27 is a schematic cross-sectional view for explaining another embodiment of the method for manufacturing a semiconductor package.
  • FIG. 28 is a schematic cross-sectional view for explaining another embodiment of the method for manufacturing a semiconductor package.
  • process includes not only processes that are independent of other processes, but also processes that cannot be clearly distinguished from other processes, as long as the purpose of the process is achieved.
  • the upper or lower limit value described in one numerical range may be replaced with the upper or lower limit value of another numerical range described in stages.
  • the upper or lower limit value of that numerical range may be replaced with the value shown in the examples.
  • each component may contain multiple types of corresponding substances.
  • the content or amount of each component refers to the total content or amount of those multiple substances present in the composition, unless otherwise specified.
  • the term "layer” includes cases where the layer is formed over the entire area when the area in which the layer exists is observed, as well as cases where the layer is formed over only a portion of the area.
  • the semiconductor package of the present disclosure comprises: a first insulating layer including a first wiring layer; a second insulating layer that forms a first optical waveguide and is disposed on the first insulating layer; a third insulating layer including a second wiring layer and disposed on the second insulating layer; a conductor that penetrates the second insulating layer and connects the first wiring layer and the second wiring layer; an optical circuit chip disposed on the third insulating layer and connected to the first optical waveguide; an electronic circuit chip disposed on the optical circuit chip and connected to the second wiring layer; Equipped with.
  • the first optical waveguide may include an optical coupling portion for optically coupling to a second optical waveguide included in the optical circuit chip.
  • FIG. 1 is a schematic cross-sectional view showing one embodiment of a semiconductor package according to the present disclosure.
  • the semiconductor package 20 of the present disclosure includes an optoelectronic composite wiring layer 30, an optical circuit chip 50, and an electronic circuit chip 60.
  • the semiconductor package 20 may also be referred to as an optoelectronic composite package.
  • the optoelectronic composite wiring layer 30 includes a resin layer, optical wiring, and electrical wiring.
  • the optoelectronic composite wiring layer 30 includes a first insulating layer 32, a second insulating layer 34, and a third insulating layer 36.
  • the first insulating layer 32 includes a first wiring layer 42 serving as electrical wiring.
  • the second insulating layer 34 constitutes a first optical waveguide 44 serving as optical wiring.
  • the third insulating layer 36 includes a second wiring layer 46 serving as electrical wiring.
  • the optoelectronic composite wiring layer 30 also includes a conductor 48 serving as electrical wiring that electrically connects the first wiring layer 42 and the second wiring layer 46.
  • the optoelectronic composite wiring layer 30 is configured with three layers, the first insulating layer 32, the second insulating layer 34, and the third insulating layer 36, as an example, but the present disclosure is not limited thereto.
  • the optoelectronic composite wiring layer 30 may be formed by stacking four or more insulating layers.
  • the first insulating layer 32 includes a first wiring layer 42.
  • the first insulating layer 32 is made of an insulating resin material and is disposed so as to cover the first wiring layer 42.
  • the second insulating layer 34 is made of an insulating resin material and is disposed on the first insulating layer 32.
  • "disposed on a layer” means that it is laminated on one side of the corresponding layer.
  • "disposed on the first insulating layer 32” means that it is laminated on one side of the first insulating layer 32 (the top surface in FIG. 1).
  • the second insulating layer 34 constitutes the first optical waveguide 44.
  • the first optical waveguide 44 is composed of the first insulating layer 32, the second insulating layer 34, and the third insulating layer 36.
  • the portion of the second insulating layer 34 that constitutes the first optical waveguide 44 has a higher refractive index than the portions of the first insulating layer 32, the third insulating layer 36, and the second insulating layer 34 other than the portion that constitutes the first optical waveguide 44.
  • An optical signal is guided by this first optical waveguide 44.
  • This first optical waveguide 44 has a first optical coupling portion 45 that optically couples to the second optical waveguide 52 provided in the optical circuit chip 50.
  • the first optical waveguide 44 and the second optical waveguide 52 are optically coupled by the second optical coupling section 53 provided in the second optical waveguide 52 and the first optical coupling section 45.
  • the first optical coupling section 45 is a reflecting mirror and the second optical coupling section 53 is a grating coupler, but the present disclosure is not limited to this configuration.
  • the third insulating layer 36 includes a second wiring layer 46 and is disposed on the second insulating layer 34.
  • the third insulating layer 36 is made of an insulating resin material and is disposed on the second insulating layer 34 so as to cover the second wiring layer 46 disposed on the second insulating layer 34.
  • Each wiring layer may contain one or more types of metal. Examples of metals that may be used to form each wiring layer include copper, silver, gold, and aluminum. The metals that may be used to form each wiring layer are not limited to the above metals.
  • the conductor 48 penetrates the second insulating layer 34 and electrically connects the first wiring layer 42 and the second wiring layer 46. If there are multiple wiring layers, adjacent wiring layers in the stacking direction may be electrically connected by other conductors.
  • the metal that constitutes the conductor 48 may also be the same as the metal that constitutes each wiring layer.
  • the optical circuit chip 50 is disposed on the optoelectronic composite wiring layer 30. Specifically, the optical circuit chip 50 is disposed on the third insulating layer 36. The optical circuit chip 50 is connected to the first optical waveguide 44. Specifically, the optical circuit chip 50 is connected to the first optical waveguide 44 via the second optical coupling portion 53 of the second optical waveguide 52.
  • the optical circuit chip 50 may include, for example, an optical circuit chip substrate (such as a silicon substrate), a laser diode or photodiode, an optical modulator, a transparent resin layer, a waveguide (second optical waveguide 52), and a grating coupler (second optical coupling section 53) arranged on one surface of the optical circuit chip substrate, and a chip electrode 54 arranged on the other surface of the optical circuit chip substrate.
  • the optical circuit chip 50 is connected to the wiring layer for the optical circuit chip 50 in the optoelectronic composite wiring layer 30 via the chip electrode 54.
  • a first sealing material 80 that is transparent to the wavelength used is filled between the third insulating layer 36 and the optical circuit chip 50.
  • the optical circuit chip 50 is not particularly limited, and any conventionally known chip may be used.
  • the electronic circuit chip 60 is disposed on the optical circuit chip 50.
  • the electronic circuit chip 60 is connected to the second wiring layer 46 via chip electrodes 62.
  • the electronic circuit chip 60 is connected to the second wiring layer 46 via a wiring layer 56 provided on the optical circuit chip 50.
  • the chip electrodes 62 of the electronic circuit chip 60 are connected to the wiring layer 56.
  • the electronic circuit chip 60 may include, for example, an electronic circuit chip substrate (such as a silicon substrate), a transmitter circuit and a receiver circuit arranged on one surface of the electronic circuit chip substrate, and a chip electrode 62 arranged on the other surface of the electronic circuit chip substrate.
  • an electronic circuit chip substrate such as a silicon substrate
  • a transmitter circuit and a receiver circuit arranged on one surface of the electronic circuit chip substrate
  • a chip electrode 62 arranged on the other surface of the electronic circuit chip substrate.
  • the third insulating layer 36, the optical circuit chip 50, and the electronic circuit chip 60 are sealed with a second sealing material 82.
  • FIG. 2 is a schematic plan view of the semiconductor package 20 shown in FIG. 1.
  • an optical circuit chip 50 is disposed in the center of the optoelectronic composite wiring layer 30, and an electronic circuit chip 60 is disposed on top of the optical circuit chip 50.
  • These optical circuit chips 50 are connected to a plurality of first optical waveguides 44 extending from optical connectors 70 provided on the periphery of the optoelectronic composite wiring layer 30.
  • the optical connector 70 is provided on one side of the optoelectronic composite wiring layer 30, but the present disclosure is not limited to this configuration.
  • an optical connector 70 may be provided on each of two opposing sides of the optoelectronic composite wiring layer 30, or an optical connector 70 may be provided on each of the four sides of the optoelectronic composite wiring layer 30.
  • the method for manufacturing a semiconductor package according to the present disclosure includes: a step of forming a first insulating layer on the first wiring layer (hereinafter referred to as a "first insulating layer forming step”); a step of forming a conductor that penetrates the first insulating layer and connects to the first wiring layer (hereinafter referred to as a “conductor forming step”); a step of forming a second insulating layer constituting a first optical waveguide on the first insulating layer (hereinafter referred to as a "second insulating layer forming step” as appropriate); a step of forming a second wiring layer connected to the conductor on the second insulating layer (hereinafter referred to as a "second wiring layer forming step” as appropriate); a step of forming a third insulating layer on the second wiring layer (hereinafter referred to as a "third insulating layer forming step”); It has.
  • the method for manufacturing a semiconductor package according to the present disclosure further includes a step of placing an optical circuit chip on the third insulating layer (hereinafter referred to as an "optical circuit chip placement step" as appropriate),
  • the first optical waveguide may be provided with an optical coupling portion for optically coupling with a second optical waveguide provided in the optical circuit chip.
  • the semiconductor package manufacturing method disclosed herein may further include a step of placing an electronic circuit chip on the optical circuit chip (hereinafter referred to as the "electronic circuit chip placement step" as appropriate).
  • 3 to 15 are schematic cross-sectional views illustrating an embodiment of a method for manufacturing the semiconductor package 20.
  • FIG. 3 to 15 are schematic cross-sectional views illustrating an embodiment of a method for manufacturing the semiconductor package 20.
  • a support substrate 100 is prepared.
  • This support substrate 100 has a temporary fixing layer 102 on its surface (the upper surface in Figure 3).
  • the support substrate 100 may be manufactured by a conventionally known method, or a commercially available substrate may be used.
  • a glass substrate may be used as the support substrate 100.
  • Materials that can be used to form the temporary fixing layer 102 include resins containing non-polar components such as acrylic, epoxy, polyimide, polybenzoxazole, silicone, and fluorine, resins containing components that expand or foam when heated or exposed to ultraviolet (UV) light, resins containing components that undergo a cross-linking reaction when heated or exposed to UV light, and resins that generate heat when exposed to light. It is also known that using a layer made of carbon or hydrocarbon as the temporary fixing layer 102 makes it compatible with mechanical peeling, and this may also be used.
  • non-polar components such as acrylic, epoxy, polyimide, polybenzoxazole, silicone, and fluorine
  • UV light ultraviolet
  • resins containing components that undergo a cross-linking reaction when heated or exposed to UV light resins containing components that undergo a cross-linking reaction when heated or exposed to UV light
  • resins that generate heat when exposed to light It is also known that using a layer made of carbon or hydrocarbon as the temporary fixing layer 102 makes it compatible with mechanical peeling
  • a seed layer 104 is provided on the surface (top surface in FIG. 4) of the temporary fixing layer 102.
  • the material that constitutes the seed layer 104 is not particularly limited, and conventionally known materials may be used.
  • the seed layer 104 may be formed by sputtering or plating copper, titanium, or the like onto a glass substrate serving as the support substrate 100.
  • a seed layer 104 is provided on the surface of the temporary fixing layer 102, but the present disclosure is not limited to this configuration.
  • a support substrate 100 may be used in which a seed layer 104 is previously provided on the surface of the temporary fixing layer 102.
  • a first wiring layer 42 is formed on the surface (top surface in FIG. 5) of the seed layer 104.
  • the first wiring layer 42 in this embodiment is a redistribution layer and can be formed using a conventionally known method.
  • the redistribution layer is formed by the following method. First, a positive or negative photosensitive resin composition is applied to the surface of the target object or target layer to form a coating film. The coating film is then exposed to light. After exposure, if the coating film is a positive material, the exposed portions are removed with a developer, and if it is a negative material, the unexposed portions are removed. Next, metal wiring is placed in the removed portions by a method such as plating. This forms a rewiring layer.
  • a film-like photosensitive resin composition may be used, and this may be laminated by a method such as lamination.
  • the above-mentioned coating film formation, exposure, and wiring arrangement may be repeated. Furthermore, drying may be performed after the photosensitive resin composition has been applied. A hot plate, oven, etc. may be used for drying. Conventional masks may be used for exposing the coating film. Furthermore, ultraviolet light, visible light, radiation, etc. may be used for exposure.
  • Examples of the developer that can be used include aqueous solutions containing alkaline components such as sodium hydroxide, potassium hydroxide, sodium carbonate, potassium carbonate, sodium silicate, ammonia, ethylamine, diethylamine, triethylamine, triethanolamine, and tetramethylammonium hydroxide; and organic solvents such as ⁇ -butyrolactone, ethyl lactate, propylene glycol monomethyl ether acetate, benzyl acetate, n-butyl acetate, ethoxyethyl propionate, 3-methylmethoxypropionate, N-methyl-2-pyrrolidone, N,N-dimethylformamide, N,N-dimethylacetamide, dimethyl sulfoxide, hexamethylphosphorylamide, tetramethylene sulfone, diethyl ketone, diisobutyl ketone, methyl amyl ketone, cyclopentanone
  • ovens such as quartz tube furnaces, hot plates, convection ovens, rapid thermal annealers, vertical diffusion furnaces, infrared heating furnaces, electron beam heating furnaces, and microwave heating furnaces, as well as microwave heating devices and variable frequency microwave heating devices can be used.
  • the first wiring layer 42 is formed by forming a coating of a positive photosensitive resin composition on the surface of a seed layer 104 formed of titanium and copper in that order, exposing the coating, removing the exposed portion with a developer after exposure, and then arranging copper wiring in the removed exposed portion by electrolytic plating. The photosensitive resin composition is then removed.
  • a first insulating layer 32 is formed on the first wiring layer 42.
  • the first insulating layer 32 may be formed by depositing a film-like resin material on the first wiring layer 42, or by applying a liquid resin material to the first wiring layer 42 and curing it.
  • the resin material constituting the first insulating layer 32 is preferably a photosensitive resin composition.
  • the photosensitive resin composition is not particularly limited, and conventionally known materials may be used, specifically, negative-type materials that undergo photopolymerization, or positive-type materials that exhibit solubility in alkaline aqueous solutions upon exposure to light.
  • photopolymerizable materials include nitrone derivatives, norbornadiene derivatives, polyvinyl cinnamate, and maleimide compounds, which contain functional groups that undergo photopolymerization, such as C ⁇ C (unsaturated double bonds), maleimide groups, indene groups, cinnamate groups, stilbene groups, and cinnamoyl groups.
  • Epoxy resins are also known to undergo photopolymerization.
  • specific examples of materials that exhibit solubility upon irradiation with light include ⁇ -diazoketone compounds and azide compounds having an azide group, which is a functional group that releases nitrogen upon irradiation with light.
  • the material exhibits the function of curing or dissolving upon exposure to light. Therefore, as long as it includes at least one of these, it may be used by appropriately selecting from alkali-soluble resins having a phenolic hydroxyl group, acrylic resins, epoxy resins, polyimide resins, polyamideimide resins, polybenzoxazole resins, and the like.
  • a through hole 32A for a conductor 48 connecting the first wiring layer 42 and the second wiring layer 46 is formed on the surface of the first insulating layer 32 (the upper surface in Figure 6).
  • This through hole 32A may be formed, for example, by drilling, by laser irradiation, or by exposure and development.
  • a conductor 48 is formed so as to penetrate the first insulating layer 32 and connect to the first wiring layer 42.
  • the conductor 48 is formed at the position of the through hole 32A.
  • the conductor 48 can be formed by the same method as that for the first wiring layer 42.
  • a second insulating layer 34 that constitutes a first optical waveguide 44 is formed on the first insulating layer 32.
  • the second insulating layer 34 may be formed by disposing a film-like resin material on the first insulating layer 32, or by applying a liquid resin material onto the first insulating layer 32 and curing it.
  • the first optical waveguide 44 is formed by exposing and developing the second insulating layer 34 and patterning it into a circuit shape. This is then covered with the first insulating layer 32 and the third insulating layer 36, which have a lower refractive index than the second insulating layer 34. As a result, the second insulating layer 34 functions as the core of the optical waveguide, and the first insulating layer 32 and the third insulating layer 36 function as the cladding of the optical waveguide.
  • through holes 34A connecting the conductors 48 and the second wiring layer 46 are formed on the surface (top surface in Figure 8) of the second insulating layer 34.
  • These through holes 34A may be formed, for example, by drilling, by laser irradiation, or by exposure and development. Forming them by exposure and development is preferable because it allows the through holes 34A to be created in the same process as the patterning of the first optical waveguide 44 described above.
  • the resin material that constitutes the second insulating layer 34 is a photosensitive resin composition.
  • This photosensitive resin composition is not particularly limited, and the same one as that used for the first insulating layer 32 can be used.
  • the resin material constituting the second insulating layer 34 may contain a substance whose refractive index is modulated by exposure to light.
  • the second insulating layer 34 is a photosensitive layer containing a substance whose refractive index increases when exposed to light with a wavelength of 10 nm to 450 nm, including ultraviolet light.
  • a first optical coupling section 45 is formed on the first optical waveguide 44.
  • a reflective mirror is placed on the first optical waveguide 44 as the first optical coupling section 45.
  • This reflective mirror may be a metal mirror placed inside the first optical waveguide 44, or may be formed by vapor-depositing a metal film on the end of the first optical waveguide 44.
  • a second wiring layer 46 connected to the conductor 48 is formed on the second insulating layer 34.
  • a portion of the second wiring layer 46 is formed at the position of the through hole 34A.
  • the second wiring layer 46 can be formed by the same method as the first wiring layer 42.
  • a third insulating layer 36 is formed on the second insulating layer 34. Similar to the first insulating layer 32, the third insulating layer 36 may be formed by disposing a film-like resin material on the second insulating layer 34, or by applying a liquid resin material onto the second insulating layer 34 and curing it.
  • through-holes 36A are formed on the surface of the third insulating layer 36 (the top surface in Figure 10) to connect the chip electrodes 54 of the optical circuit chip 50 to the second wiring layer 46.
  • These through-holes 36A may be formed, for example, by drilling, by laser irradiation, or by exposure and development.
  • the optical circuit chip 50 is placed on the third insulating layer 36. Specifically, the optical circuit chip 50 is placed on the third insulating layer 36, and each chip electrode 54 is connected to the second wiring layer 46, i.e., electrically connected.
  • a first sealing material 80 that is transparent to the wavelength being used is injected into the gap between the third insulating layer 36 and the optical circuit chip 50.
  • the electronic circuit chip 60 is placed on the optical circuit chip 50. Specifically, the electronic circuit chip 60 is placed on the optical circuit chip 50, and the wiring layer 56 provided on the optical circuit chip 50 and the chip electrodes 54 of the electronic circuit chip 60 are connected, i.e., electrically connected.
  • the third insulating layer 36, the optical circuit chip 50, and the electronic circuit chip 60 are sealed with a second sealing material 82.
  • the sealing method using the second sealing material 82 is not particularly limited, and can be performed using any conventionally known method. For example, it can be formed using transfer molding, injection molding, compression molding, or mold underfill.
  • the surface of the second sealing material 82 (the upper surface in Figure 14) is polished.
  • polishing method There are no particular limitations on the polishing method, and it can be performed using a conventionally known method.
  • the support substrate 100 is removed.
  • the method for removing the support substrate 100 is not particularly limited, and can be performed by a conventionally known method. Note that, when the support substrate 100 includes the temporary fixing layer 102, the temporary fixing layer 102 is also removed together with the support substrate 100.
  • the seed layer 104 is removed from the underside of the first wiring layer 42 and the first insulating layer 32.
  • the seed layer 104 can be removed by etching using known methods such as spraying or swinging immersion, and can be removed by polishing using known methods such as brushing or scraping.
  • the manufacturing method disclosed herein is not limited to the above and may also include, for example, a step of providing solder balls on the underside of the first wiring layer 42.
  • one optoelectronic composite wiring layer 30 serves as both a rewiring layer for the optical circuit chip 50 and a rewiring layer for the electronic circuit chip 60, i.e., it serves the functions of both optical rewiring and electrical rewiring, thereby improving the productivity of the semiconductor package 20.
  • the length of electrical and optical wiring can be shortened, making it possible to improve the quality of both electrical and optical signals and reduce loss.
  • the first optical waveguide 44 is provided with a first optical coupling portion 45 for optically coupling with the second optical waveguide 52 provided in the optical circuit chip 50, making it possible to freely set the layout of the first optical waveguide 44 (layout of the optical wiring).
  • the size of the optoelectronic composite wiring layer 30 can be made smaller than if the electronic circuit chip 60 were placed around the optical circuit chip 50. Furthermore, because the electronic circuit chip 60 is placed on the optical circuit chip 50, the signal transmission efficiency between the two is improved. Power consumption is also reduced.
  • a semiconductor package 120 of another embodiment has an optoelectronic composite wiring layer 130, an optical circuit chip 50, and an electronic circuit chip 60.
  • the optoelectronic composite wiring layer 130 is arranged, in order from the optical circuit chip 50 side, with a first insulating layer 132, a second insulating layer 134, and a third insulating layer 136.
  • the first wiring layer 142 is arranged closer to the optical circuit chip 50 than the second wiring layer 146.
  • the first wiring layer 142 is in direct contact with the wiring layer 56 of the optical circuit chip 50. Therefore, with the semiconductor package 120 of this embodiment, it is possible to omit the sealing material that seals the space between the optical circuit chip 50 and the first wiring layer 142, in other words, the sealing material that covers the periphery of the chip electrodes 54.
  • the method for manufacturing a semiconductor package according to the present disclosure includes: a step of forming a first insulating layer on the first wiring layer (hereinafter referred to as a "first insulating layer forming step”); a step of forming a second insulating layer constituting a first optical waveguide on the first insulating layer (hereinafter referred to as a "second insulating layer forming step” as appropriate); a step of forming a second wiring layer on the second insulating layer and forming a conductor that penetrates the first insulating layer and the second insulating layer and connects the first wiring layer and the second wiring layer (hereinafter referred to as a "conductor forming step” as appropriate); a step of forming a third insulating layer on the second wiring layer (hereinafter referred to as a "third insulating layer forming step”); It has.
  • the method for manufacturing a semiconductor package according to the present disclosure further includes a step of forming the first wiring layer on the optical circuit chip (hereinafter referred to as a "first wiring layer forming step" as appropriate),
  • the first optical waveguide may be provided with an optical coupling portion for optically coupling with a second optical waveguide provided in the optical circuit chip.
  • the semiconductor package manufacturing method disclosed herein may further include a step of placing an electronic circuit chip on the optical circuit chip (hereinafter referred to as the "electronic circuit chip placement step" as appropriate).
  • 17 to 28 are schematic cross-sectional views for explaining an embodiment of a method for manufacturing the semiconductor package 20.
  • FIG. 17 to 28 are schematic cross-sectional views for explaining an embodiment of a method for manufacturing the semiconductor package 20.
  • FIG. 17 to 28 are schematic cross-sectional views for explaining an embodiment of a method for manufacturing the semiconductor package 20.
  • a support substrate 100 having a temporary fixing layer 102 is prepared.
  • the optical circuit chip 50 is placed on the surface of the temporary fixing layer 102 of the support substrate 100.
  • the electronic circuit chip 60 is placed on the optical circuit chip 50. Then, the chip electrodes 62 of the electronic circuit chip 60 and the wiring layer 56 of the optical circuit chip 50 are connected, that is, electrically connected.
  • the optical circuit chip 50 and the electronic circuit chip 60 are sealed with a first sealing material 182.
  • the surface of the first sealing material 182 (the upper surface in Figure 20) is polished.
  • the surface of the first sealing material 182 facing the electronic circuit chip 60 is placed facing the surface of the temporary fixing layer 102 of the support substrate 100.
  • a first wiring layer 142 is formed on the optical circuit chip 50.
  • the formation of the first wiring layer 142 is similar to that of the previously described embodiment.
  • the first wiring layer 142 is formed by forming titanium and copper, in this order, on the surface of the optical circuit chip 50 (the upper surface in FIG. 23) as a seed layer for electrolytic plating.
  • a coating film of a positive photosensitive resin composition is formed, and the coating film is exposed to light. After exposure, the exposed portion is removed with a developer, and copper wiring is disposed in the removed exposed portion by electrolytic plating. Thereafter, the photosensitive resin composition and then the seed layer are removed.
  • the first wiring layer 142 formed in this manner is in direct contact with the wiring layer 56 of the optical circuit chip 50.
  • a first insulating layer 132 is formed on the first wiring layer 142.
  • the first insulating layer 132 may be formed by disposing a film-like resin material on the first wiring layer 142, or by applying a liquid resin material onto the first wiring layer 142 and curing it.
  • a through hole 132A for a conductor 148 connecting the first wiring layer 142 and the second wiring layer 146 is formed on the surface of the first insulating layer 132 (the top surface in Figure 24).
  • This through hole 132A may be formed, for example, by drilling, by laser irradiation, or by exposure and development.
  • a second insulating layer 134 that constitutes a first optical waveguide 144 is formed on the first insulating layer 132. Similar to the first insulating layer 132, the second insulating layer 134 may be formed by disposing a film-like resin material on the first insulating layer 132, or may be formed by applying a liquid resin material onto the first insulating layer 132 and curing it.
  • the first optical waveguide 144 is formed by exposing and developing the second insulating layer 134 and patterning it into a circuit shape, and this is covered with the first insulating layer 132 and the third insulating layer 136, which have a lower refractive index than the second insulating layer 134, so that the second insulating layer 134 functions as the core of the optical waveguide, and the first insulating layer 132 and the third insulating layer 136 function as the cladding of the optical waveguide.
  • through holes 134A connecting the conductors 148 and the second wiring layer 146 are formed on the surface of the second insulating layer 134 (the top surface in Figure 25).
  • These through holes 134A may be formed, for example, by drilling, by laser irradiation, or by exposure and development. Forming them by exposure and development is preferable because it allows the through holes 134A to be produced in the same process as the patterning of the first optical waveguide 144 described above.
  • a first optical coupling section 145 is formed on the first optical waveguide 144.
  • a reflective mirror is placed on the first optical waveguide 144 as the first optical coupling section 45.
  • This reflective mirror may be a metal mirror placed on the first optical waveguide 144, or may be formed by vapor-depositing a metal film on the terminal of the first optical waveguide 144.
  • a second wiring layer 146 is formed on the second insulating layer 134, and conductors 148 are formed that penetrate the first insulating layer 132 and the second insulating layer 134 and connect the first wiring layer 142 and the second wiring layer 146.
  • the conductors 148 are formed at the positions of the through holes in the second insulating layer 134.
  • the second wiring layer 146 and the conductors 148 can be formed by a method similar to that for the first wiring layer 42.
  • the conductor formation process and the second wiring layer formation process are performed in the same process, but the present disclosure is not limited to this configuration.
  • the conductor formation process and the second wiring layer formation process may also be performed separately.
  • the second wiring layer 146 may be formed after the conductor 148 is formed.
  • a third insulating layer 136 is formed on the second insulating layer 134. Similar to the first insulating layer 132, the third insulating layer 136 may be formed by disposing a film-like resin material on the second insulating layer 134, or by applying a liquid resin material onto the second insulating layer 134 and curing it.
  • through holes 136A are formed in the surface of the third insulating layer 136 (the top surface in Figure 27) to form solder balls that will be connected to the second wiring layer 46.
  • These through holes 136A may be formed, for example, by drilling, by laser irradiation, or by exposure and development.
  • the manufacturing method disclosed herein is not limited to the above, and may also include, for example, a step of providing a solder ball on the surface of the second wiring layer 146 exposed from the third insulating layer 136.
  • the first wiring layer 142 is in direct contact with the wiring layer 56 of the optical circuit chip 50, which allows for fewer components (materials) than when chip electrodes are used for connection, thereby reducing costs. Furthermore, productivity is improved because processes using components that can be reduced can be eliminated. Furthermore, because the first wiring layer 142 is in direct contact with the wiring layer 56 of the optical circuit chip 50, the height of the semiconductor package 20 can be reduced compared to when chip electrodes 54 are provided.
  • the optical circuit chip 50 and the electronic circuit chip 60 are sealed with the first sealing material 182, and then reattached to the support substrate 100, but the present disclosure is not limited to this configuration. If sufficient strength can be ensured with the second sealing material 82, it is not necessary to reattach it to the support substrate 100. In this case, the reattachment process can be omitted, improving the productivity of the semiconductor package 120.

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Abstract

半導体パッケージ（２０）の製造方法は、第一配線層（４２）上に第一絶縁層（３２）を形成する工程と、前記第一絶縁層を貫通し、前記第一配線層につながる導体（４８）を形成する工程と、前記第一絶縁層上に第一光導波路（４４）を構成する第二絶縁層（３４）を形成する工程と、前記第二絶縁層上に前記導体に接続される第二配線層（４６）を形成する工程と、前記第二配線層上に第三絶縁層（３６）を形成する工程と、を有する。

Description

半導体パッケージの製造方法及び半導体パッケージ
　本開示は、半導体パッケージの製造方法及び半導体パッケージに関する。
　近年、高速光通信、ＨＰＣ（Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　Ｃｏｍｐｕｔｉｎｇ）等への適用を目的とし、光回路チップと、これを制御するための電子回路チップとを１つのパッケージにまとめるＣｏ－ｐａｃｋａｇｅｄ　ｏｐｔｉｃｓという概念が広まりつつある（例えば米国特許出願公開第２０１９／０３１７２８７号明細書参照）。
　光回路チップと電子回路チップとを１つのパッケージにまとめた場合、別々にパッケージ化する場合と比べて、高速大容量化、低消費電力化、小型化等が可能となる。
　しかしながら、米国特許出願公開第２０１９／０３１７２８７号明細書では、光回路チップ用の光インターポーザーと、電子回路チップ用の再配線層とを別々に製造するため、生産性について改善の余地がある。
　本開示は、光回路チップと電子回路チップが搭載される半導体パッケージの生産性並びに信号品質を向上させる技術を提供することを課題とする。
＜１＞
　第一配線層上に第一絶縁層を形成する工程と、
　前記第一絶縁層を貫通し、前記第一配線層につながる導体を形成する工程と、
　前記第一絶縁層上に第一光導波路を構成する第二絶縁層を形成する工程と、
　前記第二絶縁層上に前記導体につながる第二配線層を形成する工程と、
　前記第二配線層上に前記第三絶縁層を形成する工程と、
　を有する半導体パッケージの製造方法。
＜２＞
　前記第三絶縁層上に光回路チップを配置する工程を更に有し、
　前記第一光導波路には、前記光回路チップが備える第二光導波路と光結合するための光結合部が備えられる、＜１＞に記載の半導体パッケージの製造方法。
＜３＞
　前記光回路チップ上に電子回路チップを配置する工程を更に有する、＜２＞に記載の半導体パッケージの製造方法。
＜４＞
　第一配線層上に第一絶縁層を形成する工程と、
　前記第一絶縁層上に第一光導波路を構成する第二絶縁層を形成する工程と、
　前記第二絶縁層上に第二配線層を形成し、且つ、前記第一絶縁層及び前記第二絶縁層を貫通し、前記第一配線層と前記第二配線層をつなぐ導体を形成する工程と、
　前記第二配線層上に前記第三絶縁層を形成する工程と、
　を有する半導体パッケージの製造方法。
＜５＞
　前記第一配線層を前記光回路チップ上に形成する工程を更に有し、
　前記第一光導波路には、前記光回路チップが備える第二光導波路と光結合するための光結合部が備えられる、＜４＞に記載の半導体パッケージの製造方法。
＜６＞
　前記光回路チップ上に電子回路チップを配置する工程を更に有する、＜５＞に記載の半導体パッケージの製造方法。
＜７＞
　第一配線層を含む第一絶縁層と、
　第一光導波路を構成し、前記第一絶縁層上に配置される第二絶縁層と、
　前記第三配線層を含み前記第二絶縁層上に配置される第三絶縁層と、
　前記第二絶縁層を貫通し前記第一配線層と前記第二配線層をつなぐ導体と、
　前記第三絶縁層上に配置され、前記第一光導波路につながる光回路チップと、
　前記光回路チップ上に配置され、前記第二配線層につながる電子回路チップと、
　を備える半導体パッケージ。
＜８＞
　前記第一光導波路は、前記光回路チップが備える第二光導波路に光結合させる光結合部を備える、＜７＞に記載の半導体パッケージ。
　本開示の技術によれば、光回路チップと電子回路チップが搭載される半導体パッケージの生産性並びに信号品質を向上させることが可能になる。
図１は、本開示における半導体パッケージの一実施形態を示す断面模式図である。 図２は、図１に示す半導体パッケージの平面模式図である。 図３は、半導体パッケージの製造方法の一実施形態を説明するための断面模式図である。 図４は、半導体パッケージの製造方法の一実施形態を説明するための断面模式図である。 図５は、半導体パッケージの製造方法の一実施形態を説明するための断面模式図である。 図６は、半導体パッケージの製造方法の一実施形態を説明するための断面模式図である。 図７は、半導体パッケージの製造方法の一実施形態を説明するための断面模式図である。 図８は、半導体パッケージの製造方法の一実施形態を説明するための断面模式図である。 図９は、半導体パッケージの製造方法の一実施形態を説明するための断面模式図である。 図１０は、半導体パッケージの製造方法の一実施形態を説明するための断面模式図である。 図１１は、半導体パッケージの製造方法の一実施形態を説明するための断面模式図である。 図１２は、半導体パッケージの製造方法の一実施形態を説明するための断面模式図である。 図１３は、半導体パッケージの製造方法の一実施形態を説明するための断面模式図である。 図１４は、半導体パッケージの製造方法の一実施形態を説明するための断面模式図である。 図１５は、半導体パッケージの製造方法の一実施形態を説明するための断面模式図である。 図１６は、本開示における半導体パッケージの他の実施形態を示す断面模式図である。 図１７は、半導体パッケージの製造方法の他の実施形態を説明するための断面模式図である。 図１８は、半導体パッケージの製造方法の他の実施形態を説明するための断面模式図である。 図１９は、半導体パッケージの製造方法の他の実施形態を説明するための断面模式図である。 図２０は、半導体パッケージの製造方法の他の実施形態を説明するための断面模式図である。 図２１は、半導体パッケージの製造方法の他の実施形態を説明するための断面模式図である。 図２２は、半導体パッケージの製造方法の他の実施形態を説明するための断面模式図である。 図２３は、半導体パッケージの製造方法の他の実施形態を説明するための断面模式図である。 図２４は、半導体パッケージの製造方法の他の実施形態を説明するための断面模式図である。 図２５は、半導体パッケージの製造方法の他の実施形態を説明するための断面模式図である。 図２６は、半導体パッケージの製造方法の他の実施形態を説明するための断面模式図である。 図２７は、半導体パッケージの製造方法の他の実施形態を説明するための断面模式図である。 図２８は、半導体パッケージの製造方法の他の実施形態を説明するための断面模式図である。
　以下、本開示を実施するための形態について詳細に説明する。但し、本開示は以下の実施形態に限定されない。以下の実施形態において、その構成要素（要素ステップ等も含む）は、特に明表した場合を除き、必須ではない。数値及びその範囲についても同様であり、本開示を制限するものではない。
　本開示において「工程」との語には、他の工程から独立した工程に加え、他の工程と明確に区別できない場合であってもその工程の目的が達成されれば、当該工程も含まれる。
　本開示において「～」を用いて示された数値範囲には、「～」の前後に記載される数値がそれぞれ最小値及び最大値として含まれる。
　本開示中に段階的に記載されている数値範囲において、一つの数値範囲で記載された上限値又は下限値は、他の段階的な記載の数値範囲の上限値又は下限値に置き換えてもよい。また、本開示中に記載されている数値範囲において、その数値範囲の上限値又は下限値は、実施例に示されている値に置き換えてもよい。
　本開示において各成分は該当する物質を複数種含んでいてもよい。組成物中に各成分に該当する物質が複数種存在する場合、各成分の含有率又は含有量は、特に断らない限り、組成物中に存在する当該複数種の物質の合計の含有率又は含有量を意味する。
　本開示において「層」との語には、当該層が存在する領域を観察したときに、当該領域の全体に形成されている場合に加え、当該領域の一部にのみ形成されている場合も含まれる。
　本開示において図面を参照して実施形態を説明する場合、当該実施形態の構成は図面に示された構成に限定されない。また、各図における部材の大きさは概念的なものであり、部材間の大きさの相対的な関係はこれに限定されない。
[半導体パッケージ]
　本開示の半導体パッケージは、
　第一配線層を含む第一絶縁層と、
　第一光導波路を構成し、前記第一絶縁層上に配置される第二絶縁層と、
　第二配線層を含み前記第二絶縁層上に配置される第三絶縁層と、
　前記第二絶縁層を貫通し前記第一配線層と前記第二配線層をつなぐ導体と、
　前記第三絶縁層上に配置され、前記第一光導波路につながる光回路チップと、
　前記光回路チップ上に配置され、前記第二配線層につながる電子回路チップと、
　を備える。
　また、前記第一光導波路は、前記光回路チップが備える第二光導波路に光結合させる光結合部を備えてもよい。
　図１は、本開示の半導体パッケージの一実施形態を示す断面模式図である。
　本開示の半導体パッケージ２０は、光電複合配線層３０と、光回路チップ５０と、電子回路チップ６０と、を有する。なお、半導体パッケージ２０を光電複合パッケージと言い換えてもよい。
（光電複合配線層３０）
　光電複合配線層３０は、図１に示すように、樹脂層と、光配線と、電気配線と、を有する。具体的には、光電複合配線層３０は、第一絶縁層３２と、第二絶縁層３４と、第三絶縁層３６と、を備える。なお、第一絶縁層３２は、電気配線としての第一配線層４２を含む。第二絶縁層３４は、光配線としての第一光導波路４４を構成する。第三絶縁層３６は、電気配線としての第二配線層４６を含む。また、光電複合配線層３０は、第一配線層４２と第二配線層４６とを電気的に接続する電気配線としての導体４８を有する。なお、本実施形態では、一例として、光電複合配線層３０が第一絶縁層３２、第二絶縁層３４及び第三絶縁層３６の３層で構成されているが本開示はこれに限定されない。光電複合配線層３０は、４層以上の絶縁層を積層して形成してもよい。
　第一絶縁層３２は、第一配線層４２を含む。具体的には、第一絶縁層３２は、絶縁性を有する樹脂材料によって構成され、第一配線層４２を覆うように配置されている。
　第二絶縁層３４は、絶縁性を有する樹脂材料によって構成され、第一絶縁層３２上に配置されている。なお、本実施形態における「層上に配置」とは、対象の層の一方の面に積層されていることを意味する。すなわち、第一絶縁層３２上に配置とは、第一絶縁層３２の一方の面（図１では上面）に積層されていることを意味する。第二絶縁層３４は、第一光導波路４４を構成する。具体的には、第一光導波路４４は、第一絶縁層３２、第二絶縁層３４及び第三絶縁層３６によって構成される。すなわち、第二絶縁層３４において、第一光導波路４４を構成する部分は、第一絶縁層３２、第三絶縁層３６及び第二絶縁層３４の第一光導波路４４を構成する部分を除く部分と比べて、屈折率が高い。この第一光導波路４４によって光信号が導かれる。この第一光導波路４４は、光回路チップ５０が備える第二光導波路５２に光結合させる第一光結合部４５を備える。具体的には、第二光導波路５２に備えられた第二光結合部５３と第一光結合部４５によって、第一光導波路４４と第二光導波路５２が光結合する。なお、本実施形態では、一例として、第一光結合部４５が反射ミラーであり、また第二光結合部５３はグレーティングカプラであるが、本開示はこの構成に限定されない。
　第三絶縁層３６は、第二配線層４６を含み、第二絶縁層３４上に配置されている。具体的には、第三絶縁層３６は、絶縁性を有する樹脂材料によって構成され、第二絶縁層３４上に配置される第二配線層４６を覆うように第二絶縁層３４上に配置されている。
　なお、各配線層は１種又は２種以上の金属を含んでもよい。各配線層を構成する金属としては、例えば、銅、銀、金、アルミニウム等が挙げられる。なお、各配線層を構成する金属は、上記の金属に限定されない。
　導体４８は、第二絶縁層３４を貫通し、第一配線層４２と第二配線層４６とを電気的に接続する。なお、配線層が複数ある場合、積層方向に隣接する配線層同士を他の導体で電気的に接続してもよい。また導体４８を構成する金属は、各配線層を構成する金属と同様のものを用いてもよい。
（光回路チップ５０）
　光回路チップ５０は、光電複合配線層３０上に配置されている。具体的には、光回路チップ５０は、第三絶縁層３６上に配置されている。光回路チップ５０は、第一光導波路４４につながる。具体的には、光回路チップ５０は、第二光導波路５２の第二光結合部５３を介して第一光導波路４４につながる。
　光回路チップ５０は、例えば、光回路チップ用基材（シリコン基材等）と、光回路チップ用基材の一方の表面に配置されるレーザーダイオード又はフォトダイオード、光変調器、透明樹脂層、導波路（第二光導波路５２）、及びグレーティングカプラ（第二光結合部５３）と、光回路チップ用基材の他方の表面に配置されるチップ電極５４とを備えてもよい。なお、光回路チップ５０は、チップ電極５４を介して光電複合配線層３０内の光回路チップ５０用の配線層に接続されている。
　また、第三絶縁層３６と光回路チップ５０との間には、使用する波長に対して透明性を有する第一封止材８０が充填されている。
　光回路チップ５０は、特に限定されるものではなく、従来公知のものを使用してもよい。
（電子回路チップ６０）
　電子回路チップ６０は、光回路チップ５０上に配置される。電子回路チップ６０は、チップ電極６２を介して第二配線層４６につながっている。具体的には、電子回路チップ６０は、光回路チップ５０に設けられた配線層５６を介して第二配線層４６につながっている。配線層５６には、電子回路チップ６０のチップ電極６２が接続される。
　電子回路チップ６０は、例えば、電子回路チップ用基材（シリコン基材等）と、電子回路チップ用基材の一方の表面に配置される送信回路及び受信回路と、電子回路チップ用基材の他方の表面に配置されるチップ電極６２とを備えてもよい。
　また、第三絶縁層３６と光回路チップ５０と電子回路チップ６０とは、第二封止材８２によって封止されている。
　図２は、図１に示す半導体パッケージ２０の平面模式図である。図２の例では、光電複合配線層３０の中央に光回路チップ５０が配置され、光回路チップ５０の上に電子回路チップ６０が配置されている。これらの光回路チップ５０には、光電複合配線層３０の周辺部に設けられた光コネクタ７０から延びる複数の第一光導波路４４が接続されている。なお、図２の例では、光電複合配線層３０の１辺に光コネクタ７０が設けられているが、本開示はこの構成に限定されない。例えば、光電複合配線層３０の対向する２辺にそれぞれ光コネクタ７０が設けられていてもよいし、光電複合配線層３０の４辺にそれぞれ光コネクタ７０が設けられていてもよい。
[半導体パッケージの製造方法]
　本開示の半導体パッケージの製造方法は、
　第一配線層上に第一絶縁層を形成する工程（以下、適宜「第一絶縁層形成工程」という。）と、
　前記第一絶縁層を貫通し、前記第一配線層につながる導体を形成する工程（以下、適宜「導体形成工程」という。）と、
　前記第一絶縁層上に第一光導波路を構成する第二絶縁層を形成する工程（以下、適宜「第二絶縁層形成工程」という。）と、
　前記第二絶縁層上に前記導体につながる第二配線層を形成する工程（以下、適宜「第二配線層形成工程」という。）と、
　前記第二配線層上に第三絶縁層を形成する工程（以下、適宜「第三絶縁層形成工程」という。）と、
　を有する。
　本開示の半導体パッケージの製造方法は、前記第三絶縁層上に光回路チップを配置する工程（以下、適宜「光回路チップ配置工程」という。）を更に有し、
　前記第一光導波路には、前記光回路チップが備える第二光導波路と光結合するための光結合部が備えられてもよい。
　本開示の半導体パッケージの製造方法は、前記光回路チップ上に電子回路チップを配置する工程（以下、適宜「電子回路チップ配置工程」という。）を更に有してもよい。
　次に本開示の半導体パッケージの製造方法の一実施形態について説明する。
　図３～図１５は、それぞれ半導体パッケージ２０の製造方法の一実施形態を説明するための断面模式図である。
　まず、図３に示すように、支持基材１００を用意する。この支持基材１００は、表面（図３では上面）に仮固定層１０２を備える。支持基材１００は、従来公知の方法により製造したものを使用してもよいし、市販されるものを使用してもよい。支持基材１００としては、例えば、ガラス基材を使用してもよい。
　仮固定層１０２を構成する材料としては、アクリル、エポキシ、ポリイミド、ポリベンゾオキサゾール、シリコーン、フッ素等の非極性成分を含有した樹脂、加熱若しくはＵＶ（紫外線）によって体積膨張若しくは発泡する成分を含有した樹脂、加熱若しくはＵＶによって架橋反応が進行する成分を含有した樹脂、光照射によって発熱する樹脂などが挙げられる。また、仮固定層１０２として炭素又は炭化水素からなる層を用いることで機械剥離に対応可能となることが知られており、これを用いてもよい。
　次に、図４に示すように、仮固定層１０２の表面（図４では上面）にシード層１０４を設ける。シード層１０４を構成する材料は、特に限定されるものではなく、従来公知の材料を使用してもよい。例えば、銅、チタン等を、支持基材１００としてのガラス基材にスパッタやめっきすることによりシード層１０４を形成してもよい。
　なお、本実施形態の製造方法では、仮固定層１０２の表面にシード層１０４を設けているが、本開示はこの構成に限定されない。例えば、シード層１０４が仮固定層１０２の表面に予め設けられている支持基材１００を用いてもよい。
　次に、図５に示すように、シード層１０４の表面（図５では上面）に第一配線層４２を形成する。本実施形態の第一配線層４２は、再配線層であり、従来公知の方法で形成することができる。
　本開示の一実施形態において、再配線層は、以下の方法により形成される。
　まず、対象物又は対象層の表面に、ポジ型又はネガ型の感光性樹脂組成物を塗布し、塗膜を形成する。次いで、塗膜を露光する。露光後に塗膜がポジ型材料の場合は現像液により露光部を、ネガ型材料の場合は非露光部を除去する。次いで、除去された部分にめっき等の方法によって金属配線を配置する。これにより再配線層が形成される。ここで、感光性樹脂組成物としてフィルム状のものを用い、これをラミネートなどの方法によって積層してもよい。
　なお、上記塗膜形成、露光及び配線の配置は繰り返し行ってもよい。また、感光性樹脂組成物を塗布した後に乾燥を行ってもよい。乾燥には、ホットプレート、オーブン等を使用することができる。塗膜の露光には、従来公知のマスクを使用することができる。また、露光には、紫外線、可視光線、放射線等を使用することができる。現像液としては、水酸化ナトリウム、水酸化カリウム、炭酸ナトリウム、炭酸カリウム、ケイ酸ナトリウム、アンモニア、エチルアミン、ジエチルアミン、トリエチルアミン、トリエタノールアミン、水酸化テトラメチルアンモニウム等のアルカリ成分を含む水溶液、γ－ブチロラクトン、乳酸エチル、プロピレングリコールモノメチルエーテルアセテート、酢酸ベンジル、ｎ－ブチルアセテート、エトキシエチルプロピオナート、３－メチルメトキシプロピオナート、Ｎ－メチル－２－ピロリドン、Ｎ，Ｎ－ジメチルホルムアミド、Ｎ，Ｎ－ジメチルアセトアミド、ジメチルスルホキシド、ヘキサメチルホスホリルアミド、テトラメチレンスルホン、ジエチルケトン、ジイソブチルケトン、メチルアミルケトン、シクロペンタノン、シクロヘキサノン、プロピレングリコールモノメチルエーテル、プロピレングリコールモノプロピルエーテル、プロピレングリコールモノブチルエーテル、ジプロピレングリコールモノメチルエーテル等の有機溶剤などを使用することができる。現像後の塗膜の乾燥には、石英チューブ炉、ホットプレート、対流式オーブン、ラピッドサーマルアニール、縦型拡散炉、赤外線加熱炉、電子線加熱炉、マイクロ波加熱炉等のオーブン、マイクロ波加熱装置、周波数可変マイクロ波加熱装置などを使用することができる。
　一例として、第一配線層４２は、チタン及び銅をこの順に形成したシード層１０４の表面にポジ型感光性樹脂組成物の塗膜を形成した後、この塗膜を露光し、露光後に現像液により露光部を除去し、除去された露光部の部分に電解めっきによって銅配線を配置することにより形成される。その後、感光性樹脂組成物を除去する。
（第一絶縁層形成工程）
　次に、図６に示すように、第一配線層４２上に第一絶縁層３２を形成する。なお、第一絶縁層３２は、フィルム状の樹脂材料を第一配線層４２上に配置して形成してもよいし、液状の樹脂材料を第一配線層４２上に塗布し硬化させて形成してもよい。ここで、第一絶縁層３２を構成する樹脂材料は、感光性樹脂組成物であることが好ましい。感光性樹脂組成物は、特に限定されるものではなく、従来公知のもの、具体的には、ネガ型材料である光重合反応を起こす材料、ポジ型材料である光照射によりアルカリ水溶液等への溶解性を発現する材料等を用いてもよい。光重合反応を起こす材料として、具体的には、光重合反応を起こす官能基であるC＝C（不飽和二重結合）等、マレイミド基、インデン基、シンナメート基、スチルベン基、シンナモイル基を含む材料であるニトロン誘導体、ノルボルナジエン誘導体、ポリケイ皮酸ビニル、マレイミド化合物等が挙げられる。また、エポキシ樹脂も光重合反応を起こす材料として知られている。一方、光照射により溶解性を示す材料として、具体的には、光照射によって窒素が脱離する官能基であるアジ基を有するα－ジアゾケトン化合物、アジド化合物等が挙げられる。これらのうち少なくとも一つを含むことにより、露光によって硬化又は溶解する機能発現する。そのため、これらのうち少なくとも一つを含んでいれば、フェノール性水酸基を有するアルカリ可溶性樹脂、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、ポリアミドイミド樹脂、ポリベンゾオキサゾール樹脂等を適宜選択して使用してもよい。
　次に、第一絶縁層３２の表面（図６では上面）に、第一配線層４２と第二配線層４６とをつなぐ導体４８用の貫通孔３２Ａを形成する。この貫通孔３２Ａは、例えば、ドリルで形成してもよいし、レーザ照射で形成してもよいし、露光及び現像によって形成してもよい。
（導体形成工程）
　次に、図７に示すように、第一絶縁層３２を貫通し、第一配線層４２につながる導体４８を形成する。また、導体４８は、貫通孔３２Ａの位置に形成される。なお、導体４８の形成は、第一配線層４２と同様の方法で形成することができる。
（第二絶縁層形成工程）
　次に、図８に示すように、第一絶縁層３２上に第一光導波路４４を構成する第二絶縁層３４を形成する。なお、第二絶縁層３４は、第一絶縁層３２と同様に、フィルム状の樹脂材料を第一絶縁層３２上に配置して形成してもよいし、液状の樹脂材料を第一絶縁層３２上に塗布し硬化させて形成してもよい。
　また、第一光導波路４４は、第二絶縁層３４を露光及び現像し回路形状にパターニングすることにより形成され、これが第二絶縁層３４より屈折率の低い第一絶縁層３２及び第三絶縁層３６で覆われることで、第二絶縁層３４が光導波路のコア、第一絶縁層３２及び第三絶縁層３６が光導波路のクラッドとして機能する。
　次に、上述の第二絶縁層３４の表面（図８では上面）に、導体４８と第二配線層４６とをつなぐ貫通孔３４Ａを形成する。この貫通孔３４Ａは、例えば、ドリルで形成してもよいし、レーザ照射で形成してもよいし、露光及び現像によって形成してもよい。露光及び現像によって形成すれば、上述の第一光導波路４４のパターニングと同一行程で貫通孔３４Ａの作製ができるため好ましい。
　なお、第二絶縁層３４を構成する樹脂材料は、感光性樹脂組成物である。この感光性樹脂組成物は、特に限定されるものではなく、第一絶縁層３２と同様なものを用いることができる。
　また、本開示は、上記の構成に限定されない。例えば、第二絶縁層３４を構成する樹脂材料は、露光により屈折率が変調する物質を含んでいてもよい。具体的には、第二絶縁層３４は紫外線を含む波長１０ｎｍ～４５０ｎｍの光線の露光により屈折率が上昇する物質を含む感光層である。このような第二絶縁層３４上にマスクを形成し、露光することで、第二絶縁層３４の露光された部分の屈折率が高くなる。この屈折率が高くなった部分が第一光導波路４４となる。
　次に、第一光導波路４４に第一光結合部４５を形成する。具体的には、第一光導波路４４上に第一光結合部４５としての反射ミラーを配置する。この反射ミラーは、金属製のミラーを第一光導波路４４内に配置してもよいし、第一光導波路４４の端末に金属膜を蒸着して形成してもよい。
（第二配線層形成工程）
　次に、図９に示すように、第二絶縁層３４上に導体４８につながる第二配線層４６を形成する。また、第二配線層４６は、一部が貫通孔３４Ａの位置に形成される。なお、第二配線層４６の形成は、第一配線層４２と同様の方法で形成することができる。
（第三絶縁層形成工程）
　次に、図１０に示すように、第二絶縁層３４上に第三絶縁層３６を形成する。なお、第三絶縁層３６は、第一絶縁層３２と同様に、フィルム状の樹脂材料を第二絶縁層３４上に配置して形成してもよいし、液状の樹脂材料を第二絶縁層３４上に塗布し硬化させて形成してもよい。
　次に、第三絶縁層３６の表面（図１０では上面）に、光回路チップ５０のチップ電極５４と第二配線層４６とをつなぐ貫通孔３６Ａを形成する。この貫通孔３６Ａは、例えば、ドリルで形成してもよいし、レーザ照射で形成してもよいし、露光及び現像によって形成してもよい。
（光回路チップ配置工程）
　次に、図１１に示すように、第三絶縁層３６上に光回路チップ５０を配置する。具体的には、第三絶縁層３６上に光回路チップ５０を配置し、各チップ電極５４と第二配線層４６とをつなぐ、すなわち、電気的に接続する。
　次に、図１２に示すように、第三絶縁層３６と光回路チップ５０との隙間に、使用する波長に対して透明性を有する第一封止材８０を注入する。
（電子回路チップ配置工程）
　次に、図１３に示すように、光回路チップ５０上に電子回路チップ６０を配置する。具体的には、光回路チップ５０上に電子回路チップ６０を配置し、光回路チップ５０上に備えられた配線層５６と電子回路チップ６０のチップ電極５４とをつなぐ、すなわち、電気的に接続する。
　次に、図１４に示すように、第三絶縁層３６と光回路チップ５０と電子回路チップ６０とを第二封止材８２で封止する。なお、第二封止材８２を用いた封止方法は、特に限定されるものではなく、従来公知の方法により行うことができる。例えば、トランスファ成形法、インジェクション成形法、圧縮成形法、又はモールドアンダーフィル法を利用して形成することができる。
　次に、第二封止材８２の表面（図１４では上面）を研磨する。この研磨方法は、特に限定されるものではなく、従来公知の方法により行うことができる。
（支持基材の除去工程）
　次に、図１５に示すように、支持基材１００を除去する。支持基材１００の除去方法は、特に限定されるものではなく、従来公知の方法により行うことができる。なお、支持基材１００が仮固定層１０２を備える場合、支持基材１００と共に、仮固定層１０２も除去する。
　次に、シード層１０４を第一配線層４２及び第一絶縁層３２の下面から除去する。例えば、シード層１０４のエッチングでの除去は、スプレー、揺動浸漬等を、研磨での除去は、ブラッシング、スクレイピング等の公知の方法を用いることができる。
　上記のようにして、光配線と電気配線を有する半導体パッケージ２０が製造される。
　なお、本開示の製造方法は、上記に限定されず、第一配線層４２の下面に、例えば、はんだボールを設ける工程を含めてもよい。
　次に、本実施形態の作用効果について説明する。
　本実施形態では、光回路チップ５０用の再配線層と電子回路チップ６０用の再配線層とを別々に設ける構成と比べて、一つの光電複合配線層３０が光回路チップ５０用の再配線層と電子回路チップ６０用の再配線層とを兼ねる、すなわち光の再配線と電気の再配線の双方の機能を兼ねるため、半導体パッケージ２０の生産性が向上する。また、電気と光の配線長を短くできるため、電気と光の双方の信号品質の向上や低損失化が可能となる。
　また本実施形態では、第一光導波路４４に光回路チップ５０が備える第二光導波路５２と光結合するための第一光結合部４５が備えられるため、第一光導波路４４のレイアウト（光配線のレイアウト）を自由に設定することが可能となる。
　また本実施形態では、光回路チップ５０上に電子回路チップ６０を配置するため、光回路チップ５０の周囲に電子回路チップ６０を配置するよりも光電複合配線層３０のサイズを小型化できる。さらに、光回路チップ５０上に電子回路チップ６０を配置するため、両者間の信号伝送効率が向上する。また、省電力化が図られる。
[その他の実施形態]
　次に本開示の半導体パッケージ及び半導体パッケージの製造方法の他の実施形態について説明する。
　図１６に示すように、他の実施形態の半導体パッケージ１２０は、光電複合配線層１３０と、光回路チップ５０と、電子回路チップ６０と、を有する。光電複合配線層１３０は、光回路チップ５０側から第一絶縁層１３２、第二絶縁層１３４、第三絶縁層１３６の順に配置されている。また、第一配線層１４２は、第二配線層１４６よりも光回路チップ５０側に配置されている。そして、光回路チップ５０の配線層５６に第一配線層１４２が直に接している。このため、本実施形態の半導体パッケージ１２０では、光回路チップ５０と第一配線層１４２との間を封止する、言い換えるとチップ電極５４の周囲を覆う封止材を省略することができる。
　次に本開示の他の実施形態の半導体パッケージの製造方法について説明する。
　本開示の半導体パッケージの製造方法は、
　第一配線層上に第一絶縁層を形成する工程（以下、適宜「第一絶縁層形成工程」という。）と、
　前記第一絶縁層上に第一光導波路を構成する第二絶縁層を形成する工程（以下、適宜「第二絶縁層形成工程」という。）と、
　前記第二絶縁層上に第二配線層を形成し、且つ、前記第一絶縁層及び前記第二絶縁層を貫通し、前記第一配線層と前記第二配線層をつなぐ導体を形成する（以下、適宜「導体形成工程」という。）工程と、
　前記第二配線層上に第三絶縁層を形成する工程（以下、適宜「第三絶縁層形成工程」という。）と、
　を有する。
　本開示の半導体パッケージの製造方法は、前記第一配線層を前記光回路チップ上に形成する工程（以下、適宜「第一配線層形成工程」という。）を更に有し、
　前記第一光導波路には、前記光回路チップが備える第二光導波路と光結合するための光結合部が備えられてもよい。
　本開示の半導体パッケージの製造方法は、前記光回路チップ上に電子回路チップを配置する工程（以下、適宜「電子回路チップ配置工程」という。）を更に有してもよい。
　次に本開示の半導体パッケージの製造方法の他の実施形態について説明する。
　図１７～図２８は、それぞれ半導体パッケージ２０の製造方法の一実施形態を説明するための断面模式図である。
　まず、図１７に示すように、仮固定層１０２を有する支持基材１００を用意する。
　次に、図１８に示すように、支持基材１００の仮固定層１０２の表面に光回路チップ５０を配置する。
（電子回路チップ配置工程）
　次に、図１９に示すように、光回路チップ５０上に電子回路チップ６０を配置する。そして、電子回路チップ６０のチップ電極６２と光回路チップ５０の配線層５６とをつなぐ、すなわち、電気的に接続する。
　次に、図２０に示すように、光回路チップ５０と電子回路チップ６０とを第一封止材１８２で封止する。
　次に、第一封止材１８２の表面（図２０では上面）を研磨する。
　次に、図２１に示すように、支持基材１００を除去する。
　次に、図２２に示すように、第一封止材１８２の電子回路チップ６０側の面を支持基材１００の仮固定層１０２の表面に向けて、配置する。
（第一配線層形成工程）
　次に、第一配線層１４２を光回路チップ５０上に形成する。なお、第一配線層１４２の形成は、前述の実施形態と同様である。一例として、第一配線層１４２は、光回路チップ５０の表面（図２３の上面）に、電解めっき用のシード層としてチタン及び銅をこの順に形成する。次いで、ポジ型感光性樹脂組成物の塗膜を形成した後、この塗膜を露光し、露光後に現像液により露光部を除去し、除去された露光部の部分に電解めっきによって銅配線を配置することにより形成される。その後、感光性樹脂組成物、次いでシード層を除去する。
　このように形成された第一配線層１４２は、光回路チップ５０の配線層５６に直に接する。
（第一絶縁層形成工程）
　次に、図２４に示すように、第一配線層１４２上に第一絶縁層１３２を形成する。なお、第一絶縁層１３２は、フィルム状の樹脂材料を第一配線層１４２上に配置して形成してもよいし、液状の樹脂材料を第一配線層１４２上に塗布し硬化させて形成してもよい。
　次に、第一絶縁層１３２の表面（図２４では上面）に、第一配線層１４２と第二配線層１４６とをつなぐ導体１４８用の貫通孔１３２Ａを形成する。この貫通孔１３２Ａは、例えば、ドリルで形成してもよいし、レーザ照射で形成してもよいし、露光及び現像によって形成してもよい。
（第二絶縁層形成工程）
　次に、図２５に示すように、第一絶縁層１３２上に第一光導波路１４４を構成する第二絶縁層１３４を形成する。なお、第二絶縁層１３４は、第一絶縁層１３２と同様に、フィルム状の樹脂材料を第一絶縁層１３２上に配置して形成してもよいし、液状の樹脂材料を第一絶縁層３２上に塗布し硬化させて形成してもよい。
　また、第一光導波路１４４は、第二絶縁層１３４を露光及び現像し回路形状にパターニングすることにより形成され、これが第二絶縁層１３４より屈折率の低い第一絶縁層１３２及び第三絶縁層１３６で覆われることで、第二絶縁層１３４が光導波路のコア、第一絶縁層１３２及び第三絶縁層１３６が光導波路のクラッドとして機能する。
次に、第二絶縁層１３４の表面（図２５では上面）に、導体１４８と第二配線層１４６とをつなぐ貫通孔１３４Ａを形成する。この貫通孔１３４Ａは、例えば、ドリルで形成してもよいし、レーザ照射で形成してもよいし、露光及び現像によって形成してもよい。露光及び現像によって形成すれば、上述の第一光導波路１４４のパターニングと同一行程で貫通孔１３４Ａの作製ができるため好ましい。
　次に、第一光導波路１４４に第一光結合部１４５を形成する。具体的には、第一光導波路１４４上に第一光結合部４５としての反射ミラーを配置する。この反射ミラーは、金属製のミラーを第一光導波路１４４上に配置してもよいし、第一光導波路１４４の端末に金属膜を蒸着して形成してもよい。
（導体及び第二配線層形成工程）
　次に、図２６に示すように、第二絶縁層１３４上に第二配線層１４６を形成し、且つ、第一絶縁層１３２及び第二絶縁層１３４を貫通し、第一配線層１４２と第二配線層１４６をつなぐ導体１４８を形成する。導体１４８は、第二絶縁層１３４の前記貫通孔の位置に形成される。なお、第二配線層１４６及び導体１４８の形成は、第一配線層４２と同様の方法で形成することができる。
　なお、本実施形態では、導体形成工程と、第二配線層形成工程を同一に行うが本開示はこの構成に限定されない。導体形成工程と第二配線層形成工程とを別々に行ってもよい。具体的には、導体１４８の形成後に第二配線層１４６の形成を行ってもよい。
（第三絶縁層形成工程）
　次に、図２７に示すように、第二絶縁層１３４上に第三絶縁層１３６を形成する。なお、第三絶縁層１３６は、第一絶縁層１３２と同様に、フィルム状の樹脂材料を第二絶縁層１３４上に配置して形成してもよいし、液状の樹脂材料を第二絶縁層１３４上に塗布し硬化させて形成してもよい。
　次に、第三絶縁層１３６の表面（図２７では上面）に、第二配線層４６に接続されるはんだボールを形成するための貫通孔１３６Ａを形成する。この貫通孔１３６Ａは、例えば、ドリルで形成してもよいし、レーザ照射で形成してもよいし、露光及び現像によって形成してもよい。
（支持基材の除去工程）
　次に、図２８に示すように、電子回路チップ６０及び第一封止材１８２から支持基材１００及び仮固定層１０２を除去する。
　上記のようにして、光配線と電気配線を有する半導体パッケージ１２０が製造される。
　なお、本開示の製造方法は、上記に限定されず、第二配線層１４６の第三絶縁層１３６から露出した面に、例えば、はんだボールを設ける工程を含めてもよい。
　次に、その他の実施形態の作用効果について説明する。なお、半導体パッケージ２０及び半導体パッケージ２０の製造方法と同様の構成で得られる作用効果について省略する。
　その他の実施形態では、光回路チップ５０の配線層５６に第一配線層１４２が直に接するため、チップ電極を用いて接続する場合と比べて、部材（材料）を削減することができるため、コストを低減することが可能になる。また、削減できる部材を用いた工程を削減できるため、生産性が向上する。また、光回路チップ５０の配線層５６に第一配線層１４２が直に接するため、チップ電極５４を設ける場合と比べて、半導体パッケージ２０の高さを低くすることができる。
　前述の他の実施形態では、光回路チップ５０と電子回路チップ６０とを第一封止材１８２で封止したあとに、支持基材１００に対する貼り替えを行うが、本開示はこの構成に限定されない。第二封止材８２により十分な強度が確保できれば、支持基材１００に対する貼り替えを行わなくてもよい。この場合には、貼り替えに係る工程を省略することができ、半導体パッケージ１２０の生産性が向上する。
　以上、実施形態を挙げて本開示の実施の形態を説明したが、これらの実施形態は一例であり、要旨を逸脱しない範囲内で種々変更して実施できる。また、本開示の権利範囲がこれらの実施形態に限定されないことは言うまでもない。
　２０　　　半導体パッケージ
　３０　　　光電複合配線層
　３２　　　第一絶縁層
　３２Ａ　　貫通孔
　３４　　　第二絶縁層
　３４Ａ　　貫通孔
　３６　　　第三絶縁層
　３６Ａ　　貫通孔
　４２　　　第一配線層
　４４　　　第一光導波路
　４５　　　第一光結合部（光結合部の一例）
　４６　　　第二配線層
　４８　　　導体
　５０　　　光回路チップ
　５２　　　第二光導波路
　５３　　　第二光結合部
　５４　　　チップ電極
　５６　　　配線層
　６０　　　電子回路チップ
　６２　　　チップ電極
　７０　　　光コネクタ
　８０　　　第一封止材
　８２　　　第二封止材
　１００　　支持基材
　１０２　　仮固定層
　１０４　　シード層
　１２０　　半導体パッケージ
　１３２　　第一絶縁層
　１３２Ａ　貫通孔
　１３４　　第二絶縁層
　１３４Ａ　貫通孔
　１３６　　第三絶縁層
　１３６Ａ　貫通孔
　１４２　　第一配線層
　１４４　　第一光導波路
　１４５　　第一光結合部（光結合部の一例）
　１４６　　第二配線層
　１４８　　導体
　１８２　　第一封止材

Claims (8)

  1. 　第一配線層上に第一絶縁層を形成する工程と、
    　前記第一絶縁層を貫通し、前記第一配線層につながる導体を形成する工程と、
    　前記第一絶縁層上に第一光導波路を構成する第二絶縁層を形成する工程と、
    　前記第二絶縁層上に前記導体につながる第二配線層を形成する工程と、
    　前記第二配線層上に第三絶縁層を形成する工程と、
    　を有する半導体パッケージの製造方法。
  2. 　前記第三絶縁層上に光回路チップを配置する工程を更に有し、
    　前記第一光導波路には、前記光回路チップが備える第二光導波路と光結合するための光結合部が備えられる、請求項１に記載の半導体パッケージの製造方法。
  3. 　前記光回路チップ上に電子回路チップを配置する工程を更に有する、請求項２に記載の半導体パッケージの製造方法。
  4. 　第一配線層上に第一絶縁層を形成する工程と、
    　前記第一絶縁層上に第一光導波路を構成する第二絶縁層を形成する工程と、
    　前記第二絶縁層上に第二配線層を形成し、且つ、前記第一絶縁層及び前記第二絶縁層を貫通し、前記第一配線層と前記第二配線層をつなぐ導体を形成する工程と、
    　前記第二配線層上に第三絶縁層を形成する工程と、
    　を有する半導体パッケージの製造方法。
  5. 　前記第一配線層を前記光回路チップ上に形成する工程を更に有し、
    　前記第一光導波路には、前記光回路チップが備える第二光導波路と光結合するための光結合部が備えられる、請求項４に記載の半導体パッケージの製造方法。
  6. 　前記光回路チップ上に電子回路チップを配置する工程を更に有する、請求項５に記載の半導体パッケージの製造方法。
  7. 　第一配線層を含む第一絶縁層と、
    　第一光導波路を構成し、前記第一絶縁層上に配置される第二絶縁層と、
    　第二配線層を含み前記第二絶縁層上に配置される第三絶縁層と、
    　前記第二絶縁層を貫通し前記第一配線層と前記第二配線層をつなぐ導体と、
    　前記第三絶縁層上に配置され、前記第一光導波路につながる光回路チップと、
    　前記光回路チップ上に配置され、前記第二配線層につながる電子回路チップと、
    　を備える半導体パッケージ。
  8. 　前記第一光導波路は、前記光回路チップが備える第二光導波路に光結合させる光結合部を備える、請求項７に記載の半導体パッケージ。
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