WO2025239751A1 - 방열판 구조 및 전력 반도체 조립체 - Google Patents

방열판 구조 및 전력 반도체 조립체

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WO2025239751A1
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power semiconductor
heat dissipation
dissipation pattern
semiconductor assembly
pattern
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PCT/KR2025/095309
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김덕수
김태룡
김유석
이명호
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LX Semicon Co Ltd
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LX Semicon Co Ltd
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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Definitions

  • the present disclosure relates to a heat sink structure and a power semiconductor assembly.
  • power semiconductor devices are core components that convert, store, distribute, and control the power entering electronic devices, and are widely used in most electronic products.
  • eco-friendly vehicles In line with the recent global trend toward strengthening environmental protection, electric and hydrogen-powered eco-friendly vehicles are gaining widespread attention as alternatives to conventional fossil fuel-powered vehicles. These eco-friendly vehicles utilize numerous power semiconductor components. These eco-friendly vehicles include hybrid electric vehicles (HEVs), plug-in hybrid electric vehicles (PHEVs), electric vehicles (EVs), and fuel cell electric vehicles (PCEVs).
  • HEVs hybrid electric vehicles
  • PHEVs plug-in hybrid electric vehicles
  • EVs electric vehicles
  • PCEVs fuel cell electric vehicles
  • Si power semiconductor devices have been widely used in the past, there is a strong demand for the development of new power semiconductor devices due to their low power, low dielectric breakdown characteristics, and low thermal conductivity.
  • power semiconductor devices based on semiconductor compounds such as SiC, GaN, and Ga2O3, which have energy bandgaps approximately three times greater than conventional Si power semiconductor devices.
  • Power semiconductor devices based on these semiconductor compounds exhibit high power, high dielectric breakdown characteristics, and high thermal conductivity.
  • the inverter includes power semiconductor elements (30, 40) based on semiconductor compounds.
  • a plurality of power semiconductor elements (30, 40) are mounted between a first substrate (10) and a second substrate (20) using a flip-chip bonding method.
  • Each power semiconductor element (30, 40) has a gate electrode (30a, 40a) and a source electrode (30b, 40b) positioned on the same surface.
  • the gate electrode (30a) and the source electrode (30b) of each of some of the power semiconductor elements (30) are electrically connected upwardly to the second substrate (20), and the gate electrode (40a) and the source electrode (40b) of each of other power semiconductor elements (40) are electrically connected downwardly to the second substrate (10).
  • the inverter has a terminal (or lead frame) (50) disposed between a first substrate (10) and a second substrate (20). Since the thickness of the terminal (50) is greater than the thickness of the power semiconductor element (30, 40), the upper or lower portion of the power semiconductor element (30, 40) is spaced apart from the first substrate (10) or the second substrate (20). To compensate for this spacing, a spacer (70, 80) is disposed on the upper or lower portion of the power semiconductor element (30, 40).
  • power semiconductor devices (30, 40) are increasingly required to have higher performance, die sizes are being reduced.
  • the size of gate electrodes (30a, 40a) is being reduced to maximize the active area of power semiconductor devices (30, 40).
  • the bonding process risk is high.
  • defects such as gate open or gate-source short may occur due to misalignment such as die shift.
  • detachment of the power semiconductor element (30, 40) may occur due to insufficient bonding strength, thereby lowering reliability.
  • a plurality of power semiconductor elements (30, 40) are electrically connected to a plurality of circuit patterns provided on each of the first substrate (10) and the second substrate (20).
  • the number of the plurality of power semiconductor elements (30, 40) increases, the number of the plurality of circuit patterns provided on each of the first substrate (10) and the second substrate (20) also increases.
  • the cross-sectional area of each of the plurality of circuit patterns must be large, and the plurality of circuit patterns must be spaced apart from each other enough to ensure insulation between them. Accordingly, there is a problem that the structure of the plurality of circuit patterns becomes very complex and the occupied area for providing the plurality of circuit patterns must increase.
  • the present disclosure is intended to solve the above-mentioned and other problems.
  • Another object of the present disclosure is to provide a heat sink structure and power semiconductor assembly capable of increasing yield.
  • Another object of the present disclosure is to provide a heat sink structure and a power semiconductor assembly capable of preventing bonding failure.
  • Another object of the present disclosure is to provide a heat sink structure and power semiconductor assembly capable of ensuring reliability.
  • Another object of the present disclosure is to provide a heat sink structure and a power semiconductor assembly capable of preventing electrical short circuits.
  • Another object of the present disclosure is to provide a heat sink structure and power semiconductor assembly capable of high voltage testing during a manufacturing process.
  • another object of the present disclosure is to provide a heat sink structure and a power semiconductor assembly that can simplify the structure and reduce the occupied area by reducing the number of heat dissipation patterns.
  • a heat sink structure for having a first power semiconductor assembly and a second power semiconductor assembly may include: a first heat sink pattern having the first power semiconductor assembly; a second heat sink pattern having the second power semiconductor assembly and being arranged parallel to the first heat sink pattern along a first direction; and a third heat sink pattern being arranged on the first power semiconductor assembly and the second power semiconductor assembly and vertically overlapping the first heat sink pattern and the second heat sink pattern.
  • the first heat dissipation pattern may be arranged in a long manner along the first direction so that the first power semiconductor assembly is provided, and the second heat dissipation pattern may be arranged in a long manner along the first direction so that the second power semiconductor assembly is provided.
  • the third heat dissipation pattern may have a size corresponding to the size of the first heat dissipation pattern and the size of the second heat dissipation pattern.
  • the heat sink structure may further include a fourth heat sink pattern vertically overlapping the first heat sink pattern; and a fifth heat sink pattern vertically overlapping the third heat sink pattern.
  • the fourth heat dissipation pattern may be arranged parallel to the third heat dissipation pattern along the first direction, and the fifth heat dissipation pattern may be arranged parallel to the second heat dissipation pattern along the first direction.
  • the fourth heat dissipation pattern may include a plurality of first extended heat dissipation patterns extending in the second direction and vertically overlapping the first power semiconductor assembly
  • the fifth heat dissipation pattern may include a plurality of second extended heat dissipation patterns extending in the second direction and vertically overlapping the second power semiconductor assembly.
  • a power semiconductor module comprises: a first substrate including a first heat dissipation pattern and a second heat dissipation pattern; a first power semiconductor assembly provided on the first heat dissipation pattern; a second power semiconductor assembly provided on the second heat dissipation pattern; and a second substrate including a third heat dissipation pattern and disposed on the first power semiconductor assembly and the second power semiconductor assembly; wherein the third heat dissipation pattern can vertically overlap the first heat dissipation pattern and the second heat dissipation pattern.
  • the first heat dissipation pattern may be arranged in a long manner along the first direction so that the first power semiconductor assembly is provided, and the second heat dissipation pattern may be arranged in a long manner along the first direction so that the second power semiconductor assembly is provided.
  • the second substrate may further include a fourth heat dissipation pattern that vertically overlaps the first heat dissipation pattern, and the first substrate may further include a fifth heat dissipation pattern that vertically overlaps the third heat dissipation pattern.
  • the fourth heat dissipation pattern may be arranged parallel to the third heat dissipation pattern along the first direction, and the fifth heat dissipation pattern may be arranged parallel to the second heat dissipation pattern along the first direction.
  • the first power semiconductor assembly and the second power semiconductor assembly may each include a common drain pad; a plurality of power semiconductor elements disposed on the common drain pad; a common gate pad disposed on the plurality of power semiconductor elements; and a plurality of source pads disposed on the plurality of power semiconductor elements.
  • a plurality of drain electrodes of the plurality of power semiconductor devices may be commonly connected to the common drain pad, a plurality of common gate electrodes of the plurality of power semiconductor devices may be commonly connected to the common gate pad, and a plurality of source electrodes of the plurality of power semiconductor devices may be connected to the plurality of source pads.
  • the common gate pad, the common gate pad, and the plurality of source pads of the first power semiconductor assembly may be electrically connected to the first heat dissipation pattern, the fourth heat dissipation pattern, and the third heat dissipation pattern, respectively, and the common gate pad, the common gate pad, and the plurality of source pads of the second power semiconductor assembly may be electrically connected to the third heat dissipation pattern, the fifth heat dissipation pattern, and the second heat dissipation pattern, respectively.
  • the power semiconductor module may further include a first terminal electrically connected to the first heat dissipation panel; and a second terminal electrically connected to the second heat dissipation pattern.
  • the first substrate may have a first step structure and a second step structure, and the second substrate may have a third step structure and a fourth step structure.
  • the first terminal may be disposed between the first step structure of the first substrate and the third step structure of the second substrate, and the second terminal may be disposed between the second step structure of the first substrate and the fourth step structure of the second substrate.
  • FIG. 1a is a drawing showing a plurality of power semiconductor elements mounted on a first substrate
  • FIG. 1b is a drawing showing a second substrate bonded to the first substrate shown in FIG. 1a.
  • Figure 2 is a circuit diagram illustrating an inverter according to the present disclosure.
  • FIG. 3 is an exploded perspective view illustrating a power semiconductor module according to the first aspect of the present disclosure.
  • FIG. 4a is a plan view illustrating a first power semiconductor assembly according to the first aspect of the present disclosure.
  • Fig. 4b is a cross-sectional view of the first power semiconductor assembly of Fig. 4a taken along line A-A'.
  • FIG. 5a is a plan view illustrating a first power semiconductor assembly according to the second aspect of the present disclosure.
  • Fig. 5b is a cross-sectional view of the first power semiconductor assembly of Fig. 5a taken along line B-B'.
  • Fig. 5c is a plan view as an example of a modification of the first power semiconductor assembly illustrated in Fig. 5a.
  • FIG. 5d is a plan view as another example of a modification of the first power semiconductor assembly illustrated in FIG. 5a.
  • FIG. 6a is a plan view illustrating a first power semiconductor assembly according to a third aspect of the present disclosure.
  • Fig. 6b is a cross-sectional view of the first power semiconductor module of Fig. 6a taken along line C-C'.
  • FIGS. 7A to 7F are manufacturing process diagrams of a power semiconductor assembly according to the present disclosure.
  • FIG. 8 is a cross-sectional view illustrating a power semiconductor module according to the second aspect of the present disclosure.
  • FIG. 9 is a cross-sectional view illustrating a power semiconductor module according to a third aspect of the present disclosure.
  • Figure 2 is a circuit diagram illustrating an inverter according to the present disclosure.
  • the inverter (1000) can be applied to applications such as three-phase motors or compressors.
  • the inverter (1000) can output three-phase power.
  • the inverter (1000) can be a power conversion device or can be included in a power conversion device.
  • the inverter (1000) can include a switching circuit.
  • the power conversion device can also be referred to as a power semiconductor device.
  • An inverter (1000) according to the present disclosure can convert DC power into AC power and supply the converted AC power to a load (1200) to drive the load (1200).
  • a converter may be connected to the input side of the inverter (1000) according to the present disclosure to convert AC power into DC power.
  • the DC power converted by the converter can be converted into AC power by the inverter (1000) and then used to drive the load (1200).
  • the load (1200) may be a motor or an electric motor, but is not limited thereto.
  • the inverter (1000) according to the present disclosure may include a three-phase inverter, but is not limited thereto. In this case, a phase difference of 120 degrees may be present between the first phase, the second phase, and the third phase.
  • the inverter (1000) according to the present disclosure may include a plurality of legs (100A, 100B, 100C).
  • the first leg (100A), the second leg (100B), and the third leg (100C) may be connected in parallel to a load (1200), i.e., a motor, through a first node (N1), a second node (N2), and a third node (N3), respectively.
  • the first leg (100A) may include a first arm (100a) and a second arm (100b) that are connected in series to each other
  • the second leg (100B) may include a third arm (100c) and a fourth arm (100d) that are connected in series to each other
  • the third leg (100C) may include a fifth arm (100e) and a sixth arm (100f) that are connected in series to each other.
  • the first arm (100a), the third arm (100c), and the fifth arm (100e) may be referred to as upper arms
  • the second arm (100b), the fourth arm (100d), and the sixth arm (100f) may be referred to as lower arms.
  • Each of the first arm (100a) to the sixth arm (100f) may be referred to as a switching module, a submodule, or the like.
  • the first arm (100a) to the sixth arm (100f) may each include switching elements (Q1 to Q6) and diodes (100a-2 to 100f-2).
  • the switching elements (Q1 to Q6) and the diodes (100a-2 to 100f-2) may be formed simultaneously using the same semiconductor process.
  • the switching elements (Q1 to Q6) may include power semiconductor elements.
  • the switching elements (Q1 to Q6) of each of the first arm (100a) to the sixth arm (100f) can be controlled to be turned on/off.
  • the fourth switching element (Q4) of the fourth arm (100d) of the second leg (100B) and/or the sixth switching element (Q6) of the sixth arm (100f) of the third leg (100C) may be in the ON state. Accordingly, DC power may be supplied to the first phase inductor of the motor.
  • the sixth switching element (Q6) of the sixth arm (100f) of the third leg (100C) and/or the second switching element (Q2) of the second arm (100b) of the first leg (100A) may be turned on. Accordingly, DC power may be supplied to the second phase inductor of the motor.
  • the second phase may be 120 degrees behind the first phase.
  • the fifth switching element (Q5) of the fifth arm (100e) of the third leg (100C) when the fifth switching element (Q5) of the fifth arm (100e) of the third leg (100C) is turned on, the second switching element (Q2) of the second arm (100b) of the first leg (100A) and/or the fourth switching element (Q4) of the fourth arm (100d) of the second leg (100B) may be turned on. Accordingly, DC power may be supplied to the third phase inductor of the motor.
  • the third phase may be 120 degrees behind the second phase.
  • AC power can be generated by the DC power supplied to each of the first phase inductor, the second phase inductor, and the third inductor.
  • the switching elements (Q1 to Q6) of each of the first arm (100a) to the sixth arm (100f), i.e., the power semiconductor elements, may be provided in multiple numbers, each connected in series with each other.
  • each of the first switching elements (Q1) to the sixth switching elements (Q6) may be provided in a plurality of units that are connected in parallel with each other. That is, each of the first switching elements (Q1) to the sixth switching elements (Q6) may include a power semiconductor assembly including a plurality of power semiconductor elements connected in parallel with each other.
  • each of the first arm (100a) to the sixth arm (100f), i.e., each of the first switching elements (Q1) to the sixth switching elements (Q6), may include a plurality of power semiconductor assemblies, and the plurality of power semiconductor assemblies may include a plurality of power semiconductor elements connected in parallel with each other.
  • each power semiconductor assembly may be referred to as an SSM (Scalable Sub-Module).
  • VDC is the input voltage, which can be, for example, DC voltage.
  • CDC is a capacitor that can charge the input voltage (VDC).
  • power semiconductor devices are typically called “dies” when manufactured on wafers, and “chips” after being separated by cutting the wafer.
  • dies and chips will be collectively referred to as “power semiconductor devices.”
  • Fig. 3 is an exploded perspective view illustrating a power semiconductor module according to the first aspect of the present disclosure.
  • Fig. 4a is a plan view illustrating a first power semiconductor assembly according to the first aspect of the present disclosure.
  • Fig. 4b is a cross-sectional view of the first power semiconductor assembly of Fig. 4a taken along line A-A'.
  • a power semiconductor module (100) may include a first heat dissipation pattern (110), a second heat dissipation pattern (120), a third heat dissipation pattern (130), a first power semiconductor assembly (170-1, 170-2), a second power semiconductor assembly (180-1, 180-2), etc.
  • the first heat dissipation pattern (110) and the second heat dissipation pattern (120) may each include power wiring for supplying high current and/or high voltage
  • the third heat dissipation pattern (130) may include output wiring for outputting an output voltage.
  • the high voltage may be referred to as a power voltage or an input voltage.
  • a high current of 880 A or more or an input voltage of 1,200 V or more may be supplied through the first heat dissipation pattern (110) and the second heat dissipation pattern (120).
  • the third heat dissipation pattern (130) may allow a high current to flow or a high voltage to be output as an output voltage.
  • the first heat dissipation pattern (110), the second heat dissipation pattern (120), and the third heat dissipation pattern (130) must have large cross-sectional areas and be sufficiently spaced apart from each other.
  • the first heat dissipation pattern (110) and the second heat dissipation pattern (120) may be arranged in parallel along the first direction (X).
  • the first heat dissipation pattern (110) and the second heat dissipation pattern (120) may each have a plate shape.
  • the first heat dissipation pattern (110) and the second heat dissipation pattern (120) may be arranged lengthwise along the first direction (X).
  • the first heat dissipation pattern (110) and the second heat dissipation pattern (120) may be arranged to be spaced apart from each other along the second direction (Y).
  • the third heat dissipation pattern (130) may be arranged on the first heat dissipation pattern (110) and the second heat dissipation pattern (120).
  • the third heat dissipation pattern (130) may have a plate shape.
  • the third heat dissipation pattern (130) may vertically overlap the first heat dissipation pattern (110) and the second heat dissipation pattern (120).
  • the third heat dissipation pattern (130) may have a size corresponding to the size of the first heat dissipation pattern (110) and the size of the second heat dissipation pattern (120).
  • the first heat dissipation pattern (110), the second heat dissipation pattern (120), and/or the third heat dissipation pattern (130) may be formed of a metal having excellent electrical conductivity.
  • the first heat dissipation pattern (110), the second heat dissipation pattern (120), and/or the third heat dissipation pattern (130) may be formed of a metal having excellent heat dissipation properties.
  • the first heat dissipation pattern (110), the second heat dissipation pattern (120), and/or the third heat dissipation pattern (130) may have a single-layer structure or a multi-layer structure made of copper (Cu), gold (Au), aluminum (Al), platinum (Pt), or the like, respectively.
  • the first power semiconductor assembly (170-1, 170-2) may be disposed between the first heat dissipation pattern (110) and the third heat dissipation pattern (130).
  • the first power semiconductor assembly (170-1, 170-2) may be disposed along the first direction (X) between the first heat dissipation pattern (110) and the third heat dissipation pattern (130).
  • the first power semiconductor assemblies (170-1, 170-2) may be connected in parallel to each other.
  • Each of the first power semiconductor assemblies (170-1, 170-2) may include a plurality of first power semiconductor elements (172-1 to 172-4).
  • the number of the first power semiconductor elements (172-1 to 172-4) is four, but fewer or more first power semiconductor elements (172-1 to 172-4) may be provided.
  • the first power semiconductor assemblies (170-1, 170-2) may be packaged using two power semiconductor elements, six power semiconductor elements, eight power semiconductor elements, etc.
  • the plurality of first power semiconductor elements (172-1, 172-2) may include a plurality of first semiconductor layers (310, 350), a plurality of first drain electrodes (320, 360), a plurality of first gate electrodes (330, 370), a plurality of first source electrodes (340, 380), a plurality of first gate contacts (341, 381), a plurality of first source contacts (342, 383), an insulating layer (343, 383), etc.
  • the first semiconductor layer (310, 350) can be formed using a semiconductor process on a substrate made of a semiconductor compound such as SiC, GaN, or Ga2O3.
  • the first drain electrode (320, 360) may be disposed on the lower side of the first semiconductor layer (310, 350), and the first gate electrode (330, 370) and the first source electrode (340, 380) may be disposed on the upper side of the first semiconductor layer (310, 350). Since the first gate electrode (330, 370) and the first source electrode (340, 380) are disposed on the same surface of the first semiconductor layer (310, 350), the first gate electrode (330, 370) and the first source electrode (340, 380) may be positioned spaced apart from each other so that a short circuit does not occur between them. Since the first gate electrode (330, 370) and the first source electrode (340, 380) are arranged on the same surface of the first semiconductor layer (310, 350), the plurality of first power semiconductor elements (172-1, 172-2) can have a flip-chip structure.
  • the insulating layer (343, 383) is disposed on the first gate electrode (330, 370) and the first source electrode (340, 380), so as to prevent the first gate electrode (330, 370) and the first source electrode (340, 380) from being contaminated by foreign substances or from being electrically short-circuited.
  • the insulating layer (343, 383) is disposed between the first gate electrode (330, 370) and the first source electrode (340, 380), so as to prevent an electrical short-circuit between the first gate electrode (330, 370) and the first source electrode (340, 380).
  • the first power semiconductor assembly (170-1) may be provided with a first common drain pad (171) commonly connected to a plurality of first drain electrodes (320, 360) of a plurality of first power semiconductor elements (172-1 to 172-4) on the lower side, and may be provided with a plurality of first source pads (174-1, 174-2) each connected to a plurality of first source electrodes (340, 380) of a plurality of first power semiconductor elements (172-1 to 172-4) on the upper side.
  • the first common drain pad (171) of the first power semiconductor assembly (170-1) may be commonly connected to the first heat dissipation pattern (110) facing the first heat dissipation pattern (110).
  • a plurality of first source pads (174-1, 174-2) of the first power semiconductor assembly (170-1) can be commonly connected to the third heat dissipation pattern (130).
  • the first power semiconductor assemblies (170-1, 170-2) can be arranged on the first heat dissipation pattern (110) along the first direction (X).
  • the number of the first power semiconductor assemblies (170-1, 170-2) is two, but more first power semiconductor assemblies (170-1, 170-2) can be provided.
  • the second power semiconductor assembly (180-1, 180-2) may be disposed between the second heat dissipation pattern (120) and the third heat dissipation pattern (130).
  • the second power semiconductor assembly (180-1, 180-2) may be disposed along the first direction (X) between the second heat dissipation pattern (120) and the third heat dissipation pattern (130).
  • the second power semiconductor assembly (180-1, 180-2) may be connected in parallel to each other.
  • the second power semiconductor assemblies (180-1, 180-2) may each include a plurality of second power semiconductor elements (182-1 to 182-4).
  • the number of second power semiconductor elements (182-1 to 182-4) is four, but more second power semiconductor elements (182-1 to 182-4) may be provided.
  • the second power semiconductor assemblies (180-1, 180-2) may be packaged using two power semiconductor elements, six power semiconductor elements, eight power semiconductor elements, etc.
  • the second power semiconductor assemblies (180-1, 180-2) may be provided with a second common drain pad (181) commonly connected to a plurality of second drain electrodes of a plurality of second power semiconductor elements (182-1 to 182-4) on the upper side, respectively, and may be provided with a plurality of second source pads (184-1, 184-2) each connected to a plurality of second source electrodes of a plurality of second power semiconductor elements (182-1 to 182-4) on the lower side, respectively.
  • the plurality of second common drain pads (181) of the second power semiconductor assemblies (180-1, 180-2) may be commonly connected to the third heat dissipation pattern (130) facing the third heat dissipation pattern (130).
  • a plurality of second source pads (184-1, 184-2) of the second power semiconductor assembly (180-1, 180-2) can be commonly connected to the second heat dissipation pattern (120).
  • the second power semiconductor assemblies (180-1, 180-2) may be arranged on the second heat dissipation pattern (120) along the first direction (X).
  • the number of second power semiconductor assemblies (180-1, 180-2) is two, but more second power semiconductor assemblies (180-1, 180-2) may be provided.
  • the first power semiconductor assembly (170-1, 170-2) and the second power semiconductor assembly (180-1, 180-2) may be connected in series with each other via the third heat dissipation pattern (130).
  • a plurality of first source pads (174-1 to 174-4) of the first power semiconductor assembly (170-1, 170-2) and a plurality of second common drain pads (181) of the second power semiconductor assembly (180-1, 180-2) may be commonly connected to the third heat dissipation pattern (130).
  • the third heat dissipation pattern (130) may be used as a node (N1, N2 or N3 of FIG. 2) for outputting an output voltage.
  • the first switching element (Q1) or the first arm (100a) may be configured by the first power semiconductor assembly (170-1, 170-2)
  • the second switching element (Q2) or the second arm (100b) may be configured by the second power semiconductor assembly (180-1, 180-2).
  • a third switching element (Q3) or a first arm (100c) may be formed by a first power semiconductor assembly (170-1, 170-2)
  • a fourth switching element (Q4) or a fourth arm (100d) may be formed by a second power semiconductor assembly (180-1, 180-2).
  • a fifth switching element (Q5) or a fifth arm (100e) may be formed by a first power semiconductor assembly (170-1, 170-2), and a sixth switching element (Q6) or a second arm (100f) may be formed by a second power semiconductor assembly (180-1, 180-2).
  • the first common drain pad (171) and the second common drain pad (181) may be called a metal layer, a heat dissipation layer, a support layer, a support portion, a support member, etc.
  • the first common drain pad (171) and the second common drain pad (181) may be manufactured using a lead frame.
  • the lead frame may have a three-layer structure of copper (Cu)/molybdenum (Mo)/copper (Cu), but is not limited thereto.
  • the first common drain pad (171) and the second common drain pad (181) may each be provided using a spacer.
  • the spacer may be formed of copper (Cu).
  • the first common drain pad (171) and the second common drain pad (181) may each be provided using a substrate.
  • the power semiconductor module (100) may include a fourth heat dissipation pattern (140), a fifth heat dissipation pattern (150), etc.
  • a heat dissipation plate structure for providing a first power semiconductor assembly (170-1, 170-2) and a second power semiconductor assembly (180-1, 180-2) may be configured by the first heat dissipation pattern (100) to the fifth heat dissipation pattern (150).
  • the fourth heat dissipation pattern (140) and the fifth heat dissipation pattern (150) may include soft wiring that supplies a voltage lower than the high voltage supplied to the first heat dissipation pattern (110), the second heat dissipation pattern (120), and the third heat dissipation pattern (130), respectively.
  • the fourth heat dissipation pattern (140) may supply a first gate signal that controls on/off of a plurality of first power semiconductor elements (172-1 to 172-4) of the first power semiconductor assembly (170-1, 170-2).
  • the fifth heat dissipation pattern (150) may supply a second gate signal that controls on/off of a plurality of second power semiconductor elements (182-1 to 182-4) of the second power semiconductor assembly (180-1, 180-2).
  • the gate signal may be referred to as a switching signal, a control signal, a switching control signal, etc.
  • the fourth heat dissipation pattern (140) may be vertically overlapped with the first heat dissipation pattern (110) and arranged parallel to the third heat dissipation pattern (130) along the first direction (X).
  • the fourth heat dissipation pattern (140) may be arranged parallel to the third heat dissipation pattern (130) along the first direction (X).
  • the fourth heat dissipation pattern (140) may be electrically connected to the first power semiconductor assembly (170-1, 170-2).
  • the first power semiconductor assembly (170-1) may be provided with a first common gate pad (173) commonly connected to a plurality of first gate electrodes (330, 370) of a plurality of first power semiconductor elements (172-1 to 172-4) on the upper side.
  • the first common gate pad (173) may be connected to the first gate contacts (341, 381).
  • the first common gate pad (173) may be positioned at the center of the upper side of the first power semiconductor assembly (170-1). To this end, a plurality of first gate electrodes (330, 370) of a plurality of first power semiconductor elements (172-1 to 172-4) may be arranged adjacent to the center of the upper side of the first power semiconductor assembly (170-1). The first common gate pad (173) may vertically overlap the plurality of first gate electrodes (330, 370) arranged adjacent to the center of the upper side of the first power semiconductor assembly (170-1) and may be in contact with the upper surfaces of the plurality of first gate electrodes (330, 370).
  • a plurality of first source pads may surround a first common gate pad (173).
  • a plurality of first common gate pads (173) of the first power semiconductor assemblies (170-1, 170-2) may be commonly connected to a fourth heat dissipation pattern (140).
  • a first gate signal supplied from the fourth heat dissipation pattern (140) may be supplied to a plurality of first power semiconductor elements (172-1 to 172-4) through the plurality of first common gate pads (173) of the first power semiconductor assemblies (170-1, 170-2), so that the plurality of first power semiconductor elements (172-1 to 172-4) may be turned on/off.
  • the fifth heat dissipation pattern (150) may be vertically overlapped with the third heat dissipation pattern (130) and may be arranged parallel to the second heat dissipation pattern (120) along the first direction (X).
  • the first heat dissipation pattern (110), the second heat dissipation pattern (120), and the fifth heat dissipation pattern (150) may be arranged parallel to each other along the first direction (X), and the second heat dissipation pattern (120) may be arranged between the first heat dissipation pattern (110) and the fifth heat dissipation pattern (150).
  • the fifth heat dissipation pattern (150) may be electrically connected to the second power semiconductor assemblies (180-1, 180-2).
  • the second power semiconductor assemblies (180-1, 180-2) may each be provided with a second common gate pad (183) commonly connected to a plurality of second gate electrodes of a plurality of second power semiconductor elements (182-1 to 182-4) on the lower side thereof.
  • the second common gate pad (183) may be connected to the second gate contact.
  • the second common gate pad (183) may be positioned at the center of the upper side of the second power semiconductor assembly (180-1, 180-2). To this end, a plurality of second gate electrodes of a plurality of second power semiconductor elements (182-1 to 182-4) may be arranged adjacent to the center of the upper side of the second power semiconductor assembly (180-1, 180-2). The second common gate pad (183) may vertically overlap the plurality of second gate electrodes arranged adjacent to the center of the upper side of the second power semiconductor assembly (180-1, 180-2) and may be in contact with the upper surfaces of the plurality of second gate electrodes.
  • a plurality of second source pads (184-1 to 184-4) may surround a second common gate pad (183).
  • a plurality of second common gate pads (183) of the second power semiconductor assemblies (180-1, 180-2) may be commonly connected to a fifth heat dissipation pattern (150).
  • a second gate signal supplied from the fifth heat dissipation pattern (150) may be supplied to a plurality of second power semiconductor elements (182-1 to 182-4) through a plurality of second common gate pads (183) of the second power semiconductor assemblies (180-1, 180-2), so that the plurality of second power semiconductor elements (182-1 to 182-4) may be turned on/off.
  • the fourth heat dissipation pattern (140) may include a plurality of first extension heat dissipation patterns (141) extending in the second direction (Y) between the plurality of first source pads (174-1 to 174-4) of each of the first power semiconductor assemblies (170-1, 170-2).
  • the first extension heat dissipation patterns (141) may extend in the second direction (Y) between the plurality of first source pads (174-1 to 174-4) and may be electrically extended to the first common gate pad (173).
  • the first extension heat dissipation patterns (141) may vertically overlap the first common gate pad (173) and may contact the upper surface of the first common gate pad (173).
  • the fifth heat dissipation pattern (150) may include a plurality of second extended heat dissipation patterns (151) extending in the second direction (Y) between the plurality of second source pads (184-1 to 184-4) of each of the second power semiconductor assemblies (180-1, 180-2).
  • the second extended heat dissipation patterns (151) may extend in the second direction (Y) between the plurality of second source pads (184-1 to 184-4) and may be electrically extended to the second common gate pad (183).
  • the second extended heat dissipation patterns (151) may vertically overlap the second common gate pad (183) and may contact an upper surface of the second common gate pad (183).
  • the plurality of first extended heat dissipation patterns (141) and the plurality of second extended heat dissipation patterns (151) may be formed to extend in opposite directions.
  • the plurality of first extended heat dissipation patterns (141) may extend toward the plurality of first common gate pads (173) of the first power semiconductor assembly (170-1, 170-2) along the second negative (-) direction (Y)
  • the plurality of second extended heat dissipation patterns (151) may extend toward the plurality of second common gate pads (183) of the second power semiconductor assembly (180-1, 180-2) along the second positive (+) direction (Y).
  • the power semiconductor module (100) may include a first terminal (161), a second terminal (162), a third terminal (163), a fourth terminal (164), a fifth terminal (165), etc.
  • the first terminal (161) may be vertically overlapped with an end of the first heat dissipation pattern (110) and electrically connected to the upper side of the first heat dissipation pattern (110).
  • the first terminal (161) may be an input terminal that supplies an input voltage (or power voltage) from the outside to a plurality of first drain electrodes (320, 360 in FIG. 4b) of a plurality of first power semiconductor elements (172-1 to 172-4) of the first power semiconductor assembly (170-1, 170-2).
  • the second terminal (162) may be vertically overlapped with the end of the second heat dissipation pattern (120) and electrically connected to the upper side of the second heat dissipation pattern (120).
  • the second terminal (162) may be an input terminal that supplies an input voltage (or power voltage) from the outside to a plurality of second source electrodes of a plurality of second power semiconductor elements (182-1 to 182-4) of the second power semiconductor assembly (180-1, 180-2).
  • the third terminal (163) may be vertically overlapped with the end of the third heat dissipation pattern (130) and electrically connected to the upper side of the third heat dissipation pattern (130).
  • a plurality of first source pads (174-1 to 174-4) of the first power semiconductor assembly (170-1, 170-2) and a plurality of second common drain pads (181) of the second power semiconductor assembly (180-1, 180-2) may be commonly connected to the third heat dissipation pattern (130).
  • a plurality of first source pads (174-1 to 174-4) of the first power semiconductor assembly (170-1, 170-2) and a plurality of second common drain pads (181) of the second power semiconductor assembly (180-1, 180-2) may be commonly connected to a third terminal (163) through a third heat dissipation pattern (130).
  • the third terminal (163) may be an output terminal that outputs an output voltage to the outside.
  • the drawing shows the second terminal (162) as being positioned between the first terminal (161) and the third terminal (163)
  • the third terminal (163) may also be positioned between the first terminal (161) and the second terminal (162).
  • the third terminal (163) may also be positioned on the opposite side, i.e., the other side, of the second heat dissipation pattern (120) to which the second terminal (162) is connected.
  • the fourth terminal (164) may be vertically overlapped with an end of the fourth heat dissipation pattern (140) and electrically connected to the lower side of the fourth heat dissipation pattern (140).
  • the fourth terminal (164) may be a control terminal that supplies a first gate signal from the outside to a plurality of first gate electrodes (330, 370 in FIG. 4B) of a plurality of first power semiconductor elements (172-1 to 172-4) of the first power semiconductor assembly (170-1, 170-2).
  • the fifth terminal (165) may be vertically overlapped with the end of the fifth heat dissipation pattern (150) and electrically connected to the upper side of the fifth heat dissipation pattern (150).
  • the fifth terminal (165) may be a control terminal that supplies a second gate signal from the outside to a plurality of second gate electrodes of a plurality of second power semiconductor elements (182-1 to 182-4) of the second power semiconductor assembly (180-1, 180-2).
  • the fourth terminal (164) is positioned on the opposite side of one side of the first heat dissipation pattern (110) to which the first terminal (161) is connected, i.e., on the other side, and the fifth terminal (165) is positioned on the other side of the second heat dissipation pattern (120) to which the second terminal (162) is connected.
  • the fourth terminal (164) may be positioned on one side of the first heat dissipation pattern (110) or the fifth terminal (165) may be positioned on one side of the second heat dissipation pattern (120).
  • the number of heat dissipation patterns can be minimized, thereby simplifying the structure and reducing the area occupied by the heat dissipation patterns.
  • a power semiconductor assembly may include a common gate pad commonly connected to a plurality of gate electrodes of a plurality of power semiconductor devices. Accordingly, the size of the common gate pad can be increased, thereby preventing bonding or detachment defects and improving yield.
  • a power semiconductor assembly may include a common drain pad commonly connected to a plurality of drain electrodes of a plurality of power semiconductor devices.
  • the common drain pad may have a size corresponding to the size of each of the plurality of power semiconductor devices. Accordingly, the size of the common drain pad is increased, thereby obtaining not only excellent electrode characteristics but also excellent heat dissipation characteristics.
  • a power semiconductor assembly including a desired number of power semiconductor devices can be more easily obtained through a power semiconductor assembly in which a plurality of power semiconductor devices are packaged, thereby maximizing the degree of freedom in manufacturing the power semiconductor assembly.
  • a molding layer (175) can be arranged to surround a plurality of first power semiconductor elements (172-1 to 172-4) on the first common drain pad (171).
  • the plurality of first power semiconductor elements (172-1 to 172-4) may not be exposed to the outside by the molding layer (175).
  • the molding layer (175) may be formed of a resin material with excellent insulating performance.
  • the molding layer (175) may be formed of an EMC (Epoxy Molding Compound) molding material, but is not limited thereto.
  • the EMC molding material may be a sealing material that protects the plurality of first power semiconductor elements (172-1 to 172-4) from heat, moisture, impact, insulation breakdown, etc.
  • the power semiconductor elements previously used to implement power semiconductor modules did not have a molding layer (175) arranged around them. Therefore, sparks were generated during a high-voltage test of 1,200 V or higher on the power semiconductor elements, making the high-voltage test impossible. Therefore, when a power semiconductor module is implemented using power semiconductor elements that have not been subjected to high-voltage testing, there is always a potential risk of damage due to poor internal pressure or rating of the power semiconductor elements, which lowers product reliability.
  • a power semiconductor module (100) according to the first aspect of the present disclosure can be implemented using a plurality of power semiconductor assemblies that have undergone a complete test.
  • a power semiconductor module (100) according to the first aspect of the present disclosure when manufacturing a power semiconductor module (100) according to the first aspect of the present disclosure by using a plurality of power semiconductor assemblies in which a plurality of first power semiconductor elements (172-1 to 172-4) are surrounded by a molding layer (175), the plurality of first power semiconductor elements (172-1 to 172-4) are not exposed to the outside, so that an electrical short due to foreign matter or dust is prevented, and thus the yield can be increased.
  • a plurality of first gate contacts (341, 381) may be electrically connected to a plurality of first gate electrodes (330, 370) by penetrating the insulating layer (343, 383), and a plurality of first source contacts (342, 383) may be electrically connected to a plurality of first source electrodes (340, 380) by penetrating the insulating layer (343, 383).
  • the first gate contacts (341, 381) and the plurality of first source contacts (342, 383) may be electrically connected to a plurality of first gate electrodes (330, 370) and a plurality of first source electrodes (340, 380), respectively, by penetrating the insulating layer (343, 383).
  • the first common gate pad (173) is commonly connected to a plurality of first gate contacts (341, 381), and the plurality of first source pads (174-1 to 174-4) can be electrically connected to a plurality of first source contacts (342, 383), respectively.
  • the insulating layer (178) protects the plurality of first power semiconductor elements (172-1, 172-2) from heat, moisture, etc., and thus may be called a passivation layer.
  • the insulating layer (178) may be formed of an inorganic insulating material, but is not limited thereto.
  • the structure of the second power semiconductor assembly (180-1, 180-2) is the same as the structure of the first power semiconductor assembly (170-1, 170-2) shown in FIGS. 4a and 4b, and thus can be easily understood from the structure of the first power semiconductor assembly (170-1, 170-2) shown in FIGS. 4a and 4b.
  • FIG. 5a is a plan view illustrating a first power semiconductor assembly according to a second aspect of the present disclosure.
  • FIG. 5b is a cross-sectional view of the first power semiconductor assembly of FIG. 5a taken along line B-B'.
  • the second aspect of the present disclosure may be similar to the first aspect of the present disclosure (FIGS. 4A and 4B) except for the shape of the first common gate pad (173).
  • Components having the same shape, structure, and/or function as those of the first aspect of the present disclosure (FIGS. 4A and 4B) in the second aspect of the present disclosure are given the same drawing reference numerals, and detailed descriptions are omitted.
  • the first power semiconductor assembly (170-1) may include a first common gate pad (173), a plurality of first power semiconductor elements (172-1 to 172-4), a first common gate pad (173), a plurality of first source pads (174-1 to 174-4), etc.
  • the first common gate pad (173) may be arranged lengthwise along the second direction (Y) between adjacent source pads.
  • the first common gate pad (173) may have a bar shape.
  • the first common gate pad (173) may be arranged so as to be offset toward one side of the first power semiconductor assembly (170-1), thereby being easily connected to the first extended heat dissipation pattern (141) of the fourth heat dissipation pattern (140 in FIG. 3).
  • a plurality of extension pads (173-1 to 173-4) can be branched from the first common gate pad (173).
  • the first extension pad (173-1) and the second extension pad (173-2) may be positioned on one side of the first common gate pad (173), and the third extension pad (173-3) and the fourth extension pad (173-4) may be positioned on the other side of the first common gate pad (173).
  • the first extension pad (173-1) and the second extension pad (173-2) may extend away from each other from the first common gate pad (173) along the first direction (X).
  • An end of the first extension pad (173-1) may vertically overlap with the first-first gate electrode of the first-first power semiconductor element and may be electrically connected to an upper surface of the first-first gate electrode.
  • An end of the second extension pad (173-2) may vertically overlap with the first-second gate electrode of the first-second power semiconductor element and may be electrically connected to an upper surface of the first-second gate electrode.
  • the third extension pad (173-3) and the fourth extension pad (173-4) may extend away from each other from the first common gate pad (173) along the first direction (X).
  • An end of the third extension pad (173-3) may vertically overlap with the first-3 gate electrode of the first-3 power semiconductor element and may be electrically connected to an upper surface of the first-3 gate electrode.
  • An end of the fourth extension pad (173-4) may vertically overlap with the first-4 gate electrode of the first-4 power semiconductor element and may be electrically connected to an upper surface of the first-4 gate electrode.
  • the fourth heat dissipation pattern (140) can be electrically connected to the first extended heat dissipation pattern (141) that extends in the second direction (Y) on one side and vertically overlaps the first common gate pad (173).
  • the fifth heat dissipation pattern (150) can be electrically connected to a second extended heat dissipation pattern (151) having one side extending in the second direction (Y) and vertically overlapping the second common gate pad (183).
  • the structure of the second power semiconductor assembly (180-1, 180-2) is the same as the structure of the first power semiconductor assembly (170-1) shown in FIGS. 5A and 5B, and thus can be easily understood from the structure of the first power semiconductor assembly (170-1) shown in FIGS. 5A and 5B.
  • FIG. 6a is a plan view illustrating a first power semiconductor assembly according to a third aspect of the present disclosure.
  • FIG. 6b is a cross-sectional view of the first power semiconductor module of FIG. 6a taken along line C-C'.
  • the third aspect of the present disclosure may be similar to the second aspect of the present disclosure (FIGS. 5A and 5B) except for the insulating layer (179), the first extended common gate pad (176), and the first common source pad (177).
  • components having the same shape, structure, and/or function as those in the second aspect of the present disclosure are given the same drawing reference numerals, and a detailed description thereof is omitted.
  • FIG. 5c is a plan view as an example of a modification of the first power semiconductor assembly illustrated in FIG. 5a.
  • the first power semiconductor assembly (170-1') illustrated in FIG. 5c may be identical to the first power semiconductor assembly (170-1) illustrated in FIG. 5a except for the first common gate pad (173) and the connection portion (187).
  • the first common gate pad (173) may be arranged to be biased toward one side of the first power semiconductor assembly (170-1).
  • the first common gate pad (173) may be arranged in the central region of the first power semiconductor assembly (170-1') without being biased toward one side.
  • the distance between one end of the first common gate pad (173) and one end of the first power semiconductor assembly (170-1') may be the same as the distance between the other end of the first common gate pad (173) and the other end of the first power semiconductor assembly (170-1').
  • the plurality of extension pads (173-1 to 173-4) of the first common gate pad (173) extend from both ends thereof to the center of each of the plurality of first source pads (174-1 to 174-4) of the plurality of first power semiconductor elements (172-1 to 172-4), and can be electrically connected to the plurality of first gate electrodes of the plurality of first power semiconductor elements constituting the first power semiconductor assembly (170-1').
  • the connecting portion (187) can electrically connect the first common gate pad (173) to the fourth heat dissipation pattern (140).
  • the connecting portion (187) can be electrically connected to the central region of the first common gate pad (173).
  • the connecting portion (187) can extend from the central region of the first common gate pad (173) through adjacent power semiconductor elements (172-2, 172-4).
  • the extending direction of the connecting portion (187) can be a direction (X direction) perpendicular to the longitudinal direction (Y direction) of the first common gate pad (173), but is not limited thereto.
  • connection portion (187) may be omitted, and the fourth heat dissipation pattern (140) may be directly connected to the first common gate pad (173) through the adjacent power semiconductor elements (172-2, 172-4).
  • FIG. 5d is a plan view as another example of a modification of the first power semiconductor assembly illustrated in FIG. 5a.
  • the first power semiconductor assembly (170-1”) illustrated in FIG. 5d may be identical to the first power semiconductor assembly (170-1) illustrated in FIG. 5a except for the first common gate pad (173).
  • the first common gate pad (173) may be arranged to be biased toward one side of the first power semiconductor assembly (170-1).
  • the first common gate pad (173) may be arranged in a central region of the first power semiconductor assembly (170-1").
  • the first common gate pad (173) may be arranged to vertically overlap a plurality of first gate electrodes (not illustrated) of a plurality of first power semiconductor elements (172-1 to 172-4) in the central region of the first power semiconductor assembly (170-1").
  • the distance from the center of the first common gate pad (173) to each of the first gate electrodes of the plurality of first power semiconductor elements (172-1 to 172-4) may be the same, but is not limited thereto.
  • a first region of the first common gate pad (173) may vertically overlap with a first gate electrode of a first power semiconductor element (172-1), and a second region of the first common gate pad (173) may vertically overlap with a first gate electrode of a first power semiconductor element (172-2).
  • a third region of the first common gate pad (173) may vertically overlap with a first gate electrode of a first power semiconductor element (172-3), and a fourth region of the first common gate pad (173) may vertically overlap with a first gate electrode of a first power semiconductor element (172-4).
  • connection portion may electrically connect the first common gate pad (173) to the fourth heat dissipation pattern (140).
  • the connection portion may extend along the X direction from the center region of the first common gate pad (173) through adjacent power semiconductor elements (172-2, 172-4), but is not limited thereto.
  • the first power semiconductor assembly (170-1) may include a first common gate pad (173), a plurality of first power semiconductor elements (172-1 to 172-4), a first common gate pad (173), a plurality of first source pads (174-1, 174-2), an insulating layer (178, 179), a first extended common gate pad (176), and a first common source pad (177).
  • An insulating layer (179) may be disposed on a first common gate pad (173) and a plurality of first source pads (174-1, 174-2).
  • a first extended common gate pad (176) and a first common source pad (177) may be disposed on the insulating layer (179).
  • the first extended common gate pad (176) may be electrically connected to the first common gate pad (173) by penetrating the insulating layer (179).
  • the first common source pad (177) may be commonly connected to a plurality of first source pads (174-1, 174-2) by penetrating the insulating layer (179).
  • the first extended common gate pad (176) may have a size larger than the size of the first common gate pad (173).
  • the first extended common gate pad (176) may not only vertically overlap with the first common gate pad (173), but also vertically overlap with adjacent first source pads (174-1, 174-2).
  • the contact area between the fourth heat dissipation pattern (140) and the first extended common gate pad (176) is increased, so that not only does bonding failure not occur, but also the bonding strength is significantly increased, so that defects such as detachment can be prevented. In this way, bonding failure or detachment failure can be prevented, and the yield can be increased.
  • the first common source pad (177) may be vertically overlapped with a plurality of first source pads (174-1, 174-2) and electrically connected to the plurality of first source pads (174-1, 174-2).
  • the first common source pad (177) may be vertically overlapped with the first common gate pad (173).
  • the structure of the second power semiconductor assembly (180-1, 180-2) is the same as the structure of the first power semiconductor assembly (170-1) shown in FIGS. 6A and 6B, and thus can be easily understood from the structure of the first power semiconductor assembly (170-1) shown in FIGS. 6A and 6B.
  • FIGS. 7A to 7F are manufacturing process diagrams of a power semiconductor assembly according to the present disclosure.
  • FIGS. 7A to 7F illustrate the manufacturing process of the first power semiconductor assembly (170-1) illustrated in FIGS. 4B and 5B, and the manufacturing process of the second power semiconductor assembly (180-1, 180-2) can also be applied in the same manner.
  • a first common drain pad (171) may be provided.
  • the first common drain pad (171) may be formed of a metal material having excellent electrical conductivity.
  • a plurality of first power semiconductor elements (172-1 to 172-4) may be bonded onto a first common drain pad (171).
  • a plurality of first power semiconductor elements (172-1 to 172-4) may be bonded onto the first common drain pad (171) using a sintering process.
  • a bonding agent such as silver paste may be used for a given process, but is not limited thereto.
  • a molding layer (175) may be formed on a plurality of first power semiconductor elements (172-1 to 172-4) using an EMC molding process. Thereafter, as illustrated in FIG. 7d, the molding layer (175) on the plurality of first power semiconductor elements (172-1 to 172-4) may be removed using an EMC grinding process. Accordingly, the upper side of the molding layer (175) may be removed so that the upper surface of the first gate contact (341, 381) and the upper surface of the molding layer (175) or the upper surface of the first source contact (342, 383) and the upper surface of the molding layer (175) are positioned on the same horizontal line. Unlike the process illustrated in FIG. 7c, the formation process of the first gate contact (341, 381) and the formation process of the first source contact (342, 383) may be performed after the formation of the molding layer (175) through the overmolding process illustrated in FIG. 7c.
  • an insulating layer (178), a first common gate pad (173), and a plurality of first source pads (174-1, 174-2) may be formed.
  • a sputtering and/or electroplating process may be performed using the insulating layer (178) as a mask to form the first common gate pad (173) and a plurality of first source pads (174-1, 174-2).
  • the insulating layer (178) may be formed on the remaining area excluding the area where the first common gate pad (173) and the plurality of first source pads (174-1, 174-2) are to be formed.
  • the first common gate pad (173) and the plurality of first source pads (174-1, 174-2) may be surrounded by an insulating layer (178), and the sizes of each of the first common gate pad (173) and the plurality of first source pads (174-1, 174-2) may be expanded.
  • the sizes of each of the first common gate pad (173) and the plurality of first source pads (174-1, 174-2) may be freely adjusted by the layout of the insulating layer (178).
  • the insulating layer (178) protects the plurality of first power semiconductor elements (172-1 to 172-4) from heat, moisture, etc., and thus may be called a passivation layer.
  • the insulating layer (178) may be formed of an inorganic insulating material, but is not limited thereto.
  • an insulating layer (179 of FIG. 6b), a first extended common gate pad (176), and a first common source pad (177) are additionally formed on the first common gate pad (173) and the plurality of first source pads (174-1, 174-2) illustrated in FIG. 7f, thereby manufacturing the first power semiconductor assembly (170-1) illustrated in FIG. 6b.
  • FIG. 8 is a cross-sectional view illustrating a power semiconductor module according to the second aspect of the present disclosure.
  • a power semiconductor module (200) may include a first substrate (210), a second substrate (220), a first power semiconductor assembly (230), a second power semiconductor assembly (240), a terminal (250), etc.
  • the first power semiconductor assembly (230) may include a first common drain pad (231) disposed on the lower side and a first common gate pad (237) and a first common source pad (239) disposed on the upper side.
  • the second power semiconductor assembly (240) may include a second common drain pad (241) disposed on the upper side and a second common gate pad (247) and a second common source pad (249) disposed on the lower side.
  • the first power semiconductor assembly (230) may be identical to the first power semiconductor assembly (170-1, 170-2) illustrated in FIG. 3, and the second power semiconductor assembly (240) may be identical to the second power semiconductor assembly (180-1, 180-2) illustrated in FIG. 3.
  • the terminal (250) may include the first terminal (161) to the fifth terminal (165) illustrated in FIG. 3.
  • the first substrate (210) may include a first heat dissipation pattern (110), a second heat dissipation pattern (120), and a fifth heat dissipation pattern (150), and the second substrate (220) may include a third heat dissipation pattern (130) and a fourth heat dissipation pattern (140).
  • the first to fifth heat dissipation patterns (110) to (150) may be identical to the first to fifth heat dissipation patterns (110) to (150) illustrated in FIG. 3, respectively.
  • the first heat dissipation pattern (110), the second heat dissipation pattern (120), and the fifth heat dissipation pattern (150) may be arranged parallel to each other on the first substrate (210) along the first direction (X), and the third heat dissipation pattern (130) and the fourth heat dissipation pattern (140) may be arranged parallel to each other on the second substrate (220) along the first direction (X).
  • the first substrate (210) and the second substrate (220) may be vertically overlapped, and the first power semiconductor assembly (230) and the second power semiconductor assembly (240) may be disposed between the first substrate (210) and the second substrate (220).
  • the first power semiconductor assembly (230) and the second power semiconductor assembly (240) may be electrically connected to the first substrate (210) and the second substrate (220).
  • the first substrate (210) may include a first insulating layer (211), a first metal layer (213), and a second metal layer (215).
  • the first metal layer (213) may be disposed on the upper side of the first insulating layer (211)
  • the second metal layer (215) may be disposed on the lower side of the first insulating layer (211).
  • the second substrate (220) may include a second insulating layer (221), a third metal layer (223), and a fourth metal layer (225).
  • the third metal layer (223) may be disposed on the lower side of the second insulating layer (221)
  • the fourth metal layer (225) may be disposed on the upper side of the second insulating layer (221).
  • the first insulating layer (211) and the second insulating layer (221) may be made of an inorganic material, a ceramic material, an alumina material, a plastic material, a glass material, etc.
  • the first metal layer (213) and the third metal layer (223) may each be formed of a metal material having excellent electrical conductivity.
  • the first metal layer (213) and the third metal layer (223) may each have a single-layer structure or a multi-layer structure made of copper (Cu), gold (Au), aluminum (Al), platinum (Pt), etc.
  • the first metal layer (213) may include a first heat dissipation pattern (110), a second heat dissipation pattern (120), and a fifth heat dissipation pattern (150).
  • a metal film may be deposited and patterned on the first insulating layer (211), thereby forming the first heat dissipation pattern (110), the second heat dissipation pattern (120), and the fifth heat dissipation pattern (150).
  • a lead frame may be bonded and patterned on the first insulating layer (211), thereby forming the first heat dissipation pattern (110), the second heat dissipation pattern (120), and the fifth heat dissipation pattern (150).
  • the third metal layer (223) may include a third heat dissipation pattern (130) and a fourth heat dissipation pattern (140).
  • the third heat dissipation pattern (130) and the fourth heat dissipation pattern (140) may be formed by depositing and patterning a metal film on the second insulating layer (221).
  • the third heat dissipation pattern (130) and the fourth heat dissipation pattern (140) may be formed by bonding and patterning a lead frame on the second insulating layer (221).
  • the first heat dissipation pattern (110) to the fifth heat dissipation pattern (150) may be referred to as the first circuit pattern to the fifth circuit pattern, respectively.
  • the second metal layer (215) and the fourth metal layer (225) can serve to quickly release heat generated from the first power semiconductor assembly (230) and the second power semiconductor assembly (240) to the outside. Therefore, the second metal layer (215) and the fourth metal layer (225) can be formed of a material having excellent heat dissipation properties.
  • the second metal layer (215) and the fourth metal layer (225) can be aluminum (Al) or an aluminum alloy, but are not limited thereto.
  • the first metal layer (213), the second metal layer (215), the third metal layer (223), and the fourth metal layer (225) can each be called a heat dissipation layer or a heat dissipation plate.
  • FIG. 9 is a cross-sectional view illustrating a power semiconductor module according to a third aspect of the present disclosure.
  • the third aspect of the present disclosure is identical to the second aspect of the present disclosure (Fig. 8) except for the first step structure (281) to the fourth step structure (284).
  • Components having the same shape, structure, and/or function as those of the second aspect of the present disclosure (Fig. 8) in the third aspect of the present disclosure are given the same drawing reference numerals, and detailed descriptions are omitted.
  • a power semiconductor module (300) may include a first substrate (210), a second substrate (220), a first power semiconductor assembly (230), a second power semiconductor assembly (240), a first terminal (251), a second terminal (252), etc.
  • the first substrate (210) may have a first step structure (281) and a second step structure (282), and the second substrate (220) may have a third step structure (283) and a fourth step structure (284).
  • a first step structure (281) and a second step structure (282) may be provided on both sides of a first metal layer (213) in a first substrate (210).
  • a third step structure (283) and a fourth step structure (284) may be provided on both sides of a third metal layer (223) in a second substrate (220).
  • the first step structure (281) and the second step structure (282) may be formed by removing the upper side of both ends of the first metal layer (213).
  • the third step structure (283) and the fourth step structure (284) may be formed by removing the lower side of both ends of the third metal layer (223).
  • the first terminal (251) may be disposed between the first step structure (281) of the first substrate (210) and the third step structure (283) of the second substrate (220), and the second terminal (252) may be disposed between the second step structure (282) of the first substrate (210) and the fourth step structure (284) of the second substrate (220). Therefore, since the thickness (T21) of the first terminal (251) or the second terminal (252) is greater than the thickness (T11) of the terminal in the second side (FIG. 8) of the present disclosure, the cross-sectional area may be increased even if the width of the first terminal (251) or the second terminal (252) is the same as the width of the terminal in the second side (FIG. 8) of the present disclosure. Accordingly, a larger current can flow through the thickness (T21) of the first terminal (251) or the second terminal (252), so that a high-power semiconductor assembly can be implemented.
  • two terminals (251, 252) are shown in the drawing, one of the two terminals (251, 252) may be omitted.
  • the two terminals (251, 252) are illustrated for convenience of explanation, and each of the first terminal (251) and the second terminal (252) may include multiple terminals.
  • the first terminal (251) may include the first terminal (161), the second terminal (162), and the third terminal (163) illustrated in FIG. 3, and the second terminal (252) may include the fourth terminal (164) and the fifth terminal (165) illustrated in FIG. 3, but is not limited thereto.

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Abstract

방열판 구조는 제1 전력 반도체 조립체 및 제2 전력 반도체 조립체를 구비할 수 있다. 방열판 구조는 제1 전력 반도체 조립체가 구비되는 제1 방열 패턴과, 제2 전력 반도체 조립체가 구비되고, 제1 방열 패턴과 제1 방향을 따라 나란하게 배치되는 제2 방열 패턴과, 제1 전력 반도체 조립체 및 제2 전력 반도체 조립체 상에 배치되고, 제1 방열 패턴 및 상기 제2 방열 패턴과 수직으로 중첩되는 제3 방열 패턴을 포함할 수 있다.

Description

방열판 구조 및 전력 반도체 조립체
본 개시는 방열판 구조 및 전력 반도체 조립체에 관한 것이다.
전력 반도체 소자란 정보나 신호를 처리하고 저장하는 시스템 반도체나 메모리와 달리, 전자기기에 들어오는 전력을 변환, 저장, 분배 및 제어하는 핵심부품으로서, 대부분의 전자 제품에 널리 채용되고 있다.
최근 들어 전 지구적인 환경 보호 강화 추세에 발맞추어, 기존의 화석 연료 기반 자동차 대신에 전기나 수소 기반 환경차가 널리 각광받고 있다. 이러한 환경차에는 수많은 전력 반도체 소자가 사용된다. 여기서, 환경차는 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 전기자동차(EV), 연료전지 자동차(PCEV) 등을 포함한다.
종래에는 Si 전력 반도체 소자가 널리 사용되어 왔지만, 낮은 전력, 낮은 절연파괴 특성, 낮은 열 전도성 등으로 인해 새로운 전력 반도체 소자의 개발이 강력히 요구되고 있다.
이에 따라, 종래의 Si 전력 반도체 소자에 비해 약 3배 이상의 에너지 밴드갭을 갖는 SiC, GaN, Ga2O3와 같은 반도체 화합물 기반의 전력 반도체 소자에 대한 연구가 활발히 이루어지고 있다. 이들 반도체 화합물 기반의 전력 반도체 소자는 고전력, 높은 절연파괴 특성, 높은 열 전도성 등을 갖는다.
한편, 도 1a 및 도 1b에 도시한 바와 같이, 인버터는 반도체 화합물 기반의 전력 반도체 소자들(30, 40)을 포함한다. 복수의 전력 반도체 소자들(30, 40)이 플립칩(flip-chip) 접합 방식을 이용하여 제1 기판(10)과 제2 기판(20) 사이에 장착된다. 각 전력 반도체 소자(30, 40)는 동일 면 상에 게이트 전극(30a, 40a)과 소스 전극(30b, 40b)이 위치된다. 이러한 경우, 일부 전력 반도체 소자들(30) 각각의 게이트 전극(30a)과 소스 전극(30b)은 상부를 향해 제2 기판(20)에 전기적으로 연결되고, 다른 전력 반도체 소자들(40) 각각의 게이트 전극(40a)과 소스 전극(40b)은 하부를 향해 제2 기판(10)에 전기적으로 연결된다.
인버터는 터미널(또는 리드 프레임)(50)이 제1 기판(10)과 제2 기판(20) 사이에 배치된다. 터미널(50)의 두께가 전력 반도체 소자(30, 40)의 두께보다 크므로, 전력 반도체 소자(30, 40)의 상부 또는 하부가 제1 기판(10) 또는 제2 기판(20)로부터 이격된다. 이러한 이격 간격을 보상하기 위해 스페이서(70, 80)가 전력 반도체 소자(30, 40)의 상부 또는 하부 상에 배치된다.
한편, 전력 반도체 소자(30, 40)가 점점 더 고성능화가 요구됨에 따라, 다이(die) 사이즈가 감소된다. 아울러, 전력 반도체 소자(30, 40)의 액티브 영역을 극대화하기 위해 게이트 전극(30a, 40a)의 사이즈는 감소되고 있다.
이에 따라, 전력 반도체 소자(30, 40)를 제1 기판(10) 또는 제2 기판(20)에 접합시, 접합 공정 리스크가 크다. 예컨대, 다이 이동(shift) 등과 같은 미스얼라인(mis-align)으로 인해 게이트 오픈(gate open)이나 게이트-소스 간 쇼트(short)와 같은 불량이 발생된다. 게이트 전극(30a, 40a)의 사이즈가 감소되므로, 접합 강도 부족으로 인해 전력 반도체 소자(30, 40)의 탈착이 발생되어 신뢰성이 저하된다.
전력 반도체 소자(30, 40)와 스페이서(70, 80)가 접합된 후 절연되지 않은 상태에서 고전압(>1,200V) 테스트시 절연 문제로 인해 스파크와 같은 불꽃이 튀어, 완전한(full) 테스트를 할 수 없다. 이와 같이 완전한 테스트가 수행되지 않은 수많은 전력 반도체 소자들(30, 40)을 이용하여 인버터가 구현된 경우, 이들 전력 반도체 소자들(30, 40) 중 하나의 전력 반도체 소자가 불량인 경우 해당 인버터가 폐기되어야 한다. 따라서, 완전한 테스트가 가능한 기술 개발이 시급하다.
스페이서들(70, 80)이 접합된 전력 반도체 소자들(30, 40)이 제1 기판(10)과 제2 기판(20) 사이에 장착되고 EMC 충진되는 과정에서 전력 반도체 소자들(30, 40)의 소스 전극(30b, 40b)와 드레인 전극 간의 전기적인 쇼트가 발생되는 문제가 있다.
표면 이물이나 EMC 충진 불량에 취약하여, 수율 확보가 어렵다. 작은 사이즈의 게이트 전극(30a, 40a)으로 인한 느슨한(weak) 접합은 전기적 평가를 통해 선별하기 어렵고 접합면에 대한 검사로도 완벽한 선별이 어려워, 불량품 발생 가능성이 매우 높다. 개발 단계에서 신뢰성 평가 시, 게이트 전극(30a, 40a)의 박리(delamination)가 발생되며, 지속적인 열적 스트레스(thermal stress)가 가해지는 경우 필드(field) 불량 유발 가능성도 매우 높다.
한편, 도 1a 및 도 1b에 도시한 바와 같이, 복수의 전력 반도체 소자들(30, 40)은 제1 기판(10)과 제2 기판(20) 각각에 구비된 복수의 회로 패턴에 전기적으로 연결된다. 복수의 전력 반도체 소자들(30, 40)의 개수가 많아질수록, 제1 기판(10)과 제2 기판(20) 각각에 구비된 복수의 회로 패턴의 개수도 증가된다. 아울러, 고출력을 위해 고 전류가 흐르기 위해, 복수의 회로 패턴들 각각의 단면적이 커야 하고, 복수의 회로 패턴들 간의 절연성을 확보할 만큼 서로 간에 이격되어야 한다. 이에 따라, 복수의 회로 패턴의 구조가 매우 복잡해지고 복수의 회로 패턴들이 구비되기 위한 점유 면적이 증가되어야 하는 문제가 있다.
본 개시는 전술한 문제 및 다른 문제를 해결하기 위한 것이다.
본 개시의 다른 목적은 수율을 높일 수 있는 방열판 구조 및 전력 반도체 조립체를 제공하는 것이다.
또한 본 개시의 또 다른 목적은 접합 불량을 방지할 수 있는 방열판 구조 및 전력 반도체 조립체를 제공하는 것이다.
또한 본 개시의 또 다른 목적은 신뢰성을 확보할 수 있는 방열판 구조 및 전력 반도체 조립체를 제공하는 것이다.
또한 본 개시의 또 다른 목적은 전기적인 쇼트를 방지할 수 있는 방열판 구조 및 전력 반도체 조립체를 제공하는 것이다.
또한 본 개시의 또 다른 목적은 제조 공정 중에 고전압 테스트가 가능한 방열판 구조 및 전력 반도체 조립체를 제공하는 것이다.
또한 본 개시의 또 다른 목적은 방열 패턴의 개수를 감소시켜, 구조를 단순화하고 점유 면적을 줄일 수 있는 방열판 구조 및 전력 반도체 조립체를 제공하는 것이다.
본 개시는 설명된 것에 한정되지 않으며, 공개의 설명을 통해 이해될 수 있는 것들을 포함한다.
상기 또는 다른 목적을 달성하기 위해 일 측면에 따르면, 제1 전력 반도체 조립체 및 제2 전력 반도체 조립체를 구비하기 위한 방열판 구조는, 상기 제1 전력 반도체 조립체가 구비되는 제1 방열 패턴; 상기 제2 전력 반도체 조립체가 구비되고, 제1 방열 패턴과 제1 방향을 따라 나란하게 배치되는 제2 방열 패턴; 및 상기 제1 전력 반도체 조립체 및 상기 제2 전력 반도체 조립체 상에 배치되고, 상기 제1 방열 패턴 및 상기 제2 방열 패턴과 수직으로 중첩되는 제3 방열 패턴;을 포함할 수 있다.
상기 제1 방열 패턴은 상기 제1 전력 반도체 조립체가 구비되도록 상기 제1 방향을 따라 길게 배치되고, 상기 제2 방열 패턴은 상기 제2 전력 반도체 조립체가 구비되도록 상기 제1 방향을 따라 길게 배치될 수 있다.
상기 제3 방열 패턴은 상기 제1 방열 패턴의 사이즈 및 상기 제2 방열 패턴의 사이즈에 대응하는 사이즈를 가질 수 있다.
방열판 구조는 상기 제1 방열 패턴과 수직으로 중첩되는 제4 방열 패턴; 및 상기 제3 방열 패턴과 수직으로 중첩되는 제5 방열 패턴;을 더 포함할 수 있다.
상기 제4 방열 패턴은 상기 제1 방향을 따라 상기 제3 방열 패턴과 나란하게 배치되고, 상기 제5 방열 패턴은 상기 제1 방향을 따라 상기 제2 방열 패턴과 나란하게 배치될 수 있다.
상기 제4 방열 패턴은 제2 방향으로 연장되어 상기 제1 전력 반도체 조립체와 수직으로 중첩되는 복수의 제1 연장 방열 패턴을 포함하고, 상기 제5 방열 패턴은 상기 제2 방향으로 연장되어 상기 제2 전력 반도체 조립체와 수직으로 중첩되는 복수의 제2 연장 방열 패턴을 포함할 수 있다.
상기 또는 다른 목적을 달성하기 위해 다른 측면에 따르면, 전력 반도체 모듈은, 제1 방열 패턴 및 제2 방열 패턴을 포함하는 제1 기판; 상기 제1 방열 패턴 상에 구비되는 제1 전력 반도체 조립체; 상기 제2 방열 패턴 상에 구비되는 제2 전력 반도체 조립체; 및 제3 방열 패턴을 포함하고, 상기 제1 전력 반도체 조립체 및 상기 제2 전력 반도체 조립체 상에 배치되는 제2 기판;을 포함하고, 상기 제3 방열 패턴은, 상기 제1 방열 패턴 및 상기 제2 방열 패턴과 수직으로 중첩될 수 있다.
상기 제1 방열 패턴은 상기 제1 전력 반도체 조립체가 구비되도록 상기 제1 방향을 따라 길게 배치되고, 상기 제2 방열 패턴은 상기 제2 전력 반도체 조립체가 구비되도록 상기 제1 방향을 따라 길게 배치될 수 있다.
상기 제2 기판은 상기 제1 방열 패턴과 수직으로 중첩되는 제4 방열 패턴을 더 포함하고, 상기 제1 기판은 상기 제3 방열 패턴과 수직으로 중첩되는 제5 방열 패턴을 더 포함할 수 있다.
상기 제4 방열 패턴은 상기 제1 방향을 따라 상기 제3 방열 패턴과 나란하게 배치되고, 상기 제5 방열 패턴은 상기 제1 방향을 따라 상기 제2 방열 패턴과 나란하게 배치될 수 있다.
상기 제1 전력 반도체 조립체 및 상기 제2 전력 반도체 조립체는 각각 공통 드레인 패드; 상기 공통 드레인 패드 상에 배치되는 복수의 전력 반도체 소자; 상기 복수의 전력 반도체 소자 상에 배치되는 공통 게이트 패드; 및 상기 복수의 전력 반도체 소자 상에 배치되는 복수의 소스 패드;를 포함할 수 있다.
상기 복수의 전력 반도체 소자의 복수의 드레인 전극은 상기 공통 드레인 패드에 공통으로 연결되고, 상기 복수의 전력 반도체 소자의 복수의 공통 게이트 전극은 상기 공통 게이트 패드에 공통으로 연결되며, 상기 복수의 전력 반도체 소자의 복수의 소스 전극은 상기 복수의 소스 패드에 연결될 수 있다.
상기 제1 전력 반도체 조립체의 상기 공통 게이트 패드, 상기 공통 게이트 패드 및 상기 복수의 소스 패드는 각각 상기 제1 방열 패턴, 상기 제4 방열 패턴 및 상기 제3 방열 패턴에 전기적으로 연결되고, 상기 제2 전력 반도체 조립체의 상기 공통 게이트 패드, 상기 공통 게이트 패드 및 상기 복수의 소스 패드는 각각 상기 제3 방열 패턴, 상기 제5 방열 패턴 및 상기 제2 방열 패턴에 전기적으로 연결될 수 있다.
상기 전력 반도체 모듈은 상기 제1 방열 패널에 전기적으로 연결되는 제1 터미널; 및 상기 제2 방열 패턴에 전기적으로 연결되는 제2 터미널;을 더 포함할 수 있다. 상기 제1 기판은 제1 단차 구조 및 제2 단차 구조를 가지고, 상기 제2 기판은 제3 단차 구조 및 제4 단차 구조를 가질 수 있다. 상기 제1 터미널은 상기 제1 기판의 상기 제1 단차 구조와 상기 제2 기판의 상기 제3 단차 구조 사이에 배치되며,상기 제2 터미널은 상기 제1 기판의 상기 제2 단차 구조와 상기 제2 기판의 상기 제4 단차 구조 사이에 배치될 수 있다.
상기 측면들에 따른 방열판 구조 및 전력 반도체 조립체의 효과에 대해 설명하면 다음과 같다.
상기 측면들 중 적어도 하나에 의하면, 방열 패턴의 면적을 증가시켜 방열 성능이 높아질 수 있다는 장점이 있다.
상기 측면들 중 적어도 하나에 의하면, 방열 패턴의 개수를 최소화하여 구조를 단순화하고 방열 패턴들의 점유 면적을 줄일 수 있다는 장점이 있다.
상기 측면들 중 적어도 하나에 의하면, 전력 반도체 조립체에 복수의 전력 반도체 소자를 공통으로 연결할 수 있는 공통 게이트 패드의 사이즈가 증가되어, 접합 불량이나 탈착 불량이 방지되어 수율이 높아질 수 있다는 장점이 있다.
첨부 도면은 본 개시에 대한 추가 이해를 제공하기 위해 포함되며 본 개시에 통합되어 본 개시의 일부에 포함될 수 있다. 또한 첨부 도면은 본 개시의 특징을 설명하고 개시의 설명과 함께 본 개시의 원리를 설명하는 역할을 할 수 있다.
도면에서:
도 1a는 제1 기판 상에 복수의 전력 반도체 소자들이 장착된 모습의 도면이고, 도 1b는 도 1a에 도시된 제1 기판에 제2 기판이 접합된 모습의 도면이다.
도 2는 본 개시에 따른 인버터를 도시한 회로도이다.
도 3은 본 개시의 제1 측면에 따른 전력 반도체 모듈을 도시한 분해 사시도이다.
도 4a는 본 개시의 제1 측면에 따른 제1 전력 반도체 조립체를 도시한 평면도이다.
도 4b는 도 4a의 제1 전력 반도체 조립체를 A-A' 라인을 따라 절단한 단면도이다.
도 5a는 본 개시의 제2 측면에 따른 제1 전력 반도체 조립체를 도시한 평면도이다.
도 5b는 도 5a의 제1 전력 반도체 조립체를 B-B' 라인을 따라 절단한 단면도이다.
도 5c는 도 5a에 도시된 제1 전력 반도체 조립체의 변형 예시로서의 평면도이다.
도 5d는 도 5a에 도시된 제1 전력 반도체 조립체의 또 다른 변형 예시로서의 평면도이다.
도 6a는 본 개시의 제3 측면에 따른 제1 전력 반도체 조립체를 도시한 평면도이다.
도 6b는 도 6a의 제1 전력 반도체 모듈을 C-C' 라인을 따라 절단한 단면도이다.
도 7a 내지 도 7f는 본 개시에 따른 전력 반도체 조립체의 제조 공정도이다.
도 8은 본 개시의 제2 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.
도 9는 본 개시의 제3 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 측면들이 상세히 설명되되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 측면들을 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
도 2는 본 개시에 따른 인버터를 도시한 회로도이다.
도 2를 참조하면, 본 개시에 따른 인버터(1000)는 3상 모터나 컴프레셔와 같은 어플케이션에 적용될 수 있다. 인버터(1000)는 3상 전력을 출력할 수 있다. 인버터(1000)는 전력 변환 장치이거나 전력 변환 장치에 포함될 수 있다. 인버터(1000)는 스위칭 회로를 포함할 수 있다. 전력 변환 장치는 전력 반도체 장치로 불릴 수도 있다.
본 개시에 따른 인버터(1000)는 DC 전력을 AC 전력으로 변환하고, 부하(1200)를 구동하기 위해 상기 변환된 AC 전력을 해당 부하(1200)에 공급할 수 있다. 본 개시에 따른 인버터(1000)에서 입력측에는 컨버터가 연결되어 AC 전력이 DC 전력으로 변환될 수도 있다. 이러한 경우, 컨버터에 의해 변환된 DC 전력이 상기 인버터(1000)에 의해 AC 전력으로 변환된 후, 부하(1200)의 구동에 사용될 수 있다. 부하(1200)는 모터나 전동기일 수 있지만, 이에 대해서는 한정하지 않는다.
본 개시에 따른 인버터(1000)는 3상 인버터를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 이때, 제1 상, 제2 상 및 제3 간에는 120도의 위상 차이를 가질 수 있다. 본 개시에 따른 인버터(1000)는 복수의 레그들(100A, 100B, 100C)을 포함할 수 있다. 예컨대, 제1 레그(100A), 제2 레그(100B) 및 제3 레그(100C)가 각각 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 통해 부하(1200), 즉 모터에 병렬 연결될 수 있다. 제1 레그(100A)는 서로 직렬로 연결된 제1 암(100a)과 제2 암(100b)을 포함하고, 제2 레그(100B)는 서로 직렬로 연결된 제3 암(100c)과 제4 암(100d)을 포함하며, 제3 레그(100C)는 서로 직렬로 연결된 제5 암(100e)과 제6 암(100f)을 포함할 수 있다. 여기서, 제1 암(100a), 제3 암(100c) 및 제5 암(100e)은 상측 암으로 불리고, 제2 암(100b), 제4 암(100d) 및 제6 암(100f)은 하측 암으로 불릴 수 있다. 제1 암(100a) 내지 제6 암(100f) 각각은 스위칭 모듈, 서브모듈 등으로 불릴 수 있다.
제1 암(100a) 내지 제6 암(100f)은 각각 스위칭 소자(Q1 내지 Q6)와 다이오드(100a-2 내지 100f-2)를 포함할 수 있다. 스위칭 소자(Q1 내지 Q6)와 다이오드(100a-2 내지 100f-2)는 동일한 반도체 공정을 이용하여 동시에 형성될 수 있다. 스위칭 소자(Q1 내지 Q6)는 전력 반도체 소자를 포함할 수 있다.
본 개시에 따른 인버터(1000)에 의해 DC 전력이 AC 전력으로 변환되기 위해, 제1 암(100a) 내지 제6 암(100f) 각각의 스위칭 소자(Q1 내지 Q6)가 온/오프 제어될 수 있다.
예컨대, 제1 레그(100A)의 제1 암(100a)의 제1 스위칭 소자(Q1)가 온 상태인 경우, 제2 레그(100B)의 제4 암(100d)의 제4 스위칭 소자(Q4) 및/또는 제3 레그(100C)의 제6 암(100f)의 제6 스위칭 소자(Q6)가 온 상태가 될 수 있다. 이에 따라, DC 전력이 모터의 제1 상 인덕터로 공급될 수 있다.
예컨대, 제2 레그(100B)의 제3 암(100c)의 제3 스위칭 소자(Q3)가 온 상태인 경우, 제3 레그(100C)의 제6 암(100f)의 제6 스위칭 소자(Q6) 및/또는 제1 레그(100A)의 제2 암(100b)의 제2 스위칭 소자(Q2)가 온 상태가 될 수 있다. 이에 따라, DC 전력이 모터의 제2 상 인덕터로 공급될 수 있다. 제2 상은 제1 상보다 120도 위상이 지연될 수 있다.
예컨대, 제3 레그(100C)의 제5 암(100e)의 제5 스위칭 소자(Q5)가 온 상태인 경우, 제1 레그(100A)의 제2 암(100b)의 제2 스위칭 소자(Q2) 및/또는 제2 레그(100B)의 제4 암(100d)의 제4 스위칭 소자(Q4)가 온 상태가 될 수 있다. 이에 따라, DC 전력이 모터의 제3 상 인덕터로 공급될 수 있다. 제3 상은 제2 상보다 120도 위상이 지연될 수 있다.
이에 따라, 제1 상 인덕터, 제2 상 인덕터 및 제3 인덕터 각각으로 공급되는 DC 전력에 의해 AC 전력이 생성될 수 있다.
한편, 도시되지 않았지만, 내압 특성을 높이기 위해 제1 암(100a) 내지 제6 암(100f) 각각의 스위칭 소자(Q1 내지 Q6), 즉 전력 반도체 소자는 각각 서로 직렬로 연결된 복수개로 구비될 수 있다.
도시되지 않았지만, 전류 특성을 높이기 위해 제1 암(100a) 내지 제6 암(100f) 각각의 스위칭 소자(Q1 내지 Q6), 즉 전력 반도체 소자는 각각 서로 병렬로 연결된 복수개로 구비될 수 있다. 즉, 제1 스위칭 소자(Q1) 내지 제6 스위칭 소자(Q6) 각각은 각각 서로 병렬로 연결된 복수의 전력 반도체 소자를 포함하는 전력 반도체 조립체를 포함할 수 있다. 나중에 설명하겠지만, 제1 암(100a) 내지 제6 암(100f) 각각 즉, 제1 스위칭 소자(Q1) 내지 제6 스위칭 소자(Q6) 각각은 복수의 전력 반도체 조립체를 포함하고, 복수의 전력 반도체 조립체는 각각 서로 병렬로 연결된 복수의 전력 반도체 소자를 포함할 수 있다. 이때, 각 전력 반도체 조립체는 SSM(Scalable Sub-Module)으로 명명될 수 있다.
VDC는 입력측 전압으로서, 예컨대 DC 전압일 수 있다. CDC는 커패시터로서 입력측 전압(VDC)을 충전할 수 있다.
한편, 통상 전력 반도체 소자는 웨이퍼 상에서 제조 중일 때에는 다이(die)로 불리고, 웨이퍼의 절단에 의해 분리된 후에는 칩(chip)으로 불릴 수 있다. 이하에서는 다이나 칩을 전력 반도체 소자로 통칭하기로 한다.
도 3은 본 개시의 제1 측면에 따른 전력 반도체 모듈을 도시한 분해 사시도이다. 도 4a는 본 개시의 제1 측면에 따른 제1 전력 반도체 조립체를 도시한 평면도이다. 도 4b는 도 4a의 제1 전력 반도체 조립체를 A-A' 라인을 따라 절단한 단면도이다.
도 3을 참조하면, 본 개시의 제1 측면에 따른 전력 반도체 모듈(100)은 제1 방열 패턴(110), 제2 방열 패턴(120), 제3 방열 패턴(130), 제1 전력 반도체 조립체(170-1, 170-2), 제2 전력 반도체 조립체(180-1, 180-2) 등을 포함할 수 있다.
제1 방열 패턴(110)과 제2 방열 패턴(120)은 각각 고 전류 및/또는 고 전압을 공급하기 위한 파워 배선을 포함하고, 제3 방열 패턴(130)은 출력 전압을 출력하기 위한 출력 배선을 포함할 수 있다. 여기서, 고 전압은 파워 전압 또는 입력 전압으로 불릴 수 있다. 예컨대, 제1 방열 패턴(110)과 제2 방열 패턴(120)을 통해 880A 이상의 고 전류나 1,200V 이상의 입력 전압이 공급될 수 있다. 아울러, 제3 방열 패턴(130)는 고 전류가 흐르거나 고 전압이 출력 전압으로 출력될 수 있다. 이를 위해, 제1 방열 패턴(110), 제2 방열 패턴(120) 및 제3 방열 패턴(130)은 큰 단면적을 갖고 서로 간에 충분히 이격되어야 한다.
제1 방열 패턴(110)과 제2 방열 패턴(120)은 제1 방향(X)을 따라 나란하게 배치될 수 있다. 제1 방열 패턴(110)과 제2 방열 패턴(120)은 각각 플레이트 형상을 가질 수 있다. 제1 방열 패턴(110)과 제2 방열 패턴(120)은 제1 방향(X)을 따라 길게 배치될 수 있다. 제1 방열 패턴(110)과 제2 방열 패턴(120)은 제2 방향(Y)을 따라 서로 이격되도록 배치될 수 있다.
제3 방열 패턴(130)은 제1 방열 패턴(110)과 제2 방열 패턴(120) 상에 배치될 수 있다. 제3 방열 패턴(130)은 플레이트 형상을 가질 수 있다. 제3 방열 패턴(130)은 제1 방열 패턴(110) 및 제2 방열 패턴(120)과 수직으로 중첩될 수 있다. 제3 방열 패턴(130)은 제1 방열 패턴(110)의 사이즈 및 제2 방열 패턴(120)의 사이즈에 대응하는 사이즈를 가질 수 있다.
제1 방열 패턴(110), 제2 방열 패턴(120) 및/또는 제3 방열 패턴(130)은 전기 전도도가 우수한 금속으로 형성될 수 있다. 제1 방열 패턴(110), 제2 방열 패턴(120) 및/또는 제3 방열 패턴(130)은 방열 특성이 우수한 금속으로 형성될 수 있다. 예컨대, 제1 방열 패턴(110), 제2 방열 패턴(120) 및/또는 제3 방열 패턴(130)은 각각 구리(Cu), 금(Au), 알루미늄(Al), 백금(Pt) 등으로 이루어진 단일층 구조이거나 다층 구조를 가질 수 있다.
제1 전력 반도체 조립체(170-1, 170-2)은 제1 방열 패턴(110)과 제3 방열 패턴(130) 사이에 배치될 수 있다. 제1 전력 반도체 조립체(170-1, 170-2)은 제1 방열 패턴(110)과 제3 방열 패턴(130) 사이에서 제1 방향(X)을 따라 배치될 수 있다. 제1 전력 반도체 조립체(170-1, 170-2)은 서로 병렬로 연결될 수 있다.
제1 전력 반도체 조립체(170-1, 170-2)은 각각 복수의 제1 전력 반도체 소자(172-1 내지 172-4)를 포함할 수 있다. 도면에서 제1 전력 반도체 소자(172-1 내지 172-4)의 개수는 4개이지만, 이보다 더 적거나 많은 제1 전력 반도체 소자(172-1 내지 172-4)가 구비될 수 있다. 예컨대, 제1 전력 반도체 조립체(170-1, 170-2)은 2개의 전력 반도체 소자, 6개의 전력 반도체 소자, 8개의 전력 반도체 소자 등을 이용하여 패키지화될 수 있다.
도 4b에 도시한 바와 같이, 복수의 제1 전력 반도체 소자(172-1, 172-2)는 복수의 제1 반도체층(310, 350), 복수의 제1 드레인 전극(320, 360), 복수의 제1 게이트 전극(330, 370), 복수의 제1 소스 전극(340, 380), 복수의 제1 게이트 컨택(341, 381), 복수의 제1 소스 컨택(342, 383), 절연층(343, 383) 등을 포함할 수 있다.
제1 반도체층(310, 350)은 SiC, GaN, Ga2O3와 같은 반도체 화합물 기반으로 이루어진 기판 상에 반도체 공정을 이용하여 형성될 수 있다.
제1 드레인 전극(320, 360)은 제1 반도체층(310, 350)의 하측 상에 배치되고, 제1 게이트 전극(330, 370) 및 제1 소스 전극(340, 380)은 제1 반도체층(310, 350)의 상측 상에 배치될 수 있다. 제1 게이트 전극(330, 370)과 제1 소스 전극(340, 380)은 제1 반도체층(310, 350)의 동일 면 상에 배치되므로, 서로 간에 쇼트가 발생되지 않도록 제1 게이트 전극(330, 370)과 제1 소스 전극(340, 380)은 서로 이격되어 위치될 수 있다. 제1 게이트 전극(330, 370)과 제1 소스 전극(340, 380)은 제1 반도체층(310, 350)의 동일 면 상에 배치되므로, 복수의 제1 전력 반도체 소자(172-1, 172-2)는 플립 칩 구조를 가질 수 있다.
절연층(343, 383)은 제1 게이트 전극(330, 370)과 제1 소스 전극(340, 380) 상에 배치되어, 제1 게이트 전극(330, 370)과 제1 소스 전극(340, 380)이 이물질 등에 의한 오염이나 전기적 단락을 방지할 수 있다. 아울러, 절연층(343, 383)은 제1 게이트 전극(330, 370)과 제1 소스 전극(340, 380) 사이에 배치되어, 제1 게이트 전극(330, 370)과 제1 소스 전극(340, 380) 간의 전기적 단락을 방지할 수 있다.
도 4a 및 도 4b에 도시한 바와 같이, 제1 전력 반도체 조립체(170-1)은 하측에 복수의 제1 전력 반도체 소자(172-1 내지 172-4)의 복수의 제1 드레인 전극(320, 360)에 공통으로 연결된 제1 공통 드레인 패드(171)가 구비되고, 상측에 복수의 제1 전력 반도체 소자(172-1 내지 172-4)의 복수의 제1 소스 전극(340, 380)에 각각 연결된 복수의 제1 소스 패드(174-1, 174-2)가 구비될 수 있다. 이러한 경우, 제1 전력 반도체 조립체(170-1)의 제1 공통 드레인 패드(171)는 제1 방열 패턴(110)에 대향하여 제1 방열 패턴(110)에 공통으로 연결될 수 있다. 제1 전력 반도체 조립체(170-1)의 복수의 제1 소스 패드(174-1, 174-2)는 제3 방열 패턴(130)에 공통으로 연결될 수 있다.
도 3을 참조하면, 제1 전력 반도체 조립체(170-1, 170-2)은 제1 방향(X)을 따라 제1 방열 패턴(110) 상에 배치될 수 있다. 도면에서 제1 전력 반도체 조립체(170-1, 170-2)의 개수는 2개이지만, 이보다 더 많은 제1 전력 반도체 조립체(170-1, 170-2)이 구비될 수 있다.
제2 전력 반도체 조립체(180-1, 180-2)은 제2 방열 패턴(120)과 제3 방열 패턴(130) 사이에 배치될 수 있다. 제2 전력 반도체 조립체(180-1, 180-2)은 제2 방열 패턴(120)과 제3 방열 패턴(130) 사이에서 제1 방향(X)을 따라 배치될 수 있다. 제2 전력 반도체 조립체(180-1, 180-2)은 서로 병렬로 연결될 수 있다.
제2 전력 반도체 조립체(180-1, 180-2)은 각각 복수의 제2 전력 반도체 소자(182-1 내지 182-4)를 포함할 수 있다. 도면에서 제2 전력 반도체 소자(182-1 내지 182-4)의 개수는 4개이지만, 이보다 더 많은 제2 전력 반도체 소자(182-1 내지 182-4)가 구비될 수 있다. 예컨대, 제2 전력 반도체 조립체(180-1, 180-2)은 2개의 전력 반도체 소자, 6개의 전력 반도체 소자, 8개의 전력 반도체 소자 등을 이용하여 패키지화될 수 있다.
제2 전력 반도체 조립체(180-1, 180-2)은 각각 상측에 복수의 제2 전력 반도체 소자(182-1 내지 182-4)의 복수의 제2 드레인 전극에 공통으로 연결된 제2 공통 드레인 패드(181)가 구비되고, 하측에 복수의 제2 전력 반도체 소자(182-1 내지 182-4)의 복수의 제2 소스 전극에 각각 연결된 복수의 제2 소스 패드(184-1, 184-2)가 구비될 수 있다. 이러한 경우, 제2 전력 반도체 조립체(180-1, 180-2)의 복수의 제2 공통 드레인 패드(181)는 제3 방열 패턴(130)에 대향하여 제3 방열 패턴(130)에 공통으로 연결될 수 있다. 제2 전력 반도체 조립체(180-1, 180-2)의 복수의 제2 소스 패드(184-1, 184-2)는 제2 방열 패턴(120)에 공통으로 연결될 수 있다.
제2 전력 반도체 조립체(180-1, 180-2)은 제1 방향(X)을 따라 제2 방열 패턴(120) 상에 배치될 수 있다. 도면에서 제2 전력 반도체 조립체(180-1, 180-2)의 개수는 2개이지만, 이보다 더 많은 제2 전력 반도체 조립체(180-1, 180-2)이 구비될 수 있다.
도 3을 참조하면, 제1 전력 반도체 조립체(170-1, 170-2)과 제2 전력 반도체 조립체(180-1, 180-2)은 제3 방열 패턴(130)을 매개로 하여 서로 직렬로 연결될 수 있다. 예컨대, 제1 전력 반도체 조립체(170-1, 170-2)의 복수의 제1 소스 패드(174-1 내지 174-4)는 제2 전력 반도체 조립체(180-1, 180-2)의 복수의 제2 공통 드레인 패드(181)는 제3 방열 패턴(130)에 공통으로 연결될 수 있다. 이러한 경우, 제3 방열 패턴(130)은 출력 전압을 출력하기 위한 노드(도 2의 N1, N2 또는 N3)로서 사용될 수 있다. 이러한 경우, 제1 전력 반도체 조립체(170-1, 170-2)에 의해 제1 스위칭 소자(Q1)나 제1 암(100a)이 구성되고, 제2 전력 반도체 조립체(180-1, 180-2)에 의해 제2 스위칭 소자(Q2)나 제2 암(100b)이 구성될 수 있다. 제1 전력 반도체 조립체(170-1, 170-2)에 의해 제3 스위칭 소자(Q3)나 제1 암(100c이 구성되고, 제2 전력 반도체 조립체(180-1, 180-2)에 의해 제4 스위칭 소자(Q4)나 제4 암(100d)이 구성될 수 있다. 제1 전력 반도체 조립체(170-1, 170-2)에 의해 제5 스위칭 소자(Q5)나 제5 암(100e)이 구성되고, 제2 전력 반도체 조립체(180-1, 180-2)에 의해 제6 스위칭 소자(Q6)나 제2 암(100f)이 구성될 수 있다.
제1 공통 드레인 패드(171)와 제2 공통 드레인 패드(181)는 금속층, 방열층, 지지층, 지지부, 지지 부재 등으로 불릴 수 있다. 제1 공통 드레인 패드(171)와 제2 공통 드레인 패드(181)는 리드 프레임을 이용하여 제작될 수 있다. 예컨대, 리드 프레임은 구리(Cu)/몰리브덴(Mo)/구리(Cu)의 3층 구조를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 제1 공통 드레인 패드(171)와 제2 공통 드레인 패드(181)는 각각 스페이서를 이용하여 구비될 수 있다. 스페이서는 구리(Cu)로 형성될 수 있다. 제1 공통 드레인 패드(171)와 제2 공통 드레인 패드(181)는 각각 기판을 이용하여 구비될 수 있다.
한편, 본 개시의 제1 측면에 따른 전력 반도체 모듈(100)은 제4 방열 패턴(140), 제5 방열 패턴(150) 등을 포함할 수 있다. 제1 방열 패턴(100) 내지 제5 방열 패턴(150)에 의해 제1 전력 반도체 조립체(170-1, 170-2) 및 제2 전력 반도체 조립체(180-1, 180-2)를 구비하기 위한 방열판 구조가 구성될 수 있다.
제4 방열 패턴(140)과 제5 방열 패턴(150)은 각각 제1 방열 패턴(110), 제2 방열 패턴(120) 및 제3 방열 패턴(130)으로 공급되는 고전압보다 작은 전압을 공급하는 소프트 배선을 포함할 수 있다. 제4 방열 패턴(140)은 제1 전력 반도체 조립체(170-1, 170-2)의 복수의 제1 전력 반도체 소자(172-1 내지 172-4)의 온/오프를 제어하는 제1 게이트 신호를 공급할 수 있다. 제5 방열 패턴(150)은 제2 전력 반도체 조립체(180-1, 180-2)의 복수의 제2 전력 반도체 소자(182-1 내지 182-4)의 온/오프를 제어하는 제2 게이트 신호를 공급할 수 있다. 게이트 신호는 스위칭 신호, 제어 신호, 스위칭 제어 신호 등으로 불릴 수 있다.
제4 방열 패턴(140)은 제1 방열 패턴(110)과 수직으로 중첩되고 제1 방향(X)을 따라 제3 방열 패턴(130)과 나란하게 배치될 수 있다. 제4 방열 패턴(140)은 제1 방향(X)을 따라 제3 방열 패턴(130)과 나란하게 배치될 수 있다.
제4 방열 패턴(140)은 제1 전력 반도체 조립체(170-1, 170-2)과 전기적으로 연결될 수 있다. 도 4a 및 도 4b에 도시한 바와 같이, 제1 전력 반도체 조립체(170-1)은 상측에 복수의 제1 전력 반도체 소자(172-1 내지 172-4)의 복수의 제1 게이트 전극(330, 370)에 공통으로 연결된 제1 공통 게이트 패드(173)가 구비될 수 있다. 제1 게이트 전극(330, 370) 상에 제1 게이트 컨택(341, 381)이 배치되는 경우, 제1 공통 게이트 패드(173)는 제1 게이트 컨택(341, 381)에 연결될 수 있다.
제1 공통 게이트 패드(173)는 제1 전력 반도체 조립체(170-1)의 상측의 중심에 위치될 수 있다. 이를 위해, 복수의 제1 전력 반도체 소자(172-1 내지 172-4)의 복수의 제1 게이트 전극(330, 370)은 제1 전력 반도체 조립체(170-1)의 상측의 중심에 인접하여 배치될 수 있다. 제1 공통 게이트 패드(173)는 제1 전력 반도체 조립체(170-1)의 상측의 중심에 인접하여 배치된 복수의 제1 게이트 전극(330, 370)과 수직으로 중첩되고, 복수의 제1 게이트 전극(330, 370)의 상면들 상에 접할 수 있다.
도 3 및 도 4a에 도시한 바와 같이, 복수의 제1 소스 패드(174-1 내지 174-4)는 제1 공통 게이트 패드(173)를 둘러쌀 수 있다. 제1 전력 반도체 조립체(170-1, 170-2)의 복수의 제1 공통 게이트 패드(173)는 제4 방열 패턴(140)에 공통으로 연결될 수 있다. 제4 방열 패턴(140)로부터 공급된 제1 게이트 신호는 제1 전력 반도체 조립체(170-1, 170-2)의 복수의 제1 공통 게이트 패드(173)를 통해 복수의 제1 전력 반도체 소자(172-1 내지 172-4)로 공급되어, 복수의 제1 전력 반도체 소자(172-1 내지 172-4)가 온/오프될 수 있다.
제5 방열 패턴(150)은 제3 방열 패턴(130)과 수직으로 중첩되고 제1 방향(X)을 따라 제2 방열 패턴(120)과 나란하게 배치될 수 있다. 이러한 경우, 제1 방열 패턴(110), 제2 방열 패턴(120) 및 제5 방열 패턴(150)은 제1 방향(X)을 따라 서로 나란하게 배치되고, 제2 방열 패턴(120)은 제1 방열 패턴(110)과 제5 방열 패턴(150) 사이에 배치될 수 있다.
제5 방열 패턴(150)은 제2 전력 반도체 조립체(180-1, 180-2)과 전기적으로 연결될 수 있다. 제2 전력 반도체 조립체(180-1, 180-2)은 각각 하측에 각각 복수의 제2 전력 반도체 소자(182-1 내지 182-4)의 복수의 제2 게이트 전극에 공통으로 연결된 제2 공통 게이트 패드(183)가 구비될 수 있다. 제2 게이트 전극 상에 제2 게이트 컨택이 배치되는 경우, 제2 공통 게이트 패드(183)는 제2 게이트 컨택에 연결될 수 있다.
제2 공통 게이트 패드(183)는 제2 전력 반도체 조립체(180-1, 180-2)의 상측의 중심에 위치될 수 있다. 이를 위해, 복수의 제2 전력 반도체 소자(182-1 내지 182-4)의 복수의 제2 게이트 전극은 제2 전력 반도체 조립체(180-1, 180-2)의 상측의 중심에 인접하여 배치될 수 있다. 제2 공통 게이트 패드(183)는 제2 전력 반도체 조립체(180-1, 180-2)의 상측의 중심에 인접하여 배치된 복수의 제2 게이트 전극과 수직으로 중첩되고, 복수의 제2 게이트 전극의 상면들 상에 접할 수 있다.
도 3을 참조하면, 복수의 제2 소스 패드(184-1 내지 184-4)는 제2 공통 게이트 패드(183)를 둘러쌀 수 있다. 제2 전력 반도체 조립체(180-1, 180-2)의 복수의 제2 공통 게이트 패드(183)는 제5 방열 패턴(150)에 공통으로 연결될 수 있다. 제5 방열 패턴(150)로부터 공급된 제2 게이트 신호는 제2 전력 반도체 조립체(180-1, 180-2)의 복수의 제2 공통 게이트 패드(183)를 통해 복수의 제2 전력 반도체 소자(182-1 내지 182-4)로 공급되어, 복수의 제2 전력 반도체 소자(182-1 내지 182-4)가 온/오프될 수 있다.
한편, 제4 방열 패턴(140)은 제1 전력 반도체 조립체(170-1, 170-2) 각각의 복수의 제1 소스 패드(174-1 내지 174-4) 사이에서 제2 방향(Y)으로 연장된 복수의 제1 연장 방열 패턴(141)을 포함할 수 있다. 제1 연장 방열 패턴(141)은 복수의 제1 소스 패드(174-1 내지 174-4) 사이에서 제2 방향(Y)으로 연장되어 제1 공통 게이트 패드(173)에 전기적으로 연장될 수 있다. 제1 연장 방열 패턴(141)은 제1 공통 게이트 패드(173)와 수직으로 중첩되고 제1 공통 게이트 패드(173)의 상면에 접할 수 있다.
제5 방열 패턴(150)은 제2 전력 반도체 조립체(180-1, 180-2) 각각의 복수의 제2 소스 패드(184-1 내지 184-4) 사이에서 제2 방향(Y)으로 연장된 복수의 제2 연장 방열 패턴(151)을 포함할 수 있다. 제2 연장 방열 패턴(151)은 복수의 제2 소스 패드(184-1 내지 184-4) 사이에서 제2 방향(Y)으로 연장되어 제2 공통 게이트 패드(183)에 전기적으로 연장될 수 있다. 제2 연장 방열 패턴(151)은 제2 공통 게이트 패드(183)와 수직으로 중첩되고 제2 공통 게이트 패드(183)의 상면에 접할 수 있다.
복수의 제1 연장 방열 패턴(141)과 복수의 제2 연장 방열 패턴(151)은 서로 반대 방향으로 연장 형성될 수 있다. 예컨대, 복수의 제1 연장 방열 패턴(141)은 음(-)의 제2 방향(Y)을 따라 제1 전력 반도체 조립체(170-1, 170-2)의 복수의 제1 공통 게이트 패드(173)를 향해 연장되고, 복수의 제2 연장 방열 패턴(151)은 양(+)의 제2 방향(Y)을 따라 제2 전력 반도체 조립체(180-1, 180-2)의 복수의 제2 공통 게이트 패드(183)를 향해 연장될 수 있다.
한편, 다시 도 3을 참조하면, 본 개시의 제1 측면에 따른 전력 반도체 모듈(100)은 제1 터미널(161), 제2 터미널(162), 제3 터미널(163), 제4 터미널(164), 제5 터미널(165) 등을 포함할 수 있다.
제1 터미널(161)은 제1 방열 패턴(110)의 끝단과 수직으로 중첩되고 제1 방열 패턴(110)의 상측에 전기적으로 연결될 수 있다. 제1 터미널(161)은 외부에서 입력 전압(또는 파워 전압)을 제1 전력 반도체 조립체(170-1, 170-2)의 복수의 제1 전력 반도체 소자(172-1 내지 172-4)의 복수의 제1 드레인 전극(도 4b의 320, 360)으로 공급하는 입력 터미널일 수 있다.
제2 터미널(162)은 제2 방열 패턴(120)의 끝단과 수직으로 중첩되고 제2 방열 패턴(120)의 상측에 전기적으로 연결될 수 있다. 제2 터미널(162)은 외부에서 입력 전압(또는 파워 전압)을 제2 전력 반도체 조립체(180-1, 180-2)의 복수의 제2 전력 반도체 소자(182-1 내지 182-4)의 복수의 제2 소스 전극으로 공급하는 입력 터미널일 수 있다.
제3 터미널(163)은 제3 방열 패턴(130)의 끝단과 수직으로 중첩되고 제3 방열 패턴(130)의 상측에 전기적으로 연결될 수 있다. 전술한 바와 같이, 제1 전력 반도체 조립체(170-1, 170-2)의 복수의 제1 소스 패드(174-1 내지 174-4)와 제2 전력 반도체 조립체(180-1, 180-2)의 복수의 제2 공통 드레인 패드(181)가 제3 방열 패턴(130)에 공통으로 연결될 수 있다. 이에 따라, 제1 전력 반도체 조립체(170-1, 170-2)의 복수의 제1 소스 패드(174-1 내지 174-4)와 제2 전력 반도체 조립체(180-1, 180-2)의 복수의 제2 공통 드레인 패드(181)가 제3 방열 패턴(130)을 통해 제3 터미널(163)에 공통으로 연결될 수 있다. 제3 터미널(163)은 출력 전압을 외부로 출력하는 출력 터미널일 수 있다. 제1 전력 반도체 조립체(170-1, 170-2)의 복수의 제1 전력 반도체 소자(172-1 내지 172-4) 각각과 제2 전력 반도체 조립체(180-1, 180-2)의 복수의 제2 전력 반도체 소자(182-1 내지 182-4) 각각이 온/오프됨에 따라 제1 터미널(161)과 제2 터미널(162)을 통해 입력된 입력 전압을 바탕으로 출력 전압이 생성될 수 있다. 상기 생성된 출력 전압은 제3 터미널(163)을 통해 외부로 출력될 수 있다.
도면에는 제2 터미널(162)이 제1 터미널(161)과 제3 터미널(163) 사이에 배치되는 것으로 도시되고 있지만, 제3 터미널(163)이 제1 터미널(161)과 제2 터미널(162) 사이에 배치될 수도 있다. 도시되지 않았지만, 제3 터미널(163)은 제2 터미널(162)이 연결된 제2 방열 패턴(120)의 일측의 반대편, 즉 타측에 위치될 수도 있다.
제4 터미널(164)은 제4 방열 패턴(140)의 끝단과 수직으로 중첩되고 제4 방열 패턴(140)의 하측에 전기적으로 연결될 수 있다. 제4 터미널(164)은 외부에서 제1 게이트 신호를 제1 전력 반도체 조립체(170-1, 170-2)의 복수의 제1 전력 반도체 소자(172-1 내지 172-4)의 복수의 제1 게이트 전극(도 4b의 330, 370)으로 공급하는 제어 터미널일 수 있다.
제5 터미널(165)은 제5 방열 패턴(150)의 끝단과 수직으로 중첩되고, 제5 방열 패턴(150)의 상측에 전기적으로 연결될 수 있다. 제5 터미널(165)은 외부에서 제2 게이트 신호를 제2 전력 반도체 조립체(180-1, 180-2)의 복수의 제2 전력 반도체 소자(182-1 내지 182-4)의 복수의 제2 게이트 전극으로 공급하는 제어 터미널일 수 있다.
도면에는 제4 터미널(164)이 제1 터미널(161)이 연결된 제1 방열 패턴(110)의 일측의 반대편, 즉 타측에 위치되고, 제5 터미널(165)이 제2 터미널(162)이 연결된 제2 방열 패턴(120)의 타측에 위치된다. 도시되지 않았지만, 제4 터미널(164)이 제1 방열 패턴(110)의 일측에 위치되거나 제5 터미널(165)이 제2 방열 패턴(120)의 일측에 위치될 수도 있다.
본 개시에 따르면, 각각 복수의 전력 반도체 소자들을 패키지화한 복수의 전력 반도체 조립체를 이용함으로써, 방열 패턴의 개수를 최소화하여 구조를 단순화하고 방열 패턴들의 점유 면적을 줄일 수 있다.
본 개시에 따르면, 전력 반도체 조립체가 복수의 전력 반도체 소자의 복수의 게이트 전극에 공통으로 연결된 공통 게이트 패드를 포함할 수 있다. 이에 따라, 공통 게이트 패드의 사이즈가 증가되어, 접합 불량이나 탈착 불량이 방지되어 수율이 높아질 수 있다.
본 개시에 따르면, 전력 반도체 조립체가 복수의 전력 반도체 소자의 복수의 드레인 전극에 공통으로 연결된 공통 드레인 패드를 포함할 수 있다. 공통 드레인 패드는 복수의 전력 반도체 소자 각각의 사이즈에 대응하는 사이즈를 가질 수 있다. 이에 따라, 공통 드레인 패드의 사이즈가 증가되어, 우수한 전극 특성뿐만 아니라 우수한 열 방출 특성을 얻을 수 있다.
본 개시에 따르면, 복수의 전력 반도체 소자들을 패키지화한 전력 반도체 조립체를 통해 고객이 원하는 개수의 전력 반도체 소자들이 포함된 전력 반도체 조립체가 보다 수월하게 얻음으로써, 전력 반도체 조립체의 제조에 대한 자유도가 극대화될 수 있다.
한편, 도 4b에 도시한 바와 같이, 몰딩층(175)은 제1 공통 드레인 패드(171) 상에서 복수의 제1 전력 반도체 소자(172-1 내지 172-4)를 둘러싸도록 배치될 수 있다.
몰딩층(175)에 의해 복수의 제1 전력 반도체 소자(172-1 내지 172-4)는 외부에 노출되지 않을 수 있다. 몰딩층(175)은 절연 성능이 우수한 수지 재질로 형성될 수 있다. 예컨대, 몰딩층(175)은 EMC(Epoxy Molding Compound) 몰딩 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. EMC 몰딩 재질은 복수의 제1 전력 반도체 소자(172-1 내지 172-4)를 열, 수분, 충격, 절연 파괴 등으로부터 보호하는 밀봉 재질일 수 있다.
한편, 기존에 전력 반도체 모듈을 구현하는데 사용된 전력 반도체 소자는 그 둘레에 몰딩층(175)이 배치되지 않았다. 따라서, 해당 전력 반도체 소자에 대한 1,200V 이상의 고전압 테스트시 불꽃이 튀어 해당 고전압 테스트가 수행될 수 없었다. 따라서, 고전압 테스트가 수행되지 않은 전력 반도체 소자들을 이용하여 전력 반도체 모듈이 구현되는 경우, 전력 반도체 소자의 내압이나 정격 불량으로 인한 파손 등과 같은 잠정적인 리스크가 항상 존재하여 제품 신뢰성이 저하되는 문제가 있다.
하지만, 본 개시에 따르면, 복수의 제1 전력 반도체 소자(172-1 내지 172-4)가 몰딩층(175)에 의해 둘러싸인 전력 반도체 조립체가 제작됨으로써, 1,200V 이상의 고전압 테스트가 수행되더라도 불꽃이 튀지 않아 완전한 테스트가 가능하다. 따라서, 완전한 테스트를 거친 복수의 전력 반도체 조립체를 이용하여 본 개시의 제1 측면에 따른 전력 반도체 모듈(100)가 구현될 수 있다. 따라서, 본 개시의 제1 측면에 따른 전력 반도체 모듈(100)의 복수의 전력 반도체 조립체 각각에 포함된 복수의 제1 전력 반도체 소자(172-1 내지 172-4)는 완전한 테스트를 거쳤기 때문에, 제1 전력 반도체 소자(172-1 내지 172-4)의 내압이나 정격 불량으로 인한 파손 등과 같은 잠정적인 리스크가 원천적으로 차단되어 제품 신뢰성이 향상될 수 있다.
아울러, 복수의 제1 전력 반도체 소자(172-1 내지 172-4)가 몰딩층(175)에 의해 둘러싸인 전력 반도체 조립체를 복수개 이용하여 본 개시의 제1 측면에 따른 전력 반도체 모듈(100)을 제조하는 공정시, 복수의 제1 전력 반도체 소자(172-1 내지 172-4)가 외부에 노출되지 않아, 이물이나 먼지 등에 의한 전기적인 쇼트가 방지되어, 수율이 높아질 수 있다.
복수의 제1 게이트 컨택(341, 381)은 절연층(343, 383)을 관통하여 복수의 제1 게이트 전극(330, 370)에 전기적으로 연결되고, 복수의 제1 소스 컨택(342, 383)은 절연층(343, 383)을 관통하여 복수의 제1 소스 전극(340, 380)에 전기적으로 연결될 수 있다. 예컨대, 제1 게이트 컨택(341, 381) 및 복수의 제1 소스 컨택(342, 383)은 각각 절연층(343, 383)에 형성된 복수의 비아를 통해 복수의 제1 게이트 전극(330, 370) 및 복수의 제1 소스 전극(340, 380)에 전기적으로 연결될 수 있다.
제1 공통 게이트 패드(173)는 복수의 제1 게이트 컨택(341, 381)에 공통으로 연결되고, 복수의 제1 소스 패드(174-1 내지 174-4)는 각각 복수의 제1 소스 컨택(342, 383)에 전기적으로 연결될 수 있다.
절연층(178)은 복수의 제1 전력 반도체 소자(172-1, 172-2)를 열, 수분 등으로부터 보호하므로, 패시베이션층으로 불릴 수 있다. 절연층(178)은 무기 절연 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 도시되지 않았지만, 제2 전력 반도체 조립체(180-1, 180-2)의 구조는 도 4a 및 도 4b에 도시한 제1 전력 반도체 조립체(170-1, 170-2)의 구조와 동일하므로, 도 4a 및 도 4b에 도시한 제1 전력 반도체 조립체(170-1, 170-2)의 구조로부터 용이하게 이해될 수 있다.
도 5a는 본 개시의 제2 측면에 따른 제1 전력 반도체 조립체를 도시한 평면도이다. 도 5b는 도 5a의 제1 전력 반도체 조립체를 B-B' 라인을 따라 절단한 단면도이다.
본 개시의 제2 측면은 제1 공통 게이트 패드(173)의 형상을 제외하고 본 개시의 제1 측면(도 4a 및 도 4b)와 유사할 수 있다. 본 개시의 제2 측면에서 본 개시의 제1 측면(도 4a 및 도 4b)과 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호가 부여되고, 상세한 설명이 생략된다.
도 5a 및 도 5b에 도시한 바와 같이, 제1 전력 반도체 조립체(170-1)은 제1 공통 게이트 패드(173), 복수의 제1 전력 반도체 소자(172-1 내지 172-4), 제1 공통 게이트 패드(173), 복수의 제1 소스 패드(174-1 내지 174-4) 등을 포함할 수 있다.
제1 공통 게이트 패드(173)는 인접하는 소스 패드 사이에서 제2 방향(Y)을 따라 길게 배치될 수 있다. 제1 공통 게이트 패드(173)는 바(bar) 형상을 가질 수 있다. 제1 공통 게이트 패드(173)는 제1 전력 반도체 조립체(170-1)의 일측으로 치우지도록 배치됨으로써, 제4 방열 패턴(도 3의 140)의 제1 연장 방열 패턴(141)과 용이하게 연결될 수 있다.
복수의 연장 패드(173-1 내지 173-4)는 제1 공통 게이트 패드(173)로부터 분기될 수 있다.
제1 연장 패드(173-1)와 제2 연장 패드(173-2)는 제1 공통 게이트 패드(173)의 일측에 위치되고, 제3 연장 패드(173-3)와 제4 연장 패드(173-4)는 제1 공통 게이트 패드(173)의 타측에 위치될 수 있다.
제1 연장 패드(173-1)와 제2 연장 패드(173-2)는 제1 방향(X)을 따라 제1 공통 게이트 패드(173)로부터 서로 멀어지도록 연장될 수 있다. 제1 연장 패드(173-1)의 끝단은 제1-1 전력 반도체 소자의 제1-1 게이트 전극과 수직으로 중첩되고, 제1-1 게이트 전극의 상면에 전기적으로 연결될 수 있다. 제2 연장 패드(173-2)의 끝단은 제1-2 전력 반도체 소자의 제1-2 게이트 전극과 수직으로 중첩되고, 제1-2 게이트 전극의 상면에 전기적으로 연결될 수 있다.
제3 연장 패드(173-3)와 제4 연장 패드(173-4)는 제1 방향(X)을 따라 제1 공통 게이트 패드(173)로부터 서로 멀어지도록 연장될 수 있다. 제3 연장 패드(173-3)의 끝단은 제1-3 전력 반도체 소자의 제1-3 게이트 전극과 수직으로 중첩되고, 제1-3 게이트 전극의 상면에 전기적으로 연결될 수 있다. 제4 연장 패드(173-4)의 끝단은 제1-4 전력 반도체 소자의 제1-4 게이트 전극과 수직으로 중첩되고, 제1-4 게이트 전극의 상면에 전기적으로 연결될 수 있다.
도 5a 및 도 5b에 도시된 제1 전력 반도체 조립체(170-1)이 도 3에 도시된 제1 방열 패턴(110) 상에 배치되는 경우, 제4 방열 패턴(140)은 일측이 제2 방향(Y)으로 연장되어 제1 공통 게이트 패드(173)와 수직으로 중첩된 제1 연장 방열 패턴(141)에 전기적으로 연결될 수 있다.
도시되지 않았지만, 도 5a 및 도 5b에 도시된 제1 전력 반도체 조립체(170-1)의 구조와 동일한 제2 전력 반도체 조립체(180-1, 180-2)이 도 3에 도시된 제2 방열 패턴(120) 상에 배치되는 경우, 제5 방열 패턴(150)은 일측이 제2 방향(Y)으로 연장되어 제2 공통 게이트 패드(183)와 수직으로 중첩된 제2 연장 방열 패턴(151)에 전기적으로 연결될 수 있다.
도시되지 않았지만, 제2 전력 반도체 조립체(180-1, 180-2)의 구조는 도 5a 및 도 5b에 도시한 제1 전력 반도체 조립체(170-1)의 구조와 동일하므로, 도 5a 및 도 5b에 도시한 제1 전력 반도체 조립체(170-1)의 구조로부터 용이하게 이해될 수 있다.
도 6a는 본 개시의 제3 측면에 따른 제1 전력 반도체 조립체를 도시한 평면도이다. 도 6b는 도 6a의 제1 전력 반도체 모듈을 C-C' 라인을 따라 절단한 단면도이다.
본 개시의 제3 측면은 절연층(179), 제1 확장 공통 게이트 패드(176) 및 제1 공통 소스 패드(177)를 제외하고 본 개시의 제2 측면(도 5a 및 도 5b)와 유사할 수 있다. 본 개시의 제3 측면에서 본 개시의 제2 측면(도 5a 및 도 5b)과 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호가 부여되고, 상세한 설명이 생략된다.
한편, 도 5c는 도 5a에 도시된 제1 전력 반도체 조립체의 변형 예시로서의 평면도이다.
도 5c에 도시된 제1 전력 반도체 조립체(170-1')는 제1 공통 게이트 패드(173) 및 연결부(187)을 제외하고 도 5a에 도시된 제1 전력 반도체 조립체(170-1)와 동일할 수 있다.
도 5a에 도시한 바와 같이, 제1 공통 게이트 패드(173)는 제1 전력 반도체 조립체(170-1)의 일측으로 치우치도록 배치될 수 있다. 이에 반해, 도 5c에 도시된 바와 같이, 제1 공통 게이트 패드(173)는 제1 전력 반도체 조립체(170-1')의 일측에 치우치지 않고 중심 영역에 배치될 수 있다. 예컨대, 제1 공통 게이트 패드(173)의 일측 끝단과 제1 전력 반도체 조립체(170-1')의 일측 끝단 사이의 거리는 제1 공통 게이트 패드(173)의 타측 끝단과 제1 전력 반도체 조립체(170-1')의 타측 끝단 사이의 거리와 동일할 수 있다. 이러한 경우, 제1 공통 게이트 패드(173)의 복수의 연장 패드(173-1 내지 173-4)는 그 양 끝단에서 복수의 제1 전력 반도체 소자(172-1 내지 172-4)의 복수의 제1 소스 패드(174-1 내지 174-4) 각각의 중심으로 연장되어, 제1 전력 반도체 조립체(170-1')를 구성하는 복수의 제1 전력 반도체 소자의 복수의 제1 게이트 전극에 전기적으로 연결될 수 있다.
연결부(187)는 제1 공통 게이트 패드(173)를 제4 방열 패턴(140)에 전기적으로 연결시킬 수 있다. 연결부(187)는 제1 공통 게이트 패드(173)의 중심 영역에 전기적으로 연결될 수 있다. 연결부(187)는 제1 공통 게이트 패드(173)의 중심 영역으로부터 인접하는 전력 반도체 소자(172-2, 172-4) 사이를 통해 연장될 수 있다. 연결부(187)의 연장 방향은 제1 공통 게이트 패드(173)의 길이 방향(Y 방향)에 수직인 방향(X 방향)일 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 연결부(187)이 생략되고, 제4 방열 패턴(140)이 인접하는 전력 반도체 소자(172-2, 172-4) 사이를 통해 제1 공통 게이트 패드(173)에 직접 연결될 수도 있다.
도 5d는 도 5a에 도시된 제1 전력 반도체 조립체의 또 다른 변형 예시로서의 평면도이다.
도 5d에 도시된 제1 전력 반도체 조립체(170-1”)는 제1 공통 게이트 패드(173)를 제외하고 도 5a에 도시된 제1 전력 반도체 조립체(170-1)와 동일할 수 있다.
도 5a에 도시한 바와 같이, 제1 공통 게이트 패드(173)는 제1 전력 반도체 조립체(170-1)의 일측으로 치우치도록 배치될 수 있다. 이에 반해, 도 5d에 도시된 바와 같이, 제1 공통 게이트 패드(173)는 제1 전력 반도체 조립체(170-1”)의 중심 영역에 배치될 수 있다. 제1 공통 게이트 패드(173)는 제1 전력 반도체 조립체(170-1”)의 중심 영역에서 복수의 제1 전력 반도체 소자(172-1 내지 172-4)의 복수의 제1 게이트 전극(미도시)과 수직으로 중첩되도록 배치될 수 있다. 예컨대, 제1 공통 게이트 패드(173)의 중심에서 복수의 제1 전력 반도체 소자(172-1 내지 172-4)의 각 제1 게이트 전극까지의 거리는 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 공통 게이트 패드(173)의 제1 영역은 제1 전력 반도체 소자(172-1)의 제1 게이트 전극과 수직으로 중첩되고, 제1 공통 게이트 패드(173)의 제2 영역은 제1 전력 반도체 소자(172-2)의 제1 게이트 전극과 수직으로 중첩될 수 있다. 아울러, 제1 공통 게이트 패드(173)의 제3 영역은 제1 전력 반도체 소자(172-3)의 제1 게이트 전극과 수직으로 중첩되고, 제1 공통 게이트 패드(173)의 제4 영역은 제1 전력 반도체 소자(172-4)의 제1 게이트 전극과 수직으로 중첩될 수 있다.
도시되지 않았지만, 연결부가 제1 공통 게이트 패드(173)를 제4 방열 패턴(140)에 전기적으로 연결시킬 수 있다. 연결부가 제1 공통 게이트 패드(173)의 중심 영역으로부터 인접하는 전력 반도체 소자(172-2, 172-4) 사이를 통해 X 방향을 따라 연장될 수 있지만, 이에 대해서는 한정하지 않는다.
도 6a 및 도 6b에 도시한 바와 같이, 제1 전력 반도체 조립체(170-1)은 제1 공통 게이트 패드(173), 복수의 제1 전력 반도체 소자(172-1 내지 172-4), 제1 공통 게이트 패드(173), 복수의 제1 소스 패드(174-1, 174-2), 절연층(178, 179), 제1 확장 공통 게이트 패드(176) 및 제1 공통 소스 패드(177) 등을 포함할 수 있다.
절연층(179)이 제1 공통 게이트 패드(173)와 복수의 제1 소스 패드(174-1, 174-2) 상에 배치될 수 있다. 제1 확장 공통 게이트 패드(176)와 제1 공통 소스 패드(177)가 절연층(179) 상에 배치될 수 있다. 제1 확장 공통 게이트 패드(176)는 절연층(179)을 관통하여 제1 공통 게이트 패드(173)에 전기적으로 연결될 수 있다. 제1 공통 소스 패드(177)는 절연층(179)을 관통하여 복수의 제1 소스 패드(174-1, 174-2)에 공통으로 연결될 수 있다.
제1 확장 공통 게이트 패드(176)는 제1 공통 게이트 패드(173)의 사이즈보다 큰 사이즈를 가질 수 있다. 예컨대, 제1 확장 공통 게이트 패드(176)는 제1 공통 게이트 패드(173)와 수직으로 중첩될 뿐만 아니라 인접하는 제1 소스 패드(174-1, 174-2)들과 수직으로 중첩될 수 있다.
제1 확장 공통 게이트 패드(176)의 사이즈가 증가되므로, 제4 방열 패턴(140)과 제1 확장 공통 게이트 패드(176) 간의 컨택 면적이 증가되어 접합 불량이 발생되지 않을 뿐만 아니라 접합 강도가 훨씬 커져 탈착과 같은 불량이 방지될 수 있다. 이와 같이, 접합 불량이나 탈착 불량이 방지되어, 수율이 높아질 수 있다.
제1 공통 소스 패드(177)는 복수의 제1 소스 패드(174-1, 174-2)와 수직으로 중첩되고 복수의 제1 소스 패드(174-1, 174-2)와 전기적으로 연결될 수 있다. 제1 공통 소스 패드(177)는 제1 공통 게이트 패드(173)와 수직으로 중첩될 수 있다.
도시되지 않았지만, 제2 전력 반도체 조립체(180-1, 180-2)의 구조는 도 6a 및 도 6b에 도시한 제1 전력 반도체 조립체(170-1)의 구조와 동일하므로, 도 6a 및 도 6b에 도시한 제1 전력 반도체 조립체(170-1)의 구조로부터 용이하게 이해될 수 있다.
도 7a 내지 도 7f는 본 개시에 따른 전력 반도체 조립체의 제조 공정도이다. 도 7a 내지 도 7f는 도 4b나 도 5b에 도시된 제1 전력 반도체 조립체(170-1)의 제조 공정을 도시하는 것으로서, 제2 전력 반도체 조립체(180-1, 180-2)의 제조 공정 또한 동일하게 적용될 수 있다.
도 7a에 도시한 바와 같이, 제1 공통 드레인 패드(171)가 마련될 수 있다. 제1 공통 드레인 패드(171)는 전기 전도도가 우수한 금속 재질로 형성될 수 있다.
도 7b에 도시한 바와 같이, 제1 공통 드레인 패드(171) 상에 복수의 제1 전력 반도체 소자(172-1 내지 172-4)가 접합될 수 있다. 예컨대, 소결(sintering) 공정을 이용하여 복수의 제1 전력 반도체 소자(172-1 내지 172-4)가 제1 공통 드레인 패드(171) 상에 접합될 수 있다. 소정 공정을 위해 은 페이스트와 같은 접합제가 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
도 7c에 도시한 바와 같이, EMC 몰딩 공정을 이용하여 복수의 제1 전력 반도체 소자(172-1 내지 172-4) 상에 몰딩층(175)이 형성될 수 있다. 이후, 도 7d에 도시한 바와 같이, EMC 그라인딩 공정을 이용하여 복수의 제1 전력 반도체 소자(172-1 내지 172-4) 상의 몰딩층(175)이 제거될 수 있다. 이에 따라, 제1 게이트 컨택(341, 381)의 상면과 몰딩층(175)의 상면 또는 제1 소스 컨택(342, 383)의 상면과 몰딩층(175)의 상면이 동일 수평 선 상에 위치되도록 몰딩층(175)의 상측이 제거될 수 있다. 도 7c에 도시된 바와 달리, 제1 게이트 컨택(341, 381)의 형성 공정과 제1 소스 컨택(342, 383)의 형성 공정은 도 7c에 도시된 오버 몰딩 공정을 통한 몰딩층(175)의 형성 후에 진행될 수도 있다.
도 7e 및 도 7f에 도시한 바와 같이, 절연층(178), 제1 공통 게이트 패드(173) 및 복수의 제1 소스 패드(174-1, 174-2)가 형성될 수 있다. 예컨대, 절연층(178)이 먼저 형성된 후, 절연층(178)을 마스크로 하여 스퍼터링 및/또는 전기 도금 공정이 수행되어 제1 공통 게이트 패드(173) 및 복수의 제1 소스 패드(174-1, 174-2)가 형성될 수 있다. 제1 공통 게이트 패드(173) 및 복수의 제1 소스 패드(174-1, 174-2)가 형성될 영역을 제외한 나머지 영역 상에 절연층(178)이 형성될 수 있다. 제1 공통 게이트 패드(173) 및 복수의 제1 소스 패드(174-1, 174-2)는 절연층(178)에 의해 둘러싸일 수 전술한 바와 같이, 제1 공통 게이트 패드(173) 및 복수의 제1 소스 패드(174-1, 174-2) 각각의 사이즈가 확장될 수 있다. 절연층(178)의 레이아웃에 의해 제1 공통 게이트 패드(173) 및 복수의 제1 소스 패드(174-1, 174-2) 각각의 사이즈가 자유롭게 조절될 수 있다.
한편, 절연층(178)은 복수의 제1 전력 반도체 소자(172-1 내지 172-4)를 열, 수분 등으로부터 보호하므로, 패시베이션층으로 불릴 수 있다. 절연층(178)은 무기 절연 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 도 7f에 도시된 제1 공통 게이트 패드(173) 및 복수의 제1 소스 패드(174-1, 174-2) 상에 절연층(도 6b의 179), 제1 확장 공통 게이트 패드(176) 및 제1 공통 소스 패드(177)가 추가로 형성됨으로써, 도 6b에 도시된 제1 전력 반도체 조립체(170-1)이 제조될 수 있다.
도 8은 본 개시의 제2 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.
도 8을 참조하면, 본 개시의 제2 측면에 따른 전력 반도체 모듈(200)는 제1 기판(210), 제2 기판(220), 제1 전력 반도체 조립체(230), 제2 전력 반도체 조립체(240), 터미널(250) 등을 포함할 수 있다.
제1 전력 반도체 조립체(230)은 하측에 배치된 제1 공통 드레인 패드(231)과 상측에 배치된 제1 공통 게이트 패드(237) 및 제1 공통 소스 패드(239)를 포함할 수 있다. 제2 전력 반도체 조립체(240)은 상측에 배치된 제2 공통 드레인 패드(241)과 하측에 배치된 제2 공통 게이트 패드(247) 및 제2 공통 소스 패드(249)를 포함할 수 있다.
제1 전력 반도체 조립체(230)은 도 3에 도시된 제1 전력 반도체 조립체(170-1, 170-2)과 동일하고, 제2 전력 반도체 조립체(240)은 도 3에 도시된 제2 전력 반도체 조립체(180-1, 180-2)과 동일할 수 있다. 터미널(250)은 도 3에 도시된 제1 터미널(161) 내지 제5 터미널(165)을 포함할 수 있다.
한편, 제1 기판(210)은 제1 방열 패턴(110), 제2 방열 패턴(120) 및 제5 방열 패턴(150)을 포함하고, 제2 기판(220)은 제3 방열 패턴(130) 및 제4 방열 패턴(140)을 포함할 수 있다. 제1 방열 패턴(110) 내지 제5 방열 패턴(150)은 각각 도 3에 도시된 제1 방열 패턴(110) 내지 제5 방열 패턴(150)과 동일할 수 있다.
제1 방열 패턴(110), 제2 방열 패턴(120) 및 제5 방열 패턴(150)은 제1 방향(X)을 따라 나란하게 제1 기판(210)에 배치되고, 제3 방열 패턴(130) 및 제4 방열 패턴(140)은 제1 방향(X)을 따라 나란하게 제2 기판(220)에 배치될 수 있다.
제1 기판(210)과 제2 기판(220)은 수직으로 중첩되고, 제1 전력 반도체 조립체(230)과 제2 전력 반도체 조립체(240)은 제1 기판(210)과 제2 기판(220) 사이에 배치될 수 있다. 제1 전력 반도체 조립체(230) 및 제2 전력 반도체 조립체(240)은 제1 기판(210) 및 제2 기판(220)에 전기적으로 연결될 수 있다.
제1 기판(210)은 제1 절연층(211), 제1 금속층(213) 및 제2 금속층(215)을 포함할 수 있다. 제1 기판(210)에서 제1 금속층(213)은 제1 절연층(211)의 상측 상에 배치되고 제2 금속층(215)은 제1 절연층(211)의 하측 상에 배치될 수 있다.
제2 기판(220)은 제2 절연층(221), 제3 금속층(223) 및 제4 금속층(225)을 포함할 수 있다. 제2 기판(220)에서 제3 금속층(223)은 제2 절연층(221)의 하측 상에 배치되고, 제4 금속층(225)은 제2 절연층(221)의 상측 상에 배치될 수 있다.
제1 절연층(211) 및 제2 절연층(221)은 무기 재질, 세라믹 재질, 알루미나 재질, 플라스틱 재질, 유리 재질 등으로 이루어질 수 있다.
제1 금속층(213) 및 제3 금속층(223)은 각각 전기 전도도가 우수한 금속 재질로 형성될 수 있다. 예컨대, 제1 금속층(213) 및 제3 금속층(223)은 각각 구리(Cu), 금(Au), 알루미늄(Al), 백금(Pt) 등으로 이루어진 단일층 구조이거나 다층 구조를 가질 수 있다.
제1 금속층(213)은 제1 방열 패턴(110), 제2 방열 패턴(120) 및 제5 방열 패턴(150)을 포함할 수 있다. 예컨대, 제1 절연층(211) 상에 금속막이 증착되고 패터닝됨으로써, 제1 방열 패턴(110), 제2 방열 패턴(120) 및 제5 방열 패턴(150)이 형성될 수 있다. 예컨대, 제1 절연층(211) 상에 리드 프레임이 접착되고 패터닝됨으로써, 제1 방열 패턴(110), 제2 방열 패턴(120) 및 제5 방열 패턴(150)이 형성될 수 있다.
제3 금속층(223)은 제3 방열 패턴(130) 및 제4 방열 패턴(140)을 포함할 수 있다. 예컨대, 제2 절연층(221) 상에 금속막이 증착되고 패터닝됨으로써, 제3 방열 패턴(130) 및 제4 방열 패턴(140)이 형성될 수 있다. 예컨대, 제2 절연층(221) 상에 리드 프레임이 접착되고 패터닝됨으로써, 제3 방열 패턴(130) 및 제4 방열 패턴(140)이 형성될 수 있다.
제1 기판(210) 및 제2 기판(220)에서 금속막이 패터닝되어 제1 방열 패턴(110) 내지 제5 방열 패턴(150)이 형성되므로, 제1 방열 패턴(110) 내지 제5 방열 패턴(150)은 각각 제1 회로 패턴 내지 제5 회로 패턴으로 불릴 수 있다.
제2 금속층(215) 및 제4 금속층(225)은 제1 전력 반도체 조립체(230)과 제2 전력 반도체 조립체(240)로부터 발생된 열을 신속히 외부로 방출하는 역할을 할 수 있다. 따라서, 제2 금속층(215) 및 제4 금속층(225)은 방열 특성이 우수한 재질로 형성될 수 있다. 예컨대, 제2 금속층(215) 및 제4 금속층(225)은 각각 알루미늄(Al)이나 알루미늄 합금일 수 있지만, 이에 대해서는 한정하지 않는다. 제1 금속층(213), 제2 금속층(215). 제3 금속층(223) 및 제4 금속층(225)은 각각 방열층이나 방열판으로 불릴 수 있다.
이상에서 누락된 설명은 도 3에 도시된 상세한 설명으로부터 용이하게 이해될 수 있다.
도 9는 본 개시의 제3 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.
본 개시의 제3 측면은 제1 단차 구조(281) 내지 제4 단차 구조(284)를 제외하고 본 개시의 제2 측면(도 8)과 동일하다. 본 개시의 제3 측면에서 본 개시의 제2 측면(도 8)과 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호가 부여되고, 상세한 설명이 생략된다.
도 9를 참조하면, 본 개시의 제3 측면에 따른 전력 반도체 모듈(300)는 제1 기판(210), 제2 기판(220), 제1 전력 반도체 조립체(230), 제2 전력 반도체 조립체(240), 제1 터미널(251), 제2 터미널(252) 등을 포함할 수 있다.
제1 기판(210)은 제1 단차 구조(281) 및 제2 단차 구조(282)를 갖고, 제2 기판(220)은 제3 단차 구조(283) 및 제4 단차 구조(284)를 가질 수 있다.
제1 기판(210)에서 제1 금속층(213)의 양측에 제1 단차 구조(281) 및 제2 단차 구조(282)를 가질 수 있다. 제2 기판(220)에서 제3 금속층(223)의 양측에 제3 단차 구조(283) 및 제4 단차 구조(284)를 가질 수 있다. 제1 단차 구조(281) 및 제2 단차 구조(282)는 제1 금속층(213)의 양측 끝단의 상측을 제거하여 형성될 수 있다. 제3 단차 구조(283) 및 제4 단차 구조(284)는 제3 금속층(223)의 양측 끝단의 하측을 제거하여 형성될 수 있다.
이러한 경우, 제1 터미널(251)은 제1 기판(210)의 제1 단차 구조(281)와 제2 기판(220)의 제3 단차 구조(283) 사이에 배치되고, 제2 터미널(252)은 제1 기판(210)의 제2 단차 구조(282)와 제2 기판(220)의 제4 단차 구조(284) 사이에 배치될 수 있다. 따라서, 제1 터미널(251) 또는 제2 터미널(252)의 두께(T21)가 본 개시의 제2 측면(도 8)에서의 터미널의 두께(T11)보다 더 크므로, 제1 터미널(251) 또는 제2 터미널(252)의 폭이 본 개시의 제2 측면(도 8)에서의 터미널의 폭과 동일하더라도 단면적이 증가될 수 있다. 이에 따라, 제1 터미널(251) 또는 제2 터미널(252)의 두께(T21)에 더 큰 전류가 흐를 수 있어, 고 전력 반도체 조립체가 구현될 수 있다.
도면에서는 두개의 터미널(251, 252)이 도시되고 있지만, 두개의 터미널(251, 252) 중에서 하나의 터미널이 생략될 수도 있다.
두개의 터미널(251, 252)은 설명의 편의를 위해 도시된 것으로서, 제1 터미널(251) 및 제2 터미널(252) 각각은 복수의 터미널을 포함할 수 있다. 예컨대, 제1 터미널(251)은 도 3에 도시된 제1 터미널(161), 제2 터미널(162) 및 제3 터미널(163)을 포함하고, 제2 터미널(252)은 도 3에 도시된 제4 터미널(164) 및 제5 터미널(165)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 상술한 측면들의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 상술한 측면들의 등가적 범위 내에서의 모든 변경은 상술한 측면들의 범위에 포함된다.

Claims (14)

  1. 제1 전력 반도체 조립체 및 제2 전력 반도체 조립체를 구비하기 위한 방열판 구조에 있어서,
    상기 제1 전력 반도체 조립체가 구비되는 제1 방열 패턴;
    상기 제2 전력 반도체 조립체가 구비되고, 제1 방열 패턴과 제1 방향을 따라 나란하게 배치되는 제2 방열 패턴; 및
    상기 제1 전력 반도체 조립체 및 상기 제2 전력 반도체 조립체 상에 배치되고, 상기 제1 방열 패턴 및 상기 제2 방열 패턴과 수직으로 중첩되는 제3 방열 패턴;을 포함하는,
    방열판 구조.
  2. 제1항에 있어서,
    상기 제1 방열 패턴은 상기 제1 전력 반도체 조립체가 구비되도록 상기 제1 방향을 따라 길게 배치되고,
    상기 제2 방열 패턴은 상기 제2 전력 반도체 조립체가 구비되도록 상기 제1 방향을 따라 길게 배치되는,
    방열판 구조,
  3. 제1항에 있어서,
    상기 제3 방열 패턴은 상기 제1 방열 패턴의 사이즈 및 상기 제2 방열 패턴의 사이즈에 대응하는 사이즈를 갖는,
    방열판 구조.
  4. 제1항에 있어서,
    상기 제1 방열 패턴과 수직으로 중첩되는 제4 방열 패턴; 및
    상기 제3 방열 패턴과 수직으로 중첩되는 제5 방열 패턴;을 더 포함하는,
    방열판 구조.
  5. 제4항에 있어서,
    상기 제4 방열 패턴은 상기 제1 방향을 따라 상기 제3 방열 패턴과 나란하게 배치되고,
    상기 제5 방열 패턴은 상기 제1 방향을 따라 상기 제2 방열 패턴과 나란하게 배치되는,
    방열판 구조.
  6. 제4항에 있어서,
    상기 제4 방열 패턴은 제2 방향으로 연장되어 상기 제1 전력 반도체 조립체와 수직으로 중첩되는 복수의 제1 연장 방열 패턴을 포함하고,
    상기 제5 방열 패턴은 상기 제2 방향으로 연장되어 상기 제2 전력 반도체 조립체와 수직으로 중첩되는 복수의 제2 연장 방열 패턴을 포함하는,
    방열판 구조.
  7. 제1 방열 패턴 및 제2 방열 패턴을 포함하는 제1 기판;
    상기 제1 방열 패턴 상에 구비되는 제1 전력 반도체 조립체;
    상기 제2 방열 패턴 상에 구비되는 제2 전력 반도체 조립체; 및
    제3 방열 패턴을 포함하고, 상기 제1 전력 반도체 조립체 및 상기 제2 전력 반도체 조립체 상에 배치되는 제2 기판;을 포함하고,
    상기 제3 방열 패턴은,
    상기 제1 방열 패턴 및 상기 제2 방열 패턴과 수직으로 중첩되는,
    전력 반도체 모듈.
  8. 제7항에 있어서,
    상기 제1 방열 패턴은 상기 제1 전력 반도체 조립체가 구비되도록 상기 제1 방향을 따라 길게 배치되고,
    상기 제2 방열 패턴은 상기 제2 전력 반도체 조립체가 구비되도록 상기 제1 방향을 따라 길게 배치되는,
    전력 반도체 모듈.
  9. 제7항에 있어서,
    상기 제2 기판은 상기 제1 방열 패턴과 수직으로 중첩되는 제4 방열 패턴을 더 포함하고,
    상기 제1 기판은 상기 제3 방열 패턴과 수직으로 중첩되는 제5 방열 패턴을 더 포함하는,
    전력 반도체 모듈.
  10. 제9항에 있어서,
    상기 제4 방열 패턴은 상기 제1 방향을 따라 상기 제3 방열 패턴과 나란하게 배치되고,
    상기 제5 방열 패턴은 상기 제1 방향을 따라 상기 제2 방열 패턴과 나란하게 배치되는,
    전력 반도체 모듈.
  11. 제9항에 있어서,
    상기 제1 전력 반도체 조립체 및 상기 제2 전력 반도체 조립체는 각각,
    공통 드레인 패드;
    상기 공통 드레인 패드 상에 배치되는 복수의 전력 반도체 소자;
    상기 복수의 전력 반도체 소자 상에 배치되는 공통 게이트 패드; 및
    상기 복수의 전력 반도체 소자 상에 배치되는 복수의 소스 패드;를 포함하는,
    전력 반도체 모듈.
  12. 제11항에 있어서,
    상기 복수의 전력 반도체 소자의 복수의 드레인 전극은 상기 공통 드레인 패드에 공통으로 연결되고,
    상기 복수의 전력 반도체 소자의 복수의 공통 게이트 전극은 상기 공통 게이트 패드에 공통으로 연결되며,
    상기 복수의 전력 반도체 소자의 복수의 소스 전극은 상기 복수의 소스 패드에 연결되는,
    전력 반도체 모듈.
  13. 제11항에 있어서,
    상기 제1 전력 반도체 조립체의 상기 공통 게이트 패드, 상기 공통 게이트 패드 및 상기 복수의 소스 패드는 각각 상기 제1 방열 패턴, 상기 제4 방열 패턴 및 상기 제3 방열 패턴에 전기적으로 연결되고,
    상기 제2 전력 반도체 조립체의 상기 공통 게이트 패드, 상기 공통 게이트 패드 및 상기 복수의 소스 패드는 각각 상기 제3 방열 패턴, 상기 제5 방열 패턴 및 상기 제2 방열 패턴에 전기적으로 연결되는,
    전력 반도체 모듈.
  14. 제7항에 있어서,
    상기 제1 방열 패널에 전기적으로 연결되는 제1 터미널; 및
    상기 제2 방열 패턴에 전기적으로 연결되는 제2 터미널;을 더 포함하고,
    상기 제1 기판은 제1 단차 구조 및 제2 단차 구조를 가지고,
    상기 제2 기판은 제3 단차 구조 및 제4 단차 구조를 가지고,
    상기 제1 터미널은 상기 제1 기판의 상기 제1 단차 구조와 상기 제2 기판의 상기 제3 단차 구조 사이에 배치되며,상기 제2 터미널은 상기 제1 기판의 상기 제2 단차 구조와 상기 제2 기판의 상기 제4 단차 구조 사이에 배치되는,
    전력 반도체 모듈.
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