KR102463153B1 - 반도체 패키지 및 그의 제조방법 - Google Patents

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Abstract

본 명세서는 방열 성능이 우수한 반도체 패키지 및 그의 제조방법에 관한 것이다. 본 명세서의 일 실시예에 따른 반도체 패키지는 방열판들; 상기 방열판들 상에 배치된 반도체 칩; 상기 반도체 칩으로부터 이격되어 배치된 핀들; 상기 방열판들 사이, 상기 핀들 사이, 상기 방열판들과 상기 핀들 사이, 및 상기 반도체 칩와 상기 핀들 사이를 채우는 봉지재; 및 상기 반도체 칩, 상기 핀들, 및 상기 봉지재 상에 배치되는 재배선 금속 패턴층을 구비한다.

Description

반도체 패키지 및 그의 제조방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 명세서는 반도체 패키지 및 그의 제조방법에 관한 것이다.
반도체 산업은 저렴한 가격에 더욱 경량화, 소형화, 다기능화 및 고성능화 추세에 있다. 이러한 추세에 부응하기 위하여 요구되는 중요한 기술 중의 하나가 바로 집적회로 패키징 기술이다.
집적회로 패키징은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.
반도체 패키지를 만드는 패키징 공정(packaging process)은 반도체 칩에 외부연결단자를 연결해주고, 외부의 충격으로부터 반도체 칩이 보호될 수 있도록 반도체 칩을 밀봉해주는 일련의 공정을 말한다.
최근 전자산업이 발전함에 따라 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해가고 있다. 또한, 반도체 패키지의 응용분야가 디지털 화상기기, MP3 플레이어, 모바일 폰(mobile phone), 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다. 이에 따라, 패키지 종류는 BGA(Ball Grid Array), CSP(Chip Scale Package) 구조는 물론, SIP(Single In-line Package), POP(Package-on-Package), MSP(Multi Stack Package) 등의 3D 구조로 스택된 패키지와, 패키지 사이즈를 최소화할 수 있는 웨이퍼 레벨 패키지(WLP : Wafer Level Package, WFP : Wafer Level Fabricated Package) 또는 임베디드 타입(embeded type) 등으로 변화하고 있다.
특히, 웨이퍼 레벨 패키지는 칩 사이즈와 동일한 패키지 사이즈를 구현할 수 있다는 장점을 갖는다. 그러나, 반도체 칩의 제조 공정이 고집적화됨에 따라 반도체 칩 크기는 점차 줄어들고(shrink) 있으나, 솔더 볼 사이의 간격은 세계반도체표준협회(JEDEC)의 국제표준이 지정한 규격을 만족하여야 한다.
따라서, 입출력을 위한 솔더 범프 혹은 솔더 볼이 반도체 칩의 면적과 동일한 면적에 배열되는 경우 솔더 범프 혹은 솔더 볼의 수가 제한된다. 이러한 WFP/WLP 패키지의 단점을 보완하기 위하여 팬 아웃 타입의 재배선 패키지(RCP : Re-distributed Chip Package) 구조가 제안되어 있다. 여기서, 솔더 볼이 반도체 칩과 동일한 면적에 배치된 구조를 팬 인(Fan-in) 구조라 하고, 반도체 칩 외곽까지 확장되는 기판(substrate)에 일부의 솔더 볼이 부착되는 구조를 팬 아웃(Fan-out) 구조라 한다. 또한, 재배선 패키지(RCP : Re-distributed Chip Package)는 반도체 칩에 형성된 패드를 재배선용 금속 패턴을 이용하여 기판의 넓은 면적에 형성된 솔더 볼과 연결하는 구조의 패키지를 일컫는다.
도 1은 팬 아웃 방식의 반도체 패키지의 일 예를 보여주는 단면도이다.
도 1을 참조하면, 배선층(LL)의 전면에 반도체 칩(CD)이 배치되고, 배면에 솔더 볼(SB) 또는 솔더 범프가 배치될 수 있다. 반도체 칩(CD)과 배선층(LL) 사이에는 반도체 칩(CD)과 솔더 볼(40)을 연결하기 위한 배선 패턴(LP)들이 형성될 수 있다. 반도체 칩(CD)은 봉지재(EMC)에 의해 감싸서 보호될 수 있다.
봉지재(EMC)가 합성수지 또는 몰드(mold) 재질인 경우 열 방출 능력이 매우 낮다. 이 경우, 도 1과 같이 반도체 칩(CD)에 직접적으로 연결된 방열 부품이 없다면, 반도체 칩(CD)의 열이 효율적으로 방출되지 못하는 문제가 있을 수 있다.
본 명세서는 방열 성능이 우수한 반도체 패키지 및 그의 제조방법을 제공하기 위한 것이다.
본 명세서의 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 반도체 패키지는 방열판들; 상기 방열판들 상에 배치된 반도체 칩; 상기 반도체 칩으로부터 이격되어 배치된 핀들; 상기 방열판들 사이, 상기 핀들 사이, 상기 방열판들과 상기 핀들 사이, 및 상기 반도체 칩와 상기 핀들 사이를 채우는 봉지재; 및 상기 반도체 칩, 상기 핀들, 및 상기 봉지재 상에 배치되는 재배선 금속 패턴층을 구비한다.
본 명세서의 일 실시예에 따른 반도체 패키지의 제조방법은 판 상에 방열판들과 핀들을 형성하는 단계; 상기 방열판들 상에 반도체 칩을 실장하는 단계; 상기 방열판들 사이, 상기 핀들 사이, 상기 방열판들과 상기 핀들 사이, 및 상기 반도체 칩와 상기 핀들 사이를 봉지재로 채우는 단계; 상기 반도체 칩, 상기 핀들, 및 상기 봉지재 상에 재배선 금속 패턴층을 형성하는 단계; 및 상기 재배선 금속 패턴층 상에 보호층을 형성하는 단계를 포함한다.
본 명세서의 다른 실시예에 따른 반도체 패키지의 제조방법은 판 상에 반도체 칩을 배치하는 단계; 상기 반도체 칩으로부터 이격된 핀들을 형성하고, 상기 반도체 칩 상에 방열판들을 형성하는 단계; 상기 방열판들 사이, 상기 핀들 사이, 상기 방열판들과 상기 핀들 사이, 및 상기 반도체 칩와 상기 핀들 사이를 봉지재로 채우는 단계; 상기 판을 제거하고, 상기 반도체 칩, 상기 핀들, 및 상기 봉지재 상에 재배선 금속 패턴층을 형성하는 단계; 상기 재배선 금속 패턴층 상에 보호층을 형성하는 단계를 포함한다.
본 명세서의 실시예들은 방열판들 각각의 상부면이 반도체 칩에 접하고, 하부면은 봉지재에 의해 덮이지 않고 외부로 노출되도록 형성한다. 그 결과, 본 명세서의 실시예들은 반도체 칩으로부터의 열을 방열판들을 통해 외부로 효과적으로 방출할 수 있다. 따라서, 본 명세서의 실시예들은 방열 성능을 높일 수 있다.
또한, 본 명세서의 실시예들은 방열판들이 반도체 칩을 지지하므로, 반도체 칩이 실장되는 별도의 리드 프레임이 필요 없는 장점이 있다.
또한, 본 명세서의 실시예들은 방열판들과 핀들을 동일한 금속으로 동시에 형성하므로, 핀들을 형성하기 위한 별도의 공정이 필요 없다. 즉, 본 명세서의 실시예들은 핀들과 같이 외부 장치의 패드들, 범프들, 또는 신호 라인들과 연결되는 솔더 볼이나 솔더 범프들을 포함하는 반도체 패키지에 비해 공정의 개수를 줄일 수 있다.
본 명세서의 실시예들은 방열판들의 측면들로부터 제3 거리만큼 떨어지도록 제1 핀들을 배치하고, 방열판들의 측면들로부터 제3 거리보다 긴 제4 거리만큼 떨어지도록 제2 핀들을 배치한다. 그 결과, 본 명세서의 실시예들은 핀들의 개수를 필요에 따라 늘릴 수 있다.
도 1은 팬 아웃 방식의 반도체 패키지의 일 예를 보여주는 단면도이다.
도 2는 반도체 칩들을 포함하는 반도체 웨이퍼를 보여주는 평면도이다.
도 3은 본 명세서의 일 실시예에 따른 반도체 패키지를 보여주는 평면도이다.
도 4는 본 명세서의 일 실시예에 따른 반도체 패키지를 보여주는 배면도이다.
도 5는 도 3의 Ⅰ-Ⅰ'의 일 예를 보여주는 단면도이다.
도 6은 본 명세서의 일 실시예에 따른 반도체 패키지의 제조방법을 보여주는 흐름도이다.
도 7a 내지 도 7f는 본 명세서의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 평면도들과 단면도들이다.
도 8은 본 명세서의 다른 실시예에 따른 반도체 패키지의 제조방법을 보여주는 흐름도이다.
도 9a 내지 도 9c는 본 명세서의 다른 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 평면도들과 단면도들이다.
도 10은 본 명세서의 다른 실시예에 따른 반도체 패키지를 보여주는 평면도이다.
도 11은 본 명세서의 다른 실시예에 따른 반도체 패키지를 보여주는 배면도이다.
도 12는 도 10의 Ⅱ-Ⅱ'의 일 예를 보여주는 단면도이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 본 명세서의 바람직한 실시예들을 상세히 설명한다.
본 명세서의 실시예들에 따른 반도체 패키지(20)는 도 2와 같이 반도체 웨이퍼(10) 상에 형성된 반도체 칩(100)을 포함하는 웨이퍼 레벨 패키지(WLP: wafer level package)일 수 있다.
도 3은 본 명세서의 일 실시예에 따른 반도체 패키지를 보여주는 평면도이다. 도 4는 본 명세서의 일 실시예에 따른 반도체 패키지를 보여주는 배면도이다. 도 5는 도 3의 Ⅰ-Ⅰ'의 일 예를 보여주는 단면도이다.
도 3에서는 설명의 편의를 위해 보호층(600)을 생략한 반도체 패키지의 평면도를 도시하였다.
도 3 내지 도 5를 참조하면, 본 명세서의 일 실시예에 따른 반도체 패키지는 반도체 칩(100), 방열판(200)들, 핀(300)들, 봉지재(400), 재배선 금속 패턴층(500), 및 보호층(600)을 포함한다.
반도체 칩(100)은 방열판(200)들 상에 배치된다. 반도체 칩(100)의 상부면에는 패드(101)들이 형성된다. 반도체 칩(100)의 하부면에는 패드(101)들이 형성되지 않으며, 반도체 칩(100)의 하부면은 방열판(200)들과 접하도록 배치될 수 있다.
방열판(200)들의 상부면은 반도체 칩(100)에 접하고, 하부면은 봉지재(400)에 의해 덮이지 않고 외부로 노출된다. 따라서, 반도체 칩(100)으로부터의 열은 방열판(200)들을 통해 외부로 효과적으로 방출될 수 있다. 방열판(200)들은 방열 효과를 높이기 위해 금속 물질로 형성될 수 있으며, 예를 들어 구리(Cu), 알루미늄(Al) 등의 열 전도도가 높은 금속 물질로 형성될 수 있다.
방열판(200)들은 도 3 내지 도 5와 같이 제1 거리(D1)만큼 이격되게 형성될 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들어, 방열판(200)들은 이격되지 않고 하나의 판으로 형성될 수도 있다. 하지만, 방열판(200)들이 제1 거리(D1)만큼 이격되게 형성되는 경우, 방열판(200)들이 하나의 판으로 형성되는 경우보다 방열판(200)들에 더 넓은 크기의 반도체 칩(100)을 실장할 수 있다. 따라서, 방열판(200)들이 제1 거리(D1)만큼 이격되게 형성되는 경우, 방열판(200)들이 하나의 판으로 형성되는 경우보다 반도체 칩(100)의 크기에 따라 방열판(200)들의 크기를 조정할 필요가 적다는 장점이 있다.
핀(300)들은 반도체 칩(100)으로부터 이격되어 배치되며, 반도체 칩(100)의 측면들을 둘러싸도록 배치될 수 있다. 핀(300)들은 반도체 칩(100)의 상부 또는 하부에 배치되지 않는다. 예를 들어, 핀(300)들은 도 2 및 도 3과 같이 반도체 칩(100)의 측면들 바깥쪽에 배치될 수 있다. 핀(300)들은 방열판(200)들의 측면들로부터 제1 거리(D1)보다 긴 제2 거리(D2)만큼 떨어져 배치될 수 있다. 핀(300)들은 방열판(200)들과 동일한 금속 물질, 예를 들어 구리(Cu), 알루미늄(Al) 등의 금속 물질로 형성될 수 있다. 몇몇 핀(300)들은 재배선 금속 패턴(501)들에 연결되지 않은 더미 핀들일 수 있다.
봉지재(400)는 방열판(200)들 사이, 핀(300)들 사이, 방열판(200)들과 핀(300)들 사이, 및 반도체 칩(100)과 핀(300)들 사이의 공간들을 채우도록 형성된다. 봉지재(400)는 에폭시 몰드 컴파운드(epoxy mold compound)와 같은 고분자 화합물로 형성될 수 있다.
봉지재(400)는 방열판(200)들의 하부면, 핀(300)들의 상부면과 하부면, 및 반도체 칩(100)의 상부면을 덮지 않도록 형성된다. 이로 인해, 방열판(200)들의 하부면은 외부로 노출되므로 반도체 칩(100)으로부터의 열을 효과적으로 방출할 수 있다. 또한, 반도체 칩(100)의 상부면에 마련된 패드(101)들과 핀(300)들의 상부면은 봉지재(400)에 의해 덮이지 않으므로, 재배선 금속 패턴층(500)의 재배선 금속 패턴들(501)에 의해 연결될 수 있다. 또한, 핀(300)들의 하부면은 외부로 노출되므로, 외부 장치의 패드들, 리드들, 또는 신호 라인들에 연결될 수 있다.
재배선 금속 패턴층(500)은 반도체 칩(100), 핀(300)들, 및 봉지재(400) 상에 배치된다. 재배선 금속 패턴층(500)은 재배선 금속 패턴(501)들, 하부 배리어 패턴(502)들, 제1 보호막(first passivation film, 503), 및 제2 보호막(second passivation film, 504)을 포함할 수 있다.
재배선 금속 패턴(501)들은 반도체 칩(100)의 패드(101)들과 핀(300)들을 각각 연결한다. 이를 위해, 재배선 금속 패턴(501)들 각각의 일 측은 반도체 칩(100)의 상부면에 형성된 패드(101)들 각각에 연결될 수 있다. 재배선 금속 패턴(501)들 각각의 타 측은 핀(300)들 상에 접속된 하부 배리어 패턴(502)들 각각에 연결될 수 있다. 재배선 금속 패턴(501)들은 구리(Cu) 등의 금속 물질로 형성될 수 있다.
하부 배리어 패턴(502)들은 패드(101)들과 재배선 금속 패턴(501)들 사이와 핀(300)들과 재배선 금속 패턴(501)들 사이의 접착력을 높이기 위해 패드(101)들과 핀(300)들 상에 배치될 수 있다. 하부 배리어 패턴(502)들은 티타늄(Ti)/구리(Cu)/니켈(Ni)의 3중층 구조, 티타늄과 텅스텐의 합금(TiW)//구리(Cu)/니켈(Ni)의 3중층 구조, 티타늄(Ti)/구리(Cu)/구리(Cu)의 3중층 구조 등으로 형성될 수 있다. 하부 배리어 패턴(502)들은 하부 배리어 금속(under barrier metal, UBM)으로 칭해질 수 있다.
제1 보호막(503)은 재배선 금속 패턴(501)들의 하부에 배치되고, 제2 보호막(504)은 재배선 금속 패턴(501)들의 상부에 배치될 수 있다. 제1 보호막(503)과 제2 보호막(504)은 폴리이미드(polyimide)로 형성될 수 있다.
핀(300)들 각각의 높이(H2)는 방열판(200)들 각각의 높이(H1)보다 높을 수 있다. 핀(300)들 각각의 높이(H2)는 방열판(200)들 각각의 높이(H1)와 반도체 칩(H3)의 높이(H3)를 합한 높이와 실질적으로 동일하거나 유사할 수 있다. 이로 인해, 봉지재(400)가 방열판(200)들과 핀(300)들 사이, 및 반도체 칩(100)과 핀(300)들 사이의 공간들을 채우도록 형성되는 경우, 반도체 칩(100)과 핀(300)들 사이에 형성된 봉지재(400)의 상부면은 평탄하게 형성될 수 있다. 따라서, 재배선 금속 패턴층(500)은 봉지재(400) 상에 안정적으로 형성될 수 있다.
보호층(protection layer, 600)은 재배선 금속 패턴층을 보호하기 위해 재배선 금속 패턴층(500)을 덮도록 형성될 수 있다. 보호층(600)은 솔더 레지스트(solder-resist)로 형성된 솔더 레지스트층일 수 있다. 보호층(600)은 생략될 수 있다. 보호층(600)이 생략되더라도, 재배선 금속 패턴(501)들은 제2 보호막(504)에 의해 보호될 수 있다.
이상에서 살펴본 바와 같이, 본 명세서의 일 실시예는 방열판(200)들 각각의 상부면이 반도체 칩(100)에 접하고, 하부면은 봉지재(400)에 의해 덮이지 않고 외부로 노출되도록 형성한다. 그 결과, 본 명세서의 일 실시예는 반도체 칩(100)으로부터의 열을 방열판(200)들을 통해 외부로 효과적으로 방출할 수 있다.
또한, 본 명세서의 일 실시예는 방열판(200)들이 반도체 칩(100)을 지지하므로, 반도체 칩(100)이 실장되는 별도의 리드 프레임이 필요 없는 장점이 있다.
또한, 본 명세서의 일 실시예는 방열판(200)들과 핀(300)들을 동일한 금속으로 동시에 형성하므로, 핀(300)들을 형성하기 위한 별도의 공정이 필요 없다. 예를 들어, 본 명세서의 일 실시예는 핀(300)들과 같이 외부 장치의 패드들, 범프들, 또는 신호 라인들과 연결되는 솔더 볼이나 솔더 범프들을 포함하는 반도체 패키지에 비해 공정의 개수를 줄일 수 있다.
도 6은 본 명세서의 일 실시예에 따른 반도체 패키지의 제조방법을 보여주는 흐름도이다. 도 7a 내지 도 7f는 본 명세서의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 평면도들과 단면도들이다.
이하에서는, 도 6 내지 도 7a 내지 도 7f를 결부하여 본 명세서의 일 실시예에 따른 반도체 패키지의 제조방법을 상세히 설명한다.
첫 번째로, 도 7a와 같이 판(plate, 700) 상에 방열판(200)들과 핀(300)들을 형성한다. (도 6의 S101)
구체적으로, 도 7a와 같이 판(700) 상에 방열판(200)들과 방열판(200)들의 주변에 핀(300)들을 형성한다. 판(700)은 접착력을 갖는 플라스틱 필름일 수 있다. 핀(300)들은 외곽에 배치된 방열판(200)들의 측면들을 둘러싸도록 배치될 수 있다. 방열판(200)들 상에는 제3 높이(H3)를 갖는 반도체 칩(100)이 실장되므로, 방열판(200)들 각각은 제1 높이(H1)로 형성되고, 핀(300)들 각각은 제1 높이(H1)와 제3 높이(H3)보다 높은 제2 높이(H2)로 형성될 수 있다.
두 번째로, 도 7b와 같이 방열판(200)들 상에 반도체 칩(100)을 실장한다. (도 6의 S102)
구체적으로, 패드(101)들이 형성되지 않는 반도체 칩(100)의 하부면이 방열판(200)들의 상면들 상에 접하도록 방열판(200)들 상에 반도체 칩(100)을 실장한다. 또한, 반도체 칩(100)의 상부면에는 패드(101)들이 형성될 수 있다.
세 번째로, 도 7c와 같이 봉지재(400)로 반도체 칩(100), 방열판(200)들, 및 핀(300)들의 몰딩(molding) 공정을 진행한다. (도 6의 S103)
구체적으로, 봉지재(400)는 방열판(200)들 사이, 핀(300)들 사이, 방열판(200)들과 핀(300)들 사이, 및 반도체 칩(100)과 핀(300)들 사이의 공간들을 채우도록 형성된다. 봉지재(400)는 에폭시 몰드 컴파운드(epoxy mold compound)와 같은 고분자 화합물로 형성될 수 있다.
네 번째로, 도 7d와 같이 반도체 칩(100), 핀(300)들, 및 봉지재(400) 상에 재배선 금속 패턴층(500)을 형성한다. 재배선 금속 패턴층(500)은 재배선 금속 패턴(501)들, 하부 배리어 패턴(502)들, 제1 보호막(503), 및 제2 보호막(504)을 포함할 수 있다. (도 6의 S104)
구체적으로, 반도체 칩(100), 핀(300)들, 및 봉지재(400) 상에 제1 보호막(503)을 형성한다. 제1 보호막(503)은 반도체 칩(100)의 상부면의 패드(101)들과 핀(300)들의 상부면들을 덮지 않도록 형성될 수 있다. 제1 보호막(503)은 폴리이미드로 형성될 수 있다.
그리고 나서, 핀(300)들 상에 하부 배리어 패턴(502)들을 각각 형성한다. 하부 배리어 패턴(502)들은 티타늄(Ti)/구리(Cu)/니켈(Ni)의 3중층 구조, 티타늄과 텅스텐의 합금(TiW)//구리(Cu)/니켈(Ni)의 3중층 구조, 티타늄(Ti)/구리(Cu)/구리(Cu)의 3중층 구조 등으로 형성될 수 있다.
그리고 나서, 반도체 칩(100)의 패드(101)들, 제1 보호막(503), 및 핀(300)들의 상부면들 상에 재배선 금속 패턴(501)들을 형성한다. 이로 인해, 반도체 칩(100)의 패드(101)들과 핀(300)들은 재배선 금속 패턴(501)들을 통해 각각 연결될 수 있다.
그리고 나서, 재배선 금속 패턴(501)들 상에 제2 보호막(504)을 형성한다. 제2 보호막(504)은 폴리이미드로 형성될 수 있다.
다섯 번째로, 도 7e와 같이 재배선 금속 패턴층(500) 상에 보호층(600)을 형성한다. (도 6의 S105)
보호층(600)은 솔더 레지스트(solder-resist)로 형성된 솔더 레지스트층일 수 있다.
여섯 번째로, 도 7f와 같이 하나의 판(700) 상에 형성된 복수의 반도체 패키지들을 스크라이빙 공정을 통해 개별 반도체 패키지로 분리한다. (도 6의 S106)
도 8은 본 명세서의 다른 실시예에 따른 반도체 패키지의 제조방법을 보여주는 흐름도이다. 도 9a 내지 도 9f는 본 명세서의 다른 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 평면도들과 단면도들이다.
첫 번째로, 도 9a와 같이 판(plate, 700) 상에 반도체 칩(100)을 배치한다. (도 8의 S201)
구체적으로, 도 9a와 같이 판(plate) 상에 반도체 칩(100)을 배치한다. 반도체 칩(100)의 패드(101)들이 형성되는 상부면이 판(700)과 접하도록 반도체 칩(100)을 배치한다.
두 번째로, 도 9b와 같이 반도체 칩(100) 주변에 핀(300)들을 형성하고, 반도체 칩(100)의 하부면 상에 방열판(200)들을 형성한다. (도 8의 S202)
구체적으로, 반도체 칩(100)의 측면들을 둘러싸도록 핀(300)들을 형성한다. 핀(300)들은 반도체 칩(100)의 측면들 바깥쪽에 배치될 수 있다. 핀(300)들은 방열판(200)들의 측면들로부터 제1 거리(D1)보다 긴 제2 거리(D2)만큼 떨어져 배치될 수 있다. 반도체 칩(100)이 제3 높이(H3)로 형성되므로, 핀(300)들 각각은 제3 높이(H3)보다 높은 제2 높이(H2)로 형성될 수 있다. 핀(300)들은 구리(Cu), 알루미늄(Al) 등의 금속 물질로 형성될 수 있다.
방열판(200)들은 반도체 칩(100) 상에 형성되며 핀(300)들 각각이 제2 높이(H2)로 형성되므로, 방열판(200)들 각각은 제2 높이(H2)보다 낮은 제1 높이(H1)로 형성될 수 있다. 방열판(200)들은 핀(300)들과 동일한 금속 물질, 예를 들어 구리(Cu), 알루미늄(Al) 등의 금속 물질로 형성될 수 있다.
세 번째로, 도 9c와 같이 봉지재(400)로 반도체 칩(100), 방열판(200)들, 및 핀(300)들의 몰딩(molding) 공정을 진행한다. (도 8의 S203)
구체적으로, 봉지재(400)는 방열판(200)들 사이, 핀(300)들 사이, 방열판(200)들과 핀(300)들 사이, 및 반도체 칩(100)과 핀(300)들 사이의 공간들을 채우도록 형성된다. 봉지재(400)는 에폭시 몰드 컴파운드(epoxy mold compound)와 같은 고분자 화합물로 형성될 수 있다.
네 번째로, 도 9d와 같이 판(700)을 제거하고, 반도체 칩(100), 핀(300)들, 및 봉지재(400) 상에 재배선 금속 패턴층(500)을 형성한다. 재배선 금속 패턴층(500)은 재배선 금속 패턴(501)들, 하부 배리어 패턴(502)들, 제1 보호막(503), 및 제2 보호막(504)을 포함할 수 있다. (도 8의 S204)
구체적으로, 판(700)을 제거하고 몰딩된 반도체 칩(100), 방열판(200)들, 및 핀(300)들을 뒤집어 공정을 계속 진행한다. 판(700)을 제거함으로써, 반도체 칩(100)의 패드(101)들이 형성된 상부면과 핀(300)들의 상부면은 외부로 노출될 수 있다.
그리고 나서, 반도체 칩(100), 핀(300)들, 및 봉지재(400) 상에 제1 보호막(503)을 형성한다. 제1 보호막(503)은 반도체 칩(100)의 상부면의 패드(101)들과 핀(300)들의 상부면들을 덮지 않도록 형성될 수 있다. 제1 보호막(503)은 폴리이미드로 형성될 수 있다.
그리고 나서, 핀(300)들 상에 하부 배리어 패턴(502)들을 각각 형성한다. 하부 배리어 패턴(502)들은 티타늄(Ti)/구리(Cu)/니켈(Ni)의 3중층 구조, 티타늄과 텅스텐의 합금(TiW)//구리(Cu)/니켈(Ni)의 3중층 구조, 티타늄(Ti)/구리(Cu)/구리(Cu)의 3중층 구조 등으로 형성될 수 있다.
그리고 나서, 반도체 칩(100)의 패드(101)들, 제1 보호막(503), 및 핀(300)들의 상부면들 상에 재배선 금속 패턴(501)들을 형성한다. 이로 인해, 반도체 칩(100)의 패드(101)들과 핀(300)들은 재배선 금속 패턴(501)들을 통해 각각 연결될 수 있다.
그리고 나서, 재배선 금속 패턴(501)들 상에 제2 보호막(504)을 형성한다. 제2 보호막(504)은 폴리이미드로 형성될 수 있다.
다섯 번째로, 도 9e와 같이 재배선 금속 패턴층(500) 상에 보호층(600)을 형성한다. (도 8의 Ss05)
보호층(600)은 솔더 레지스트(solder-resist)로 형성된 솔더 레지스트층일 수 있다.
여섯 번째로, 도 9f와 같이 복수의 반도체 패키지들을 스크라이빙 공정을 통해 개별 반도체 패키지로 분리한다. (도 6의 S106)
도 10은 본 명세서의 다른 실시예에 따른 반도체 패키지를 보여주는 평면도이다. 도 11은 본 명세서의 다른 실시예에 따른 반도체 패키지를 보여주는 배면도이다. 도 12는 도 10의 Ⅱ-Ⅱ'의 일 예를 보여주는 단면도이다.
도 10 내지 도 12를 참조하면, 본 명세서의 다른 실시예에 따른 반도체 패키지는 반도체 칩(100), 방열판(200)들, 핀(300)들, 봉지재(400), 재배선 금속 패턴층(500), 및 솔더 레지스트층(600)을 포함한다.
도 10 내지 도 12에서는 핀(300)들이 제1 핀(301)들과 제2 핀(302)들을 포함하는 것을 제외하고는 도 3 내지 도 5를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 도 10 내지 도 12에서는 반도체 칩(100), 방열판(200)들, 봉지재(400), 재배선 금속 패턴층(500), 및 솔더 레지스트층(600)에 대한 중복된 설명은 생략한다.
핀(300)들은 도 10 내지 도 12와 같이 제1 핀(301)들과 제2 핀(302)들을 포함할 수 있다. 제1 핀(301)들과 제2 핀(302)들 모두 반도체 칩(100)의 측면들을 둘러싸도록 배치될 수 있다. 제1 핀(301)들과 제2 핀(302)들은 반도체 칩(100)의 상부와 하부에 배치되지 않는다.
제1 핀(301)들은 방열판(200)들의 측면들로부터 제3 거리(D3)만큼 떨어져 배치될 수 있다. 제2 핀(302)들은 방열판(200)들의 측면들로부터 제3 거리(D3)보다 긴 제4 거리(D4)만큼 떨어져 배치될 수 있다. 제2 핀(302)들의 개수가 제1 핀들(301)의 개수보다 많을 수 있다.
제1 핀(301)들 각각의 높이(H21)와 제2 핀(302)들 각각의 높이(H22)는 방열판(200)들 각각의 높이(H1)보다 높을 수 있다. 제1 핀(301)들 각각의 높이(H21)와 제2 핀(302)들 각각의 높이(H22)는 방열판(200)들 각각의 높이(H1)와 반도체 칩(H3)의 높이(H3)를 합한 높이와 실질적으로 동일하거나 유사할 수 있다.
제1 핀(301)들과 제2 핀(302)들은 방열판(200)들과 동일한 금속 물질, 예를 들어 구리(Cu), 알루미늄(Al) 등의 금속 물질로 형성될 수 있다.
이상에서 살펴본 바와 같이, 본 명세서의 다른 실시예는 방열판(200)들의 측면들로부터 제3 거리(D3)만큼 떨어지도록 제1 핀(301)들을 배치하고, 방열판(200)들의 측면들로부터 제3 거리(D3)보다 긴 제4 거리(D4)만큼 떨어지도록 제2 핀(302)들을 배치한다. 그 결과, 본 명세서의 다른 실시예는 핀(300)들의 개수를 필요에 따라 늘릴 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 반도체 칩 101: 패드
200: 방열판 300: 핀
301: 제1 핀 302: 제2 핀
400: 봉지재 500: 재배선 금속 패턴층
501: 재배선 금속 패턴 502: 하부 배리어 패턴
503: 제1 보호막 504: 제2 보호막
600: 보호층 700: 판

Claims (15)

  1. 방열판들;
    상기 방열판들 상에 배치된 반도체 칩;
    상기 반도체 칩으로부터 이격되어 배치된 핀들;
    상기 방열판들 사이, 상기 핀들 사이, 상기 방열판들과 상기 핀들 사이, 및 상기 반도체 칩와 상기 핀들 사이를 채우는 봉지재; 및
    상기 반도체 칩, 상기 핀들, 및 상기 봉지재 상에 배치되는 재배선 금속 패턴층을 구비하고,
    상기 방열판들 사이의 거리는 상기 방열판들 중 어느 하나와 상기 핀들 중 어느 하나 사이의 거리보다 짧은 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 재배선 금속 패턴층 상에 배치된 보호층을 더 구비하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 핀들 각각의 높이는 상기 방열판들 각각의 높이 및 상기 반도체 칩의 높이보다 높은 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 핀들은 상기 반도체 칩의 측면들을 둘러싸도록 배치되는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 재배선 금속 패턴층은,
    상기 봉지재 상에 배치된 제1 보호막;
    상기 반도체 칩의 상부에 구비된 패드들과 상기 핀들 상에 각각 배치된 하부 배리어 패턴들;
    상기 반도체 칩의 패드들, 상기 제1 보호막, 및 상기 하부 배리어 패턴들 상에 각각 배치되는 재배선 금속 패턴들; 및
    상기 재배선 금속 패턴들 상에 배치된 제2 보호막을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 핀들은,
    상기 반도체 칩으로부터 제3 거리만큼 떨어진 제1 핀들; 및
    상기 반도체 칩으로부터 상기 제3 거리보다 긴 제4 거리만큼 떨어진 제2 핀들을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 반도체 칩은 상부면에 형성된 패드들을 포함하고,
    상기 반도체 칩의 상부면의 반대면인 하부면은 상기 방열판들과 접하는 것을 특징으로 하는 반도체 패키지.
  9. 판 상에 방열판들과 핀들을 형성하는 단계;
    상기 방열판들 상에 반도체 칩을 실장하는 단계;
    상기 방열판들 사이, 상기 핀들 사이, 상기 방열판들과 상기 핀들 사이, 및 상기 반도체 칩와 상기 핀들 사이를 봉지재로 채우는 단계;
    상기 반도체 칩, 상기 핀들, 및 상기 봉지재 상에 재배선 금속 패턴층을 형성하는 단계; 및
    상기 재배선 금속 패턴층 상에 보호층을 형성하는 단계를 포함하는 반도체 패키지의 제조방법.
  10. 제 9 항에 있어서,
    상기 판 상에 상기 방열판들과 상기 핀들을 형성하는 단계는,
    상기 핀들을 외곽에 배치된 방열판들의 측면들을 둘러싸도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제 9 항에 있어서,
    상기 판 상에 상기 방열판들과 상기 핀들을 형성하는 단계는,
    상기 핀들 각각의 높이가 상기 방열판들 각각의 높이보다 높도록 상기 방열판들과 상기 핀들을 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제 9 항에 있어서,
    상기 판 상에 상기 방열판들과 상기 핀들을 형성하는 단계는,
    상기 방열판들 사이의 거리가 상기 방열판들 중 어느 하나와 상기 핀들 중 어느 하나 사이의 거리보다 짧도록 상기 방열판들과 상기 핀들을 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 제 9 항에 있어서,
    상기 방열판들 상에 반도체 칩을 실장하는 단계는,
    상기 반도체 칩의 패드들이 형성되는 상부면의 반대면인 하부면이 상기 방열판들과 접하도록 상기 반도체 칩을 실장하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  14. 제 9 항에 있어서,
    상기 반도체 칩, 상기 핀들, 및 상기 봉지재 상에 상기 재배선 금속 패턴층을 형성하는 단계는,
    상기 봉지재 상에 제1 보호막을 형성하는 단계;
    상기 제1 보호막에 의해 덮이지 않은 상기 반도체 칩의 패드들과 상기 핀들 상에 하부 배리어 패턴들을 각각 형성하는 단계;
    상기 반도체 칩의 패드들, 상기 제1 보호막, 및 상기 하부 배리어 패턴들 상에 재배선 금속 패턴들을 각각 형성하는 단계; 및
    상기 재배선 금속 패턴들 상에 제2 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  15. 판 상에 반도체 칩을 배치하는 단계;
    상기 반도체 칩으로부터 이격된 핀들을 형성하고, 상기 반도체 칩 상에 방열판들을 형성하는 단계;
    상기 방열판들 사이, 상기 핀들 사이, 상기 방열판들과 상기 핀들 사이, 및 상기 반도체 칩와 상기 핀들 사이를 봉지재로 채우는 단계;
    상기 판을 제거하고, 상기 반도체 칩, 상기 핀들, 및 상기 봉지재 상에 재배선 금속 패턴층을 형성하는 단계;
    상기 재배선 금속 패턴층 상에 보호층을 형성하는 단계를 포함하는 반도체 패키지의 제조방법.
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