WO2025211006A1 - イメージセンサ、および、撮像装置 - Google Patents

イメージセンサ、および、撮像装置

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WO2025211006A1
WO2025211006A1 PCT/JP2025/003579 JP2025003579W WO2025211006A1 WO 2025211006 A1 WO2025211006 A1 WO 2025211006A1 JP 2025003579 W JP2025003579 W JP 2025003579W WO 2025211006 A1 WO2025211006 A1 WO 2025211006A1
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WO
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signal
illuminance
pixel
analog
level
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PCT/JP2025/003579
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English (en)
French (fr)
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恵里子 加藤
雅樹 榊原
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/51—Control of the gain
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/58—Control of the dynamic range involving two or more exposures
    • H04N25/587—Control of the dynamic range involving two or more exposures acquired sequentially, e.g. using the combination of odd and even image fields

Definitions

  • This technology relates to image sensors. More specifically, it relates to image sensors that combine multiple pixel signals, and imaging devices.
  • HDR High-Dynamic-Range
  • an image sensor has been proposed that varies the sensitivity of pixels, sequentially reads out pixel signals at high sensitivity and pixel signals at low sensitivity for each pixel, and then performs HDR synthesis on them (see, for example, Patent Document 1).
  • This technology was developed in light of these circumstances, and aims to improve the performance of image sensors that perform HDR synthesis.
  • This technology has been developed to solve the above-mentioned problems, and its first aspect is an image sensor comprising a pixel circuit that generates a pixel signal, an analog-to-digital converter that performs analog-to-digital conversion processing on the pixel signal, a determination unit that determines whether the illuminance is higher than a predetermined threshold based on the output of the analog-to-digital converter and outputs the determination result, and a characteristics control unit that controls the characteristics of the analog-to-digital converter based on the determination result. This has the effect of improving the performance of the image sensor.
  • the analog-to-digital converter may include a tail current source that supplies a tail current, and the characteristic may include the value of the tail current. This results in the effect of switching the value of the tail current depending on the illuminance.
  • the analog-to-digital converter may include a load MOS (Metal-Oxide-Semiconductor) current source connected to a vertical signal line that transmits a pixel signal, and the characteristic may include the value of the load MOS current generated by the load MOS current source. This results in the effect of switching the value of the load MOS current depending on the illuminance.
  • MOS Metal-Oxide-Semiconductor
  • the pixel signal may include first and second pixel signals
  • the analog-to-digital converter may convert the first pixel signal into a first digital signal with a resolution higher than a predetermined value
  • the second pixel signal into a second digital signal with a resolution not exceeding the predetermined value
  • the determination unit may determine whether the illuminance is higher than the threshold value based on the output corresponding to the first pixel signal. This has the effect of improving image quality.
  • the analog-to-digital converter may include a comparator that compares the pixel signal with a predetermined reference signal and outputs the comparison result, and a counter that counts a count value over a period until the comparison result is inverted, and the determination unit may determine whether the illuminance is higher than the threshold value based on the count value. This provides the effect of switching characteristics based on the count value.
  • the analog-to-digital converter may convert the first reset level, the first signal level, the second signal level, and the second reset level into digital signals in that order, and the determination unit may determine whether the illuminance is higher than the threshold value based on the output within a readout period of the first signal level. This provides the effect of realizing PDDP readout.
  • the analog-to-digital converter may convert the first signal level, the first reset level, the second signal level, and the second reset level into digital signals in that order, and the determination unit may determine whether the illuminance is higher than the threshold value based on the output during a readout period of the first reset level. This provides the effect of realizing DPDP readout.
  • the analog-to-digital converter may convert the first reset level, the second reset level, the first signal level, and the second signal level into digital signals in that order, and the determination unit may determine whether the illuminance is higher than the threshold value based on the output during a readout period of the second reset level. This provides the effect of realizing PPDD readout.
  • the pixel circuit may include a first photoelectric conversion element, a transfer transistor that transfers charge from the first photoelectric conversion element to a floating diffusion layer, a reset transistor that initializes the floating diffusion layer, and an FD gain transistor that controls charge-voltage conversion efficiency. This results in the generation of a pixel signal.
  • the pixel circuit may further include a second photoelectric conversion element having a different sensitivity from the first photoelectric conversion element. This has the effect of generating pixel signals for two pixels having different sensitivities.
  • a second aspect of the present technology is an image sensor comprising a pixel circuit that generates pixel signals, an analog-to-digital converter that sequentially performs analog-to-digital conversion processing on the pixel signals, and a characteristics control unit that controls the charge-to-voltage conversion efficiency of the pixel circuit based on the output of the analog-to-digital converter. This has the effect of improving the performance of the image sensor.
  • a second aspect of the present technology is an imaging device comprising a pixel circuit that generates a pixel signal, an analog-to-digital converter that performs analog-to-digital conversion processing on the pixel signal, a determination unit that determines whether or not the illuminance is higher than a predetermined threshold based on the output of the analog-to-digital converter and outputs the determination result, a characteristics control unit that controls the characteristics of the analog-to-digital converter based on the determination result, and an image processing unit that processes the digital signal from the analog-to-digital converter. This has the effect of improving the performance of the imaging device.
  • 1 is a block diagram illustrating an example of a configuration of an imaging device according to a first embodiment of the present technology.
  • 1 is a diagram illustrating an example of a stacked structure of an image sensor according to a first embodiment of the present technology;
  • 1 is a block diagram showing a configuration example of an image sensor according to a first embodiment of the present technology;
  • 1 is a circuit diagram showing a configuration example of a pixel block according to a first embodiment of the present technology;
  • 2 is a block diagram showing a configuration example of a column readout circuit unit and a column signal processing unit according to the first embodiment of the present technology;
  • FIG. 3 is a circuit diagram showing a configuration example of a determination unit according to the first embodiment of the present technology;
  • FIG. 1 is a block diagram illustrating an example of a configuration of an imaging device according to a first embodiment of the present technology.
  • 1 is a diagram illustrating an example of a stacked structure of an image sensor according to a first embodiment of the present technology
  • 1
  • 10 is a timing chart showing an example of an operation of a determination unit when a reset level and a signal level are read out in this order according to the first embodiment of the present technology.
  • 10 is a timing chart showing an example of an operation of a determination unit when a signal level and a reset level are read out in this order according to the first embodiment of the present technology.
  • 5A to 5C are diagrams illustrating an example of an operation of a characteristic control unit according to the first embodiment of the present technology.
  • 1 is a circuit diagram showing a configuration example of a load MOS current source according to a first embodiment of the present technology
  • 1 is a circuit diagram illustrating a configuration example of a comparator according to a first embodiment of the present technology
  • 4 is a timing chart showing an example of an operation of the image sensor at the start of exposure according to the first embodiment of the present technology
  • 10 is a timing chart showing an example of an operation of the image sensor when reading out pixels in order of PDDP from pixels with low illuminance according to the first embodiment of the present technology.
  • 10 is a timing chart showing an example of an operation of the image sensor when reading out pixels in order of PDDP from pixels with higher illuminance according to the first embodiment of the present technology
  • 10 is a timing chart showing an example of an operation of the image sensor when reading out pixels in order of DPDP from pixels with low illuminance according to the first embodiment of the present technology
  • 10 is a timing chart showing an example of an operation of the image sensor when reading out pixels in order of DPDP from pixels with higher illuminance according to the first embodiment of the present technology
  • 4 is a flowchart showing an example of an operation of the image sensor according to the first embodiment of the present technology.
  • FIG. 10 is a timing chart showing an example of an operation of the image sensor when reading out pixels in order of PDDP starting from pixels with low illuminance in the modified example of the first embodiment of the present technology.
  • 10 is a timing chart showing an example of an operation of the image sensor when reading out pixels in order of PDDP from pixels with higher illuminance in the modified example of the first embodiment of the present technology.
  • FIG. 10 is a block diagram showing a configuration example of a pixel and a column signal processing unit according to a second embodiment of the present technology.
  • FIG. 11 is a diagram illustrating an example of an operation of a characteristic control unit according to a second embodiment of the present technology.
  • 10 is a timing chart showing an example of an operation of the image sensor when reading out pixels in order of PPDD from pixels with low illuminance according to the second embodiment of the present technology
  • 10 is a timing chart showing an example of an operation of the image sensor when reading out PPDDs in order from a pixel with a higher illuminance according to the second embodiment of the present technology
  • 10 is a timing chart showing an example of an operation of the image sensor when reading out pixels in order of PDDP from pixels with low illuminance according to the second embodiment of the present technology
  • 10 is a timing chart showing an example of an operation of the image sensor when reading out pixels in order of PDDP from pixels with higher illuminance according to the second embodiment of the present technology
  • the comparison result VCO at timing T14 according to the threshold indicates whether the illuminance of the incident light is higher than the threshold.
  • the ramp signal Rmp decreases over time, and at time T14 while it is decreasing, the ramp signal Rmp falls below signal level D0, causing the comparison result VCO to invert to a low level.
  • the level of the ramp signal Rmp at this time corresponds to a dark state.
  • DDS Double Data Sampling
  • FIG. 9 is a diagram showing an example of the operation of the characteristics control unit 340 in the first embodiment of the present technology.
  • the characteristics control unit 340 receives as input the flag F from the determination unit 330 and the control signal Ctl from the system control unit 212.
  • a low-level control signal Ctl is input. Furthermore, when the reset level and signal level are read out in that order, flag F will be low when the illuminance is below the threshold, and flag F will be high when the illuminance is above the threshold. Furthermore, when the signal level and reset level are read out in that order, flag F will be high when the illuminance is below the threshold, and flag F will be low when the illuminance is above the threshold.
  • the characteristics control unit 340 controls the load MOS current to ICM1 and the tail current to ICM1.
  • the characteristics control unit 340 controls the load MOS current to ICM2 and the tail current to ICM2.
  • the characteristics control unit 340 switches both the load MOS current and the tail current depending on the illuminance, it is also possible to switch only one of them.
  • [Configuration example of load MOS current source] 10 is a circuit diagram showing an example of a configuration of a load MOS current source 260 according to the first embodiment of the present technology.
  • the load MOS current source 260 includes nMOS transistors 261 to 265 and a capacitor 266.
  • nMOS transistors 261, 263, and 265 are connected in series to the vertical signal line VSL. A predetermined bias voltage is applied to the gate of nMOS transistor 261.
  • the characteristics control unit 340 supplies a two-bit control signal LMSEL, one bit of which is input to the gate of nMOS transistor 262, and the remaining bit is input to the gate of nMOS transistor 263.
  • FIG. 11 is a circuit diagram showing an example of a configuration of a comparator 350 according to the first embodiment of the present technology.
  • the comparator 350 includes pMOS (n-channel MOS) transistors 351 to 362, capacitors 363 and 364, nMOS transistors 365 and 366, a tail current source 370, and amplifiers 376 and 377.
  • pMOS n-channel MOS
  • the ramp signal Rmp is input to the gate of pMOS transistor 356 via capacitor 322.
  • pMOS transistors 357 and 358 are connected in parallel to the power supply voltage, and the gate of pMOS transistor 357 is connected to its own drain and the gate of pMOS transistor 358.
  • pMOS transistors 359 and 361 are connected in series between the drain of pMOS transistor 357 and the gate of nMOS transistor 365. A predetermined bias voltage is applied to the gates of pMOS transistors 359 and 361.
  • pMOS transistors 360 and 362 are connected in series between the drain of pMOS transistor 358 and the gate of nMOS transistor 366. A predetermined bias voltage is applied to the gates of pMOS transistors 360 and 362.
  • Capacitor 363 is inserted between the connection node of pMOS transistors 353 and 356 and the gate of nMOS transistor 365. Pixel signal Ain is input to the gate of nMOS transistor 366 via capacitor 364.
  • the characteristics control unit 340 supplies a two-bit control signal CMSEL, one bit of which is input to the gate of nMOS transistor 371, and the remaining bit is input to the gate of nMOS transistor 373.
  • a predetermined bias voltage is applied to the gates of nMOS transistors 372 and 374.
  • Amplifier 376 amplifies the voltage at the connection node between pMOS transistor 358 and nMOS transistor 366 and outputs it to amplifier 377.
  • Amplifier 377 amplifies the voltage from amplifier 376 and outputs the comparison result as VCO.
  • the circuit configuration illustrated in the figure controls the tail current to one of ICM0, ICM1, or ICM2. Furthermore, the control signal SFSEL switches the current of the source follower on the lamp side in response to the switching of the tail current.
  • [Image sensor operation example] 12 is a timing chart showing an example of the operation of the image sensor 200 at the start of exposure according to the first embodiment of the present technology.
  • a horizontal synchronization signal XHS obtained by multiplying the vertical synchronization signal is input to the vertical drive unit 211.
  • the vertical drive unit 211 sequentially selects rows of the pixel block 220 in synchronization with the horizontal synchronization signal XHS and starts exposure.
  • This control method in which the exposure timing differs for each row is called a rolling shutter method.
  • the vertical drive unit 211 sets the drive signal SEL to low level, and supplies high-level drive signals RST and FDG during the period from timing T2 to T7.
  • the vertical drive unit 211 supplies a high-level drive signal TGL during the period from timing T3 to T4, and supplies a high-level drive signal FCG during the period from timing T5 to T6.
  • Exposure begins row by row in sequence using the control illustrated in the figure. Then, at the end of the exposure period, the column signal processing unit 300 AD converts (in other words, reads out) the pixel signals of the two pixels with different sensitivities.
  • the reset level (P-phase level) and signal level (D-phase level) of the pixel signal with the higher sensitivity are set to, for example, "P0" and “D0.”
  • the reset level and signal level of the pixel signal with the lower sensitivity are set to, for example, "P1" and "D1.”
  • reset levels P0 and P1 are examples of the first and second reset levels set forth in the claims.
  • Signal levels D0 and D1 are examples of the first and second signal levels set forth in the claims.
  • FIG. 13 is a timing chart showing an example of the operation of the image sensor 200 when reading out pixels in PDDP order starting from the pixel with the lowest illuminance in the first embodiment of the present technology.
  • the readout period for a certain row is assumed to be from timing T11 to T16.
  • the vertical drive unit 211 supplies a high-level drive signal SEL during the period from timing T11 to T16, and supplies a high-level drive signal RST from timing T11 throughout the pulse period.
  • the system control unit 212 supplies a high-level control signal AZP from timing T11 throughout the pulse period. This control generates a reset level P0, which is then AD converted.
  • the vertical drive unit 211 supplies a high-level drive signal TGL. This control generates a signal level D0, which is then AD converted.
  • the aforementioned judgment unit 330 determines whether the illuminance is higher than the threshold.
  • the period during which the ramp signal Rmp continues to decrease corresponds to the readout period. Furthermore, if the illuminance is below the threshold, the amount of decrease in signal level D0 will be relatively small.
  • the end of the read period is set as the timing T13 for judgment, but as mentioned above, this timing is set according to the threshold value and is not limited to the end. The same applies to the subsequent timing charts.
  • the characteristics control unit 340 switches the load MOS current and tail current based on the illuminance determination result. In the figure, the illuminance is low, so the load MOS current and tail current are switched from ILM0 and ICM0 to ILM1 and ICM1.
  • the system control unit 212 sets the control signal ATT to high level, and immediately thereafter supplies a pulse of the control signal AZP. Then, signal level D1 is generated and is AD converted.
  • the image processing unit 216 performs processing to determine the difference between reset level P0 and signal level D0 as a net pixel signal, and processing to determine the difference between reset level P1 and signal level D1 as a net pixel signal.
  • the image processing unit 216 performs HDR synthesis to combine these pixel signals.
  • the slope of the ramp signal Rmp is the same when reading out P0, D0, D1, and P1, and the resolution of the ADC 320 when converting each level is the same.
  • FIG. 14 is a timing chart showing an example of the operation of the image sensor 200 when reading out pixels in PDDP order starting from the pixel with the highest illuminance in the first embodiment of the present technology.
  • the load MOS current and tail current are switched from ILM0 and ICM0 to ILM2 and ICM2.
  • the column signal processing unit 300 reads out the pixel signals of two pixels with different sensitivities for each pixel. This allows the downstream image processing unit 216 to perform HDR synthesis of these pixel signals to expand the dynamic range.
  • the characteristics control unit 340 switches the values of the load MOS current and tail current when the sensitivity is low from ILM0 and ICM0 to ILM1 and ICM1, or ILM2 and ICM2. According to Equations 1 and 2, the current decreases when the sensitivity is low, so power consumption can be reduced compared to when the sensitivity is low and the switching is not performed.
  • the characteristics control unit 340 switches the load MOS current and tail current values to ILM1 and ICM1 when the illuminance is low, and to ILM2 and ICM2 when the illuminance is high.
  • ILM1 and ICM1 are smaller than ILM2 and ICM2, so power consumption can be reduced compared to when there is no switching when the illuminance is low.
  • the load MOS current and tail current when converting the paired reset level P0 and signal level D0 in CDS processing are the same values (ILM0 and ICM0).
  • the load MOS current and tail current when converting the paired reset level P1 and signal level D1 in CDS processing are the same values (ILM1 and ICM1, or ILM2 and ICM2). This makes it possible to suppress errors during CDS processing.
  • the signals can also be read out in the order of DPDP.
  • the signals are converted in the order of signal level D0, reset level P0, signal level D1, and reset level P1.
  • the aforementioned determination unit 330 determines whether the illuminance is higher than the threshold value.
  • FIG. 17 is a flowchart showing an example of the operation of the image sensor 200 in the first embodiment of the present technology. This operation is initiated, for example, when a specific application for capturing image data is executed. The figure also shows the flow when reading in the order of PDDP.
  • the image sensor 200 selects the row to be read (step S901) and initializes the load MOS current and tail current to ILM0 and ICM0 (step S902).
  • the image sensor 200 reads the reset level P0 (step S903), and then reads the signal level D0 (step S904).
  • the image sensor 200 determines whether the illuminance for each pixel in the row is higher than the threshold (step S905). If the illuminance is equal to or lower than the threshold (step S905: No), the image sensor 200 switches the load MOS current and tail current of that pixel to ILM1 and ICM1 (step S906). On the other hand, if the illuminance is higher than the threshold (step S905: Yes), the image sensor 200 switches the load MOS current and tail current of that pixel to ILM2 and ICM2 (step S907).
  • Steps S905 to S907 are executed in parallel for each pixel block 220 in a row.
  • the diagram focuses on the processing of one pixel block 220.
  • the image sensor 200 reads the signal level D1 (step S908), and then reads the reset level P1 (step S909).
  • the image sensor 200 determines whether all rows have been read (step S910). If there are rows that have not been read (step S901: No), the image sensor 200 repeatedly executes steps S901 and onwards. If all rows have been read (step S910: Yes), the image sensor 200 performs image processing such as CDS processing and HDR composition (step S911) and ends the imaging operation.
  • the image sensor 200 When capturing multiple sets of image data consecutively, the image sensor 200 repeatedly executes steps S901 to S911 in synchronization with the vertical synchronization signal.
  • the characteristics control unit 340 controls the load MOS current and tail current of the ADC 320 based on the illuminance determination result, thereby reducing power consumption.
  • the load MOS current and tail current during conversion of the reset level and signal level which are paired in CDS processing, are controlled to the same value. This makes it possible to suppress errors during CDS processing.
  • the resolution of the ADC 320 is fixed, but this configuration may not be able to sufficiently suppress degradation of image quality due to horizontal stripe noise (in other words, streaking).
  • the image sensor 200 in this modified example of the first embodiment differs from the first embodiment in that the resolution of the ADC 320 is changed.
  • FIG. 18 is a timing chart showing an example of the operation of an image sensor when reading out pixels in PDDP order starting from the pixel with the lowest illuminance in a modified example of the first embodiment of the present technology.
  • the system control unit 212 sets the resolution of the ADC 320 when reading out the higher sensitivity P0 and D0 to be higher than the resolution when reading out the lower sensitivity D1 and P1.
  • the resolution can be switched, for example, by controlling the analog gain of the comparator 350. To increase the resolution, simply increase the analog gain.
  • Streaking is more likely to occur when the characteristics control unit 340 reduces currents such as the load MOS current.
  • the criteria for streaking are more relaxed the lower the resolution of the ADC 320. Therefore, by having the characteristics control unit 340 reduce currents such as the load MOS current when reading out low-sensitivity pixel signals, and lowering the resolution of the ADC 320 at that time, streaking can be made less noticeable and image quality can be improved.
  • Second embodiment In the first embodiment described above, the result of illuminance determination is used to control the current, but this configuration makes it difficult to achieve higher resolution image data or further reduce power consumption.
  • the image sensor 200 in this second embodiment differs from the first embodiment in that it controls the charge-voltage conversion efficiency of the pixels based on the result of illuminance determination.
  • the pixel 240 includes a photoelectric conversion element 241, a transfer transistor 242, a reset transistor 243, a capacitor 244, floating diffusion layers 245 and 247, an FD gain transistor 246, an amplification transistor 248, and a selection transistor 249.
  • the photoelectric conversion element 241 generates electric charge through photoelectric conversion.
  • the transfer transistor 242 transfers electric charge from the photoelectric conversion element 241 to the floating diffusion layer 247 in accordance with the drive signal TGL.
  • the reset transistor 243 initializes the pixel 240 in accordance with the drive signal RST.
  • Capacitor 244 is inserted between the power supply voltage FD_Vdd and floating diffusion layer 245.
  • Floating diffusion layers 245 and 247 store electric charge and generate a voltage according to the amount of charge.
  • the FD gain transistor 246 is a transistor for controlling the charge-voltage conversion efficiency.
  • the amplification transistor 248 forms a source follower circuit and outputs from the drain a voltage corresponding to the voltage input to the gate.
  • the selection transistor 249 outputs the analog signal of the voltage from the amplification transistor 248 as the pixel signal Ain to the vertical signal line VSL in accordance with the drive signal SEL.
  • the characteristics control unit 340 of the second embodiment differs from that of the first embodiment in that it controls the charge-voltage conversion efficiency of the pixel 240 using the drive signal FDG based on the flag F from the determination unit 330.
  • FIG. 21 is a diagram showing an example of the operation of the characteristics control unit 340 in the second embodiment of the present technology.
  • a 2-bit control signal Ctl and a flag F are input to the characteristics control unit 340.
  • the characteristics control unit 340 sets the drive signal FDG to a low level. This increases the charge-voltage conversion efficiency of the pixel 240 above a predetermined value. This conversion efficiency is hereinafter referred to as "HCG.”
  • the characteristics control unit 340 sets the drive signal FDG to a high level. This causes the charge-voltage conversion efficiency of the pixel 240 to become lower than a predetermined value. This conversion efficiency will be referred to as "LCG" hereinafter.
  • the characteristics control unit 340 forcibly sets the drive signal FDG to low level regardless of flag F. If the control signal Ctl is "10" in binary, the characteristics control unit 340 forcibly sets the drive signal FDG to high level regardless of flag F.
  • Figure 22 is a timing chart showing an example of the operation of an image sensor when reading out PPDDs in order from pixels with low illuminance in the second embodiment of the present technology.
  • the vertical drive unit 211 supplies a high-level drive signal SEL during the period from timing T11 to T16, and supplies a high-level drive signal RST from timing T11 throughout the pulse period.
  • the system control unit 212 also controls the characteristics control unit 340 to supply a high-level drive signal FDG from timing T11 to timing T12. This control generates a reset level P0 with a low charge-to-voltage conversion efficiency (LCG), which is then AD converted.
  • LCG charge-to-voltage conversion efficiency
  • the drive signal FDG goes low.
  • the reset level P1 is generated with high charge-voltage conversion efficiency (HCG) and is AD converted.
  • the vertical drive unit 211 supplies a high-level drive signal TGL. This control causes the HCG to generate a signal level D1, which is then AD converted.
  • the judgment unit 330 determines whether the illuminance is higher than the threshold. If the illuminance is equal to or lower than the threshold, the characteristics control unit 340 leaves the drive signal FDG at a low level. As a result, the signal level D1 generated by the HCG is read out during the period from timing T15 to T16.
  • the level generated by the HCG the first time is designated D1_1, and the level generated by the HCG the second time is designated D1_2.
  • the downstream image processing unit 216 calculates the average value of signal levels D1_1 and D1_2, and then calculates the difference between this average value and reset level P1. This averaging of signal levels reduces noise, making it possible to obtain image data with higher resolution than in the first embodiment. Note that reset level P0 is not used in CDS processing and is discarded.
  • Figure 23 is a timing chart showing an example of the operation of the image sensor 200 when reading out PPDDs in order from pixels with the highest illuminance in the second embodiment of the present technology.
  • the characteristics control unit 340 controls the drive signal FDG to a high level.
  • the signal level D0 generated by the LCG is read out during the period from timing T15 to T16.
  • the image processing unit 216 performs CDS processing to determine the difference between the reset level P0 and the signal level D0. Note that the reset level P1 and signal level D1 are not used in the CDS processing and are discarded.
  • the column signal processing unit 300 sequentially reads out the reset level P0 and signal level D0 generated by the HCG.
  • the judgment unit 330 determines whether the illuminance is higher than the threshold. If the illuminance is equal to or lower than the threshold, the characteristics control unit 340 leaves the drive signal FDG at a low level. As a result, the reset level P0 and signal level D0 generated by the HCG are read out during the period from timing T14 to T16.
  • the levels generated by the HCG the first time are designated P0_1 and D0_1, and the levels generated by the HCG the second time are designated D0_2 and P0_2.
  • the downstream image processing unit 216 calculates the average value of the reset levels P0_1 and P0_2 and the average value of the signal levels D1_1 and D1_2, and calculates the difference between them.
  • FIG. 25 is a timing chart showing an example of the operation of the image sensor 200 when reading out pixels in PDDP order starting from the pixel with the highest illuminance in the second embodiment of the present technology.
  • the column signal processing unit 300 sequentially reads out the reset level P0 and signal level D0 generated by the HCG.
  • the judgment unit 330 determines whether the illuminance is higher than the threshold. If the illuminance is higher than the threshold, the characteristics control unit 340 controls the drive signal FDG to a high level. As a result, the reset level P1 and signal level D1 generated by the LCG are read out during the period from timing T14 to T16. The downstream image processing unit 216 performs CDS processing to determine the difference between the reset level P1 and the signal level D1. Note that the reset level P0 and signal level D0 are discarded.
  • the characteristics control unit 340 can control the charge-voltage conversion efficiency according to the illuminance, and can also control currents such as the load MOS current according to the illuminance.
  • the characteristics control unit 340 controls the charge-voltage conversion efficiency of the pixel 240 based on the illuminance determination result, thereby enabling image data to be produced with higher definition.
  • the charge-voltage conversion efficiency is controlled in accordance with the illuminance to increase the resolution of the image data, but power consumption can also be reduced.
  • the image sensor 200 in the first modification of the second embodiment differs from the second embodiment in that the charge-voltage conversion efficiency is controlled in accordance with the illuminance, and the ADC 320 is stopped in accordance with the illuminance.
  • FIG. 26 is a block diagram showing an example configuration of a pixel 240 and a column signal processing unit 300 in a first modified example of the second embodiment of the present technology.
  • the characteristics control unit 340 in the first modified example of the second embodiment differs from the second embodiment in that it controls charge-voltage conversion efficiency based on flag F, and stops the ADC 320 using enable signal CTEN when illuminance is below a threshold.
  • FIG. 27 is a circuit diagram showing an example configuration of a counter 380 in a first modified example of the second embodiment of the present technology.
  • This counter 380 includes a delay unit 381, an output control unit 382, a Gray code latch 383, a binary code conversion unit 384, an adder 385, a metastable mask circuit 386, a binary counter 388, and a data latch 390.
  • the delay unit 381 delays the comparison result VCO from the comparator 350 for a predetermined time.
  • the delay unit 381 supplies the delayed signal to the output control unit 382 as a delayed signal dVCO.
  • the output control unit 382 receives the comparison result VCO, delay signal dVCO, and enable signal CTEN from the comparator 350, delay unit 381, and characteristics control unit 340. Based on these signals, the output control unit 382 generates a control signal CMout and supplies it to the Gray code latch 383.
  • the gray code latch 383 receives the gray code from the gray code generation unit 400 and the control signal CMout.
  • the Gray code generation unit 400 generates a 5-bit Gray code over the pixel signal readout period. This Gray code is increased or decreased in synchronization with a predetermined clock signal and is used commonly across all columns.
  • the Gray code latch 383 holds the Gray code in accordance with the control signal CMout. This Gray code latch 383 supplies the held code to the binary code conversion unit 384. In addition, the clock signal of the most significant bit of the code from the Gray code latch 383 is supplied to the metastable mask circuit 386.
  • the binary code conversion unit 384 converts the 5-bit Gray code into a binary code and supplies it to the adder 385.
  • Adder 385 adds the 7-bit upper bit string to the 5-bit binary code to generate a 14-bit binary code, which it supplies to multiplexer 387.
  • the logical value of all bits in the upper bit string is "0".
  • Metastable mask circuit 386 supplies a carry signal. Outside of a specified mask period, metastable mask circuit 386 supplies the clock signal from Gray code latch 383 as a carry signal to multiplexer 387. This carry signal is used to carry the least significant bit of the seven most significant bits of binary counter 388. However, measures to prevent metastable carry signals are required for the carry signal.
  • metastable means that, for example, when the timing of the edge of the carry signal and the inversion of the comparison result VCO are close, a carry does not occur on the Gray code side but does occur on the binary code side, resulting in data skipping.
  • Metastable mask circuit 386 can prevent metastable carry by setting a mask period based on the timing of the inversion of the comparison result VCO.
  • the multiplexer 387 selects either the binary code from the adder 385 or the carry signal from the metastable mask circuit 386 and supplies it to the binary counter 388.
  • the binary counter 388 counts the 14-bit binary code BIN and supplies it to the data latch 390.
  • the data latch 390 holds the binary code BIN and outputs it as a digital signal Dout under the control of the horizontal drive unit 215.
  • FIG. 28 is a diagram showing an example of the operation of the characteristics control unit 340 and the output control unit 382 in a first modified example of the second embodiment of the present technology.
  • “a” shows an example of the operation of the characteristics control unit 340
  • “b” shows an example of the operation of the output control unit 382.
  • the characteristics control unit 340 when controlling the drive signal FDG in accordance with flag F, the characteristics control unit 340 also controls the enable signal CTEN in accordance with flag F.
  • the characteristics control unit 340 sets the enable signal CTEN to a value indicating disable (such as a low level). If the control signal Ctl is "00" or "11” in binary and the flag F is a value indicating high illuminance (such as a high level), the characteristics control unit 340 sets the enable signal CTEN to a value indicating enable (such as a high level).
  • control signal Ctl is binary "10” or "01"
  • the enable signal CTEN is controlled to a high level.
  • the output control unit 382 sets the control signal CMout to a value indicating continued counting (such as a high level).
  • the output control unit 382 sets the control signal CMout to a low level.
  • Figure 29 is a timing chart showing an example of the operation of an image sensor when reading out PPDDs from pixels with low illuminance in the first modified example of the second embodiment of the present technology.
  • the reset level P0 generated by the LCG, the reset level P1 generated by the HCG, and the signal level D1 generated by the HCG are read out in sequence.
  • the gray period in the ADC 320 in the figure indicates the period during which counting continues. At the start of this period, the Gray code and binary code are initialized. In addition, the output of the data latch 390 is latched at the timing when the comparison result VCO is inverted.
  • the determination unit 330 determines whether the illuminance is higher than the threshold. If the illuminance is equal to or lower than the threshold, the characteristics control unit 340 leaves the drive signal FDG at a low level. Furthermore, the characteristics control unit 340 switches the enable signal CTEN from an enable value to a disable value. This control stops the ADC 320 from counting.
  • the characteristics control unit 340 leaves the enable signal CTEN at the enable value. This causes the signal level D0 to be read out again.
  • the image processing unit 216 performs CDS processing to determine the difference between the reset level P0 and the signal level D0.
  • the characteristics control unit 340 stops the ADC 320 when the illuminance is equal to or lower than the threshold, thereby reducing power consumption.
  • the charge-voltage conversion efficiency of the pixel 240 is controlled, but instead, it is also possible to control the charge-voltage conversion efficiency of the pixel block 220 of the first embodiment.
  • the image sensor 200 in this second embodiment differs from the second embodiment in that the charge-voltage conversion efficiency of the pixel block 220 is controlled based on the result of illuminance determination.
  • FIG. 33 is a block diagram showing an example configuration of a pixel block 220 and a column signal processing unit 300 in a second modified example of the second embodiment of the present technology.
  • the characteristics control unit 340 reduces the charge-voltage conversion efficiency of the pixel block 220 below a predetermined value, and the ADC 320 reads the reset level and signal level of the pixel signal of the pixel with the higher sensitivity of the two pixels in the pixel block 220.
  • This pixel signal is designated "PD2LCG,” and its reset level and signal level are designated “P0" and "D0.”
  • the determination unit 330 determines whether the illuminance is higher than the threshold value within the readout period of D0. Based on the result of this determination, the characteristics control unit 340 controls the charge-voltage conversion efficiency, and the ADC 320 reads out the reset level and signal level of the pixel signal of the pixel with the lower sensitivity of the two pixels.
  • This pixel signal is designated “PD1.”
  • PD1 with high charge-voltage conversion efficiency is designated “PD1HCG,” and its reset level and signal level are designated “P1” and “D1.”
  • PD1 with low charge-voltage conversion efficiency is designated “PD1LCG,” and its reset level and signal level are designated “P2" and "D2.”
  • the charge-voltage conversion efficiency is controlled according to the illuminance, and PD1HCG or PD1LCG is read out, thereby enabling an improvement in frame rate compared to the comparative example.
  • the illuminance determination result is used to control the current, but this configuration makes it difficult to achieve higher resolution image data or further reduce power consumption.
  • the image sensor 200 in this third embodiment differs from the first embodiment in that it controls the analog gain of the ADC 320 based on the illuminance determination result.
  • FIG. 38 is a block diagram showing an example configuration of a column signal processing unit 300 according to a third embodiment of the present technology.
  • the characteristics control unit 340 according to the third embodiment differs from the first embodiment in that it controls the analog gain of the ADC 320 using a control signal ATT based on the illuminance determination result.
  • the characteristics control unit 340 sets the control signal ATT to a low level. This causes the analog gain of the ADC 320 (attenuation gain in the figure) to be higher than a predetermined value. This gain is hereinafter referred to as high gain or "HG.”
  • the characteristics control unit 340 sets the control signal ATT to a high level. This causes the analog gain of the ADC 320 to become lower than a predetermined value. This gain is hereinafter referred to as low gain, or "LG.”
  • the characteristics control unit 340 forces the control signal ATT to low level, regardless of flag F. If the control signal Ctl is "10" in binary, the characteristics control unit 340 forces the control signal ATT to high level, regardless of flag F.
  • Figure 40 is a timing chart showing an example of the operation of an image sensor when reading out PPDDs in order from pixels with low illuminance in the third embodiment of the present technology.
  • the system control unit 212 controls the characteristics control unit 340 to supply a high-level control signal ATT from timing T11 to timing T12. During this period, the reset level P0 is AD converted at low gain (LG).
  • the judgment unit 330 determines whether the illuminance is higher than the threshold. If the illuminance is equal to or lower than the threshold, the characteristics control unit 340 leaves the control signal ATT at a low level. As a result, signal level D1 is read out at high gain during the period from timing T15 to T16. The level read out at high gain the first time is designated D1_1, and the level read out at high gain the second time is designated D1_2.
  • the downstream image processing unit 216 calculates the average value of the signal levels D1_1 and D1_2, and then calculates the difference between this average value and the reset level P1. This averaging of the signal levels reduces noise, making it possible to obtain image data with higher resolution than in the first embodiment.
  • Figure 41 is a timing chart showing an example of the operation of an image sensor when reading out PPDDs in order from pixels with higher illuminance in the third embodiment of the present technology.
  • the characteristics control unit 340 controls the control signal ATT to a high level.
  • the signal level D0 is read out at a low gain during the period from timing T15 to T16.
  • the image processing unit 216 performs CDS processing to determine the difference between the reset level P0 and the signal level D0.
  • Figure 42 is a timing chart showing an example of the operation of the image sensor 200 when reading out pixels in PDDP order starting from the pixel with the lowest illuminance in the third embodiment of the present technology.
  • the column signal processing unit 300 sequentially reads out the reset level P0 and signal level D0 at high gain.
  • the judgment unit 330 determines whether the illuminance is higher than the threshold. If the illuminance is equal to or lower than the threshold, the characteristics control unit 340 leaves the control signal ATT at a low level. As a result, the signal level D0 and reset level D0 are read out at high gain during the period from timing T14 to T16.
  • the levels read out at high gain the first time are designated P0_1 and D0_1, and the levels read out at high gain the second time are designated D0_2 and P0_2.
  • the downstream image processing unit 216 calculates the average value of the reset levels P0_1 and P0_2 and the average value of the signal levels D0_1 and D0_2, and calculates the difference between them.
  • Figure 43 is a timing chart showing an example of the operation of the image sensor 200 when reading out pixels in PDDP order starting from the pixel with the highest illuminance in the third embodiment of the present technology.
  • the column signal processing unit 300 sequentially reads out the reset level P0 and signal level D0 at high gain.
  • the determination unit 330 determines whether the illuminance is higher than the threshold. If the illuminance is higher than the threshold, the characteristics control unit 340 controls the control signal ATT to a high level. As a result, signal level D1 and reset level P1 are read out at low gain during the period from timing T14 to T16.
  • the downstream image processing unit 216 performs CDS processing to determine the difference between reset level P1 and signal level D1.
  • the method of controlling the enable signal CTEN in the first variant of the third embodiment is the same as that illustrated in Figure 28a.
  • the image processing unit 216 performs CDS processing to determine the difference between the reset level P0 and the signal level D0.
  • the data can also be read out in the order of PDDP.
  • the characteristics control unit 340 will stop the ADC 320 thereafter.
  • the characteristics control unit 340 stops the ADC 320 when the illuminance is equal to or lower than the threshold, thereby reducing power consumption.
  • Image sensor 200 in the second modification of the third embodiment differs from the third embodiment in that the readout order is changed based on the illuminance determination result.
  • FIG. 49 is a diagram showing an example of a read operation of the image sensor 200 in the second modified example of the third embodiment of the present technology and in a comparative example.
  • “a” shows the read operation in the second modified example of the third embodiment
  • “b” shows the read operation in the comparative example.
  • the pixel signal of the pixel with the higher sensitivity of the two pixels is designated PD2, and the pixel signal of the pixel with the lower sensitivity is designated PD1.
  • PD2 read out at low gain is designated PD2LG.
  • PD1 read out at low gain is designated PD1LG, and PD1 read out at high gain is designated PD1HG.
  • the ADC 320 in the second modified example of the third embodiment converts PD2LG using the DDS method during the period from timing T21 to T22. Then, based on the comparison result at timing T22, the determination unit 330 determines whether the illuminance is higher than the threshold value.
  • ADC320 converts the reset level (P phase) of PD1LG during the period from timing T22 to T23. Then, during the period from timing T23 to T24, ADC320 converts the reset level and signal level of PD1HG in that order. The period from timing T24 to T25 is set as a waiting time to match the pixels with high illuminance. Next, during the period from timing T25 to T26, ADC320 converts the signal level (D phase) of PD1LG. In this way, when the illuminance is high, the levels are read out in the order of PPDD from timing T22 onwards.
  • the period from timing T22 to T23 is set as a waiting time. Then, during the period from timing T23 to T24, ADC320 converts the reset level and signal level of PD1LG in that order. Next, during the period from timing T24 to T26, ADC320 converts PD1LG using the DDS method. In this way, when the illuminance is high, the levels are read out in the order of PDDP from timing T22 onwards.
  • the ADC 320 converts PD2LG using the DDS method during the period from timing T21 to T22.
  • ADC320 converts the reset level (P phase) of PD1LG during the period from timing T22 to T23. Then, during the period from timing T23 to T24, ADC320 converts the reset level and signal level of PD1HG, in that order. Next, during the period from timing T24 to T25, ADC320 converts the signal level (D phase) of PD1LG. Then, during the period from timing T25 to T27, ADC320 converts PD1HG using the DDS method.
  • the readout speed can be made faster than in the comparative example in which the readout order is not switched.
  • the readout time for each row can be reduced by 0.5 ⁇ T AD .
  • Figure 50 is a timing chart showing an example of the operation of an image sensor when reading from a pixel with low illuminance in a second modified example of the third embodiment of the present technology.
  • the ADC 320 converts the signal level D0 of PD2LG, and then converts the reset level P0. Then, based on the comparison result at timing T22, the determination unit 330 determines whether the illuminance is higher than the threshold value.
  • ADC320 converts the reset level P1 of PD1LG during the period from timing T22 to T23. Then, during the period from timing T23 to T24, ADC320 converts the reset level P2 of PD1HG, and then converts the signal level D2.
  • ADC320 converts the signal level D1 of PD1LG during the period from timing T25 to T26. In this way, when the illuminance is high, the levels are read out in the order of P1, P2, D2, and D1 from timing T22 onwards.
  • Figure 51 is a timing chart showing an example of the operation of an image sensor when reading from a pixel with high illuminance in a second modified example of the third embodiment of the present technology.
  • ADC320 converts the reset level P2 of PD1HG and then converts the signal level D2 during the period from timing T23 to T24.
  • ADC320 converts the signal level D1 of PD1LG, and then converts the reset level P1. In this way, when the illuminance is high, the levels are read out in the order of P2, D2, D1, and P1 from timing T22 onwards.
  • the image sensor 200 can also perform the control of a in Figure 52 instead of the control of a in Figure 49. Between timings T20 and T21, it is determined whether the illuminance is higher than the threshold value.
  • the period from timing T21 to T22 is set as a waiting time. Then, ADC320 converts PD1LG using the CDS method during the period from timing T22 to T23. Then, ADC320 converts PD1LG using the DDS method during the period from timing T23 to T25, and converts PD2LG using the DDS method during the period from timing T25 to T26.
  • the readout time can be reduced by 0.5 ⁇ TAD for each row.
  • Figure 53 is a timing chart showing an example of the operation of the image sensor when high illuminance is determined under the control of a in Figure 52 and reading is performed using the pixel with lower conversion efficiency. During the period from timing T20 to T21, it is determined whether the illuminance is higher than the threshold value.
  • Figure 54 is a timing chart showing an example of the operation of the image sensor when low illuminance is determined under the control of a in Figure 52 and reading is performed using the pixel with the higher conversion efficiency. During the period from timing T20 to T21, it is determined whether the illuminance is higher than the threshold value.
  • the period from timing T21 to T22 is set as a waiting time. Then, ADC320 converts the reset level P0 of PD1LG during the period from timing T22 to T23, and then converts the signal level D0. Then, ADC320 converts the signal level D1 of PD1LG during the period from timing T23 to T25, and then converts the reset level P1. Then, ADC320 converts the signal level D2 of PD2LG during the period from timing T25 to T26, and then converts the reset level P2.
  • the characteristics control unit 340 switches the analog gain (such as attenuation gain) according to the illuminance, and the ADC 320 switches the readout order, thereby increasing the readout speed.
  • analog gain such as attenuation gain
  • the determination unit 330 determines whether the illuminance is higher than the threshold value based on the comparison result VCO of the comparator 350, but is not limited to this configuration.
  • the determination unit 330 in this fourth embodiment differs from the first embodiment in that it determines whether the illuminance is higher than the threshold value based on the digital signal Dout indicating the count value of the counter 380.
  • FIG. 55 is a block diagram showing an example configuration of a column signal processing unit 300 according to a fourth embodiment of the present technology.
  • the determination unit 330 of this fourth embodiment receives as input the most significant digits of the digital signal Dout, an enable signal CALEN from the system control unit 212 or the like, and the most significant digits of the threshold value TH.
  • Dout[12:13] consisting of the 12th and 13th bits is input to the determination unit 330.
  • TH[1:0] consisting of the 12th and 13th bits of the threshold is input to the determination unit 330. Note that the logical values of bits 0 through 11 of the threshold TH are all "0".
  • the determination unit 330 compares Dout[12:13] with TH[1:0] to determine whether the digital signal Dout is higher than the threshold value TH.
  • the characteristics control unit 340 controls the load MOS current and tail current based on the determination result of the determination unit 330.
  • the fourth embodiment can also be applied to a modified version of the first embodiment.
  • the fourth embodiment can also be applied to both the second embodiment and its first and second modifications.
  • the charge-voltage conversion efficiency is controlled based on the determination result of the determination unit 330.
  • the fourth embodiment can also be applied to the third embodiment and its first and second modifications. In this case, the analog gain is controlled based on the determination result of the determination unit 330.
  • FIG. 56 is a block diagram showing an example configuration of a data latch 390 according to the fourth embodiment of the present technology.
  • a predetermined number of latch circuits 391 are arranged within the data latch 390. If the data size of the digital signal Dout is 14 bits, 14 latch circuits 391 are arranged.
  • FIG. 57 is a diagram showing an example of the operation of the determination unit 330 in the fourth embodiment of the present technology. For example, when set to enable, the enable signal CALEN is controlled to a high level, and when set to disable, the enable signal CALEN is controlled to a low level.
  • the determination unit 330 determines that the illuminance is higher than the threshold and sets flag F to high.
  • the determination unit 330 can also determine the illuminance by performing a logical operation on Dout[12:13]. For example, as illustrated in FIG. 1B, the determination unit 330 determines whether Dout[12] and Dout[13] are both at a high level when the enable signal LAEN is at a high level (enabled). If Dout[12] and Dout[13] are both at a high level, the determination unit 330 sets flag F to a high level; otherwise, it sets flag F to a low level.
  • the number of most significant bits input to the determination unit 330 is not limited to two bits.
  • the determination unit 330 determines the illuminance based on the digital signal Dout, so there is no need to input the comparison result VCO to the determination unit 330.
  • pixel signals are generated by the pixel block 220 illustrated in Fig. 4, but the circuit configuration of the pixel block 220 is not limited to that illustrated in Fig. 4.
  • the image sensor 200 in this fifth embodiment differs from the first embodiment in that the circuit configuration of the pixel block 220 is changed.
  • FIG. 59 is a circuit diagram showing an example configuration of a pixel block 220 according to a fifth embodiment of the present technology.
  • the pixel block 220 according to the fifth embodiment differs from the first embodiment in that the FC gain transistor 230 has been removed. This allows the circuit scale of the pixel block 220 to be reduced.
  • the FD gain transistor 226 can also be eliminated.
  • a transfer transistor 234 can be added.
  • the transfer transistor 234 transfers charge from the photoelectric conversion element 233 to the charge accumulation unit 232 in accordance with the drive signal TGS from the vertical drive unit 211.
  • a transfer transistor 234 can be added and the FC gain transistor 230 can be removed.
  • the circuit configuration of the pixel block 220 is changed, so when the number of transistors is reduced, the circuit size of the pixel block 220 can be reduced.
  • pixel signals are generated by the pixels 240 illustrated in Fig. 20, but the circuit configuration of the pixels 240 is not limited to that illustrated in Fig. 20.
  • the image sensor 200 in this sixth embodiment differs from the second embodiment in that the circuit configuration of the pixels 240 is changed.
  • FIG. 64 is a circuit diagram showing an example configuration of a pixel 240 in a sixth embodiment of the present technology.
  • the pixel 240 in this sixth embodiment differs from the second embodiment in that an FC gain transistor 250 and a capacitor 251 are added.
  • the FC gain transistor 250 opens and closes the path between the floating diffusion layer 245 and the capacitor 251 in accordance with a drive signal FCG from the vertical drive unit 211.
  • This circuit configuration makes it possible to control the charge-voltage conversion efficiency in three stages.
  • a capacitor 251 and an overflow gate transistor 252 can be added.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the vehicle's surroundings acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby enabling cooperative control aimed at autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • the microcomputer 12051 can output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the vehicle exterior information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching from high beams to low beams.
  • the audio/video output unit 12052 transmits at least one audio and/or video output signal to an output device capable of visually or audibly notifying vehicle occupants or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin mainly capture images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided on the side mirrors mainly capture images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • Imaging range 12111 indicates the imaging range of imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of imaging unit 12104 provided on the rear bumper or back door.
  • At least one of the image capturing units 12101 to 12104 may have a function for acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera consisting of multiple image capturing elements, or an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 can calculate the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100), thereby extracting as a preceding vehicle the three-dimensional object that is the closest three-dimensional object on the path of the vehicle 12100 and traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or higher). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 can classify and extract three-dimensional object data regarding three-dimensional objects into categories such as motorcycles, standard vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, and use this data for automatic obstacle avoidance. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and a collision is possible, it can provide driving assistance to avoid a collision by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by performing forced deceleration or evasive steering via the drivetrain control unit 12010.
  • At least one of the image capturing units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize pedestrians by determining whether or not a pedestrian is present in the images captured by the image capturing units 12101 to 12104. Such pedestrian recognition is performed, for example, by extracting feature points in the images captured by the image capturing units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points that indicate the outline of an object to determine whether or not the object is a pedestrian.
  • the audio/video output unit 12052 controls the display unit 12062 to superimpose a rectangular outline on the recognized pedestrian for emphasis.
  • the audio/video output unit 12052 may also control the display unit 12062 to display an icon or the like indicating the pedestrian in a desired position.
  • the analog-to-digital converter includes a load MOS current source connected to a vertical signal line that transmits a pixel signal;
  • the pixel signals include first and second pixel signals; the analog-to-digital converter converts the first pixel signal into a first digital signal with a resolution higher than a predetermined value, and converts the second pixel signal into a second digital signal with a resolution not exceeding the predetermined value;
  • the image sensor according to any one of (1) to (3), wherein the determination unit determines whether the illuminance is higher than the threshold value based on the output corresponding to the first pixel signal.
  • the analog-to-digital converter a comparator that compares the pixel signal with a predetermined reference signal and outputs a comparison result; a counter that counts a count value over a period until the comparison result is inverted, The image sensor according to any one of (1) to (7), wherein the determination unit determines whether the illuminance is higher than the threshold value based on the comparison result.
  • the analog-to-digital converter a comparator that compares the pixel signal with a predetermined reference signal and outputs a comparison result; a counter that counts a count value over a period until the comparison result is inverted, The image sensor according to any one of (1) to (8), wherein the determination unit determines whether the illuminance is higher than the threshold value based on the count value.
  • the analog-to-digital converter converts the first reset level, the first signal level, the second signal level, and the second reset level into a digital signal in this order;
  • the analog-to-digital converter converts the first signal level, the first reset level, the second signal level, and the second reset level into a digital signal in this order;
  • the analog-to-digital converter converts the first reset level, the second reset level, the first signal level, and the second signal level into a digital signal in this order;
  • the image sensor according to (10), wherein the determination unit determines whether the illuminance is higher than the threshold value based on the output during a readout period of the second reset level.
  • the pixel circuit a first photoelectric conversion element; a transfer transistor that transfers charges from the first photoelectric conversion element to a floating diffusion layer; a reset transistor that initializes the floating diffusion layer;
  • a pixel circuit for generating a pixel signal; an analog-to-digital converter that sequentially performs analog-to-digital conversion on the pixel signals; a characteristic control unit that controls the charge-voltage conversion efficiency of the pixel circuit based on the output of the analog-to-digital converter.
  • a pixel circuit for generating a pixel signal an analog-to-digital converter that performs analog-to-digital conversion processing on the pixel signals; a determination unit that determines whether or not the illuminance is higher than a predetermined threshold based on the output of the analog-to-digital converter and outputs the determination result; a characteristics control unit that controls the characteristics of the analog-to-digital converter based on the determination result; an image processing unit that processes the digital signal from the analog-to-digital converter.
  • Imaging device 110 Optical unit 120
  • DSP circuit 130 Display unit 140 Operation unit 150
  • Bus 160 Frame memory 170
  • Power supply unit 200 Image sensor 201 Pixel chip 202 Circuit chip 211 Vertical drive unit 212
  • System control unit 213 DAC 214 Pixel array section 215 Horizontal drive section 216 Image processing section 220 Pixel block 221, 233, 241 Photoelectric conversion element 222, 234, 242 Transfer transistor 223, 243 Reset transistor 224, 231, 244, 251, 266, 322 to 324, 363, 364
  • FC gain transistor 232 Charge storage section 240 Pixel 252 Overflow gate transistor 255
  • Column readout circuit section 260 Load MOS current source 261 to 265, 365, 366, 371 to 374 nMOS transistor 300
  • column signal processing unit 310 320

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Abstract

ＨＤＲ合成を行うイメージセンサにおいて、性能を向上させる。　イメージセンサは、画素回路と、アナログデジタル変換器と、判定部と、特性制御部とを具備する。画素回路は、画素信号を生成する。アナログデジタル変換器は、画素信号に対してアナログデジタル変換処理を行う。判定部は、アナログデジタル変換器の出力に基づいて照度が所定の閾値より高いか否かを判定して判定結果を出力する。特性制御部は、判定結果に基づいてアナログデジタル変換器の特性を制御する。

Description

イメージセンサ、および、撮像装置
　本技術は、イメージセンサに関する。詳しくは、複数の画素信号を合成するイメージセンサ、および、撮像装置に関する。
　従来より、撮像装置などにおいて、ダイナミックレンジを拡大するために、ＨＤＲ（High-Dynamic-Range）合成が用いられている。例えば、画素の感度を可変とし、高感度にしたときの画素信号と、低感度にしたときの画素信号とを画素ごとに順に読み出して、それらをＨＤＲ合成するイメージセンサが提案されている（例えば、特許文献１参照。）。
特開２０１７－１７５３４５号公報
　上述の従来技術では、画素の感度を可変にすることにより、長時間の露光と短時間の露光とを行うことなく、ＨＤＲ合成を実現している。しかしながら、上述の従来技術では、高速化、ノイズの低減や、消費電力の削減などの各種の性能向上が困難である。
　本技術はこのような状況に鑑みて生み出されたものであり、ＨＤＲ合成を行うイメージセンサにおいて、性能を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、画素信号を生成する画素回路と、上記画素信号に対してアナログデジタル変換処理を行うアナログデジタル変換器と、上記アナログデジタル変換器の出力に基づいて照度が所定の閾値より高いか否かを判定して判定結果を出力する判定部と、上記判定結果に基づいて上記アナログデジタル変換器の特性を制御する特性制御部とを具備するイメージセンサである。これにより、イメージセンサの性能が向上するという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換器は、テール電流を供給するテール電流源を含み、上記特性は、上記テール電流の値を含むものであってもよい。これにより、照度に応じてテール電流の値が切り替わるという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換器は、画素信号を伝送する垂直信号線に接続された負荷ＭＯＳ電流源を含み、上記特性は、上記負荷ＭＯＳ（Metal-Oxide-Semiconductor）電流源が生成する負荷ＭＯＳ電流の値を含むものであってもよい。これにより、照度に応じて負荷ＭＯＳ電流の値が切り替わるという作用をもたらす。
　また、この第１の側面において、上記画素信号は、第１および第２の画素信号を含み、上記アナログデジタル変換器は、所定値より高い分解能により上記第１の画素信号を第１のデジタル信号に変換し、上記所定値を超えない分解能により上記第２の画素信号を第２のデジタル信号に変換し、上記判定部は、上記第１の画素信号に対応する上記出力に基づいて上記照度が上記閾値より高いか否かを判定してもよい。これにより、画質が向上するという作用をもたらす。
　また、この第１の側面において、上記特性制御部は、上記判定結果に基づいて上記画素回路の電荷電圧変換効率をさらに制御してもよい。これにより、照度に応じて電荷電圧変換効率が切り替わるという作用をもたらす。
　また、この第１の側面において、上記特性制御部は、上記照度が上記閾値を超えない場合には上記アナログデジタル変換器を停止させてもよい。これにより、省電力が低減するという作用をもたらす。
　また、この第１の側面において、上記特性は、上記アナログデジタル変換器のアナログゲインであってもよい。これにより、照度に応じてアナログゲインが切り替わるという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換器は、上記画素信号と所定の参照信号とを比較して比較結果を出力するコンパレータと、上記比較結果が反転するまでの期間に亘って計数値を計数するカウンタとを備え、上記判定部は、上記比較結果に基づいて上記照度が上記閾値より高いか否かを判定してもよい。これにより、コンパレータの比較結果に基づいて特性が切り替わるという作用をもたらす。なお、カウンタは、必ずしも必要でない。閾値に相当するイネーブルタイミング信号のときにコンパレータが反転しているのかが判定される。この比較結果によって、特性が切り替えられる。
　また、この第１の側面において、上記アナログデジタル変換器は、上記画素信号と所定の参照信号とを比較して比較結果を出力するコンパレータと、上記比較結果が反転するまでの期間に亘って計数値を計数するカウンタとを備え、上記判定部は、上記計数値に基づいて上記照度が上記閾値より高いか否かを判定してもよい。これにより、計数値に基づいて特性が切り替わるという作用をもたらす。
　また、この第１の側面において、上記画素信号のレベルは、上記画素回路が初期化されたときの第１および第２のリセットレベルと露光量に応じた第１および第２の信号レベルとを含むものであってもよい。これにより、ＣＤＳ（Correlated Double Sampling）処理が実行可能になるという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換器は、上記第１のリセットレベル、上記第１の信号レベル、上記第２の信号レベル、上記第２のリセットレベルの順にデジタル信号に変換し、上記判定部は、上記第１の信号レベルの読出し期間内の上記出力に基づいて上記照度が上記閾値より高いか否かを判定してもよい。これにより、ＰＤＤＰ読出しが実現されるという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換器は、上記第１の信号レベル、上記第１のリセットレベル、上記第２の信号レベル、上記第２のリセットレベルの順にデジタル信号に変換し、上記判定部は、上記第１のリセットレベルの読出し期間内の上記出力に基づいて上記照度が上記閾値より高いか否かを判定してもよい。これにより、ＤＰＤＰ読出しが実現されるという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換器は、上記第１のリセットレベル、上記第２のリセットレベル、上記第１の信号レベル、上記第２の信号レベルの順にデジタル信号に変換し、上記判定部は、上記第２のリセットレベルの読出し期間内の上記出力に基づいて上記照度が上記閾値より高いか否かを判定してもよい。これにより、ＰＰＤＤ読出しが実現されるという作用をもたらす。
　また、この第１の側面において、上記画素回路は、第１の光電変換素子と、上記第１の光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、上記浮遊拡散層を初期化するリセットトランジスタと、電荷電圧変換効率を制御するためのＦＤゲイントランジスタとを備えてもよい。これにより、画素信号が生成されるという作用をもたらす。
　また、この第１の側面において、上記画素回路は、上記第１の光電変換素子と感度の異なる第２の光電変換素子をさらに備えてもよい。これにより、感度の異なる２画素のそれぞれの画素信号が生成されるという作用をもたらす。
　また、本技術の第２の側面は、画素信号を生成する画素回路と、上記画素信号に対して順にアナログデジタル変換処理を行うアナログデジタル変換器と、上記アナログデジタル変換器の出力に基づいて上記画素回路の電荷電圧変換効率を制御する特性制御部とを具備するイメージセンサである。これにより、イメージセンサの性能が向上するという作用をもたらす。
　また、本技術の第２の側面は、画素信号を生成する画素回路と、上記画素信号に対してアナログデジタル変換処理を行うアナログデジタル変換器と、上記アナログデジタル変換器の出力に基づいて照度が所定の閾値より高いか否かを判定して判定結果を出力する判定部と、上記判定結果に基づいて上記アナログデジタル変換器の特性を制御する特性制御部と、上記アナログデジタル変換器からのデジタル信号を処理する画像処理部とを具備する撮像装置である。これにより、撮像装置の性能が向上するという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるイメージセンサの積層構造の一例を示す図である。 本技術の第１の実施の形態におけるイメージセンサの一構成例を示すブロック図である。 本技術の第１の実施の形態における画素ブロックの一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラム読出し回路部およびカラム信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態における判定部の一構成例を示す回路図である。 本技術の第１の実施の形態におけるリセットレベル、信号レベルの順に読み出す場合の判定部の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における信号レベル、リセットレベルの順に読み出す場合の判定部の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における特性制御部の動作の一例を示す図である。 本技術の第１の実施の形態における負荷ＭＯＳ電流源の一構成例を示す回路図である。 本技術の第１の実施の形態におけるコンパレータの一構成例を示す回路図である。 本技術の第１の実施の形態における露光開始時のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における照度が低い画素からＰＤＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における照度が高い画素からＰＤＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における照度が低い画素からＤＰＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における照度が高い画素からＤＰＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるイメージセンサの動作の一例を示すフローチャートである。 本技術の第１の実施の形態の変形例における照度が低い画素からＰＤＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の変形例における照度が高い画素からＰＤＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における画素およびカラム信号処理部の一構成例を示すブロック図である。 本技術の第２の実施の形態における特性制御部の動作の一例を示す図である。 本技術の第２の実施の形態における照度が低い画素からＰＰＤＤの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における照度が高い画素からＰＰＤＤの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における照度が低い画素からＰＤＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における照度が高い画素からＰＤＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の第１の変形例における画素およびカラム信号処理部の一構成例を示すブロック図である。 本技術の第２の実施の形態の第１の変形例におけるカウンタの一構成例を示す回路図である。 本技術の第２の実施の形態の第１の変形例における特性制御部および出力制御部の動作の一例を示す図である。 本技術の第２の実施の形態の第１の変形例における照度が低い画素からＰＰＤＤの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の第１の変形例における照度が高い画素からＰＰＤＤの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の第１の変形例における照度が低い画素からＰＤＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の第１の変形例における照度が高い画素からＰＤＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の第２の変形例における画素ブロックおよびカラム信号処理部の一構成例を示すブロック図である。 比較例における照度が低い画素から読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 比較例における照度が高い画素から読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の第２の変形例における照度が低い画素からＤＰＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の第２の変形例における照度が高い画素からＤＰＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。 本技術の第３の実施の形態における特性制御部の動作の一例を示す図である。 本技術の第３の実施の形態における照度が低い画素からＰＰＤＤの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における照度が高い画素からＰＰＤＤの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における照度が低い画素からＰＤＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における照度が高い画素からＰＤＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態の第１の変形例におけるカラム信号処理部の一構成例を示すブロック図である。 本技術の第３の実施の形態の第１の変形例における照度が低い画素からＰＰＤＤの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態の第１の変形例における照度が高い画素からＰＰＤＤの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態の第１の変形例における照度が低い画素からＰＤＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態の第１の変形例における照度が高い画素からＰＤＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態の第２の変形例と比較例とにおけるイメージセンサの読出し動作の一例を示す図である。 本技術の第３の実施の形態の第２の変形例における照度が低い画素から読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態の第２の変形例における照度が高い画素から読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態の第２の変形例の別の例と比較例とにおけるイメージセンサの読出し動作の一例を示す図である。 本技術の第３の実施の形態の第２の変形例の別の例における高照度と判定され、変換効率の低い方の画素で読出しを行う際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態の第２の変形例の別の例における低照度と判定され、変換効率の高い方の画素で読出しを行う際のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。 本技術の第４の実施の形態におけるデータラッチの一構成例を示すブロック図である。 本技術の第４の実施の形態における判定部の動作の一例を示す図である。 本技術の第４の実施の形態における判定時のイメージセンサの動作の一例を示すタイミングチャートである。 本技術の第５の実施の形態における転送トランジスタを削減した画素ブロックの一構成例を示す回路図である。 本技術の第５の実施の形態におけるＦＤ（Floating Diffusion）ゲイントランジスタを削減した画素ブロックの一構成例を示す回路図である。 本技術の第５の実施の形態における転送トランジスタを追加した画素ブロックの一構成例を示す回路図である。 本技術の第５の実施の形態における転送トランジスタを追加し、ＦＣゲイントランジスタを削減した画素ブロックの一構成例を示す回路図である。 本技術の第５の実施の形態における転送トランジスタを追加し、ＦＤゲイントランジスタを削減した画素ブロックの一構成例を示す回路図である。 本技術の第６の実施の形態におけるコンデンサおよび転送トランジスタを追加した画素の一構成例を示す回路図である。 本技術の第６の実施の形態におけるコンデンサを追加した画素の一構成例を示す回路図である。 本技術の第６の実施の形態におけるＦＣゲイントランジスタおよびコンデンサを追加し、ＦＤゲイントランジスタを削減した画素の一構成例を示す回路図である。 本技術の第６の実施の形態におけるＦＣゲイントランジスタおよびコンデンサとオーバーフローゲートトランジスタとを追加した画素の一構成例を示す回路図である。 本技術の第６の実施の形態におけるコンデンサおよびオーバーフローゲートトランジスタを追加した画素の一構成例を示す回路図である。 本技術の第６の実施の形態におけるＦＣゲイントランジスタおよびコンデンサとオーバーフローゲートトランジスタとを追加し、ＦＤゲイントランジスタを削減した画素の一構成例を示す回路図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（比較結果に基づいて電流を制御する例）
　２．第２の実施の形態（比較結果に基づいて電荷電圧変換効率を制御する例）
　３．第３の実施の形態（比較結果に基づいてアナログゲインを制御する例）
　４．第４の実施の形態（デジタル信号に基づいて電流を制御する例）
　５．第５の実施の形態（画素ブロックの回路を変更し、比較結果に基づいて電流を制御する例）
　６．第６の実施の形態（画素の回路を変更し、比較結果に基づいて電流を制御する例）
　７．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、イメージセンサ２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、スマートフォンに搭載されるカメラや、車載カメラなどが想定される。
　光学部１１０は、被写体からの光を集光してイメージセンサ２００に導くものである。イメージセンサ２００は、光電変換により画像データを生成するものである。このイメージセンサ２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
　ＤＳＰ回路１２０は、画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをフレームメモリ１６０などにバス１５０を介して出力する。
　表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
　バス１５０は、光学部１１０、イメージセンサ２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
　フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、イメージセンサ２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
　図２は、本技術の第１の実施の形態におけるイメージセンサ２００の積層構造の一例を示す図である。このイメージセンサ２００は、回路チップ２０２と、その回路チップ２０２に積層された画素チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。
　［イメージセンサの構成例］
　図３は、本技術の第１の実施の形態におけるイメージセンサ２００の一構成例を示すブロック図である。このイメージセンサ２００は、垂直駆動部２１１、システム制御部２１２、ＤＡＣ（Digital to Analog Converter）２１３、画素アレイ部２１４、カラム読出し回路部２５５、カラム信号処理部３００、水平駆動部２１５および画像処理部２１６を備える。画素アレイ部２１４には、複数の画素が二次元格子状に配列される。
　また、画素アレイ部２１４は、複数の画素ブロック２２０に分割される。画素ブロック２２０のそれぞれには、例えば、２画素が垂直方向に配列される。なお、画素ブロック２２０内に２画素を水平方向に配列することもできる。
　また、画素アレイ部２１４は、例えば、画素チップ２０１に配置され、残りの回路は回路チップ２０２に配置される。なお、それぞれのチップに配置する回路は、同図に例示したものに限定されない。
　垂直駆動部２１１は、画素アレイ部２１４内の画素ブロック２２０の行を順に選択して駆動するものである。
　システム制御部２１２は、垂直同期信号に同期して、垂直駆動部２１１、ＤＡＣ２１３、カラム信号処理部３００および水平駆動部２１５の動作タイミングを制御するものである。
　ＤＡＣ２１３は、のこぎり波状のランプ信号を生成し、カラム信号処理部３００に供給するものである。カラム読出し回路部２５５内には、負荷ＭＯＳ電流源（不図示）が配置される。
　カラム信号処理部３００は、画素ブロック２２０の列ごとに、画素信号に対してＡＤ（Analog to Digital）変換処理を行うものである。カラム信号処理部３００は、変換後のデジタル信号を水平駆動部２１５の制御に従って画像処理部２１６に出力する。
　水平駆動部２１５は、カラム信号処理部３００を制御して、デジタル信号を順に出力させるものである。
　画像処理部２１６は、カラム信号処理部３００からのデジタル信号に対して、ＣＤＳ処理や、ＨＤＲ合成などの各種の処理を行うものである。画像処理部２１６は、処理後の信号を配列した画像データ（言い換えれば、フレーム）をＤＳＰ回路１２０に供給する。
　なお、画像処理部２１６の代わりに、ＤＳＰ回路１２０がＨＤＲ合成を行うこともできる。
　［画素ブロックの構成例］
　図４は、本技術の第１の実施の形態における画素ブロック２２０の一構成例を示す回路図である。この画素ブロック２２０は、光電変換素子２２１と、転送トランジスタ２２２と、リセットトランジスタ２２３と、コンデンサ２２４と、浮遊拡散層２２５および２２７と、ＦＤゲイントランジスタ２２６とを備える。また、画素ブロック２２０は、増幅トランジスタ２２８と、選択トランジスタ２２９と、ＦＣゲイントランジスタ２３０と、コンデンサ２３１と、電荷蓄積部２３２と、光電変換素子２３３とをさらに備える。画素ブロック２２０内の各トランジスタとして、例えば、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタが用いられる。
　光電変換素子２２１および２３３は、光電変換により電荷を生成するものである。ただし、光電変換素子２２１の感度は、光電変換素子２３３の感度よりも高いものとする。また、光電変換素子２３３のカソードは、電荷蓄積部２３２に接続される。
　転送トランジスタ２２２は、垂直駆動部２１１からの駆動信号ＴＧＬに従って、光電変換素子２２１から浮遊拡散層２２７へ電荷を転送するものである。
　リセットトランジスタ２２３は、垂直駆動部２１１からの駆動信号ＲＳＴに従って、浮遊拡散層２２７などから電荷を引き抜いて画素ブロック２２０を初期化するものである。
　コンデンサ２２４は、電源電圧ＦＤ＿Ｖｄｄと浮遊拡散層２２５との間に挿入される。浮遊拡散層２２５および２２７は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。
　ＦＤゲイントランジスタ２２６は、電荷電圧変換効率を制御するためのトランジスタである。このＦＤゲイントランジスタ２２６は、垂直駆動部２１１からの駆動信号ＦＤＧに従って、浮遊拡散層２２５と浮遊拡散層２２７との間の経路を開閉する。ＦＤゲイントランジスタ２２６が開状態の場合、閉状態の場合と比較して、画素ブロック２２０の電荷電圧変換効率が高くなる。
　増幅トランジスタ２２８は、ソースフォロワ回路を構成し、ゲートに入力された電圧に応じた電圧をドレインから出力するものである。この増幅トランジスタ２２８のゲートは、浮遊拡散層２２７に接続される。
　選択トランジスタ２２９は、垂直駆動部２１１からの駆動信号ＳＥＬに従って、増幅トランジスタ２２８からの電圧のアナログ信号を画素信号Ａｉｎとして垂直信号線ＶＳＬに出力するものである。垂直信号線ＶＳＬは、画素ブロック２２０の列ごとに配線され、この信号線を介して画素信号Ａｉｎがカラム信号処理部３００へ供給される。
　ＦＣゲイントランジスタ２３０は、垂直駆動部２１１からの駆動信号ＦＣＧに従って、電荷蓄積部２３２から浮遊拡散層２２５へ電荷を転送するものである。コンデンサ２３１は、電源電圧ＦＣ＿Ｖｄｄと電荷蓄積部２３２との間に挿入される。
　リセットトランジスタ２２３により初期化されたときの画素信号Ｖｉｎのレベルを以下、「リセットレベル」と称する。このリセットレベルは、Ｐ相レベルとも呼ばれる。また、電荷転送時の露光量に応じた画素信号Ｖｉｎのレベルを以下、「信号レベル」と称する。この信号レベルは、Ｄ相レベルとも呼ばれる。
　同図に例示した回路構成により、画素ブロック２２０は、隣接する２画素として機能する。なお、画素ブロック２２０内の回路は、特許請求の範囲に記載の画素回路の一例である。
　［カラム信号処理部の構成例］
　図５は、本技術の第１の実施の形態におけるカラム読出し回路部２５５およびカラム信号処理部３００の一構成例を示すブロック図である。
　カラム読出し回路部２５５内には、垂直信号線ＶＳＬごとに、負荷ＭＯＳ電流源２６０が配置される。負荷ＭＯＳ電流源２６０は、対応する垂直信号線ＶＳＬに電源側が接続され、負荷ＭＯＳ電流ＩＬＭを生成する。この負荷ＭＯＳ電流ＩＬＭは可変であり、その値を制御信号ＬＭＳＥＬにより制御することができる。
　また、カラム信号処理部３００には、垂直信号線ＶＳＬごとに、カラム回路３１０が配置される。カラム回路３１０のそれぞれは、セレクタ３２１と、コンデンサ３２２、３２３および３２４と、コンパレータ３５０と、オートゼロスイッチ３２５および３２６と、カウンタ３８０と、判定部３３０と、特性制御部３４０とを備える。
　負荷ＭＯＳ電流源２６０と、セレクタ３２１と、コンデンサ３２２、３２３および３２４と、コンパレータ３５０と、オートゼロスイッチ３２５および３２６と、カウンタ３８０とからなる回路は、ＡＤＣ３２０として機能する。
　コンデンサ３２２は、ＤＡＣ２１３と、コンパレータ３５０の反転入力端子（－）との間に挿入される。コンデンサ３２３は、セレクタ３２１とコンパレータ３５０の非反転入力端子（＋）との間に挿入される。コンデンサ３２４は、垂直信号線ＶＳＬとコンパレータ３５０の非反転入力端子（＋）との間に挿入される。
　セレクタ３２１は、システム制御部２１２からの制御信号ＡＴＴに従って、接地電圧と、垂直信号線ＶＳＬとの一方を選択して、コンデンサ３２３の一端に接続するものである。例えば、制御信号ＡＴＴがローレベルの場合に、セレクタ３２１は、接地電圧を選択し、制御信号ＡＴＴがハイレベルの場合に、セレクタ３２１は、垂直信号線ＶＳＬを選択する。
　セレクタ３２１により垂直信号線ＶＳＬが選択された場合、コンデンサ３２３および３２４が並列に接続され、並列に接続されていない場合と比較して、コンパレータ３５０に接続される容量が大きくなる。これにより、画素信号Ａｉｎの減衰量が大きくなり、その分、ＡＤＣ３２０の入力信号（すなわち、画素信号Ａｉｎ）に対するアナログゲインが低くなる。
　コンパレータ３５０は、垂直信号線ＶＳＬからの画素信号Ａｉｎと、ＤＡＣ２１３からのランプ信号Ｒｍｐとを比較するものである。このコンパレータ３５０は、比較結果ＶＣＯをカウンタ３８０および判定部３３０に出力する。
　オートゼロスイッチ３２５および３２６は、システム制御部２１２からの制御信号ＡＺＰに従って、コンパレータ３５０の入力端子と出力端子との間の経路を開閉するものである。例えば、制御信号ＡＺＰがハイレベルの場合にオートゼロスイッチ３２５および３２６は、閉状態に制御される。
　カウンタ３８０は、比較結果ＶＣＯが反転するまでの期間に亘って計数値を計数するものである。このカウンタ３８０は、計数値を示すデジタル信号Ｄｏｕｔを保持し、水平駆動部２１５の制御に従って、画像処理部２１６に出力する。
　判定部３３０は、ＡＤＣ３２０の出力（同図において比較結果ＶＣＯ）に基づいて、画素ブロック２２０の入射光の照度が所定の閾値より高いか否かを判定し、判定結果を示すフラグＦを特性制御部３４０に出力するものである。
　特性制御部３４０は、判定部３３０の判定結果（すなわち、フラグＦ）に基づいて、ＡＤＣ３２０の特性を制御するものである。例えば、負荷ＭＯＳ電流ＩＬＭの値と、コンパレータ３５０内のテール電流の値との少なくとも一方が、ＡＤＣ３２０の特性として制御される。負荷ＭＯＳ電流ＩＬＭは、制御信号ＬＭＳＥＬにより制御され、テール電流の値は、制御信号ＣＭＳＥＬにより制御される。
　［判定部の構成例］
　図６は、本技術の第１の実施の形態における判定部３３０の一構成例を示す回路図である。この判定部３３０は、ラッチ回路３３１およびＯＲ（論理和）ゲート３３２を備える。
　ＯＲゲート３３２には、システム制御部２１２からのリセット信号ＬＡＲＳＴおよびイネーブル信号ＬＡＥＮが入力される。ＯＲゲート３３２は、これらのリセット信号ＬＡＲＳＴおよびイネーブル信号ＬＡＥＮの論理和をラッチ回路３３１のクロック端子ＣＫに出力する。
　ラッチ回路３３１は、コンパレータ３５０からの比較結果ＶＣＯを保持するものである。このラッチ回路３３１の入力端子Ｄに比較結果ＶＣＯが入力される。ラッチ回路３３１は、クロック端子ＣＫの入力信号がハイレベルの場合に、比較結果ＶＣＯにより保持値を更新するとともに出力し、ローレベルの場合に出力を固定（言い換えれば、ラッチ）する。ラッチ回路３３１は、保持値をフラグＦとして、出力端子Ｑから特性制御部３４０に出力し、保持値の反転値を反転フラグｘＦとして出力端子ｘＱから出力する。
　図７は、本技術の第１の実施の形態におけるリセットレベル、信号レベルの順に読み出す場合の判定部３３０の動作の一例を示すタイミングチャートである。同図におけるａは、照度が低いときのタイミングチャートを示し、同図におけるｂは、照度が高いときのタイミングチャートを示す。同図におけるａおよびｂの点線の曲線は、垂直信号線ＶＳＬのレベルを示す。以降のタイミングチャートにおいても同様である。
　同図におけるａに例示するように、信号レベルＤ０の読出しの直前のタイミングＴ１１からパルス期間に亘って、システム制御部２１２は、ハイレベルのリセット信号ＬＡＲＳＴを供給する。このときの比較結果ＶＣＯはローレベルであり、ラッチ回路３３１の保持値は、ローレベルに初期化される。また、垂直信号線ＶＳＬのレベルは低下し、信号レベルＤ０となる。照度が高いほど、低下量は大きくなる。
　そして、タイミングＴ１１の直後のタイミングＴ１２でランプ信号Ｒｍｐのレベルが最大値まで上昇し、比較結果ＶＣＯは、ハイレベルになる。このときのランプ信号Ｒｍｐのレベルは、暗状態に対応するレベルである。
　そして、ランプ信号Ｒｍｐが時間の経過とともに低下し、低下中のタイミングＴ１３で、ランプ信号Ｒｍｐは、信号レベルＤ０以下となって比較結果ＶＣＯがローレベルに反転する。タイミングＴ１３の後のタイミングＴ１４からパルス期間に亘ってシステム制御部２１２は、ハイレベルのイネーブル信号ＬＡＥＮを供給する。このときのランプ信号Ｒｍｐのレベルは、照度判定に用いる閾値に対応するレベルである。閾値が高いほど、タイミングＴ１３からタイミングＴ１４までの時間は長い値に設定される。
　照度が閾値以下の場合、タイミングＴ１４のときの比較結果ＶＣＯはローレベルである。ラッチ回路３３１は、保持値をローレベルに更新し、パルス期間経過時に出力をラッチする。また、タイミングＴ１４の直後に、制御信号ＬＭＳＥＬは、ラッチ回路３３１の出力するフラグに基づいて更新される。
　一方、同図におけるｂに例示するように照度が閾値より高い場合、垂直信号線ＶＳＬの低下量が大きいため、タイミングＴ１４で比較結果ＶＣＯは反転しておらず、ハイレベルのままである。
　同図におけるａおよびｂに例示するように、閾値に応じたタイミングＴ１４の比較結果ＶＣＯは、入射光の照度が閾値より高いか否かを示す。
　なお、イメージセンサ２００は、信号レベルの次にリセットレベルを読み出しているが、信号レベルの次にリセットレベルを読み出すこともできる。
　図８は、本技術の第１の実施の形態における信号レベル、リセットレベルの順に読み出す場合の判定部３３０の動作の一例を示すタイミングチャートである。同図におけるａは、照度が低いときのタイミングチャートを示し、同図におけるｂは、照度が高いときのタイミングチャートを示す。
　同図におけるａに例示するように、信号レベルＤ０の読出しの直前のタイミングＴ１１からパルス期間に亘って、システム制御部２１２は、ハイレベルのリセット信号ＬＡＲＳＴを供給する。このときの比較結果ＶＣＯはローレベルであり、ラッチ回路３３１の保持値は、ローレベルに初期化される。
　そして、垂直信号線のレベルは、タイミングＴ１２の直前でリセットレベルＰ０に上昇する。照度が高いほど、上昇量は大きくなる。タイミングＴ１２でランプ信号Ｒｍｐのレベルが最大値まで上昇し、比較結果ＶＣＯは、ハイレベルとなる。
　そして、ランプ信号Ｒｍｐが時間の経過とともに低下し、低下中のタイミングＴ１４で、ランプ信号Ｒｍｐは、信号レベルＤ０以下となって比較結果ＶＣＯがローレベルに反転する。このときのランプ信号Ｒｍｐのレベルは、暗状態に対応するレベルである。
　タイミングＴ１４より前のタイミングＴ１３でシステム制御部２１２は、イネーブル信号ＬＡＥＮのパルスを供給する。このときのランプ信号Ｒｍｐのレベルは、照度判定に用いる閾値に対応するレベルである。
　照度が閾値以下の場合、タイミングＴ１３のときの比較結果ＶＣＯはハイレベルである。ラッチ回路３３１は、保持値をハイレベルに更新し、パルス期間経過時に出力をラッチする。また、タイミングＴ１３の直後に、制御信号ＬＭＳＥＬは、ラッチ回路３３１の出力するフラグに基づいて更新される。
　一方、同図におけるｂに例示するように、照度が閾値より高い場合、垂直信号線ＶＳＬの上昇量が大きいため、タイミングＴ１３で比較結果ＶＣＯは反転しており、ローレベルとなる。
　同図におけるａおよびｂに例示するように、信号レベル、リセットレベルの順で読み出す駆動方法は、ＤＤＳ(Double Data Sampling)と呼ばれる。このＤＤＳでは、比較結果ＶＣＯの論理が図７の場合と逆になる。
　図９は、本技術の第１の実施の形態における特性制御部３４０の動作の一例を示す図である。特性制御部３４０には、判定部３３０からのフラグＦと、システム制御部２１２からの制御信号Ｃｔｌとが入力される。
　照度を判定するタイミング前に、ハイレベルの制御信号Ｃｔｌが入力される。この場合に特性制御部３４０は、フラグＦの値に関わらず、負荷ＭＯＳ電流をＩＣＭ０に制御し、テール電流をＩＣＭ０に制御する。
　照度を判定するタイミング後に、ローレベルの制御信号Ｃｔｌが入力される。また、リセットレベル、信号レベルの順で読み出す場合、照度が閾値以下のときにフラグＦはローレベルとなり、照度が閾値より高いときにフラグＦはハイレベルとなる。なお、信号レベル、リセットレベルの順で読み出す場合は、照度が閾値以下のときにフラグＦはハイレベルとなり、照度が閾値より高いときにフラグＦはローレベルとなる。
　制御信号Ｃｔｌがローレベルで、フラグＦが低照度を示す値（ローレベルなど）の場合、特性制御部３４０は、負荷ＭＯＳ電流をＩＣＭ１に制御し、テール電流をＩＣＭ１に制御する。
　制御信号Ｃｔｌがローレベルで、フラグＦが高照度を示す値（ハイレベルなど）の場合、特性制御部３４０は、負荷ＭＯＳ電流をＩＣＭ２に制御し、テール電流をＩＣＭ２に制御する。
　ここで、ＩＬＭ０、ＩＬＭ１、ＩＬＭ２の間には、次の関係式が成立する。
　　ＩＬＭ０＞ＩＬＭ２＞ＩＬＭ１　　　　　　　　　　・・・式１
　また、ＩＣＭ０、ＩＣＭ１、ＩＣＭ２の間には、次の関係式が成立する。
　　ＩＣＭ０＞ＩＣＭ２＞ＩＣＭ１　　　　　　　　　　・・・式２
　なお、特性制御部３４０は、照度に応じて負荷ＭＯＳ電流およびテール電流の両方を切り替えているが、一方のみを切り替えることもできる。
　［負荷ＭＯＳ電流源の構成例］
　図１０は、本技術の第１の実施の形態における負荷ＭＯＳ電流源２６０の一構成例を示す回路図である。この負荷ＭＯＳ電流源２６０は、ｎＭＯＳトランジスタ２６１から２６５とコンデンサ２６６とを備える。
　ｎＭＯＳトランジスタ２６１、２６３および２６５は、垂直信号線ＶＳＬに直列に接続される。ｎＭＯＳトランジスタ２６１のゲートには、所定のバイアス電圧が印加される。
　ｎＭＯＳトランジスタ２６２および２６４は、ｎＭＯＳトランジスタ２６１および２６３の接続ノードに直列に接続される。
　特性制御部３４０は、２ビットの制御信号ＬＭＳＥＬを供給し、そのうち１ビットがｎＭＯＳトランジスタ２６２のゲートに入力され、残りの１ビットがｎＭＯＳトランジスタ２６３のゲートに入力される。
　ｎＭＯＳトランジスタ２６４および２６５のゲートには、コンデンサ２６６に保持された所定電圧が印加される。
　同図に例示した回路構成により、負荷ＭＯＳ電流は、ＩＬＭ０、ＩＬＭ１およびＩＬＭ２のいずれかに制御される。
　［コンパレータの構成例］
　図１１は、本技術の第１の実施の形態におけるコンパレータ３５０の一構成例を示す回路図である。このコンパレータ３５０は、ｐＭＯＳ（n-channel MOS）トランジスタ３５１から３６２と、コンデンサ３６３および３６４と、ｎＭＯＳトランジスタ３６５および３６６と、テール電流源３７０と、アンプ３７６および３７７とを備える。
　ｐＭＯＳトランジスタ３５１、３５２、３５３および３５６は、電源電圧に直列に接続される。ｐＭＯＳトランジスタ３５４および３５５は、電源電圧とｐＭＯＳトランジスタ３５３および３５６の接続ノードとの間において直列に接続される。ｐＭＯＳトランジスタ３５１、３５２および３５４のゲートには所定のバイアス電圧が印加される。
　特性制御部３４０は、２ビットの制御信号ＳＦＳＥＬを供給し、そのうち１ビットがｐＭＯＳトランジスタ３５３のゲートに入力され、残りの１ビットがｐＭＯＳトランジスタ３５５のゲートに入力される。
　ｐＭＯＳトランジスタ３５６のゲートには、コンデンサ３２２を介してランプ信号Ｒｍｐが入力される。
　ｐＭＯＳトランジスタ３５７および３５８は、電源電圧に並列に接続され、ｐＭＯＳトランジスタ３５７のゲートは、自身のドレインとｐＭＯＳトランジスタ３５８のゲートとに接続される。
　ｎＭＯＳトランジスタ３６５は、ｐＭＯＳトランジスタ３５７とテール電流源３７０との間に挿入され、ｎＭＯＳトランジスタ３６６は、ｐＭＯＳトランジスタ３５８とテール電流源３７０との間に挿入される。
　ｐＭＯＳトランジスタ３５９および３６１は、ｐＭＯＳトランジスタ３５７のドレインと、ｎＭＯＳトランジスタ３６５のゲートとの間に直列に接続される。また、ｐＭＯＳトランジスタ３５９および３６１のゲートには、所定のバイアス電圧が印加される。
　ｐＭＯＳトランジスタ３６０および３６２は、ｐＭＯＳトランジスタ３５８のドレインと、ｎＭＯＳトランジスタ３６６のゲートとの間に直列に接続される。また、ｐＭＯＳトランジスタ３６０および３６２のゲートには、所定のバイアス電圧が印加される。
　コンデンサ３６３は、ｐＭＯＳトランジスタ３５３および３５６の接続ノードと、ｎＭＯＳトランジスタ３６５のゲートとの間に挿入される。ｎＭＯＳトランジスタ３６６のゲートには、コンデンサ３６４を介して、画素信号Ａｉｎが入力される。
　テール電流源３７０は、テール電流ＩＣＭを供給するものである。このテール電流源３７０は、ｎＭＯＳトランジスタ３７１から３７４を備える。ｎＭＯＳトランジスタ３６５および３６６が共通に接続されるノードである共通ノードに、ｎＭＯＳトランジスタ３７１および３７２が直列に接続される。ｎＭＯＳトランジスタ３７３および３７４も、その共通ノードに直列に接続される。
　特性制御部３４０は、２ビットの制御信号ＣＭＳＥＬを供給し、そのうち１ビットがｎＭＯＳトランジスタ３７１のゲートに入力され、残りの１ビットがｎＭＯＳトランジスタ３７３のゲートに入力される。ｎＭＯＳトランジスタ３７２および３７４のゲートには、所定のバイアス電圧が印加される。
　アンプ３７６は、ｐＭＯＳトランジスタ３５８およびｎＭＯＳトランジスタ３６６の接続ノードの電圧を増幅し、アンプ３７７に出力するものである。アンプ３７７は、アンプ３７６からの電圧を増幅し、比較結果ＶＣＯとして出力するものである。
　同図に例示した回路構成により、テール電流は、ＩＣＭ０、ＩＣＭ１およびＩＣＭ２のいずれかに制御される。また、制御信号ＳＦＳＥＬにより、テール電流の切替に応じて、ランプ側のソースフォロワの電流が切り替えられる。
　［イメージセンサの動作例］
　図１２は、本技術の第１の実施の形態における露光開始時のイメージセンサ２００の動作の一例を示すタイミングチャートである。垂直駆動部２１１には、垂直同期信号を逓倍した水平同期信号ＸＨＳが入力される。垂直駆動部２１１は、水平同期信号ＸＨＳに同期して画素ブロック２２０の行を順に選択し、露光を開始させる。このように、行ごとの露光タイミングの異なる制御方法は、ローリングシャッター方式と呼ばれる。
　タイミングＴ１からＴ８までの水平同期信号ＸＨＳの周期内において、垂直駆動部２１１は、駆動信号ＳＥＬをローレベルにしつつ、タイミングＴ２からＴ７までの期間内にハイレベルの駆動信号ＲＳＴおよびＦＤＧを供給する。
　また、垂直駆動部２１１は、タイミングＴ３からＴ４までの期間内にハイレベルの駆動信号ＴＧＬを供給し、タイミングＴ５からＴ６までの期間内にハイレベルの駆動信号ＦＣＧを供給する。
　同図に例示した制御により行単位で順に露光が開始される。そして、露光期間の終了時に、カラム信号処理部３００は、感度の異なる２つの画素のそれぞれの画素信号をＡＤ変換する（言い換えれば、読み出す）。感度の高い方の画素信号のリセットレベル（Ｐ相レベル）および信号レベル（Ｄ相レベル）を例えば、「Ｐ０」および「Ｄ０」とする。感度の低い方の画素信号のリセットレベルおよび信号レベルを例えば、「Ｐ１」および「Ｄ１」とする。
　これらのレベルは、Ｐ０、Ｄ０、Ｄ１、Ｐ１の順、または、Ｄ０、Ｐ０、Ｄ１、Ｐ１の順で読み出される。前者を「ＰＤＤＰ」の順と称し、後者を「ＤＰＤＰ」の順と称する。
　なお、リセットレベルＰ０およびＰ１は、特許請求の範囲に記載の第１および第２のリセットレベルの一例である。信号レベルＤ０およびＤ１は、特許請求の範囲に記載の第１および第２の信号レベルの一例である。
　図１３は、本技術の第１の実施の形態における照度が低い画素からＰＤＤＰの順で読み出す際のイメージセンサ２００の動作の一例を示すタイミングチャートである。
　ある行の読出し期間をタイミングＴ１１からＴ１６までとする。垂直駆動部２１１は、タイミングＴ１１からＴ１６までの期間内にハイレベルの駆動信号ＳＥＬを供給し、タイミングＴ１１からパルス期間に亘ってハイレベルの駆動信号ＲＳＴを供給する。また、システム制御部２１２は、タイミングＴ１１からパルス期間に亘ってハイレベルの制御信号ＡＺＰを供給する。この制御により、リセットレベルＰ０が生成され、ＡＤ変換される。
　リセットレベルＰ０の変換後のタイミングＴ１２からパルス期間に亘って垂直駆動部２１１は、ハイレベルの駆動信号ＴＧＬを供給する。この制御により、信号レベルＤ０が生成され、ＡＤ変換される。
　信号レベルＤ０の読出し期間内のタイミングＴ１３の比較結果に基づいて前述の判定部３３０は、照度が閾値より高いか否かを判定する。同図では、ランプ信号Ｒｍｐの低下が継続する期間が読出し期間に該当する。また、照度が閾値以下の場合、信号レベルＤ０の低下量は比較的、小さくなる。
　なお、同図では、読出し期間の終了時を判定のタイミングＴ１３としているが、前述したように、このタイミングは閾値に応じて設定され、終了時に限定されない。以降のタイミングチャートにおいても同様である。
　特性制御部３４０は、照度の判定結果に基づいて、負荷ＭＯＳ電流およびテール電流を切り替える。同図では照度が低いため、負荷ＭＯＳ電流およびテール電流は、ＩＬＭ０およびＩＣＭ０から、ＩＬＭ１およびＩＣＭ１に切り替えられる。
　そして、システム制御部２１２は、制御信号ＡＴＴをハイレベルにし、その直後に制御信号ＡＺＰのパルスを供給する。そして、信号レベルＤ１が生成され、ＡＤ変換される。
　信号レベルＤ１の変換後のタイミングＴ１５からパルス期間に亘って、垂直駆動部２１１は、駆動信号ＲＳＴを供給する。この制御により、リセットレベルＰ１が生成され、ＡＤ変換される。
　また、画像処理部２１６は、ＣＤＳ処理において、リセットレベルＰ０と信号レベルＤ０との差分を正味の画素信号として求める処理と、リセットレベルＰ１と信号レベルＤ１との差分を正味の画素信号として求める処理とを行う。画像処理部２１６は、これらの画素信号を合成するＨＤＲ合成を行う。
　なお、Ｐ０、Ｄ０、Ｄ１、Ｐ１のそれぞれを読み出す際のランプ信号Ｒｍｐの傾きは、同一であり、各レベルの変換時のＡＤＣ３２０の分解能は、同一である。
　図１４は、本技術の第１の実施の形態における照度が高い画素からＰＤＤＰの順で読み出す際のイメージセンサ２００の動作の一例を示すタイミングチャートである。
　照度が閾値より高い場合、信号レベルＤ０の低下量は比較的、大きくなる。この場合、負荷ＭＯＳ電流およびテール電流は、ＩＬＭ０およびＩＣＭ０から、ＩＬＭ２およびＩＣＭ２に切り替えられる。
　図１３および図１４に例示したように、カラム信号処理部３００は、感度の異なる２つの画素のそれぞれの画素信号を画素ごとに読み出す。このため、後段の画像処理部２１６は、それらの画素信号をＨＤＲ合成して、ダイナミックレンジを拡大することができる。
　また、特性制御部３４０は、低感度のときの負荷ＭＯＳ電流およびテール電流の値をＩＬＭ０およびＩＣＭ０から、ＩＬＭ１およびＩＣＭ１、または、ＩＬＭ２およびＩＣＭ２に切り替える。式１および式２より、切替により電流が小さくなるため、低感度のときに切り替えない場合と比較して、消費電力を低減することができる。
　また、特性制御部３４０は、負荷ＭＯＳ電流およびテール電流の値を低照度の際にＩＬＭ１およびＩＣＭ１に切り替え、高照度の際にＩＬＭ２およびＩＣＭ２に切り替える。式１および式２より、ＩＬＭ１およびＩＣＭ１は、ＩＬＭ２およびＩＣＭ２より小さいため、低照度の際に切り替えない場合と比較して消費電力を低減することができる。
　また、ＣＤＳ処理で対になるリセットレベルＰ０および信号レベルＤ０のそれぞれの変換時の負荷ＭＯＳ電流およびテール電流は、同一の値（ＩＬＭ０およびＩＣＭ０）である。同様に、ＣＤＳ処理で対になるリセットレベルＰ１および信号レベルＤ１のそれぞれの変換時の負荷ＭＯＳ電流およびテール電流も、同一の値（ＩＬＭ１およびＩＣＭ１、または、ＩＬＭ２およびＩＣＭ２）である。このため、ＣＤＳ処理時の誤差を抑制することができる。
　なお、図１５および図１６に例示するように、ＤＰＤＰの順で読み出すこともできる。この場合、信号レベルＤ０、リセットレベルＰ０、信号レベルＤ１、リセットレベルＰ１の順で変換される。また、リセットレベルＰ０の読出し期間内のタイミングＴ１３の比較結果に基づいて前述の判定部３３０は、照度が閾値より高いか否かを判定する。
　図１７は、本技術の第１の実施の形態におけるイメージセンサ２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。また、同図は、ＰＤＤＰの順で読み出す場合のフローを示す。
　イメージセンサ２００は、読み出す行を選択し（ステップＳ９０１）、負荷ＭＯＳ電流およびテール電流をＩＬＭ０およびＩＣＭ０に初期化する（ステップＳ９０２）。イメージセンサ２００は、リセットレベルＰ０を読み出し（ステップＳ９０３）、次に信号レベルＤ０を読み出す（ステップＳ９０４）。
　イメージセンサ２００は、行内の画素ごとに照度が閾値より高いか否か判断する（ステップＳ９０５）。イメージセンサ２００は、照度が閾値以下の場合（ステップＳ９０５：Ｎｏ）、その画素の負荷ＭＯＳ電流およびテール電流をＩＬＭ１およびＩＣＭ１に切り替える（ステップＳ９０６）。一方、照度が閾値より高い場合（ステップＳ９０５：Ｙｅｓ）、イメージセンサ２００は、その画素の負荷ＭＯＳ電流およびテール電流をＩＬＭ２およびＩＣＭ２に切り替える（ステップＳ９０７）。
　ステップＳ９０５からＳ９０７は、行内の画素ブロック２２０のそれぞれについて並列に実行される。同図においては、１つの画素ブロック２２０の処理に着目して記載している。
　そして、イメージセンサ２００は、信号レベルＤ１を読み出し（ステップＳ９０８）、次にリセットレベルＰ１を読み出す（ステップＳ９０９）。
　イメージセンサ２００は、全行の読出しが終了したか否かを判断する（ステップＳ９１０）。読み出していない行がある場合（ステップＳ９０１：Ｎｏ）、イメージセンサ２００は、ステップＳ９０１以降を繰り返し実行する。全行の読出しが終了した場合（ステップＳ９１０：Ｙｅｓ）、イメージセンサ２００は、ＣＤＳ処理やＨＤＲ合成などの画像処理を行い（ステップＳ９１１）、撮像のための動作を終了する。
　なお、複数毎の画像データを連続して撮像する場合、イメージセンサ２００は、垂直同期信号に同期してステップＳ９０１からＳ９１１を繰り返し実行する。
　このように、本技術の第１の実施の形態によれば、特性制御部３４０は、照度の判定結果に基づいてＡＤＣ３２０の負荷ＭＯＳ電流およびテール電流を制御するため、消費電力を低減することができる。
　また、ＣＤＳ処理で対になるリセットレベルおよび信号レベルのそれぞれの変換時の負荷ＭＯＳ電流およびテール電流は同一の値に制御される。このため、ＣＤＳ処理時の誤差を抑制することができる。
　［変形例］
　上述の第１の実施の形態では、ＡＤＣ３２０の分解能を一定としていたが、この構成では、横筋ノイズ（言い換えれば、ストリーキング）による画質低下を十分に抑制できないことがある。この第１の実施の形態の変形例におけるイメージセンサ２００は、ＡＤＣ３２０の分解能を変更する点において第１の実施の形態と異なる。
　図１８は、本技術の第１の実施の形態の変形例における照度が低い画素からＰＤＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。
　図１９は、本技術の第１の実施の形態の変形例における照度が高い画素からＰＤＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。
　図１８および図１９に例示するように、システム制御部２１２は、感度が高い方のＰ０およびＤ０を読み出す際のＡＤＣ３２０の分解能を、感度が低い方のＤ１およびＰ１を読み出す際の分解能よりも高くする。分解能は、例えば、コンパレータ３５０のアナログゲインの制御により切り替えることができる。分解能を高くする場合は、アナログゲインを高くすればよい。
　ストリーキングは、特性制御部３４０が負荷ＭＯＳ電流などの電流を低減したときに発生しやすくなる。その一方で、ストリーキングについてのクライテリアは、ＡＤＣ３２０の分解能が低いほど緩和される。このため、低感度の画素信号を読み出すときに特性制御部３４０が負荷ＭＯＳ電流などの電流を低減する一方で、そのときにＡＤＣ３２０の分解能を低くすることにより、ストリーキングを目立たなくして画質を向上させることができる。
　なお、ＤＰＤＰの順で読み出す際にも同様にＡＤＣ３２０の分解能を変更することができる。
　このように、本技術の第１の実施の形態の変形例によれば、特性制御部３４０が負荷ＭＯＳ電流などを低減するときにＡＤＣ３２０の分解能を低くするため、ストリーキングの影響を抑制して画質を向上させることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、照度の判定結果を電流の制御に用いていたが、この構成では、画像データの高精細化や、消費電力のさらなる低減が困難である。この第２の実施の形態におけるイメージセンサ２００は、照度の判定結果に基づいて画素の電荷電圧変換効率を制御する点において第１の実施の形態と異なる。
　図２０は、本技術の第２の実施の形態における画素２４０およびカラム信号処理部３００の一構成例を示すブロック図である。第２の実施の形態において、画素アレイ部２１４には、複数の画素２４０が二次元格子状に配列される。
　画素２４０は、光電変換素子２４１と、転送トランジスタ２４２と、リセットトランジスタ２４３と、コンデンサ２４４と、浮遊拡散層２４５および２４７と、ＦＤゲイントランジスタ２４６と、増幅トランジスタ２４８と、選択トランジスタ２４９とを備える。
　光電変換素子２４１は、光電変換により電荷を生成するものである。転送トランジスタ２４２は、駆動信号ＴＧＬに従って、光電変換素子２４１から浮遊拡散層２４７へ電荷を転送するものである。リセットトランジスタ２４３は、駆動信号ＲＳＴに従って画素２４０を初期化するものである。
　コンデンサ２４４は、電源電圧ＦＤ＿Ｖｄｄと浮遊拡散層２４５との間に挿入される。浮遊拡散層２４５および２４７は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。
　ＦＤゲイントランジスタ２４６は、電荷電圧変換効率を制御するためのトランジスタである。増幅トランジスタ２４８は、ソースフォロワ回路を構成し、ゲートに入力された電圧に応じた電圧をドレインから出力するものである。選択トランジスタ２４９は、駆動信号ＳＥＬに従って、増幅トランジスタ２４８からの電圧のアナログ信号を画素信号Ａｉｎとして垂直信号線ＶＳＬに出力するものである。
　また、第２の実施の形態の特性制御部３４０は、判定部３３０からのフラグＦに基づいて、駆動信号ＦＤＧにより、画素２４０の電荷電圧変換効率を制御する点において第１の実施の形態と異なる。
　なお、画素２４０内の回路は、特許請求の範囲に記載の画素回路の一例である。
　図２１は、本技術の第２の実施の形態における特性制御部３４０の動作の一例を示す図である。特性制御部３４０には、２ビットの制御信号ＣｔｌとフラグＦとが入力される。
　制御信号Ｃｔｒｌが２進数で「００」または「１１」であり、フラグＦが低照度を示す値（ローレベルなど）の場合、特性制御部３４０は、駆動信号ＦＤＧをローレベルにする。これにより、画素２４０の電荷電圧変換効率が所定値より高くなる。この変換効率を、以下、「ＨＣＧ」と称する。
　制御信号Ｃｔｌが２進数で「００」または「１１」であり、フラグＦが高照度を示す値（ハイレベルなど）の場合、特性制御部３４０は、駆動信号ＦＤＧをハイレベルにする。これにより、画素２４０の電荷電圧変換効率が所定値より低くなる。この変換効率を、以下、「ＬＣＧ」と称する。
　また、制御信号Ｃｔｌが２進数で「０１」の場合、フラグＦに関わらず、特性制御部３４０は、駆動信号ＦＤＧを強制的にローレベルにする。制御信号Ｃｔｌが２進数で「１０」の場合、フラグＦに関わらず、特性制御部３４０は、駆動信号ＦＤＧを強制的にハイレベルにする。
　図２２は、本技術の第２の実施の形態における照度が低い画素からＰＰＤＤの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。
　垂直駆動部２１１は、タイミングＴ１１からＴ１６までの期間内にハイレベルの駆動信号ＳＥＬを供給し、タイミングＴ１１からパルス期間に亘ってハイレベルの駆動信号ＲＳＴを供給する。また、システム制御部２１２は、特性制御部３４０を制御してタイミングＴ１１からタイミングＴ１２に亘ってハイレベルの駆動信号ＦＤＧを供給させる。この制御により、低い電荷電圧変換効率（ＬＣＧ）でリセットレベルＰ０が生成され、ＡＤ変換される。
　タイミングＴ１３以降に駆動信号ＦＤＧはローレベルとなる。このため、高い電荷電圧変換効率（ＨＣＧ）でリセットレベルＰ１が生成され、ＡＤ変換される。
　リセットレベルＰ１の変換後のタイミングＴ１３からパルス期間に亘って垂直駆動部２１１は、ハイレベルの駆動信号ＴＧＬを供給する。この制御により、ＨＣＧで信号レベルＤ１が生成され、ＡＤ変換される。
　信号レベルＤ１の読出し期間内のタイミングＴ１５の比較結果に基づいて判定部３３０は、照度が閾値より高いか否かを判定する。照度が閾値以下の場合に特性制御部３４０は、駆動信号ＦＤＧをローレベルのままにする。これにより、タイミングＴ１５からＴ１６までの期間内に、ＨＣＧで生成された信号レベルＤ１が読み出される。最初にＨＣＧで生成されたレベルをＤ１＿１とし、２回目にＨＣＧで生成されたレベルをＤ１＿２とする。
　後段の画像処理部２１６は、信号レベルＤ１＿１およびＤ１＿２の平均値を求め、その平均値とリセットレベルＰ１との差分を求める。この信号レベルの平均化により、ノイズを低減し、第１の実施の形態よりも高精細な画像データを得ることができる。なお、リセットレベルＰ０は、ＣＤＳ処理で用いられず、破棄される。
　図２３は、本技術の第２の実施の形態における照度が高い画素からＰＰＤＤの順で読み出す際のイメージセンサ２００の動作の一例を示すタイミングチャートである。
　タイミングＴ１５の比較結果に基づいて、照度が閾値より高いと判定された場合、特性制御部３４０は、駆動信号ＦＤＧをハイレベルに制御する。これにより、タイミングＴ１５からＴ１６までの期間内に、ＬＣＧで生成された信号レベルＤ０が読み出される。この場合に、画像処理部２１６は、リセットレベルＰ０と信号レベルＤ０との差分を求めるＣＤＳ処理を行う。なお、リセットレベルＰ１および信号レベルＤ１は、ＣＤＳ処理で用いられず、破棄される。
　図２２および図２３に例示したように、リセットレベルＰ０、リセットレベルＰ１、信号レベルＤ１、信号レベル（Ｄ１またはＤ０）の順で読み出す場合、この順序を「ＰＰＤＤ」とする。
　なお、図２４および図２５に例示するように、ＰＤＤＰの順で読み出すこともできる。
　図２４は、本技術の第２の実施の形態における照度が低い画素からＰＤＤＰの順で読み出す際のイメージセンサ２００の動作の一例を示すタイミングチャートである。
　カラム信号処理部３００は、ＨＣＧで生成されたリセットレベルＰ０および信号レベルＤ０を順に読み出す。
　信号レベルＤ０の読出し期間内のタイミングＴ１３の比較結果に基づいて判定部３３０は、照度が閾値より高いか否かを判定する。照度が閾値以下の場合に特性制御部３４０は、駆動信号ＦＤＧをローレベルのままにする。これにより、タイミングＴ１４からＴ１６までの期間内に、ＨＣＧで生成されたリセットレベルＰ０、信号レベルＤ０が読み出される。最初にＨＣＧで生成されたレベルをＰ０＿１、Ｄ０＿１とし、２回目にＨＣＧで生成されたレベルをＤ０＿２、Ｐ０＿２とする。
　後段の画像処理部２１６は、リセットレベルＰ０＿１およびＰ０＿２の平均値と信号レベルＤ１＿１およびＤ１＿２の平均値とを求め、それらの差分を求める。
　図２５は、本技術の第２の実施の形態における照度が高い画素からＰＤＤＰの順で読み出す際のイメージセンサ２００の動作の一例を示すタイミングチャートである。
　最初にカラム信号処理部３００は、ＨＣＧで生成されたリセットレベルＰ０および信号レベルＤ０を順に読み出す。
　信号レベルＤ０の読出し期間内のタイミングＴ１３の比較結果に基づいて判定部３３０は、照度が閾値より高いか否かを判定する。照度が閾値より高い場合に特性制御部３４０は、駆動信号ＦＤＧをハイレベルに制御する。これにより、タイミングＴ１４からＴ１６までの期間内に、ＬＣＧで生成されたリセットレベルＰ１、信号レベルＤ１が読み出される。後段の画像処理部２１６は、リセットレベルＰ１および信号レベルＤ１の差分を求めるＣＤＳ処理を行う。なお、リセットレベルＰ０および信号レベルＤ０は破棄される。
　なお、特性制御部３４０は、照度に応じて電荷電圧変換効率を制御しつつ、さらに、照度に応じて負荷ＭＯＳ電流などの電流を制御することもできる。
　このように、本技術の第２の実施の形態によれば、特性制御部３４０は、照度の判定結果に基づいて画素２４０の電荷電圧変換効率を制御するため、画像データを高精細化することができる。
　［第１の変形例］
　上述の第２の実施の形態では、照度に応じて電荷電圧変換効率を制御し、画像データを高精細化していたが、さらに消費電力を低減することもできる。この第２の実施の形態の第１の変形例におけるイメージセンサ２００は、照度に応じて電荷電圧変換効率を制御し、さらに照度に応じてＡＤＣ３２０を停止させる点において第２の実施の形態と異なる。
　図２６は、本技術の第２の実施の形態の第１の変形例における画素２４０およびカラム信号処理部３００の一構成例を示すブロック図である。第２の実施の形態の第１の変形例における特性制御部３４０は、フラグＦに基づいて電荷電圧変換効率を制御しつつ、照度が閾値以下の場合にイネーブル信号ＣＴＥＮによりＡＤＣ３２０を停止させる点において第２の実施の形態と異なる。
　図２７は、本技術の第２の実施の形態の第１の変形例におけるカウンタ３８０の一構成例を示す回路図である。このカウンタ３８０は、遅延部３８１、出力制御部３８２、グレイコードラッチ３８３、バイナリコード変換部３８４、加算器３８５、メタステーブルマスク回路３８６、バイナリカウンタ３８８、および、データラッチ３９０を備える。
　遅延部３８１は、コンパレータ３５０からの比較結果ＶＣＯを所定時間に亘って遅延させるものである。遅延部３８１は、遅延した信号を遅延信号ｄＶＣＯとして出力制御部３８２に供給する。
　出力制御部３８２には、コンパレータ３５０、遅延部３８１および特性制御部３４０からの比較結果ＶＣＯ、遅延信号ｄＶＣＯおよびイネーブル信号ＣＴＥＮが入力される。出力制御部３８２は、これらの信号に基づいて制御信号ＣＭоｕｔを生成し、グレイコードラッチ３８３に供給する。
　グレイコードラッチ３８３には、グレイコード生成部４００からのグレイコードと、制御信号ＣＭоｕｔとが入力される。
　グレイコード生成部４００は、画素信号の読出し期間に亘って５ビットのグレイコードを生成するものである。このグレイコードは所定のクロック信号に同期して増減され、全カラムで共通に用いられる。
　グレイコードラッチ３８３は、制御信号ＣＭоｕｔに従って、グレイコードを保持するものである。このグレイコードラッチ３８３は、保持したコードをバイナリコード変換部３８４に供給する。また、グレイコードラッチ３８３からのコードの最上位ビットのクロック信号は、メタステーブルマスク回路３８６に供給される。
　バイナリコード変換部３８４は、５ビットのグレイコードをバイナリコードに変換し、加算器３８５に供給するものである。
　加算器３８５は、５ビットのバイナリコードに、７ビットの上位ビット列を加算し、１４ビットのバイナリコードを生成してマルチプレクサ３８７に供給するものである。上位ビット列の全ビットの論理値は「０」である。
　メタステーブルマスク回路３８６は、キャリー信号を供給するものである。このメタステーブルマスク回路３８６は、所定のマスク期間外において、グレイコードラッチ３８３からのクロック信号をキャリー信号としてマルチプレクサ３８７に供給する。このキャリー信号は、バイナリカウンタ３８８の上位７ビット中の最下位ビットの桁上がりに用いられる。ただし、キャリー信号には、メタステーブルの対策が必要である。ここで、メタステーブルは、例えば、キャリー信号のエッジと、比較結果ＶＣＯの反転とのタイミングが近いときに、グレイコード側では桁上がりしないのに、バイナリコード側では桁上がりしてしまい、データ飛びが生じることを意味する。比較結果ＶＣＯの反転のタイミングに基づいてメタステーブルマスク回路３８６がマスク期間を取ることにより、メタステーブルを防止することができる。
　マルチプレクサ３８７は、システム制御部２１２の制御に従って、加算器３８５からのバイナリコードとメタステーブルマスク回路３８６からのキャリー信号とのいずれかを選択し、バイナリカウンタ３８８に供給するものである。
　バイナリカウンタ３８８は、１４ビットのバイナリコードＢＩＮを計数し、データラッチ３９０に供給するものである。データラッチ３９０は、バイナリコードＢＩＮを保持し、水平駆動部２１５の制御に従って、デジタル信号Ｄｏｕｔとして出力するものである。
　図２８は、本技術の第２の実施の形態の第１の変形例における特性制御部３４０および出力制御部３８２の動作の一例を示す図である。同図におけるａは、特性制御部３４０の動作の一例を示し、同図におけるｂは、出力制御部３８２の動作の一例を示す。
　同図におけるａに例示するように、フラグＦに応じて駆動信号ＦＤＧを制御する際に、特性制御部３４０は、フラグＦに応じてイネーブル信号ＣＴＥＮも制御する。
　例えば、制御信号Ｃｔｌが２進数で「００」または「１１」であり、フラグＦが低照度を示す値（ローレベルなど）の場合、特性制御部３４０は、イネーブル信号ＣＴＥＮを、ディセーブルを示す値（ローレベルなど）にする。制御信号Ｃｔｌが２進数で「００」または「１１」であり、フラグＦが高照度を示す値（ハイレベルなど）の場合、特性制御部３４０は、イネーブル信号ＣＴＥＮを、イネーブルを示す値（ハイレベルなど）にする。
　また、制御信号Ｃｔｌが２進数で「１０」または「０１」の場合、イネーブル信号ＣＴＥＮは、ハイレベルに制御される。
　同図におけるｂに例示するように、イネーブル信号ＣＴＥＮがディセーブルの値である場合、出力制御部３８２は、反転が生じたか否かに関わらず、制御信号ＣＭоｕｔを、カウント停止を示す値（ローレベルなど）にする。
　イネーブル信号ＣＴＥＮがイネーブルの値であり、比較結果ＶＣＯが遅延信号ｄＶＣＯと等しい場合、出力制御部３８２は、制御信号ＣＭоｕｔを、カウント継続を示す値（ハイレベルなど）にする。
　イネーブル信号ＣＴＥＮがイネーブルの値であり、比較結果ＶＣＯが遅延信号ｄＶＣＯと異なる（すなわち、反転が生じた）場合、出力制御部３８２は、制御信号ＣＭоｕｔをローレベルにする。
　図２９は、本技術の第２の実施の形態の第１の変形例における照度が低い画素からＰＰＤＤの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。
　第２の実施の形態の第１の変形例においても第２の実施の形態と同様に、ＬＣＧで生成されたリセットレベルＰ０と、ＨＣＧで生成されたリセットレベルＰ１と、ＨＣＧで生成された信号レベルＤ１とが順に読み出される。同図におけるＡＤＣ３２０の灰色の期間は、カウントを継続している期間を示す。この期間の開始時にグレイコードおよびバイナリコードが初期化される。また、比較結果ＶＣＯが反転したタイミングでデータラッチ３９０の出力がラッチされる。
　信号レベルＤ１の読出し期間内のタイミングＴ１５の比較結果に基づいて判定部３３０は、照度が閾値より高いか否かを判定する。照度が閾値以下の場合に特性制御部３４０は、駆動信号ＦＤＧをローレベルのままにする。さらに、特性制御部３４０は、イネーブル信号ＣＴＥＮをイネーブルの値からディセーブルの値に切り替える。この制御により、ＡＤＣ３２０のカウントが停止する。
　また、画像処理部２１６は、リセットレベルＰ１と信号レベルＤ１との差分を求めるＣＤＳ処理を行う。
　図３０は、本技術の第２の実施の形態の第１の変形例における照度が高い画素からＰＰＤＤの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。
　照度が閾値より高い場合、特性制御部３４０は、イネーブル信号ＣＴＥＮをイネーブルの値のままにする。これにより、信号レベルＤ０がさらに読み出される。
　また、画像処理部２１６は、リセットレベルＰ０と信号レベルＤ０との差分を求めるＣＤＳ処理を行う。
　図２９および図３０に例示したように特性制御部３４０は、照度が閾値以下の場合にＡＤＣ３２０を停止させる。これにより、第２の実施の形態と比較して消費電力を低減することができる。
　なお、図３１および図３２に例示するように、ＰＤＤＰの順で読み出すこともできる。この場合、タイミングＴ１３で照度が閾値以下であれば、特性制御部３４０は、以降においてＡＤＣ３２０を停止させる。
　このように、本技術の第２の実施の形態の第１の変形例によれば、特性制御部３４０は、照度が閾値以下の場合にＡＤＣ３２０を停止させるため、消費電力を低減させることができる。
　［第２の変形例］
　上述の第２の実施の形態では、画素２４０の電荷電圧変換効率を制御していたが、その代わりに第１の実施の形態の画素ブロック２２０の電荷電圧変換効率を制御することもできる。この第２の実施の形態におけるイメージセンサ２００は、照度の判定結果に基づいて画素ブロック２２０の電荷電圧変換効率を制御する点において第２の実施の形態と異なる。
　図３３は、本技術の第２の実施の形態の第２の変形例における画素ブロック２２０およびカラム信号処理部３００の一構成例を示すブロック図である。
　第２の実施の形態の第２の変形例において、画素ブロック２２０の回路構成は、第１の実施の形態と同様である。ただし、ＦＤゲイントランジスタ２２６のゲートには、特性制御部３４０からの駆動信号ＦＤＧが入力される。
　特性制御部３４０は、画素ブロック２２０の電荷電圧変換効率を所定値より低くし、ＡＤＣ３２０は、画素ブロック２２０内の２画素のうち感度が高い方の画素の画素信号のリセットレベルおよび信号レベルを読み出す。この画素信号を「ＰＤ２ＬＣＧ」とし、そのリセットレベルおよび信号レベルを「Ｐ０」および「Ｄ０」とする。
　そして、判定部３３０は、Ｄ０の読出し期間内に照度が閾値より高いか否かを判定する。その判定結果に基づいて特性制御部３４０は、電荷電圧変換効率を制御し、ＡＤＣ３２０は、２画素のうち感度が低い方の画素の画素信号のリセットレベルおよび信号レベルを読み出す。この画素信号を「ＰＤ１」とする。また、電荷電圧変換効率が高い場合のＰＤ１を「ＰＤ１ＨＣＧ」とし、そのリセットレベルおよび信号レベルを「Ｐ１」および「Ｄ１」とする。一方、電荷電圧変換効率が低い場合のＰＤ１を「ＰＤ１ＬＣＧ」とし、そのリセットレベルおよび信号レベルを「Ｐ２」および「Ｄ２」とする。
　すなわち、ＰＤ２ＬＣＧ（Ｐ０およびＤ０）の読出し後に、照度に応じて、ＰＤ１ＨＣＧ（Ｐ１およびＤ１）またはＰＤ１ＬＣＧ（Ｐ２およびＤ２）が読み出される。
　ここで、照度が閾値より高いか否かを判定せず、ＰＤ２ＬＣＧ、ＰＤ１ＨＣＧ、ＰＤ１ＬＣＧを順に読み出すイメージセンサを比較例として想定する。
　図３４および図３５は、比較例における画素を読み出す際のイメージセンサの動作の一例である。図３４は、照度が低い画素から読み出す際のタイミングチャートを示し、図３５は、照度が高い画素から読み出す際のタイミングチャートを示す。
　図３４および図３５に例示するように、比較例のイメージセンサは、照度に関わらず、ＰＤ２ＬＣＧ、ＰＤ１ＨＣＧ、ＰＤ１ＬＣＧの順で画素信号を読み出す。
　図３６は、本技術の第２の実施の形態の第２の変形例における照度が低い画素からＤＰＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。タイミングＴ１１からＴ１４までの期間内にＡＤＣ３２０は、高感度の画素のＰＤ２ＬＣＧを読み出す。このタイミングＴ１４の比較結果ＶＣＯに基づいて判定部３３０は、照度が閾値より高いか否かを判定する。
　照度が閾値以下の場合、特性制御部３４０は、タイミングＴ１４以降に駆動信号ＦＤＧをローレベルにする。これにより、電荷電圧変換効率が高い方のＨＣＧに切り替えられ、低感度の画素のＰＤ１ＨＣＧが読み出される。
　図３７は、本技術の第２の実施の形態の第２の変形例における照度が高い画素からＤＰＤＰの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。タイミングＴ１４までの制御は、図３６と同様である。
　照度が閾値以下の場合、特性制御部３４０は、タイミングＴ１４以降に駆動信号ＦＤＧをハイレベルにする。これにより、電荷電圧変換効率が低い方のＬＣＧに切り替えられ、低感度の画素のＰＤ１ＬＣＧが読み出される。
　図３４から図３７に例示するように、ＰＤ２ＬＣＧの読出し後に、照度に応じてＰＤ１ＨＣＧまたはＰＤ１ＬＣＧを読み出すことにより、ＰＤ２ＬＣＧ、ＰＤ１ＨＣＧ、ＰＤ１ＬＣＧを順に読み出す比較例よりも読み出し速度が速くなる。これにより、フレームレートを向上させることができる。
　このように、本技術の第２の実施の形態の第２の変形例によれば、ＰＤ２ＬＣＧの読出し後に、照度に応じて電荷電圧変換効率を制御し、ＰＤ１ＨＣＧまたはＰＤ１ＬＣＧを読み出すため、比較例よりもフレームレートを向上させることができる。
　＜３．第３の実施の形態＞
　上述の第２の実施の形態では、照度の判定結果を電流の制御に用いていたが、この構成では、画像データの高精細化や、消費電力のさらなる低減が困難である。この第３の実施の形態におけるイメージセンサ２００は、照度の判定結果に基づいてＡＤＣ３２０のアナログゲインを制御する点において第１の実施の形態と異なる。
　図３８は、本技術の第３の実施の形態におけるカラム信号処理部３００の一構成例を示すブロック図である。この第３の実施の形態における特性制御部３４０は、照度の判定結果に基づいて制御信号ＡＴＴにより、ＡＤＣ３２０のアナログゲインを制御する点において第１の実施の形態と異なる。
　図３９は、本技術の第３の実施の形態における特性制御部３４０の動作の一例を示す図である。
　制御信号Ｃｔｌが２進数で「００」または「１１」であり、フラグＦが低照度を示す値（ローレベルなど）の場合、特性制御部３４０は、制御信号ＡＴＴをローレベルにする。これにより、ＡＤＣ３２０のアナログゲイン（同図においてはアッテネートゲイン）が所定値より高くなる。このゲインを以下、ハイゲイン、または、「ＨＧ」と称する。
　制御信号Ｃｔｌが２進数で「００」または「１１」であり、フラグＦが高照度を示す値（ハイレベルなど）の場合、特性制御部３４０は、制御信号ＡＴＴをハイレベルにする。これにより、ＡＤＣ３２０のアナログゲインが所定値より低くなる。このゲインを以下、ローゲイン、または、「ＬＧ」と称する。
　また、制御信号Ｃｔｌが２進数で「０１」の場合、フラグＦに関わらず、特性制御部３４０は、制御信号ＡＴＴを強制的にローレベルにする。制御信号Ｃｔｌが２進数で「１０」の場合、フラグＦに関わらず、特性制御部３４０は、制御信号ＡＴＴを強制的にハイレベルにする。
　図４０は、本技術の第３の実施の形態における照度が低い画素からＰＰＤＤの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。
　システム制御部２１２は、特性制御部３４０を制御してタイミングＴ１１からタイミングＴ１２に亘ってハイレベルの制御信号ＡＴＴを供給させる。この期間内に、ローゲイン（ＬＧ）でリセットレベルＰ０がＡＤ変換される。
　タイミングＴ１３以降に制御信号ＡＴＴはローレベルとなる。このため、ハイゲイン（ＨＧ）でリセットレベルＰ１、信号レベルＤ１が順にＡＤ変換される。
　信号レベルＤ１の読出し期間内のタイミングＴ１５の比較結果に基づいて判定部３３０は、照度が閾値より高いか否かを判定する。照度が閾値以下の場合に特性制御部３４０は、制御信号ＡＴＴをローレベルのままにする。これにより、タイミングＴ１５からＴ１６までの期間内に、ハイゲインで信号レベルＤ１が読み出される。最初にハイゲインで読み出されたレベルをＤ１＿１とし、２回目にハイゲインで読み出されたレベルをＤ１＿２とする。
　後段の画像処理部２１６は、信号レベルＤ１＿１およびＤ１＿２の平均値を求め、その平均値とリセットレベルＰ１との差分を求める。この信号レベルの平均化により、ノイズを低減し、第１の実施の形態よりも高精細な画像データを得ることができる。
　図４１は、本技術の第３の実施の形態における照度が高い画素からＰＰＤＤの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。
　タイミングＴ１５の比較結果に基づいて、照度が閾値より高いと判定された場合、特性制御部３４０は、制御信号ＡＴＴをハイレベルに制御する。これにより、タイミングＴ１５からＴ１６までの期間内に、ローゲインで信号レベルＤ０が読み出される。この場合に、画像処理部２１６は、リセットレベルＰ０と信号レベルＤ０との差分を求めるＣＤＳ処理を行う。
　なお、図４２および図４３に例示するように、ＰＤＤＰの順で読み出すこともできる。
　図４２は、本技術の第３の実施の形態における照度が低い画素からＰＤＤＰの順で読み出す際のイメージセンサ２００の動作の一例を示すタイミングチャートである。
　カラム信号処理部３００は、ハイゲインでリセットレベルＰ０および信号レベルＤ０を順に読み出す。
　信号レベルＤ０の読出し期間内のタイミングＴ１３の比較結果に基づいて判定部３３０は、照度が閾値より高いか否かを判定する。照度が閾値以下の場合に特性制御部３４０は、制御信号ＡＴＴをローレベルのままにする。これにより、タイミングＴ１４からＴ１６までの期間内に、ハイゲインで信号レベルＤ０、リセットレベルＤ０が読み出される。最初にハイゲインで読み出されたレベルをＰ０＿１、Ｄ０＿１とし、２回目にハイゲインで読み出されたレベルをＤ０＿２、Ｐ０＿２とする。
　後段の画像処理部２１６は、リセットレベルＰ０＿１およびＰ０＿２の平均値と信号レベルＤ０＿１およびＤ０＿２の平均値とを求め、それらの差分を求める。
　図４３は、本技術の第３の実施の形態における照度が高い画素からＰＤＤＰの順で読み出す際のイメージセンサ２００の動作の一例を示すタイミングチャートである。
　カラム信号処理部３００は、ハイゲインでリセットレベルＰ０および信号レベルＤ０を順に読み出す。
　信号レベルＤ０の読出し期間内のタイミングＴ１３の比較結果に基づいて判定部３３０は、照度が閾値より高いか否かを判定する。照度が閾値より高い場合に特性制御部３４０は、制御信号ＡＴＴをハイレベルに制御する。これにより、タイミングＴ１４からＴ１６までの期間内に、ローゲインで信号レベルＤ１、リセットレベルＰ１が読み出される。後段の画像処理部２１６は、リセットレベルＰ１および信号レベルＤ１の差分を求めるＣＤＳ処理を行う。
　なお、照度に応じてアナログゲインを制御しつつ、さらに、照度に応じて負荷ＭＯＳ電流などの電流や、電荷電圧変換効率を制御することもできる。
　このように、本技術の第３の実施の形態によれば、特性制御部３４０は、照度の判定結果に基づいてＡＤＣ３２０のアナログゲインを制御するため、画像データを高精細化することができる。
　［第１の変形例］
　上述の第３の実施の形態では、照度に応じてアナログゲインを制御し、画像データを高精細化していたが、さらに消費電力を低減することもできる。この第３の実施の形態の第１の変形例におけるイメージセンサ２００は、照度に応じてアナログゲインを制御し、さらに照度に応じてＡＤＣ３２０を停止させる点において第３の実施の形態と異なる。
　図４４は、本技術の第３の実施の形態の変形例におけるカラム信号処理部３００の一構成例を示すブロック図である。第３の実施の形態の第１の変形例における特性制御部３４０は、フラグＦに基づいて電荷電圧変換効率を制御しつつ、照度が閾値以下の場合にイネーブル信号ＣＴＥＮによりＡＤＣ３２０を停止させる点において第３の実施の形態と異なる。
　第３の実施の形態の第１の変形例におけるイネーブル信号ＣＴＥＮの制御方法は、図２８おけるａに例示したものと同様である。
　図４５は、本技術の第３の実施の形態の第１の変形例における照度が低い画素からＰＰＤＤの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。
　第３の実施の形態の第１の変形例においても第３の実施の形態と同様に、ローゲインによりリセットレベルＰ０が読み出され、ハイゲインによりリセットレベルＰ１および信号レベルＤ１が読み出される。
　信号レベルＤ１の読出し期間内のタイミングＴ１５の比較結果に基づいて判定部３３０は、照度が閾値より高いか否かを判定する。照度が閾値以下の場合に特性制御部３４０は、制御信号ＡＴＴをローレベルのままにする。さらに、特性制御部３４０は、イネーブル信号ＣＴＥＮをイネーブルの値からディセーブルの値に切り替え、ＡＤＣ３２０を停止させる。
　また、画像処理部２１６は、リセットレベルＰ１と信号レベルＤ１との差分を求めるＣＤＳ処理を行う。
　図４６は、本技術の第３の実施の形態の第１の変形例における照度が高い画素からＰＰＤＤの順で読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。
　照度が閾値より高い場合、特性制御部３４０は、イネーブル信号ＣＴＥＮをイネーブルの値のままにする。これにより、信号レベルＤ０がさらに読み出される。
　また、画像処理部２１６は、リセットレベルＰ０と信号レベルＤ０との差分を求めるＣＤＳ処理を行う。
　図４５および図４６に例示したように特性制御部３４０は、照度が閾値以下の場合にＡＤＣ３２０を停止させる。これにより、第３の実施の形態と比較して消費電力を低減することができる。
　なお、図４７および図４８に例示するように、ＰＤＤＰの順で読み出すこともできる。この場合、タイミングＴ１３で照度が閾値以下であれば、特性制御部３４０は、以降においてＡＤＣ３２０を停止させる。
　このように、本技術の第３の実施の形態の第１の変形例によれば、特性制御部３４０は、照度が閾値以下の場合にＡＤＣ３２０を停止させるため、消費電力を低減させることができる。
　［第２の変形例］
　上述の第３の実施の形態では、照度に応じてアナログゲインを制御し、画像データを高精細化していたが、さらに読出し速度を向上させることが好ましい。この第３の実施の形態の第２の変形例におけるイメージセンサ２００は、照度の判定結果に基づいて、読出しの順序を変更する点において第３の実施の形態と異なる。
　図４９は、本技術の第３の実施の形態の第２の変形例と比較例とにおけるイメージセンサ２００の読出し動作の一例を示す図である。同図におけるａは、第３の実施の形態の第２の変形例における読出し動作を示し、同図におけるｂは、比較例の読出し動作を示す。
　２画素のうち感度が高い方の画素の画素信号をＰＤ２とし、低い方の画素信号をＰＤ１とする。また、ローゲインで読み出したＰＤ２をＰＤ２ＬＧとする。ローゲインで読み出したＰＤ１をＰＤ１ＬＧとし、ハイゲインで読み出したＰＤ１をＰＤ１ＨＧとする。
　同図におけるａに例示するように、第３の実施の形態の第２の変形例におけるＡＤＣ３２０は、タイミングＴ２１からＴ２２までの期間内にＰＤ２ＬＧをＤＤＳ方式で変換する。そして、タイミングＴ２２の比較結果に基づいて判定部３３０は、照度が閾値より高いか否かを判定する。
　照度が閾値以下の場合、タイミングＴ２２からＴ２３までの期間内にＡＤＣ３２０は、ＰＤ１ＬＧのリセットレベル（Ｐ相）を変換する。そして、タイミングＴ２３からＴ２４の期間内にＡＤＣ３２０は、ＰＤ１ＨＧのリセットレベル、信号レベルを順に変換する。高照度の画素に合わせてタイミングＴ２４からＴ２５までの期間は待ち時間に設定される。続いて、タイミングＴ２５からＴ２６の期間内にＡＤＣ３２０は、ＰＤ１ＬＧの信号レベル（Ｄ相）を変換する。このように、照度が高い場合には、タイミングＴ２２以降においてＰＰＤＤの順でレベルが読み出される。
　一方、照度が閾値より高い場合、タイミングＴ２２からＴ２３までの期間は待ち時間に設定される。そして、タイミングＴ２３からＴ２４の期間内にＡＤＣ３２０は、ＰＤ１ＬＧのリセットレベル、信号レベルを順に変換する。続いて、タイミングＴ２４からＴ２６の期間内にＡＤＣ３２０は、ＰＤ１ＬＧをＤＤＳ方式で変換する。このように、照度が高い場合には、タイミングＴ２２以降においてＰＤＤＰの順でレベルが読み出される。
　同図におけるｂに例示するように、比較例においてＡＤＣ３２０は、タイミングＴ２１からＴ２２までの期間内にＰＤ２ＬＧをＤＤＳ方式で変換する。
　照度は判定されず、タイミングＴ２２からＴ２３までの期間内にＡＤＣ３２０は、ＰＤ１ＬＧのリセットレベル（Ｐ相）を変換する。そして、タイミングＴ２３からＴ２４の期間内にＡＤＣ３２０は、ＰＤ１ＨＧのリセットレベル、信号レベルを順に変換する。続いて、タイミングＴ２４からＴ２５の期間内にＡＤＣ３２０は、ＰＤ１ＬＧの信号レベル（Ｄ相）を変換する。そして、タイミングＴ２５からＴ２７の期間内にＡＤＣ３２０は、ＰＤ１ＨＧをＤＤＳ方式で変換する。
　同図におけるａおよびｂに例示するように、照度に応じてアナログゲインを切り替えるとともに、ＰＰＤＤ、ＰＤＤＰのいずれかに読出しの順序を切り替えることにより、読出しの順序を切り替えない比較例よりも読み出し速度を早くすることができる。同図におけるａおよびｂの例では、１画素の画素信号のリセットレベルおよび信号レベルの読出し時間を合計でＴＡＤとすると、行ごとに読出し時間を０．５×ＴＡＤだけ短縮することができる。
　図５０は、本技術の第３の実施の形態の第２の変形例における照度が低い画素から読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。
　タイミングＴ２１からＴ２２までの期間内にＡＤＣ３２０は、ＰＤ２ＬＧの信号レベルＤ０を変換し、次にリセットレベルＰ０を変換する。そして、タイミングＴ２２の比較結果に基づいて判定部３３０は、照度が閾値より高いか否かを判定する。
　照度が閾値以下の場合、タイミングＴ２２からＴ２３までの期間内にＡＤＣ３２０は、ＰＤ１ＬＧのリセットレベルＰ１を変換する。そして、タイミングＴ２３からＴ２４の期間内にＡＤＣ３２０は、ＰＤ１ＨＧのリセットレベルＰ２を変換し、次に信号レベルＤ２を変換する。
　タイミングＴ２４からＴ２５までの待ち時間が経過すると、タイミングＴ２５からＴ２６の期間内にＡＤＣ３２０は、ＰＤ１ＬＧの信号レベルＤ１を変換する。このように、照度が高い場合には、タイミングＴ２２以降においてＰ１、Ｐ２、Ｄ２、Ｄ１の順でレベルが読み出される。
　図５１は、本技術の第３の実施の形態の第２の変形例における照度が高い画素から読み出す際のイメージセンサの動作の一例を示すタイミングチャートである。
　照度が閾値より高い場合、タイミングＴ２２からＴ２３までの待ち時間が経過すると、タイミングＴ２３からＴ２４の期間内にＡＤＣ３２０は、ＰＤ１ＨＧのリセットレベルＰ２を変換し、次に信号レベルＤ２を変換する。
　そして、タイミングＴ２４からＴ２６の期間内にＡＤＣ３２０は、ＰＤ１ＬＧの信号レベルＤ１を変換し、次にリセットレベルＰ１を変換する。このように、照度が高い場合には、タイミングＴ２２以降においてＰ２、Ｄ２、Ｄ１、Ｐ１の順でレベルが読み出される。
　なお、イメージセンサ２００は、図５２におけるａの制御を、図４９におけるａの制御の代わりに行うこともできる。タイミングＴ２０からＴ２１までの間に照度が閾値より高いか否かが判定される。
　照度が閾値より高いと判定された場合、ＡＤＣ３２０は、タイミングＴ２１からＴ２２までの期間内にＰＤ１ＬＧのリセットレベルを変換する。そして、ＡＤＣ３２０は、タイミングＴ２２からＴ２３までの期間内にＰＤ１ＨＧをＣＤＳ方式で変換する。そして、ＡＤＣ３２０は、タイミングＴ２３からＴ２４までの期間内にＰＤ１ＬＧの信号レベルを変換する。タイミングＴ２４からＴ２５までの期間は待ち時間に設定される。そして、ＡＤＣ３２０は、タイミングＴ２５からＴ２６までの期間内にＰＤ２ＬＧをＤＤＳ方式で変換する。
　一方、照度が閾値以下と判定された場合、タイミングＴ２１からＴ２２までの期間は待ち時間に設定される。そして、ＡＤＣ３２０は、タイミングＴ２２からＴ２３までの期間内にＰＤ１ＬＧをＣＤＳ方式で変換する。そして、ＡＤＣ３２０は、タイミングＴ２３からＴ２５までの期間内にＰＤ１ＬＧをＤＤＳ方式で変換し、タイミングＴ２５からＴ２６までの期間内にＰＤ２ＬＧをＤＤＳ方式で変換する。
　これに対し、同図におけるｂに例示するように、比較例において照度は判定されず、ＡＤＣ３２０は、タイミングＴ２１からＴ２２までの期間内にＰＤ１ＬＧのリセットレベルを変換する。そして、ＡＤＣ３２０は、タイミングＴ２２からＴ２３までの期間内にＰＤ２ＨＧをＣＤＳ方式で変換する。そして、ＡＤＣ３２０は、タイミングＴ２３からＴ２４までの期間内にＰＤ１ＬＧの信号レベルを変換する。そして、ＡＤＣ３２０は、タイミングＴ２４からＴ２５までの期間内にＰＤ１ＬＧをＤＤＳ方式で変換し、タイミングＴ２５からＴ２７までの期間内にＰＤ２ＬＧをＤＤＳ方式で変換する。
　同図におけるａおよびｂに例示するように、同図におけるａの制御においても、行ごとに読出し時間を０．５×ＴＡＤだけ短縮することができる。
　図５３は、図５２におけるａの制御において高照度と判定され、変換効率の低い方の画素で読出しを行う際のイメージセンサの動作の一例を示すタイミングチャートである。タイミングＴ２０からＴ２１までの期間内に照度が閾値より高いか否かが判定される。
　照度が閾値より高いと判定された場合、ＡＤＣ３２０は、タイミングＴ２１からＴ２２までの期間内にＰＤ１ＬＧのリセットレベルＰ０を変換する。そして、ＡＤＣ３２０は、タイミングＴ２２からＴ２３までの期間内にＰＤ１ＨＧのリセットレベルＰ１を変換し、次に信号レベルＤ０を変換する。そして、ＡＤＣ３２０は、タイミングＴ２３からＴ２４までの期間内にＰＤ１ＬＧの信号レベルＤ１を変換する。タイミングＴ２４からＴ２５までの期間は待ち時間に設定される。そして、ＡＤＣ３２０は、タイミングＴ２５からＴ２６までの期間内にＰＤ２ＬＧの信号レベルＤ２を変換し、次にリセットレベルＰ２を変換する。
　図５４は、図５２におけるａの制御において低照度と判定され、変換効率の高い方の画素で読出しを行う際のイメージセンサの動作の一例を示すタイミングチャートである。タイミングＴ２０からＴ２１までの期間内に照度が閾値より高いか否かが判定される。
　照度が閾値以下と判定された場合、タイミングＴ２１からＴ２２までの期間は待ち時間に設定される。そして、ＡＤＣ３２０は、タイミングＴ２２からＴ２３までの期間内にＰＤ１ＬＧのリセットレベルＰ０を変換し、次に信号レベルＤ０を変換する。そして、ＡＤＣ３２０は、タイミングＴ２３からＴ２５までの期間内にＰＤ１ＬＧの信号レベルＤ１を変換し、次にリセットレベルＰ１を変換する。そして、ＡＤＣ３２０は、タイミングＴ２５からＴ２６までの期間内にＰＤ２ＬＧの信号レベルＤ２を変換し、次にリセットレベルＰ２を変換する。
　なお、イメージセンサ２００は、特開２０２２－０２５５１５の図２に記載のように、明暗の判定を行うための基準信号を生成する基準信号生成回路をカラム信号処理部３００内にさらに配置することもできる。
　このように、本技術の第３の実施の形態の第２の変形例によれば、特性制御部３４０は照度に応じてアナログゲイン（アッテネートゲインなど）を切り替え、ＡＤＣ３２０は読出しの順序を切り替えるため、読出し速度を早くすることができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、判定部３３０は、コンパレータ３５０の比較結果ＶＣＯに基づいて照度が閾値より高いか否かを判定していたが、この構成に限定されない。この第４の実施の形態における判定部３３０は、カウンタ３８０の計数値を示すデジタル信号Ｄｏｕｔに基づいて、照度が閾値より高いか否かを判定する点において第１の実施の形態と異なる。
　図５５は、本技術の第４の実施の形態におけるカラム信号処理部３００の一構成例を示すブロック図である。この第４の実施の形態の判定部３３０には、デジタル信号Ｄｏｕｔの上位桁と、システム制御部２１２などからのイネーブル信号ＣＡＬＥＮと、閾値ＴＨの上位桁とが入力される。
　例えば、Ｄｏｕｔのデータサイズを１４ビットとし、その１２ビット目および１３ビット目からなるＤｏｕｔ［１２：１３］が判定部３３０に入力される。同様に、閾値を１４ビットとし、閾値の１２ビット目および１３ビット目からなるＴＨ［１：０］が判定部３３０に入力される。なお、閾値ＴＨの０ビット目から１１ビット目までの論理値は、全て「０」であるものとする。
　判定部３３０は、イネーブル信号ＣＡＬＥＮによりイネーブルが設定された場合に、Ｄｏｕｔ［１２：１３］とＴＨ［１：０］との比較により、デジタル信号Ｄｏｕｔが閾値ＴＨより高いか否かを判定する。
　特性制御部３４０は、判定部３３０の判定結果に基づいて負荷ＭＯＳ電流やテール電流を制御する。
　なお、第１の実施の形態の変形例に第４の実施の形態を適用することもできる。第２の実施の形態と、その第１および第２の変形例とのそれぞれに第４の実施の形態を適用することもできる。この場合、判定部３３０の判定結果に基づいて電荷電圧変換効率が制御される。また、第３の実施の形態と、その第１および第２の変形例とに第４の実施の形態を適用することもできる。この場合、判定部３３０の判定結果に基づいてアナログゲインが制御される。
　図５６は、本技術の第４の実施の形態におけるデータラッチ３９０の一構成例を示すブロック図である。データラッチ３９０内には、所定数のラッチ回路３９１が配列される。デジタル信号Ｄｏｕｔのデータサイズを１４ビットとすると、１４個のラッチ回路３９１が配置される。
　ｎビット目のラッチ回路３９１には、前段のバイナリカウンタ３８８からのバイナリコードＢＩＮのｎビット目と、水平駆動部２１５からの駆動信号ＬＳＥＬのｎビット目とが入力される。ここで、ｎは、０から１３までの整数である。ラッチ回路３９１は、駆動信号ＬＳＥＬに従って、バイナリコードにより保持値を更新し、出力をラッチする。データラッチ３９０からのデジタル信号Ｄｏｕｔの各ビットは画像処理部２１６へ出力される。これらのうち上位桁のＤｏｕｔ［１２］およびＤｏｕｔ［１３］は、判定部３３０にも出力される。
　図５７は、本技術の第４の実施の形態における判定部３３０の動作の一例を示す図である。例えば、イネーブルに設定する場合に、イネーブル信号ＣＡＬＥＮはハイレベルに制御され、ディセーブルに設定する場合にイネーブル信号ＣＡＬＥＮはローレベルに制御されるものとする。
　同図におけるａに例示するように判定部３３０は、イネーブル信号ＣＡＬＥＮがハイレベル（イネーブル）であり、Ｄｏｕｔ［１２：１３］がＴＨ［１：０］より大きい場合に、照度が閾値よりも高いと判定し、フラグＦをハイレベルにする。
　また、イネーブル信号ＣＡＬＥＮがハイレベル（イネーブル）であり、Ｄｏｕｔ［１２：１３］がＴＨ［１：０］以下の場合に、判定部３３０は、照度が閾値以下と判定し、フラグＦをローレベルにする。
　また、イネーブル信号ＣＡＬＥＮがローレベル（ディセーブル）である場合に、判定部３３０は、Ｄｏｕｔ［１２：１３］に関わらず、フラグＦをラッチする。
　なお、判定部３３０は、Ｄｏｕｔ［１２：１３］に対する論理演算により照度の判定を行うこともできる。例えば、同図におけるｂに例示するように、判定部３３０は、イネーブル信号ＬＡＥＮがハイレベル（イネーブル）である場合にＤｏｕｔ［１２］およびＤｏｕｔ［１３］が両方ともハイレベルであるか否かを判断する。Ｄｏｕｔ［１２］およびＤｏｕｔ［１３］が両方ともハイレベルであれば、判定部３３０は、フラグＦをハイレベルにし、そうでなければフラグＦをローレベルにする。
　また、判定部３３０に、Ｄｏｕｔの上位２ビットを入力しているが、判定部３３０に入力する上位桁のビット数は、２ビットに限定されない。
　図５８は、本技術の第４の実施の形態における判定時のイメージセンサ２００の動作の一例を示すタイミングチャートである。例えば、タイミングＴ１１からＴ１２までの読出し期間内に信号レベルＤ０が読み出される。タイミングＴ１２の直後に、水平駆動部２１５は、駆動信号ＬＳＥＬのパルスを送信し、システム制御部２１２は、イネーブル信号ＬＡＥＮのパルスを送信する。この制御により、データラッチ３９０内にバイナリコードがＤｏｕｔとして取り込まれ、ラッチされる。また、判定部３３０内でフラグＦが更新され、ラッチされる。
　このように、本技術の第４の実施の形態によれば、判定部３３０がデジタル信号Ｄｏｕｔに基づいて照度を判定するため、比較結果ＶＣＯを判定部３３０に入力する必要が無くなる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、図４に例示した画素ブロック２２０により、画素信号を生成していたが、画素ブロック２２０の回路構成は、同図に例示したものに限定されない。この第５の実施の形態におけるイメージセンサ２００は、画素ブロック２２０の回路構成を変更した点において第１の実施の形態と異なる。
　図５９は、本技術の第５の実施の形態における画素ブロック２２０の一構成例を示す回路図である。この第５の実施の形態における画素ブロック２２０は、ＦＣゲイントランジスタ２３０を削減した点において第１の実施の形態と異なる。これにより、画素ブロック２２０の回路規模を削減することができる。
　なお、図６０に例示するように、ＦＤゲイントランジスタ２２６を削減することもできる。
　また、図６１に提示するように、転送トランジスタ２３４を追加することもできる。転送トランジスタ２３４は、垂直駆動部２１１からの駆動信号ＴＧＳに従って光電変換素子２３３から電荷蓄積部２３２に電荷を転送するものである。
　また、図６２に例示するように、転送トランジスタ２３４を追加し、ＦＣゲイントランジスタ２３０を削減することもできる。
　また、図６３に例示するように、転送トランジスタ２３４を追加し、ＦＤゲイントランジスタ２２６を削減することもできる。
　また、図５９から図６３の画素ブロック２２０は、第１から第４の実施の形態と、それぞれの変形例とに適用することができる。
　ただし、ＦＤゲイントランジスタ２２６のない図５７および図６０の画素ブロック２２０は、電荷電圧変換効率を制御する第２の実施の形態に適用できない点に留意する。
　このように、本技術の第５の実施の形態によれば、画素ブロック２２０の回路構成を変更したため、トランジスタを削減した場合、画素ブロック２２０の回路規模を削減することができる。
　＜６．第６の実施の形態＞
　上述の第２の実施の形態では、図２０に例示した画素２４０により、画素信号を生成していたが、画素２４０の回路構成は、同図に例示したものに限定されない。この第６の実施の形態におけるイメージセンサ２００は、画素２４０の回路構成を変更した点において第２の実施の形態と異なる。
　図６４は、本技術の第６の実施の形態における画素２４０の一構成例を示す回路図である。この第６の実施の形態における画素２４０は、ＦＣゲイントランジスタ２５０およびコンデンサ２５１を追加した点において第２の実施の形態と異なる。ＦＣゲイントランジスタ２５０は、垂直駆動部２１１からの駆動信号ＦＣＧに従って、浮遊拡散層２４５とコンデンサ２５１との間の経路を開閉するものである。この回路構成により、電荷電圧変換効率を３段階に制御することができる。
　なお、図６５に例示するように、コンデンサ２５１のみを追加することもできる。
　また、図６６に例示するように、ＦＣゲイントランジスタ２５０およびコンデンサ２５１を追加し、ＦＤゲイントランジスタ２４６を削減することもできる。この場合、特性制御部３４０は、ＦＣゲイントランジスタ２５０のオンオフにより、電荷電圧変換効率を制御する。
　また、図６７に例示するように、ＦＣゲイントランジスタ２５０およびコンデンサ２５１と、オーバーフローゲートトランジスタ２５２とを追加することもできる。オーバーフローゲートトランジスタ２５２は、垂直駆動部２１１からの駆動信号ＯＦＧに従って、ＦＣゲイントランジスタ２５０およびコンデンサ２５１の接続ノードと、光電変換素子２４１との間の経路を開閉するものである。
　また、図６８に例示するように、コンデンサ２５１とオーバーフローゲートトランジスタ２５２とを追加することもできる。
　また、図６９に例示するように、ＦＣゲイントランジスタ２５０およびコンデンサ２５１と、オーバーフローゲートトランジスタ２５２とを追加し、ＦＤゲイントランジスタ２４６を削減することもできる。この場合、特性制御部３４０は、ＦＣゲイントランジスタ２５０のオンオフにより、電荷電圧変換効率を制御する。
　上述の図６４から図６９の画素２４０は、第１から第４の実施の形態と、それぞれの変形例とに適用することができる。
　このように、本技術の第６の実施の形態によれば、画素２４０の回路構成を変更したため、ＦＣゲイントランジスタ２５０を追加した場合は、電荷電圧変換効率を３段階に制御することができる。
　＜７．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図７０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図７０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図７０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図７１は、撮像部１２０３１の設置位置の例を示す図である。
　図７１では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図７１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、高速化、ノイズの低減や、消費電力の削減などの各種の性能向上を実現することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）画素信号を生成する画素回路と、
　前記画素信号に対してアナログデジタル変換処理を行うアナログデジタル変換器と、
　前記アナログデジタル変換器の出力に基づいて照度が所定の閾値より高いか否かを判定して判定結果を出力する判定部と、
　前記判定結果に基づいて前記アナログデジタル変換器の特性を制御する特性制御部と
を具備するイメージセンサ。
（２）前記アナログデジタル変換器は、テール電流を供給するテール電流源を含み、
　前記特性は、前記テール電流の値を含む
前記（１）記載のイメージセンサ。
（３）前記アナログデジタル変換器は、画素信号を伝送する垂直信号線に接続された負荷ＭＯＳ電流源を含み、
　前記特性は、前記負荷ＭＯＳ電流源が生成する負荷ＭＯＳ電流の値を含む
前記（１）または（２）に記載のイメージセンサ。
（４）前記画素信号は、第１および第２の画素信号を含み、
　前記アナログデジタル変換器は、所定値より高い分解能により前記第１の画素信号を第１のデジタル信号に変換し、前記所定値を超えない分解能により前記第２の画素信号を第２のデジタル信号に変換し、
　前記判定部は、前記第１の画素信号に対応する前記出力に基づいて前記照度が前記閾値より高いか否かを判定する
前記（１）から（３）のいずれかに記載のイメージセンサ。
（５）前記特性制御部は、前記判定結果に基づいて前記画素回路の電荷電圧変換効率をさらに制御する
前記（１）から（４）のいずれかに記載のイメージセンサ。
（６）前記特性制御部は、前記照度が前記閾値を超えない場合には前記アナログデジタル変換器を停止させる
前記（５）記載のイメージセンサ。
（７）前記特性は、前記アナログデジタル変換器のアナログゲインである
前記（１）から（６）のいずれかに記載のイメージセンサ。
（８）前記アナログデジタル変換器は、
　前記画素信号と所定の参照信号とを比較して比較結果を出力するコンパレータと、
　前記比較結果が反転するまでの期間に亘って計数値を計数するカウンタと
を備え、
　前記判定部は、前記比較結果に基づいて前記照度が前記閾値より高いか否かを判定する
前記（１）から（７）のいずれかに記載のイメージセンサ。
（９）前記アナログデジタル変換器は、
　前記画素信号と所定の参照信号とを比較して比較結果を出力するコンパレータと、
　前記比較結果が反転するまでの期間に亘って計数値を計数するカウンタと
を備え、
　前記判定部は、前記計数値に基づいて前記照度が前記閾値より高いか否かを判定する
前記（１）から（８）のいずれかに記載のイメージセンサ。
（１０）前記画素信号のレベルは、前記画素回路が初期化されたときの第１および第２のリセットレベルと露光量に応じた第１および第２の信号レベルとを含む
前記（１）から（９）のいずれかに記載のイメージセンサ。
（１１）前記アナログデジタル変換器は、前記第１のリセットレベル、前記第１の信号レベル、前記第２の信号レベル、前記第２のリセットレベルの順にデジタル信号に変換し、
　前記判定部は、前記第１の信号レベルの読出し期間内の前記出力に基づいて前記照度が前記閾値より高いか否かを判定する
前記（１０）記載のイメージセンサ。
（１２）前記アナログデジタル変換器は、前記第１の信号レベル、前記第１のリセットレベル、前記第２の信号レベル、前記第２のリセットレベルの順にデジタル信号に変換し、
　前記判定部は、前記第１のリセットレベルの読出し期間内の前記出力に基づいて前記照度が前記閾値より高いか否かを判定する
前記（１０）記載のイメージセンサ。
（１３）前記アナログデジタル変換器は、前記第１のリセットレベル、前記第２のリセットレベル、前記第１の信号レベル、前記第２の信号レベルの順にデジタル信号に変換し、
　前記判定部は、前記第２のリセットレベルの読出し期間内の前記出力に基づいて前記照度が前記閾値より高いか否かを判定する
前記（１０）記載のイメージセンサ。
（１４）前記画素回路は、
　第１の光電変換素子と、
　前記第１の光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、
　前記浮遊拡散層を初期化するリセットトランジスタと、
　電荷電圧変換効率を制御するためのＦＤゲイントランジスタと
を備える前記（１）から（１３）のいずれかに記載のイメージセンサ。
（１５）前記画素回路は、前記第１の光電変換素子と感度の異なる第２の光電変換素子をさらに備える前記（１４）記載のイメージセンサ。
（１６）画素信号を生成する画素回路と、
　前記画素信号に対して順にアナログデジタル変換処理を行うアナログデジタル変換器と、
　前記アナログデジタル変換器の出力に基づいて前記画素回路の電荷電圧変換効率を制御する特性制御部と
を具備するイメージセンサ。
（１７）画素信号を生成する画素回路と、
　前記画素信号に対してアナログデジタル変換処理を行うアナログデジタル変換器と、
　前記アナログデジタル変換器の出力に基づいて照度が所定の閾値より高いか否かを判定して判定結果を出力する判定部と、
　前記判定結果に基づいて前記アナログデジタル変換器の特性を制御する特性制御部と、
　前記アナログデジタル変換器からのデジタル信号を処理する画像処理部と
を具備する撮像装置。
　１００　撮像装置
　１１０　光学部
　１２０　ＤＳＰ回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　イメージセンサ
　２０１　画素チップ
　２０２　回路チップ
　２１１　垂直駆動部
　２１２　システム制御部
　２１３　ＤＡＣ
　２１４　画素アレイ部
　２１５　水平駆動部
　２１６　画像処理部
　２２０　画素ブロック
　２２１、２３３、２４１　光電変換素子
　２２２、２３４、２４２　転送トランジスタ
　２２３、２４３　リセットトランジスタ
　２２４、２３１、２４４、２５１、２６６、３２２～３２４、３６３、３６４　コンデンサ
　２２５、２２７、２４５、２４７　浮遊拡散層
　２２６、２４６　ＦＤゲイントランジスタ
　２２８、２４８　増幅トランジスタ
　２２９、２４９　選択トランジスタ
　２３０、２５０　ＦＣゲイントランジスタ
　２３２　電荷蓄積部
　２４０　画素
　２５２　オーバーフローゲートトランジスタ
　２５５　カラム読出し回路部
　２６０　負荷ＭＯＳ電流源
　２６１～２６５、３６５、３６６、３７１～３７４　ｎＭＯＳトランジスタ
　３００　カラム信号処理部
　３１０　カラム回路
　３２０　ＡＤＣ
　３２１　セレクタ
　３２５、３２６　オートゼロスイッチ
　３３０　判定部
　３３１、３９１　ラッチ回路
　３３２　ＯＲ（論理和）ゲート
　３４０　特性制御部
　３５０　コンパレータ
　３５１～３６２　ｐＭＯＳトランジスタ
　３７０　テール電流源
　３７６、３７７　アンプ
　３８０　カウンタ
　３８１　遅延部
　３８２　出力制御部
　３８３　グレイコードラッチ
　３８４　バイナリコード変換部
　３８５　加算器
　３８６　メタステーブルマスク回路
　３８７　マルチプレクサ
　３８８　バイナリカウンタ
　３９０　データラッチ
　４００　グレイコード生成部
　１２０３１　撮像部

Claims (17)

  1. 　画素信号を生成する画素回路と、
    　前記画素信号に対してアナログデジタル変換処理を行うアナログデジタル変換器と、
    　前記アナログデジタル変換器の出力に基づいて照度が所定の閾値より高いか否かを判定して判定結果を出力する判定部と、
    　前記判定結果に基づいて前記アナログデジタル変換器の特性を制御する特性制御部と
    を具備するイメージセンサ。
  2. 　前記アナログデジタル変換器は、テール電流を供給するテール電流源を含み、
    　前記特性は、前記テール電流の値を含む
    請求項１記載のイメージセンサ。
  3. 　前記アナログデジタル変換器は、画素信号を伝送する垂直信号線に接続された負荷ＭＯＳ（Metal-Oxide-Semiconductor）電流源を含み、
    　前記特性は、前記負荷ＭＯＳ電流源が生成する負荷ＭＯＳ電流の値を含む
    請求項１記載のイメージセンサ。
  4. 　前記画素信号は、第１および第２の画素信号を含み、
    　前記アナログデジタル変換器は、所定値より高い分解能により前記第１の画素信号を第１のデジタル信号に変換し、前記所定値を超えない分解能により前記第２の画素信号を第２のデジタル信号に変換し、
    　前記判定部は、前記第１の画素信号に対応する前記出力に基づいて前記照度が前記閾値より高いか否かを判定する
    請求項１記載のイメージセンサ。
  5. 　前記特性制御部は、前記判定結果に基づいて前記画素回路の電荷電圧変換効率をさらに制御する
    請求項１記載のイメージセンサ。
  6. 　前記特性制御部は、前記照度が前記閾値を超えない場合には前記アナログデジタル変換器を停止させる
    請求項５記載のイメージセンサ。
  7. 　前記特性は、前記アナログデジタル変換器のアナログゲインである
    請求項１記載のイメージセンサ。
  8. 　前記アナログデジタル変換器は、
    　前記画素信号と所定の参照信号とを比較して比較結果を出力するコンパレータと、
    　前記比較結果が反転するまでの期間に亘って計数値を計数するカウンタと
    を備え、
    　前記判定部は、前記比較結果に基づいて前記照度が前記閾値より高いか否かを判定する
    請求項１記載のイメージセンサ。
  9. 　前記アナログデジタル変換器は、
    　前記画素信号と所定の参照信号とを比較して比較結果を出力するコンパレータと、
    　前記比較結果が反転するまでの期間に亘って計数値を計数するカウンタと
    を備え、
    　前記判定部は、前記計数値に基づいて前記照度が前記閾値より高いか否かを判定する
    請求項１記載のイメージセンサ。
  10. 　前記画素信号のレベルは、前記画素回路が初期化されたときの第１および第２のリセットレベルと露光量に応じた第１および第２の信号レベルとを含む
    請求項１記載のイメージセンサ。
  11. 　前記アナログデジタル変換器は、前記第１のリセットレベル、前記第１の信号レベル、前記第２の信号レベル、前記第２のリセットレベルの順にデジタル信号に変換し、
    　前記判定部は、前記第１の信号レベルの読出し期間内の前記出力に基づいて前記照度が前記閾値より高いか否かを判定する
    請求項１０記載のイメージセンサ。
  12. 　前記アナログデジタル変換器は、前記第１の信号レベル、前記第１のリセットレベル、前記第２の信号レベル、前記第２のリセットレベルの順にデジタル信号に変換し、
    　前記判定部は、前記第１のリセットレベルの読出し期間内の前記出力に基づいて前記照度が前記閾値より高いか否かを判定する
    請求項１０記載のイメージセンサ。
  13. 　前記アナログデジタル変換器は、前記第１のリセットレベル、前記第２のリセットレベル、前記第１の信号レベル、前記第２の信号レベルの順にデジタル信号に変換し、
    　前記判定部は、前記第２のリセットレベルの読出し期間内の前記出力に基づいて前記照度が前記閾値より高いか否かを判定する
    請求項１０記載のイメージセンサ。
  14. 　前記画素回路は、
    　第１の光電変換素子と、
    　前記第１の光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、
    　前記浮遊拡散層を初期化するリセットトランジスタと、
    　電荷電圧変換効率を制御するためのＦＤ（Floating Diffusion）ゲイントランジスタと
    を備える請求項１記載のイメージセンサ。
  15. 　前記画素回路は、前記第１の光電変換素子と感度の異なる第２の光電変換素子をさらに備える請求項１４記載のイメージセンサ。
  16. 　画素信号を生成する画素回路と、
    　前記画素信号に対して順にアナログデジタル変換処理を行うアナログデジタル変換器と、
    　前記アナログデジタル変換器の出力に基づいて前記画素回路の電荷電圧変換効率を制御する特性制御部と
    を具備するイメージセンサ。
  17. 　画素信号を生成する画素回路と、
    　前記画素信号に対してアナログデジタル変換処理を行うアナログデジタル変換器と、
    　前記アナログデジタル変換器の出力に基づいて照度が所定の閾値より高いか否かを判定して判定結果を出力する判定部と、
    　前記判定結果に基づいて前記アナログデジタル変換器の特性を制御する特性制御部と、
    　前記アナログデジタル変換器からのデジタル信号を処理する画像処理部と
    を具備する撮像装置。
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