WO2025200530A1 - 一种内存拓展板卡和内存拓展方法 - Google Patents

一种内存拓展板卡和内存拓展方法

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WO2025200530A1
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memory expansion
cxl
memory
signal
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张顺顺
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Suzhou Metabrain Intelligent Technology Co Ltd
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    • G06F13/40—Bus structure
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    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus

Definitions

  • the present application relates to the technical field of storage device design, and in particular to a memory expansion board and a memory expansion method.
  • CXL Computer Express Link, processor-to-peripheral/accelerator link protocol
  • storage boards that use the CXL (Compute Express Link, processor-to-peripheral/accelerator link protocol) protocol use a memory expansion processing chip as the memory expansion controller chip.
  • the CXL port of the memory expansion processing chip has an x8 bandwidth, and the CXL signal of the memory expansion processing chip interacts with the outside world through the x8 gold finger. It is limited to interconnection within a single machine, and its application form is limited to single-host device access, and cannot support scenarios where multiple host devices access it.
  • the present application provides a memory expansion board and a memory expansion method to solve the problem of not supporting multi-host device access.
  • the present application provides a memory expansion board, comprising a memory expansion processing chip, a CDFP (CDFP connector and cable assembly) module, a gold finger connector, and a memory module, wherein the memory expansion processing chip is connected to the memory module;
  • the memory expansion processing chip includes a CXL signal interface
  • the CDFP module includes a first transmission interface set and a second transmission interface set, and the gold finger connector includes a third transmission interface set and a fourth transmission interface set;
  • the CDFP module is connected to the CXL signal interface of the memory expansion processing chip through the first transmission interface set, and the gold finger connector is connected to the CXL signal interface of the memory expansion processing chip through the third transmission interface set;
  • the gold finger connector is internally connected to at least one host device via a fourth transmission interface set.
  • the third transmission interface set is used to receive CXL message data transmitted from the CXL signal interface.
  • the fourth transmission interface set is used to transmit the CXL message data to the host device.
  • the gold finger connector is a x16 gold finger connector.
  • the gold finger connector used in the memory expansion board is expanded on the basis of the common x8 gold finger connector.
  • This application uses an x16 gold finger connector to expand the signal path and effectively solve the problem of insufficient memory bandwidth.
  • the memory expansion processing chip also includes 2n DIMM (Dual Inline Memory Module) controller interfaces, where n is ⁇ 1 and is a positive integer;
  • DDR5 double data rate fifth-generation synchronous dynamic random-access memory
  • the memory expansion board provided in this application is expanded through the DIMM controller interface and DIMM slots, and can connect to more than two DDR5 memory sticks. Compared with the original board that can only connect to two DDR5 memory sticks, it significantly increases the memory capacity.
  • the memory module is used for data caching and data reading and writing.
  • the memory module is used to provide data cache and data read and write functions for CXL message data communication and information interaction between modules within the board.
  • the memory expansion board further includes an I2C module
  • the I2C module is connected to the memory expansion processing chip, and is used to collect data information and temperature information of the memory module connected to the memory expansion processing chip.
  • the I2C module obtains the data transmission status of the memory module through the I2C communication protocol, thereby confirming the data polling mechanism.
  • the collected temperature data information can adjust the fan speed according to the actual temperature.
  • the I2C module includes an I2C signal expansion module, which is used to expand additional connection interfaces to connect with the memory expansion processing chip.
  • the I2C signal expansion module is used to expand general-purpose I/O ports, expanding them into 8 or 16-bit GPIOs via I2C. In this solution, it is used to expand additional I/O ports to connect to the memory expansion processing chip, enabling interrupt and operating status information exchange.
  • the clock module is connected to the memory expansion processing chip.
  • the clock module is used to provide a reference clock signal when the CDFP module transmits CXL message data to the host device through the second transmission interface set, and is also used to provide a reference clock signal when the gold finger connector transmits CXL message data to the host device through the fourth transmission interface set.
  • the CPLD module is used to receive the I2C signal of the CDFP module and the gold finger connector to perform the power-on operation when the system is powered on, and is used to send the reset signal of the CDFP module and the gold finger connector to the memory expansion processing chip after delay processing to reset the memory expansion processing chip.
  • the CPLD module is responsible for the intelligent power-on and power-off management of the entire board. After receiving the power input from the connector module, it completes the board power-on action and simultaneously receives the control signal from the host device to realize information acquisition and control management functions.
  • the SPI flash memory module stores firmware programs, which are used to execute CXL message communication between the memory expansion processing chip and the CPLD module. By burning the firmware through the SPI flash memory module, other firmware programs can be implanted into the memory expansion processing chip.
  • the voltage level conversion module is connected between the CPLD module and the memory expansion processing chip.
  • the voltage level conversion module is used to receive the input signal of the CPLD module, convert the first voltage domain of the input signal of the CPLD module, generate an input signal of the second voltage domain, and transmit the input signal of the second voltage domain to the memory expansion processing chip.
  • the CPLD module is used to manage power on and off.
  • the voltage level conversion module receives the input signal of the CPLD module, converts the first voltage domain of the input signal of the CPLD module, generates an input signal of the second voltage domain, and transmits the input signal of the second voltage domain to the memory expansion processing chip. After the voltage domain conversion, the signal input to the memory expansion processing chip prevents the memory expansion processing chip from being damaged by excessive high voltage shock.
  • the memory expansion board further includes an expansion connector
  • the expansion connector is connected to the memory expansion processing chip, and the expansion connector is used to interact with external devices after connection.
  • the expansion connector is connected to the memory expansion processing chip as an expansion interface.
  • the external device is connected to the expansion connector, and the external device interacts with the memory expansion processing chip.
  • the memory expansion board further includes a clock processing module and a differential signal module;
  • the clock module is connected to the memory expansion processing chip through the clock processing module.
  • the clock processing module is used to receive the differential signal from the differential signal module and then perform frequency division. It is also used to de-jitter the reference clock signal output by the clock module.
  • the differential signal module inputs the differential signal as the signal source.
  • the clock processing module receives the differential signal and divides the frequency of the differential signal. The divided signal is transmitted to the clock module, and the reference clock signal output by the clock module is de-jittered to ensure the accuracy of the reference clock signal.
  • the memory expansion board further includes a first multiplexer
  • the first multiplexer includes a first signal selection interface and a second signal selection interface
  • the gold finger connector is connected to the CXL signal interface through the second signal selection interface.
  • the memory expansion board further includes a second multiplexer
  • the second multiplexer includes a third signal selection interface and a fourth signal selection interface
  • the CDFP module is connected to the CXL signal interface via the third signal selection interface;
  • the gold finger connector is connected to the CXL signal interface through the fourth signal selection interface.
  • the present application provides a method for memory expansion between multiple host devices, the method comprising:
  • the CPLD module controls the first signal selection interface of the first multiplexer to be connected to the third signal selection interface of the second multiplexer;
  • the CXL signal interface of the memory expansion processing chip outputs CXL message data
  • the first transmission interface set of the CDFP module receives CXL message data
  • the second transmission interface set of the CDFP module transmits the CXL message data to the external host device via wired transmission;
  • the data is transmitted to the memory module via a wired manner through the second transmission interface set, the first transmission interface set, the CXL signal interface, and the DIMM controller interface.
  • the external host device and the memory expansion board complete the memory expansion.
  • the memory expansion method between multiple host devices further includes:
  • the CPLD module controls the second signal selection interface of the first multiplexer to be connected to the fourth signal selection interface of the second multiplexer;
  • the CXL signal interface of the memory expansion processing chip outputs CXL message data
  • the third transmission interface set of the gold finger connector receives CXL message data
  • the second transmission interface set of the CDFP module transmits the CXL message data to the external host device via wired transmission;
  • the data is transmitted to the memory module through the fourth transmission interface set, the third transmission interface set, the CXL signal interface, and the DIMM controller interface in sequence, and the external host device and the memory expansion board complete the memory expansion.
  • the memory expansion method between multiple host devices further includes:
  • the CPLD module controls the second signal selection interface of the first multiplexer to be connected to the third signal selection interface of the second multiplexer;
  • the second transmission interface set of the CDFP module transmits the CXL message data to the external host device via wired transmission;
  • the data is transmitted to the memory module in a wired manner through the second transmission interface set, the first transmission interface set, the CXL signal interface, and the DIMM controller interface.
  • the external host device and the memory expansion board complete the memory expansion.
  • the present application provides a memory space sharing method, which is applied to a memory expansion board, and the method includes:
  • the modified firmware program is burned into the SPI flash memory module by burning, and the modified memory expansion processing chip maps the memory address to at least two host devices at the same time. At least two host devices can read and write data in the memory module.
  • FIG1 is a schematic diagram of a module structure of a memory expansion board according to some embodiments of the present application.
  • FIG4 is a schematic diagram of a structure of expanding the internal memory capacity of a single host device according to some embodiments of the present application.
  • FIG6 is a schematic diagram of a structure of expanding the internal memory capacity of multiple host devices according to some embodiments of the present application.
  • FIG7 is a schematic diagram of a structure of remote memory capacity expansion of multiple host devices according to some embodiments of the present application.
  • this application Based on the problem that current memory devices do not support access by multiple host devices, this application provides a memory expansion board.
  • This board is an innovative memory expansion design that supports multiple application scenarios, has high bandwidth, low latency, and large capacity. Compared with traditional storage and memory solutions, the cost is greatly reduced, meeting the urgent demand for low-cost non-volatile memory in data-intensive applications such as high-performance computing and artificial intelligence.
  • this memory expansion board can also be applied to multi-chip integrated development, massively expanding memory capacity and achieving memory pooling.
  • This board can be used as a standard PCIE (Peripheral Component Interconnect Express) card within a server. It can also extend transmission distances via CDFP cables, making it suitable for use in various scenarios, from entire cabinets to data centers.
  • PCIE Peripheral Component Interconnect Express
  • the present application provides a memory expansion board, including a memory expansion processing chip, a CDFP module, and a memory module, wherein the memory expansion processing chip is connected to the memory module;
  • the memory expansion processing chip includes 2n CXL signal interfaces, where n is greater than or equal to 1 and is a positive integer.
  • an LEO chip is used.
  • the memory expansion processing chip may include, but is not limited to, the LEO chip.
  • LEO is a memory expansion chip launched by Asteralabs based on the CXL 2.0 protocol and belongs to the third device type defined by the CXL protocol. This chip supports JEDEC (Joint Electron Device Engineering Council) DDR4 (Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory) and DDR5 standards, and also complies with the CXL 2.0 specification and supports PCIe 5.0 speeds.
  • This chip can provide a high-bandwidth, low-latency, high-speed interconnection solution for the CPU (Central Processing Unit) and devices based on the CXL protocol, thereby realizing memory sharing between the CPU and each CXL device, greatly improving system performance while significantly reducing software stack complexity and the total cost of ownership of the data center;
  • the MXC (Memory Expander Controller) chip is designed for memory expansion cards, backplanes and memory modules, and can significantly expand memory capacity and bandwidth to meet the growing needs of data-intensive applications such as high-performance computing and artificial intelligence.
  • the CDFP module includes a first transmission interface set and a second transmission interface set.
  • the CDFP module is connected to 2n CXL signal interfaces of the memory expansion processing chip through the first transmission interface set.
  • the CDFP module can achieve a data rate of 25 Gbps (Gigabits per second) per channel across 16 channels, for a total data transfer speed of 400 Gbps.
  • the CDFP structure uses a mezzanine connector, two printed circuit boards (PCBs), and four rows of edge socket connectors, providing 120 contacts in a 29.71mm (millimeter) module.
  • the CDFP module is designed for client interfaces within data centers, enabling extremely high port density.
  • the module's compact design makes it particularly well-suited for low-power applications using copper, VCSEL (Vertical-Cavity Surface-Emitting Laser), or silicon photonics technologies. It is expected that the CDFP module will be applicable to industry-standard MMF (Multi-Mode Fiber) lengths up to 100 meters and SMF (Single-Mode Fiber) lengths up to 2 kilometers.
  • MMF Multi-Mode Fiber
  • SMF Single-Mode Fiber
  • the CDFP module is wiredly connected to at least one external host device via a second transmission interface set.
  • the first transmission interface set is used to receive CXL message data transmitted from the CXL signal interface, and the second transmission interface set is used to transmit the CXL message data to the host device.
  • Memory devices using the CXL protocol can only interact with the outside world through the x8 gold finger connector, are limited to interconnection within a single machine, and the application form is limited to access by a single host device, and cannot support scenarios where multiple host devices access.
  • the present application innovates to the above problems and provides a memory expansion board that uses a memory expansion processing chip.
  • the memory expansion processing chip includes 2n CXL signal interfaces.
  • the memory expansion board is equipped with a CDFP module. It receives CXL message data transmitted by the CXL signal interface through a first transmission interface set and transmits the CXL message data to the host device through a second transmission interface set.
  • the second transmission interface set is wired to at least one external host device, breaking through the limitations of interconnection within a single machine and can interact with multiple host devices, effectively solving the above problems.
  • the memory expansion processing chip has two DDR5 memory controllers. Each memory controller can be connected to two DIMM slots, totaling 4 DIMM slots.
  • the clock module CLK BUFFER provides homologous clocks and non-homologous clocks, and switches to realize corresponding functions according to actual needs.
  • the memory expansion processing chip is connected to the memory through I2C (Inter-Integrated Circuit, bidirectional two-wire synchronous serial bus), UART (Universal Asynchronous Receiver/Transmitter, universal asynchronous receiver and transmitter), and JTAG (Joint Test A
  • the CPLD module is responsible for the intelligent power-on and power-off management of the entire board.
  • control signals such as I2C (PCIe Express Reset), PWRST (Power Reset), PWREN (Power Enable), and PWRGD (power-good) from the host device to realize information acquisition and control management functions.
  • I2C PCIe Express Reset
  • PWRST Power Reset
  • PWREN Power Enable
  • PWRGD power-good
  • the memory expansion board also includes a gold finger connector.
  • the gold finger connector includes a third transmission interface set and a fourth transmission interface set.
  • the gold finger connector is connected to the 2n CXL signal interfaces of the memory expansion processing chip through a third transmission interface set.
  • the gold finger connector is connected to at least one host device via a fourth transmission interface set.
  • the third transmission interface set is used to receive CXL message data transmitted from the CXL signal interface.
  • the fourth transmission interface set is used to transmit the CXL message data to the host device.
  • the memory expansion board is equipped with a gold finger connector that allows for CXL message data transmission within the device.
  • the third transmission interface of the gold finger connector connects to the CXL signal interface of the memory expansion processing chip, and the fourth transmission interface connects to the host device, transmitting CXL message data output from the CXL signal interface to the host device.
  • the memory expansion board can interact with the external host device through the CDFP module and also interact with the host device internally through the gold finger connector.
  • the gold finger connector is a x16 gold finger connector.
  • the gold finger connector used in the memory expansion board is expanded on the basis of the common x8 gold finger connector.
  • This application uses an x16 gold finger connector to expand the signal path and effectively solve the problem of insufficient memory bandwidth.
  • the memory module includes one or more DDR5 slots.
  • the memory expansion processing chip also includes 2n DIMM controller interfaces, where n is greater than or equal to 1 and is a positive integer.
  • the 2n DIMM controller interfaces of the memory expansion processing chip are used to connect to the DDR5 slots.
  • the current memory expansion board can only expand two DDR5 slots through the chip's controller port; the memory expansion board provided in this application is expanded through the DIMM controller interface and DIMM slots, and can connect to but not limited to two DDR5 memory sticks. Compared with the original board that can only connect to two DDR5 memory sticks, it significantly increases the memory capacity.
  • the memory expansion board also includes an I2C module.
  • the I2C module in some embodiments of the present application uses but is not limited to the PCA9548 chip.
  • the I2C module is connected to the memory expansion processing chip, and is used to collect data information and temperature information of the memory module connected to the memory expansion processing chip.
  • the I2C module obtains the data transmission status of the memory module through the I2C communication protocol, thereby confirming the data polling mechanism.
  • the collected temperature data information can adjust the fan speed according to the actual temperature.
  • the I2C signal expansion module IIC_EXPANDER, is used to expand general-purpose I/O ports, creating 8 or 16-bit GPIO (General-purpose Input/Output) pins via I2C. In this solution, it is used to extend additional I/O (Input/Output) ports to connect to the memory expansion processing chip, enabling interrupt, operating status, and information exchange.
  • the I2C signal expansion module IIC_EXPANDER expands the signal path of the I2C module, allowing the I2C module to communicate with multiple modules through the I2C signal expansion module IIC_EXPANDER, thereby increasing the number of communications between the I2C modules and effectively improving the communication efficiency between modules.
  • the memory expansion board also includes a clock module CLK BUFFER.
  • the clock module CLK BUFFER provides a reference clock signal when CXL message data is transmitted between the memory expansion processing chip and the CDFP module and the gold finger connector, ensuring that the CXL message data has stable clock signal support during transmission.
  • the memory expansion board also includes a CPLD module.
  • the CPLD module is connected to the CDFP module, the memory expansion processing chip and the gold finger connector respectively.
  • the CPLD module sends a power-on enable signal, which the power chip receives and outputs voltage.
  • the CPLD module obtains the real-time status of the memory expansion processing chip (transmitting and receiving status, operating frequency, operating temperature, etc.) through the I2C module and manages the LEO by sending corresponding information based on actual conditions.
  • the CPLD module is responsible for the intelligent power-on and power-off management of the entire board. After receiving the power input from the connector module, it completes the board power-on action and simultaneously receives the control signal from the host device to realize information acquisition and control management functions.
  • the memory expansion board also includes an SPI flash memory module, and the SPI flash memory module is the SPI Flash in Figure 1.
  • the memory expansion processing chip is connected to the SPI flash memory module.
  • the SPI flash memory module is used to store firmware programs.
  • the firmware programs are used to execute CXL message communication between the memory expansion processing chip and the CPLD module.
  • the SPI flash memory module stores firmware programs, which are used to execute CXL message communication between the memory expansion processing chip and the CPLD module. By burning the firmware through the SPI flash memory module, other firmware programs can be implanted into the memory expansion processing chip.
  • the memory expansion board also includes a voltage level conversion module Level Shift.
  • the voltage level conversion module Level Shift is connected between the CPLD module and the memory expansion processing chip.
  • the voltage level conversion module Level Shift is used to receive the input signal of the CPLD module, convert the first voltage domain of the input signal of the CPLD module, generate an input signal of the second voltage domain, and transmit the input signal of the second voltage domain to the memory expansion processing chip.
  • the CPLD module is used to manage power on and off.
  • the voltage level conversion module Level Shift receives the input signal of the CPLD module, converts the first voltage domain of the input signal of the CPLD module, generates an input signal of the second voltage domain, and transmits the input signal of the second voltage domain to the memory expansion processing chip. After the voltage domain conversion, the signal input to the memory expansion processing chip prevents the memory expansion processing chip from being damaged by excessive voltage shock.
  • the memory expansion board also includes an expansion connector, which is the Header interface in Figure 1.
  • the expansion connector is connected to the memory expansion processing chip, and the expansion connector is used to interact with external devices after connection.
  • the expansion connector is connected to the memory expansion processing chip as an expansion interface.
  • the external device is connected to the expansion connector, and the external device interacts with the memory expansion processing chip.
  • the full height of the memory expansion board is 111.15 mm
  • the half length is 169.33 mm
  • the double width is 39.04 mm.
  • the memory expansion board in this application is in the form of a standard PCIe CEM AIC (PCIE integrated circuit) and can be flexibly applied to different scenarios.
  • PCIE integrated circuit PCIe CEM AIC
  • the intelligent power-on and power-off and information interaction management functions of the board make the application of the board more flexible, and it is positioned as a PCIe standard card that maximizes CXL serial memory expansion, meeting the needs of flexible expansion of CXL serial memory for general server projects on multiple platforms such as Intel and AMD (Advanced Micro Devices), and meeting the growing demand for data-intensive applications such as high-performance computing and artificial intelligence.
  • the memory expansion board also includes a clock processing module and a differential signal module.
  • the clock processing module is the Au5329 chip in Figure 1
  • the differential signal module is the 80MHz LVDS in Figure 1.
  • the CDFP module is connected to the CXL signal interface via the third signal selection interface IN2.
  • At least two host devices can read and write data in the memory.
  • the modified firmware program is burned into the SPI flash memory module by burning, and the modified memory expansion processing chip maps the memory address to at least two host devices at the same time. At least two host devices can read and write data in the memory module.
  • connection method shown in Figure 5 When it is necessary to expand the remote memory capacity of a single host device, use the connection method shown in Figure 5 to fix the memory expansion board to the motherboard of the host device HOST through the gold finger connector.
  • the host device HOST is connected to the CDFP module of the memory expansion board through an external CDFP cable.
  • the data that needs to be cached, read and written is transmitted to the memory expansion board through the CXL link.
  • the data is transmitted to the memory module via the memory expansion processing chip.
  • the cached data is waiting for the host device HOST to read or forward the next instruction.
  • a method for memory expansion between multiple host devices is provided:
  • the CPLD module controls the second signal selection interface IN1 of the first multiplexer MUX0 to be turned on and the fourth signal selection interface IN3 of the second multiplexer MUX1 to be turned on.
  • the CXL signal interface of the memory expansion processing chip outputs CXL message data.
  • the third transmission interface set of the gold finger connector receives CXL message data.
  • the second transmission interface set of the CDFP module transmits the CXL message data to the external host device via a wired connection.
  • the data is transmitted to the memory module through the fourth transmission interface set, the third transmission interface set, the CXL signal interface, and the DIMM controller interface in sequence, and the external host device and the memory expansion board complete the memory expansion.
  • Modifying the memory expansion processing chip's firmware to shared firmware allows all memory addresses to be mapped to both host devices simultaneously. This allows both hosts to share the entire memory space and read and write data. Modifying the memory expansion processing chip's firmware to pooled firmware allows all memory addresses to be allocated to both host devices, allowing different memory capacities to be assigned to different host devices. This allows for on-demand and flexible memory allocation.
  • a method for memory expansion between multiple host devices is provided, further comprising:
  • the CPLD module controls the first signal selection interface IN0 of the first multiplexer MUX0 to be turned on and the third signal selection interface IN2 of the second multiplexer MUX1 to be turned on.
  • the CXL signal interface of the memory expansion processing chip outputs CXL message data.
  • the first transmission interface set of the CDFP module receives CXL message data.
  • the above method is suitable for remote memory expansion of multiple host devices.
  • the memory expansion board is plugged into the host device's motherboard via a gold finger connector.
  • One CXL x8 signal from host device HOST0 and one CXL x8 signal from host device Host1 are connected to the CDFP module via CDFP cables.
  • the two CXL x8 signals are then connected to the two CXL x8 inputs of the memory expansion processing chip.
  • Data that needs to be cached, read, or written is then transmitted to the memory expansion board via the CXL link.
  • the memory expansion processing chip then transfers the data to the memory module, where it awaits read or forwarding instructions from the host device.
  • Modifying the memory expansion processing chip's firmware to shared firmware allows all memory addresses to be mapped to both host devices simultaneously. This allows both hosts to share the entire memory space and read and write data. Modifying the memory expansion processing chip's firmware to pooled firmware allows all memory addresses to be allocated to both host devices, allowing different memory capacities to be assigned to different host devices. This allows for on-demand and flexible memory allocation.
  • a method for memory expansion between multiple host devices is provided, further comprising:
  • the CXL signal interface of the memory expansion processing chip outputs CXL message data.
  • the third transmission interface set of the gold finger connector receives CXL message data.
  • the second transmission interface set of the CDFP module transmits the CXL message data to the external host device via a wired connection.
  • the data is transmitted to the memory module via a wired manner through the second transmission interface set, the first transmission interface set, the CXL signal interface, and the DIMM controller interface.
  • the external host device and the memory expansion board complete the memory expansion.
  • the above method corresponds to the need to expand the internal and remote memory capacity of multiple host devices.
  • the memory expansion board is plugged into the host device's motherboard via the gold finger connector.
  • the CDFP module is simultaneously connected to the external host device via a CDFP cable.
  • One CXL x8 signal from host device HOST0 is connected to the CDFP module, and another CXL x8 signal from host device Host1 is connected to the gold finger connector.
  • the two CXL x8 signals are then connected to the two CXL x8 inputs of the memory expansion processing chip. Data that needs to be cached, read, or written is then transmitted to the memory expansion board via the CXL link.
  • the memory expansion processing chip then transmits the data to the memory module, where it awaits read or forwarding instructions from the host device.
  • Modifying the firmware of the memory expansion processing chip to shared firmware allows all memory addresses to be mapped to both host devices simultaneously. This allows the two hosts to share the entire memory space and both can read and write data in memory.
  • By modifying the firmware program of the memory expansion processing chip to pooled firmware all memory addresses can be allocated to two host devices respectively, and different capacities of memory can be allocated to different host devices. At this time, the functions of on-demand allocation and flexible access of memory space can be realized.
  • the memory expansion board in some embodiments of the present application can realize the interconnection of the internal gold finger connector of the whole machine and the external CDFP module to realize the memory expansion function, effectively expand the external transmission distance of the CXL protocol, and the integration form is relatively flexible.
  • This solution can realize the switching selection of single host device and multiple host device modes, and can realize the pooling and sharing functions of expanded memory, and realize the functions of on-demand allocation, shared expansion, and flexible matching of memory capacity.
  • the single-board integrated CPLD module of this solution can realize intelligent power-on and power-off management of the board, automatically switch according to different host device modes, adapt to corresponding functions, and the integration form is relatively flexible and easy to expand, which is conducive to external interconnection between devices.
  • this embodiment means that the specific features, structures, materials or characteristics described in conjunction with the embodiment or example are included in at least some embodiments or examples of the present application.
  • the schematic representations of the above terms do not necessarily refer to the same embodiments or examples.
  • the specific features, structures, materials or characteristics described may be combined in an appropriate manner in any one or more embodiments or examples.
  • those skilled in the art may combine and combine different embodiments or examples described in this specification and the features of different embodiments or examples, unless they are mutually inconsistent.
  • first and second are used for descriptive purposes only and should not be construed as indicating or implying relative importance or implicitly specifying the number of the technical features being referred to. Thus, a feature defined as “first” or “second” may explicitly or implicitly include at least one of such features.
  • plural means at least two, for example, two, three, etc., unless otherwise specifically defined.
  • the terms “installed,” “connected,” “connect,” “fixed,” etc. should be understood in a broad sense. For example, they can refer to fixed connection, detachable connection, or integration; mechanical connection or electrical connection; direct connection or indirect connection through an intermediate medium; internal communication between two elements or interaction between two elements, unless otherwise specified. Those skilled in the art will understand the specific meanings of the above terms in this application based on specific circumstances.

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Abstract

本申请涉及存储设备设计技术领域，公开了一种内存拓展板卡和内存拓展方法；内存拓展板卡包括内存拓展处理芯片、CDFP模块、金手指连接器和内存模块；内存拓展处理芯片包括CXL信号接口，CDFP模块的第一传输接口集合与CXL信号接口连接，CDFP模块的第二传输接口集合与外部主机设备有线连接；金手指连接器的第三传输接口集合与CXL信号接口连接，金手指连接器的第四传输接口集合与主机设备连接；CDFP模块和金手指连接器均可用于主机设备与内存拓展板卡间的CXL报文数据传输。本申请的内存拓展板卡在对内互连的基础上扩展可对外互联的功能，并可对多个主机设备进行访问与CXL报文数据传输。

Description

一种内存拓展板卡和内存拓展方法
相关申请的交叉引用
本申请要求于2024年03月29日提交中国专利局，申请号为202410374181.8，申请名称为“一种内存拓展板卡和内存拓展方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及存储设备设计技术领域，特别涉及一种内存拓展板卡和内存拓展方法。
背景技术
随着高性能计算、AI(Artificial Intelligence，人工智能)计算的不断发展，计算机系统对存储的容量、延时提出了更高的要求。
目前选用CXL(Compute Express Link，处理器至外围设备/加速器链接协议)协议的存储板卡使用内存拓展处理芯片作为内存扩展控制器芯片，内存拓展处理芯片的CXL端口为x8带宽，其中内存拓展处理芯片的CXL信号通过x8金手指对外交互，仅限于单机内互联，并且应用形式只局限于单主机设备访问，无法支持多主机设备访问的场景。
发明内容
有鉴于此，本申请提供了一种内存拓展板卡和内存拓展方法，以解决不支持多主机设备访问的问题。
第一方面，本申请提供了一种内存拓展板卡，包括内存拓展处理芯片、CDFP(CDFP连接器和电缆组件)模块、金手指连接器和内存模块，其中，内存拓展处理芯片与内存模块相连接；
内存拓展处理芯片包括CXL信号接口；
CDFP模块包括第一传输接口集合和第二传输接口集合，金手指连接器包括第三传输接口集合和第四传输接口集合；
CDFP模块通过第一传输接口集合与内存拓展处理芯片的CXL信号接口连接，金手指连接器通过第三传输接口集合与内存拓展处理芯片的CXL信号接口连接；
CDFP模块通过第二传输接口集合与至少一个外部主机设备有线连接，第一传输接口集合用于接收来自CXL信号接口传输的CXL报文数据，第二传输接口集合用于将CXL报文数据传输给主机设备；
金手指连接器通过第四传输接口集合与至少一个主机设备内部连接，第三传输接口集合用于接收来自CXL信号接口传输的CXL报文数据，第四传输接口集合用于将CXL报文数据传输给主机设备。
相关技术使用CXL协议的内存设备只能通过x8(8个通道)金手指连接器对外交互，仅限于单机内互联，并且应用形式只局限于单个主机设备进行访问，无法支持多主机设备访问的场景；本申请针对上述问题进行创新，提供了一种内存拓展板卡，使用内存拓展处理芯片，内存拓展处理芯片包括CXL信号接口，内存拓展板卡搭载有CDFP模块，通过第一传输接口集合接收CXL信号接口传输的CXL报文数据，通过第二传输接口集合将CXL报文数据传输给主机设备，第二传输接口集合与至少一个外部主机设备有线连接，突破了单机内互联的局限性，可与多个主机设备进行交互，有效解决了上述问题。
内存拓展板卡搭载有金手指连接器，通过金手指连接器，可通过整机内部进行连接的方式进行CXL报文数据的传输：金手指连接器的第三传输接口集合与内存拓展处理芯片的CXL信号接口连接，第四传输接口集合与主机设备连接，将CXL信号接口输出的CXL报文数据传输至主机设备。内存拓展板卡可以通过CDFP模块与外部主机设备交互，还可通过金手指连接器在整机内部与主机设备交互。
在本申请的一些实施例中，金手指连接器为x16金手指连接器。
内存拓展板卡中使用的金手指连接器在常见的x8金手指连接器基础上进行拓展，本申请使用x16金手指连接器，在信号通路方面进行拓展，有效解决内存宽带不足的问题。
在本申请的一些实施例中，内存模块包括一个或多个DDR5插槽；
内存拓展处理芯片还包括2n个DIMM(Dual Inline Memory Module，双列直插内存模块)控制器接口，n≥1且为正整数；
内存拓展处理芯片的2n个DIMM控制器接口用于与DDR5插槽连接。
目前的内存拓展板卡，通过芯片的控制器端口对外只能拓展2个DDR5(double data rate fifth-generation synchronous dynamic random-access memory，第五代双倍数据率同步动态随机存取存储器)插槽；本申请提供的内存拓展板卡在DIMM控制器接口与DIMM插槽进行拓展，可接入不限于2个DDR5内存条，与原本只能接入2个DDR5内存条的板卡相比，显著提高了内存容量。
在本申请的一些实施例中，内存模块用于数据缓存和数据读写。
内存模块用于为CXL报文数据通信和板卡内模块间的信息交互提供数据缓存和数据读写功能。
在本申请的一些实施例中，内存拓展板卡还包括I2C模块；
I2C模块与内存拓展处理芯片连接，I2C模块用于采集与内存拓展处理芯片连接的内存模块的数据信息和温度信息。
I2C模块通过I2C通信协议，获取内存模块的数据传输状态，从而确认数据轮询机制，采集温度数据信息可以根据实际温度调整风扇转速。
在本申请的一些实施例中，I2C模块包括I2C信号扩展模块，I2C信号扩展模块用于扩展额外的连接接口与内存拓展处理芯片连接。
I2C信号扩展模块用于通用I/O口的扩展，通过I2C扩展成8或16位GPIO。在本方案中用于拓展额外的I/O口来连接内存拓展处理芯片，实现中断、运行状态能信息交互功能。
I2C信号扩展模块对I2C模块的信号通路进行扩展，使得I2C模块通过I2C信号扩展模块，可与多个模块之间进行I2C通信，提升了I2C模块的通信数量，有效提升了各个模块之间的通信效率。
在本申请的一些实施例中，内存拓展板卡还包括时钟模块；
时钟模块与内存拓展处理芯片连接，时钟模块用于在CDFP模块通过第二传输接口集合将CXL报文数据传输给主机设备时提供参考时钟信号，还用于在金手指连接器通过第四传输接口集合将CXL报文数据传输给主机设备时提供参考时钟信号。
时钟模块在内存拓展处理芯片分别与CDFP模块和金手指连接器之间进行CXL报文数据传输时提供参考时钟信号，保证CXL报文数据在传输时有稳定的时钟信号支持。
在本申请的一些实施例中，内存拓展板卡还包括CPLD(Complex Programming logic device，复杂可编程逻辑器件)模块；
CPLD模块分别与CDFP模块、内存拓展处理芯片及金手指连接器连接；
CPLD模块用于在系统上电时接收CDFP模块和金手指连接器的I2C信号执行上电操作，以及用于将CDFP模块和金手指连接器的复位信号经延迟处理后发送给内存拓展处理芯片，对内存拓展处理芯片进行复位。
CPLD模块负责整个板卡的电源智能上下电管理工作，在接收到连接器模块的电源输入后，完成板卡上电动作，同时接收主机设备的控制信号，实现信息获取和控制管理功能。
在本申请的一些实施例中，内存拓展板卡还包括SPI(SDH Physical Interface，SDH物理接口)闪存模块；
内存拓展处理芯片与SPI闪存模块连接，SPI闪存模块用于存储固件程序，固件程序用于执行内存拓展处理芯片与CPLD模块之间CXL报文通信。
SPI闪存模块存储固件程序，固件程序用于执行内存拓展处理芯片与CPLD模块之间CXL报文通信；通过烧录方式，可通过SPI闪存模块烧录固件，为内存拓展处理芯片植入其他固件程序。
在本申请的一些实施例中，内存拓展板卡还包括电压电平转换模块；
电压电平转换模块连接在CPLD模块与内存拓展处理芯片之间，电压电平转换模块用于接收CPLD模块的输入信号，转换CPLD模块的输入信号的第一电压域，生成第二电压域的输入信号，并将第二电压域的输入信号传输至内存拓展处理芯片。
CPLD模块用于管理上下电，电压电平转换模块接收CPLD模块的输入信号，转换CPLD模块的输入信号的第一电压域，生成第二电压域的输入信号，并将第二电压域的输入信号传输至内存拓展处理芯片，经过电压域转换后输入内存拓展处理芯片的信号避免内存拓展处理芯片受到过高电压冲击造成损坏。
在本申请的一些实施例中，内存拓展板卡还包括拓展连接器；
拓展连接器与内存拓展处理芯片连接，拓展连接器用于与外部设备连接后进行交互。
拓展连接器作为扩展接口与内存拓展处理芯片连接，外部设备接入拓展连接器，外部设备与内存拓展处理芯片完成交互。
在本申请的一些实施例中，内存拓展板卡还包括时钟处理模块和差分信号模块；
时钟模块通过时钟处理模块与内存拓展处理芯片连接，时钟处理模块用于接收来自差分信号模块的差分信号后进行分频，还用于对时钟模块输出的参考时钟信号进行去抖处理。
差分信号模块作为信号源输入差分信号，时钟处理模块接收差分信号后对该差分信号进行分频，将分频后的信号传输至时钟模块，并对时钟模块输出的参考时钟信号进行去抖处理，保证参考时钟信号的准确性。
在本申请的一些实施例中，内存拓展板卡还包括第一多路选择器；
第一多路选择器包括第一信号选择接口和第二信号选择接口；
CDFP模块通过第一信号选择接口与CXL信号接口连接；
金手指连接器通过第二信号选择接口与CXL信号接口连接。
在本申请的一些实施例中，内存拓展板卡还包括第二多路选择器；
第二多路选择器包括第三信号选择接口和第四信号选择接口；
CDFP模块通过第三信号选择接口与CXL信号接口连接；
金手指连接器通过第四信号选择接口与CXL信号接口连接。
第二方面，本申请提供了一种多个主机设备间的内存拓展方法，方法包括：
在多个外部主机设备接入CDFP模块时，CPLD模块控制第一多路选择器的第一信号选择接口导通与第二多路选择器的第三信号选择接口导通；
内存拓展处理芯片的CXL信号接口输出CXL报文数据；
CDFP模块的第一传输接口集合接收CXL报文数据；
在第一传输接口集合接收CXL报文数据后，CDFP模块的第二传输接口集合将CXL报文数据有线传输至外部主机设备；
与CDFP模块连接的外部主机设备接收CXL报文数据后，数据通过有线方式，依次通过第二传输接口集合、第一传输接口集合、CXL信号接口、DIMM控制器接口传输至内存模块，外部主机设备与内存拓展板卡完成内存拓展。
在本申请的一些实施例中，多个主机设备间的内存拓展方法还包括：
在多个外部主机设备接入金手指连接器时，CPLD模块控制第一多路选择器的第二信号选择接口导通与第二多路选择器的第四信号选择接口导通；
内存拓展处理芯片的CXL信号接口输出CXL报文数据；
金手指连接器的第三传输接口集合接收CXL报文数据；
在第一传输接口集合接收CXL报文数据后，CDFP模块的第二传输接口集合将CXL报文数据有线传输至外部主机设备；
与金手指连接器连接的主机设备接收CXL报文数据后，数据依次通过第四传输接口集合、第三传输接口集合、CXL信号接口、DIMM控制器接口传输至内存模块，外部主机设备与内存拓展板卡完成内存拓展。
在本申请的一些实施例中，多个主机设备间的内存拓展方法还包括：
在多个外部主机设备同时接入CDFP模块和金手指连接器时，CPLD模块控制第一多路选择器的第二信号选择接口导通与第二多路选择器的第三信号选择接口导通；
内存拓展处理芯片的CXL信号接口输出CXL报文数据；
金手指连接器的第三传输接口集合接收CXL报文数据；
在第一传输接口集合接收CXL报文数据后，CDFP模块的第二传输接口集合将CXL报文数据有线传输至外部主机设备；
与CDFP模块连接的外部主机设备接收CXL报文数据后，数据通过有线方式，依次通过第二传输接口集合、第一传输接口集合、CXL信号接口、DIMM控制器接口传输至内存模块，外部主机设备与内存拓展板卡完成内存拓展；
与金手指连接器连接的主机设备接收CXL报文数据后，数据依次通过第四传输接口集合、第三传输接口集合、CXL信号接口、DIMM控制器接口传输至内存模块，外部主机设备与内存拓展板卡完成内存拓展。
在本申请的一些实施例中，本申请提供了内存空间共享方法，该方法应用于内存拓展板卡，方法包括：
在主机设备接入CDFP模块或金手指连接器后，通过SPI闪存模块修改内存拓展处理芯片的固件程序；
通过修改将所有内存地址同时映射到至少两个主机设备；
在内存地址映射后至少两个主机设备可对内存中的数据进行读取和写入。
通过烧录的方式将修改的固件程序烧录至SPI闪存模块，修改后的内存拓展处理芯片将内存地址同时映射到至少两个主机设备，至少两个主机设备可对内存模块中的数据进行读取和写入。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本申请一些实施例的一种内存拓展板卡的模块结构示意图；
图2是根据本申请一些实施例的一种内存拓展板卡的产品结构示意图；
图3是根据本申请一些实施例的一种内存拓展板卡的顶面图；
图4是根据本申请一些实施例的单个主机设备整机内部内存容量扩展的结构示意图；
图5是根据本申请一些实施例的单个主机设备远端内存容量扩展的结构示意图；
图6是根据本申请一些实施例的多个主机设备整机内部内存容量扩展的结构示意图；
图7是根据本申请一些实施例的多个主机设备远端内存容量扩展的结构示意图；
图8是根据本申请一些实施例的多个主机设备整机内部和远端内存容量扩展的结构示意图。
具体实施方式
为使本申请一些实施例的目的、技术方案和优点更加清楚，下面将结合本申请一些实施例中的附图，对本申请一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的一些实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的一些实施例，本领域技术人员在没有做出创造性劳动前提下所获得的另一些实施例，都属于本申请保护的范围。
本申请基于目前内存设备不支持多主机设备访问的问题，提供了一种内存拓展板卡，该板卡是一种创新的、支持多种应用场景、高带宽低延时大容量的内存拓展设计，相比于传统存储及内存方案成本大幅降低，满足高性能计算、人工智能等数据密集型应用对低成本非易失内存的迫切需求。
该内存拓展板卡的芯片系统设计方案还可以应用于多芯片集成开发，大规模拓展内存容量从而实现内存池化。此板卡不仅可以作为标准PCIE(peripheral component interconnect express，高速串行计算机扩展总线标准)板卡应用在服务器整机内，通过CDFP线缆还可以延长传输距离，在整机柜、数据中心等各级层面的应用场景都可推广应用。
如图1所示，并可结合图2和图3，本申请提供了一种内存拓展板卡，包括内存拓展处理芯片、CDFP模块和内存模块，其中，内存拓展处理芯片与内存模块相连接；
内存拓展处理芯片包括2n个CXL信号接口，n≥1且为正整数。
本申请的一些实施例中使用LEO芯片，内存拓展处理芯片可使用但不限于LEO芯片；LEO是Asteralabs公司推出的一款基于CXL2.0协议的内存拓展芯片，属于CXL协议所定义的第三种设备类型。该芯片支持JEDEC(Joint Electron Device Engineering Council，联合电子设备工程委员会)DDR4(Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory，第四代双倍数据率同步动态随机存取存储器)和DDR5标准，同时也符合CXL2.0规范，支持PCIe5.0的速率。该芯片可为CPU(Central Processing Unit，中央处理器)及基于CXL协议的设备提供高带宽、低延迟的高速互连解决方案，从而实现CPU与各CXL设备之间的内存共享，在大幅提升系统性能的同时，显著降低软件堆栈复杂性和数据中心总体拥有成本；该MXC(Memory Expander Controller，内存扩展控制器)芯片专为内存扩展卡、背板及内存模组而设计，可大幅扩展内存容量和带宽，满足高性能计算、人工智能等数据密集型应用日益增长的需求。
本申请的一些实施例中，CXL信号接口为图1中内存拓展处理芯片内部CXL/PCIE[15:8]和CXL/PCIE[7:0]。
CDFP模块包括第一传输接口集合和第二传输接口集合，CDFP模块通过第一传输接口集合与内存拓展处理芯片的2n个CXL信号接口相连接。
电子设备的设计人员都在寻求更高的速度，其中一个实现方法就是使用新的连接器规格来实现这一点。CDFP模块可以在16条通道上达到每条通道25Gbps(Gigabits per second，千兆比特每秒)的数据速率，从而达到400Gbps的总数据传输速度。
CDFP属第四代系统，但也是第一个较大尺寸的16x25G＝400G模块和互连系统。CDFP结构使用一个夹层连接器，两个PCB(printed circuit board，印刷电板)和四行边缘插座连接器，在29.71mm(millimeter，毫米)模块版本可提供120个触点。
CDFP模块针对数据中心内部的客户端接口而设计，可实现极高的端口密度。模块设计紧凑，尤其适用于采用了基于铜、VCSEL(Vertical-Cavity Surface-Emitting Laser，垂直腔面发射激光器)或硅光电子技术的低功率应用。预计CDFP模块可应用于长达100米MMF(Multi Mode Fiber，多模光纤)和2公里长度SMF(Single Mode Fiber，单模光纤)的行业标准。例如，CDFP模块可用于一个400Gbps接口，或者十六个速率分别为25Gbps的接口或四个速率分别为100Gbps的接口。
CDFP模块通过第二传输接口集合与至少一个外部主机设备有线连接，第一传输接口集合用于接收来自CXL信号接口传输的CXL报文数据，第二传输接口集合用于将CXL报文数据传输给主机设备。
相关技术使用CXL协议的内存设备只能通过x8金手指连接器对外交互，仅限于单机内互联，并且应用形式只局限于单个主机设备进行访问，无法支持多主机设备访问的场景；本申请针对上述问题进行创新，提供了一种内存拓展板卡，使用内存拓展处理芯片，内存拓展处理芯片包括2n个CXL信号接口，内存拓展板卡搭载有CDFP模块，通过第一传输接口集合接收CXL信号接口传输的CXL报文数据，通过第二传输接口集合将CXL报文数据传输给主机设备，第二传输接口集合与至少一个外部主机设备有线连接，突破了单机内互联的局限性，可与多个主机设备进行交互，有效解决了上述问题。
基于上述设计，本申请给出一种内存拓展板卡的实施方式：内存拓展板卡主要包括内存拓展处理芯片模块、内存模块、I2C模块(Inter-Integrated Circuit，双向二线制同步串行总线)、时钟模块CLK BUFFER、CPLD模块(Complex Programmable Logic Device，复杂可编程逻辑器件)、CDFP和金手指连接器。其中CDFP模块和金手指连接器负责CXL信号的输入，通过电阻电容的Colay(协同设计)设计，实现输入信号的自由选择，连接器中包括电源、1路CXLx16(16个通道)信号、2路时钟信号、2路I2C信号、2路PERST(复位)以及其他控制信号，所有信号都需要做Colay设计。内存拓展处理芯片有两个DDR5内存控制器，每路内存控制器可连接两路DIMM插槽，共计4路DIMM插槽，由时钟模块CLK BUFFER提供同源时钟和非同源时钟，并根据实际需求进行切换选择实现相应的功能；内存拓展处理芯片通过I2C(Inter-Integrated Circuit，双向二线制同步串行总线)、UART(Universal Asynchronous Receiver/Transmitter，通用异步收发器)、JTAG(Joint Test Action Group，联合测试工作组)等信号完成与主机设备的信息交互和调试任务；CPLD模块将负责整个板卡的电源智能上下电管理工作，在接收到连接器模块的电源输入后，完成板卡上电动作，同时接收主机设备端的I2C、PERST(PCIe Express Reset，复位)、PWRST(Power Reset，电源复位)、PWREN(Power Enable，电源使能)、PWRGD(power-good，电源上电完成)等控制信号，实现信息获取和控制管理功能。
本申请的一些实施例中，内存拓展板卡还包括金手指连接器。
金手指连接器包括第三传输接口集合和第四传输接口集合。
金手指连接器通过第三传输接口集合与内存拓展处理芯片的2n个CXL信号接口连接。
金手指连接器通过第四传输接口集合与至少一个主机设备连接，第三传输接口集合用于接收来自CXL信号接口传输的CXL报文数据，第四传输接口集合用于将CXL报文数据传输给主机设备。
内存拓展板卡搭载有金手指连接器，通过金手指连接器，可通过整机内部进行连接的方式进行CXL报文数据的传输：金手指连接器的第三传输接口集合与内存拓展处理芯片的CXL信号接口连接，第四传输接口集合与主机设备连接，将CXL信号接口输出的CXL报文数据传输至主机设备。内存拓展板卡可以通过CDFP模块与外部主机设备交互，还可通过金手指连接器在整机内部与主机设备交互。
本申请的一些实施例中，金手指连接器为x16金手指连接器。
内存拓展板卡中使用的金手指连接器在常见的x8金手指连接器基础上进行拓展，本申请使用x16金手指连接器，在信号通路方面进行拓展，有效解决内存宽带不足的问题。
本申请的一些实施例中，内存模块包括一个或多个DDR5插槽。
内存拓展处理芯片还包括2n个DIMM控制器接口，n≥1且为正整数。
内存拓展处理芯片的2n个DIMM控制器接口用于与DDR5插槽连接。
目前的内存拓展板卡，通过芯片的控制器端口对外只能拓展2个DDR5插槽；本申请提供的内存拓展板卡在DIMM控制器接口与DIMM插槽进行拓展，可接入不限于2个DDR5内存条，与原本只能接入2个DDR5内存条的板卡相比，显著提高了内存容量。
本申请的一些实施例中，内存模块用于数据缓存和数据读写。
内存模块用于为CXL报文数据通信和板卡内模块间的信息交互提供数据缓存和数据读写功能。
本申请的一些实施例中，内存拓展板卡还包括I2C模块，本申请的一些实施例中的I2C模块使用但不限于PCA9548芯片。
I2C模块与内存拓展处理芯片连接，I2C模块用于采集与内存拓展处理芯片连接的内存模块的数据信息和温度信息。
I2C模块通过I2C通信协议，获取内存模块的数据传输状态，从而确认数据轮询机制，采集温度数据信息可以根据实际温度调整风扇转速。
本申请的一些实施例中，I2C模块包括I2C信号扩展模块IIC_EXPANDER(扩展器)，I2C信号扩展模块IIC_EXPANDER用于扩展额外的连接接口与内存拓展处理芯片连接。
I2C信号扩展模块IIC_EXPANDER用于通用I/O口的扩展，通过I2C扩展成8或16位GPIO(General-purpose input/output，通用输入输出引脚)。在本方案中用于拓展额外的I/O(Input/Output，输入和输出)口来连接内存拓展处理芯片，实现中断、运行状态与信息交互功能。
I2C信号扩展模块IIC_EXPANDER对I2C模块的信号通路进行扩展，使得I2C模块通过I2C信号扩展模块IIC_EXPANDER，可与多个模块之间进行I2C通信，提升了I2C模块的通信数量，有效提升了各个模块之间的通信效率。
本申请的一些实施例中，内存拓展板卡还包括时钟模块CLK BUFFER。
时钟模块CLK BUFFER与内存拓展处理芯片连接，时钟模块CLK BUFFER用于在CDFP模块通过第二传输接口集合将CXL报文数据传输给主机设备时提供参考时钟信号，还用于在金手指连接器通过第四传输接口集合将CXL报文数据传输给主机设备时提供参考时钟信号。
时钟模块CLK BUFFER在内存拓展处理芯片分别与CDFP模块和金手指连接器之间进行CXL报文数据传输时提供参考时钟信号，保证CXL报文数据在传输时有稳定的时钟信号支持。
本申请的一些实施例中，内存拓展板卡还包括CPLD模块。
CPLD模块分别与CDFP模块、内存拓展处理芯片及金手指连接器连接。
CPLD模块用于在系统上电时接收CDFP模块和金手指连接器的I2C信号执行上电操作，以及用于将CDFP模块和金手指连接器的复位信号经延迟处理后发送给内存拓展处理芯片，对内存拓展处理芯片进行复位。
在上电时CPLD模块发出上电使能信号，电源芯片接收到使能信号后输出电压。CPLD模块通过I2C模块获取内存拓展处理芯片实时状态(收发状态、运行频率、工作温度等)，根据实际情况对LEO发送相应信息进行管理。
CPLD模块负责整个板卡的电源智能上下电管理工作，在接收到连接器模块的电源输入后，完成板卡上电动作，同时接收主机设备的控制信号，实现信息获取和控制管理功能。
本申请的一些实施例中，内存拓展板卡还包括SPI闪存模块，SPI闪存模块为图1中的SPI Flash。
内存拓展处理芯片与SPI闪存模块连接，SPI闪存模块用于存储固件程序，固件程序用于执行内存拓展处理芯片与CPLD模块之间CXL报文通信。
SPI闪存模块存储固件程序，固件程序用于执行内存拓展处理芯片与CPLD模块之间CXL报文通信；通过烧录方式，可通过SPI闪存模块烧录固件，为内存拓展处理芯片植入其他固件程序。
本申请的一些实施例中，内存拓展板卡还包括电压电平转换模块Level Shift。
电压电平转换模块Level Shift连接在CPLD模块与内存拓展处理芯片之间，电压电平转换模块Level Shift用于接收CPLD模块的输入信号，转换CPLD模块的输入信号的第一电压域，生成第二电压域的输入信号，并将第二电压域的输入信号传输至内存拓展处理芯片。
CPLD模块用于管理上下电，电压电平转换模块Level Shift接收CPLD模块的输入信号，转换CPLD模块的输入信号的第一电压域，生成第二电压域的输入信号，并将第二电压域的输入信号传输至内存拓展处理芯片，经过电压域转换后输入内存拓展处理芯片的信号避免内存拓展处理芯片受到过高电压冲击造成损坏。
本申请的一些实施例中，内存拓展板卡还包括拓展连接器，拓展连接器为图1中的Header接口。
拓展连接器与内存拓展处理芯片连接，拓展连接器用于与外部设备连接后进行交互。
拓展连接器作为扩展接口与内存拓展处理芯片连接，外部设备接入拓展连接器，外部设备与内存拓展处理芯片完成交互。
如图2和图3所示，本申请的一些实施例中，内存拓展板卡的全高为111.15mm，半长为169.33mm，双宽为39.04mm。
本申请的内存拓展板卡为标准PCIe CEM AIC(PCIE集成电路)形态，可灵活适用于不同场景。
本申请的CXL内存拓展板为标准PCIe CEM AIC形态，尺寸为全高(111.15mm)、半长(169.33mm)、双宽(39.04mm)，可灵活适用于不同场景。本方案通过CXL缓存一致性总线实现内存拉远，解决目前存在的内存带宽不足、容量需求大的痛点问题，解决服务器内存容量无法有效扩充，并且存在缓存一致性的问题，以及板卡应用形式单一，无法进行多主机、远距离数据传输、互联的问题。同时板卡的智能上下电及信息交互管理功能，使板卡应用更加灵活定位是实现最大化CXL串行内存扩展的PCIe标卡，满足Intel(英特尔)、AMD(Advanced Micro Devices，超微半导体)等多个平台等通用服务器项目CXL串行内存灵活扩展的需求，满足高性能计算、人工智能等数据密集型应用日益增长的需求。
本申请的一些实施例中，内存拓展板卡还包括时钟处理模块和差分信号模块，本申请的一些实施例中的时钟处理模块为图1中的Au5329芯片，差分信号模块为图1中的80MHz LVDS。
时钟模块CLK BUFFER通过时钟处理模块与内存拓展处理芯片连接，时钟处理模块用于接收来自差分信号模块的差分信号后进行分频，还用于对时钟模块CLK BUFFER输出的参考时钟信号进行去抖处理。
差分信号模块作为信号源输入差分信号，时钟处理模块接收差分信号后对该差分信号进行分频，将分频后的信号传输至时钟模块CLK BUFFER，并对时钟模块CLK BUFFER输出的参考时钟信号进行去抖处理，保证参考时钟信号的准确性。
本申请的一些实施例中，内存拓展板卡还包括第一多路选择器MUX0。
第一多路选择器MUX0(Multiplexer0)包括第一信号选择接口IN0和第二信号选择接口IN1(Input 1)。
CDFP模块通过第一信号选择接口IN0与CXL信号接口连接。
金手指连接器通过第二信号选择接口IN1与CXL信号接口连接。
本申请的一些实施例中，内存拓展板卡还包括第二多路选择器MUX1。
第二多路选择器MUX1包括第三信号选择接口IN2(Input 2)和第四信号选择接口IN3(Input 3)。
CDFP模块通过第三信号选择接口IN2与CXL信号接口连接。
金手指连接器通过第四信号选择接口IN3与CXL信号接口连接。
本申请提供了内存空间共享方法，该方法应用于内存拓展板卡，方法包括：
通过SPI闪存模块修改内存拓展处理芯片的固件程序。
通过修改将所有内存地址同时映射到至少两个主机设备。
在内存地址映射后至少两个主机设备可对内存中的数据进行读取和写入。
通过烧录的方式将修改的固件程序烧录至SPI闪存模块，修改后的内存拓展处理芯片将内存地址同时映射到至少两个主机设备，至少两个主机设备可对内存模块中的数据进行读取和写入。
本申请的一些实施例中的内存拓展板卡可为单个主机设备及多个主机设备进行内存容量扩展，根据实际使用情况，本申请给出以下一些实施例。
当需要实现单个主机设备整机内部内存容量扩展时，使用如图4所示的连接方式，将内存扩展板通过金手指连接器插接到主机设备HOST的主板上，此时主机设备HOST通过金手指连接器将需要缓存、读写处理的数据通过CXL链路传输至内存拓展板卡，经由内存拓展处理芯片将数据传输至内存模块，此时缓存的数据等待主机设备HOST的读取或者下一步转发指令。
当需要实现单个主机设备远端内存容量扩展时，使用如图5所示的连接方式，将内存扩展板卡通过金手指连接器固定到主机设备HOST的主板上，此时主机设备HOST通过外部CDFP线缆连接到内存拓展板卡的CDFP模块，将需要缓存、读写处理的数据通过CXL链路传输至内存拓展板卡，经由内存拓展处理芯片将数据传输至内存模块，此时缓存的数据等待主机设备HOST的读取或者下一步转发指令。
本申请的一些实施例中，提供了一种多个主机设备间的内存拓展方法：
在多个外部主机设备接入金手指连接器时，CPLD模块控制第一多路选择器MUX0的第二信号选择接口IN1导通与第二多路选择器MUX1的第四信号选择接口IN3导通。
内存拓展处理芯片的CXL信号接口输出CXL报文数据。
金手指连接器的第三传输接口集合接收CXL报文数据。
在第一传输接口集合接收CXL报文数据后，CDFP模块的第二传输接口集合将CXL报文数据有线传输至外部主机设备。
与金手指连接器连接的主机设备接收CXL报文数据后，数据依次通过第四传输接口集合、第三传输接口集合、CXL信号接口、DIMM控制器接口传输至内存模块，外部主机设备与内存拓展板卡完成内存拓展。
上述方法对应需要实现多主机设备整机内部内存容量扩展，使用如图6所示的连接方式，将内存扩展板卡通过金手指连接器插接到主机设备的主板上，此时分别将一路主机设备HOST0的CXL x8信号和一路主机设备Host1的CXL x8信号连接至金手指连接器，再分别将2路CXL x8信号连接至内存拓展处理芯片的两路CXL x8输入，然后将需要缓存、读写处理的数据通过CXL链路传输至内存拓展板卡，经由内存拓展处理芯片将数据传输至内存模块，此时缓存的数据等待主机设备的读取或者下一步转发指令。将内存拓展处理芯片的固件程序修改为共享固件，可以将所有内存地址同时映射到两个主机设备，此时2个主机设备就可以共享整个内存空间，都可以对内存中的数据进行读取和写入。将内存拓展处理芯片的固件程序修改为池化固件，可以将所有内存地址分别分配到两个主机设备，可以将不同容量的内存分配到不同的主机设备，此时可实现内存空间的按需分配、灵活取用的功能。
本申请的一些实施例中，提供的一种多个主机设备间的内存拓展方法还包括：
在多个外部主机设备接入CDFP模块时，CPLD模块控制第一多路选择器MUX0的第一信号选择接口IN0导通与第二多路选择器MUX1的第三信号选择接口IN2导通。
内存拓展处理芯片的CXL信号接口输出CXL报文数据。
CDFP模块的第一传输接口集合接收CXL报文数据。
在第一传输接口集合接收CXL报文数据后，CDFP模块的第二传输接口集合将CXL报文数据有线传输至外部主机设备。
与CDFP模块连接的外部主机设备接收CXL报文数据后，数据通过有线方式，依次通过第二传输接口集合、第一传输接口集合、CXL信号接口、DIMM控制器接口传输至内存模块，外部主机设备与内存拓展板卡完成内存拓展。
上述方法对应需要实现多个主机设备远端内存容量扩展，使用如图7所示的连接方式，将内存扩展板卡通过金手指连接器插接到主机设备的主板上，此时分别将一路主机设备HOST0的CXL x8信号和一路主机设备Host1的CXL x8信号通过CDFP线缆连接至CDFP模块，再分别将2路CXL x8信号连接至内存拓展处理芯片的两路CXL x8输入，然后将需要缓存、读写处理的数据通过CXL链路传输至内存扩展板卡，经由内存拓展处理芯片将数据传输至内存模块，此时缓存的数据等待主机设备的读取或者下一步转发指令。将内存拓展处理芯片的固件程序修改为共享固件，可以将所有内存地址同时映射到两个主机设备，此时2个主机设备就可以共享整个内存空间，都可以对内存中的数据进行读取和写入。将内存拓展处理芯片的固件程序修改为池化固件，可以将所有内存地址分别分配到两个主机设备，可以将不同容量的内存分配到不同的主机设备，此时可实现内存空间的按需分配、灵活取用的功能。
本申请的一些实施例中，提供的一种多个主机设备间的内存拓展方法还包括：
在多个外部主机设备同时接入CDFP模块和金手指连接器时，CPLD模块控制第一多路选择器MUX0的第二信号选择接口IN1导通与第二多路选择器MUX1的第三信号选择接口IN2导通。
内存拓展处理芯片的CXL信号接口输出CXL报文数据。
金手指连接器的第三传输接口集合接收CXL报文数据。
在第一传输接口集合接收CXL报文数据后，CDFP模块的第二传输接口集合将CXL报文数据有线传输至外部主机设备。
与CDFP模块连接的外部主机设备接收CXL报文数据后，数据通过有线方式，依次通过第二传输接口集合、第一传输接口集合、CXL信号接口、DIMM控制器接口传输至内存模块，外部主机设备与内存拓展板卡完成内存拓展。
与金手指连接器连接的主机设备接收CXL报文数据后，数据依次通过第四传输接口集合、第三传输接口集合、CXL信号接口、DIMM控制器接口传输至内存模块，外部主机设备与内存拓展板卡完成内存拓展。
上述方法对应需要实现多主机设备整机内部和远端内存容量扩展，使用如图8所示的连接方式，将内存扩展板卡通过金手指连接器插接到主机设备的主板上，同时CDFP模块通过CDFP线缆连接至外部主机设备，此时分别将一路主机设备HOST0的CXL x8信号连接至CDFP模块，另一路主机设备Host1的CXL x8信号连接至金手指连接器，再分别将2路CXL x8信号连接至内存拓展处理芯片的两路CXL x8输入，然后将需要缓存、读写处理的数据通过CXL链路传输至内存拓展板卡，经由内存拓展处理芯片将数据传输至内存模块，此时缓存的数据等待主机设备的读取或者下一步转发指令。将内存拓展处理芯片的固件程序修改为共享固件，可以将所有内存地址同时映射到两个主机设备，此时2个主机设备就可以共享整个内存空间，都可以对内存中的数据进行读取和写入。将内存拓展处理芯片的固件程序修改为池化固件，可以将所有内存地址分别分配到两个主机设备，可以将不同容量的内存分配到不同的主机设备，此时可实现内存空间的按需分配、灵活取用的功能。
本申请的一些实施例中的内存拓展板卡可以实现整机内部金手指连接器互联以及外部CDFP模块互连实现内存拓展功能，有效拓展CXL协议外部传输距离，且集成形式较为灵活。本方案可以实现单个主机设备和多个主机设备模式的切换选择，并且可以实现拓展内存的池化和共享功能，实现内存容量按需分配、共享扩容、灵活选配的功能。本方案单板卡集成CPLD模块，可实现板卡智能上下电管理，根据不同主机设备模式自动切换、适应相应的功能，集成形式较为灵活，并且方便拓展，利于设备之间的外部互连。
本申请所涉及的系统架构清晰，系统互联方案具有极高可行性，并且整系统的应用方式灵活，涉及到板卡加工、PCB设计等技术在行业内也趋于完成，能够很好地支撑本方案的落地应用。
在本说明书的描述中，参考术语“本实施例”、“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一些实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的一些实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同的一些实施例或示例以及不同的一些实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
虽然结合附图描述了本申请的一些实施例，但是本领域技术人员可以在不脱离本申请的精神和范围的情况下做出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (20)

  1. 一种内存拓展板卡，其特征在于，包括内存拓展处理芯片、CDFP模块、金手指连接器和内存模块，其中，所述内存拓展处理芯片与所述内存模块相连接；
    所述内存拓展处理芯片包括CXL信号接口；
    所述CDFP模块包括第一传输接口集合和第二传输接口集合，所述金手指连接器包括第三传输接口集合和第四传输接口集合；
    所述CDFP模块通过所述第一传输接口集合与所述内存拓展处理芯片的CXL信号接口连接，所述金手指连接器通过所述第三传输接口集合与所述内存拓展处理芯片的CXL信号接口连接；
    所述CDFP模块通过所述第二传输接口集合与至少一个外部主机设备有线连接，所述第一传输接口集合用于接收来自所述CXL信号接口传输的CXL报文数据，第二传输接口集合用于将所述CXL报文数据传输给所述主机设备；
    所述金手指连接器通过所述第四传输接口集合与至少一个主机设备内部连接，所述第三传输接口集合用于接收来自所述CXL信号接口传输的CXL报文数据，第四传输接口集合用于将所述CXL报文数据传输给所述主机设备。
  2. 根据权利要求1所述的内存拓展板卡，其特征在于，所述CXL信号接口的个数为2n个，n≥1且为正整数。
  3. 根据权利要求1所述的内存拓展板卡，其特征在于，所述金手指连接器为x16金手指连接器。
  4. 根据权利要求1所述的内存拓展板卡，其特征在于，
    所述内存模块包括一个或多个DDR5插槽；
    所述内存拓展处理芯片还包括2n个DIMM控制器接口，n≥1且为正整数；
    所述内存拓展处理芯片的2n个DIMM控制器接口用于与所述DDR5插槽连接。
  5. 根据权利要求4所述的内存拓展板卡，其特征在于，
    所述内存模块用于数据缓存和数据读写。
  6. 根据权利要求1所述的内存拓展板卡，其特征在于，
    所述内存拓展板卡还包括I2C模块；
    所述I2C模块与所述内存拓展处理芯片连接，所述I2C模块用于采集与所述内存拓展处理芯片连接的所述内存模块的数据信息和温度信息。
  7. 根据权利要求6所述的内存拓展板卡，其特征在于，所述采集与所述内存拓展处理芯片连接的所述内存模块的数据信息和温度信息，包括：
    通过I2C通信协议，获取所述内存模块的数据传输状态，并根据所述数据传输状态确认数据轮询机制；
    采集所述内存模块的温度数据信息。
  8. 根据权利要求6所述的内存拓展板卡，其特征在于，
    所述I2C模块包括I2C信号扩展模块，所述I2C信号扩展模块用于扩展额外的连接接口与所述内存拓展处理芯片连接。
  9. 根据权利要求1所述的内存拓展板卡，其特征在于，
    所述内存拓展板卡还包括时钟模块；
    所述时钟模块与所述内存拓展处理芯片连接，所述时钟模块用于在所述CDFP模块通过所述第二传输接口集合将所述CXL报文数据传输给所述主机设备时提供参考时钟信号，还用于在所述金手指连接器通过所述第四传输接口集合将所述CXL报文数据传输给所述主机设备时提供参考时钟信号。
  10. 根据权利要求1中所述的内存拓展板卡，其特征在于，
    所述内存拓展板卡还包括CPLD模块；
    所述CPLD模块分别与所述CDFP模块、所述内存拓展处理芯片及所述金手指连接器连接；
    所述CPLD模块用于在系统上电时接收所述CDFP模块和所述金手指连接器的I2C信号执行上电操作，以及用于将所述CDFP模块和所述金手指连接器的复位信号经延迟处理后发送给所述内存拓展处理芯片，对所述内存拓展处理芯片进行复位。
  11. 根据权利要求10所述的内存拓展板卡，其特征在于，
    所述内存拓展板卡还包括SPI闪存模块；
    所述内存拓展处理芯片与SPI闪存模块连接，所述SPI闪存模块用于存储固件程序，所述固件程序用于执行所述内存拓展处理芯片与所述CPLD模块之间CXL报文通信。
  12. 根据权利要求10所述的内存拓展板卡，其特征在于，所述内存拓展板卡还包括电压电平转换模块；
    所述电压电平转换模块连接在所述CPLD模块与所述内存拓展处理芯片之间，所述电压电平转换模块用于接收所述CPLD模块的输入信号，转换CPLD模块的输入信号的第一电压域，生成第二电压域的输入信号，并将第二电压域的输入信号传输至所述内存拓展处理芯片。
  13. 根据权利要求1所述的内存拓展板卡，其特征在于，所述内存拓展板卡还包括拓展连接器；
    所述拓展连接器与所述内存拓展处理芯片连接，所述拓展连接器用于与外部设备连接后进行交互。
  14. 根据权利要求7所述的内存拓展板卡，其特征在于，所述内存拓展板卡还包括时钟处理模块和差分信号模块；
    所述时钟模块通过时钟处理模块与所述内存拓展处理芯片连接，所述时钟处理模块用于接收来自差分信号模块的差分信号后进行分频，还用于对所述时钟模块输出的参考时钟信号进行去抖处理。
  15. 根据权利要求1所述的内存拓展板卡，其特征在于，
    所述内存拓展板卡还包括第一多路选择器；
    所述第一多路选择器包括第一信号选择接口和第二信号选择接口；
    所述CDFP模块通过所述第一信号选择接口与所述CXL信号接口连接；
    所述金手指连接器通过所述第二信号选择接口与所述CXL信号接口连接。
  16. 根据权利要求1所述的内存拓展板卡，其特征在于，
    所述内存拓展板卡还包括第二多路选择器；
    所述第二多路选择器包括第三信号选择接口和第四信号选择接口；
    所述CDFP模块通过所述第三信号选择接口与所述CXL信号接口连接；
    所述金手指连接器通过所述第四信号选择接口与所述CXL信号接口连接。
  17. 一种多个主机设备间的内存拓展方法，其特征在于，所述方法应用于权利要求1-16任一项所述的内存拓展板卡，所述方法包括：
    在多个外部主机设备接入CDFP模块时，CPLD模块控制第一多路选择器的第一信号选择接口导通与第二多路选择器的第三信号选择接口导通；
    内存拓展处理芯片的CXL信号接口输出CXL报文数据；
    所述CDFP模块的第一传输接口集合接收所述CXL报文数据；
    在所述第一传输接口集合接收所述CXL报文数据后，所述CDFP模块的第二传输接口集合将所述CXL报文数据有线传输至外部主机设备；
    与所述CDFP模块连接的外部主机设备接收所述CXL报文数据后，数据通过有线方式，依次通过所述第二传输接口集合、所述第一传输接口集合、所述CXL信号接口、DIMM控制器接口传输至内存模块，所述外部主机设备与内存拓展板卡完成内存拓展。
  18. 根据权利要求17所述的内存拓展方法，其特征在于，所述方法还包括：
    在多个外部主机设备接入金手指连接器时，CPLD模块控制第一多路选择器的第二信号选择接口导通与第二多路选择器的第四信号选择接口导通；
    内存拓展处理芯片的CXL信号接口输出CXL报文数据；
    所述金手指连接器的第三传输接口集合接收所述CXL报文数据；
    在所述第一传输接口集合接收所述CXL报文数据后，所述CDFP模块的第二传输接口集合将所述CXL报文数据有线传输至外部主机设备；
    与所述金手指连接器连接的主机设备接收所述CXL报文数据后，数据依次通过第四传输接口集合、第三传输接口集合、所述CXL信号接口、DIMM控制器接口传输至内存模块，所述外部主机设备与内存拓展板卡完成内存拓展。
  19. 根据权利要求18所述的内存拓展方法，其特征在于，所述方法还包括：
    在多个外部主机设备同时接入CDFP模块和金手指连接器时，CPLD模块控制第一多路选择器的第二信号选择接口导通与第二多路选择器的第三信号选择接口导通；
    内存拓展处理芯片的CXL信号接口输出CXL报文数据；
    所述金手指连接器的第三传输接口集合接收所述CXL报文数据；
    在所述第一传输接口集合接收所述CXL报文数据后，所述CDFP模块的第二传输接口集合将所述CXL报文数据有线传输至外部主机设备；
    与所述CDFP模块连接的外部主机设备接收所述CXL报文数据后，数据通过有线方式，依次通过所述第二传输接口集合、所述第一传输接口集合、所述CXL信号接口、DIMM控制器接口传输至内存模块，所述外部主机设备与内存拓展板卡完成内存拓展；
    与所述金手指连接器连接的主机设备接收所述CXL报文数据后，数据依次通过所述第四传输接口集合、所述第三传输接口集合、所述CXL信号接口、DIMM控制器接口传输至内存模块，所述外部主机设备与内存拓展板卡完成内存拓展。
  20. 根据权利要求17所述的内存拓展方法，其特征在于，所述方法还包括：
    在主机设备接入CDFP模块或金手指连接器后，通过SPI闪存模块修改内存拓展处理芯片的固件程序；
    通过修改将所有内存地址同时映射到至少两个主机设备；
    在内存地址映射后至少两个主机设备可对内存模块中的数据进行读取和写入。
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