WO2025178263A1 - 전자 장치 - Google Patents

전자 장치

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WO2025178263A1
WO2025178263A1 PCT/KR2025/001020 KR2025001020W WO2025178263A1 WO 2025178263 A1 WO2025178263 A1 WO 2025178263A1 KR 2025001020 W KR2025001020 W KR 2025001020W WO 2025178263 A1 WO2025178263 A1 WO 2025178263A1
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layer
coils
electronic device
sensor
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PCT/KR2025/001020
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임상현
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Samsung Display Co Ltd
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Samsung Display Co Ltd
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Publication date
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    • G06F2203/04111—Cross over in capacitive digitiser, i.e. details of structures for connecting electrodes of the sensing pattern where the connections cross each other, e.g. bridge structures comprising an insulating layer, or vias through substrate

Definitions

  • the present invention relates to an electronic device capable of sensing input by a pen.
  • Multimedia electronic devices such as televisions, mobile phones, tablet computers, laptops, navigation systems, and game consoles, include display devices for displaying images.
  • these devices may include a sensor layer (or input sensor) that provides a touch-based input method that allows users to intuitively and conveniently input information or commands.
  • the sensor layer can sense the user's touch or pressure.
  • pens for users accustomed to inputting information using writing instruments or for precise touch input for specific applications (e.g., sketching or drawing applications).
  • An object of the present invention is to provide an electronic device capable of sensing input by a pen.
  • An electronic device includes a display layer, a sensor layer disposed on the display layer, and a lower conductive layer disposed under the sensor layer.
  • the lower conductive layer includes first coils disposed spaced apart in a first direction, second coils disposed spaced apart in the first direction, each of which intersects two adjacent first coils, and a connecting pin connecting ends of the first coils to ends of the second coils.
  • An electronic device includes a display layer, a sensor layer disposed on the display layer, a lower conductive layer disposed under the sensor layer, and a sensor driving unit configured to drive the sensor layer and the lower conductive layer and operate in a pen sensing mode.
  • the lower conductive layer includes first coils spaced apart in a first direction, second coils spaced apart in the first direction and each intersecting two adjacent first coils, and a connecting pin connecting ends of the first coils to ends of the second coils, and the pen sensing mode includes a sensing driving mode that senses input of the pen using the sensor layer, and a charging driving mode that charges the pen using the lower conductive layer.
  • the number of connecting pins provided on the lower conductive layer can be reduced overall.
  • the number of connecting pins decreases, the number of elements connected to the lower conductive layer and the size of the components can be reduced, thereby simplifying the configuration of the electronic device.
  • FIG. 1A is a perspective view of an electronic device according to one embodiment of the present invention.
  • FIG. 1b is a rear perspective view of an electronic device according to one embodiment of the present invention.
  • FIG. 2 is a perspective view of an electronic device according to one embodiment of the present invention.
  • Figure 3 is a perspective view of an electronic device according to one embodiment of the present invention.
  • FIGS. 4A to 4D are cross-sectional views of an electronic device according to one embodiment of the present invention.
  • Figure 5 is a schematic cross-sectional view of a display panel according to one embodiment of the present invention.
  • FIGS. 6A to 6C are drawings for explaining the operation of an electronic device according to one embodiment of the present invention.
  • Figure 7 is a cross-sectional view of a display panel according to one embodiment of the present invention.
  • FIG. 8a is a plan view schematically illustrating a lower conductive layer according to one embodiment of the present invention.
  • Fig. 8b is a cross-sectional view of the first part shown in Fig. 8a.
  • Figure 8c is a cross-sectional view of a lower conductive layer and a sensor layer according to one embodiment of the present invention.
  • FIG. 9 is a diagram illustrating the operation of a pen sensing mode according to one embodiment of the present invention.
  • FIG. 10a is a drawing for explaining the lower conductive layer operating in the charge driving mode illustrated in FIG. 9.
  • FIG. 10b are graphs illustrating waveforms of a first signal and a second signal according to one embodiment of the present invention.
  • FIG. 10c are graphs illustrating waveforms of a first signal and a second signal according to one embodiment of the present invention.
  • FIG. 11 is a drawing for explaining the lower conductive layer operating in the sensing driving mode illustrated in FIG. 9.
  • FIG. 12 is a plan view schematically illustrating a lower conductive layer according to one embodiment of the present invention.
  • FIGS. 13a and 13b are schematic plan views illustrating a lower conductive layer according to one embodiment of the present invention.
  • FIGS. 14a and 14b are plan views showing the effective area and ineffective area of the lower conductive layer according to one embodiment of the present invention.
  • Figure 15 is a plan view showing a lower conductive layer according to one embodiment of the present invention.
  • Fig. 16 is a plan view of a sensor layer according to one embodiment of the present invention.
  • FIG. 17 is an enlarged plan view of one sensing unit according to one embodiment of the present invention.
  • FIG. 18a is a plan view illustrating a first conductive layer of a sensing unit according to one embodiment of the present invention.
  • FIG. 18b is a plan view illustrating a second conductive layer of a sensing unit according to one embodiment of the present invention.
  • FIG. 19 is a cross-sectional view of a sensor layer according to one embodiment of the present invention taken along the line I-I' shown in FIGS. 18a and 18b, respectively.
  • FIG. 20A is a plan view illustrating a first conductive layer of a sensing unit according to one embodiment of the present invention.
  • FIG. 20b is a plan view illustrating a second conductive layer of a sensing unit according to one embodiment of the present invention.
  • FIG. 20c is a cross-sectional view of a sensor layer according to one embodiment of the present invention taken along line II-II' shown in FIGS. 20a and 20b, respectively.
  • Figure 21a is an enlarged plan view of the AA' area shown in Figure 18a.
  • Figure 21b is an enlarged plan view of the BB' area shown in Figure 18b.
  • FIG. 22 is an enlarged plan view of one sensing unit according to one embodiment of the present invention.
  • FIG. 23a is a plan view illustrating a first conductive layer of a sensing unit according to one embodiment of the present invention.
  • FIG. 23b is a plan view illustrating a second conductive layer of a sensing unit according to one embodiment of the present invention.
  • Fig. 24 is a drawing showing the operation of a sensor driving unit according to one embodiment of the present invention.
  • Fig. 25 is a drawing showing the operation of a sensor driving unit according to one embodiment of the present invention.
  • a component or region, layer, portion, etc.
  • a component or region, layer, portion, etc.
  • it means that it can be directly disposed/connected/coupled to the other component, or a third component may be disposed between them.
  • first and second may be used to describe various components, these components should not be limited by these terms. These terms are used solely to distinguish one component from another. For example, without departing from the scope of the present invention, a first component may be referred to as a "second component,” and similarly, a second component may also be referred to as a "first component.” Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • FIG. 1A is a perspective view of an electronic device (1000) according to one embodiment of the present invention.
  • FIG. 1B is a rear perspective view of the electronic device (1000) according to one embodiment of the present invention.
  • the electronic device (1000) may be a device activated by an electrical signal.
  • the electronic device (1000) may display an image and sense externally applied inputs.
  • the external input may be a user input.
  • the user input may include various forms of external inputs, such as a part of the user's body, a pen (PN), light, heat, or pressure.
  • PN pen
  • An electronic device (1000) may include a first display panel (DP1) and a second display panel (DP2).
  • the first display panel (DP1) and the second display panel (DP2) may be separate panels.
  • the first display panel (DP1) may be referred to as a main display panel
  • the second display panel (DP2) may be referred to as an auxiliary display panel or an external display panel.
  • the first display panel (DP1) includes a first display portion (DA1-F) (also referred to as a display area) and a first non-display portion (NDA1) (also referred to as a non-display area) surrounding the first display portion (DA1-F).
  • the second display panel (DP2) includes a second display portion (DA2-F) and a second non-display portion (NDA2) surrounding the second display portion (DA2-F).
  • the area of the second display panel (DP2) may be smaller than the area of the first display panel (DP1).
  • the area of the first display portion (DA1-F) may be larger than the area of the second display portion (DA2-F).
  • the first display portion (DA1-F) When the electronic device (1000) is unfolded, the first display portion (DA1-F) may have a plane that is substantially parallel to the first direction (DR1) and the second direction (DR2).
  • the thickness direction of the electronic device (1000) may be parallel to a third direction (DR3) that intersects the first direction (DR1) and the second direction (DR2). Accordingly, the front (or upper surface) and the back (or lower surface) of the components constituting the electronic device (1000) may be defined based on the third direction (DR3).
  • the first display panel (DP1) or the first display unit (DA1-F) may include a folding area (FA) that folds and unfolds, and a plurality of non-folding areas (NFA1, NFA2) spaced apart from the folding area (FA).
  • the second display panel (DP2) may overlap any one of the plurality of non-folding areas (NFA1, NFA2).
  • the second display panel (DP2) may overlap the first non-folding area (NFA1).
  • the display direction of a first image (IM1a) displayed on a portion of a first display panel (DP1), for example, a first non-folding area (NFA1), and the display direction of a second image (IM2a) displayed on a second display panel (DP2) may be opposite directions.
  • the first image (IM1a) may be displayed in a third direction (DR3)
  • the second image (IM2a) may be displayed in a fourth direction (DR4) that is opposite to the third direction (DR3).
  • the folding area (FA) can be bent based on a folding axis extending in a direction parallel to a long side of the electronic device (1000), for example, in a direction parallel to the second direction (DR2).
  • the folding area (FA) has a predetermined curvature and a curvature radius.
  • the first non-folding area (NFA1) and the second non-folding area (NFA2) face each other, and the electronic device (1000) can be inner-folded so that the first display unit (DA1-F) is not exposed to the outside.
  • the electronic device (1000) may be outer-folded so that the first display portion (DA1-F) is exposed to the outside. In one embodiment of the present invention, the electronic device (1000) may be capable of both in-folding and out-folding in an unfolded state, but is not limited thereto.
  • FIG. 1A an example in which a single folding area (FA) is defined in the electronic device (1000) is illustrated, but the present invention is not limited thereto.
  • the electronic device (1000) may have a plurality of folding axes and a plurality of folding areas corresponding thereto defined, and the electronic device (1000) may be infolded or outfolded in an unfolded state in each of the plurality of folding areas.
  • At least one of the first display panel (DP1) and the second display panel (DP2) can sense an input by a pen (PN) even if it does not include a digitizer. Therefore, since the digitizer for sensing the pen (PN) is omitted, an increase in the thickness, an increase in the weight, and a decrease in the flexibility of the electronic device (1000) due to the addition of the digitizer may not occur. Accordingly, not only the first display panel (DP1) but also the second display panel (DP2) can be designed to sense the pen (PN).
  • the electronic device (1000-1) is a mobile phone, and the electronic device (1000-1) may include a display panel (DP).
  • the electronic device (1000-2) is a laptop, and the electronic device (1000-2) may include a display panel (DP).
  • the display panel can sense externally applied inputs.
  • the external inputs may be user inputs.
  • the user inputs may include various forms of external inputs, such as a part of the user's body, a pen (PN, see FIG. 1a), light, heat, or pressure.
  • the display panel (DP) can sense input by the pen (PN) even without including a digitizer. Accordingly, since the digitizer for sensing the pen (PN) is omitted, an increase in the thickness and weight of the electronic device (1000-1 or 1000-2) due to the addition of the digitizer may not occur.
  • the electronic device (1000) may include a first display panel (DP1), upper functional layers, and lower functional layers.
  • the upper functional layers may include components arranged on the upper side of the first display panel (DP1)
  • the lower functional layers may include components arranged on the lower side of the first display panel (DP1).
  • the first display panel (DP1) may be configured to generate an image and sense an externally applied input.
  • the first display panel (DP1) may include a display layer (100, see FIG. 5) and a sensor layer (200, see FIG. 5).
  • the upper functional layers may include a protective layer (PL), a window (WD), a shock-absorbing layer (DL), and first to third adhesive layers (PSA1, PSA2, PSA3).
  • PL protective layer
  • WD window
  • DL shock-absorbing layer
  • PSA1, PSA2, PSA3 first to third adhesive layers
  • the protective layer (PL) can protect the components disposed beneath the protective layer (PL).
  • the thickness of the protective layer (PL) can be 60 micrometers to 70 micrometers, for example, 65 micrometers, but the thickness of the protective layer (PL) is not limited thereto.
  • the protective layer (PL) may additionally be provided with a hard coating layer, an anti-fingerprint layer, etc. to improve properties such as chemical resistance and wear resistance.
  • the hard coating layer may be a functional layer for improving the usability of the electronic device (1000) and may be provided by being coated on the protective layer (PL).
  • the anti-fingerprint properties, anti-contamination properties, anti-scratch properties, etc. may be improved by the hard coating layer.
  • the thickness of the hard coating layer may be 5 micrometers, but is not particularly limited thereto.
  • the window (WD) may include an optically transparent insulating material.
  • the window (WD) may include a glass substrate or a synthetic resin film.
  • the window (WD) may have a multilayer structure or a single-layer structure.
  • the window (WD) may include a plurality of synthetic resin films bonded with an adhesive, or may include a glass substrate and a synthetic resin film bonded with an adhesive.
  • the thickness of the window (WD) may be 80 micrometers or less, for example, 30 micrometers, but the thickness of the window (WD) is not limited thereto.
  • the shock absorbing layer (DL) can absorb shock applied to the first display panel (DP1) and protect the first display panel (DP1).
  • the shock absorbing layer (DL) can be manufactured in the form of a stretched film.
  • the shock absorbing layer (DL) can include a flexible plastic material.
  • the flexible plastic material can be defined as a synthetic resin film.
  • the shock absorbing layer (DL) can include a flexible plastic material such as polyimide or polyethylene terephthalate.
  • the thickness of the shock absorbing layer (DL) can be 18 micrometers to 28 micrometers, for example, 23 micrometers, but the thickness of the shock absorbing layer (DL) is not limited thereto. In one embodiment of the present invention, the shock absorbing layer (DL) may be omitted.
  • the lower functional layers may include a protective film (PF), a lower conductive layer (300), a plate (PLT), a cover layer (CVL), a shielding layer (MMP), a lower sheet (CUS), an insulating film (PET), step compensation members (ARS1, ARS2, ARS3), and fourth to sixth adhesive layers (PSA4, PSA5, PSA6).
  • PF protective film
  • PHT plate
  • CVL cover layer
  • MMP shielding layer
  • CCS lower sheet
  • PAT insulating film
  • step compensation members ARS1, ARS2, ARS3
  • PSA4, PSA5, PSA6 fourth to sixth adhesive layers
  • the protective film (PF) may be bonded to the back surface of the first display panel (DP1) via a fourth adhesive layer (PSA4).
  • the thickness of the fourth adhesive layer (PSA4) may be 20 micrometers to 30 micrometers, for example, 25 micrometers, but the thickness of the fourth adhesive layer (PSA4) is not limited thereto.
  • the protective film (PF) can prevent scratches from occurring on the back surface of the first display panel (DP1) during the manufacturing process of the first display panel (DP1).
  • the protective film (PF) may be a colored polyimide film.
  • the protective film (PF) may be an opaque yellow film, but is not limited thereto.
  • the thickness of the protective film (PF) may be 45 micrometers to 55 micrometers, for example, 50 micrometers, but the thickness of the protective film (PF) is not limited thereto.
  • the plate (PLT) may be disposed under the protective film (PF).
  • a fifth adhesive layer (PSA5) may be disposed between the plate (PLT) and the protective film (PF).
  • the thickness of the fifth adhesive layer (PSA5) may be 11 micrometers to 21 micrometers, for example, 16 micrometers, but the thickness of the fifth adhesive layer (PSA5) is not limited thereto.
  • the plate (PLT) may include carbon fiber reinforced plastic (CFRP), metal, or a metal alloy.
  • the plate (PLT) may support components disposed thereon. Openings (P-H) may be defined (formed or provided) in a portion of the plate (PLT).
  • the plate (PLT) may include openings (P-H) having a shape penetrating from the upper surface to the lower surface of the plate (PLT).
  • the openings (P-H) may be defined in an area overlapping a folding area (FA). In a plane, for example, when viewed in a third direction (DR3) or a thickness direction of the plate (PLT), the openings (P-H) may overlap the folding area (FA).
  • the shape of a portion of the plate (PLT) may be more easily deformed by the openings (P-H).
  • the thickness of the plate (PLT) may be 160 micrometers to 180 micrometers, for example 170 micrometers, but the thickness of the plate (PLT) is not limited thereto.
  • the lower conductive layer (300) may be disposed on the lower portion of the first display panel (DP1) and the upper portion of the shielding layer (MMP). In one embodiment, the lower conductive layer (300) may be disposed on the upper surface (U_PLT) of the plate (PLT).
  • the lower conductive layer (300) may include patterned electrodes (also referred to as coils) and/or wires.
  • the lower conductive layer (300) may form a sensor module (SM, see FIGS. 6A to 6C) together with the sensor layer (200, see FIG. 5) included in the first display panel (DP1). A detailed description thereof will be provided below.
  • the lower functional layers may further include an insulating layer disposed between the lower conductive layer (300) and the plate (PLT).
  • the lower functional layers may further include an insulating layer covering the lower conductive layer (300).
  • a cover layer (CVL) can be attached to a plate (PLT).
  • the cover layer (CVL) can cover the openings (P-H) of the plate (PLT). Therefore, the cover layer (CVL) can prevent foreign substances from entering the openings (P-H).
  • the cover layer (CVL) can include thermoplastic polyurethane, but is not particularly limited thereto.
  • the thickness of the cover layer (CVL) can be 11 micrometers to 21 micrometers, for example, 16 micrometers, but the thickness of the cover layer (CVL) is not limited thereto.
  • the shielding layer (MMP) may be disposed under the plate (PLT) and the cover layer (CVL).
  • the sixth adhesive layer (PSA6) may be disposed between the shielding layer (MMP) and the plate (PLT).
  • the thickness of the sixth adhesive layer (PSA6) may be 15 micrometers to 25 micrometers, for example, 20 micrometers, but the thickness of the sixth adhesive layer (PSA6) is not limited thereto.
  • the lower sheet (CUS) may be positioned below the shielding layer (MMP).
  • the lower sheet (CUS) may be a sheet that reflects a magnetic field toward the shielding layer (MMP).
  • the lower sheet (CUS) may include a metal or a metal alloy, for example, the lower sheet (CUS) may include aluminum, copper, or a copper alloy.
  • the thickness of the lower sheet (CUS) may be 15 micrometers to 25 micrometers, for example, 20 micrometers, but the thickness of the lower sheet (CUS) is not limited thereto.
  • An insulating film (PET) may be placed under the lower sheet (CUS).
  • the insulating film (PET) may include, but is not particularly limited to, polyethylene terephthalate.
  • the insulating film (PET) may prevent the inflow of static electricity.
  • the insulating film (PET) may prevent electrical interference between components placed on the insulating film (PET) and components placed under the insulating film (PET).
  • the thickness of the insulating film (PET) may be 3 micrometers to 9 micrometers, for example, 6 micrometers, but the thickness of the insulating film (PET) is not limited thereto.
  • the step compensation members may include a first step compensation member (ARS1) attached to an insulating film (PET), a second step compensation member (ARS2) attached to a shielding layer (MMP), and a third step compensation member (ARS3) attached to the shielding layer (MMP).
  • the thickness of each of the first to third step compensation members (ARS1, ARS2, ARS3) may be variously set according to the product structure or component arrangement relationship.
  • the thickness of the first step compensation member (ARS1) may be 90 micrometers
  • the thickness of the second step compensation member (ARS2) may be 87 micrometers
  • the thickness of the third step compensation member (ARS3) may be 87 micrometers, but is not particularly limited thereto.
  • each of the sixth adhesive layer (PSA6), the shielding layer (MMP), the lower sheet (CUS), and the insulating film (PET) may have a structure that is separated at a portion overlapping the folding area (FA).
  • each of the sixth adhesive layer (PSA6), the shielding layer (MMP), the lower sheet (CUS), and the insulating film (PET) may be divided into two structures spaced apart with a predetermined gap at a portion overlapping the folding area (FA).
  • the gap may be 0.6 mm to 1.7 mm, but is not particularly limited thereto.
  • the lower conductive layer (300) may be disposed on the lower surface (L_PLT) of the plate (PLT).
  • the lower functional layers may further include an insulating layer disposed between the plate (PLT) and the lower conductive layer (300).
  • the lower functional layers may further include an insulating layer covering the lower conductive layer (300).
  • the lower functional layers may include a protective film (PF), a plate (PLT), a cover layer (CVL), a lower conductive layer (300), a lower plate (PLTu), a shielding layer (MMP), a lower sheet (CUS), an insulating film (PET), step compensation members (ARS1, ARS2, ARS3), and fourth to seventh adhesive layers (PSA4, PSA5, PSA6u, PSA7u).
  • PF protective film
  • PHT plate
  • CVL cover layer
  • MMP shielding layer
  • CCS lower sheet
  • PAT insulating film
  • step compensation members ARS1, ARS2, ARS3
  • PSA4, PSA5, PSA6u, PSA7u fourth to seventh adhesive layers
  • the lower plate (PLTu) can be disposed between the plate (PLT) and the shielding layer (MMP).
  • the lower plate (PLTu) can be disposed under the plate (PLT) and the cover layer (CVL).
  • the sixth adhesive layer (PSA6u) can be disposed between the plate (PLT) and the lower plate (PLTu).
  • the seventh adhesive layer (PSA7u) can be disposed between the lower plate (PLTu) and the shielding layer (MMP).
  • the lower plate (PLTu) can include a first lower plate and a second lower plate that are spaced apart from each other and overlap each other in a first non-folding area (NFA1) and a second non-folding area (NFA2).
  • the lower plate (PLTu) can include a non-metallic material such as a fiber-reinforced plastic.
  • the fiber-reinforced plastic can be carbon fiber-reinforced plastic (CFRP) or glass fiber-reinforced plastic (GFRP).
  • FIG. 5 is a schematic cross-sectional view of a display panel (DP) according to one embodiment of the present invention.
  • the display panel (DP) may include a display layer (100) and a sensor layer (200).
  • the display layer (100) may be a configuration that actually generates an image.
  • the display layer (100) may be a light-emitting display layer, and for example, the display layer (100) may be an organic light-emitting display layer, an inorganic light-emitting display layer, an organic-inorganic light-emitting display layer, a quantum dot display layer, a micro LED display layer, or a nano LED display layer.
  • the display layer (100) may include a base layer (110), a circuit layer (120), a light-emitting element layer (130), and an encapsulation layer (140).
  • the light-emitting element layer (130) may be disposed on the circuit layer (120).
  • the light-emitting element layer (130) may include a light-emitting element.
  • the light-emitting element layer (130) may include an organic light-emitting material, an inorganic light-emitting material, an organic-inorganic light-emitting material, a quantum dot, a quantum rod, a micro LED, or a nano LED.
  • the sensor layer (200) may be disposed on the display layer (100).
  • the sensor layer (200) may sense an external input applied from the outside.
  • the sensor layer (200) may be an integrated sensor continuously formed during the manufacturing process of the display layer (100), or the sensor layer (200) may be an external sensor attached to the display layer (100).
  • the sensor layer (200) may be referred to as a sensor, an input sensing layer, an input sensing panel, or an electronic device for sensing input coordinates.
  • the sensor layer (200) can sense inputs from both a passive type input means such as a user's body and an input device that generates a magnetic field of a predetermined resonant frequency, together with the lower conductive layer (300).
  • the input device may be referred to as a pen, an input pen, a magnetic pen, a stylus pen, or an electromagnetic resonance pen.
  • FIGS. 6A to 6C are drawings for explaining the operation of an electronic device (1000) according to one embodiment of the present invention.
  • the electronic device (1000) may include a display layer (100), a sensing module (SM), a display driver (100C), a sensor driver (200C), a main driver (1000C), and a power circuit (1000P).
  • the sensing module (SM) may include a sensor layer (200) and a lower conductive layer (300).
  • the sensing module (SM) can sense a first input (2000) or a second input (3000) applied from the outside.
  • Each of the first input (2000) and the second input (3000) may be an input means capable of providing a change in the electrostatic capacitance of the sensor layer (200) or an input means capable of causing an induced current in the sensor layer (200) and/or the lower conductive layer (300).
  • the first input (2000) may be a passive type input means, such as a user's body.
  • the second input (3000) may be an input by a pen (PN) or an input by an RFIC tag.
  • the pen (PN) may be a passive type pen or an active type pen.
  • the pen (PN) may be a device that generates a magnetic field of a predetermined resonant frequency.
  • the pen (PN) may be configured to transmit an output signal based on an electromagnetic resonance method.
  • the pen (PN) may be referred to as an input device, an input pen, a magnetic pen, a stylus pen, or an electromagnetic resonance pen.
  • the pen (PN) may include an RLC resonant circuit, and the RLC resonant circuit may include an inductor (L) and a capacitor (C).
  • the RLC resonant circuit may be a variable resonant circuit that varies the resonant frequency.
  • the inductor (L) may be a variable inductor and/or the capacitor (C) may be a variable capacitor, but is not particularly limited thereto.
  • the inductor (L) generates a current by a magnetic field formed in the lower conductive layer (300).
  • the pen (PN) when the pen (PN) operates in an active type, the pen (PN) may generate a current even if a magnetic field is not provided from the outside. The generated current is transmitted to the capacitor (C).
  • the capacitor (C) charges the current input from the inductor (L) and discharges the charged current to the inductor (L). Thereafter, the inductor (L) can emit a magnetic field of a resonant frequency.
  • An induced current may flow in the lower conductive layer (300) by the magnetic field emitted by the pen (PN), and the induced current may be transmitted to the sensor driving unit (200C) as a reception signal (or sensing signal, signal).
  • the main driving unit (1000C) can control the overall operation of the electronic device (1000).
  • the main driving unit (1000C) can control the operation of the display driving unit (100C) and the sensor driving unit (200C).
  • the main driving unit (1000C) can include at least one microprocessor and can further include a graphics controller.
  • the main driving unit (1000C) can be referred to as an application processor, a central processing unit, or a main processor.
  • the display driver (100C) can drive the display layer (100).
  • the display driver (100C) can receive image data and control signals from the main driver (1000C).
  • the control signals can include various signals.
  • the control signals can include an input vertical synchronization signal, an input horizontal synchronization signal, a main clock, and a data enable signal.
  • the switching between the first mode and the second mode can be accomplished in various ways.
  • the sensor driver (200C) and the sensing module (SM) can be time-divisionally driven in the first mode and the second mode and sense the first input (2000) and the second input (3000).
  • the switching between the first mode and the second mode can occur by a user's selection or a specific action of the user, or either of the first mode and the second mode can be activated or deactivated, or can be switched from one to the other, by the activation or deactivation of a specific application.
  • the sensor driving unit (200C) can calculate input coordinate information based on signals received from the sensor layer (200) and/or the lower conductive layer (300) and provide a coordinate signal having the coordinate information to the main driving unit (1000C).
  • the main driving unit (1000C) executes an operation corresponding to the user input based on the coordinate signal.
  • the main driving unit (1000C) can operate the display driving unit (100C) so that a new application image is displayed on the display layer (100).
  • the power circuit (1000P) may include a power management integrated circuit (PMIC).
  • the power circuit (1000P) may generate a plurality of driving voltages for driving the display layer (100), the sensor layer (200), the display driver (100C), and the sensor driver (200C).
  • the plurality of driving voltages may include a gate high voltage, a gate low voltage, a first driving voltage (e.g., an ELVSS voltage), a second driving voltage (e.g., an ELVDD voltage), an initialization voltage, etc., but are not particularly limited to the above examples.
  • an electronic device (1000) may include a display layer (100), a sensing module (SM), a display driver (100C), a first sensor driver (200C1), a second sensor driver (200C2), a main driver (1000C), and a power circuit (1000P).
  • the sensing module (SM) may include a sensor layer (200) and a lower conductive layer (300).
  • the main driver (1000C) may control the operations of the display driver (100C), the first sensor driver (200C1), and the second sensor driver (200C2).
  • the first sensor driver (200C1) can drive the sensor layer (200) in the first mode.
  • the first sensor driver (200C1) can sense the first input (2000) in the first mode.
  • the second sensor driver (200C2) can drive the lower conductive layer (300) in the second mode.
  • the second sensor driver (200C2) can sense the second input (3000) in the second mode.
  • the first mode and the second mode can be driven by different drivers and thus can operate independently.
  • the position of the lower conductive layer (300) is not limited thereto, and it may also be placed below the sensor layer (200).
  • a P-type transistor may include a doped region doped with a P-type dopant
  • an N-type transistor may include a doped region doped with an N-type dopant.
  • the second region (AL) may be an undoped region or a region doped at a lower concentration than the first region.
  • the conductivity of the first region (SC, DR, SCL) is greater than that of the second region (AL), and can substantially function as an electrode or a signal line.
  • the second region (AL) may substantially correspond to an active region (AL) (or channel) of the transistor (100PC).
  • a part (AL) of the semiconductor pattern (SC, AL, DR, SCL) may be the active region (AL) of the transistor (100PC)
  • another part (SC, DR) may be the source region (SC) or drain region (DR) of the transistor (100PC)
  • another part (SCL) may be a connection electrode or a connection signal line (SCL).
  • the first insulating layer (10) may be disposed on a buffer layer (BFL).
  • the first insulating layer (10) may overlap a plurality of pixels in common and cover semiconductor patterns (SC, AL, DR, SCL).
  • the first insulating layer (10) may be an inorganic layer and/or an organic layer, and may have a single-layer or multi-layer structure.
  • the first insulating layer (10) may include at least one of aluminum oxide, titanium oxide, silicon oxide, silicon nitride, silicon oxynitride, zirconium oxide, and hafnium oxide.
  • the first insulating layer (10) may be a single-layer silicon oxide layer.
  • the insulating layer of the circuit layer (120) described below may be an inorganic layer and/or an organic layer, and may have a single-layer or multi-layer structure.
  • the inorganic layer may include at least one of the above-described materials, but is not limited thereto.
  • the gate (GT) of the transistor (100PC) is disposed on the first insulating layer (10).
  • the gate (GT) may be a part of a metal pattern.
  • the gate (GT) overlaps the active area (AL).
  • the gate (GT) may function as a mask.
  • the second insulating layer (20) is disposed on the first insulating layer (10) and can cover the gate (GT).
  • the second insulating layer (20) can be commonly overlapped with pixels.
  • the second insulating layer (20) can be an inorganic layer and/or an organic layer, and can have a single-layer or multi-layer structure.
  • the second insulating layer (20) can include at least one of silicon oxide, silicon nitride, and silicon oxynitride.
  • the second insulating layer (20) can have a multi-layer structure including a silicon oxide layer and a silicon nitride layer.
  • the third insulating layer (30) may be disposed on the second insulating layer (20).
  • the third insulating layer (30) may have a single-layer or multi-layer structure.
  • the third insulating layer (30) may have a multi-layer structure including a silicon oxide layer and a silicon nitride layer.
  • the first connection electrode (CNE1) may be placed on the third insulating layer (30).
  • the first connection electrode (CNE1) may be connected to the connection signal line (SCL) through a contact hole (CNT-1) penetrating the first, second, and third insulating layers (10, 20, 30).
  • the fourth insulating layer (40) may be disposed on the third insulating layer (30).
  • the fourth insulating layer (40) may be a single-layer silicon oxide layer.
  • the fifth insulating layer (50) may be disposed on the fourth insulating layer (40).
  • the fifth insulating layer (50) may be an organic layer.
  • the second connection electrode (CNE2) may be placed on the fifth insulating layer (50).
  • the second connection electrode (CNE2) may be connected to the first connection electrode (CNE1) through a contact hole (CNT-2) penetrating the fourth insulating layer (40) and the fifth insulating layer (50).
  • the sixth insulating layer (60) is placed on the fifth insulating layer (50) and can cover the second connection electrode (CNE2).
  • the sixth insulating layer (60) may be an organic layer.
  • the light-emitting element layer (130) may be disposed on the circuit layer (120).
  • the light-emitting element layer (130) may include a light-emitting element (100PE).
  • the light-emitting element layer (130) may include an organic light-emitting material, an inorganic light-emitting material, an organic-inorganic light-emitting material, a quantum dot, a quantum rod, a micro LED, or a nano LED.
  • the light-emitting element (100PE) is described as an example of an organic light-emitting element, but is not particularly limited thereto.
  • the light-emitting element (100PE) may include a first electrode (AE), a light-emitting layer (EL), and a second electrode (CE).
  • the first electrode (AE) may be placed on the sixth insulating layer (60).
  • the first electrode (AE) may be connected to the second connection electrode (CNE2) through a contact hole (CNT-3) penetrating the sixth insulating layer (60).
  • the pixel defining film (70) is disposed on the sixth insulating layer (60) and can cover a portion of the first electrode (AE).
  • An opening (70-OP) is defined in the pixel defining film (70).
  • the opening (70-OP) of the pixel defining film (70) exposes at least a portion of the first electrode (AE).
  • the first display unit (DA1-F, see FIG. 1A) may include a light-emitting area (PXA) and a non-light-emitting area (NPXA) adjacent to the light-emitting area (PXA).
  • the non-light-emitting area (NPXA) may surround the light-emitting area (PXA).
  • the light-emitting area (PXA) is defined to correspond to a portion of the first electrode (AE) exposed by the opening (70-OP).
  • the light-emitting layer (EL) may be disposed on the first electrode (AE).
  • the light-emitting layer (EL) may be disposed in an area corresponding to the opening (70-OP). That is, the light-emitting layer (EL) may be formed separately for each pixel.
  • each of the light-emitting layers (EL) may emit light of at least one color among blue, red, and green.
  • the present invention is not limited thereto, and the light-emitting layer (EL) may be connected to the pixels and included in common. In this case, the light-emitting layer (EL) may provide blue light or white light.
  • the second electrode (CE) may be disposed on the light-emitting layer (EL).
  • the second electrode (CE) may have an integral shape and may be commonly included in a plurality of pixels.
  • a hole control layer may be disposed between the first electrode (AE) and the light emitting layer (EL).
  • the hole control layer may be commonly disposed in the light emitting area (PXA) and the non-light emitting area (NPXA).
  • the hole control layer may include a hole transport layer and may further include a hole injection layer.
  • An electron control layer may be disposed between the light emitting layer (EL) and the second electrode (CE).
  • the electron control layer may include an electron transport layer and may further include an electron injection layer.
  • the hole control layer and the electron control layer may be commonly formed in a plurality of pixels using an open mask or inkjet process.
  • the encapsulating layer (140) may be disposed on the light-emitting element layer (130).
  • the encapsulating layer (140) may include sequentially laminated inorganic layers, organic layers, and inorganic layers, but the layers constituting the encapsulating layer (140) are not limited thereto.
  • the inorganic layers may protect the light-emitting element layer (130) from moisture and oxygen, and the organic layers may protect the light-emitting element layer (130) from foreign substances such as dust particles.
  • the inorganic layers may include a silicon nitride layer, a silicon oxynitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • the organic layer may include an acrylic-based organic layer, but is not limited thereto.
  • the sensor layer (200) may include a sensor base layer (201), a first conductive layer (202), an intermediate insulating layer (203), a second conductive layer (204), and a cover insulating layer (205).
  • the sensor base layer (201) may be an inorganic layer including at least one of silicon nitride, silicon oxynitride, and silicon oxide.
  • the sensor base layer (201) may be an organic layer including an epoxy resin, an acrylic resin, or an imide-based resin.
  • the sensor base layer (201) may have a single-layer structure or a multi-layer structure laminated along the third direction (DR3).
  • At least one of the intermediate insulating layer (203) and the cover insulating layer (205) may include an inorganic film.
  • the inorganic film may include at least one of aluminum oxide, titanium oxide, silicon oxide, silicon nitride, silicon oxynitride, zirconium oxide, and hafnium oxide.
  • At least one of the intermediate insulating layer (203) and the cover insulating layer (205) may include an organic film.
  • the organic film may include at least one of an acrylic resin, a methacrylic resin, a polyisoprene, a vinyl resin, an epoxy resin, a urethane resin, a cellulose resin, a siloxane resin, a polyimide resin, a polyamide resin, and a perylene resin.
  • the four first coils may be referred to as the 1-1 coil (COL11), the 1-2 coil (COL12), the 1-3 coil (COL13), and the 1-4 coil (COL14), respectively, and the two coils arranged at the outermost ends (i.e., the 1-1 coil (COL11) and the 1-4 coil (COL14)) may be referred to as the first and second outermost coils, respectively.
  • the three second coils (COL21, COL22, COL23) may be referred to as the 2-1 coil (COL21), the 2-2 coil (COL22), and the 2-3 coil (COL23), respectively.
  • the coil (COL12) includes a second-first extension portion (EP21), a second-second extension portion (EP22), and a first-second connection portion (CP12).
  • the second-first extension portion (EP21) extends in the second direction (DR2), and the second-second extension portion (EP22) is spaced apart from the second-first extension portion (EP21) in the first direction (DR1).
  • the first-second connection portion (CP12) connects the second-first extension portion (EP21) and the second-second extension portion (EP22). That is, each of the first-first coil (COL11) and the first-second coil (COL12) may have an n-shape.
  • Each of the coils (COL21, COL22, COL23) includes a third extension portion (EP3), a fourth extension portion (EP4), and a second connection portion (CP21).
  • the third extension portion (EP3) extends in a second direction (DR2), and the fourth extension portion (EP4) is spaced apart from the third extension portion (EP3) in the first direction (DR1).
  • the second connection portion (CP21) connects the third extension portion (EP3) and the fourth extension portion (EP4).
  • the second connection portion (CP21) intersects the first-second extension portion (EP12) and the second-first extension portion (EP21).
  • Each of the second coils (COL21, COL22, COL23) may have an n-shape.
  • the first layer (301) is provided with contact holes (CNT31) for exposing the bridge portion (BRP), and the body portions (BDP) are connected to the bridge portions (BRP) through the contact holes (CNT31).
  • the bridge portions (BRP) overlap the first-second extension portion (EP12) and the second-first extension portion (EP21) on a plane, but may be arranged on different layers to be electrically insulated from each other.
  • the bridge portion (BRP) may be disposed within the sensor layer (200).
  • the lower conductive layer (300) includes a first layer (301) and body portions (BDP) disposed on the first layer (301), a first-second extension portion (EP12), and a second-first extension portion (EP21).
  • the sensor layer (200) includes a sensor base layer (201), a first conductive layer (202, see FIG. 7), an intermediate insulating layer (203), and a second conductive layer (204, see FIG. 7).
  • the bridge portion (BRP) When the bridge portion (BRP) is placed within the sensor layer (200), the bridge portion (BRP) can be formed by utilizing the first conductive layer (202), thereby simplifying the process.
  • the lower conductive layer (300) further includes connection pins (P1 to P6, MOP1, MOP2) connecting one end of the first coils (COL11, COL12, COL13, COL14) and one end of the second coils (COL21, COL22, COL23).
  • the connection pins (P1 to P6, MOP1, MOP2) include first to sixth connection pins (P1 to P6), and first and second outermost connection pins (MOP1, MOP2).
  • the first connection pin (P1) is connected to the 1-2 extension portion (EP12) and the 3rd extension portion (EP3)
  • the second connection pin (P2) is connected to the 2-1 extension portion (EP21) and the 4th extension portion (EP4).
  • the first outermost connection pin (MOP1) is connected to the 1-1 extension portion (EP11)
  • the second outermost connection pin (MOP2) is connected to the 4-2 extension portion (EP42) of the 1-4 coil (COL14).
  • the 1-1 coil (COL11) is the first outermost coil and the 1-4 coil (COL14) is the second outermost coil
  • the 1-1 extension portion (EP11) and the 1-2 extension portion (EP12) may be referred to as the 1-1 outermost extension portion and the 1-2 outermost extension portion, respectively.
  • the 4-1 extension portion and the 4-2 extension portion (EP42) of the 1-4 coil (COL14) may be referred to as the 2-1 outermost extension portion and the 2-2 outermost extension portion, respectively.
  • the first gap (d1) between the extension portion (EP11) and the first-second extension portion (EP12) may be equal to or different from the second gap (d2) between the second-first extension portion (EP21) and the second-second extension portion (EP22).
  • FIG. 8A illustrates an example where the first and second gaps (d1, d2) are equal to each other, but the first gap (d1) may be smaller than the second gap (d2).
  • the third gap (d3) between the third extension portion (EP3) and the fourth extension portion (EP4) may be equal to or different from the first gap (d1) and/or the second gap (d2).
  • FIG. 8A illustrates an example where the third gap (d3) is equal to the first and second gaps (d1, d2), but the third gap (d3) may be smaller than or larger than the first gap (d1) and/or the second gap (d2).
  • the number of connecting pins (P1 to P6, MOP1, MOP2) provided in the lower conductive layer (300) can be reduced overall.
  • the number of connecting pins (P1 to P6, MOP1, MOP2) is reduced, the number of elements connected to the lower conductive layer (300) and the size of the components can be reduced, and as a result, the configuration of the electronic device can be simplified.
  • the second and third connection pins (P2, P3) can be connected to the charging circuit (2CC) through the first and second switching circuits (2SE1, 2SE2).
  • first switching elements (ST1) only the first switching element (ST1) connected to the third connection pin (P3) can be turned on, and the first switching elements (ST1) connected to the remaining connection pins (P1 to P2, P4 to P6, MOP1, MOP2) can be turned off.
  • the first charging signal (SG1) output from the first terminal (OT1) of the charging circuit (2CC) can be provided to the third connection pin (P3) through the first switching element (ST1) connected to the third connection pin (P3).
  • the second switching elements (ST2) only the second switching element (ST2) connected to the second connection pin (P2) can be turned on, and the second switching elements (ST2) connected to the remaining connection pins (P1, P3 to P6, MOP1, MOP2) can be turned off. Accordingly, the second charging signal (SG2) output from the second terminal (OT2) of the charging circuit (2CC) can be provided to the second connection pin (P2) through the second switching element (ST2) connected to the second connection pin (P2).
  • each of the first charging signal (SG1a) and the second charging signal (SG2a) may be a square wave signal.
  • the second charging signal (SG2a) may be a reverse signal of the first charging signal (SG1a). Since the first and second charging signals (SG1a, SG2a) are reverse signals, a current path may be formed in the first-second coil (COL12). In addition, since the first charging signal (SG1a) and the second charging signal (SG2a) are square wave signals with reverse phases, the direction of the current path may change periodically.
  • the switching circuit (2SE3) includes a plurality of third switching elements (ST3) arranged between the sensor circuit (2SC) and the connection pins (P1 to P6, MOP1, MOP2).
  • the third switching elements (ST3) may be in a turn-off state. Thereafter, in the sensing driving mode (SDM), all of the third switching elements (ST3) may be turned on.
  • both of the first and second switching elements (ST1, ST2) may be turned off.
  • the direction of the current path flowing in the coils located on the left side of the pen (PN) and the direction of the current path flowing in the coils located on the right side may be opposite to each other. Therefore, the pen (PN) may exist between two connection pins with opposite current path directions. In this case, the charging coil of the next pen sensing frame may be selected as the coil connected to the two connection pins with opposite current path directions.
  • the lower conductive layer (300a) includes first x-axis coils (COL11, COL12, COL13, COL14), second x-axis coils (COL21, COL22, COL23), first y-axis coils (COL31, COL32, COL33) (or referred to as third coils) and second y-axis coils (COL41, COL42) (or referred to as fourth coils).
  • first x-axis coils (COL11, COL12, COL13, COL14) are provided and three second x-axis coils (COL21, COL22, COL23) are provided, but the number of first x-axis coils (COL11, COL12, COL13, COL14) and the number of second x-axis coils (COL21, COL22, COL23) are not particularly limited.
  • the first y-axis coils (COL31, COL32, COL33) are arranged to be spaced apart in the second direction (DR2), and the second y-axis coils (COL41, COL42) are arranged to be spaced apart in the second direction (DR2).
  • Each of the second y-axis coils (COL41, COL42) can intersect with two adjacent first y-axis coils.
  • the lower conductive layer (300a) further includes y-axis connection pins (YP1 to YP4, YMOP1, YMOP2) connecting the ends of the first y-axis coils (COL31, COL32, COL33) and the ends of the second y-axis coils (COL41, COL42).
  • the y-axis connection pins (YP1 to YP4, YMOP1, YMOP2) include seventh to tenth connection pins (YP1 to YP4), and third and fourth outermost connection pins (YMOP1, YMOP2).
  • the lower conductive layer (300b) includes first coils (COL11, COL12, COL13, COL14), second coils (COL21, COL22, COL23) and a dummy electrode.
  • the dummy electrode includes a plurality of dummy bar patterns (DBP1) extending in a second direction (DR2) and arranged in a first direction (DR1).
  • the plurality of dummy bar patterns (DBP1) are arranged in a space between the first and second coils (COL11 to COL14, COL21 to COL23) to improve the surface flatness of the lower conductive layer (300b). That is, by providing the dummy bar patterns (DBP1), the step difference caused by the first and second coils (COL11 to COL14, COL21 to COL23) on the surface of the lower conductive layer (300b) can be eliminated or reduced. The phenomenon of the visibility of the electronic device (1000) being deteriorated due to the surface step difference of the lower conductive layer (300b) can be prevented.
  • FIG. 13a exemplarily illustrates a structure in which the same number of dummy bar patterns (DBP1) are provided between the first-second extension portion (EP12) and the second-first extension portion (EP21), between the first-second extension portion (EP12) and the third extension portion (EP3), and between the second-first extension portion (EP21) and the fourth extension portion (EP4), but the present invention is not limited thereto.
  • DBP1 dummy bar patterns
  • At least one dummy bar pattern (e.g., four dummy bar patterns (DBP1)) is arranged between the extension portion (EP11) and the third extension portion (EP3).
  • the number of dummy bar patterns (DBP1) arranged between the 1-1 extension portion (EP11) and the third extension portion (EP3) may be different from the number of dummy bar patterns (DBP1) arranged between the 1-2 extension portion (EP12) and the third extension portion (EP3).
  • the dummy bar patterns (DBP1) may be arranged on the first layer (301, see FIG. 8b). That is, the dummy bar patterns (DBP1), the first-second extension portion (EP12), and the second-first extension portion (EP21) may be arranged on the same layer.
  • FIG. 13a illustrates an example of a structure in which a dummy electrode includes dummy bar patterns (DBP1), but the shape of the dummy electrode is not limited thereto and may be modified in various ways.
  • DBP1 dummy bar patterns
  • a dummy electrode (DDE) includes a plurality of dummy electrode patterns (DEPa) and at least one dummy bar pattern (DBPa).
  • the plurality of dummy electrode patterns (DEPa) and at least one dummy bar pattern (DBPa) are arranged in a space between the first and second coils (COL11 to COL14, COL21 to COL23) to improve the surface flatness of the lower conductive layer (300c).
  • Dummy electrode patterns (e.g., 11 dummy electrode patterns DEPa) arranged in the second direction (DR2) are arranged between the extension portion (EP12) and the second-first extension portion (EP21), between the first-second extension portion (EP12) and the third extension portion (EP3), and between the second-first extension portion (EP21) and the fourth extension portion (EP4).
  • Dummy electrode patterns DEPa arranged in two rows and one dummy bar pattern DBPa may be arranged between the first-first extension portion (EP11) and the third extension portion (EP3).
  • the lower conductive layer (300) may include an active area (EA) and an inactive area (NEA) adjacent to the active area (EA).
  • the active area (EA) may be an area substantially used for pen (PN) sensing, and the inactive area (NEA) may be an area substantially not used for pen sensing.
  • the inactive area (NEA) may be provided to surround the active area (EA).
  • the effective area (EA) may be an area corresponding to the first display portion (DA1-F) illustrated in FIG. 1A, and the non-effective area (NEA) may be an area corresponding to the first non-display portion (NDA1) illustrated in FIG. 1A.
  • the connecting pins (P1 to P6, MOP1, MOP2) do not overlap on the plane with the effective area (EA).
  • the connecting pins (P1 to P6, MOP1, MOP2) can be arranged in the non-effective area (NEA).
  • the connecting pins (P1 to P6, MOP1, MOP2) can be electrically connected to the sensor driver (200C) (see FIG. 6a) through a flexible circuit film attached to the non-effective area (NEA) of the lower conductive layer (300).
  • connection portions of the first x-axis coils (COL11 to COL14) and the connection portions of the second x-axis coils (COL21 to COL23) may not overlap with the effective area (EA) on a plane.
  • connection portions of the first y-axis coils (COL31 to COL33) and the connection portions of the second y-axis coils (COL41, COL42) may not overlap with the effective area (EA) on a plane.
  • a portion of a first outermost coil (COL11) adjacent to a first side (e.g., a left side) of an effective area (EA) among the first x-axis coils is disposed in a non-effective area (NEA).
  • a portion of a second outermost coil (COL14) adjacent to a second side (e.g., a right side) of an effective area (EA) among the first x-axis coils may overlap with the non-effective area (NEA).
  • a portion of a third outermost coil (COL31) adjacent to a third side (e.g., a lower side) of an effective area (EA) among the first y-axis coils may be disposed in a non-effective area (NEA), and a portion of a fourth outermost coil (COL33) adjacent to a fourth side (e.g., an upper side) of an effective area (EA) among the first y-axis coils may overlap with the non-effective area (NEA).
  • the x-axis connection pins (XP1 to XP6, XMOP1, XMOP2) and the y-axis connection pins (YP1 to YP4, YMOP1, YMOP2) do not overlap on the plane with the effective area (EA).
  • the x-axis connection pins (XP1 to XP6, XMOP1, XMOP2) and the y-axis connection pins (YP1 to YP4, YMOP1, YMOP2) can be arranged in the non-effective area (NEA).
  • Fig. 15 is a plan view showing a lower conductive layer (300d) according to one embodiment of the present invention.
  • the lower conductive layer (300d) includes first coils (COL1a, COL1b, COL1c, COL1d) and second coils (COL2a, COL2b, COL2c).
  • the first coils (COL1a, COL1b, COL1c, COL1d) are arranged to be spaced apart in the first direction (DR1)
  • the second coils (COL2a, COL2b, COL2c) are arranged to be spaced apart in the first direction (DR1).
  • Each of the second coils (COL2a, COL2b, COL2c) can intersect two adjacent first coils.
  • the 1-1 coil (COL1a) includes a 1-1 extension portion (EP11a), a 1-2 extension portion (EP12a), a 1-1 connection portion (CP11a), a 1-3 extension portion (EP11b), a 1-3 extension portion (EP12b), a 1-2 connection portion (CP11b), and a 1-3 connection portion (CP11c).
  • the 1-1 to 1-4 extension portions (EP11a, EP12a, EP11b, EP12b) extend in the second direction (DR2).
  • the 1-1 coil (COL1a) may have a loop shape wound by one or more turns.
  • the 1-1 coil (COL1a) may have a similar shape to the remaining 1-1 coils (COL1b, COL1c, COL1d). In this way, when the 1-1 coil (COL1a) has a loop shape wound more than once, the size of the current induced in the 1-1 coil (COL1a) can increase.
  • Fig. 16 is a plan view of a sensor layer (200) according to one embodiment of the present invention.
  • Fig. 17 is an enlarged plan view of one sensing unit (SU) according to one embodiment of the present invention.
  • Fig. 18a is a plan view illustrating a first conductive layer (202SU) of a sensing unit (SU) according to one embodiment of the present invention.
  • Fig. 18b is a plan view illustrating a second conductive layer (204SU) of a sensing unit (SU) according to one embodiment of the present invention.
  • Fig. 19 is a cross-sectional view of a sensor layer (200) according to one embodiment of the present invention taken along the line I-I' illustrated in Figs. 18a and 18b, respectively.
  • a sensor layer (200) may be defined with a sensing area (200A) and a peripheral area (200NA) adjacent to the sensing area (200A).
  • the sensor layer (200) may include a plurality of first electrodes (210), a plurality of second electrodes (220), a plurality of third electrodes (230), and a plurality of fourth electrodes (240) arranged in a sensing area (200A).
  • Each of the first electrodes (210) may intersect with the second electrodes (220).
  • Each of the first electrodes (210) may extend along the second direction (DR2), and the first electrodes (210) may be arranged to be spaced apart from each other in the first direction (DR1).
  • Each of the second electrodes (220) may extend along the first direction (DR1), and the second electrodes (220) may be arranged to be spaced apart from each other in the second direction (DR2).
  • a sensing unit (SU) of the sensor layer (200) may be an area where one first electrode (210) and one second electrode (220) intersect.
  • first electrodes (210) and ten second electrodes (220) are illustrated as examples, and 60 sensing units (SU) are illustrated as examples, but the number of first electrodes (210) and the number of second electrodes (220) are not limited thereto.
  • Each of the electrodes (220) may include second segmented electrodes (220dv1, 220dv2).
  • the second electrodes (220) may extend along the first direction (DR1) and be spaced apart from each other in the second direction (DR2).
  • the second segmented electrodes (220dv1, 220dv2) may have a shape that is symmetrical with respect to a line extending in the first direction (DR1).
  • Each of the electrodes (230) may extend along the second direction (DR2), and the third electrodes (230) may be arranged to be spaced apart from each other in the first direction (DR1).
  • each of the third electrodes (230) may include a plurality of first auxiliary electrodes (230s) connected in parallel.
  • the number of first auxiliary electrodes (230s) included in each of the third electrodes (230) may vary. For example, as the number of first auxiliary electrodes (230s) included in each of the third electrodes (230) increases, the resistance of each of the third electrodes (230) may decrease, thereby improving power efficiency and sensing sensitivity. Conversely, as the number of first auxiliary electrodes (230s) included in each of the third electrodes (230) decreases, the loop coil pattern formed using the third electrodes (230) may be implemented in more diverse forms.
  • one third electrode (230) includes two first auxiliary electrodes (230s), but this is not particularly limited.
  • the first auxiliary electrodes (230s) may be arranged in one-to-one correspondence with the first electrodes (210). Accordingly, one sensing unit (SU) may include a portion of one first auxiliary electrode (230s).
  • a coupling capacitor may be defined between one first electrode (210) and one first auxiliary electrode (230s).
  • the induced current generated during pen sensing may be transmitted from the first auxiliary electrode (230s) to the first electrode (210) through the coupling capacitor. That is, the first auxiliary electrode (230s) may play a role of complementing the signal transmitted from the first electrode (210) to the sensor driver (200C). Therefore, the greatest effect may be obtained when the phase of the signal induced in the first auxiliary electrode (230s) and the phase of the signal induced in the first electrode (210) are identical. Accordingly, the center of the second direction (DR2) of each of the first electrodes (210) and the center of the second direction (DR2) of each of the first auxiliary electrodes (230s) may overlap each other. Additionally, the center of the first direction (DR1) of each of the first electrodes (210) and the center of the first direction (DR1) of each of the first auxiliary electrodes (230s) may overlap each other.
  • one third electrode (230) may correspond to (or overlap) two first electrodes (210). Accordingly, the number of first electrodes (210) included in the sensor layer (200) may be greater than the number of third electrodes (230). For example, the number of first electrodes (210) may be equal to the product of the number of third electrodes (230) included in the sensor layer (200) and the number of first auxiliary electrodes (230s) included in each of the third electrodes (230). In FIG. 16, the number of first electrodes (210) may be six, the number of third electrodes (230) may be three, and the number of first auxiliary electrodes (230s) included in each of the third electrodes (230) may be two.
  • the meaning of different routing directions is that the connection positions of the electrodes and the trace lines are different.
  • the first connection position of the fourth trace line (240t2) electrically connected to the second auxiliary electrode (240s1) and the second connection position of the fourth trace line (240t2) electrically connected to the second auxiliary electrode (240s2) may be different.
  • the first connection position may be the left end with respect to the second auxiliary electrode (240s1), and the second connection position may be the right end of the second auxiliary electrode (240s2).
  • five second auxiliary electrodes (240s1) are electrically connected to each other, and five second auxiliary electrodes (240s2) are electrically connected to each other. That is, the area ratio of the two fourth electrodes (240) or the number ratio of the second auxiliary electrodes included in each of the two fourth electrodes (240) may have a ratio of 1 to 1. However, this is not particularly limited thereto. For example, the number of the second auxiliary electrodes (240s1) and the number of the second auxiliary electrodes (240s2) may be different from each other.
  • each of the fourth electrodes (240) when each of the fourth electrodes (240) includes second auxiliary electrodes (240s1 or 240s2) connected in parallel, the area of one fourth electrode may be increased. In addition, the resistance of each of the fourth electrodes (240) may be lowered, thereby improving the sensing sensitivity for the second input (3000, see FIG. 6A).
  • a coupling capacitor may be defined between one second electrode (220) and one second auxiliary electrode (240s1).
  • the induced current generated during pen sensing may be transmitted from the second auxiliary electrode (240s1) to the second electrode (220) through the coupling capacitor. That is, the second auxiliary electrode (240s1) may play a role of supplementing the signal transmitted from the second electrode (220) to the sensor driver (200C). Therefore, the greatest effect may be obtained when the phase of the signal induced in the second auxiliary electrode (240s1) and the phase of the signal induced in the second electrode (220) are identical.
  • the center of the first direction (DR1) of each of the second electrodes (220) and the center of the first direction (DR1) of each of the second auxiliary electrodes (240s1) may overlap with each other. Additionally, the center of the second direction (DR2) of each of the second electrodes (220) and the center of the second direction (DR2) of each of the second auxiliary electrodes (240s1) may overlap each other.
  • each of the first auxiliary electrodes (230s) included in the third electrode (230) may include a 3-1 pattern (231) and a 3-2 pattern (232).
  • the 3-1 pattern (231) and the 3-2 pattern (232) are disposed on different layers, and the 3-1 pattern (231) and the 3-2 pattern (232) may be electrically connected to each other through a second contact (CNb).
  • the 3-1 pattern (231) may be included in the first conductive layer (202SU), and the 3-2 pattern (232) may be included in the second conductive layer (204SU).
  • a portion of the third-first pattern (231) may overlap a portion of each of the first segmented electrodes (210dv1, 210dv2). Accordingly, a coupling capacitance may be provided (or formed) between the first electrode (210) and the third electrode (230).
  • each of the second auxiliary electrodes (240s1 or 240s2) included in the fourth electrode (240) may include a 4-1 pattern (241), a 4-2 pattern (242), and a 4-3 pattern (243).
  • the 4-2 pattern (242) and the 4-3 pattern (243) may be disposed on the same layer, and the 4-1 pattern (241) may be disposed on a different layer from the 4-2 pattern (242) and the 4-3 pattern (243).
  • the 4-1 pattern (241) and the 4-2 pattern (242) may be electrically connected to each other through a third contact (CNc), and the 4-1 pattern (241) and the 4-3 pattern (243) may be electrically connected to each other through a fourth contact (CNd).
  • the 4-2 pattern (242) and the 4-3 pattern (243) may be included in the first conductive layer (202SU), and the 4-1 pattern (241) may be included in the second conductive layer (204SU).
  • a portion of the 4-2 pattern (242) may overlap with the sensing pattern (221) of each of the second segmented electrodes (220dv1, 220dv2). Accordingly, a coupling capacitor may be defined (or provided, formed) between the second electrode (220) and the fourth electrode (240).
  • the first conductive layer (202SU) may further include dummy patterns (DMP).
  • DMP dummy patterns
  • Each of the dummy patterns (DMP) may be electrically floated or electrically grounded.
  • the dummy patterns (DMP) may be omitted. Since the dummy patterns (DMP) are arranged in empty spaces, the probability that specific patterns are visible due to external light reflection may be reduced. In other words, an electronic device (1000, see FIG. 1A) with improved visibility due to external light reflection may be provided.
  • the first trace lines (210t) may be electrically connected to the first electrodes (210) in a one-to-one correspondence, respectively.
  • Two first segmented electrodes (210dv1, 210dv1) included in one first electrode (210) may be connected to one first trace line among the first trace lines (210t).
  • Each of the first trace lines (210t) may include a plurality of branches for connecting to the two first segmented electrodes (210dv1, 210dv1).
  • the two first segmented electrodes (210dv1, 210dv1) may be connected to each other within the sensing region (200A).
  • the trace lines (220t) may be electrically connected to each of the second electrodes (220) in a one-to-one correspondence.
  • Two second segmented electrodes (220dv1, 220dv1) included in one second electrode (220) may be connected to one second trace line among the second trace lines (220t).
  • Each of the second trace lines (220t) may include a plurality of branches for connecting to the two second segmented electrodes (220dv1, 220dv2).
  • the two second segmented electrodes (220dv1, 220dv2) may be connected to each other within the sensing region (200A).
  • the sensor layer (200) may further include a third trace line (230rt1) arranged in a peripheral area (200NA), a plurality of third pads (PD3) connected to one end and the other end of the third trace line (230rt1), fourth trace lines (240t-1, 240t-2), and fourth pads (PD4) connected in one-to-one correspondence to the fourth trace lines (240t-1, 240t-2).
  • a third trace line (230rt1) arranged in a peripheral area (200NA)
  • PD3 third pads
  • fourth pads (PD4) connected in one-to-one correspondence to the fourth trace lines (240t-1, 240t-2).
  • the third trace line (230rt1) may include a first line portion (231t) extending along a first direction (DR1) and electrically connected to the third electrodes (230), a second line portion (232t) extending along a second direction (DR2) from a first end of the first line portion (231t), and a third line portion (233t) extending along the second direction (DR2) from a second end of the first line portion (231t).
  • the resistance of the second line portion (232t) and the resistance of the third line portion (233t) may each be substantially equal to the resistance of the third electrode of one of the third electrodes (230). Therefore, the second line portion (232t) and the third line portion (233t) may function as the third electrodes (230), and the same effect as if the third electrodes (230) were also disposed in the peripheral area (200NA) may be obtained.
  • either one of the second line portion (232t) and the third line portion (233t) or one of the third electrodes (230) may form a coil. Therefore, a pen located in an area adjacent to the peripheral area (200NA) may also be sufficiently charged by a loop including the second line portion (232t) or the third line portion (233t).
  • the trace lines (240t-1, 240t-2) may be spaced apart from each other with the sensing area (200A) therebetween.
  • the fourth trace line (240t-1) may be electrically connected to at least one second auxiliary electrode (240s1) among the second auxiliary electrodes (240s1). For example, one end of each of the second auxiliary electrodes (240s1) may be connected to the fourth trace line (240t-1).
  • the fourth trace line (240t-2) may be electrically connected to at least one second auxiliary electrode (240s2) among the second auxiliary electrodes (240s2). For example, one end of each of the second auxiliary electrodes (240s2) may be connected to the fourth trace line (240t-2).
  • the area occupied by the components included in the first electrode (210) and the second electrode (220) in the second conductive layer (204SU) within one sensing unit (SU) may be larger than the area occupied by the components included in the third electrode (230) and the fourth electrode (240).
  • the change in capacitance due to the first input (2000, see FIG. 6A) may be larger as the distance becomes closer. Accordingly, the components for detecting the first input (2000, see FIG. 6A) may be arranged in a larger area in a layer relatively adjacent to the surface of the electronic device (1000, see FIG. 1A). As a result, touch performance may be improved.
  • each of the first to fourth electrodes (210, 220, 230, 240) is divided and arranged on two conductive layers (202SU, 204SU) is exemplarily illustrated, but the present invention is not particularly limited thereto.
  • the first to fourth electrodes (210, 220, 230, 240) may be divided and arranged on three or four conductive layers.
  • Each of the second auxiliary electrodes (240S) included in the electrode group (240G) may include a plurality of second sensing patterns (241a) and a plurality of second bridge patterns (242a).
  • the second sensing patterns (241a) are spaced apart in the first direction (DR1), and the second bridge patterns (242a) extend in the first direction (DR1) and may be electrically connected to the second sensing patterns (241a) through a second contact (CNb1).
  • FIGS. 20A and 20B illustrate an example in which two adjacent second sensing patterns (241a) are electrically connected to each other by two second bridge patterns (242a), the present invention is not particularly limited thereto.
  • two adjacent second sensing patterns (241a) may be electrically connected to each other by one second bridge pattern (242a), or may be electrically connected to each other by three or more second bridge patterns (242a).
  • the area occupied by the components included in the first electrode group (210G) and the second electrode group (220G) in the second conductive layer (204SU) within one sensing unit (SU) may be larger than the area occupied by the components included in the third electrode group (230G) and the fourth electrode group (240G).
  • the change in capacitance due to the first input (2000, see FIG. 6A) may be larger as the distance becomes closer. Accordingly, the components for detecting the first input (2000, see FIG. 6A) may be arranged in a larger area in a layer relatively adjacent to the surface of the electronic device (1000, see FIG. 6A). As a result, touch performance may be improved.
  • Fig. 21a is an enlarged plan view of area AA' shown in Fig. 18a.
  • Fig. 21b is an enlarged plan view of area BB' shown in Fig. 18b.
  • Fig. 22 is an enlarged plan view of one sensing unit (SUa) according to one embodiment of the present invention.
  • Fig. 23a is a plan view illustrating a first conductive layer (202SUa) of the sensing unit (SUa) according to one embodiment of the present invention.
  • Fig. 23b is a plan view illustrating a second conductive layer (204SUa) of the sensing unit (SUa) according to one embodiment of the present invention.
  • the sensor driving unit (200C) when the second input (3000) is sensed in the second operation mode (DMD2), the sensor driving unit (200C) can be switched to the third operation mode (DMD3).
  • the sensor driving unit (200C) when the first input (2000) is released (or not detected) in the second operation mode (DMD2), the sensor driving unit (200C) can be switched to the first operation mode (DMD1).
  • the sensor driving unit (200C) can be switched to the first operation mode (DMD1).

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Abstract

본 발명의 전자 장치는, 표시층, 상기 표시층 위에 배치된 센서층, 및 상기 센서층 아래에 배치된 하부 도전층을 포함한다. 상기 하부 도전층은, 제1 방향으로 이격되어 배치된 제1 코일들, 상기 제1 방향으로 이격되어 배치되고, 각각이 서로 인접한 2개의 제1 코일과 교차하는 제2 코일들, 및 상기 제1 코일들의 끝단들과 상기 제2 코일들의 끝단들을 연결하는 연결 핀들을 포함한다.

Description

전자 장치
본 발명은 펜에 의한 입력을 센싱할 수 있는 전자 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 노트북, 내비게이션, 게임기 등과 같은 멀티미디어 전자 장치들은 영상을 표시하기 위한 표시 장치를 포함한다. 전자 장치들은 버튼, 키보드, 마우스 등의 통상적인 입력 방식 외에 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력 방식을 제공할 수 있는 센서층(또는, 입력 센서)을 포함할 수 있다. 센서층은 사용자의 터치나 압력을 센싱할 수 있다. 한편 필기구를 이용한 정보 입력이 익숙한 사용자 또는 특정 응용 프로그램(예를 들면, 스케치 또는 드로잉을 위한 응용 프로그램)을 위한 세밀한 터치 입력을 위한 펜의 사용 요구가 증가하고 있다.
본 발명의 목적은 펜에 의한 입력을 센싱할 수 있는 전자 장치를 제공하는 것이다.
본 발명에 따른 전자 장치는 표시층, 상기 표시층 위에 배치된 센서층 및 상기 센서층 아래에 배치된 하부 도전층을 포함한다. 상기 하부 도전층은, 제1 방향으로 이격되어 배치된 제1 코일들, 상기 제1 방향으로 이격되어 배치되고, 각각이 서로 인접한 2개의 제1 코일과 교차하는 제2 코일들, 및 상기 제1 코일들의 끝단들과 상기 제2 코일들의 끝단들을 연결하는 연결 핀을 포함한다.
본 발명에 따른 전자 장치는 표시층, 상기 표시층 위에 배치된 센서층, 상기 센서층 아래에 배치된 하부 도전층, 및 상기 센서층 및 상기 하부 도전층을 구동하며, 펜 센싱 모드로 동작하도록 구성된 센서 구동부를 포함한다.
상기 하부 도전층은, 제1 방향으로 이격되어 배치된 제1 코일들, 상기 제1 방향으로 이격되어 배치되고, 각각이 서로 인접한 2개의 제1 코일과 교차하는 제2 코일들, 및 상기 제1 코일들의 끝단들과 상기 제2 코일들의 끈단들을 연결하는 연결 핀을 포함하며, 상기 펜 센싱 모드는, 상기 센서층을 이용하여 펜의 입력을 센싱하는 센싱 구동 모드, 및 상기 하부 도전층을 이용하여 상기 펜을 충전하는 충전 구동 모드를 포함한다.
본 발명의 실시 예에 따르면, 하부 도전층에 2개의 코일을 중첩되게 배치하고, 하나의 연결 핀을 2개의 코일에 공통적으로 연결시킴으로써, 하부 도전층에 구비되는 연결 핀들의 개수를 전체적으로 감소시킬 수 있다.
또한, 연결 핀들의 개수가 감소함에 따라 하부 도전층에 연결되는 소자들의 개수 및 부품의 사이즈 등이 감소할 수 있고, 그 결과 전자 장치의 구성을 간소화시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 전자 장치의 배면 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 전자 장치의 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 개략적인 단면도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 전자 장치의 동작을 설명하기 위한 도면들이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 하부 도전층을 개략적으로 도시한 평면도이다.
도 8b는 도 8a에 도시된 제1 부분의 단면도이다.
도 8c는 본 발명의 일 실시예에 따른 하부 도전층 및 센서층의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 펜 센싱 모드의 동작을 나타낸 도면이다.
도 10a는 도 9에 도시된 충전 구동 모드로 동작하는 하부 도전층을 설명하기 위한 도면이다.
도 10b는 본 발명의 일 실시예에 따른 제1 신호 및 제2 신호의 파형을 도시한 그래프들이다.
도 10c는 본 발명의 일 실시예에 따른 제1 신호 및 제2 신호의 파형을 도시한 그래프들이다.
도 11은 도 9에 도시된 센싱 구동 모드로 동작하는 하부 도전층을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 하부 도전층을 개략적으로 도시한 평면도이다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 하부 도전층을 개략적으로 도시한 평면도들이다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 하부 도전층의 유효 영역과 비유효 영역을 나타낸 평면도들이다.
도 15는 본 발명의 일 실시예에 따른 하부 도전층을 나타낸 평면도이다.
도 16은 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 17은 본 발명의 일 실시예에 따른 하나의 센싱 유닛을 확대하여 도시한 평면도이다.
도 18a는 본 발명의 일 실시예에 따른 센싱 유닛의 제1 도전층을 도시한 평면도이다.
도 18b는 본 발명의 일 실시예에 따른 센싱 유닛의 제2 도전층을 도시한 평면도이다.
도 19는 도 18a 및 도 18b에 각각 도시된 I-I' 라인을 따라 절단한 본 발명의 일 실시예에 따른 센서층의 단면도이다.
도 20a는 본 발명의 일 실시예에 따른 센싱 유닛의 제1 도전층을 도시한 평면도이다.
도 20b는 본 발명의 일 실시예에 따른 센싱 유닛의 제2 도전층을 도시한 평면도이다.
도 20c는 도 20a 및 도 20b에 각각 도시된 II-II' 라인을 따라 절단한 본 발명의 일 실시예에 따른 센서층의 단면도이다.
도 21a는 도 18a에 도시된 AA' 영역을 확대한 평면도이다.
도 21b는 도 18b에 도시된 BB' 영역을 확대한 평면도이다.
도 22는 본 발명의 일 실시예에 따른 하나의 센싱 유닛을 확대하여 도시한 평면도이다.
도 23a는 본 발명의 일 실시예에 따른 센싱 유닛의 제1 도전층을 도시한 평면도이다.
도 23b는 본 발명의 일 실시예에 따른 센싱 유닛의 제2 도전층을 도시한 평면도이다.
도 24는 본 발명의 일 실시예에 따른 센서 구동부의 동작을 나타낸 도면이다.
도 25는 본 발명의 일 실시예에 따른 센서 구동부의 동작을 나타낸 도면이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “상에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치(1000)의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 전자 장치(1000)의 배면 사시도이다.
도 1a 및 도 1b를 참조하면, 전자 장치(1000)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 전자 장치(1000)는 영상을 표시하며, 외부에서 인가되는 입력들을 센싱할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 펜(PN), 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
전자 장치(1000)는 제1 표시 패널(DP1) 및 제2 표시 패널(DP2)을 포함할 수 있다. 제1 표시 패널(DP1)과 제2 표시 패널(DP2)은 서로 분리된 별개의 패널일 수 있다. 제1 표시 패널(DP1)은 주 표시 패널, 제2 표시 패널(DP2)은 보조 표시 패널 또는 외부 표시 패널로 지칭될 수 있다.
제1 표시 패널(DP1)은 제1 표시부(DA1-F)(또는 표시 영역이라 지칭됨) 및 제1 표시부(DA1-F)를 감싸는 제1 비표시부(NDA1) (또는 비표시 영역이라 지칭됨)를 포함한다. 제2 표시 패널(DP2)은 제2 표시부(DA2-F) 및 제2 표시부(DA2-F)를 감싸는 제2 비표시부(NDA2)를 포함한다. 제2 표시 패널(DP2)의 면적은 제1 표시 패널(DP1)의 면적보다 작을 수 있다. 제1 표시 패널(DP1) 및 제2 표시 패널(DP2)의 사이즈에 대응하여, 제1 표시부(DA1-F)의 면적은 제2 표시부(DA2-F)의 면적보다 클 수 있다.
전자 장치(1000)가 언폴딩된 상태에서, 제1 표시부(DA1-F)는 제1 방향(DR1) 및 제2 방향(DR2)과 실질적으로 나란한 평면을 가질 수 있다. 전자 장치(1000)의 두께 방향은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제3 방향(DR3)과 나란할 수 있다. 따라서, 전자 장치(1000)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다.
제1 표시 패널(DP1) 또는 제1 표시부(DA1-F)는 폴딩 및 언폴딩되는 폴딩 영역(FA), 폴딩 영역(FA)을 사이에 두고 이격된 복수의 비폴딩 영역들(NFA1, NFA2)을 포함할 수 있다. 제2 표시 패널(DP2)은 복수의 비폴딩 영역들(NFA1, NFA2) 중 어느 하나와 중첩할 수 있다. 예를 들어, 제2 표시 패널(DP2)은 제1 비폴딩 영역(NFA1)과 중첩할 수 있다.
제1 표시 패널(DP1)의 일부분, 예를 들어, 제1 비폴딩 영역(NFA1)에서 표시되는 제1 영상(IM1a)의 표시 방향과 제2 표시 패널(DP2)에서 표시되는 제2 영상(IM2a)의 표시 방향은 정반대 방향일 수 있다. 예를 들어, 제1 영상(IM1a)은 제3 방향(DR3)으로 표시되고, 제2 영상(IM2a)은 제3 방향(DR3)과 정반대 방향인 제4 방향(DR4)으로 표시될 수 있다.
본 발명의 일 실시예에서, 폴딩 영역(FA)은 전자 장치(1000)의 장변과 나란한 방향, 예를 들어, 제2 방향(DR2)과 나란한 방향을 따라 연장되는 폴딩축을 기준으로 휘어질 수 있다. 전자 장치(1000)가 폴딩된 상태에서 폴딩 영역(FA)은 소정의 곡률 및 곡률반경을 갖는다. 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)은 서로 마주보고, 전자 장치(1000)는 제1 표시부(DA1-F)는 외부에 노출되지 않도록 인-폴딩(inner-folding)될 수 있다.
본 발명의 일 실시예에서 전자 장치(1000)는 제1 표시부(DA1-F)가 외부에 노출되도록 아웃-폴딩(outer-folding)될 수 있다. 본 발명의 일 실시예에서 전자 장치(1000)는 펼쳐진 상태에서 인-폴딩 또는 아웃-폴딩이 모두 가능할 수 있으나 이에 제한되지 않는다.
도 1a에서는 전자 장치(1000)에 하나의 폴딩 영역(FA) 이 정의된 것을 예로 들어 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 전자 장치(1000)에는 복수의 폴딩축들 및 이에 대응하는 복수의 폴딩 영역들이 정의되고, 전자 장치(1000)는 복수의 폴딩 영역들 각각에서 펼쳐진 상태에서 인-폴딩 또는 아웃-폴딩될 수 있다.
본 발명의 일 실시예에 따르면, 제1 표시 패널(DP1) 및 제2 표시 패널(DP2) 중 적어도 하나는 디지타이저를 포함하지 않더라도 펜(PN)에 의한 입력을 센싱할 수 있다. 따라서, 펜(PN)을 센싱하기 위한 디지타이저가 생략되므로, 디지타이저 추가에 따른 전자 장치(1000)의 두께 증가, 무게 증가, 및 유연성 저하가 발생되지 않을 수 있다. 따라서, 제1 표시 패널(DP1)뿐만 아니라 제2 표시 패널(DP2)도 펜(PN)을 센싱할 수 있도록 설계될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전자 장치(1000-1)의 사시도이다. 도 3은 본 발명의 일 실시예에 따른 전자 장치(1000-2)의 사시도이다.
도 2에서는 전자 장치(1000-1)가 휴대폰인 것을 예시적으로 도시하였으며, 전자 장치(1000-1)는 표시 패널(DP)을 포함할 수 있다. 도 3에서는 전자 장치(1000-2)가 노트북인 것을 예시적으로 도시하였으며, 전자 장치(1000-2)는 표시 패널(DP)을 포함할 수 있다.
본 발명의 일 실시예에서, 표시 패널(DP)은 외부에서 인가되는 입력들을 센싱할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 펜(PN, 도 1a 참조), 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 표시 패널(DP)은 디지타이저를 포함하지 않더라도 펜(PN)에 의한 입력을 센싱할 수 있다. 따라서, 펜(PN)을 센싱하기 위한 디지타이저가 생략되므로, 디지타이저 추가에 따른 전자 장치(1000-1 또는 1000-2)의 두께 증가 및 무게 증가가 발생되지 않을 수 있다.
도 1a에서는 폴더블 타입의 전자 장치(1000)를 예시적으로 도시하였으며, 도 2에서는 바 타입의 전자 장치(1000-1)를 예시적으로 도시하였으나, 이하 설명되는 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 이하 설명되는 설명들은 롤러블 타입의 전자 장치, 슬라이더블 타입의 전자 장치, 스트레쳐블 타입의 전자 장치 등 다양한 전자 장치에 적용될 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 전자 장치(1000)의 단면도들이다. 도 4a 내지 도 4d에 도시된 단면도들은 도 1a에 도시된 전자 장치(1000)의 제1 표시 패널(DP1)을 포함하는 전자 장치(1000)의 일부분을 도시한 단면도들일 수 있다.
도 4a를 참조하면, 전자 장치(1000)는 제1 표시 패널(DP1), 상부 기능층들, 및 하부 기능층들을 포함할 수 있다. 상부 기능층들은 제1 표시 패널(DP1)의 상부에 배치된 구성들을 포함하며, 하부 기능층들은 제1 표시 패널(DP1)의 하부에 배치된 구성들을 포함할 수 있다.
제1 표시 패널(DP1)은 영상을 생성하고, 외부에서 인가되는 입력을 센싱하는 구성일 수 있다. 예를 들어, 제1 표시 패널(DP1)은 표시층(100, 도 5 참조) 및 센서층(200, 도 5 참조)을 포함할 수 있다.
상부 기능층들은 보호층(PL), 윈도우(WD), 충격 흡수층(DL), 제1 내지 제3 접착층들(PSA1, PSA2, PSA3)을 포함할 수 있다. 상부 기능층들에 포함된 구성 요소들은 상술된 구성 요소들에 제한되는 것은 아니다. 상술된 구성 요소들 중 적어도 일부가 생략될 수도 있으며, 다른 구성 요소들이 추가될 수도 있다.
보호층(PL)은 보호층(PL) 아래에 배치된 구성들을 보호할 수 있다. 보호층(PL)의 두께는 60 마이크로미터 내지 70 마이크로미터, 예를 들어 65 마이크로미터일 수 있으나, 보호층(PL)의 두께가 이에 제한되는 것은 아니다.
보호층(PL)에는 내약품, 내마모 등의 특성을 향상시키 위해 하드 코팅층, 지문 방지층 등이 추가로 제공될 수 있다. 예를 들어, 하드 코팅층은 전자 장치(1000)의 사용 특성을 향상시키기 위한 기능층으로, 보호층(PL) 위에 코팅되어 제공될 수 있다. 예를 들어, 하드 코팅층에 의해 지문 방지 특성, 오염 방지 특성, 스크래치 방지 특성 등이 향상될 수 있다. 예를 들어, 하드 코팅층의 두께는 5 마이크로미터일 수 있으나, 이에 특별히 제한되는 것은 아니다.
윈도우(WD)는 보호층(PL) 아래에 배치될 수 있다. 윈도우(WD)와 보호층(PL) 사이에는 제1 접착층(PSA1)이 배치될 수 있다. 제1 접착층(PSA1)의 두께는 30 마이크로미터 내지 40 마이크로미터, 예를 들어, 35 마이크로미터일 수 있으나, 제1 접착층(PSA1)의 두께가 이에 제한되는 것은 아니다. 본 발명의 일 실시예에서, 제1 접착층(PSA1)과 보호층(PL) 사이에는 베젤 패턴이 배치될 수 있다.
윈도우(WD)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WD)는 유리 기판 또는 합성수지 필름을 포함할 수 있다. 윈도우(WD)는 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(WD)는 접착제로 결합된 복수의 합성수지 필름을 포함하거나, 접착제로 결합된 유리 기판과 합성수지 필름을 포함할 수 있다. 윈도우(WD)가 유리 기판인 경우, 윈도우(WD)의 두께는 80 마이크로미터이하일 수 있으며, 예를 들어, 30 마이크로미터일 수 있으나, 윈도우(WD)의 두께가 이에 제한되는 것은 아니다.
충격 흡수층(DL)은 윈도우(WD) 아래에 배치될 수 있다. 윈도우(WD)와 충격 흡수층(DL) 사이에는 제2 접착층(PSA2)이 배치될 수 있다. 제2 접착층(PSA2)의 두께는 70 마이크로미터 내지 80 마이크로미터, 예를 들어, 75 마이크로미터일 수 있으나, 제2 접착층(PSA2)의 두께가 이에 제한되는 것은 아니다.
충격 흡수층(DL)은 제1 표시 패널(DP1)을 향해 인가되는 충격을 흡수하여, 제1 표시 패널(DP1)을 보호할 수 있다. 충격 흡수층(DL)은 연신 필름 형태로 제조될 수 있다. 예를 들어, 충격 흡수층(DL)은 가요성 플라스틱 물질을 포함할 수 있다. 가요성 플라스틱 물질은 합성 수지 필름으로 정의될 수 있다. 예를 들어, 충격 흡수층(DL)은 폴리 이미드 또는 폴리에틸렌 테레프탈레이트와 같은 가요성 플라스틱 물질을 포함할 수 있다. 충격 흡수층(DL)의 두께는 18 마이크로미터 내지 28 마이크로미터, 예를 들어, 23 마이크로미터 일 수 있으나, 충격 흡수층(DL)의 두께가 이에 제한되는 것은 아니다. 본 발명의 일 실시예에서, 충격 흡수층(DL)은 생략될 수도 있다.
충격 흡수층(DL)과 제1 표시 패널(DP1) 사이에는 제3 접착층(PSA3)이 배치될 수 있다. 제3 접착층(PSA3)의 두께는 45 마이크로미터 내지 55 마이크로미터, 예를 들어, 50 마이크로미터일 수 있으나, 제3 접착층(PSA3)의 두께가 이에 제한되는 것은 아니다.
하부 기능층들은 보호 필름(PF), 하부 도전층(300), 플레이트(PLT), 커버층(CVL), 차폐층(MMP), 하부 시트(CUS), 절연 필름(PET), 단차 보상 부재들(ARS1, ARS2, ARS3), 및 제4 내지 제6 접착층들(PSA4, PSA5, PSA6)을 포함할 수 있다. 하부 기능층들에 포함된 구성 요소들은 상술된 구성 요소들에 제한되는 것은 아니다. 상술된 구성 요소들 중 적어도 일부가 생략될 수도 있으며, 다른 구성 요소들이 추가될 수도 있다.
보호 필름(PF)은 제1 표시 패널(DP1)의 배면에 제4 접착층(PSA4)을 통해 결합될 수 있다. 제4 접착층(PSA4)의 두께는 20 마이크로미터 내지 30 마이크로미터, 예를 들어, 25 마이크로미터일 수 있으나, 제4 접착층(PSA4)의 두께가 이에 제한되는 것은 아니다.
보호 필름(PF)은 제1 표시 패널(DP1)의 제조 공정 중에 제1 표시 패널(DP1)의 배면에 스크래치가 발생하는 것을 방지할 수 있다. 보호 필름(PF)은 유색의 폴리이미드 필름일 수 있다. 예를 들어, 보호 필름(PF)은 불투명한 황색 필름일 수 있으나, 이에 제한되는 것은 아니다. 보호 필름(PF)의 두께는 45 마이크로미터 내지 55 마이크로미터, 예를 들어, 50 마이크로미터일 수 있으나, 보호 필름(PF)의 두께가 이에 제한되는 것은 아니다.
플레이트(PLT)는 보호 필름(PF) 아래에 배치될 수 있다. 플레이트(PLT)와 보호 필름(PF) 사이에는 제5 접착층(PSA5)이 배치될 수 있다. 제5 접착층(PSA5)의 두께는 11 마이크로미터 내지 21 마이크로미터, 예를 들어, 16 마이크로미터일 수 있으나, 제5 접착층(PSA5)의 두께가 이에 제한되는 것은 아니다.
플레이트(PLT)는 탄소섬유강화플라스틱(carbon fiber　reinforced plastic,　CFRP), 금속 또는 금속 합금을 포함할 수 있다. 플레이트(PLT)는 상부에 배치된 구성들을 지지할 수 있다. 플레이트(PLT)의 일부분에는 개구들(P-H)이 정의(형성 또는 제공)될 수 있다. 예를 들어, 플레이트(PLT)는 플레이트(PLT)의 상면에서 하면을 관통하는 형상을 가진 개구들(P-H)을 포함할 수 있다. 개구들(P-H)은 폴딩 영역(FA)과 중첩하는 영역에 정의될 수 있다. 평면 상에서, 예를 들어, 제3 방향(DR3) 또는 플레이트(PLT)의 두께 방향에서 보았을 때, 개구들(P-H)은 폴딩 영역(FA)과 중첩할 수 있다. 개구들(P-H)에 의해 플레이트(PLT)의 일부분의 형상이 보다 용이하게 변형될 수 있다. 플레이트(PLT)의 두께는 160 마이크로미터 내지 180 마이크로미터, 예를 들어, 170 마이크로미터일 수 있으나, 플레이트(PLT)의 두께가 이에 제한되는 것은 아니다.
하부 도전층(300)은 제1 표시 패널(DP1)의 하부 및 차폐층(MMP)의 상부에 배치될 수 있다. 일 실시예에서, 하부 도전층(300)은 플레이트(PLT)의 상부면(U_PLT) 상에 배치될 수 있다. 하부 도전층(300)은 패터닝 된 전극들(또는 코일이라 지칭됨) 및/또는 배선들을 포함할 수 있다. 하부 도전층(300)은 제1 표시 패널(DP1)에 포함된 센서층(200, 도 5 참조)과 함께 센서 모듈(SM, 도 6a 내지 도 6c 참조)을 구성할 수 있다. 이에 관한 자세한 설명은 후술한다. 도시하지 않았으나, 하부 기능층들은 하부 도전층(300) 및 플레이트(PLT) 사이에 배치되는 절연층을 더 포함할 수도 있다. 도시하지 않았으나, 하부 기능층들은 하부 도전층(300)을 커버하는 절연층을 더 포함할 수도 있다.
커버층(CVL)은 플레이트(PLT)에 부착될 수 있다. 커버층(CVL)은 플레이트(PLT)의 개구들(P-H)을 커버할 수 있다. 따라서, 커버층(CVL)은 개구들(P-H)로 이물이 유입되는 것을 방지할 수 있다. 커버층(CVL)은 열가소성 폴리우레탄을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다. 커버층(CVL)의 두께는 11 마이크로미터 내지 21 마이크로미터, 예를 들어, 16 마이크로미터일 수 있으나, 커버층(CVL)의 두께가 이에 제한되는 것은 아니다.
차폐층(MMP)은 플레이트(PLT) 및 커버층(CVL) 아래에 배치될 수 있다. 제6 접착층(PSA6)은 차폐층(MMP)과 플레이트(PLT) 사이에 배치될 수 있다. 제6 접착층(PSA6)의 두께는 15 마이크로미터 내지 25 마이크로미터, 예를 들어, 20 마이크로미터일 수 있으나, 제6 접착층(PSA6)의 두께가 이에 제한되는 것은 아니다.
차폐층(MMP)은 자성금속분말(Magnetic Metal Powder)을 포함할 수 있다. 차폐층(MMP)은 페라이트 시트, 자성금속분말층, 자성층, 자기회로층, 또는 자로층(magnetic path layer)으로 지칭될 수 있다. 차폐층(MMP)은 제1 표시 패널(DP1)을 투과한 자기장을 차폐할 수 있다. 예를 들어, 차폐층(MMP)은 투과된 자기장의 방향을 다른 방향으로 유도하는 역할을 할 수 있다. 따라서, 차폐층(MMP)에 도달된 자기장은 외부, 예를 들어, 차폐층(MMP)의 하부로 누설되지 않고 차폐될 수 있다. 차폐층(MMP)의 두께는 53 마이크로미터 내지 63 마이크로미터, 예를 들어, 58 마이크로미터일 수 있으나, 차폐층(MMP)의 두께가 이에 제한되는 것은 아니다.
하부 시트(CUS)는 차폐층(MMP) 아래에 배치될 수 있다. 하부 시트(CUS)는 자기장을 차폐층(MMP)을 향해 반사하는 역할을 하는 시트일 수 있다. 하부 시트(CUS)는 금속 또는 금속 합금을 포함할 수 있으며, 예를 들어, 하부 시트(CUS)는 알루미늄, 구리, 또는 구리합금을 포함할 수 있다. 하부 시트(CUS)의 두께는 15 마이크로미터 내지 25 마이크로미터, 예를 들어, 20 마이크로미터일 수 있으나, 하부 시트(CUS)의 두께가 이에 제한되는 것은 아니다.
절연 필름(PET)은 하부 시트(CUS) 아래에 배치될 수 있다. 절연 필름(PET)은 폴리에틸렌 테레프탈레이트를 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다. 절연 필름(PET)은 정전기의 유입을 방지할 수 있다. 예를 들어, 절연 필름(PET)은 절연 필름(PET) 상에 배치된 부재들과 절연 필름(PET) 하부에 배치된 부재들 사이의 전기적 간섭이 발생하는 것을 방지할 수 있다. 절연 필름(PET)의 두께는 3 마이크로미터 내지 9 마이크로미터, 예를 들어, 6 마이크로미터일 수 있으나, 절연 필름(PET)의 두께가 이에 제한되는 것은 아니다.
단차 보상 부재들(ARS1, ARS2, ARS3)은 절연 필름(PET)에 부착된 제1 단차 보상 부재(ARS1), 차폐층(MMP)에 부착된 제2 단차 보상 부재(ARS2), 및 차폐층(MMP)에 부착된 제3 단차 보상 부재(ARS3)를 포함할 수 있다. 제1 내지 제3 단차 보상 부재들(ARS1, ARS2, ARS3) 각각의 두께는 제품 구조 또는 구성 요소 배치 관계에 따라 다양하게 설정될 수 있다. 예를 들어, 제1 단차 보상 부재(ARS1)의 두께는 90 마이크로미터, 제2 단차 보상 부재(ARS2)의 두께는 87 마이크로미터, 제3 단차 보상 부재(ARS3)의 두께는 87 마이크로미터일 수 있으나, 이에 특별히 제한되는 것은 아니다.
또한, 본 발명의 일 실시예에서, 제6 접착층(PSA6), 차폐층(MMP), 하부 시트(CUS), 및 절연 필름(PET) 각각은 폴딩 영역(FA)과 중첩하는 부분에서 분리된 구조를 가질 수 있다. 예를 들어, 제6 접착층(PSA6), 차폐층(MMP), 하부 시트(CUS), 및 절연 필름(PET) 각각은 폴딩 영역(FA)과 중첩하는 부분에서 소정의 갭을 두고 이격된 두 개의 구성들로 분할될 수 있다. 상기 갭은 0.6mm 내지 1.7mm일 수 있으나, 이에 특별히 제한되는 것은 아니다.
도 4b를 참조하면, 일 실시예에 따른 하부 도전층(300)은 플레이트(PLT)의 하부면(L_PLT) 상에 배치될 수 있다. 도시하지 않았으나, 하부 기능층들은 플레이트(PLT) 및 하부 도전층(300) 사이에 배치되는 절연층을 더 포함할 수도 있다. 도시하지 않았으나, 하부 기능층들은 하부 도전층(300)을 커버하는 절연층을 더 포함할 수도 있다.
도 4c를 참조하면, 일 실시예에 따른 하부 기능층들은 보호 필름(PF), 플레이트(PLT), 커버층(CVL), 하부 도전층(300), 하부 플레이트(PLTu), 차폐층(MMP), 하부 시트(CUS), 절연 필름(PET), 단차 보상 부재들(ARS1, ARS2, ARS3), 및 제4 내지 제7 접착층들(PSA4, PSA5, PSA6u, PSA7u)을 포함할 수 있다.
하부 플레이트(PLTu)는 플레이트(PLT) 및 차폐층(MMP) 사이에 배치될 수 있다. 하부 플레이트(PLTu)는 플레이트(PLT) 및 커버층(CVL) 아래에 배치될 수 있다. 제6 접착층(PSA6u)은 플레이트(PLT)와 하부 플레이트(PLTu) 사이에 배치될 수 있다. 제7 접착층(PSA7u)은 하부 플레이트(PLTu)와 차폐층(MMP) 사이에 배치될 수 있다. 일 실시예에서, 하부 플레이트(PLTu)는 서로 이격되며 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)에 각각 중첩하는 제1 하부 플레이트 및 제2 하부 플레이트를 포함할 수 있다. 일 실시예에서, 하부 플레이트(PLTu)는 강화 섬유 복합재와 같은 비금속 물질을 포함할 수 있다. 강화 섬유 복합재는 탄소 섬유 강화 플라스틱(CFRP: Carbon fiber reinforced plastic) 또는 유리 섬유 강화 플라스틱(GFRP: Glass fiber reinforced plastic)일 수 있다.
일 실시예에서, 하부 도전층(300)은 하부 플레이트(PLTu)의 상부면 상에 배치될 수 있다. 도시하지 않았으나, 하부 기능층들은 하부 플레이트(PLTu) 및 하부 도전층(300) 사이에 배치되는 절연층을 더 포함할 수도 있다. 도시하지 않았으나, 하부 기능층들은 하부 도전층(300)을 커버하는 절연층을 더 포함할 수도 있다. 본 발명의 다른 일 실시예에서, 하부 도전층(300)은 하부 플레이트(PLTu)의 하부면 상에 배치될 수도 있다.
도 4d를 참조하면, 일 실시예에 따른 하부 도전층(300)은 보호 필름(PF) 및 플레이트(PLT) 사이에 배치될 수 있다. 예를 들어, 하부 도전층(300)은 보호 필름(PF) 및 제5 접착층(PSA5) 사이에 배치될 수 있고, 제5 접착층(PSA5)는 하부 도전층(300)과 플레이트(PLT) 사이에 배치될 수 있다. 도시하지 않았으나, 하부 기능층들은 보호 필름(PF)과 하부 도전층(300) 사이 및/또는 하부 도전층(300)과 제5 접착층(PSA5) 사이에 배치되는 절연층을 더 포함할 수도 있다. 도시하지 않았으나, 보호 필름(PF)과 하부 도전층(300) 사이에 접착층이 더 배치될 수도 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널(DP)의 개략적인 단면도이다.
도 5를 참조하면, 표시 패널(DP)은 표시층(100) 및 센서층(200)을 포함할 수 있다.
표시층(100)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시층(100)은 발광형 표시층일 수 있으며, 예를 들어, 표시층(100)은 유기발광 표시층, 무기발광 표시층, 유기-뮤기발광 표시층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층일 수 있다. 표시층(100)은 베이스층(110), 회로층(120), 발광 소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(110)은 다층구조 또는 단층구조를 가질 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 실리콘 기판, 또는 고분자 기판 등일 수 있으나, 이에 특별히 한정되는 것은 아니다.
회로층(120)은 베이스층(110) 위에 배치될 수 있다. 회로층(120)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(110) 위에 형성되고, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 발광 소자를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다.
센서층(200)은 표시층(100) 위에 배치될 수 있다. 센서층(200)은 외부에서 인가되는 외부 입력을 센싱할 수 있다. 센서층(200)은 표시층(100)의 제조 공정 중에 연속하여 형성된 일체형 센서이거나, 센서층(200)은 표시층(100)에 부착된 외장형 센서일 수 있다. 센서층(200)은 센서, 입력 센싱층, 입력 센싱 패널, 또는 입력 좌표 센싱용 전자 장치 등으로 지칭될 수 있다.
본 발명의 일 실시예에 따르면, 센서층(200)은 하부 도전층(300)과 함께 사용자의 신체와 같은 패시브 타입의 입력 수단 및 소정의 공진 주파수의 자기장을 생성하는 입력 장치에 대한 입력을 모두 센싱할 수 있다. 상기 입력 장치는 펜, 입력 펜, 자기 펜, 스타일러스 펜, 또는 전자기공명식 펜으로 지칭될 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 전자 장치(1000)의 동작을 설명하기 위한 도면들이다.
도 6a를 참조하면, 전자 장치(1000)은 표시층(100), 센싱 모듈(SM), 표시 구동부(100C), 센서 구동부(200C), 메인 구동부(1000C), 및 전원 회로(1000P)를 포함할 수 있다. 센싱 모듈(SM)은 센서층(200) 및 하부 도전층(300)을 포함할 수 있다.
센싱 모듈(SM)은 외부에서 인가되는 제1 입력(2000) 또는 제2 입력(3000)을 센싱할 수 있다. 제1 입력(2000) 및 제2 입력(3000) 각각은 센서층(200)의 정전 용량에 변화를 제공할 수 있는 입력 수단이거나, 센서층(200) 및/또는 하부 도전층(300)에 유도 전류를 야기할 수 있는 입력 수단일 수 있다. 예를 들어, 제1 입력(2000)은 사용자의 신체와 같은 패시브 타입의 입력 수단일 수 있다. 제2 입력(3000)은 펜(PN)에 의한 입력 또는 RFIC 태그에 의한 입력일 수 있다. 예를 들어, 펜(PN)은 패시브 타입의 펜 또는 액티브 타입의 펜일 수 있다.
본 발명의 일 실시예에서, 펜(PN)은 소정의 공진 주파수의 자기장을 생성하는 장치일 수 있다. 펜(PN)은 전자기 공명 방식에 기반한 출력 신호를 송신하도록 구성될 수 있다. 펜(PN)은 입력 장치, 입력 펜, 자기 펜, 스타일러스 펜, 또는 전자기공명식 펜으로 지칭될 수 있다.
펜(PN)은 RLC 공진 회로를 포함할 수 있고, RLC 공진 회로는 인덕터(L) 및 커패시터(C)를 포함할 수 있다. 본 발명의 일 실시예에서, RLC 공진 회로는 공진 주파수를 가변하는 가변 공진 회로일 수 있다. 이 경우, 인덕터(L)는 가변 인덕터 및/또는 커패시터(C)는 가변 커패시터일 수 있으나, 이에 특별히 제한되는 것은 아니다.
인덕터(L)는 하부 도전층(300)에서 형성된 자기장에 의하여 전류를 발생한다. 다만, 이에 특별히 제한되는 것은 아니다. 예를 들어, 펜(PN)이 액티브 타입으로 동작하는 경우, 펜(PN)은 외부로부터 자기장을 제공받지 않더라도 전류를 발생할 수도 있다. 발생된 전류는 커패시터(C)로 전달된다. 커패시터(C)는 인덕터(L)로부터 입력된 전류를 충전하고, 충전된 전류를 인덕터(L)로 방전시킨다. 이후, 인덕터(L)는 공진 주파수의 자기장을 방출할 수 있다. 펜(PN)에 의해 방출된 자기장에 의해 하부 도전층(300)에 유도 전류가 흐를 수 있고, 유도 전류는 수신 신호(또는 센싱 신호, 신호)로써 센서 구동부(200C)로 전달될 수 있다.
메인 구동부(1000C)는 전자 장치(1000)의 전반적인 동작을 제어할 수 있다. 예를 들어, 메인 구동부(1000C)는 표시 구동부(100C) 및 센서 구동부(200C)의 동작을 제어할 수 있다. 메인 구동부(1000C)는 적어도 하나의 마이크로 프로세서를 포함할 수 있으며, 그래픽 컨트롤러를 더 포함할 수 있다. 메인 구동부(1000C)는 애플리케이션 프로세서, 중앙처리장치, 또는 메인 프로세서로 지칭될 수 있다.
표시 구동부(100C)는 표시층(100)을 구동할 수 있다. 표시 구동부(100C)는 메인 구동부(1000C)로부터 영상 데이터 및 제어 신호를 수신할 수 있다. 제어 신호는 다양한 신호를 포함할 수 있다. 예를 들어, 제어 신호는 입력수직동기신호, 입력수평동기신호, 메인 클럭, 및 데이터 인에이블 신호 등을 포함할 수 있다.
센서 구동부(200C)는 센서층(200) 및 하부 도전층(300)을 구동할 수 있다. 센서 구동부(200C)는 메인 구동부(1000C)로부터 제어 신호를 수신할 수 있다. 제어 신호는 센서 구동부(200C)의 클럭 신호를 포함할 수 있다. 또한, 제어 신호는 센서 구동부(200C) 및 센싱 모듈(SM)의 구동 모드를 결정하는 모드 결정신호를 더 포함할 수 있다.
센서 구동부(200C)는 집적 회로(Integrated circuit, IC)로 구현되어서 센서층(200) 및 하부 도전층(300)과 전기적으로 연결될 수 있다. 예를 들어, 센서 구동부(200C)는 표시 패널의 소정 영역에 직접 실장되거나 별도의 인쇄 회로 기판에 칩 온 필름(chip on film: COF) 방식으로 실장되어서 센서층(200)과 전기적으로 연결될 수 있다.
센서 구동부(200C) 및 센싱 모듈(SM)은 제1 모드 또는 제2 모드로 선택적으로 동작할 수 있다. 예를 들어, 제1 모드는 터치 입력, 예를 들어, 제1 입력(2000)을 센싱하는 모드일 수 있다. 제2 모드는 펜(PN) 입력, 예를 들어, 제2 입력(3000)을 센싱하는 모드일 수 있다. 제1 모드는 터치 센싱 모드로 지칭되고, 제2 모드는 펜 센싱 모드로 지칭될 수 있다.
일 실시예에서, 센서 구동부(200C)는 제1 모드에서 센서층(200)을 구동하고, 제2 모드에서 센서층(200) 및 하부 도전층(300)을 구동하거나 또는 제2 모드에서 하부 도전층(300)만을 구동할 수 있다.
제1 모드와 제2 모드 사이의 전환은 다양한 방식으로 이뤄질 수 있다. 예를 들어, 센서 구동부(200C) 및 센싱 모듈(SM)은 제1 모드 및 제2 모드로 시분할 구동되며 제1 입력(2000) 및 제2 입력(3000)을 센싱할 수 있다. 또는, 사용자의 선택 또는 사용자의 특정 행동에 의해 제1 모드와 제2 모드 사이의 전환이 발생되거나, 특정한 어플리케이션의 활성화 또는 비활성화에 의해 제1 모드 및 제2 모드 중 어느 하나가 활성화 또는 비활성화되거나, 어느 하나에서 다른 하나로 전환될 수 있다. 또는, 센서 구동부(200C) 및 센싱 모듈(SM)이 교번적으로 제1 모드와 제2 모드로 동작하던 중 제1 입력(2000)이 센싱되면 제1 모드로 유지되거나, 제2 입력(3000)이 센싱되면 제2 모드로 유지될 수 있다.
센서 구동부(200C)는 센서층(200) 및/또는 하부 도전층(300)으로부터 수신한 신호에 근거하여 입력의 좌표 정보를 산출하고, 좌표 정보를 갖는 좌표 신호를 메인 구동부(1000C)로 제공할 수 있다. 메인 구동부(1000C)는 좌표 신호에 근거하여 사용자 입력에 대응하는 동작을 실행시킨다. 예컨대, 메인 구동부(1000C)는 표시층(100)에 새로운 어플리케이션 이미지가 표시되도록 표시 구동부(100C)를 동작시킬 수 있다.
전원 회로(1000P)는 전원 관리 집적 회로(Power Management Integrated Circuit, PMIC)를 포함할 수 있다. 전원 회로(1000P)는 표시층(100), 센서층(200), 표시 구동부(100C) 및 센서 구동부(200C)을 구동하기 위한 복수의 구동 전압들을 생성할 수 있다. 예를 들어, 복수의 구동 전압들은 게이트고전압, 게이트저전압, 제1 구동 전압(예, ELVSS 전압), 제2 구동 전압(예, ELVDD 전압), 초기화 전압 등을 포함할 수 있으나, 상기 예에 특별히 제한되는 것은 아니다.
도 6a에는 하부 도전층(300)이 표시층(100) 아래에 구비된 구조가 도시되나, 본 발명은 이에 한정되지 않는다. 도 6b에 도시된 바와 같이, 하부 도전층(300)은 센서층(200)의 아래에 배치될 수 있다. 예를 들어, 하부 도전층(300)은 센서층(200)과 표시층(100) 사이에 배치될 수 있다.
도 6c를 참조하면, 일 실시예에 따른 전자 장치(1000)는 표시층(100), 센싱 모듈(SM), 표시 구동부(100C), 제1 센서 구동부(200C1), 제2 센서 구동부(200C2), 메인 구동부(1000C), 및 전원 회로(1000P)를 포함할 수 있다. 센싱 모듈(SM)은 센서층(200) 및 하부 도전층(300)을 포함할 수 있다. 메인 구동부(1000C)는 표시 구동부(100C), 제1 센서 구동부(200C1), 및 제2 센서 구동부(200C2)의 동작을 제어할 수 있다.
제1 센서 구동부(200C1)는 제1 모드에서 센서층(200)을 구동할 수 있다. 제1 센서 구동부(200C1)는 제1 모드에서 제1 입력(2000)을 센싱할 수 있다. 제2 센서 구동부(200C2)는 제2 모드에서 하부 도전층(300)을 구동할 수 있다. 제2 센서 구동부(200C2)는 제2 모드에서 제2 입력(3000)을 센싱할 수 있다. 일 실시예에서, 제1 모드 및 제2 모드는 서로 다른 구동부로 구동될 수 있어 독립적으로 동작할 수 있다.
센서층(200) 및 하부 도전층(300)이 제1 및 제2 센서 구동부(200C1, 200C2)에 의해서 각각 독립적으로 구동되는 구조에서, 하부 도전층(300)의 위치는 이에 한정되지 않고, 센서층(200)의 아래에 배치되는 것도 가능하다.
도 7은 본 발명의 일 실시예에 따른 표시 패널(DP)의 단면도이다.
도 7을 참조하면, 베이스층(110)의 상면에 적어도 하나의 버퍼층(BFL)이 형성된다. 버퍼층(BFL)은 베이스층(110)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 다층으로 형성될 수 있다. 또는, 표시층(100)은 배리어층을 더 포함할 수도 있다. 버퍼층(BFL)은 실리콘 옥사이드, 실리콘 나이트라이드, 및 실리콘 옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘 옥사이드층과 실리콘 나이트라이드층이 교대로 적층된 구조를 포함할 수 있다.
반도체 패턴(SC, AL, DR, SCL)은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴(SC, AL, DR, SCL)은 폴리 실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴(SC, AL, DR, SCL)은 비정질 실리콘, 저온 다결정 실리콘, 또는 산화물 반도체를 포함할 수도 있다.
도 7은 일부의 반도체 패턴(SC, AL, DR, SCL)을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴(SC, AL, DR, SCL)은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴(SC, AL, DR, SCL)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴(SC, AL, DR, SCL)은 전도율이 높은 제1 영역(SC, DR, SCL)과 전도율이 낮은 제2 영역(AL)을 포함할 수 있다. 제1 영역(SC, DR, SCL)은 N형 도펀트 또는 P형 도펀트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도펀트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도펀트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역(AL)은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역(SC, DR, SCL)의 전도성은 제2 영역(AL)의 전도성보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역(AL)은 실질적으로 트랜지스터(100PC)의 액티브 영역(AL)(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴(SC, AL, DR, SCL)의 일부분(AL)은 트랜지스터(100PC)의 액티브 영역(AL)일수 있고, 다른 일부분(SC, DR)은 트랜지스터(100PC)의 소스 영역(SC) 또는 드레인 영역(DR)일 수 있고, 또 다른 일부분(SCL)은 연결 전극 또는 연결 신호 라인(SCL)일 수 있다.
화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광 소자를 포함하는 등가회로를 가질 수 있으며, 화소의 등가회로도는 다양한 형태로 변형될 수 있다. 도 7에서는 화소에 포함되는 하나의 트랜지스터(100PC) 및 발광 소자(100PE)를 예시적으로 도시하였다.
트랜지스터(100PC)의 소스 영역(SC), 액티브 영역(AL), 및 드레인 영역(DR)이 반도체 패턴(SC, AL, DR, SCL)으로부터 형성될 수 있다. 소스 영역(SC) 및 드레인 영역(DR)은 단면 상에서 액티브 영역(AL)으로부터 서로 반대 방향으로 연장될 수 있다. 도 7에는 반도체 패턴(SC, AL, DR, SCL)으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면 상에서 트랜지스터(100PC)의 드레인 영역(DR)에 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수의 화소들에 공통으로 중첩하며, 반도체 패턴(SC, AL, DR, SCL)을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘 옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터(100PC)의 게이트(GT)는 제1 절연층(10) 위에 배치된다. 게이트(GT)는 금속 패턴의 일부분일 수 있다. 게이트(GT)는 액티브 영역(AL)에 중첩한다. 반도체 패턴(SC, AL, DR, SCL)을 도핑 또는 환원하는 공정에서 게이트(GT)는 마스크로 기능할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT)를 커버할 수 있다. 제2 절연층(20)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘 옥사이드, 실리콘 나이트라이드, 및 실리콘 옥시 나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE1)은 제3 절연층(30) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층들(10, 20, 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(50)은 제4 절연층(40) 위에 배치될 수 있다. 제5 절연층(50)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(60)은 유기층일 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 발광 소자(100PE)를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다. 이하에서, 발광 소자(100PE)가 유기 발광 소자인 것을 예로 들어 설명하나, 특별히 이에 제한되는 것은 아니다.
발광 소자(100PE)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다.
제1 전극(AE)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 접속될 수 있다.
화소 정의막(70)은 제6 절연층(60) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(70)에는 개구부(70-OP)가 정의된다. 화소 정의막(70)의 개구부(70-OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
제1 표시부(DA1-F, 도 1a 참조)는 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광 영역(PXA)은 개구부(70-OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(70-OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 포함될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
제2 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수의 화소들에 공통으로 포함될 수 있다.
본 발명의 일 실시예에서, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크 또는 잉크젯 공정을 이용하여 복수의 화소들에 공통으로 형성될 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 무기층, 유기층, 및 무기층을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다. 무기층들은 수분 및 산소로부터 발광 소자층(130)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다. 무기층들은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 또는 알루미늄 옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
센서층(200)은 센서 베이스층(201), 제1 도전층(202), 중간 절연층(203), 제2 도전층(204), 및 커버 절연층(205)을 포함할 수 있다.
센서 베이스층(201)은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 및 실리콘 옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 센서 베이스층(201)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 센서 베이스층(201)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(202) 및 제2 도전층(204) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 제1 도전층(202) 및 제2 도전층(204) 각각은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 산화 아연(zinc oxide, ZnO), 또는 인듐 아연 주석 산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 poly(3,4-ethylenedioxythiophene)(PEDOT)과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 제1 도전층(202) 및 제2 도전층(204) 각각은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
중간 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
중간 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
앞서, 센서층(200)이 제1 도전층(202) 및 제2 도전층(204), 즉, 총 두 개의 도전층들을 포함하는 것을 예로 들어 설명하였으나, 이에 특별히 제한하는 것은 아니다. 예를 들어, 센서층(200)은 셋 이상의 도전층들을 포함할 수 있다.
도 8a는 본 발명의 일 실시예에 따른 하부 도전층을 개략적으로 도시한 평면도이고, 도 8b는 도 8a에 도시된 제1 부분(A1)의 단면도이다. 도 8c는 본 발명의 일 실시예에 따른 하부 도전층 및 센서층의 단면도이다.
도 8a를 참조하면, 하부 도전층(300)은 제1 코일들(COL11, COL12, COL13, COL14) 및 제2 코일들(COL21, COL22, COL23)을 포함한다. 제1 코일들(COL11, COL12, COL13, COL14)은 제1 방향(DR1)으로 이격되어 배치되고, 제2 코일들(COL21, COL22, COL23)은 제1 방향(DR1)으로 이격되어 배치된다. 제2 코일들(COL21, COL22, COL23) 각각은 서로 인접한 2개의 제1 코일과 교차할 수 있다. 도 8a에는 제1 코일들(COL11, COL12, COL13, COL14)이 4개로 제공되고, 제2 코일들(COL21, COL22, COL23)이 3개로 제공되는 것을 예시적으로 도시되나, 제1 코일들(COL11, COL12, COL13, COL14)의 개수 및 제2 코일들(COL21, COL22, COL23)의 개수는 특별히 한정되지 않는다. 4개의 제1 코일들(COL11, COL12, COL13, COL14)을 각각 제1-1 코일(COL11), 제1-2 코일(COL12), 제1-3 코일(COL13) 및 제1-4 코일(COL14)로 지칭할 수 있고, 이 중 최외곽에 배치된 2개의 코일(즉, 제1-1 코일(COL11) 및 제1-4 코일(COL14))을 각각 제1 및 제2 최외곽 코일이라고 지칭할 수 있다. 3개의 제2 코일들(COL21, COL22, COL23)은 각각 제2-1 코일(COL21), 제2-2 코일(COL22) 및 제2-3 코일(COL23)로 지칭될 수 있다.
코일(COL11)은 제1-1 연장 부분(EP11), 제1-2 연장 부분(EP12) 및 제1-1 연결 부분(CP11)을 포함한다. 제1-1 연장 부분(EP11)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장되고, 제1-2 연장 부분(EP12)은 제1-1 연장 부분(EP11)과 제1 방향(DR1) 상에서 이격된다. 제1-1 연결 부분(CP11)은 제1-1 연장 부분(EP11)과 제1-2 연장 부분(EP12)을 연결한다.
코일(COL12)은 제2-1 연장 부분(EP21), 제2-2 연장 부분(EP22) 및 제1-2 연결 부분(CP12)을 포함한다. 제2-1 연장 부분(EP21)은 제2 방향(DR2)으로 연장되고, 제2-2 연장 부분(EP22)은 제2-1 연장 부분(EP21)과 제1 방향(DR1) 상에서 이격된다. 제1-2 연결 부분(CP12)은 제2-1 연장 부분(EP21)과 제2-2 연장 부분(EP22)을 연결한다. 즉, 제1-1 코일(COL11) 및 제1-2 코일(COL12) 각각은 n자 형상을 가질 수 있다.
코일들(COL21, COL22, COL23) 각각은 제3 연장 부분(EP3), 제4 연장 부분(EP4) 및 제2 연결 부분(CP21)을 포함한다. 제3 연장 부분(EP3)은 제2 방향(DR2)으로 연장되고, 제4 연장 부분(EP4)은 제3 연장 부분(EP3)과 제1 방향(DR1) 상에서 이격된다. 제2 연결 부분(CP21)은 제3 연장 부분(EP3)과 제4 연장 부분(EP4)을 연결한다. 제2 연결 부분(CP21)은 제1-2 연장 부분(EP12) 및 제2-1 연장 부분(EP21)과 교차한다. 제2 코일들(COL21, COL22, COL23) 각각은 n자 형상을 가질 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 제2 연결 부분(CP21)은 복수의 바디 부분(BDP) 및 바디 부분들(BDP)을 전기적으로 연결하는 브릿지 부분(BRP)을 포함한다. 바디 부분들(BDP)은 제1 방향(DR1) 상에서 서로 이격될 수 있다. 본 발명의 일 예로, 바디 부분들(BDP), 제1-2 연장 부분(EP12) 및 제2-1 연장 부분(EP21)은 제1 층(301) 상에 배치되고, 브릿지 부분(BRP)은 제1 층(301)과 다른 제2 층(302) 상에 배치된다. 도 8b에서는 제1 층(301)이 제2 층(302) 상에 배치되는 것을 예시적으로 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제2 층(302)이 제1 층(301) 상에 배치되는 것도 가능하다.
제1 층(301)에는 브릿지 부분(BRP)을 노출시키기 위한 콘택홀들(CNT31)이 제공되고, 바디 부분들(BDP)은 콘택홀들(CNT31)을 통해 브릿지 부분들(BRP)에 접속된다. 브릿지 부분들(BRP)은 제1-2 연장 부분(EP12) 및 제2-1 연장 부분(EP21)과 평면 상에서 중첩하나, 서로 다른층 상에 배치되어 서로 전기적으로 절연될 수 있다.
하부 도전층(300)은 제3 층을 더 포함할 수 있다. 도 8b에 도시된 바와 같이, 제1 층(301)이 제2 층(302) 상에 배치되는 경우, 제3 층은 제1 층(301) 상에 배치되어 바디 부분들(BDP), 제1-2 연장 부분(EP12) 및 제2-1 연장 부분(EP21)을 커버할 수 있다. 한편, 제2 층(302)이 제1 층(301) 상에 배치되는 경우, 제3 층은 제2 층(302) 상에 배치되어 브릿지 부분(BRP)을 커버할 수 있다.
대안적으로, 센서층(200)이 하부 도전층(300) 상에 배치되는 경우, 브릿지 부분(BRP)은 센서층(200) 내에 배치될 수 있다. 도 8c를 참조하면, 하부 도전층(300)은 제1 층(301) 및 제1 층(301) 상에 배치되는 바디 부분들(BDP), 제1-2 연장 부분(EP12) 및 제2-1 연장 부분(EP21)을 포함한다. 센서층(200)은 센서 베이스층(201), 제1 도전층(202, 도 7 참조), 중간 절연층(203), 및 제2 도전층(204, 도 7 참조)을 포함한다.
바디 부분들(BDP), 제1-2 연장 부분(EP12) 및 제2-1 연장 부분(EP21)은 센서 베이스층(201)에 의해 커버되고, 센서 베이스층(201)에는 바디 부분들(BDP)을 노출시키는 콘택홀(CNT21)이 제공될 수 있다. 브릿지 부분(BRP)은 센서 베이스층(201) 상에 제공되고, 콘택홀(CNT21)을 통해 바디 부분들(BDP)에 접속된다.
브릿지 부분(BRP)은 센서층(200) 내에 배치될 경우, 제1 도전층(202)을 활용하여 브릿지 부분(BRP)을 형성할 수 있고, 그 결과 공정을 단순화시킬 수 있다.
다시 도 8a를 참조하면, 하부 도전층(300)은 제1 코일들(COL11, COL12, COL13, COL14)의 일단과 제2 코일들의 일단(COL21, COL22, COL23)을 연결하는 연결 핀들(P1~P6, MOP1, MOP2)을 더 포함한다. 본 발명의 일 예로, 연결 핀들(P1~P6, MOP1, MOP2)은 제1 내지 제6 연결 핀(P1~P6), 제1 및 제2 최외곽 연결 핀(MOP1, MOP2)을 포함한다.
제1 연결 핀(P1)은 제1-2 연장 부분(EP12)과 제3 연장 부분(EP3)에 연결되고, 제2 연결 핀(P2)은 제2-1 연장 부분(EP21)과 제4 연장 부분(EP4)에 연결된다. 제1 최외곽 연결 핀(MOP1)은 제1-1 연장 부분(EP11)에 연결되고, 제2 최외곽 연결 핀(MOP2)은 제1-4 코일(COL14)의 제4-2 연장 부분(EP42)에 연결된다. 제1-1 코일(COL11)이 제1 최외곽 코일이고, 제1-4 코일(COL14)이 제2 최외곽 코일인 경우, 제1-1 연장 부분(EP11) 및 제1-2 연장 부분(EP12)은 제1-1 최외곽 연장 부분 및 제1-2 최외곽 연장 부분으로 각각 지칭될 수 있다. 제1-4 코일(COL14)의 제4-1 연장 부분 및 제4-2 연장 부분(EP42)은 제2-1 최외곽 연장 부분 및 제2-2 최외곽 연장 부분으로 각각 지칭될 수 있다.
연장 부분(EP11)과 제1-2 연장 부분(EP12) 사이의 제1 간격(d1)은 제2-1 연장 부분(EP21)과 제2-2 연장 부분(EP22) 사이의 제2 간격(d2)과 같거나 다를 수 있다. 도 8a에는 제1 및 제2 간격(d1, d2)이 서로 동일한 경우가 예시적으로 도시되나, 제1 간격(d1)은 제2 간격(d2)보다 작을 수 있다. 제3 연장 부분(EP3)과 제4 연장 부분(EP4) 사이의 제3 간격(d3)은 제1 간격(d1) 및/또는 제2 간격(d2)과 같거나 다를 수 있다. 도 8a에는 제3 간격(d3)이 제1 및 제2 간격(d1, d2)와 동일한 경우가 예시적으로 도시되나, 제3 간격(d3)은 제1 간격(d1) 및/또는 제2 간격(d2)보다 작거나 클 수 있다.
연장 부분(EP12)과 제3 연장 부분(EP3) 사이의 제1 서브 간격(ds1)은 제2-1 연장 부분(EP21)과 제4 연장 부분(EP4) 사이의 제2 서브 간격(ds2)과 같거나 다를 수 있다. 제1-2 연장 부분(EP12)과 제2-1 연장 부분(EP21) 사이의 간격(ds3)은 제1 및 제2 서브 간격(ds1, ds2)과 동일할 수 있다. 한편, 제1-1 연장 부분(EP11)과 제3 연장 부분(EP3) 사이의 간격(ds4)은 제1 및 제2 서브 간격(ds1, ds2)과 다를 수 있다.
이처럼, 2개의 코일을 중첩되게 배치하고, 하나의 연결 핀을 2개의 코일에 공통적으로 연결시킴으로써, 하부 도전층(300)에 구비되는 연결 핀들(P1~P6, MOP1, MOP2)의 개수를 전체적으로 감소시킬 수 있다. 또한, 연결 핀들(P1~P6, MOP1, MOP2)의 개수가 감소함에 따라 하부 도전층(300)에 연결되는 소자들의 개수 및 부품의 사이즈 등이 감소할 수 있고, 그 결과 전자 장치의 구성을 간소화시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 펜 센싱 모드의 동작을 나타낸 도면이다. 도 10a는 도 9에 도시된 충전 구동 모드로 동작하는 하부 도전층을 설명하기 위한 도면이다. 도 10b는 본 발명의 일 실시예에 따른 제1 충전 신호 및 제2 충전 신호의 파형을 도시한 그래프들이고, 도 10c는 본 발명의 일 실시예에 따른 제1 충전 신호 및 제2 충전 신호의 파형을 도시한 그래프들이다. 도 11은 도 9에 도시된 센싱 구동 모드로 동작하는 하부 도전층을 설명하기 위한 도면이다.
도 9 및 도 10a를 참조하면, 펜 센싱 모드(PSM)는 충전 구동 모드(CDM) 및 센싱 구동 모드(SDM)를 포함할 수 있다. 충전 구동 모드(CDM)는 펜(PN)을 충전하는 모드이며, 충전 구동 모드(CDM)에서 하부 도전층(300)에 전류 패스를 형성하여 펜(PN)의 공진 회로를 충전할 수 있다. 센싱 구동 모드(SDM)는 펜의 입력을 센싱하는 모드일 수 있다. 센싱 구동 모드(SDM)에서 펜의 위치를 센싱할 수 있다.
펜 센싱 모드(PSM)에서 복수의 펜 센싱 프레임(PSF)이 연속적으로 발생될 수 있다. 각 펜 센싱 프레임(PSF)은 충전 구동 모드(CDM)로 동작하는 구간 및 센싱 구동 모드(SDM)로 동작하는 구간을 포함할 수 있다. 따라서, 펜 센싱 모드(PSM)에서 충전 구동 모드(CDM) 및 센싱 구동 모드(SDM)는 교번적으로 발생될 수 있다.
도 10a 내지 도 11를 참조하면, 센서 구동부(200C)(도 6a 참조)는 충전 회로(2CC), 센서 회로(2SC), 제1 스위칭 회로(2SE1), 제2 스위칭 회로(2SE2) 및 제3 스위칭 회로(2SE3)를 포함한다. 충전 회로(2CC)는 제1 및 제2 스위칭 회로(2SE1, 2SE2)를 통해 하부 도전층(300)에 연결될 수 있다. 충전 회로(2CC)는 제1 충전 신호(SG1)를 출력하는 제1 단자(OT1) 및 제2 충전 신호(SG2)를 출력하는 제2 단자(OT2)를 포함할 수 있다.
제1 스위칭 회로(2SE1)는 하부 도전층(300)의 연결 핀들(P1~P6, MOP1, MOP2)과 제1 단자(OT1)의 연결을 스위칭하는 복수의 제1 스위칭 소자들(ST1)을 포함한다. 제2 스위칭 회로(2SE2)는 하부 도전층(300)의 연결 핀들(P1~P6, MOP1, MOP2)과 제2 단자(OT2)의 연결을 스위칭하는 복수의 제2 스위칭 소자들(ST2)을 포함할 수 있다.
충전 구동 모드(CDM)에서, 제1-2 코일(COL12)을 이용하여 펜(PN)의 충전을 실시할 경우, 제2 및 제3 연결 핀(P2, P3)이 제1 및 제2 스위칭 회로(2SE1, 2SE2)를 통해 충전 회로(2CC)에 연결될 수 있다. 구체적으로, 제1 스위칭 소자들(ST1) 중 제3 연결 핀(P3)에 연결된 제1 스위칭 소자(ST1)만 턴-온되고, 나머지 연결 핀(P1~P2, P4~P6, MOP1, MOP2)에 연결된 제1 스위칭 소자들(ST1)은 턴-오프될 수 있다. 따라서, 충전 회로(2CC)의 제1 단자(OT1)로부터 출력된 제1 충전 신호(SG1)는 제3 연결 핀(P3)에 연결된 제1 스위칭 소자(ST1)를 통해 제3 연결 핀(P3)으로 제공될 수 있다. 제2 스위칭 소자들(ST2) 중 제2 연결 핀(P2)에 연결된 제2 스위칭 소자(ST2)만 턴-온되고, 나머지 연결 핀(P1, P3~P6, MOP1, MOP2)에 연결된 제2 스위칭 소자들(ST2)은 턴-오프될 수 있다. 따라서, 충전 회로(2CC)의 제2 단자(OT2)로부터 출력된 제2 충전 신호(SG2)는 제2 연결 핀(P2)에 연결된 제2 스위칭 소자(ST2)를 통해 제2 연결 핀(P2)으로 제공될 수 있다.
도 10b를 참조하면, 제1 및 제2 충전 신호(SG1, SG2)는 서로 위상이 반대인 교류 신호일 수 있다. 예를 들어, 제1 및 제2 충전 신호(SG1, SG2) 각각은 정현파 신호일 수 있다. 제1 및 제2 충전 신호(SG1, SG2)가 서로 역상 신호이므로, 제1-2 코일(COL12)에 전류 패스가 형성될 수 있다. 또한, 제1 충전 신호(SG1) 및 제2 충전 신호(SG2)가 서로 역상 관계의 정현파 신호이기 때문에 전류 패스의 방향은 주기적으로 변할 수 있다.
도 10c를 참조하면, 제1 충전 신호(SG1a) 및 제2 충전 신호(SG2a) 각각은 구형파 신호일 수 있다. 제2 충전 신호(SG2a)는 제1 충전 신호(SG1a)의 역상 신호일 수 있다. 제1 및 제2 충전 신호(SG1a, SG2a)가 서로 역상 신호이므로, 제1-2 코일(COL12)에 전류 패스가 형성될 수 있다. 또한, 제1 충전 신호(SG1a) 및 제2 충전 신호(SG2a)가 서로 역상 관계의 구형파 신호이기 때문에 전류 패스의 방향은 주기적으로 변할 수 있다.
도 10a에는 제1-2 코일(COL12)을 이용하여 펜(PN)이 충전되는 것을 예시적으로 도시하였으나, 펜(PN)이 센싱된 위치에 기초하여 펜(PN)의 충전에 이용되는 코일(이하, 충전 코일이라 지칭함)이 선택될 수 있다.
스위칭 회로(2SE3)는 센서 회로(2SC)와 연결 핀들(P1~P6, MOP1, MOP2) 사이에 배치되는 복수의 제3 스위칭 소자들(ST3)을 포함한다. 충전 구동 모드(CDM)에서 제3 스위칭 소자들(ST3)은 턴-오프 상태에 있을 수 있다. 이후, 센싱 구동 모드(SDM)에서, 제3 스위칭 소자들(ST3)은 모두 턴-온 상태로 전환될 수 있다. 센싱 구동 모드(SDM)에서, 제1 및 제2 스위칭 소자들(ST1, ST2)은 모두 턴-오프 상태로 전환될 수 있다.
센싱 구동 모드(SDM)에서, 센서 회로(2SC)는 제3 스위칭 회로(2SE3)를 통해 연결 핀들(P1~P6, MOP1, MOP2)과 전기적으로 연결될 수 있다. 펜(PN)에서 발생한 자기장으로 인해 하부 도전층(300)에 배치된 코일들에 유도 전류가 흐를 수 있다. 생성된 유도 전류는 제3 스위칭 회로(2SE3)을 통해 센서 회로(2SC)로 제공될 수 있다. 센서 회로(2SC)는 센싱된 유도 전류를 이용하여 펜의 위치(또는 좌표)를 검출할 수 있다.
펜(PN)을 기준으로 좌측에 위치하는 코일들에 흐르는 전류 패스의 방향과 우측에 위치하는 코일들에 흐르는 전류 패스의 방향은 서로 반대일 수 있다. 따라서, 전류 패스의 방향이 서로 반대인 두 연결 핀 사이에 펜(PN)이 존재할 수 있다. 이 경우, 다음 펜 센싱 프레임의 충전 코일은 전류 패스의 방향이 서로 반대인 두 연결 핀에 연결된 코일로 선택될 수 있다.
한편, 펜(PN)이 전류 패스의 방향이 서로 반대인 두 연결 핀 사이의 중심에 위치하지 않을 경우, 전류 패스의 전류 절대값은 서로 다를 수 있다. 이 중 펜(PN)에 가까운 쪽의 전류 패스의 전류 절대값은 펜(PN)에 먼 쪽의 전류 패스의 전류 절대값보다 클 수 있다. 이 경우, 센서 구동부(200C)(도 6a 참조)는 두 연결 핀 중 전류 절대값이 큰 연결 핀을 선택하고, 선택된 연결 핀과 이에 인접한 하나의 핀에 연결된 코일을 충전 코일로 선택할 수 있다.
도 12는 본 발명의 일 실시예에 따른 하부 도전층을 개략적으로 도시한 평면도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 하부 도전층(300a)은 제1 x축 코일들(COL11, COL12, COL13, COL14), 제2 x축 코일들(COL21, COL22, COL23), 제1 y축 코일들(COL31, COL32, COL33)(또는 제3 코일들로 지칭됨) 및 제2 y축 코일들(COL41, COL42)(또는 제4 코일들로 지칭됨)을 포함한다.
제1 x축 코일들(COL11, COL12, COL13, COL14)은 제1 방향(DR1)으로 이격되어 배치되고, 제2 x축 코일들(COL21, COL22, COL23)은 제1 방향(DR1)으로 이격되어 배치된다. 제2 x축 코일들(COL21, COL22, COL23) 각각은 서로 인접한 2개의 제1 x축 코일과 교차할 수 있다. 도 12에는 제1 x축 코일들(COL11, COL12, COL13, COL14)이 4개로 제공되고, 제2 x축 코일들(COL21, COL22, COL23)이 3개로 제공되는 것을 예시적으로 도시되나, 제1 x축 코일들(COL11, COL12, COL13, COL14)의 개수 및 제2 x축 코일들(COL21, COL22, COL23)의 개수는 특별히 한정되지 않는다. 4개의 제1 x축 코일들(COL11, COL12, COL13, COL14)은 제1-1 x축 코일(COL11), 제1-2 x축 코일(COL12), 제1-3 x축 코일(COL13), 및 제1-4 x축 코일(COL14)로 지칭될 수 있다. 3개의 제2 x축 코일들(COL21, COL22, COL23)은 제2-1 x축 코일(COL21), 제2-2 x축 코일(COL22), 및 제2-3 x축 코일(COL23)로 지칭될 수 있다.
제1 y축 코일(COL31, COL32, COL33)은 제2 방향(DR2)으로 이격되어 배치되고, 제2 y축 코일(COL41, COL42)은 제2 방향(DR2)으로 이격되어 배치된다. 제2 y축 코일(COL41, COL42) 각각은 서로 인접한 2개의 제1 y축 코일과 교차할 수 있다. 도 12에는 제1 y축 코일들(COL31, COL32, COL33)이 3개로 제공되고, 제2 y축 코일들(COL41, COL42)이 2개로 제공되는 것을 예시적으로 도시되나, 제1 y축 코일들(COL31, COL32, COL33)의 개수 및 제2 y축 코일들(COL41, COL42)의 개수는 특별히 한정되지 않는다. 3개의 제1 y축 코일들(COL31, COL32, COL33)은 제3-1 y축 코일(COL31), 제3-2 y축 코일(COL32), 및 제3-3 y축 코일(COL33)로 지칭될 수 있다. 2개의 제2 y축 코일들(COL41, COL42)은 제4-1 y축 코일(COL41) 및 제4-2 y축 코일(COL42)로 지칭될 수 있다.
하부 도전층(300a)은 제1 x축 코일들(COL11, COL12, COL13, COL14)의 끝단 및 제2 x축 코일들(COL21, COL22, COL23)의 끝단을 연결하는 x축 연결 핀들(XP1~XP6, XMOP1, XMOP2)을 더 포함한다. 본 발명의 일 예로, x축 연결 핀들(XP1~XP6, XMOP1, XMOP2)은 제1 내지 제6 연결 핀(XP1~XP6), 제1 및 제2 최외곽 연결 핀(XMOP1, XMOP2)을 포함한다.
하부 도전층(300a)은 제1 y축 코일들(COL31, COL32, COL33)의 끝단 및 제2 y축 코일들(COL41, COL42)의 끝단을 연결하는 y축 연결 핀들(YP1~YP4, YMOP1, YMOP2)을 더 포함한다. 본 발명의 일 예로, y축 연결 핀들(YP1~YP4, YMOP1, YMOP2)은 제7 내지 제10 연결 핀(YP1~YP4), 제3 및 제4 최외곽 연결 핀(YMOP1, YMOP2)을 포함한다.
센서 구동부(200C)(도 6a 참조)는 x축 연결 핀들(XP1~XP6, XMOP1, XMOP2)을 통해 x축 코일들(COL11~COL14, COL21~COL23)에 연결되고, y축 연결 핀들(YP1~YP4, YMOP1, YMOP2)을 통해 y축 코일들(COL31~COL33, COL41, COL42)에 연결된다.
충전 구동 모드(CDM)에서, 센서 구동부(200C)는 제1 x축 코일들(COL11, COL12, COL13, COL14) 및 제2 x축 코일들(COL21, COL22, COL23) 중 하나를 충전 코일로 선택하여 펜(PN)을 충전시키기 위한 충전 동작을 실시할 수 있다. 즉, 제1 y축 코일들(COL31, COL32, COL33) 및 제2 y축 코일들(COL41, COL42)은 충전 동작에 활용되지 않을 수 있다.
한편, 센싱 구동 모드에서 센서 구동부(200C)는 제1 x축 코일들(COL11, COL12, COL13, COL14) 및 제2 x축 코일들(COL21, COL22, COL23)을 이용하여 펜(PN)의 x축 좌표를 검출하고, 제1 y축 코일들(COL31, COL32, COL33) 및 제2 y축 코일들(COL41, COL42)을 이용하여 펜(PN)의 y축 좌표를 검출할 수 있다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 하부 도전층(300b, 300c)을 개략적으로 도시한 평면도들이다. 도 13a 및 도 13b에서 제1 및 제2 코일들(COL11~COL14, COL21~COL23)은 도 8a에 도시된 제1 및 제2 코일들(COL11~COL14, COL21~COL23)과 동일한 구조를 가지므로, 제1 및 제2 코일들(COL11~COL14, COL21~COL23)에 대한 설명은 생략한다.
도 8a 및 도 13a를 참조하면, 본 발명의 일 실시예에 따른 하부 도전층(300b)은 제1 코일들(COL11, COL12, COL13, COL14), 제2 코일들(COL21, COL22, COL23) 및 더미 전극을 포함한다.
본 발명의 일 예로, 더미 전극은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 배열된 복수의 더미 바 패턴들(DBP1)을 포함한다. 복수의 더미 바 패턴들(DBP1)은 제1 및 제2 코일들(COL11~COL14, COL21~COL23) 사이의 공간에 배치되어 하부 도전층(300b)의 표면 평탄도를 개선할 수 있다. 즉, 더미 바 패턴들(DBP1)이 제공됨으로써, 하부 도전층(300b)의 표면에 제1 및 제2 코일들(COL11~COL14, COL21~COL23)에 의한 단차가 제거 또는 감소할 수 있다. 하부 도전층(300b)의 표면 단차로 인해 전자 장치(1000)의 시인성이 저하되는 현상을 방지할 수 있다.
제1-2 연장 부분(EP12)과 제2-1 연장 부분(EP21) 사이에는 적어도 하나의 더미 바 패턴(예를 들어, 2개의 더미 바 패턴(DBP1))이 배치된다. 또한, 제1-2 연장 부분(EP12)과 제3 연장 부분(EP3) 사이에는 적어도 하나의 더미 바 패턴(예를 들어, 2개의 더미 바 패턴(DBP1))이 배치되고, 제2-1 연장 부분(EP21)과 제4 연장 부분(EP4) 사이에는 적어도 하나의 더미 바 패턴(예를 들어, 2개의 더미 바 패턴(DBP1))이 배치된다.
도 13a에는 제1-2 연장 부분(EP12)과 제2-1 연장 부분(EP21) 사이, 제1-2 연장 부분(EP12)과 제3 연장 부분(EP3) 사이 및 제2-1 연장 부분(EP21)과 제4 연장 부분(EP4) 사이에 동일 개수로 더미 바 패턴들(DBP1)이 제공된 구조가 예시적으로 도시되나, 본 발명은 이에 한정되지 않는다.
연장 부분(EP11)과 제3 연장 부분(EP3) 사이에는 적어도 하나의 더미 바 패턴(예를 들어, 4개의 더미 바 패턴(DBP1))이 배치된다. 제1-1 연장 부분(EP11)과 제3 연장 부분(EP3) 사이에 배치되는 더미 바 패턴(DBP1)의 개수는 제1-2 연장 부분(EP12)과 제3 연장 부분(EP3) 사이에 배치되는 더미 바 패턴(DBP1)의 개수와 상이할 수 있다. 대안적으로, 제1-1 연장 부분(EP11)과 제3 연장 부분(EP3) 사이에 배치되는 더미 바 패턴(DBP1)의 제1 방향(DR1) 상에서의 폭은 제1-2 연장 부분(EP12)과 제3 연장 부분(EP3) 사이에 배치되는 더미 바 패턴(DBP1)의 제1 방향(DR1) 상에서의 폭과 상이할 수 있다.
본 발명의 일 예로, 더미 바 패턴들(DBP1)은 제1 층(301, 도 8b 참조) 상에 배치될 수 있다. 즉, 더미 바 패턴들(DBP1), 제1-2 연장 부분(EP12) 및 제2-1 연장 부분(EP21)은 동일층 상에 배치될 수 있다.
더미 바 패턴들(DBP1)은 아일랜드 형태로 배치되고, 전기적인 플로팅 상태를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예를 들어, 더미 바 패턴들(DBP1)은 서로 전기적으로 연결될 수 있다. 이 경우, 더미 바 패턴들(DBP1)은 그라운드되거나 특정 전위를 갖는 전압을 수신할 수 있다.
도 13a에는 더미 전극이 더미 바 패턴들(DBP1)을 포함하는 구조가 예시적으로 도시되나, 더미 전극의 형태는 이에 한정되지 않으며, 다양하게 변형될 수 있다.
도 13b를 참조하면, 본 발명의 일 실시예에 따른 더미 전극(DDE)은 복수의 더미 전극 패턴(DEPa) 및 적어도 하나의 더미 바 패턴(DBPa)을 포함한다. 복수의 더미 전극 패턴(DEPa) 및 적어도 하나의 더미 바 패턴(DBPa)은 제1 및 제2 코일들(COL11~COL14, COL21~COL23) 사이의 공간에 배치되어 하부 도전층(300c)의 표면 평탄도를 개선할 수 있다.
복수의 더미 전극 패턴(DEPa)은 제1 방향(DR1) 및 제2 방향(DR2)으로 매트릭스 형태로 배열될 수 있다. 더미 전극 패턴들(DEPa) 각각은 다각 형상을 가질 수 있으나, 특별히 한정되지 않는다.
연장 부분(EP12)과 제2-1 연장 부분(EP21) 사이, 제1-2 연장 부분(EP12)과 제3 연장 부분(EP3) 사이 및 제2-1 연장 부분(EP21)과 제4 연장 부분(EP4) 사이 각각에는 제2 방향(DR2)으로 배열되는 더미 전극 패턴들(예를 들어, 11개의 더미 전극 패턴들(DEPa))이 배치된다. 제1-1 연장 부분(EP11)과 제3 연장 부분(EP3) 사이에는 2열로 배치된 더미 전극 패턴들(DEPa) 및 하나의 더미 바 패턴(DBPa)이 배치될 수 있다.
도 14a는 본 발명의 일 실시예에 따른 하부 도전층(300)의 유효 영역(EA)과 비유효 영역(NEA)을 나타낸 평면도이고, 도 14b는 본 발명의 일 실시예에 따른 하부 도전층(300a)의 유효 영역(EA)과 비유효 영역(NEA)을 나타낸 평면도이다.
도 8a 및 도 14a를 참조하면, 하부 도전층(300)은 유효 영역(EA) 및 유효 영역(EA)에 인접한 비유효 영역(NEA)을 포함할 수 있다. 유효 영역(EA)은 실질적으로 펜(PN) 센싱에 이용되는 영역이며, 비유효 영역(NEA)은 실질적으로 펜 센싱에 활용되지 않는 영역일 수 있다. 본 발명의 일 예로, 비유효 영역(NEA)은 유효 영역(EA)을 감싸도록 제공될 수 있다.
유효 영역(EA)은 도 1a에 도시된 제1 표시부(DA1-F)에 대응하는 영역일 수 있고, 비유효 영역(NEA)은 도 1a에 도시된 제1 비표시부(NDA1)에 대응하는 영역일 수 있다.
본 발명의 일 예로, 제1 코일들(COL11~COL14)의 연결 부분 및 제2 코일들(COL21~COL23)의 연결 부분은 평면 상에서 유효 영역(EA)과 비중첩할 수 있다. 즉, 제1-1 연결 부분(CP11) 및 제1-2 연결 부분(CP12)은 유효 영역(EA)의 외측(즉, 비유효 영역(NEA))에 배치될 수 있다. 또한, 제2 코일들(COL21~COL23)의 제2 연결 부분(CP21) 역시 유효 영역(EA)의 외측(즉, 비유효 영역(NEA))에 배치될 수 있다.
제1 코일 중 제1-1 코일(COL11)은 유효 영역(EA)의 제1 측(예를 들어, 좌측)에 인접한 제1 최외곽 코일로 정의될 수 있다. 제1-1 코일(COL11)의 제1-1 연장 부분(EP11)(또는 제1-1 최외곽 연장 부분으로 지칭됨)은 유효 영역(EA)과 비중첩하고, 제1-1 코일(COL11)의 제1-2 연장 부분(EP12)(또는 제1-2 최외곽 연장 부분으로 지칭됨)은 유효 영역(EA)과 중첩할 수 있다.
제1 코일 중 제1-4 코일(COL14)은 유효 영역(EA)의 제2 측(예를 들어, 우측)에 인접한 제2 최외곽 코일로 정의될 수 있다. 제1-4 코일(COL14)의 제1-4 연장 부분(EP14)(또는 제2-1 최외곽 연장 부분으로 지칭됨)은 유효 영역(EA)과 비중첩하고, 제1-4 코일(COL14)의 제4-2 연장 부분(EP42)(또는 제2-2 최외곽 연장 부분으로 지칭됨)은 유효 영역(EA)과 중첩할 수 있다. 즉, 제1 최외곽 코일(COL11)의 제1-1 최외곽 연장 부분(EP11) 및 제2 최외곽 코일(COL14)의 제1-2 최외곽 연장 부분(EP42)은 비유효 영역(NEA)에 배치되어 충전 구동 모드(CDM)에서 펜(PN) 충전을 위해 사용될 수 있으나, 센싱 구동 모드(SDM)에서 펜(PN) 좌표를 검출하는 데에는 사용되지 않을 수 있다.
연결 핀들(P1~P6, MOP1, MOP2)은 유효 영역(EA)과 평면 상에서 비중첩한다. 연결 핀들(P1~P6, MOP1, MOP2)은 비유효 영역(NEA))에 배치될 수 있다. 연결 핀들(P1~P6, MOP1, MOP2)은 하부 도전층(300)의 비유효 영역(NEA)에 부착되는 연성 회로 필름을 통해 센서 구동부(200C)(도 6a 참조)와 전기적으로 연결될 수 있다.
도 14b를 참조하면, 하부 도전층(300a)은 유효 영역(EA) 및 유효 영역(EA)에 인접한 비유효 영역(NEA)을 포함할 수 있다.
제1 x축 코일들(COL11~COL14)의 연결 부분 및 제2 x축 코일들(COL21~COL23)의 연결 부분은 평면 상에서 유효 영역(EA)과 비중첩할 수 있다. 또한, 제1 y축 코일들(COL31~COL33)의 연결 부분 및 제2 y축 코일들(COL41, COL42)의 연결 부분은 평면 상에서 유효 영역(EA)과 비중첩할 수 있다.
제1 x축 코일 중 유효 영역(EA)의 제1 측(예를 들어, 좌측)에 인접한 제1 최외곽 코일(COL11)의 일부분은 비유효 영역(NEA)에 배치된다. 제1 x축 코일 중 유효 영역(EA)의 제2 측(예를 들어, 우측)에 인접한 제2 최외곽 코일(COL14)의 일부분은 비유효 영역(NEA)과 중첩할 수 있다. 제1 y축 코일 중 유효 영역(EA)의 제3 측(예를 들어, 하측)에 인접한 제3 최외곽 코일(COL31)의 일부분은 비유효 영역(NEA)에 배치되고, 제1 y축 코일 중 유효 영역(EA)의 제4 측(예를 들어, 상측)에 인접한 제4 최외곽 코일(COL33)의 일부분은 비유효 영역(NEA)과 중첩할 수 있다.
x축 연결 핀들(XP1~XP6, XMOP1, XMOP2) 및 y축 연결 핀들(YP1~YP4, YMOP1, YMOP2)은 유효 영역(EA)과 평면 상에서 비중첩한다. x축 연결 핀들(XP1~XP6, XMOP1, XMOP2) 및 y축 연결 핀들(YP1~YP4, YMOP1, YMOP2)은 비유효 영역(NEA))에 배치될 수 있다. x축 연결 핀들(XP1~XP6, XMOP1, XMOP2) 및 y축 연결 핀들(YP1~YP4, YMOP1, YMOP2)은 하부 도전층(300a)의 비유효 영역(NEA)에 부착되는 연성 회로 필름을 통해 센서 구동부(200C)(도 6a 참조)와 전기적으로 연결될 수 있다.
도 15는 본 발명의 일 실시예에 따른 하부 도전층(300d)을 나타낸 평면도이다.
도 15를 참조하면, 하부 도전층(300d)은 제1 코일들(COL1a, COL1b, COL1c, COL1d) 및 제2 코일들(COL2a, COL2b, COL2c)을 포함한다. 제1 코일들(COL1a, COL1b, COL1c, COL1d)은 제1 방향(DR1)으로 이격되어 배치되고, 제2 코일들(COL2a, COL2b, COL2c)은 제1 방향(DR1)으로 이격되어 배치된다. 제2 코일들(COL2a, COL2b, COL2c) 각각은 서로 인접한 2개의 제1 코일과 교차할 수 있다.
제1 코일들(COL1a, COL1b, COL1c, COL1d) 중 제1-1 코일(COL1a)은 제1-1 연장 부분(EP11a), 제1-2 연장 부분(EP12a), 제1-1 연결 부분(CP11a), 제1-3 연장 부분(EP11b), 제1-3 연장 부분(EP12b), 제1-2 연결 부분(CP11b) 및 제1-3 연결 부분(CP11c)을 포함한다. 제1-1 내지 제1-4 연장 부분(EP11a, EP12a, EP11b, EP12b)은 제2 방향(DR2)으로 연장된다. 제1-1 코일(COL1a)은 한 바퀴 이상으로 감긴 루프 형상을 가질 수 있다. 제1-1 코일(COL1a)은 나머지 제1 코일들(COL1b, COL1c, COL1d)과 유사한 형상을 가질 수 있다. 이처럼, 제1-1 코일(COL1a)이 한 바퀴 이상으로 감긴 루프 형상을 가질 경우, 제1-1 코일(COL1a)에 유도되는 전류의 크기가 증가할 수 있다.
코일들(COL2a, COL2b, COL2c) 중 제2-1 코일(COL2a)은 제3-1 연장 부분(EP31), 제4-1 연장 부분(EP41), 제2-1 연결 부분(CP21a), 제3-2 연장 부분(EP32), 제4-2 연장 부분(EP42), 제2-2 연결 부분(CP21b), 및 제2-3 연결 부분(CP21c)을 포함한다. 제2-1 코일(COL2a)은 한 바퀴 이상으로 감긴 루프 형상을 가질 수 있다. 제2-1 코일(COL2a)은 나머지 제2 코일들(COL2b, COL2c)과 유사한 형상을 가질 수 있다. 이처럼, 제2-1 코일(COL2a)이 한 바퀴 이상으로 감긴 루프 형상을 가질 경우, 제2-1 코일(COL2a)에 유도되는 전류의 크기가 증가할 수 있다.
도 16은 본 발명의 일 실시예에 따른 센서층(200)의 평면도이다. 도 17은 본 발명의 일 실시예에 따른 하나의 센싱 유닛(SU)을 확대하여 도시한 평면도이다. 도 18a는 본 발명의 일 실시예에 따른 센싱 유닛(SU)의 제1 도전층(202SU)을 도시한 평면도이다. 도 18b는 본 발명의 일 실시예에 따른 센싱 유닛(SU)의 제2 도전층(204SU)을 도시한 평면도이다. 도 19는 도 18a 및 도 18b에 각각 도시된 I-I' 라인을 따라 절단한 본 발명의 일 실시예에 따른 센서층(200)의 단면도이다.
도 16을 참조하면, 센서층(200)에는 센싱 영역(200A) 및 센싱 영역(200A)과 인접한 주변 영역(200NA)이 정의될 수 있다.
센서층(200)은 센싱 영역(200A)에 배치된 복수의 제1 전극들(210), 복수의 제2 전극들(220), 복수의 제3 전극들(230), 및 복수의 제4 전극들(240)을 포함할 수 있다.
제1 전극들(210) 각각은 제2 전극들(220)과 교차할 수 있다. 제1 전극들(210) 각각은 제2 방향(DR2)을 따라 연장되고, 제1 전극들(210)은 제1 방향(DR1)으로 이격되어 배열될 수 있다. 제2 전극들(220) 각각은 제1 방향(DR1)을 따라 연장되고, 제2 전극들(220)은 제2 방향(DR2)으로 이격되어 배열될 수 있다. 센서층(200)의 센싱 유닛(SU)은 하나의 제1 전극(210)과 하나의 제2 전극(220)이 교차하는 영역일 수 있다.
도 16에는 6 개의 제1 전극들(210) 및 10 개의 제2 전극들(220)이 예시적으로 도시되었으며, 60 개의 센싱 유닛들(SU)이 예시적으로 도시되었으나, 제1 전극들(210)의 수 및 제2 전극들(220)의 수는 이에 제한되지 않는다.
도 16 및 도 17을 참조하면, 제1 전극들(210) 각각은 제1 분할 전극들(210dv1, 210dv2)을 포함할 수 있다. 제1 분할 전극들(210dv1, 210dv2)은 제2 방향(DR2)을 따라 연장하며, 제1 방향(DR1)으로 서로 이격될 수 있다. 제1 분할 전극들(210dv1, 210dv2)은 제2 방향(DR2)으로 연장하는 라인에 대해 선 대칭된 형상을 가질 수 있다.
전극들(220) 각각은 제2 분할 전극들(220dv1, 220dv2)을 포함할 수 있다. 제2 전극들(220)은 제1 방향(DR1)을 따라 연장하며, 제2 방향(DR2)으로 서로 이격될 수 있다. 제2 분할 전극들(220dv1, 220dv2) 제1 방향(DR1)으로 연장하는 라인에 대해 선 대칭된 형상을 가질 수 있다.
도 17, 도 18a, 도 18b, 및 도 19를 참조하면, 제2 분할 전극들(220dv1, 220dv2) 각각은 센싱 패턴(221) 및 브릿지 패턴(222)을 포함할 수 있다. 센싱 패턴(221) 및 브릿지 패턴(222)은 서로 상이한 층 상에 배치되며, 센싱 패턴(221) 및 브릿지 패턴(222)은 제1 컨택(CNa)을 통해 서로 전기적으로 접속될 수 있다. 예를 들어, 브릿지 패턴(222)은 제1 도전층(202SU)에 포함될 수 있으며, 센싱 패턴(221) 및 제1 분할 전극들(210dv1, 210dv2)은 제2 도전층(204SU)에 포함될 수 있다. 제1 도전층(202SU)은 도 7의 제1 도전층(202)에 포함되며, 제2 도전층(204SU)은 도 7의 제2 도전층(204)에 포함될 수 있다.
전극들(230) 각각은 제2 방향(DR2)을 따라 연장되고, 제3 전극들(230)은 제1 방향(DR1)으로 이격되어 배열될 수 있다. 본 발명의 일 실시예에서, 제3 전극들(230) 각각은 병렬로 연결된 복수의 제1 보조 전극들(230s)을 포함할 수 있다. 제3 전극들(230) 각각에 포함된 제1 보조 전극들(230s)의 개수는 다양하게 변형될 수 있다. 예를 들어, 제3 전극들(230) 각각에 포함된 제1 보조 전극들(230s)의 수가 많아질수록, 제3 전극들(230) 각각의 저항이 낮아져, 전력 효율이 향상되고, 센싱 감도가 향상될 수 있다. 반대로, 제3 전극들(230) 각각에 포함된 제1 보조 전극들(230s)의 수가 적어질수록, 제3 전극들(230)을 이용하여 형성되는 루프 코일 패턴을 보다 다양한 형태로 구현할 수 있다.
도 16에서는 하나의 제3 전극(230)이 두 개의 제1 보조 전극들(230s)을 포함할 것을 예시적으로 도시하였으나, 이에 특별히 제한되는 것은 아니다. 제1 보조 전극들(230s)은 제1 전극들(210)과 일대일 대응하여 배치될 수 있다. 따라서, 하나의 센싱 유닛(SU)은 하나의 제1 보조 전극(230s)의 일부분을 포함할 수 있다.
하나의 제1 전극(210)과 하나의 제1 보조 전극(230s) 사이에는 커플링 커패시터가 정의될 수 있다. 이 경우, 펜 센싱 시 발생되는 유도 전류는 상기 커플링 커패시터를 통해 제1 보조 전극(230s)에서 제1 전극(210)으로 전달될 수 있다. 즉, 제1 보조 전극(230s)은 제1 전극(210)에서 센서 구동부(200C)로 전달되는 신호를 보완하는 역할을 할 수 있다. 따라서, 제1 보조 전극(230s)에 유도된 신호의 위상과 제1 전극(210)에 유도된 신호의 위상이 일치할 때 가장 큰 효과를 얻을 수 있다. 따라서, 제1 전극들(210) 각각의 제2 방향(DR2)의 중심과 제1 보조 전극들(230s) 각각의 제2 방향(DR2)의 중심은 서로 중첩할 수 있다. 또한, 제1 전극들(210) 각각의 제1 방향(DR1)의 중심과 제1 보조 전극들(230s) 각각의 제1 방향(DR1)의 중심도 서로 중첩할 수 있다.
본 발명의 일 실시예에서, 하나의 제3 전극(230)이 두 개의 제1 보조 전극들(230s)을 포함하므로, 하나의 제3 전극(230)은 두 개의 제1 전극(210)과 대응(또는 중첩)될 수 있다. 따라서, 센서층(200)에 포함된 제1 전극들(210)의 수는 제3 전극들(230)의 수보다 많을 수 있다. 예를 들어, 제1 전극들(210)의 수는 센서층(200)에 포함된 제3 전극들(230)의 수와 제3 전극들(230) 각각에 포함된 제1 보조 전극들(230s)의 수의 곱과 동일할 수 있다. 도 16에서 제1 전극들(210)의 수는 6 개이고, 제3 전극들(230)의 수는 3 개이고, 제3 전극들(230) 각각에 포함된 제1 보조 전극들(230s)의 수는 2 개일 수 있다.
전극들(240)은 제2 방향(DR2)을 따라 배열되고, 제4 전극들(240)은 제1 방향(DR1)을 따라 연장될 수 있다. 본 발명의 일 실시예에서, 제4 전극들(240) 각각은 병렬로 연결된 제2 보조 전극들(240s1 또는 240s2)을 포함할 수 있다. 제2 보조 전극들(240s1 또는 240s2)은 제2-1 보조 전극(240s1) 및 제2-1 보조 전극(240s2)으로 지칭될 수 있다.
보조 전극(240s1) 및 제2 보조 전극(240s2)의 라우팅 방향은 서로 상이할 수 있다. 도 9에서는 2 개의 제4 전극들(240), 제4 전극들(240) 각각에 포함된 5 개의 제2 보조 전극들(240s1 또는 240s2)이 예시적으로 도시되었다.
본 명세서에서 라우팅 방향이 상이하다는 것의 의미는 전극과 트레이스 라인의 접속 위치가 상이하다는 것을 의미한다. 예를 들어, 제2 보조 전극(240s1)과 전기적으로 연결된 제4 트레이스 라인(240t2)의 제1 접속 위치와 제2 보조 전극(240s2)과 전기적으로 연결된 제4 트레이스 라인(240t2)의 제2 접속 위치는 상이할 수 있다. 상기 제1 접속 위치는 제2 보조 전극(240s1)을 기준으로 좌측 끝 단일 수 있고, 상기 제2 접속 위치는 제2 보조 전극(240s2)의 우측 끝 단일 수 있다.
본 발명의 다른 일 실시예에서, 센서층(200)은 하나의 제4 전극을 포함할 수도 있다. 이 경우, 제4 전극은 서로 병렬로 연결된 10개의 제2 보조 전극들을 포함할 수 있다. 제2 보조 전극들의 수는 도 16의 도시된 도면으로 기재된 것일 뿐, 제4 전극에 포함된 제2 보조 전극들의 수는 상술된 예에 제한되는 것은 아니다.
도 16에서는 5 개의 제2 보조 전극(240s1)이 서로 전기적으로 연결되고, 5 개의 제2 보조 전극(240s2)이 서로 전기적으로 연결된 것을 예시적으로 도시하였다. 즉, 두 개의 제4 전극들(240)의 면적 비율 또는 두 개의 제4 전극들(240) 각각에 포함된 제2 보조 전극의 개수 비율은 1 대 1의 비율을 가질 수 있다. 다만, 이에 특별히 제한되는 것은 아니다. 예를 들어, 제2 보조 전극(240s1)의 수와 제2 보조 전극(240s2)의 수는 서로 상이할 수도 있다.
본 발명의 일 실시예에서, 제4 전극들(240) 각각이 병렬로 연결된 제2 보조 전극들(240s1 또는 240s2)을 포함하는 경우, 하나의 제4 전극의 면적이 커지는 효과가 발생될 수 있다. 또한, 제4 전극들(240) 각각의 저항이 낮아져 제2 입력(3000, 도 6a 참조)에 대한 센싱 감도가 향상될 수 있다.
하나의 제2 전극(220)과 하나의 제2 보조 전극(240s1) 사이에는 커플링 커패시터가 정의될 수 있다. 이 경우, 펜 센싱 시 발생되는 유도 전류는 상기 커플링 커패시터를 통해 제2 보조 전극(240s1)에서 제2 전극(220)으로 전달될 수 있다. 즉, 제2 보조 전극(240s1)은 제2 전극(220)에서 센서 구동부(200C)로 전달되는 신호를 보완하는 역할을 할 수 있다. 따라서, 제2 보조 전극(240s1)에 유도된 신호의 위상과 제2 전극(220)에 유도된 신호의 위상이 일치할 때 가장 큰 효과를 얻을 수 있다. 따라서, 제2 전극들(220) 각각의 제1 방향(DR1)의 중심과 제2 보조 전극(240s1) 각각의 제1 방향(DR1)의 중심은 서로 중첩할 수 있다. 또한, 제2 전극들(220) 각각의 제2 방향(DR2)의 중심과 제2 보조 전극(240s1) 각각의 제2 방향(DR2)의 중심도 서로 중첩할 수 있다.
도 16, 도 18a, 및 도 18b를 참조하면, 제3 전극(230)에 포함된 제1 보조 전극들(230s) 각각은 제3-1 패턴(231) 및 제3-2 패턴(232)을 포함할 수 있다. 제3-1 패턴(231) 및 제3-2 패턴(232)은 서로 상이한 층 상에 배치되며, 제3-1 패턴(231) 및 제3-2 패턴(232)은 제2 컨택(CNb)을 통해 서로 전기적으로 접속될 수 있다. 제3-1 패턴(231)은 제1 도전층(202SU)에 포함될 수 있으며, 제3-2 패턴(232)은 제2 도전층(204SU)에 포함될 수 있다.
본 발명의 일 실시예에서, 제3-1 패턴(231)의 일부분은 제1 분할 전극들(210dv1, 210dv2) 각각의 일부분과 중첩할 수 있다. 따라서, 제1 전극(210)과 제3 전극(230) 사이에 커플링 커패시턴스가 제공(또는 형성)될 수 있다.
도 16, 도 18a, 및 도 18b를 참조하면, 제4 전극(240)에 포함된 제2 보조 전극들(240s1 또는 240s2) 각각은 제4-1 패턴(241), 제4-2 패턴(242), 및 제4-3 패턴(243)을 포함할 수 있다. 제4-2 패턴(242), 및 제4-3 패턴(243)은 서로 동일한 층 상에 배치될 수 있고, 제4-1 패턴(241)은 제4-2 패턴(242), 및 제4-3 패턴(243)과 상이한 층 상에 배치될 수 있다. 제4-1 패턴(241)과 제4-2 패턴(242)은 제3 컨택(CNc)을 통해 서로 전기적으로 접속될 수 있고, 제4-1 패턴(241)과 제4-3 패턴(243)은 제4 컨택(CNd)을 통해 전기적으로 접속될 수 있다. 제4-2 패턴(242), 및 제4-3 패턴(243)은 제1 도전층(202SU)에 포함될 수 있으며, 제4-1 패턴(241)은 제2 도전층(204SU)에 포함될 수 있다.
본 발명의 일 실시예에서, 제4-2 패턴(242)의 일부분은 제2 분할 전극들(220dv1, 220dv2) 각각의 센싱 패턴(221)과 중첩할 수 있다. 따라서, 제2 전극(220)과 제4 전극(240) 사이에 커플링 커패시터가 정의(또는 제공, 형성) 될 수 있다.
본 발명의 일 실시예에서, 제1 도전층(202SU)은 더미 패턴들(DMP)을 더 포함할 수 있다. 더미 패턴들(DMP) 각각은 전기적으로 플로팅되거나, 전기적으로 그라운드될 수 있다. 본 발명의 일 실시예에서, 더미 패턴들(DMP)은 생략될 수도 있다. 빈 공간에 더미 패턴들(DMP)이 배치되기 때문에 외광 반사에 의해 특정 패턴들이 시인될 확률이 감소될 수 있다. 즉, 외광 반사에 따른 시인성이 개선된 전자 장치(1000, 도 1a 참조)가 제공될 수 있다.
센서층(200)은 주변 영역(200NA)에 배치된 복수의 제1 트레이스 라인들(210t), 제1 트레이스 라인들(210t)에 일대일 대응하여 접속된 복수의 제1 패드들(PD1), 복수의 제2 트레이스 라인들(220t), 및 제2 트레이스 라인들(220t)에 일대일 대응하여 접속된 복수의 제2 패드들(PD2)을 더 포함할 수 있다.
제1 트레이스 라인들(210t)은 제1 전극들(210) 각각에 일대일 대응하여 전기적으로 연결될 수 있다. 하나의 제1 전극(210)에 포함된 두 개의 제1 분할 전극들(210dv1, 210dv1)은 제1 트레이스 라인들(210t) 중 하나의 제1 트레이스 라인에 접속될 수 있다. 제1 트레이스 라인들(210t) 각각은 두 개의 제1 분할 전극들(210dv1, 210dv1)에 접속되기 위한 복수의 가지부들을 포함할 수 있다. 본 발명의 일 실시예에서, 두 개의 제1 분할 전극들(210dv1, 210dv1)은 센싱 영역(200A) 내에서 서로 접속될 수도 있다.
트레이스 라인들(220t)은 제2 전극들(220) 각각에 일대일 대응하여 전기적으로 연결될 수 있다. 하나의 제2 전극(220)에 포함된 두 개의 제2 분할 전극들(220dv1, 220dv1)은 제2 트레이스 라인들(220t) 중 하나의 제2 트레이스 라인에 접속될 수 있다. 제2 트레이스 라인들(220t) 각각은 두 개의 제2 분할 전극들(220dv1, 220dv2)에 접속되기 위한 복수의 가지부들을 포함할 수 있다. 본 발명의 일 실시예에서, 두 개의 제2 분할 전극들(220dv1, 220dv2)은 센싱 영역(200A) 내에서 서로 접속될 수도 있다.
센서층(200)은 주변 영역(200NA)에 배치된 제3 트레이스 라인(230rt1), 제3 트레이스 라인(230rt1)의 일단 및 타단에 접속된 복수의 제3 패드들(PD3), 제4 트레이스 라인들(240t-1, 240t-2), 및 제4 트레이스 라인들(240t-1, 240t-2)에 일대일 대응하여 접속된 제4 패드들(PD4)을 더 포함할 수 있다.
트레이스 라인(230rt1)은 제1 보조 전극들(230s) 중 적어도 하나의 제1 보조 전극(230s)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서, 제3 트레이스 라인(230rt1)은 제1 보조 전극들(230s) 모두와 전기적으로 연결될 수 잇다. 즉, 제3 트레이스 라인(230rt1)은 제3 전극들(230) 모두에 전기적으로 연결될 수 있다. 제3 트레이스 라인(230rt1)은 제1 방향(DR1)을 따라 연장되며 제3 전극들(230)에 전기적으로 연결된 제1 라인 부분(231t), 제1 라인 부분(231t)의 제1 단부로부터 제2 방향(DR2)을 따라 연장되는 제2 라인 부분(232t), 및 제1 라인 부분(231t)의 제2 단부로부터 제2 방향(DR2)을 따라 연장되는 제3 라인 부분(233t)을 포함할 수 있다.
본 발명의 일 실시예에서, 제2 라인 부분(232t)의 저항 및 제3 라인 부분(233t)의 저항 각각은 제3 전극들(230) 중 하나의 제3 전극의 저항과 실질적으로 동일할 수 있다. 따라서, 제2 라인 부분(232t) 및 제3 라인 부분(233t)은 제3 전극들(230)의 역할을 할 수 있으며, 제3 전극들(230)이 주변 영역(200NA)에도 배치된 것과 같은 효과를 얻을 수 있다. 예를 들어, 제2 라인 부분(232t) 및 제3 라인 부분(233t) 중 어느 하나 및 제3 전극들(230) 중 어느 하나는 코일을 형성할 수 있다. 따라서, 주변 영역(200NA)과 인접한 영역에 위치한 펜도 제2 라인 부분(232t) 또는 제3 라인 부분(233t)을 포함하는 루프에 의해 충분히 충전될 수 있다.
본 발명의 일 실시예에서, 제2 라인 부분(232t)의 저항 및 제3 라인 부분(233t)의 저항을 조절하기 위해, 제2 라인 부분(232t) 및 제3 라인 부분(233t) 각각의 제1 방향(DR1)의 폭이 조절될 수 있다. 다만, 이는 일 예일뿐, 제1 내지 제3 라인 부분들(231t, 232t, 233t)은 서로 실질적으로 동일한 폭을 가질 수도 있다.
트레이스 라인들(240t-1, 240t-2)은 센싱 영역(200A)을 사이에 두고 이격될 수 있다. 제4 트레이스 라인(240t-1)은 제2 보조 전극들(240s1) 중 적어도 하나의 제2 보조 전극(240s1)에 전기적으로 연결될 수 있다. 예를 들어, 제2 보조 전극들(240s1) 각각의 일단부는 제4 트레이스 라인(240t-1)에 접속될 수 있다. 제4 트레이스 라인(240t-2)은 제2 보조 전극들(240s2) 중 적어도 하나의 제2 보조 전극(240s2)에 전기적으로 연결될 수 있다. 예를 들어, 제2 보조 전극들(240s2) 각각의 일단부는 제4 트레이스 라인(240t-2)에 접속될 수 있다.
도 18a 및 도 18b를 참조하면, 하나의 센싱 유닛(SU) 내의 제2 도전층(204SU)에서 제1 전극(210) 및 제2 전극(220)에 포함된 구성 요소들이 차지하는 면적은 제3 전극(230) 및 제4 전극(240)에 포함된 구성 요소들이 차지하는 면적보다 클 수 있다. 제1 입력(2000, 도 6a 참조)에 의한 커패시턴스의 변화는 거리가 가까울수록 클 수 있다. 따라서, 제1 입력(2000, 도 6a 참조)을 감지하기 위한 구성 요소가 상대적으로 전자 장치(1000, 도 1a 참조)의 표면과 인접한 층에서 더 큰 면적으로 배치될 수 있다. 그 결과, 터치 성능이 향상될 수 있다.
앞서, 도 18a 및 도 18b에서는 제1 내지 제4 전극들(210, 220, 230, 240) 각각이 두 개의 도전층들(202SU, 204SU)에 나눠 배치된 구조를 예시적으로 도시하였으나, 이에 특별히 제한되는 것은 아니다. 예를 들어, 제1 내지 제4 전극들(210, 220, 230, 240)은 세 개의 도전층들 또는 네 개의 도전층들에 나눠 배치될 수 있다.
본 발명의 일 실시예에서, 충전 구동 모드에서 신호가 인가되는 제3 전극(230)은 제1 및 제2 도전층들(202SU, 204SU) 아래에 배치되는 제3 도전층에 포함될 수 있다. 예를 들어, 제3 도전층은 센서 베이스층(201) 아래에 제공될 수 있다. 제3 도전층은 센서 베이스층(201)과 표시층(100) 사이에 배치될 수도 있고, 표시층(100) 아래에 배치될 수도 있고, 또는 표시층(100) 내에 포함될 수도 있다.
제1, 제2, 및 제4 전극들(210, 220, 240)은 제1 및 제2 도전층들(202SU, 204SU)에 포함될 수 있다. 예를 들어, 제3 전극(230)을 상기 제3 도전층과 같은 별도의 도전층으로 구현하는 경우, 제3 전극(230)의 형상은 보다 자유롭게 설계될 수 있다. 예를 들어, 제3 전극(230)은 복수의 코일들을 포함하는 형태로 제공될 수 있다. 또한, 상기 제3 도전층을 이용하여 제3 전극(230)은 보다 촘촘하게 제공될 수 있으며, 이 경우, 펜 센싱 감도가 향상될 수 있다. 본 발명의 다른 일 실시예에서, 상기 제3 도전층에는 제3 전극(230) 대신 제4 전극(240)이 포함될 수도 있다.
도 20a는 본 발명의 일 실시예에 따른 센싱 유닛의 제1 도전층(202SUa)을 도시한 평면도이다. 도 20b는 본 발명의 일 실시예에 따른 센싱 유닛의 제2 도전층(204SUa)을 도시한 평면도이다. 도 20c은 도 20a 및 도 20b에 각각 도시된 II-II' 라인을 따라 절단한 본 발명의 일 실시예에 따른 센서층의 단면도이다.
도 17, 도 20a, 도 20b, 및 도 20c를 참조하면, 제1 전극 그룹들(210G) 각각은 복수의 제1 감지 패턴들(211) 및 복수의 제1 브릿지 패턴들(212)을 포함할 수 있다. 제1 감지 패턴들(211)은 제2 방향(DR2)으로 이격되고, 제1 브릿지 패턴들(212)은 제2 방향(DR2)으로 연장되어, 제1 감지 패턴들(211)에 제1 컨택(CNa1)을 통해 전기적으로 접속될 수 있다. 도 20a 및 도 20b에서는 서로 인접한 두 개의 제1 감지 패턴들(211)이 두 개의 제1 브릿지 패턴들(212)에 의해 서로 전기적으로 연결되는 것을 예로 들어 도시하였으나, 이에 특별히 제한되는 것은 아니다. 예를 들어, 서로 인접한 두 개의 제1 감지 패턴들(211)은 하나의 제1 브릿지 패턴(212)에 의해 서로 전기적으로 연결되거나, 셋 이상의 제1 브릿지 패턴(212)에 의해 서로 전기적으로 연결될 수 있다.
도 20b에는 제1 분할 전극(220-D1) 및 제2 분할 전극(220-D2) 중 제1 분할 전극(220-D1)이 예시적으로 도시되었다. 제1 분할 전극(220-D1)을 사이에 두고 제2 방향(DR2)으로 인접한 제1 감지 패턴들(211)이 이격될 수 있다. 본 발명의 일 실시예에서, 제1 감지 패턴들(211), 제1 분할 전극(220-D1) 및 제2 분할 전극(220-D2)은 제2 도전층(204SUa)에 포함될 수 있고, 제1 브릿지 패턴들(212)은 제1 도전층(202SUa)에 포함될 수 있다. 제1 브릿지 패턴들(212)은 이와 중첩하는 제1 분할 전극(220-D1) 또는 제2 분할 전극(220-D2)과 절연 교차할 수 있다.
전극 그룹(230G)에 포함된 제1 보조 전극들(230S) 각각은 제2 방향(DR2)으로 연장될 수 있다. 제1 보조 전극들(230S)은 제1 도전층(202SUa)에 포함될 수 있다. 제1 보조 전극들(230S) 각각에는 하나 이상의 홀이 정의될 수 있다. 하나의 홀에는 하나의 제1 브릿지 패턴(212)이 배치될 수 있다. 따라서, 제1 브릿지 패턴(212)은 제1 보조 전극들(230S)과 전기적으로 절연될 수 있다.
전극 그룹(240G)에 포함된 제2 보조 전극들(240S) 각각은 복수의 제2 감지 패턴들(241a) 및 복수의 제2 브릿지 패턴들(242a)을 포함할 수 있다 제2 감지 패턴들(241a)은 제1 방향(DR1)으로 이격되고, 제2 브릿지 패턴들(242a)은 제1 방향(DR1)으로 연장되어, 제2 감지 패턴들(241a)에 제2 컨택(CNb1)을 통해 전기적으로 접속될 수 있다.
도 20a 및 도 20b에서는 서로 인접한 두 개의 제2 감지 패턴들(241a)이 두 개의 제2 브릿지 패턴들(242a)에 의해 서로 전기적으로 연결되는 것을 예로 들어 도시하였으나, 이에 특별히 제한되는 것은 아니다. 예를 들어, 서로 인접한 두 개의 제2 감지 패턴들(241a)은 하나의 제2 브릿지 패턴(242a)에 의해 서로 전기적으로 연결되거나, 셋 이상의 제2 브릿지 패턴들(242a)에 의해 서로 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 제2 감지 패턴들(241a) 및 제1 보조 전극들(230S)은 제1 도전층(202SUa)에 포함될 수 있고, 제2 브릿지 패턴들(242a)은 제2 도전층(204SUa)에 포함될 수 있다. 제2 브릿지 패턴들(242a)은 이와 중첩하는 제1 보조 전극들(230S)과 절연 교차할 수 있다.
도 20a 및 도 20b를 참조하면, 하나의 센싱 유닛(SU) 내의 제2 도전층(204SU)에서 제1 전극 그룹(210G) 및 제2 전극 그룹(220G)에 포함된 구성 요소들이 차지하는 면적은 제3 전극 그룹(230G) 및 제4 전극 그룹(240G)에 포함된 구성 요소들이 차지하는 면적보다 클 수 있다. 제1 입력(2000, 도 6a 참조)에 의한 커패시턴스의 변화는 거리가 가까울수록 클 수 있다. 따라서, 제1 입력(2000, 도 6a 참조)을 감지하기 위한 구성 요소가 상대적으로 전자 장치(1000, 도 6a 참조)의 표면과 인접한 층에서 더 큰 면적으로 배치될 수 있다. 그 결과, 터치 성능이 향상될 수 있다.
본 발명의 일 실시예에서, 제1 도전층(202SUa)은 제1 더미 패턴들(DMP1)을 더 포함하고, 제2 도전층(204SUa)은 제2 더미 패턴들(DMP2)을 더 포함할 수 있다. 제1 더미 패턴들(DMP1) 및 제2 더미 패턴들(DMP2) 각각은 플로팅 또는 전기적으로 플로팅될 수 있다. 제1 더미 패턴들(DMP1) 및 제2 더미 패턴들(DMP2) 각각은 복수의 도전 패턴들로 분할될 수 있다. 예를 들어, 하나의 제1 더미 패턴(DMP1)은 서로 분리 또는 전기적으로 분리된 복수의 플로팅 더미 패턴들을 포함할 수 있다.
도 20c를 참조하면, 제1 보조 전극(230S)의 면적 및 제1 감지 패턴(211)의 면적이 조절될 수 있다. 예를 들어, 제1 보조 전극(230S)과 제1 더미 패턴들(DMP1) 사이의 경계의 위치 및 제1 감지 패턴(211)과 제2 더미 패턴들(DMP2) 사이의 경계의 위치가 조절될 수 있다. 이 경우, 제1 보조 전극(230S)과 제1 감지 패턴(211)이 중첩하는 중첩 영역의 면적이 조절되어 제1 보조 전극(230S)과 제1 감지 패턴(211) 사이의 커플링 커패시터(C-CP)의 커패시턴스 크기가 조절될 수 있다.
도 21a는 도 18a에 도시된 AA' 영역을 확대한 평면도이다. 도 21b는 도 18b에 도시된 BB' 영역을 확대한 평면도이다.
도 18a, 도 18b, 도 21a, 및 도 21b를 참조하면, 제1 전극들(210), 제2 전극들(220), 제3 전극들(230), 제4 전극들(240), 및 더미 패턴들(DMP) 각각은 메쉬 구조를 가질 수 있다. 상기 메쉬 구조들 각각은 복수의 메쉬 라인들을 포함할 수 있다. 복수의 메쉬 라인들 각각은 소정의 방향으로 연장하는 직선 형상을 가지며, 서로 연결 수 있다. 제1 전극들(210), 제2 전극들(220), 제3 전극들(230), 제4 전극들(240), 및 더미 패턴들(DMP) 각각에는 메쉬 구조가 배치되지 않은 개구들이 정의(제공 또는 형성)될 수 있다.
도 21a 및 도 21b에서는 상기 메쉬 구조가 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제1 교차 방향(CDR1)을 따라 연장하는 메쉬선들 및 제1 교차 방향(CDR1)과 교차하는 제2 교차 방향(CDR2)을 따라 연장하는 메쉬선들을 포함하는 것을 예시적으로 도시하였다. 다만, 메쉬 구조를 구성하는 메쉬선들의 연장 방향이 도 21a 및 도 21b의 도시에 특별히 제한되는 것은 아니다. 예를 들어, 상기 메쉬 구조는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장하는 메쉬선들만을 포함하거나, 제1 방향(DR1), 제2 방향(DR2), 및 제1 교차 방향(CDR1) 및 제2 교차 방향(CDR2)으로 연장하는 메쉬선들을 포함할 수도 있다. 즉, 상기 메쉬 구조는 다양한 형태로 변경될 수 있다.
도 22는 본 발명의 일 실시예에 따른 하나의 센싱 유닛(SUa)을 확대하여 도시한 평면도이다. 도 23a는 본 발명의 일 실시예에 따른 센싱 유닛(SUa)의 제1 도전층(202SUa)을 도시한 평면도이다. 도 23b는 본 발명의 일 실시예에 따른 센싱 유닛(SUa)의 제2 도전층(204SUa)을 도시한 평면도이다.
도 22, 도 23a, 및 도 23b에 도시된 실시예에 따르면, 도 18a에 도시된 더미 패턴들(DMP)은 제1 전극(210) 또는 제2 전극(220)과 전기적으로 연결될 수 있다. 예를 들어, 제1 도전층(202SUa)에는 제1 전극 보조 패턴들(210au) 및 제2 전극 보조 패턴들(220au)이 배치될 수 있다. 제1 전극 보조 패턴들(210au)은 제1 분할 전극들(210dv1, 210dv2)과 중첩하며, 제5 컨택들(CNe)을 통해 서로 전기적으로 접속될 수 있다. 제2 전극 보조 패턴들(220au)은 센싱 패턴들(221)과 중첩하며, 제6 컨택들(CNf)을 통해 서로 전기적으로 접속될 수 있다.
도 24는 본 발명의 일 실시예에 따른 센서 구동부(200C, 도 6a 참조)의 동작을 나타낸 도면이다.
도 7a 및 도 24를 참조하면, 센서 구동부(200C)는 제1 동작 모드(DMD1), 제2 동작 모드(DMD2), 및 제3 동작 모드(DMD3) 중 어느 하나로 선택적으로 구동되도록 구성될 수 있다.
제1 동작 모드(DMD1)는 터치 및 펜 대기 모드, 제2 동작 모드(DMD2)는 터치 활성화 및 펜 대기 모드, 제3 동작 모드(DMD3)는 펜 활성화 모드로 지칭될 수 있다. 제1 동작 모드(DMD1)는 제1 입력(2000) 및 제2 입력(3000)을 대기하는 모드일 수 있다. 제2 동작 모드(DMD2)는 제1 입력(2000)을 센싱하고, 제2 입력(3000)을 대기하는 모드일 수 있다. 제3 동작 모드(DMD3)는 제2 입력(3000)을 센싱하는 모드일 수 있다.
본 발명의 일 실시예에서, 센서 구동부(200C)는 제1 동작 모드(DMD1)로 먼저 구동될 수 있다. 제1 동작 모드(DMD1)에서 제1 입력(2000)이 센싱되면, 센서 구동부(200C)는 제2 동작 모드(DMD2)로 전환(또는 변경)될 수 있다. 또는, 제1 동작 모드(DMD1)에서 제2 입력(3000)이 센싱되면, 센서 구동부(200C)는 제3 동작 모드(DMD3)로 전환(또는 변경)될 수 있다.
본 발명의 일 실시예에서, 제2 동작 모드(DMD2)에서 제2 입력(3000)이 센싱되면, 센서 구동부(200C)는 제3 동작 모드(DMD3)로 전환될 수 있다. 제2 동작 모드(DMD2)에서 제1 입력(2000)이 해제(또는 미감지)되면, 센서 구동부(200C)는 제1 동작 모드(DMD1)로 전환될 수 있다. 제3 동작 모드(DMD3)에서 제2 입력(3000)이 해제(또는 미감지)되면, 센서 구동부(200C)는 제1 동작 모드(DMD1)로 전환될 수 있다.
도 25는 본 발명의 일 실시예에 따른 센서 구동부(200C, 도 6a 참조)의 동작을 나타낸 도면이다.
도 7a, 도 24, 및 도 25를 참조하면, 제1 내지 제3 동작 모드들(DMD1, DMD2, DMD3)에서의 동작을 시간(t) 순으로 예시적으로 도시하였다.
제1 동작 모드(DMD1)에서 센서 구동부(200C)는 제2 모드(MD2-d) 및 제1 모드(MD1-d)로 반복 구동될 수 있다. 제2 모드(MD2-d)동안, 센서층(200)은 제2 입력(3000)을 검출(Detection)하기 위해 스캔 구동될 수 있다. 제1 모드(MD1-d)동안, 센서층(200)은 제1 입력(2000)을 검출하기 위해 스캔 구동될 수 있다. 도 24에서는 센서 구동부(200C)가 제2 모드(MD2-d) 후에 연속해서 제1 모드(MD1-d)로 동작하는 것을 예시적으로 도시하였으나, 순서가 이에 제한되는 것은 아니다.
제2 동작 모드(DMD2)에서 센서 구동부(200C)는 제2 모드(MD2-d) 및 제1 모드(MD1)로 반복 구동될 수 있다. 제2 모드(MD2-d)동안, 센서층(200)은 제2 입력(3000)을 검출하기 위해 스캔 구동될 수 있다. 제1 모드(MD1)동안, 센서층(200)은 제1 입력(2000)에 의한 좌표를 검출하기 위해 스캔 구동될 수 있다.
제3 동작 모드(DMD3)에서 센서 구동부(200C)는 제2 모드(MD2)로 구동될 수 있다. 제2 모드(MD2)동안, 센서층(200)은 제2 입력(3000)에 의한 좌표를 검출하기 위해 스캔 구동될 수 있다. 제3 동작 모드(DMD3)에서는 제2 입력(3000)이 해제(또는 미감지)되기 전까지 센서 구동부(200C)는 제1 모드(MD1-d 또는 MD1)로 동작하지 않을 수 있다.
도 16을 함께 참조하면, 제1 모드(MD1-d) 및 제1 모드(MD1)에서, 제3 전극들(230) 및 제4 전극들(240)은 모두 그라운드될 수 있다. 따라서, 제3 전극들(230) 및 제4 전극들(240)을 통해 터치 노이즈가 유입되는 것이 방지될 수 있다.
제1 동작 모드(DMD1) 또는 제2 동작 모드(DMD2)의 제2 모드(MD2-d) 및 제3 동작 모드(DMD3)의 제2 모드(MD2)에서, 제3 전극들(230) 및 제4 전극들(240) 각각의 일단은 모두 플로팅될 수 있다. 또한, 제2 모드(MD2-d) 및 제2 모드(MD2)에서, 제3 전극들(230) 및 제4 전극들(240) 각각의 타단은 모두 그라운드 또는 플로팅될 수 있다. 따라서, 제1 전극들(210)과 제3 전극들(230) 사이의 커플링 및 제2 전극들(220)과 제4 전극들(240) 사이의 커플링에 의해 센싱 신호의 보상이 극대화될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위 상에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
최근 펜 등의 외부 입력을 감지하는 기능이 탑재된 표시 장치가 개발되고 있다. 펜 감지를 위해 배치된 하부 도전층에서 2개의 코일을 중첩되게 배치하고, 하나의 연결 핀을 2개의 코일에 공통적으로 연결시킴으로써, 하부 도전층에 구비되는 연결 핀들의 개수를 전체적으로 감소시킬 수 있고, 그 결과 전자 장치의 구성을 간소화시킬 수 있음에 따라 본 발명은 산업상 이용 가능성이 높다.

Claims (32)

  1. 표시층;
    상기 표시층 위에 배치된 센서층; 및
    상기 센서층 아래에 배치된 하부 도전층을 포함하고,
    상기 하부 도전층은,
    제1 방향으로 이격되어 배치된 제1 코일들;
    상기 제1 방향으로 이격되어 배치되고, 각각이 서로 인접한 2개의 제1 코일과 교차하는 제2 코일들; 및
    상기 제1 코일들의 끝단들과 상기 제2 코일들의 끝단들을 연결하는 연결 핀들을 포함하는 전자 장치.
  2. 제1항에 있어서, 상기 2개의 제1 코일 중 제1-1 코일은,
    상기 제1 방향과 교차하는 제2 방향으로 연장된 제1-1 연장 부분;
    상기 제1-1 연장 부분과 상기 제1 방향 상에서 이격된 제1-2 연장 부분; 및
    상기 제1-1 연장 부분과 상기 제1-2 연장 부분을 연결하는 제1-1 연결 부분을 포함하고,
    상기 2개의 제1 코일 중 제1-2 코일은,
    상기 제1 방향과 교차하는 상기 제2 방향으로 연장된 제2-1 연장 부분;
    상기 제2-1 연장 부분과 상기 제1 방향 상에서 이격된 제2-2 연장 부분; 및
    상기 제2-1 연장 부분과 상기 제2-2 연장 부분을 연결하는 제1-2 연결 부분을 포함하며,
    상기 제2 코일들 각각은,
    상기 제1 방향과 교차하는 상기 제2 방향으로 연장된 제3 연장 부분;
    상기 제3 연장 부분과 상기 제1 방향 상에서 이격된 제4 연장 부분; 및
    상기 제3 연장 부분과 상기 제4 연장 부분을 연결하는 제2 연결 부분을 포함하는 전자 장치.
  3. 제2항에 있어서, 상기 제1-2 연장 부분과 상기 제3 연장 부분은 상기 연결 핀들 중 제1 연결 핀에 연결되고,
    상기 제2-1 연장 부분과 상기 제4 연장 부분은 상기 연결 핀들 중 제2 연결 핀에 연결되는 전자 장치.
  4. 제2항에 있어서, 상기 제2 연결 부분은 상기 제1-2 연장 부분 및 상기 제2-1 연장 부분과 교차하는 전자 장치.
  5. 제4항에 있어서, 상기 제2 연결 부분은,
    복수의 바디 부분; 및
    상기 바디 부분들을 전기적으로 연결하는 브릿지 부분을 포함하고,
    상기 바디 부분들, 상기 제1-2 연장 부분 및 상기 제2-1 연장 부분은 제1 층 상에 배치되고,
    상기 브릿지 부분은 상기 제1 층과 다른 제2 층 상에 배치되는 전자 장치.
  6. 제5항에 있어서, 상기 센서층은,
    센서 베이스층; 및
    상기 센서 베이스층 상에 배치돈 도전층을 포함하고,
    상기 브릿지 부분은 상기 센서 베이스층 상에 배치되는 전자 장치.
  7. 제4항에 있어서, 상기 제2-1 연장 부분과 상기 제2-2 연장 부분 사이의 간격은 상기 제3 연장 부분과 상기 제4 연장 부분 사이의 간격과 동일한 전자 장치.
  8. 제4항에 있어서, 상기 제1-1 연장 부분과 상기 제1-2 연장 부분 사이의 간격은 상기 제3 연장 부분과 상기 제4 연장 부분 사이의 간격 및 상기 제2-1 연장 부분과 상기 제2-2 연장 부분 사이의 간격 중 적어도 하나와 같은 전자 장치.
  9. 제4항에 있어서, 상기 제1-2 연장 부분과 상기 제3 연장 부분 사이의 제1 서브 간격은 상기 제2-1 연장 부분과 상기 제4 연장 부분 사이의 제2 서브 간격과 동일한 전자 장치.
  10. 제9항에 있어서, 상기 제1-2 연장 부분과 상기 제2-1 연장 부분 사이의 제3 서브 간격은 상기 제1 및 제2 서브 간격 각각과 동일한 전자 장치.
  11. 제2항에 있어서, 상기 하부 도전층은,
    유효 영역; 및
    상기 유효 영역을 감싸는 비유효 영역을 포함하고,
    상기 제1-1 연결 부분, 상기 제1-2 연결 부분 및 상기 제2 연결 부분은 상기 유효 영역과 평면 상에서 비중첩하고,
    상기 연결 핀들은 상기 유효 영역과 평면 상에서 비중첩하는 전자 장치.
  12. 제11항에 있어서, 상기 제1 코일들 중 상기 유효 영역의 제1 측에 인접한 제1 최외곽 코일은 제1-1 최외곽 연장 부분 및 제1-2 최외곽 연장 부분을 포함하고, 상기 제1-1 최외곽 연장 부분은 상기 유효 영역과 비중첩하고 상기 제1-2 최외곽 연장 부분은 상기 유효 영역과 중첩하며,
    상기 제1 코일들 중 상기 유효 영역의 제2 측에 인접한 제2 최외곽 코일은 제2-1 최외곽 연장 부분 및 제2-2 최외곽 연장 부분을 포함하고, 상기 제2-1 최외곽 연장 부분은 상기 유효 영역과 중첩하고, 상기 제2-2 최외곽 연장 부분은 상기 유효 영역과 비중첩하는 전자 장치.
  13. 제12항에 있어서, 상기 연결 핀들은,
    상기 제1-1 최외곽 연장 부분에 연결된 제1 최외곽 연결 핀; 및
    상기 제2-2 최외곽 연장 부분에 연결된 제2 최외곽 연결 핀을 포함하는 전자 장치.
  14. 제1항에 있어서, 상기 하부 도전층은,
    상기 제1 코일들 및 상기 제2 코일들과 비중첩하도록 배치된 더미 전극을 더 포함하는 전자 장치.
  15. 제14항에 있어서, 상기 더미 전극은,
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 방향으로 배열된 복수의 더미 바 패턴들 포함하는 전자 장치.
  16. 제14항에 있어서, 상기 더미 전극은,
    상기 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 매트릭스 형태로 배열된 복수의 더미 전극 패턴들을 포함하는 전자 장치.
  17. 제14항에 있어서,
    상기 더미 전극은 전기적으로 플로팅되는 전자 장치.
  18. 제1항에 있어서, 상기 하부 도전층은,
    상기 제1 방향과 교차하는 제2 방향으로 이격되어 배치된 제3 코일들;
    상기 제2 방향으로 이격되어 배치되고, 각각이 서로 인접한 2개의 제3 코일과 교차하는 제4 코일들; 및
    상기 제3 코일들의 끝단들과 상기 제4 코일들의 끝단들을 연결하는 연결 핀들을 더 포함하는 전자 장치.
  19. 제18항에 있어서, 상기 제3 코일들 및 상기 제4 코일들은 상기 제1 코일들 및 상기 제2 코일들과 교차하는 전자 장치.
  20. 제1항에 있어서,
    상기 하부 도전층은 상기 표시층 아래에 배치되는 전자 장치.
  21. 제1항에 있어서,
    상기 하부 도전층은 상기 표시층과 상기 센서층 사이에 배치되는 전자 장치.
  22. 제1항에 있어서, 상기 센서층은,
    상기 제1 방향을 따라 배열되며, 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 복수의 제1 전극들;
    상기 제2 방향을 따라 배열되며, 상기 제1 방향을 따라 연장된 복수의 제2 전극들;
    상기 제1 방향을 따라 배열되고, 상기 제2 방향을 따라 연장되며, 상기 복수의 제1 전극들과 중첩하는 복수의 제3 전극들; 및
    상기 제2 방향을 따라 배열되고, 상기 제1 방향을 따라 연장되며, 상기 복수의 제2 전극들과 중첩하는 복수의 제4 전극들을 포함하는 전자 장치.
  23. 제22항에 있어서,
    상기 센서층을 구동하며, 터치 입력을 센싱하는 제1 모드 또는 펜의 입력을 센싱하는 제2 모드로 선택적으로 동작하도록 구성된 센서 구동부를 더 포함하고,
    상기 제2 모드는,
    상기 센서층을 이용하여 상기 펜의 입력을 센싱하는 센싱 구동 모드; 및
    상기 하부 도전층을 이용하여 상기 펜을 충전하는 충전 구동 모드를 포함하는 전자 장치.
  24. 제1항에 있어서,
    상기 하부 도전층을 구동하며, 펜의 입력을 센싱하는 센싱 구동 모드 및 상기 펜을 충전하는 충전 구동 모드로 동작하도록 구성된 센서 구동부를 더 포함하고,
    상기 하부 도전층은 상기 센서 구동부에 의해 상기 센싱 구동 모드와 상기 충전 구동 모드로 교번적으로 구동되는 전자 장치.
  25. 제24항에 있어서, 상기 센서 구동부는,
    상기 충전 구동 모드에서, 상기 연결 핀들 중 선택된 2개의 연결 핀 중 하나에 제1 충전 신호를 인가하고, 나머지 하나에 제2 충전 신호를 인가하는 충전 회로;
    상기 센싱 구동 모드에서, 상기 연결 핀들에 전기적으로 연결되어 상기 펜에 의해 상기 제1 및 제2 코일들에 유도된 전류를 센싱하는 센서 회로;
    상기 연결 핀들과 상기 충전 회로 사이에 배치된 제1 스위칭 소자들; 및
    상기 연결 핀들과 상기 센서 회로 사이에 배치된 제2 스위칭 소자들을 포함하는 전자 장치.
  26. 제25항에 있어서, 상기 제1 및 제2 충전 신호는 서로 위상이 반대인 교류 신호인 전자 장치.
  27. 표시층;
    상기 표시층 위에 배치된 센서층;
    상기 센서층 아래에 배치된 하부 도전층; 및
    상기 센서층 및 상기 하부 도전층을 구동하며, 펜 센싱 모드로 동작하도록 구성된 센서 구동부를 포함하고,
    상기 하부 도전층은,
    제1 방향으로 이격되어 배치된 제1 코일들;
    상기 제1 방향으로 이격되어 배치되고, 각각이 서로 인접한 2개의 제1 코일과 교차하는 제2 코일들; 및
    상기 제1 코일들의 끝단들과 상기 제2 코일들의 끝단들을 연결하는 연결 핀들을 포함하며,
    상기 펜 센싱 모드는,
    상기 센서층을 이용하여 펜의 입력을 센싱하는 센싱 구동 모드; 및
    상기 하부 도전층을 이용하여 상기 펜을 충전하는 충전 구동 모드를 포함하는 전자 장치.
  28. 제27항에 있어서, 상기 센서층은,
    상기 제1 방향을 따라 배열되며, 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 복수의 제1 전극들;
    상기 제2 방향을 따라 배열되며, 상기 제1 방향을 따라 연장된 복수의 제2 전극들;
    상기 제1 방향을 따라 배열되고, 상기 제2 방향을 따라 연장되며, 상기 복수의 제1 전극들과 중첩하는 복수의 제3 전극들; 및
    상기 제2 방향을 따라 배열되고, 상기 제1 방향을 따라 연장되며, 상기 복수의 제2 전극들과 중첩하는 복수의 제4 전극들을 포함하는 전자 장치.
  29. 제28항에 있어서, 상기 센서 구동부는 터치 입력을 센싱하는 터치 센싱 모드로 더 동작하도록 구성되고,
    상기 센서 구동부는 상기 터치 센싱 모드에서 상기 제1 및 제2 전극들을 이용하여 상기 터치 입력을 센싱하고,
    상기 센싱 구동 모드에서 상기 제3 및 제4 전극들을 이용하여 상기 펜의 입력을 센싱하는 전자 장치.
  30. 제27항에 있어서, 상기 센서 구동부는,
    상기 충전 구동 모드에서, 상기 연결 핀들 중 선택된 2개의 연결 핀 중 하나에 제1 충전 신호를 인가하고, 나머지 하나에 제2 충전 신호를 인가하는 충전 회로;
    상기 센싱 구동 모드에서, 상기 연결 핀들에 전기적으로 연결되어 상기 펜에 의해 상기 제1 및 제2 코일들에 유도된 전류를 센싱하는 센서 회로;
    상기 연결 핀들과 상기 충전 회로 사이에 배치된 제1 스위칭 소자들; 및
    상기 연결 핀들과 상기 센서 회로 사이에 배치된 제2 스위칭 소자들을 포함하는 전자 장치.
  31. 제27항에 있어서, 상기 2개의 제1 코일 중 제1-1 코일은,
    상기 제1 방향과 교차하는 제2 방향으로 연장된 제1-1 연장 부분;
    상기 제1-1 연장 부분과 상기 제1 방향 상에서 이격된 제1-2 연장 부분; 및
    상기 제1-1 연장 부분과 상기 제1-2 연장 부분을 연결하는 제1-1 연결 부분을 포함하고,
    상기 2개의 제1 코일 중 제1-2 코일은,
    상기 제1 방향과 교차하는 상기 제2 방향으로 연장된 제2-1 연장 부분;
    상기 제2-1 연장 부분과 상기 제1 방향 상에서 이격된 제2-2 연장 부분; 및
    상기 제2-1 연장 부분과 상기 제2-2 연장 부분을 연결하는 제1-2 연결 부분을 포함하며,
    상기 제2 코일들 각각은,
    상기 제1 방향과 교차하는 상기 제2 방향으로 연장된 제3 연장 부분;
    상기 제3 연장 부분과 상기 제1 방향 상에서 이격된 제4 연장 부분; 및
    상기 제3 연장 부분과 상기 제4 연장 부분을 연결하는 제2 연결 부분을 포함하는 전자 장치.
  32. 제31항에 있어서, 상기 제1-2 연장 부분과 상기 제3 연장 부분은 상기 연결 핀들 중 제1 연결 핀에 연결되고,
    상기 제2-1 연장 부분과 상기 제4 연장 부분은 상기 연결 핀들 중 제2 연결 핀에 연결되는 전자 장치.
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