WO2025159072A1 - 電子デバイスおよび電子デバイスの製造方法 - Google Patents

電子デバイスおよび電子デバイスの製造方法

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WO2025159072A1
WO2025159072A1 PCT/JP2025/001721 JP2025001721W WO2025159072A1 WO 2025159072 A1 WO2025159072 A1 WO 2025159072A1 JP 2025001721 W JP2025001721 W JP 2025001721W WO 2025159072 A1 WO2025159072 A1 WO 2025159072A1
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layer
opening
electronic device
electrode
sputtered
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PCT/JP2025/001721
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English (en)
French (fr)
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健史 森山
浩司 籠谷
佑花里 武谷
徹也 水口
雅希 羽根田
洋志 田中
啓史 田中
克倫 戸澤
翔也 小柳
隆寿 古橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Publication date
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    • H10W20/48—Insulating materials thereof

Definitions

  • This technology relates to electronic devices and methods for manufacturing electronic devices. More specifically, this technology relates to electronic devices in which electrodes are formed in openings and methods for manufacturing electronic devices.
  • Through-hole electrodes are sometimes used to connect the wiring of electronic devices.
  • a semiconductor package has been proposed in which conductor posts are formed by a plating layer within openings in a molded resin (see, for example, Patent Document 1).
  • This technology was developed in light of these circumstances, and aims to improve the reliability of the electrodes formed within the openings.
  • This technology was developed to solve the above-mentioned problems, and in its first aspect, it provides an electronic device comprising an opening with an insulated inner surface and an electrode formed on the inner surface of the opening, the electrode comprising a metal laminate portion in which metals with different compositions or structures are laminated on the bottom surface of the opening. This has the effect of improving the coverage of the bottom surface of the opening.
  • the metal laminate portion in which the metal is laminated may be located on the bottom surface of the opening and on the side surface of the opening. This has the effect of improving coverage of the side surface of the opening.
  • the structure may be grain-sized. This provides the effect of stacking an electrolytic plating layer on an electroless plating layer.
  • the metal laminate portion may include a sputtered layer, an electroless plated layer laminated on the sputtered layer, and an electrolytic plated layer laminated on the electroless plated layer. This provides the effect of forming an electrolytic plated layer based on the sputtered layer and electroless plated layer that are discontinuous within the opening.
  • the electroless plating layer may be selectively formed on the bottom surface of the opening via the sputtered layer. This prevents the electroless plating layer from being formed over the entire surface of the sputtered layer.
  • the electroless plating layer may be selectively formed on the bottom surface and the side surface of the opening via the sputtered layer. This has the effect of preventing the electroless plating layer from being formed over the entire surface of the sputtered layer.
  • the sputtered layer on the bottom surface of the opening and the sputtered layer on the side surface of the opening may be separated from each other, and the electroless plated layer may be connected to the sputtered layer on the side surface of the opening via the electrolytic plated layer. This provides the effect of forming an electrolytic plated layer while filling in any gaps in the sputtered layer within the opening with the electroless plated layer.
  • the device may further include wiring drawn out from the opening and connected to the electrode, the wiring including the sputtered layer and an electrolytic plating layer laminated on the sputtered layer. This provides the effect of forming wiring connected to the electrode in the opening without using an electroless plating layer.
  • the diameter of the bottom surface of the opening may be larger than the diameter of the opening surface of the opening. This has the effect of determining the shape of the opening based on the notching of the bottom surface of the opening.
  • the device may further comprise a first semiconductor chip having a first wiring layer formed on a first semiconductor substrate, a second semiconductor chip having a second wiring layer formed on a second semiconductor substrate and stacked on the first semiconductor chip so that the second wiring layer faces the first wiring layer, and through electrodes having the electrodes formed thereon and penetrating the first semiconductor chip to connect to the second wiring layer.
  • the device may further comprise a first semiconductor chip having a first wiring layer formed on a first semiconductor substrate, a second semiconductor chip having a second wiring layer formed on a second semiconductor substrate and stacked on the first semiconductor chip so that the second wiring layer faces the first wiring layer, and through electrodes having the electrodes formed thereon and penetrating the first semiconductor substrate to connect to the first wiring layer.
  • the semiconductor device may further include a first semiconductor chip having a first wiring layer formed on a first semiconductor substrate, a second semiconductor chip having a second wiring layer formed on a second semiconductor substrate and stacked on the first semiconductor chip so that the second wiring layer faces the first wiring layer, a buried layer formed on the first semiconductor chip so that the second semiconductor chip is embedded, a third semiconductor chip having a third wiring layer formed on a third semiconductor substrate and stacked on the buried layer, and through electrodes on which the electrodes are formed and which penetrate the third semiconductor chip and the second semiconductor chip and are connected to the first wiring layer.
  • This provides the effect of reducing connection defects of through electrodes which penetrate multiple semiconductor chips and are connected to the wiring layer while accommodating an increase in the depth of the through holes.
  • the semiconductor device may further include a first semiconductor chip having a first wiring layer formed on a first semiconductor substrate, a second semiconductor chip having a second wiring layer formed on a second semiconductor substrate and stacked on the first semiconductor chip so that the second wiring layer faces the first wiring layer, a buried layer formed on the first semiconductor chip so that the second semiconductor chip is embedded, a third semiconductor chip having a third wiring layer formed on a third semiconductor substrate and stacked on the buried layer, and through electrodes on which the electrodes are formed, penetrating the third semiconductor chip and the buried layer to connect to the first wiring layer.
  • This provides the effect of reducing connection defects of through electrodes that penetrate the semiconductor chip and the buried layer to connect to the wiring layer while accommodating an increase in the depth of the through hole.
  • the first aspect may include a capacitance located within the opening and formed on the electrode. This improves coverage of the bottom surface of the opening while forming a capacitance within the opening.
  • the capacitor may include a first capacitor electrode formed on the electrode, and a second capacitor electrode formed on the first capacitor electrode via a dielectric layer. This ensures selectivity of the capacitor electrode material while forming a capacitor within the opening.
  • the capacitor may include a first capacitor electrode that also serves as the electrode, and a second capacitor electrode formed on the first capacitor electrode via a dielectric layer. This simplifies the formation of the capacitor electrode while also forming a capacitor within the opening.
  • an insulating layer may be formed on the capacitor through a cavity in the opening. This provides the effect of protecting the capacitor formed in the opening without filling the opening.
  • a buried layer may be provided that is formed on the capacitor so as to be embedded in the opening. This has the effect of covering the capacitor formed in the opening with the buried layer.
  • a second aspect is a method for manufacturing an electronic device, comprising the steps of forming a sputtered layer on the inner surface of the opening, forming an insulating layer on the sputtered layer, removing the insulating layer from the sputtered layer on the bottom surface of the opening, forming an electroless plating layer on the sputtered layer on the bottom surface of the opening, removing the insulating layer in the opening after forming the electroless plating layer, and forming an electrolytic plating layer on the sputtered layer and the electroless plating layer.
  • the sputtered layer on the side of the opening may be separated from the sputtered layer and the electroless plated layer on the bottom surface of the opening, and the electroless plated layer may be connected to the sputtered layer on the side of the opening via the electrolytic plated layer.
  • FIG. 1 is a cross-sectional view illustrating a configuration example of an electronic device according to a first embodiment.
  • FIG. 10 is a cross-sectional view showing another example of the configuration of the electronic device according to the first embodiment.
  • FIG. 10 is a cross-sectional view illustrating yet another example of the configuration of the electronic device according to the first embodiment.
  • FIG. 10 is a cross-sectional view illustrating yet another example of the configuration of the electronic device according to the first embodiment.
  • 5A to 5C are cross-sectional views illustrating an example of a method for manufacturing an electronic device according to the first embodiment.
  • 5A to 5C are cross-sectional views illustrating an example of a method for manufacturing an electronic device according to the first embodiment.
  • FIG. 10 is a cross-sectional view illustrating a configuration example of an electronic device according to a second embodiment.
  • FIG. 10 is a cross-sectional view illustrating another example of the configuration of the electronic device according to the second embodiment.
  • FIG. 10 is a cross-sectional view illustrating a configuration example of an electronic device according to a third embodiment.
  • FIG. 11 is a cross-sectional view showing another example of the configuration of the electronic device according to the third embodiment.
  • FIG. 11 is a cross-sectional view showing still another example of the configuration of the electronic device according to the third embodiment.
  • FIG. 10 is a cross-sectional view illustrating a configuration example of an electronic device according to a second embodiment.
  • FIG. 10 is a cross-sectional view illustrating another example of the configuration of the electronic device according to the second embodiment.
  • FIG. 10 is a cross-sectional view illustrating a configuration example of an electronic device according to a third embodiment.
  • FIG. 11 is a cross-sectional view showing another example of
  • FIG. 11 is a cross-sectional view showing yet another example of the configuration of the electronic device according to the third embodiment.
  • FIG. 10 is a cross-sectional view illustrating a configuration example of an electronic device according to a fourth embodiment.
  • 13A to 13C are cross-sectional views illustrating an example of a method for manufacturing an electronic device according to a fifth embodiment.
  • FIG. 13 is a cross-sectional view illustrating a configuration example of an electronic device according to a sixth embodiment.
  • FIG. 13 is a cross-sectional view showing another example of the configuration of the electronic device according to the sixth embodiment.
  • FIG. 13 is a cross-sectional view illustrating a configuration example of an electronic device according to a seventh embodiment.
  • FIG. 19 is a cross-sectional view illustrating a configuration example of an electronic device according to an eighth embodiment.
  • FIG. 20 is a cross-sectional view illustrating a configuration example of an electronic device according to a ninth embodiment.
  • FIG. 22 is a cross-sectional view illustrating a configuration example of an electronic device according to a tenth embodiment.
  • FIG. 23 is a cross-sectional view showing a configuration example of an electronic device according to an eleventh embodiment.
  • FIG. 23 is a cross-sectional view illustrating a configuration example of an electronic device according to a twelfth embodiment.
  • FIG. 23 is a cross-sectional view showing a configuration example of an electronic device according to a thirteenth embodiment.
  • FIG. 23 is a cross-sectional view showing a configuration example of an electronic device according to a fourteenth embodiment.
  • FIG. 23 is a cross-sectional view showing a configuration example of an electronic device according to a fifteenth embodiment.
  • FIG. 22 is a cross-sectional view showing a configuration example of an electronic device according to a sixteenth embodiment.
  • FIG. 23 is a cross-sectional view showing a configuration example of an electronic device according to a seventeenth embodiment.
  • 23A to 23C are cross-sectional views showing an example of a method for manufacturing an electronic device according to a seventeenth embodiment.
  • FIG. 23 is a cross-sectional view showing a configuration example of an electronic device according to an eighteenth embodiment.
  • FIG. 23 is a cross-sectional view showing another example of the configuration of the electronic device according to the eighteenth embodiment.
  • 22A to 22D are cross-sectional views showing an example of a method for manufacturing an electronic device according to an eighteenth embodiment.
  • 22A to 22D are cross-sectional views showing an example of a method for manufacturing an electronic device according to an eighteenth embodiment.
  • 22A to 22D are cross-sectional views showing an example of a method for manufacturing an electronic device according to an eighteenth embodiment.
  • FIG. 22 is a cross-sectional view showing a configuration example of an electronic device according to a nineteenth embodiment.
  • FIG. 23 is a cross-sectional view showing another example of the configuration of the electronic device according to the nineteenth embodiment.
  • FIG. 26 is a cross-sectional view showing a configuration example of an electronic device according to a twentieth embodiment.
  • FIG. 23 is a cross-sectional view showing another example of the configuration of the electronic device according to the twentieth embodiment.
  • FIG. 21 is a cross-sectional view showing a configuration example of an electronic device according to a twenty-first embodiment.
  • FIG. 21 is a cross-sectional view showing another example of the configuration of the electronic device according to the twenty-first embodiment.
  • FIG. 22 is a cross-sectional view showing a configuration example of an electronic device according to a twenty-second embodiment.
  • 22A to 22D are cross-sectional views showing an example of a method for manufacturing an electronic device according to a twenty-second embodiment.
  • FIG. 23 is a cross-sectional view showing a configuration example of an electronic device according to a twenty-third embodiment.
  • FIG. 24 is a cross-sectional view showing a configuration example of an electronic device according to a twenty-fourth embodiment.
  • 24A to 24C are cross-sectional views showing an example of a method for manufacturing an electronic device according to a twenty-f
  • FIG. 25 is a cross-sectional view showing a configuration example of an electronic device according to a twenty-fifth embodiment.
  • 25A to 25C are cross-sectional views showing an example of a method for manufacturing an electronic device according to a twenty-f
  • 25A to 25C are cross-sectional views showing an example of a method for manufacturing an electronic device according to a twenty-f
  • 25A to 25C are cross-sectional views showing an example of a method for manufacturing an electronic device according to a twenty-f FIG.
  • 26 is a cross-sectional view showing a configuration example of an electronic device according to a twenty-sixth embodiment.
  • 26A to 26C are cross-sectional views showing an example of a method for manufacturing an electronic device according to a twenty-s
  • 26A to 26C are cross-sectional views showing an example of a method for manufacturing an electronic device according to a twenty-sixth embodiment.
  • FIG. 27 is a cross-sectional view showing a configuration example of an electronic device according to a twenty-seventh embodiment.
  • 27A to 27C are cross-sectional views showing an example of a method for manufacturing an electronic device according to a twenty-seventh embodiment.
  • 27A to 27C are cross-sectional views showing an example of a method for manufacturing an electronic device according to a twenty-s FIG.
  • 28 is a cross-sectional view showing a configuration example of an electronic device according to a twenty-eighth embodiment.
  • 28A to 28D are diagrams illustrating an example of a method for manufacturing an electronic device according to a twenty-eighth embodiment.
  • 28A to 28D are diagrams illustrating an example of a method for manufacturing an electronic device according to a twenty-eighth embodiment.
  • 28A to 28D are diagrams illustrating an example of a method for manufacturing an electronic device according to a twenty-eighth embodiment.
  • 28A to 28D are diagrams illustrating an example of a method for manufacturing an electronic device according to a twenty-eighth embodiment.
  • 28A to 28D are diagrams illustrating an example of a method for manufacturing an electronic device according to a twenty-eighth embodiment.
  • FIG. 28A to 28D are diagrams illustrating an example of a method for manufacturing an electronic device according to a twenty-eighth embodiment.
  • FIG. 29 is a cross-sectional view showing a configuration example of an electronic device according to a twenty-ninth embodiment.
  • 29A to 29C illustrate an example of a method for manufacturing an electronic device according to a twenty-ninth embodiment.
  • 29A to 29C illustrate an example of a method for manufacturing an electronic device according to a twenty-ninth embodiment.
  • 29A to 29C illustrate an example of a method for manufacturing an electronic device according to a twenty-ninth embodiment.
  • 29A to 29C illustrate an example of a method for manufacturing an electronic device according to a twenty-ninth embodiment.
  • 29A to 29C illustrate an example of a method for manufacturing an electronic device according to a twenty-ninth embodiment.
  • 29A to 29C illustrate an example of a method for manufacturing an electronic device according to a twenty-ninth embodiment.
  • FIG. 30 is a cross-sectional view showing a configuration example of an electronic device according to a thirtieth embodiment.
  • FIG. 31 is a cross-sectional view showing a configuration example of an electronic device according to a thirty-first embodiment.
  • FIG. 32 is a cross-sectional view showing a configuration example of an electronic device according to a thirty-second embodiment.
  • FIG. 33 is a cross-sectional view showing a configuration example of an electronic device according to a thirty-third embodiment.
  • FIG. 34 is a cross-sectional view showing a configuration example of an electronic device according to a thirty-fourth embodiment.
  • FIG. 35 is a cross-sectional view showing a configuration example of an electronic device according to a thirty-fifth embodiment.
  • FIG. 36 is a cross-sectional view showing a configuration example of an electronic device according to a thirty-sixth embodiment.
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. 2 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit.
  • First embodiment example in which a metal laminate portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated is provided on the bottom surface of an opening
  • Second embodiment example in which a metal laminate portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are laminated in this order is provided on the bottom surface of an opening via a barrier metal film
  • Third embodiment an example in which a metal laminate portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated is provided on the bottom surface of an opening, and the cross section of the electroless plated layer is convex.
  • Fourth embodiment an example in which a metal laminate portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated is provided on the bottom surface of an opening, and a part of the sputtered layer is exposed when the electroless plated layer is formed.
  • Seventh embodiment an example in which a metal laminated portion formed by sequentially laminating a sputtered layer, an electroless plated layer, and an electrolytic plated layer is provided on the bottom surface of an opening, and a through electrode is connected to a lower chip through an upper chip.
  • Eighth embodiment an example in which a metal laminate portion formed by sequentially laminating a sputtered layer, an electroless plated layer, and an electrolytic plated layer is connected to a through electrode provided on the bottom surface of an opening through an upper layer chip, and the upper layer chip and the lower layer chip are joined based on hybrid bonding.
  • Ninth embodiment an example in which a through electrode provided on the bottom surface of an opening, in which a metal laminate portion formed by sequentially laminating a sputtered layer, an electroless plating layer, and an electrolytic plating layer, is connected to a lower chip through an upper chip, and the upper chip and the lower chip are joined via an adhesive layer
  • Tenth embodiment an example in which a metal laminated portion formed by sequentially laminating a sputtered layer, an electroless plated layer, and an electrolytic plated layer is connected to a through electrode provided on the bottom surface of an opening through an upper chip, and the upper chip is laminated on a lower chip based on CoW (Chip on Wafer)) 11.
  • Eleventh embodiment an example in which a metal laminate portion formed by sequentially laminating a sputtered layer, an electroless plating layer, and an electrolytic plating layer is connected to a through electrode provided on the bottom surface of an opening through an upper chip, the upper chip is laminated on the lower chip based on CoW, and the upper chip and the lower chip are joined based on hybrid bonding.
  • Twelfth embodiment an example in which a through electrode provided on the bottom surface of an opening, in which a metal laminate portion formed by sequentially laminating a sputtered layer, an electroless plating layer, and an electrolytic plating layer, is connected to a lower chip through a buried layer surrounding the upper chip, and the upper chip is laminated on the lower chip based on CoW.
  • Fifteenth embodiment an example in which a metal laminate portion formed by sequentially laminating a sputtered layer, an electroless plating layer, and an electrolytic plating layer is provided on the bottom surface of an opening, and a through electrode is connected to a lower chip through an upper chip and an intermediate chip.
  • Sixteenth embodiment an example in which a through electrode provided on the bottom surface of an opening, in which a metal laminate portion formed by sequentially laminating a sputtered layer, an electroless plating layer, and an electrolytic plating layer, is connected to a lower chip through a buried layer in which an upper chip and an intermediate chip are buried
  • Sixteenth embodiment an example in which a through electrode provided on the bottom surface of an opening, in which a metal laminate portion formed by sequentially laminating a sputtered layer, an electroless plating layer, and an electrolytic plating layer, is connected to a lower chip through a buried layer in which an upper chip and an intermediate chip are buried.
  • Seventeenth embodiment an example in which a metal laminated portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated is provided on the bottom surface of an opening, and wiring is drawn from a semiconductor chip on a sensor chip via a through electrode provided on the bottom surface of the opening.
  • Eighteenth embodiment an example in which a capacitor is provided on a metal laminated portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated in an opening) 19.
  • Twenty-first embodiment an example in which a capacitor is provided on a metal laminated portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated within an opening, and the through electrode also serves as a first capacitor electrode
  • 22nd embodiment an example in which a metal laminated portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated is provided on the bottom surface of an opening, and a photosensitive insulating film is embedded in the skirting portion of the bottom surface of the opening
  • Twenty-third embodiment an example in which a metal laminate portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated is provided on the bottom surface of an opening, and a barrier metal layer including an ALD (Atomic Layer Deposition) film is provided below the sputtered layer) 24.
  • Twenty-fourth embodiment an example in which a metal laminate portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated is provided on the bottom surface of an opening, and electroless plating is additionally applied around the electroless plated layer 25.
  • Twenty-fifth embodiment an example in which a metal laminated portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated is provided on the bottom surface of an opening in which a plurality of footing portions are formed at different depth positions.
  • 26th embodiment an example in which a metal laminate portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated is provided on the bottom surface of an opening, and a SIMOX (Separation by Implanted Oxygen) layer is provided over the entire substrate at a midpoint in the depth direction of the opening so as to surround the periphery of the opening) 27.
  • SIMOX Separation by Implanted Oxygen
  • 27th embodiment an example in which a metal laminate portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated is provided on the bottom surface of an opening, and a SIMOX layer is provided on a part of the substrate at a midpoint in the depth direction of the opening so as to surround the periphery of the opening.
  • 28th embodiment an example in which a metal laminated portion in which an electroless plated layer, a sputtered layer, and an electrolytic plated layer are sequentially laminated is provided on the bottom surface of an opening, the electroless plated layer is embedded in a wiring layer provided below the opening, and no wiring exists below the electroless plated layer 29.
  • 29th embodiment an example in which a metal laminate portion in which an electroless plating layer, a sputtered layer, and an electrolytic plating layer are sequentially laminated is provided on the bottom surface of an opening, the electroless plating layer is embedded in a wiring layer provided below the opening, and wiring exists below the electroless plating layer
  • 30 an example in which a metal laminate portion in which an electroless plating layer, a sputtered layer, and an electrolytic plating layer are sequentially laminated is provided on the bottom surface of an opening, and the electroless plating layer is embedded in a wiring layer provided below the opening that expands in the depth direction
  • First embodiment 1 is a cross-sectional view showing an example of the configuration of an electronic device according to a first embodiment. Note that the drawings used in the following description may differ in scale and shape from the actual structure in order to make each component easier to understand.
  • the electronic device is provided with a through electrode TV1.
  • the through electrode TV1 may be formed on a semiconductor substrate, an insulating substrate, a mounting substrate, or a wiring layer.
  • the electronic device may include a semiconductor device, an optical device, a MEMS (Micro Electro Mechanical Systems), a display device, or an antenna element.
  • MEMS Micro Electro Mechanical Systems
  • a semiconductor device may have a memory formed therein, a processor formed therein, a signal processing circuit formed therein, a data processing circuit formed therein, or an interface circuit formed therein.
  • a hardware circuit such as an FPGA (Field-Programmable Gate Array) or an ASIC (Application Specific Integrated Circuit) may also be formed therein.
  • the semiconductor material used in the semiconductor device may be Si, GaAs, SiC, GaN, InGaAsP, or the like.
  • the optical device may be an image sensor such as a CCD (Charged Coupled Device) sensor, a CMOS (Complementary Metal-Oxide Semiconductor) sensor, or a SPAD (Single Photon Avalanche Diode) sensor.
  • the light received by the image sensor may be visible light, near infrared light (NIR), short wavelength infrared light (SWIR), ultraviolet light, or X-rays.
  • the optical device may be a light receiving element such as a PD (Photo Diode), or a light emitting element such as an LD (Laser Diode), an LED (Light Emitting Diode), or a VCSEL (Vertical Cavity Surface Emitting Laser).
  • the optical material used in the optical device may be a semiconductor such as Si, GaAs, or InGaAs, or a dielectric such as LiNbO 3 , glass, or transparent resin.
  • the MEMS may be an optical switch, an optical scanner, a DMD (Digital Micromirror Device), a pressure sensor, a flow sensor, or a gyroscope.
  • a DMD Digital Micromirror Device
  • the display device may be a liquid crystal display, an organic EL (Electro Luminescence) display, or a micro LED display.
  • a wiring layer 112 is formed on the semiconductor substrate 111.
  • the through-electrode TV1 penetrates the semiconductor substrate 111 and is connected to the wiring layer 112.
  • Wiring 113 embedded in an insulating layer is formed in the wiring layer 112.
  • an opening 114 is formed in the semiconductor substrate 111.
  • the opening 114 can penetrate the semiconductor substrate 111 and reach the wiring layer 112.
  • the opening 114 may be cylindrical in shape.
  • the through electrode TV1 can be formed along the inner surface of the opening 114.
  • the through electrode TV1 includes a metal stack portion MT1 located on the bottom surface of the opening 114.
  • the metal stack portion MT1 is formed by stacking metals with different compositions or structures.
  • the structure is, for example, grain size.
  • the through electrode TV1 is an example of an electrode as defined in the claims.
  • the inner surface of the opening 114 is insulated to insulate the through electrode TV1 from the semiconductor substrate 111.
  • an insulating layer 115 can be formed on the inner surface of the opening 114.
  • the insulating layer 115 may be formed continuously from the side surface of the opening 114 to the back surface of the semiconductor substrate 111.
  • the sputtered layer 116 can be formed on the bottom surface of the opening 114, and can also be formed on the side surfaces of the opening 114 and the back surface of the semiconductor substrate 111 via the insulating layer 115. This sputtered layer 116 can be used as a seed layer for forming the electrolytic plating layer 119. A barrier metal layer may be present below the seed layer. The sputtered layer 116 on the bottom surface of the opening 114 may be separate from the sputtered layer 116 on the side surfaces of the opening 114.
  • an electroless plating layer 118 is formed on the sputtered layer 116.
  • An insulating layer 117 is formed on the side surfaces of the electroless plating layer 118.
  • the insulating layer 117 can be used to selectively form the electroless plating layer 118 on the sputtered layer 116 on the bottom surface of the opening 114.
  • the insulating layer 117 can be formed on the side surfaces of the opening 114 before the electroless plating layer 118 is formed.
  • the insulating layer 117 on the side surfaces of the opening 114 can be removed before the electrolytic plating layer 119 is formed. In this case, the insulating layer 117 can remain only on the side surfaces of the electroless plating layer 118.
  • An electrolytic plating layer 119 is formed on the electroless plating layer 118 and the insulating layer 117. At this time, the electrolytic plating layer 119 can be formed continuously from the electroless plating layer 118 and the insulating layer 117, through the sputtered layer 116, onto the side surfaces of the opening 114, and onto the back surface of the semiconductor substrate 111.
  • the insulating layers 115 and 117 may be made of an inorganic material such as SiO 2 , SiN, or SiCN, or an organic material such as polyimide.
  • the metal laminate MT1 on the bottom surface of the opening 114 can have a three-layer structure consisting of a sputtered layer 116, an electroless plated layer 118, and an electrolytic plated layer 119.
  • the compositions of the sputtered layer 116, the electroless plated layer 118, and the electrolytic plated layer 119 can be Cu, Ni, Sn, Ag, An, or a combination thereof.
  • the compositions of the sputtered layer 116, the electroless plated layer 118, and the electrolytic plated layer 119 may also be a single metal such as Cu.
  • the grain sizes of the sputtered layer 116, the electroless plated layer 118, and the electrolytic plated layer 119 can be made different from one another.
  • the material for the electroless plating layer 118 may be Co (cobalt). Using cobalt as the material for the electroless plating layer 118 can improve electromigration resistance. It also improves the efficiency of electrolytic plating and reduces compatibility with Cu.
  • an electroless plating layer 118 is formed on the sputtered layer 116 on the bottom surface of the opening 114, and then an electrolytic plating layer 119 is formed. This ensures the conductivity of the through electrode TV1 on the bottom surface of the opening 114, even if the sputtered layer 116 is broken apart due to an increase in the aspect ratio of the opening 114, thereby reducing open defects.
  • Figure 2 is a cross-sectional view showing another example of the configuration of an electronic device according to the first embodiment.
  • this electronic device has a through electrode TV2 and an insulating layer 125 instead of the through electrode TV1 and insulating layer 115 of FIG. 1.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device of FIG. 1.
  • an opening 124 is formed in the semiconductor substrate 111.
  • the opening 124 can penetrate the semiconductor substrate 111 and reach the wiring layer 112.
  • the shape of the opening 124 may widen toward the bottom surface.
  • the diameter of the bottom surface of the opening 124 can be larger than the diameter of the opening surface of the opening 124.
  • the bottom of the opening 124 may be notched.
  • the through electrode TV2 can be formed along the inner surface of the opening 124.
  • the through electrode TV2 includes a metal stack portion MT2 located on the bottom surface of the opening 124.
  • the metal stack portion MT2 is made up of stacked metals having different compositions or structures.
  • An insulating layer 125 is formed on the inner surface of the opening 124.
  • the insulating layer 125 may be formed continuously from the side surface of the opening 124 to the rear surface of the semiconductor substrate 111.
  • the sputtered layer 126 can be formed on the bottom surface of the opening 124, and also on the side surface of the opening 124 and the rear surface of the semiconductor substrate 111 via the insulating layer 125. Here, the sputtered layer 126 may be separated between the bottom surface and the side surface of the opening 124. This sputtered layer 126 can be used as a seed layer for forming the electrolytic plating layer 129.
  • an electroless plating layer 128 is formed on the sputtered layer 126.
  • the side surfaces of the electroless plating layer 128 may be warped.
  • the electroless plating layer 128 can penetrate into the separated areas of the sputtered layer 126 between the bottom surface and side surfaces of the opening 124. In this case, the electroless plating layer 128 may be separated from the sputtered layer 126 on the side surfaces of the opening 124.
  • An electrolytic plating layer 129 is formed on the electroless plating layer 128.
  • the electrolytic plating layer 129 can be formed continuously from the electroless plating layer 128, via the sputtered layer 126, onto the side of the opening 124, and onto the back surface of the semiconductor substrate 111. Even if the electroless plating layer 128 and the sputtered layer 126 on the side of the opening 124 are separated, the electrolytic plating layer 129 can be formed on the sputtered layer 126 on the side of the opening 124 using the sputtered layer 126 as a seed layer. As the electrolytic plating layer 129 grows, it thickens, allowing the electrolytic plating layer 129 to come into contact with the electroless plating layer 128.
  • the metal laminated portion MT2 on the bottom surface of the opening 124 can have a three-layer structure consisting of a sputtered layer 126, an electroless plated layer 128, and an electrolytic plated layer 129.
  • an electroless plating layer 128 is formed on the sputtered layer 126 on the bottom surface of the opening 124, and then an electrolytic plating layer 129 is formed. This ensures the conductivity of the through electrode TV2 on the bottom surface of the opening 124, even if a step occurs in the sputtered layer 126 due to notching at the bottom of the opening 124, thereby reducing open defects.
  • Figure 3 is a cross-sectional view showing yet another example of the configuration of an electronic device according to the first embodiment.
  • this electronic device has a through electrode TV3, an opening 134, and an insulating layer 135 instead of the through electrode TV1, opening 114, and insulating layer 115 of FIG. 1.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device of FIG. 1.
  • the through electrode TV3 is embedded in the opening 134.
  • the diameter of the opening 134 decreases toward the bottom.
  • the side surfaces of the opening 134 can be inclined.
  • the three-dimensional shape of the opening 134 can be a shot glass or a flowerpot.
  • the through electrode TV3 includes an insulating layer 137, a sputtered layer 136, an electroless plated layer 138, and an electrolytic plated layer 139 instead of the insulating layer 117, the sputtered layer 116, the electroless plated layer 118, and the electrolytic plated layer 119 of FIG. 1.
  • the insulating layer 135 can be formed continuously from the side surface of the opening 134 to the rear surface of the semiconductor substrate 111.
  • the insulating layer 137 is formed on the side surface of the electroless plating layer 138.
  • the sputtered layer 136 is formed on the bottom surface of the opening 134, and can be continuously formed on the side surface of the opening 134 and the back surface of the semiconductor substrate 111 via the insulating layer 135.
  • the electroless plating layer 138 is formed on the sputtered layer 136 on the bottom surface of the opening 134.
  • the three-dimensional shape of the electroless plating layer 138 can be, for example, an inverted truncated cone.
  • the electrolytic plating layer 139 is formed continuously from the electroless plating layer 138 and the insulating layer 137, through the sputtered layer 136, onto the side surfaces of the opening 134 and the rear surface of the semiconductor substrate 111.
  • Figure 4 is a cross-sectional view showing yet another example of the configuration of an electronic device according to the first embodiment.
  • this electronic device has a through electrode TV4 instead of the through electrode TV2 in Figure 2.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 2.
  • the through electrode TV4 has a sputter layer 146, an electroless plating layer 148, and an electrolytic plating layer 149 instead of the sputter layer 126, the electroless plating layer 128, and the electrolytic plating layer 129 of FIG. 2. Furthermore, the through electrode TV4 has an insulating layer 147 added to the electronic device of FIG. 2. The rest of the configuration of the through electrode TV4 is the same as the configuration of the through electrode TV2 of FIG. 2.
  • the sputtered layer 146 can be formed on the bottom surface of the opening 124, and can also be formed continuously on the side surface of the opening 124 and the back surface of the semiconductor substrate 111 via the insulating layer 125.
  • the electroless plating layer 148 is formed on the sputtered layer 146 on the bottom surface of the opening 124.
  • the insulating layer 147 is formed on the side surface of the electroless plating layer 148.
  • the electrolytic plating layer 149 is formed on the bottom surface of the opening 124, on the electroless plating layer 148 and on the insulating layer 147. At this time, the electrolytic plating layer 149 can be formed continuously from the electroless plating layer 148 and on the insulating layer 147, via the sputtered layer 146, onto the side surface of the opening 124 and the back surface of the semiconductor substrate 111.
  • FIGS. 5 to 7 are cross-sectional views showing an example of a method for manufacturing an electronic device according to the first embodiment. Note that while FIGS. 5 to 7 show an example of a method for manufacturing the electronic device of FIG. 2, they may also be applied to a method for manufacturing the electronic device of FIG. 1, FIG. 3, or FIG. 4.
  • a wiring layer 112 is formed on a semiconductor substrate 111.
  • transistors, diodes, resistors, capacitors, etc. may also be formed on the semiconductor substrate 111.
  • a resist pattern PA is formed on the back surface of the semiconductor substrate 111.
  • An opening KA is formed in the resist pattern PA at the position where the opening 124 is to be formed.
  • the semiconductor substrate 111 is etched using the resist pattern PA as an etching mask, thereby forming an opening 124 in the semiconductor substrate 111.
  • a notch may be formed at the bottom of the opening 124. Dry etching such as RIE (Reactive Ion Etching) can be used to etch the semiconductor substrate 111.
  • an insulating layer 125 is formed on the bottom and side surfaces of the opening 124 and on the back surface of the semiconductor substrate 111 using a method such as CVD (Chemical Vapor Deposition).
  • the bottom surface of the opening 124 is selectively etched through the opening 124 to remove the insulating layer 125 on the wiring layer 112 within the opening 124.
  • a sputtered layer 126 is formed on the bottom and side surfaces of the opening 124 and on the rear surface of the semiconductor substrate 111 by sputtering. At this time, the sputtered layer 126 may be separated between the bottom and side surfaces of the opening 124.
  • an insulating layer 127 is formed on the sputtered layer 126 by a method such as CVD.
  • the insulating layer 127 can also be formed on the insulating layer 125 exposed from the sputtered layer 126 between the bottom and side surfaces of the opening 124.
  • the bottom surface of the opening 124 is selectively etched through the opening 124 to remove the insulating layer 127 on the sputtered layer 126 on the bottom surface of the opening 124.
  • an electroless plating layer 128 is selectively formed on the sputtered layer 126 on the bottom surface of the opening 124 using electroless plating.
  • the electroless plating layer 128 may extend beyond the sputtered layer 126 on the bottom surface of the opening 124. In this case, the electroless plating layer 128 may penetrate into the separated portion of the sputtered layer 126 between the bottom surface and side surface of the opening 124.
  • the electroless plating layer 128 may be separated from the sputtered layer 126 on the side surface of the opening 124. In this case, the entire sputtered layer 126 on the side surface of the opening 124 may be covered with an insulating layer 127.
  • the insulating layer 127 on the sputtered layer 126 is removed by a method such as plasma etching.
  • electrolytic plating layer 129 is continuously formed from above electrolytic plating layer 128 onto the side surfaces of opening 124 and the rear surface of semiconductor substrate 111 by electrolytic plating using sputtered layer 126 as a seed layer. As electrolytic plating layer 129 grows, it thickens, allowing it to come into contact with electroless plating layer 128.
  • an electroless plating layer 128 is formed between the sputtered layer 126 and the electrolytic plating layer 129 on the bottom surface of the opening 124. This ensures the conductivity of the through electrode TV2 on the bottom surface of the opening 124 even if a step occurs in the sputtered layer 126 at the bottom of the opening 124, making it possible to accommodate the miniaturization of the through electrode TV2 while reducing open defects.
  • electroless plated layer 128 is formed between sputtered layer 126 and electrolytic plated layer 129 on the bottom surface of opening 124.
  • electroless plated layer 128 is formed between sputtered layer 126 and electrolytic plated layer 129 on the bottom surface of opening 124, and a barrier metal film is formed below sputtered layer 126.
  • Figure 8 is a cross-sectional view showing an example configuration of an electronic device according to the second embodiment.
  • this electronic device has a through-hole electrode TV5 instead of the through-hole electrode TV1 in Figure 1.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 1.
  • the through electrode TV5 is the through electrode TV1 of FIG. 1 to which a barrier metal film 120 has been added.
  • the rest of the configuration of the through electrode TV5 is the same as the configuration of the through electrode TV1 of FIG. 1.
  • the barrier metal film 120 is formed below the sputtered layer 116. At this time, the barrier metal film 120 is located on the insulating layer 115 and on the wiring layer 112 within the opening 114.
  • the barrier metal film 120 may be made of, for example, Ti, TiN, Ta, TaN, Ru, or RuN.
  • Figure 9 is a cross-sectional view showing another example of the configuration of an electronic device according to the second embodiment.
  • this electronic device has a through-hole electrode TV6 instead of the through-hole electrode TV2 in Figure 2.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 2.
  • the through electrode TV6 is the through electrode TV2 in FIG. 2 to which a barrier metal film 130 has been added.
  • the rest of the configuration of the through electrode TV6 is the same as the configuration of the through electrode TV2 in FIG. 2.
  • the barrier metal film 130 is formed below the sputtered layer 126. At this time, the barrier metal film 130 is located on the insulating layer 125 and on the wiring layer 112 within the opening 124. The barrier metal film 130 may be separated between the bottom and side surfaces of the opening 124.
  • an electroless plating layer 128 is formed between the sputtered layer 126 and the electrolytic plating layer 129 on the bottom surface of the opening 124, and a barrier metal film is formed below the sputtered layer 126.
  • electroless plated layer 128 is formed between sputtered layer 126 and electrolytic plated layer 129 on the bottom surface of opening 124.
  • the cross-sectional shape of the electroless plated layer formed between sputtered layer 126 and electrolytic plated layer on the bottom surface of opening 124 is made convex.
  • Figure 10 is a cross-sectional view showing an example configuration of an electronic device according to the third embodiment.
  • this electronic device has a through electrode TV7 instead of the through electrode TV1 in Figure 1.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 1.
  • the through electrode TV7 has an electroless plating layer 158 and an electrolytic plating layer 159 instead of the electroless plating layer 118 and the electrolytic plating layer 119 in FIG. 1.
  • the rest of the configuration of the through electrode TV7 is the same as the configuration of the through electrode TV1 in FIG. 1.
  • the electroless plating layer 158 is formed on the sputtered layer 116 on the bottom surface of the opening 114.
  • the cross-sectional shape of the electroless plating layer 158 can be convex.
  • the top surface shape of the electroless plating layer 158 may be a convex curved surface.
  • the three-dimensional shape of the electroless plating layer 158 may be cap-shaped, cup-shaped, or bowl-shaped.
  • the electrolytic plating layer 159 is formed on the bottom surface of the opening 114, on the electroless plating layer 158 and on the insulating layer 117. At this time, the electrolytic plating layer 159 is continuously formed from the electroless plating layer 158 and on the insulating layer 117, via the sputtered layer 116, onto the side surface of the opening 114 and the back surface of the semiconductor substrate 111.
  • the electrolytic plating layer 159 is curved on the electroless plating layer 158 to correspond to the shape of the top surface of the electroless plating layer 158.
  • Figure 11 is a cross-sectional view showing another example of the configuration of an electronic device according to the third embodiment.
  • this electronic device has a through-hole electrode TV8 instead of the through-hole electrode TV2 in Figure 2.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 2.
  • the through electrode TV8 has an electroless plating layer 168 and an electrolytic plating layer 169 instead of the electroless plating layer 128 and the electrolytic plating layer 129 in FIG. 2.
  • the rest of the configuration of the through electrode TV8 is the same as the configuration of the through electrode TV2 in FIG. 2.
  • the electroless plating layer 168 is formed on the sputtered layer 126 on the bottom surface of the opening 124.
  • the cross-sectional shape of the electroless plating layer 168 may be convex.
  • the electrolytic plating layer 169 is formed on the electroless plating layer 168 on the bottom surface of the opening 124. At this time, it is continuously formed from above the electroless plating layer 168, via the sputtered layer 126, onto the side surface of the opening 124 and onto the rear surface of the semiconductor substrate 111.
  • the electrolytic plating layer 169 is curved on the electroless plating layer 168 to correspond to the shape of the upper surface of the electroless plating layer 168.
  • Figure 12 is a cross-sectional view showing yet another example of the configuration of an electronic device according to the third embodiment.
  • this electronic device has a through electrode TV9 instead of the through electrode TV4 in Figure 4.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 4.
  • the through electrode TV9 has an electroless plating layer 178 and an electrolytic plating layer 179 instead of the electroless plating layer 148 and the electrolytic plating layer 149 in FIG. 4.
  • the rest of the configuration of the through electrode TV9 is the same as the configuration of the through electrode TV4 in FIG. 4.
  • the electroless plating layer 178 is formed on the sputtered layer 146 on the bottom surface of the opening 124.
  • the cross-sectional shape of the electroless plating layer 178 may be convex.
  • the insulating layer 147 is formed on the side surface of the electroless plating layer 178.
  • the electrolytic plating layer 179 is formed on the electroless plating layer 178 and the insulating layer 147. At this time, the electrolytic plating layer 179 can be formed continuously from the electroless plating layer 178 and the insulating layer 147, via the sputtered layer 146, onto the side surfaces of the opening 124 and the rear surface of the semiconductor substrate 111.
  • the electrolytic plating layer 179 is curved on the electroless plating layer 178 to correspond to the shape of the upper surface of the electroless plating layer 178.
  • Figure 13 is a cross-sectional view showing yet another example of the configuration of an electronic device according to the third embodiment.
  • this electronic device has a through-hole electrode TV10 instead of the through-hole electrode TV3 in Figure 3.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 3.
  • the through-hole electrode TV 10 has an electroless plating layer 188 and an electrolytic plating layer 189 instead of the electroless plating layer 138 and the electrolytic plating layer 139 of FIG. 3.
  • the rest of the configuration of the through-hole electrode TV 10 is the same as the configuration of the through-hole electrode TV 10 of FIG. 3.
  • the electrolytic plating layer 189 is formed on the electroless plating layer 188 and the insulating layer 137. At this time, the electrolytic plating layer 189 can be formed continuously from the electroless plating layer 188 and the insulating layer 137, via the sputtered layer 136, onto the side surfaces of the opening 134 and the rear surface of the semiconductor substrate 111.
  • the electrolytic plating layer 189 is curved on the electroless plating layer 188 to correspond to the shape of the upper surface of the electroless plating layer 188.
  • the cross-sectional shape of the electroless plating layer 168 formed between the sputtered layer 126 and the electrolytic plating layer 169 on the bottom surface of the opening 124 is made convex. This allows the electroless plating layer 168 to be selectively formed on the sputtered layer 126 while corresponding to the diameter and shape of the opening 124.
  • electroless plating layer 128 is selectively formed on sputtered layer 126 on the bottom surface of opening 124, with sputtered layer 126 on the side surface of opening 124 entirely covered with insulating layer 127.
  • electroless plating layer is selectively formed on sputtered layer 126 on the bottom surface of opening 124, with part of the sputtered layer on the side surface of opening 124 exposed from the insulating layer.
  • Figure 14 is a cross-sectional view showing an example of the configuration of an electronic device according to the fourth embodiment. Note that this figure shows an example in which a configuration in which an electroless plating layer is selectively formed with a portion of the sputtered layer exposed from the insulating layer is applied to the electronic device of Figure 2, but it may also be applied to other electronic devices.
  • this electronic device has a through-hole electrode TV11 instead of the through-hole electrode TV2 in Figure 2.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 2.
  • the through electrode TV11 has an electroless plating layer 198 and an electrolytic plating layer 199 instead of the electroless plating layer 128 and the electrolytic plating layer 129 in FIG. 2.
  • the rest of the configuration of the through electrode TV11 is the same as the configuration of the through electrode TV2 in FIG. 2.
  • the tip of the sputtered layer 126 comes into contact with the electroless plated layer 198.
  • the tip of the sputtered layer 126 on the side of the opening 124 can be exposed from the insulating layer 127 in step b of Figure 7.
  • the electroless plating layer 198 is formed on the sputtered layer 126 on the bottom surface of the opening 124.
  • the electroless plating layer 198 is also formed on the tip of the sputtered layer 126 on the side surface of the opening 124. At this time, the electroless plating layer 198 can be raised higher at the periphery than at the center.
  • the electrolytic plating layer 199 is formed on the electroless plating layer 198 on the bottom surface of the opening 124. At this time, the electrolytic plating layer 199 can be formed continuously from the electroless plating layer 198, via the sputtered layer 126, onto the side surface of the opening 124 and onto the back surface of the semiconductor substrate 111.
  • the electroless plating layer 198 is selectively formed in a state in which a portion of the sputtered layer 126 on the side surface of the opening 124 is exposed from the insulating layer. This allows for a thinner electroless plating layer 198 while ensuring the conductivity of the through electrode TV11 on the bottom surface of the opening 124, and allows for the miniaturization of the through electrode TV11 while reducing open defects.
  • electroless plating layer 128 is formed on the bottom surface of opening 124 between sputtered layer 126 and electrolytic plating layer 129.
  • electroless plating layer 128 is formed on sputtered layer 126 on the bottom surface of opening 124, and an electroless plating layer is also formed on sputtered layer 126 on the side surface of opening 124.
  • FIG. 15 is a cross-sectional view showing an example of a method for manufacturing an electronic device according to the fifth embodiment. Note that this figure shows an example in which a configuration in which an electroless plating layer 128' is formed on the sputtered layer 126 on the side surface of the opening 124 is applied to the electronic device of FIG. 2, but this may also be applied to other electronic devices.
  • this electronic device has a through-hole electrode TV12 instead of the through-hole electrode TV2 in Figure 2.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 2.
  • the through electrode TV12 has an electrolytic plating layer 1009 instead of the electrolytic plating layer 129 in FIG. 2. Furthermore, the through electrode TV12 has an electroless plating layer 128' added to the through electrode TV2 in FIG. 2. The rest of the configuration of the through electrode TV12 is the same as the configuration of the through electrode TV2 in FIG. 2.
  • the electroless plating layer 128' is formed on the sputtered layer 126 on the side surface of the opening 124.
  • the electroless plating layer 128' can be selectively formed along with the electroless plating layer 128.
  • electroless plating is performed via the resist pattern PB to form an electroless plated layer 128 on the sputtered layer 126 on the bottom surface of the opening 124, and an electroless plated layer 128' on the sputtered layer 126 on the side surface of the opening 124.
  • the electrolytic plating layer 1009 is formed on the electroless plating layers 128, 128'. At this time, the electrolytic plating layer 1009 can be formed continuously from each of the electroless plating layers 128, 128', through the sputtered layer 126, onto the back surface of the semiconductor substrate 111.
  • an electroless plating layer 128 is formed on the sputtered layer 126 on the bottom surface of the opening 124, and an electroless plating layer 128' is formed on the sputtered layer 126 on the side surface of the opening 124. This ensures the conductivity of the through electrode TV12 on the bottom surface of the opening 124, even if a step occurs in the sputtered layer 126 at the bottom of the opening 124, thereby reducing open defects.
  • Figure 16 is a cross-sectional view showing an example configuration of an electronic device according to the sixth embodiment.
  • this electronic device has a through-hole electrode TV12 instead of the through-hole electrode TV1 in Figure 1.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 1.
  • the through-hole electrode TV12 has an electrolytic plating layer 1019 instead of the electrolytic plating layer 119 in FIG. 1.
  • the rest of the configuration of the through-hole electrode TV12 is the same as the configuration of the through-hole electrode TV1 in FIG. 1.
  • the electrolytic plating layer 1019 is embedded in the opening 114 on the electroless plating layer 118 and the insulating layer 117. At this time, the electrolytic plating layer 1019 is formed continuously from within the opening 114 to the rear surface of the semiconductor substrate 111.
  • Figure 17 is a cross-sectional view showing another example of the configuration of an electronic device according to the sixth embodiment.
  • this electronic device has a through-hole electrode TV13 instead of the through-hole electrode TV2 in Figure 2.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 2.
  • the through-hole electrode TV13 has an electrolytic plating layer 1029 instead of the electrolytic plating layer 129 in FIG. 2.
  • the rest of the configuration of the through-hole electrode TV13 is the same as the configuration of the through-hole electrode TV2 in FIG. 2.
  • the electrolytic plating layer 1029 is embedded in the opening 124 on the electroless plating layer 128. At this time, the electrolytic plating layer 1029 is formed continuously from within the opening 124 onto the rear surface of the semiconductor substrate 111.
  • the electrolytic plating layer 1029 is embedded in the opening 124 formed on the bottom surface of the electroless plating layer 128 via the sputtered layer 126. This makes it possible to ensure the conductivity of the through electrode TV13 at the bottom surface of the opening 124, even if a step in the sputtered layer 126 occurs at the bottom of the opening 124, and also makes it possible to adjust the stress applied to the through electrode TV13.
  • any of the through-electrodes TV1, TV3 to TV13 other than the through-electrode TV2 may also be applied.
  • through-hole electrode TV2 in which sputtered layer 126, electroless plated layer 128, and electrolytic plated layer 129 are sequentially stacked on the bottom surface of opening 124, is connected to wiring layer 112 by penetrating semiconductor substrate 111.
  • through-hole electrode TV2 in which sputtered layer 126, electroless plated layer 128, and electrolytic plated layer 129 are sequentially stacked on the bottom surface of opening 124, is connected to the lower-layer chip through the upper-layer chip.
  • Figure 18 is a cross-sectional view showing an example configuration of an electronic device according to the seventh embodiment.
  • the electronic device includes chips P21 and P22.
  • Chip P22 is stacked on chip P21.
  • Chip P21 is directly bonded on chip P22.
  • compression bonding of oxides can be used. This compression bonding can be performed, for example, at a temperature of 250°C or less after plasma activation of the bonding surfaces. At this time, oxides may be formed on the bonding surfaces of each chip P21 and P22.
  • oxygen plasma or nitrogen plasma can be irradiated onto the bonding surfaces to hydrophilize them.
  • the bonding surfaces can then be bonded together based on hydrogen bonds between OH groups formed on the bonding surfaces by adsorption of moisture from the air.
  • Heat treatment then decomposes the OH groups, diffusing the resulting hydrogen into the interface layer, achieving direct bonding based on Si-O-Si bonds mediated by oxygen.
  • Plasma activation of the bonding surfaces before heat treatment improves the moisture adsorption properties of the bonding surfaces, enabling the bonding strength required to ensure the reliability of electronic devices to be achieved, even with heat treatment at temperatures below 250°C.
  • Each chip P21, P22 may have a semiconductor element, an optical element, or a MEMS formed thereon.
  • the substrate used for each chip P21, P22 may be a semiconductor substrate, a dielectric substrate, or an organic substrate.
  • Chip P21 includes a semiconductor substrate 211 and a wiring layer 261.
  • the wiring layer 261 is formed on the front side of the semiconductor substrate 211.
  • the wiring layer 261 is provided with wiring 271 embedded in an insulating layer and land electrodes 291.
  • the wiring layer 261 is also provided with vias 281 used for interlayer connections.
  • the land electrodes 291 can be used to connect the through electrodes TV2.
  • a gate electrode 241 embedded in an insulating layer is formed on the surface side of the semiconductor substrate 211 via a gate insulating film 231.
  • a channel region located below the gate electrode 241 and impurity diffusion layers located on both sides of the channel region can be formed in the semiconductor substrate 211.
  • Sidewalls 251 may be formed on both sides of the gate electrode 241.
  • an impurity diffusion layer 221 connected to the wiring 271 is formed in the semiconductor substrate 211.
  • Chip P22 includes a semiconductor substrate 212 and a wiring layer 262.
  • the wiring layer 262 is formed on the front surface side of the semiconductor substrate 212.
  • the wiring layer 262 is provided with wiring 272 embedded in an insulating layer.
  • the wiring layer 262 is also provided with vias 282 used for interlayer connection.
  • through electrodes TV2 are formed in the semiconductor substrate 212 and the wiring layer 262, penetrating the semiconductor substrate 212 and the wiring layer 262 in the depth direction.
  • the through electrodes TV2 penetrate the chip P22 to reach the chip P21 and are connected to the land electrodes 291.
  • back surface wiring 214 is formed via an insulating layer 125.
  • the back surface wiring 214 is connected to the through electrodes TV2.
  • the back surface wiring 214 can be composed of a sputtered layer 126 and an electrolytic plated layer 129. This prevents the electroless plated layer 128 from being included in the back surface wiring 214, thereby preventing the back surface wiring 214 from becoming thicker and more resistive.
  • a gate electrode 242 embedded in an insulating layer is formed on the surface side of the semiconductor substrate 212 via a gate insulating film 232.
  • a channel region located below the gate electrode 242 and impurity diffusion layers located on both sides of the channel region can be formed in the semiconductor substrate 212.
  • Sidewalls 252 may be formed on both sides of the gate electrode 242.
  • an impurity diffusion layer 222 connected to the wiring 272 is formed in the semiconductor substrate 212.
  • the stacked structure of chips P21 and P22 may form a wafer-level packaged WLCSP (Wafer Level Chip Size Package).
  • WLCSP Wafer Level Chip Size Package
  • the planar size and shape of chip P22 can be made equal to the planar size and shape of chip P21.
  • the position of the horizontal end of chip P21 can be made to match the position of the horizontal end of chip P22.
  • the insulating layers used in the wiring layers 261 and 262, the gate insulating films 231 and 232, and the sidewalls 251 and 252 may be made of, for example, SiO 2 , SiN, or SiCN.
  • the wirings 271 and 272, the back surface wiring 214, the vias 281 and 282, and the land electrode 291 may be made of, for example, a metal such as Al, Cu, AlCu, AlSiCu, or Co.
  • the gate electrodes 241 and 242 may be made of, for example, polycrystalline silicon.
  • a through electrode TV2 in which a sputtered layer 126, an electroless plated layer 128, and an electrolytic plated layer 129 are sequentially stacked on the bottom surface of the opening 124, is provided on the chip P22 and connected to the chip P21. This makes it possible to stack the chip P22 on the chip P21 while drawing wiring from the chip P21 to the outside, and reduces open defects in the stacked structure of the chips P21 and P22.
  • the through electrodes TV2 are provided in the stacked structure of the chips P21 and P22 that are stacked based on direct oxide bonding. In the eighth embodiment, the through electrodes TV2 are provided in the stacked structure of the chips that are bonded based on hybrid bonding.
  • Figure 19 is a cross-sectional view showing an example configuration of an electronic device according to the eighth embodiment.
  • this electronic device has chips P31 and P32 instead of chips P21 and P22 of the seventh embodiment described above.
  • Chip P31 is configured by adding a bonding electrode 311 to chip P21 of the seventh embodiment described above.
  • Chip P32 is configured by adding a bonding electrode 312 to chip P22 of the seventh embodiment described above.
  • the remaining configuration of chips P31 and P32 of the eighth embodiment is the same as the configuration of chips P31 and P32 of the seventh embodiment described above.
  • Bonding electrode 311 is formed on wiring layer 261.
  • Bonding electrode 312 is formed on wiring layer 262.
  • Bonding electrodes 311 and 312 can be used for direct bonding between chips P31 and P32. Hybrid bonding can be used for direct bonding between chips P31 and P32. In this case, bonding electrodes 311 and 312 are positioned opposite each other. Bonding electrodes 311 and 312 can then be bonded to each other based on metal bonding such as Cu-Cu bonding.
  • a through electrode TV2 is provided in the stacked structure of chips P31 and P32 joined based on hybrid bonding. This makes it possible to connect chips P31 and P32 while stacking chip P32 on chip P31, and also makes it possible to draw wiring from chip P31 to the outside while reducing open defects in the stacked structure of chips P31 and P32.
  • the through electrodes TV2 are provided in the stacked structure of the chips P21 and P22 that are stacked based on direct oxide bonding. In the ninth embodiment, the through electrodes TV2 are provided in the stacked structure of the chips P21 and P22 that are bonded via an adhesive layer.
  • Figure 20 is a cross-sectional view showing an example configuration of an electronic device according to the ninth embodiment.
  • this electronic device is the same as the electronic device of the seventh embodiment described above, except that an adhesive layer 321 has been added.
  • the rest of the configuration of the electronic device of the ninth embodiment is the same as the configuration of the electronic device of the seventh embodiment described above.
  • Adhesive layer 321 is located between chips P21 and P22 and bonds them together. At this time, through-electrode TV2 penetrates chip P21 and adhesive layer 321 and connects to chip P22.
  • Adhesive layer 321 can be made of a resin such as epoxy, for example.
  • a through electrode TV2 is provided in the stacked structure of chips P21 and P22 bonded via adhesive layer 321. This makes it possible to extend wiring from chip P11 to the outside while stacking chip P12 on chip P11, and also reduces open defects in the stacked structure of chips P11 and P12.
  • the through silicon via TV2 is provided in the stacked structure of the chips P21 and P22 that are stacked based on direct oxide bonding. In the tenth embodiment, the through silicon via TV2 is provided in the stacked structure of the chips that are stacked based on CoW.
  • Figure 21 is a cross-sectional view showing an example configuration of an electronic device according to the tenth embodiment.
  • this electronic device has a chip P42 instead of the chip P22 of the seventh embodiment described above.
  • a buried layer 411 is formed around the chip P42.
  • the chip P42 is stacked on the chip P21 together with the buried layer 411 based on CoW.
  • the chip P42 is directly bonded to the chip P21.
  • the direct bonding of the chips P21 and P42 can be achieved by compression bonding between oxides.
  • the rest of the configuration of the electronic device of the tenth embodiment is the same as the configuration of the electronic device of the seventh embodiment described above.
  • Chip P42 includes a semiconductor substrate 412 and a wiring layer 462.
  • the wiring layer 462 is formed on the front side of the semiconductor substrate 412.
  • the wiring layer 462 is provided with wiring 472 embedded in an insulating layer.
  • the wiring layer 462 is also provided with vias 482 used for interlayer connection.
  • a through electrode TV2 is formed in the semiconductor substrate 412 and the wiring layer 462, penetrating the semiconductor substrate 412 and the wiring layer 462 in the depth direction.
  • the through electrode TV2 penetrates the chip P42 to reach the chip P21 and is connected to the land electrode 291.
  • a back surface wiring 214 is formed on the back surface side of the semiconductor substrate 412 via an insulating layer 125. The back surface wiring 214 is connected to the through electrode TV2.
  • a gate electrode 442 embedded in an insulating layer is formed on the surface side of the semiconductor substrate 412 via a gate insulating film 432.
  • a channel region located below the gate electrode 442 and impurity diffusion layers located on both sides of the channel region can be formed in the semiconductor substrate 412.
  • Sidewalls 452 may be formed on both sides of the gate electrode 442.
  • an impurity diffusion layer 422 connected to the wiring 472 is formed in the semiconductor substrate 412.
  • a structure in which the chip P42, around which the buried layer 411 is formed, is stacked on the chip P21 may constitute a wafer-level packaged WLCSP.
  • the planar size and shape of the chip P22 can be made equal to the outer size and shape of the buried layer 411 formed around the chip P42.
  • the horizontal end positions of the chip P21 can be aligned with the horizontal end positions of the buried layer 411.
  • the height of the buried layer 411 can be made equal to the height of the chip P42.
  • the material of the buried layer 411 may be a molding resin or an inorganic material such as SiO2 or SiN.
  • through electrodes TV2 are provided in the stacked structure of chips P21 and P42 stacked based on CoW. This makes it possible to stack chips P21 and P42 of different sizes while drawing wiring from chip P21 to the outside, and reduces open defects in the stacked structure of chips P21 and P42.
  • the through silicon via TV2 is provided in the stacked structure of the chips P21 and P42 stacked based on CoW. In this eleventh embodiment, the through silicon via TV2 is provided in the stacked structure of the chips joined based on hybrid bonding.
  • Figure 22 is a cross-sectional view showing an example configuration of an electronic device according to the eleventh embodiment.
  • this electronic device has chips P31 and P52 instead of chips P21 and P42 of the tenth embodiment described above.
  • Chip P52 is obtained by adding a bonding electrode 312 to chip P42 of the above-described tenth embodiment.
  • a buried layer 411 is formed around chip P52.
  • Chip P52 is stacked on chip P31 together with buried layer 411 based on CoW.
  • Chip P52 is directly bonded to chip P31.
  • the rest of the configuration of chip P52 of the eleventh embodiment is the same as the configuration of chip P42 of the above-described tenth embodiment.
  • the bonding electrodes 312 are formed on the wiring layer 462.
  • the bonding electrodes 311 and 312 can be used to directly bond the chips P31 and P52. Hybrid bonding can be used to directly bond the chips P31 and P52.
  • the bonding electrodes 311 and 312 can then be bonded to each other using a metal bond such as Cu-Cu bonding.
  • a through electrode TV2 is provided in the stacked structure of chips P31 and P52 joined based on hybrid bonding. This makes it possible to connect chips P31 and P52 even when chips P31 and P52 of different sizes are stacked, and also makes it possible to draw wiring from chip P31 to the outside while reducing open defects in the stacked structure of chips P31 and P52.
  • the electronic device of the above-mentioned tenth or eleventh embodiment may also constitute a FOWLP (Fan Out Wafer Level Package).
  • FOWLP Full Out Wafer Level Package
  • the through electrodes TV2 that penetrate the chip P42 stacked on the chip P21 based on CoW are connected to the chip P21.
  • the through electrodes TV2 that penetrate the buried layer 411 around the chip P42 stacked on the chip P21 based on CoW are connected to the chip P21.
  • Figure 23 is a cross-sectional view showing an example configuration of an electronic device according to the twelfth embodiment.
  • the through-electrode TV2 penetrates the buried layer 411 and is connected to the chip P21.
  • the rest of the configuration of this electronic device is the same as that of the electronic device of the tenth embodiment described above.
  • the through electrodes TV2 that penetrate the buried layer 411 around the chip P42 stacked on the chip P21 based on CoW are connected to the chip P21.
  • the through electrodes TV2 formed in the chip P42 can be eliminated, allowing the size of the chip P42 to be reduced.
  • the through electrodes TV2 that penetrate the chip P52 bonded onto the chip P31 based on hybrid bonding are connected to the chip P21.
  • the through electrodes TV2 that penetrate the buried layer 411 around the chip P52 bonded onto the chip P31 based on hybrid bonding are connected to the chip P31.
  • Figure 24 is a cross-sectional view showing an example configuration of an electronic device according to the thirteenth embodiment.
  • the through-electrode TV2 penetrates the buried layer 411 and is connected to the chip P31.
  • the rest of the configuration of this electronic device is the same as that of the electronic device of the eleventh embodiment described above.
  • the through electrodes TV2 that penetrate the buried layer 411 around the chip P52 bonded onto the chip P31 based on hybrid bonding are connected to the chip P31.
  • the through electrodes TV2 formed in the chip P52 can be eliminated, allowing the size of the chip P52 to be reduced.
  • the through electrodes TV2 that penetrate the chip P22 are connected to the chip P21.
  • the through electrodes TV2 that penetrate the semiconductor substrate are connected to a wiring layer on the semiconductor substrate.
  • Figure 25 is a cross-sectional view showing an example configuration of an electronic device according to the fourteenth embodiment.
  • this electronic device has a chip P72 instead of the chip P22 of the seventh embodiment described above.
  • the rest of the configuration of the electronic device of the fourteenth embodiment is the same as the configuration of the electronic device of the seventh embodiment described above.
  • the chip P72 is obtained by adding a land electrode 292 to the chip P22 of the seventh embodiment described above.
  • the land electrode 292 is formed on the wiring layer 262.
  • the through electrode TV2 is connected to the land electrode 292. In this case, the through electrode TV2 can penetrate the semiconductor substrate 212 and reach the wiring layer 262.
  • the other configuration of the chip P72 of the fourteenth embodiment is the same as the configuration of the chip P22 of the seventh embodiment described above.
  • the through electrode TV2 that penetrates the semiconductor substrate 212 is connected to the wiring layer 262 on that semiconductor substrate 212. This makes it possible to extend wiring from the chip P72 to the outside while stacking the chip P72 on the chip P21, and also reduces open defects in the stacked structure of the chips P21 and P72.
  • the through electrodes TV2 are provided in the stacked structure of the chips P21 and P22 that are stacked based on direct oxide bonding. In the fifteenth embodiment, the through electrodes TV2 that penetrate the upper chip and the middle chip are connected to the lower chip.
  • Figure 26 is a cross-sectional view showing an example configuration of an electronic device according to the fifteenth embodiment.
  • this electronic device adds chip P22 to the electronic device of the eleventh embodiment described above.
  • Chip P22 is stacked on the back side of chip P52, which is embedded in buried layer 411. At this time, buried layer 411 can cover the back side of chip P52.
  • through-electrode TV2 passes through chips P22 and P52 in sequence and is connected to chip P31. The rest of the configuration of this electronic device is the same as that of the electronic device of the eleventh embodiment described above.
  • the through electrode TV2 that passes through the chips P22 and P52 in sequence is connected to the chip P31.
  • the through electrode TV2 that passes through the chips P22 and P52 in sequence is connected to the chip P31.
  • the through electrode TV2 that passes through the buried layer 411 around the chips P22 and P52 in sequence is connected to the chip P31.
  • Figure 27 is a cross-sectional view showing an example configuration of an electronic device according to the sixteenth embodiment.
  • the through-electrode TV2 sequentially passes through the buried layer 411 around chip P22 and chip P52, and is connected to chip P31.
  • the rest of the configuration of this electronic device is the same as that of the electronic device of the fifteenth embodiment described above.
  • the through electrodes TV2 that sequentially penetrate the buried layers 411 around the chips P22 and P52 are connected to the chip P31.
  • the through electrodes TV2 formed in the chip P52 can be eliminated, allowing the size of the chip P52 to be reduced.
  • the through electrodes TV2 penetrating the semiconductor substrate 212 are connected to the wiring layer 262 on the semiconductor substrate 212.
  • the through electrodes TV2 penetrating the semiconductor substrate of the semiconductor chip stacked on the sensor chip are connected to the wiring layer on the semiconductor substrate.
  • Figure 28 is a cross-sectional view showing an example configuration of an electronic device according to the seventeenth embodiment. Note that this figure shows an example configuration of an electronic device 600 cut out from the laminated wafer STW.
  • the electronic device 600 includes a sensor chip P61 and a semiconductor chip P62.
  • the semiconductor chip P62 is stacked on the sensor chip P61.
  • the sensor chip P61 is directly bonded onto the semiconductor chip P62. Hybrid bonding can be used to directly bond the sensor chip P61 and the semiconductor chip P62.
  • a back-illuminated image sensor is formed on the sensor chip P61.
  • the sensor chip P61 includes a semiconductor substrate 611 and a wiring layer 661.
  • the wiring layer 661 is formed on the front side of the semiconductor substrate 611.
  • the wiring layer 661 has wiring embedded in an insulating layer.
  • the wiring layer also has vias used for interlayer connection.
  • An interlayer insulating layer 621 is formed between the semiconductor substrate 611 and the wiring layer 661. At this time, a gate electrode embedded in the interlayer insulating layer 621 is formed on the surface side of the semiconductor substrate 611. A channel region located below the gate electrode and impurity diffusion layers located on both sides of the channel region can be formed in the semiconductor substrate 611. Sidewalls may be formed on both sides of the gate electrode.
  • a light receiving area RA is provided on the back side of the semiconductor substrate 611.
  • the light receiving area RA detects light that is incident on the light receiving area RA.
  • pixels and pixel transistors are arranged in a matrix along the row and column directions.
  • a pixel isolation layer 631 that separates pixels is formed in the light receiving area RA.
  • the pixel isolation layer 631 can be formed on the back side of the semiconductor substrate 611 so that it is embedded in the semiconductor substrate 611 at the pixel boundaries.
  • a photodiode 641 is formed for each pixel in the light receiving area RA.
  • a light-shielding film 651 is formed on the back surface side of the semiconductor substrate 611.
  • the light-shielding film 651 can suppress color mixing of light that enters the photodiode 641 via the color filter 681.
  • the material of the light-shielding film 651 may be a black resin or a metal such as Cr.
  • a planarizing film 671 is formed on the light-shielding film 651.
  • the material of the planarizing film 671 may be, for example, SiO2 or SiN.
  • a color filter 681 is formed for each pixel on the planarization film 671.
  • a stress mitigation layer 691 is formed on the color filter 681.
  • An opening KS for adjusting stress is formed in the stress mitigation layer 691 in the depth direction.
  • the opening KS may penetrate the stress mitigation layer 691 and reach the semiconductor substrate 611.
  • the stress mitigation layer 691 may be made of a material such as SiO2 or SiN.
  • On-chip lenses 632 and 633 are formed on the stress mitigation layer 691 for each pixel.
  • the on-chip lenses 632 and 633 may have a two-layer structure.
  • the materials for the color filter 681 and the on-chip lenses 632 and 633 may be, for example, insulating films such as SiO 2 , SiN, or SiCN, or transparent resins such as acrylic or polycarbonate.
  • the materials for the on-chip lenses 632 and 633 may have different compositions or structures.
  • the materials for the on-chip lenses 632 and 633 may be selected to optimize optical characteristics and suppress deterioration over time due to moisture absorption, etc.
  • the color filter 681 may contain a pigment.
  • the color filter 681 may be arranged in a Bayer array or a quad-Bayer array, for example.
  • the color filter 681 may include an RGB filter, a complementary color filter, or a white filter.
  • a lens, color splitter, or deflector made of a metasurface may be formed on the light receiving area RA.
  • a planarization film 634 is formed on the on-chip lens 633.
  • the planarization film 634 may be made of, for example, SiO 2 or SiN.
  • a logic circuit is formed on the semiconductor chip P62.
  • the semiconductor chip P62 includes a semiconductor substrate 612 and a wiring layer 662.
  • the wiring layer 662 is formed on the front side of the semiconductor substrate 612.
  • the wiring layer 662 is provided with wiring embedded in an insulating layer.
  • the wiring layer 662 also has vias used for interlayer connections.
  • the wiring layer 662 is provided with test pads KPD.
  • the test pads KPD can be used to test the semiconductor chip P62. At this time, the semiconductor chip P62 can be tested by applying a probe to the test pads KPD before the transparent resin layer 602 is embedded in the openings KD.
  • An interlayer insulating layer 622 is formed between the semiconductor substrate 612 and the wiring layer 662.
  • a gate electrode embedded in the interlayer insulating layer 622 is formed on the surface side of the semiconductor substrate 612.
  • a channel region located below the gate electrode and impurity diffusion layers located on both sides of the channel region can be formed in the semiconductor substrate 612. Sidewalls may be formed on both sides of the gate electrode.
  • a land electrode 692 embedded in the interlayer insulating layer 622 is formed on the surface side of the semiconductor substrate 612. The land electrode 692 can be used to connect the through electrode TV2.
  • a through electrode TV2 is formed on the semiconductor substrate 612, penetrating the semiconductor substrate 612 in the depth direction.
  • the through electrode TV2 penetrates the semiconductor substrate 612 and is connected to the land electrode 692.
  • a back surface wiring 214 is formed on the back surface side of the semiconductor substrate 612 via an insulating layer 125. The back surface wiring 214 is connected to the through electrode TV2.
  • Openings KD are formed in the sensor chip P61 and the semiconductor chip P62.
  • the openings KD are positioned so that the test pads KPD are exposed. At this time, the openings KD penetrate the sensor chip P61 and reach the surfaces of the test pads KPD.
  • openings KB are formed in the sensor chip P61 and the semiconductor chip P62.
  • the openings KB are arranged along the scribe lines. At this time, the openings KB can penetrate the sensor chip P61 and the wiring layer 662.
  • a transparent substrate 601 is bonded to the back side of the sensor chip P61 via a transparent resin layer 602. At this time, the transparent resin layer 602 is embedded in the openings KB and KD.
  • the stacked structure of the sensor chip P61 and the semiconductor chip P62 may form a WLCSP packaged at the wafer level.
  • the planar size and shape of the sensor chip P61 can be made equal to those of the semiconductor chip P62.
  • the planar size and shape of the sensor chip P61 can also be made equal to those of the transparent substrate 601.
  • the position of the horizontal end of the sensor chip P61 can be made to coincide with the position of the horizontal end of the semiconductor chip P62.
  • the position of the horizontal end of the sensor chip P61 can also be made to coincide with the position of the horizontal end of the transparent substrate 601.
  • the transparent substrate 601 may be a glass substrate, a quartz substrate, or a transparent resin substrate such as an acrylic or polycarbonate substrate.
  • the transparent substrate 601 may be made of Al 2 O 3 , CaF 2 , MgF 2 , LiF, or the like depending on the wavelength detected by the light receiving area RA.
  • the transparent resin layer 602 may be a thermosetting resin or an ultraviolet-curing resin.
  • the material of the transparent resin layer 602 may be a transparent resin such as a siloxane-based resin, an acrylic-based resin, or an epoxy-based resin.
  • the material of the transparent resin layer 602 may be selected so as to ensure a refractive index difference between the on-chip lenses 632, 633.
  • the transparent resin layer 602 may contain a filler such as glass fiber to improve reliability.
  • a resin material may be selected for the transparent resin layer 602 whose optical properties (refractive index, extinction coefficient, etc.) have been adjusted so that light can be received well in the pixel area RA.
  • Figure 29 is a cross-sectional view showing an example of a method for manufacturing an electronic device according to the seventeenth embodiment.
  • a partition region RE is provided on the laminated wafer STW.
  • the laminated wafer STW is formed by stacking a transparent substrate wafer 601W and semiconductor wafers 612W and 622W.
  • Transparent substrates 601 are cut out for each partition region RE from the transparent substrate wafer 601W.
  • Semiconductor substrates 612 are cut out for each partition region RE from the semiconductor wafer 612W.
  • Semiconductor substrates 622 are cut out for each partition region RE from the semiconductor wafer 622W.
  • the partition regions RE are defined along scribe lines SBL.
  • the scribe lines SBL are formed at the positions of the openings KB.
  • Electronic devices 600 are cut out from each partition region RE. At this time, the laminated wafer STW can be cut along the scribe lines SBL to separate the electronic devices 600 into individual pieces.
  • the through electrodes TV2 that penetrate the semiconductor substrate 612 of the semiconductor chip P62 stacked on the sensor chip P61 are connected to the wiring layer 662. This makes it possible to extend wiring from the semiconductor chip P62 to the outside while stacking the semiconductor chip P62 on the sensor chip P61, and reduces open defects in the electronic device 600.
  • the semiconductor chip P62 was stacked on the sensor chip P61.
  • the sensor chip P61 may be used for the chip P21 in the above-mentioned 7th, 9th, 10th, 12th, or 14th embodiment, or the sensor chip P61 may be used for the chip P31 in the above-mentioned 8th, 11th, 13th, 15th, or 16th embodiment.
  • a metal laminate portion having a sputtered layer, an electroless plated layer, and an electrolytic plated layer laminated in that order is provided on the bottom surface of the opening.
  • a capacitor is provided on the metal laminate portion having a sputtered layer, an electroless plated layer, and an electrolytic plated layer laminated in that order within the opening.
  • Figure 30 is a cross-sectional view showing an example configuration of an electronic device according to the 18th embodiment.
  • this electronic device has a capacitor CA1 provided on the through-electrode TV1 of Figure 1.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device of Figure 1.
  • Capacitor CA1 includes capacitor electrodes CD11 and CD12 and a dielectric layer ED1. Capacitor electrodes CD11 and CD12 are arranged opposite each other with the dielectric layer ED1 interposed therebetween. Capacitor CA1 is located within opening 114. In this case, capacitor CA1 can be formed continuously from above metal stack portion MT1 to the side surface of opening 114 and the rear surface of semiconductor substrate 111.
  • the capacitance electrode CD11 is formed on the through electrode TV1, the dielectric layer ED1 is formed on the capacitance electrode CD11, and the capacitance electrode CD12 is formed on the dielectric layer ED1.
  • An insulating layer Z1 is formed on the capacitance CA1 so as to cover the opening 114. At this time, a cavity CAV1 can be formed in the opening 114 below the insulating layer Z1.
  • the capacitive electrode CD11 On the back surface of the semiconductor substrate 111, a portion of the capacitive electrode CD11 is exposed from the dielectric layer ED1, the capacitive electrode CD12, and the insulating layer Z1.
  • the external electrode D1 is connected to the capacitive electrode CD11 via the insulating layer Z1.
  • a portion of the capacitive electrode CD12 is exposed from the insulating layer Z1.
  • the external electrode D2 is connected to the capacitive electrode CD12 via the insulating layer Z1.
  • the capacitive electrodes CD11 and CD12 may be made of materials such as Cu, Ti, Ta, Al, W, Ni, Ru, Co, TiN, TaN, and WN, or may have a layered structure of multiple materials.
  • the dielectric layer ED1 may be made of, for example, SiO 2 , SiON, Si 3 N 4 , hafnium oxide (HfO 2 ), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO), tantalum oxide (Ta 2 O 5 ), titanium oxide (TiO 2 ), lanthanum oxide (LaO 3 ), yttrium oxide (Y 2 O 3 ), aluminum nitride (AlN), hafnium oxynitride (HfON), or aluminum oxynitride (AlON), or may have a laminated structure of multiple materials.
  • the insulating layer Z1 can be made of an organic material having a skeleton of polyimide, acrylic, silicone, or epoxy group, or a material containing a filler such as SiO 2 , Al 2 O 3 , AlN, BN, etc.
  • the insulating layer Z1 may be a CVD (Chemical Vapor Deposition) film or a coating film.
  • Figure 31 is a cross-sectional view showing another example of the configuration of an electronic device according to the eighteenth embodiment.
  • this electronic device has a capacitor CA2 provided on the through-electrode TV2 in Figure 2.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 2.
  • Capacitor CA2 includes capacitive electrodes CD21 and CD22 and a dielectric layer ED2. Capacitor electrodes CD21 and CD22 are arranged opposite each other via the dielectric layer ED2. Capacitor CA2 is located within opening 124. In this case, capacitor CA2 can be formed continuously from above metal stack portion MT2 to the side surface of opening 124 and the back surface of semiconductor substrate 111.
  • the capacitance electrode CD21 is formed on the through electrode TV2, the dielectric layer ED2 is formed on the capacitance electrode CD21, and the capacitance electrode CD22 is formed on the dielectric layer ED2.
  • An insulating layer Z2 is formed on the capacitance CA2 so as to cover the opening 124. At this time, a cavity CAV2 can be formed in the opening 124 below the insulating layer Z2.
  • the capacitive electrode CD21 is exposed from the dielectric layer ED2, the capacitive electrode CD22, and the insulating layer Z2.
  • the external electrode D1 is connected to the capacitive electrode CD21 via the insulating layer Z2.
  • a portion of the capacitive electrode CD22 is exposed from the insulating layer Z2.
  • the external electrode D2 is connected to the capacitive electrode CD22 via the insulating layer Z2.
  • FIGS. 32 to 34 are cross-sectional views showing an example of a method for manufacturing an electronic device according to the eighteenth embodiment. Note that while FIGS. 32 to 34 use the method for manufacturing the electronic device in FIG. 31 as an example, they may also be applied to the method for manufacturing the electronic device in FIG. 30.
  • a capacitive electrode CD21 is formed on the electrolytic plating layer 129 by a method such as sputtering. At this time, the capacitive electrode CD21 can be formed not only on the back surface of the semiconductor substrate 111, but also on the bottom and side surfaces of the opening 124.
  • a dielectric layer ED2 is formed on the capacitive electrode CD21 by a method such as sputtering.
  • the dielectric layer ED2 can be formed not only on the back surface of the semiconductor substrate 111, but also on the bottom and side surfaces of the opening 124.
  • a capacitive electrode CD22 is formed on the dielectric layer ED2 by a method such as sputtering.
  • the capacitive electrode CD22 can be formed not only on the back surface of the semiconductor substrate 111, but also on the bottom and side surfaces of the opening 124.
  • a resist pattern PC is formed on the capacitance electrode CD22 using lithography technology so as to cover the opening 124.
  • the resist pattern PC can be made to correspond to the planar shape of the capacitance CA2.
  • the capacitance electrodes CD21, CD22 and dielectric layer ED2 are etched using the resist pattern PC as an etching mask, thereby forming a capacitor CA2. Dry etching such as RIE can be used to etch the capacitance electrodes CD21, CD22 and dielectric layer ED2.
  • the resist pattern PC is then removed by ashing or another method.
  • a resist pattern PD is formed on the capacitive electrode CD22 using lithography technology to cover the opening 124. At this time, the resist pattern PD can expose a portion of the capacitive electrode CD22 on the back surface side of the semiconductor substrate 111.
  • the capacitive electrode CD22 and the dielectric layer ED2 are etched using the resist pattern PD as an etching mask, thereby exposing a portion of the capacitive electrode CD21. Dry etching such as RIE can be used to etch the capacitive electrode CD22 and the dielectric layer ED2.
  • the resist pattern PD is then removed by ashing or another method.
  • an insulating layer Z2 is formed on the capacitor CA2 by a method such as sputtering so as to cover the opening 124.
  • a cavity CAV2 may be formed in the opening 124 below the insulating layer Z2.
  • openings KA1 and KA2 are formed in the insulating layer Z2 corresponding to the positions of the external electrodes D1 and D2.
  • the external electrode D1 is connected to the capacitive electrode CD21 through the opening KA1, and the external electrode D2 is connected to the capacitive electrode CD22 through the opening KA2.
  • the capacitor CA1 is provided on the metal laminate portion MT1 in which, for example, the sputtered layer 116, the electroless plated layer 118, and the electrolytic plated layer 119 are sequentially laminated within the opening 114.
  • This ensures the conductivity of the capacitor electrode CD11 at the bottom of the opening 114 even if a step occurs in the sputtered layer 116 at the bottom of the opening 114, making it possible to accommodate miniaturization of the capacitor CA1 while reducing open defects.
  • a capacitor is provided on the bottom surface of an opening, with a metal laminate portion having a sputtered layer, an electroless plated layer, and an electrolytic plated layer laminated in that order, and an insulating layer is formed on the capacitor so as to cover the top of the opening.
  • a capacitor is provided on a metal laminate portion having a sputtered layer, an electroless plated layer, and an electrolytic plated layer laminated in that order within an opening, and an insulating layer is formed along the surface of the capacitor.
  • Figure 35 is a cross-sectional view showing an example configuration of an electronic device according to the 19th embodiment.
  • this electronic device has an insulating layer Z3 instead of the insulating layer Z1 in Figure 30.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 30.
  • the insulating layer Z3 is formed along the surface of the capacitor CA1.
  • the insulating layer Z3 can be arranged on the bottom surface of the opening 114, on the side surfaces of the opening 114, and on the back surface of the semiconductor substrate 111.
  • the external electrode D1 is connected to the capacitor electrode CD11 via the insulating layer Z3.
  • the external electrode D2 is connected to the capacitor electrode CD12 via the insulating layer Z3.
  • the insulating layer Z3 may be made of inorganic materials such as SiO2 , SiON, SiOC, Si3N4 , or SiCO, or organic materials with a skeleton of polyimide, acrylic, silicone, or epoxy groups, or may have a laminated structure of multiple materials.
  • Figure 36 is a cross-sectional view showing another example of the configuration of an electronic device according to the 19th embodiment.
  • this electronic device has an insulating layer Z4 instead of the insulating layer Z2 in Figure 31.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 31.
  • the insulating layer Z4 is formed along the surface of the capacitor CA2.
  • the insulating layer Z4 can be disposed on the bottom surface of the opening 124, on the side surfaces of the opening 124, and on the back surface of the semiconductor substrate 111.
  • the external electrode D1 is connected to the capacitor electrode CD21 via the insulating layer Z4.
  • the external electrode D2 is connected to the capacitor electrode CD22 via the insulating layer Z4.
  • capacitor CA1 is provided on metal laminate MT1, in which sputtered layer 116, electroless plated layer 118, and electrolytic plated layer 119 are sequentially laminated within opening 114, and insulating layer Z3 is formed along the surface of capacitor CA1. This ensures the conductivity of capacitor electrode CD11 at the bottom of opening 114, and protects capacitor CA1, even if a step occurs in sputtered layer 116 at the bottom of opening 114.
  • a metal laminate portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated is provided on the bottom surface of an opening, and an insulating layer is formed on the capacitor so as to cover the top of the opening.
  • a capacitor is provided on a metal laminate portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated inside an opening, and a buried layer is formed on the capacitor so as to be embedded in the opening.
  • Figure 37 is a cross-sectional view showing an example configuration of an electronic device according to the 20th embodiment.
  • this electronic device has a buried layer Z5 instead of the insulating layer Z1 of Figure 30.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device of Figure 30.
  • the buried layer Z5 is formed on the capacitor CA1 so as to be embedded in the opening 114.
  • the buried layer Z5 can be arranged from the inside of the opening 114 onto the back surface of the semiconductor substrate 111.
  • the external electrode D1 is connected to the capacitor electrode CD11 via the buried layer Z5.
  • the external electrode D2 is connected to the capacitor electrode CD12 via the buried layer Z5.
  • the material of the embedded layer Z5 can be an organic material having a skeleton of polyimide, acrylic, silicone, or epoxy group, or a material containing a filler such as SiO 2 , Al 2 O 3 , AlN, BN, etc.
  • the insulating layer Z1 may be a CVD (Chemical Vapor Deposition) film or a coating film.
  • Figure 38 is a cross-sectional view showing another example of the configuration of an electronic device according to the 20th embodiment.
  • this electronic device has a buried layer Z6 instead of the insulating layer Z2 of Figure 31.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device of Figure 31.
  • the buried layer Z6 is formed on the capacitor CA2 so as to be embedded in the opening 124.
  • the buried layer Z6 can be arranged from the inside of the opening 124 onto the back surface of the semiconductor substrate 111.
  • the external electrode D1 is connected to the capacitor electrode CD21 via the buried layer Z6.
  • the external electrode D2 is connected to the capacitor electrode CD22 via the buried layer Z6.
  • capacitor CA1 is provided on metal laminate portion MT1 in which sputtered layer 116, electroless plated layer 118, and electrolytic plated layer 119 are sequentially laminated within opening 114, and buried layer Z5 is formed on capacitor CA1 so as to be embedded within opening 114.
  • a capacitor is provided on the bottom surface of the opening as a metal laminate portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated, and an insulating layer is formed on the capacitor so as to cover the top of the opening.
  • a capacitor is provided on a metal laminate portion in which a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated within the opening, and the through electrode also serves as the first capacitor electrode.
  • Figure 39 is a cross-sectional view showing an example configuration of an electronic device according to the 21st embodiment.
  • the capacitive electrode CD11 of FIG. 30 has been removed from this electronic device.
  • the capacitive electrode CD11 can be substituted with a through-electrode TV1.
  • the rest of the configuration of this electronic device is the same as that of the electronic device of FIG. 30.
  • Capacitor CA3 includes a through electrode TV1, a capacitance electrode CD12, and a dielectric layer ED1.
  • the through electrode TV1 and capacitance electrode CD12 are arranged opposite each other with the dielectric layer ED1 interposed therebetween.
  • Capacitor CA3 is located within opening 114. In this case, capacitor CA3 can be formed continuously from the bottom surface of opening 114 to the side surfaces of opening 114 and the back surface of semiconductor substrate 111.
  • the dielectric layer ED1 is formed on the through electrode TV1, and the capacitance electrode CD12 is formed on the dielectric layer ED1.
  • An insulating layer Z1 is formed on the capacitance CA3 so as to cover the opening 114.
  • the through-hole electrode TV1 On the back surface of the semiconductor substrate 111, a portion of the through-hole electrode TV1 is exposed from the dielectric layer ED1, the capacitive electrode CD12, and the insulating layer Z1.
  • the external electrode D1 is connected to the through-hole electrode TV1 via the insulating layer Z1.
  • a portion of the capacitive electrode CD12 is exposed from the insulating layer Z1.
  • the external electrode D2 is connected to the capacitive electrode CD12 via the insulating layer Z1.
  • Figure 40 is a cross-sectional view showing another example of the configuration of an electronic device according to the 21st embodiment.
  • the capacitive electrode CD21 of FIG. 31 has been removed from this electronic device.
  • the capacitive electrode CD21 can be substituted with a through-electrode TV2.
  • the rest of the configuration of this electronic device is the same as that of the electronic device of FIG. 31.
  • Capacitor CA4 includes a through electrode TV2, a capacitive electrode CD22, and a dielectric layer ED2.
  • the through electrode TV2 and capacitive electrode CD22 are arranged opposite each other via the dielectric layer ED2.
  • Capacitor CA4 is located within opening 124. In this case, capacitor CA4 can be formed continuously from the bottom surface of opening 124 to the side surfaces of opening 124 and the back surface of semiconductor substrate 111.
  • the dielectric layer ED2 is formed on the through electrode TV2, and the capacitance electrode CD22 is formed on the dielectric layer ED2.
  • An insulating layer Z2 is formed on the capacitance CA4 so as to cover the opening 124.
  • the through-hole electrode TV2 On the back surface of the semiconductor substrate 111, a portion of the through-hole electrode TV2 is exposed from the dielectric layer ED2, the capacitive electrode CD22, and the insulating layer Z2.
  • the external electrode D1 is connected to the through-hole electrode TV2 via the insulating layer Z2.
  • a portion of the capacitive electrode CD22 is exposed from the insulating layer Z2.
  • the external electrode D2 is connected to the capacitive electrode CD22 via the insulating layer Z2.
  • the capacitor CA3 is provided on the metal laminate portion MT1 in which the sputtered layer 116, the electroless plated layer 118, and the electrolytic plated layer 119 are sequentially laminated within the opening 114, and the through electrode TV1 also serves as the lower electrode of the capacitor. This makes it possible to reduce open defects while preventing the configuration of the capacitor CA3 from becoming too complicated, even if a step disconnection occurs in the sputtered layer 116 at the bottom of the opening 114.
  • a capacitance was formed on the through electrode TV1 of FIG. 1 or the through electrode TV2 of FIG. 2.
  • a capacitance may be formed on the through electrode TV3 of FIG. 3, the through electrode TV4 of FIG. 4, the through electrode TV5 of FIG. 8, the through electrode TV6 of FIG. 9, the through electrode TV7 of FIG. 10, the through electrode TV8 of FIG. 11, the through electrode TV9 of FIG. 12, the through electrode TV10 of FIG. 13, or the through electrode TV11 of FIG. 14.
  • a capacitance may be formed on a through electrode provided in the electronic device of FIGS. 18 to 28.
  • electroless plated layer 128 is selectively formed on sputtered layer 126 on the bottom surface of opening 124, and then electrolytic plated layer 129 is formed.
  • a photosensitive insulating film is embedded in the skirting portion of the bottom surface of opening 124, and then sputtered layer 116, electroless plated layer 118, and electrolytic plated layer 119 are sequentially formed on the bottom surface of opening 124.
  • Figure 41 is a cross-sectional view showing an example configuration of an electronic device according to the 22nd embodiment.
  • this electronic device has a through electrode TV22 instead of the through electrode TV2 in FIG. 2. Furthermore, this electronic device has a photosensitive insulating film 2201 added to the electronic device in FIG. 2. The rest of the configuration of this electronic device is the same as the configuration of the electronic device in FIG. 2.
  • a skirting portion 2200 is formed at the bottom of the opening 124 due to notching.
  • the skirting portion 2200 is formed so as to widen toward the bottom of the opening 124.
  • the photosensitive insulating film 2201 has positive photosensitivity.
  • An inorganic material can be used as the material for the photosensitive insulating film 2201.
  • a photosensitive agent may be mixed into the inorganic material to make it photosensitive.
  • the photosensitive insulating film 2201 is embedded in the footing portion 2200 of the opening 124 via the insulating layer 125. At this time, the photosensitive insulating film 2201 can planarize the side surface of the opening 124 in the depth direction.
  • the through electrode TV22 can be configured in the same manner as the through electrode TV1 in Figure 1.
  • the through electrode TV22 has a sputtered layer 116, an electroless plating layer 118, and an electrolytic plating layer 119 formed sequentially on the bottom surface of the opening 124.
  • Figure 42 is a cross-sectional view showing an example of a method for manufacturing an electronic device according to the 22nd embodiment.
  • a photosensitive inorganic solvent is applied onto the insulating layer 125 by a coating method or other method. At this time, the photosensitive inorganic solvent can be embedded into the opening 124. Then, the photosensitive inorganic solvent is baked to evaporate the solvent from the photosensitive inorganic solvent, forming a photosensitive insulating film 2201 on the insulating layer 125.
  • the photosensitive insulating film 2201 is exposed to light, causing the exposed region of the photosensitive insulating film 2201 to become soluble. At this time, the photosensitive insulating film 2201 can be exposed in the depth direction of the opening 124, causing the photosensitive insulating film 2201 to become soluble in the vertical direction. Then, the exposed region of the photosensitive insulating film 2201 is removed by developing the photosensitive insulating film 2201 after exposure. At this time, the photosensitive insulating film 2201 is embedded in the footing portion 2200 of the opening 124 via the insulating layer 125.
  • a sputtered layer 116 is formed by sputtering on the bottom surface of the opening 124, the side surfaces of the photosensitive insulating film 2201, and the back surface of the semiconductor substrate 111. Then, steps from Figure 6c onwards are carried out.
  • the sputtered layer 116, the electroless plated layer 118, and the electrolytic plated layer 119 are sequentially formed on the bottom surface of the opening 124. This ensures the conductivity of the through electrode TV22 on the bottom surface of the opening 124 even when notching occurs on the bottom surface of the opening 124, making it possible to accommodate miniaturization of the through electrode TV22 while reducing open defects.
  • electroless plating layer 128 is selectively formed on sputtered layer 126 on the bottom surface of opening 124, and then electrolytic plating layer 129 is formed.
  • the barrier metal layer formed below the seed layer used for electrolytic plating includes an ALD film.
  • Figure 43 is a cross-sectional view showing an example configuration of an electronic device according to the 23rd embodiment.
  • this electronic device has a through electrode TV23 instead of the through electrode TV2 in Figure 2.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 2.
  • the through-hole electrode TV23 includes a barrier metal layer 126A and a seed layer 126B instead of the sputtered layer 126 in FIG. 2.
  • the rest of the configuration of the through-hole electrode TV23 is the same as the configuration of the through-hole electrode TV2 in FIG. 2.
  • the barrier metal layer 126A can be formed on the bottom surface of the opening 124, and can also be formed on the side surfaces of the opening 124 and the rear surface of the semiconductor substrate 111 via the insulating layer 125.
  • the barrier metal layer 126A on the bottom surface of the opening 124 can be separated from the barrier metal layer 126A on the side surfaces of the opening 124.
  • the material for the barrier metal layer 126A can be, for example, Ti (titanium).
  • the barrier metal layer 126A can be formed to include an ALD film.
  • the barrier metal layer 126A can be formed only from an ALD film, or from an ALD film and a sputtered film.
  • Seed layer 126B can be formed on barrier metal layer 126A. Seed layer 126B can be used to form electroplated layer 129. Seed layer 126B on the bottom surface of opening 124 may be separate from seed layer 126B on the side surface of opening 124. The material of seed layer 126B can be, for example, Cu. On the bottom surface of opening 124, electroless plated layer 128 is formed on seed layer 126B. Electroplated layer 129 is formed on electroless plated layer 128 and on seed layer 126B on the side surface of opening 124.
  • the barrier metal layer 126A formed below the seed layer 126B used for electrolytic plating is configured to include an ALD film. This makes it possible to improve the coverage of the barrier metal layer 126A on the bottom surface of the opening 124, even when notching occurs at the bottom of the opening 124, thereby enabling the miniaturization of the through-electrode TV23 while reducing open defects.
  • electroless plated layer 128 is selectively formed on sputtered layer 126 on the bottom surface of opening 124, and then electrolytic plated layer 129 is formed.
  • the insulating layer around the electroless plated layer is removed, electroless plating is added, and then the electrolytic plated layer is formed.
  • Figure 44 is a cross-sectional view showing an example configuration of an electronic device according to the 24th embodiment.
  • this electronic device has a through-hole electrode TV24 instead of the through-hole electrode TV2 in Figure 2.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 2.
  • the through electrode TV24 has electroless plated layers 128A and 128B and an electrolytic plated layer 2429 instead of the electroless plated layer 128 and electrolytic plated layer 129 in FIG. 2.
  • the rest of the configuration of the through electrode TV24 is the same as the configuration of the through electrode TV2 in FIG. 2.
  • the electroless plating layer 128A is formed on the sputtered layer 126 on the bottom surface of the opening 124.
  • the electroless plating layer 128A may be formed so as to protrude within the opening 124.
  • the outer peripheral surface of the electroless plating layer 128A can be spaced apart from the sputtered layer 126.
  • Electroless plated layer 128B is formed on electroless plated layer 128A.
  • electroless plated layer 128B can cover the outer surface of electroless plated layer 128A.
  • electroless plated layer 128B can penetrate into the gap between electroless plated layer 128A and sputtered layer 116 and can be formed from the side to the top surface of sputtered layer 126.
  • electrolytic plating layer 2429 is formed on electroless plating layer 128B.
  • electrolytic plating layer 2429 can be formed on electroless plating layer 128A and from the side surfaces to the top surface of electroless plating layer 128A.
  • Figure 45 is a cross-sectional view showing an example of a method for manufacturing an electronic device according to the 24th embodiment.
  • an electroless plating layer 128A is selectively formed on the sputtered layer 126 on the bottom surface of the opening 124 using electroless plating.
  • the insulating layer 127 on the sputtered layer 126 is removed by a method such as plasma etching. At this time, a gap can be formed between the sputtered layer 126 and the outer peripheral surface of the electroless plated layer 128A.
  • electroless plated layer 128B is formed on electroless plated layer 128A.
  • the gap between sputtered layer 126 and the outer peripheral surface of electroless plated layer 128A can be filled with electroless plated layer 128B.
  • electrolytic plated layer 2429 is formed on electroless plated layer 128B based on electrolytic plating using sputtered layer 126 as a seed layer.
  • electroless plating layer 128A is selectively formed on sputtered layer 126 on the bottom surface of opening 124, and then insulating layer 127 around electroless plating layer 128A is removed to form electroless plating layer 128B, and then electrolytic plating layer 2429 is formed.
  • This makes it possible to improve the film formation efficiency of electrolytic plating layer 2429 while ensuring the conductivity of through electrode TV22 on the bottom surface of opening 124, even if notching occurs on the bottom surface of opening 124.
  • electroless plated layer 128 is selectively formed on sputtered layer 126 on the bottom surface of opening 124, and then electrolytic plated layer 129 is formed.
  • a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially laminated on the bottom surface of an opening having a plurality of footing portions formed at different depth positions.
  • Figure 46 is a cross-sectional view showing an example configuration of an electronic device according to the 25th embodiment.
  • this electronic device has a through-hole electrode TV25 instead of the through-hole electrode TV2 in Figure 2.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 2.
  • An opening 2524 is formed in the semiconductor substrate 111.
  • the opening 2524 can penetrate the semiconductor substrate 111 and reach the wiring layer 112.
  • the opening 2524 has footing portions 2501 and 2502 formed at different depth positions.
  • the footing portion 2501 can be located at the bottom of the opening 2524, and the footing portion 2502 can be located in the middle of the opening 2524.
  • a step corresponding to the footing portion 2502 is formed on the inner surface of the opening 2524.
  • An insulating layer 2525 is formed on the inner surface of the opening 2524.
  • the through electrode TV25 can be formed along the inner surface of the opening 2524 via the insulating layer 2525.
  • the sputtered layer 2526 is formed on the bottom surface of the opening 2524, and can also be formed on the side surface of the opening 2524 and the rear surface of the semiconductor substrate 111 via the insulating layer 2525.
  • An electroless plating layer 2528 is formed on the sputtered layer 2526 on the bottom surface of the opening 2524.
  • An electrolytic plating layer 2529 is formed on the electroless plating layer 2528.
  • the electrolytic plating layer 2529 can be formed continuously from the electroless plating layer 2528, via the sputtered layer 2526, onto the side surface of the opening 2524 and onto the rear surface of the semiconductor substrate 111.
  • the step of the opening 2524 is reflected in the insulating layer 2525, the sputtered layer 2526 and the electroless plating layer 2528.
  • Figures 47 and 48 are cross-sectional views showing an example of a method for manufacturing an electronic device according to the 25th embodiment.
  • a resist pattern RS1 is formed on the semiconductor substrate 111 using lithography technology.
  • An opening KA3 is provided in the resist pattern RS1.
  • the opening KA3 is positioned at the position of the opening 2524.
  • an opening 2524' is formed in the semiconductor substrate 111 by anisotropic etching using the resist pattern RS1 as an etching mask.
  • the depth of the opening 2524' can be shallower than the depth of the opening 2524.
  • a footing portion 2502 is formed on the bottom surface of the opening 2524' by notching. In this case, by making the depth of the opening 2524' shallower than the depth of the opening 2524, the footing portion 2502 can be made smaller than when the depth of the opening 2524' is the same as the depth of the opening 2524.
  • resist pattern RS1 is removed by ashing or other methods. Then, using lithography technology, resist pattern RS2 is formed on semiconductor substrate 111 so as to cover the side surfaces of opening 2524'. Resist pattern RS2 can be removed at the bottom of opening 2524'.
  • an opening 2524 is formed in the semiconductor substrate 111 by anisotropic etching using the resist pattern RS2 as an etching mask.
  • a footing portion 2501 is formed on the bottom surface of the opening 2524 by notching. By forming the opening 2524 through the opening 2524', the footing portion 2501 can be made smaller than when the opening 124 in Figure 2 is formed without the opening 2524'.
  • the resist pattern RS2 is removed by ashing or other methods. Then, the steps from Figure 5c onwards are carried out to form the through-hole electrodes TV25.
  • a sputtered layer 2526, an electroless plated layer 2528, and an electrolytic plated layer 2529 are sequentially stacked on the bottom surface of an opening 2524 in which a plurality of footing portions 2501, 2502 are formed at different depth positions. This makes it possible to suppress the increase in the notching shape even when the opening 2524 is deep, and reduces open defects while accommodating the miniaturization of the through electrode TV25.
  • electroless plated layer 128 is selectively formed on sputtered layer 126 on the bottom surface of opening 124, and then electrolytic plated layer 129 is formed.
  • a SIMOX layer is provided over the entire substrate at a midpoint in the depth direction of the opening so as to surround the periphery of the opening, and a sputtered layer, an electroless plated layer, and an electrolytic plated layer are sequentially stacked on the bottom surface of the opening.
  • Figure 49 is a cross-sectional view showing an example configuration of an electronic device according to the 26th embodiment.
  • this electronic device has a through electrode TV26 instead of the through electrode TV2 in Figure 2.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 2.
  • a SIMOX layer 2611 is formed on the semiconductor substrate 111.
  • the SIMOX layer 2611 can be positioned at the center of the semiconductor substrate 111 in the depth direction.
  • An opening 2624 is formed in the semiconductor substrate 111.
  • the opening 2624 can penetrate the semiconductor substrate 111 and the SIMOX layer 2611 and reach the wiring layer 112.
  • the opening 2624 has footing portions 2601 and 2602 formed at different depth positions.
  • the footing portion 2601 can be located at the bottom surface of the opening 2624, and the footing portion 2602 can be located on the SIMOX layer 2611.
  • An insulating layer 2625 is formed on the inner surface of the opening 2624.
  • the through electrode TV26 can be formed along the inner surface of the opening 2624 via the insulating layer 2625.
  • the sputtered layer 2626 is formed on the bottom surface of the opening 2624, and can also be formed on the side surface of the opening 2624 and the rear surface of the semiconductor substrate 111 via the insulating layer 2625.
  • An electroless plating layer 2628 is formed on the sputtered layer 2626 on the bottom surface of the opening 2624.
  • An electrolytic plating layer 2629 is formed on the electroless plating layer 2628. At this time, the electrolytic plating layer 2629 can be formed continuously from the electroless plating layer 2628, via the sputtered layer 2626, onto the side surfaces of the opening 2624 and onto the rear surface of the semiconductor substrate 111.
  • Figures 50 and 51 are cross-sectional views showing an example of a method for manufacturing an electronic device according to the 26th embodiment.
  • a wiring layer 112 is formed on a semiconductor substrate 111.
  • oxygen ions are implanted into the semiconductor substrate 111, and then the semiconductor substrate 111 is heat-treated to form a SIMOX layer 2611 on the semiconductor substrate 111.
  • a resist pattern RS4 is formed on the semiconductor substrate 111 using lithography technology.
  • An opening KA6 is provided in the resist pattern RS4.
  • the opening KA6 is positioned at the position of the opening 2624.
  • an opening 2624' is formed in the semiconductor substrate 111 by anisotropic etching using the resist pattern RS4 as an etching mask.
  • the depth of the opening 2624' can be set to the depthwise position of the SIMOX layer 2611.
  • a footing portion 2602 is formed at the bottom surface of the opening 2624' by notching. By setting the depth of the opening 2624' to the depthwise position of the SIMOX layer 2611, the footing portion 2602 can be made smaller than when the depth of the opening 2624' is equal to the depth of the opening 2624.
  • an opening 2624 is formed by anisotropic etching using resist pattern RS4 as an etching mask.
  • a footing portion 2601 is formed on the bottom surface of opening 2624 by notching. By forming opening 2624 through opening 2624', footing portion 2601 can be made smaller than when opening 124 in Figure 2 is formed without opening 2624'.
  • the resist pattern RS4 is removed by ashing or other methods. Then, the steps from Figure 5c onwards are carried out to form the through-hole electrodes TV26.
  • a SIMOX layer 2611 is provided over the entire semiconductor substrate 111 at a midpoint in the depth direction of the opening 2624 so as to surround the periphery of the opening 2624, and a sputtered layer 2626, an electroless plated layer 2628, and an electrolytic plated layer 2629 are sequentially stacked on the bottom surface of the opening 2624.
  • the SIMOX layer 2611 is provided over the entire semiconductor substrate 111 at a midpoint in the depth direction of the opening 2624 so as to surround the periphery of the opening 2624.
  • the SIMOX layer is provided in a part of the semiconductor substrate 111 so as to surround the periphery of the opening 2624 so as to be at a midpoint in the depth direction of the opening 2624.
  • Figure 52 is a cross-sectional view showing an example configuration of an electronic device according to the 27th embodiment.
  • this electronic device has a through electrode TV27 instead of the through electrode TV26 in Figure 49.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 49.
  • the through silicon via TV27 can be configured in the same manner as the through silicon via TV26 in Figure 49.
  • a SIMOX layer 2711 is provided in the semiconductor substrate 111 at the midpoint in the depth direction of the opening 2624, surrounding the periphery of the opening 2624.
  • the SIMOX layer 2711 can be disposed only around the periphery of the opening 2624.
  • Figures 53 and 54 are cross-sectional views showing an example of a method for manufacturing an electronic device according to the 27th embodiment.
  • a resist pattern RS5 is formed on the semiconductor substrate 111 using lithography technology.
  • An opening KA7 is provided in the resist pattern RS5.
  • the opening KA7 is positioned so as to overlap the SIMOX layer 2711.
  • a SIMOX layer 2711 is formed on the semiconductor substrate 111 based on ion implantation using the resist pattern RS5 as a mask.
  • a resist pattern RS4 is formed on the semiconductor substrate 111 using lithography technology.
  • An opening KA6 is provided in the resist pattern RS4.
  • the opening KA6 is positioned at the position of the opening 2624.
  • the SIMOX layer 2711 is provided in part of the semiconductor substrate 111 at the midpoint in the depth direction of the opening 2624 so as to surround the periphery of the opening 2624. This makes it possible to suppress the increase in the notching shape even when the opening 2624 is deep, and reduces open defects while accommodating the miniaturization of the through-electrode TV27.
  • capacitors of any of the above-mentioned 18th to 21st embodiments may be formed on the through-electrodes TV22 to TV27 of the above-mentioned 22nd to 27th embodiments.
  • the through-electrodes TV22 to TV27 of the above-mentioned 22nd to 27th embodiments may also be applied to the chips of the above-mentioned 7th to 17th embodiments.
  • metal laminate portion MT1 in which sputtered layer 116, electroless plated layer 118, and electrolytic plated layer 119 are laminated, is provided within opening 114.
  • Figure 55 is a cross-sectional view showing an example configuration of an electronic device according to the 28th embodiment.
  • this electronic device has a through electrode TV28 and a wiring layer 2812 instead of the through electrode TV5 and wiring layer 112 of Figure 8.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device of Figure 8.
  • the wiring layer 2812 is formed on the semiconductor substrate 111.
  • Wiring 2813 embedded in an insulating layer is formed in the wiring layer 2812.
  • Insulating layers 2814 and 2815 are sequentially stacked on the wiring layer 2812.
  • the insulating layer 2814 may be a PMD (Pre-Metal Dielectric).
  • the insulating layer 2815 may be an STI (Shallow Trench Isolation).
  • the material of the insulating layers 2814 and 2815 may be an oxide film or a nitride film.
  • the wiring layer 2812 also has a recess KA.
  • the recess KA is connected to the opening 114 via insulating layers 2814 and 2815.
  • the wiring 2813 can be exposed on the side surface of the recess KA.
  • the wiring 2813 can be prevented from being exposed on the bottom surface of the recess KA.
  • a guard ring GR is also formed around the recess KA.
  • the guard ring GR can surround the periphery of the recess KA.
  • the planar shape of the guard ring GR may be ring-shaped or rectangular.
  • An insulating layer 115 is formed on the inner surface of the opening 114.
  • the insulating layer 115 may be formed continuously from the side surface of the opening 114 to the rear surface of the semiconductor substrate 111. In this case, the insulating layer 115 may be in contact with the insulating layer 2814 via the insulating layer 2815.
  • the through electrode TV28 penetrates the semiconductor substrate 111 and is connected to the wiring layer 2812.
  • the through electrode TV28 includes a metal laminate portion MT28.
  • the metal laminate portion MT28 is disposed at the tip of the through electrode TV28.
  • the tip of the through electrode TV28 can be located at the bottom of the opening 114.
  • the metal laminate portion MT28 can have a laminate structure of an electroless plating layer 2818, a sputtered layer 116, and an electrolytic plating layer 2819.
  • the metal laminate portion MT28 may include a barrier metal layer 120 between the electroless plating layer 2818 and the sputtered layer 116.
  • the electroless plating layer 2818 is embedded in the recess KA. At this time, the electroless plating layer 2818 can be electrically connected to the guard ring GR.
  • a barrier metal layer 120, a sputter layer 116, and an electrolytic plating layer 2819 are sequentially stacked on the electroless plating layer 2818.
  • the barrier metal layer 120 may be formed continuously from above the electroless plating layer 2818, over the side surfaces of the insulating layer 115, and onto its upper surface.
  • the sputtered layer 116 may be formed continuously from above the bottom surface of the barrier metal layer 120, over its side surfaces, and onto its upper surface.
  • the electrolytic plating layer 2819 may be formed continuously from above the bottom surface of the sputtered layer 116, over its side surfaces, and onto its upper surface.
  • barrier metal layer 120 may be located within the recess KA, or portions of the barrier metal layer 120 and the sputtered layer 116 may be located within the recess KA, or portions of the barrier metal layer 120, the sputtered layer 116, and the electrolytic plating layer 2819 may be located within the recess KA.
  • FIGS. 56 to 61 are diagrams showing an example of a method for manufacturing an electronic device according to the 28th embodiment.
  • FIG. 56(a) to FIG. 61(a) are cross-sectional views showing an example of a method for manufacturing an electronic device according to the 28th embodiment
  • FIG. 56(b) to FIG. 61(b) are plan views showing an example of a method for manufacturing an electronic device according to the 28th embodiment.
  • FIG. 56(b) to FIG. 61(b) show a perspective view of the planar shape of wiring 2813.
  • an insulating layer 2815 is embedded in the semiconductor substrate 111. At this time, the insulating layer 2815 can be arranged around the position where the recess KA of the semiconductor substrate 111 is formed. Then, an insulating layer 2814 is formed on the semiconductor substrate 111 and the insulating layer 2815 by a method such as CVD. Next, a wiring layer 2812 is formed on the insulating layer 2814. Wiring 2813 including a guard ring GR is formed in the wiring layer 2812.
  • openings 114 are formed in the semiconductor substrate 111 by selectively etching from the back side of the semiconductor substrate 111.
  • the semiconductor substrate 111 can be etched using anisotropic etching such as RIE (Reactive Ion Etching), for example.
  • an insulating layer 2814 is formed on the semiconductor substrate 111 and the insulating layer 2815 by a method such as CVD. At this time, the back surface of the semiconductor substrate 111 can be covered with the insulating layer 115.
  • the insulating layer 2814 and the wiring layer 2812 are selectively etched through the opening 114 to form a recess KA in the wiring layer 2812.
  • the insulating layer 2814 and the wiring layer 2812 can be etched using anisotropic etching such as RIE.
  • the recess KA can be positioned in a self-aligned manner with respect to the opening 114.
  • a portion of the wiring 2813 can be exposed at the side of the recess KA.
  • an electroless plating layer 2818 is formed in the recess KA using electroless plating.
  • a barrier metal layer 120 and a sputtered layer 116 are formed on the electroless plated layer 2818 by sputtering. Then, an electroplated layer 2819 is formed on the sputtered layer 116 by electroplating using the sputtered layer 116 as a seed layer.
  • a metal laminate part MT28 in which an electroless plated layer 2818, a sputtered layer 116, and an electrolytic plated layer 2819 are laminated, is provided within the opening 114. This ensures the conductivity of the through electrode TV28 at the bottom of the opening 114, even if a step in the sputtered layer 116 occurs at the bottom of the opening 114, making it possible to accommodate miniaturization of the through electrode TV28 while reducing open defects.
  • an electroless plated layer 2818 is embedded in the wiring layer 2812 provided below the opening 114.
  • a circuit design can be achieved in which no wiring exists below the electroless plated layer 2818.
  • the through electrode TV28 can ensure conductivity with the wiring layer 2812 via the electroless plated layer 2818, while preventing the wiring 2813 from existing below the opening 114. This prevents etching products generated when etching the insulating layer 115, insulating layer 2814, and wiring layer 2812 from remaining on the bottom and side surfaces of the opening 114, improving yield and reliability.
  • the electroless plated layer 2818 is embedded in the wiring layer 2812 provided below the opening 114, and no wiring 2813 is disposed in contact with the electroless plated layer 2818.
  • the electroless plated layer 2818 is embedded in the wiring layer 2812 provided below the opening 114, and the wiring 2813 is disposed below the electroless plated layer 2818.
  • Figure 62 is a cross-sectional view showing an example configuration of an electronic device according to the 29th embodiment.
  • this electronic device has a wiring layer 2912 instead of the wiring layer 2812 in Figure 55.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 55.
  • the wiring layer 2912 is formed on the semiconductor substrate 111.
  • Wiring 2913 embedded in an insulating layer is formed in the wiring layer 2912.
  • Insulating layers 2814 and 2815 are deposited and formed between the wiring layer 2912 and the semiconductor substrate 111.
  • the wiring layer 2912 also has a recess KA.
  • the recess KA is connected to the opening 114 via insulating layers 2814 and 2815. At this time, the wiring 2913 can be exposed from the bottom surface of the recess KA.
  • the through-hole electrode TV28 penetrates the semiconductor substrate 111 and is connected to the wiring layer 2912. At this time, the bottom surface of the electroless plating layer 2818 can be brought into contact with the wiring 2913.
  • FIGS. 63 to 68 are diagrams showing an example of a method for manufacturing an electronic device according to the 29th embodiment.
  • FIG. 63a to FIG. 68a are cross-sectional views showing an example of a method for manufacturing an electronic device according to the 29th embodiment
  • FIG. 63b to FIG. 68b are plan views showing an example of a method for manufacturing an electronic device according to the 29th embodiment.
  • FIG. 63b to FIG. 68b show a perspective view of the planar shape of wiring 2813.
  • the method for manufacturing an electronic device according to the 29th embodiment is similar to the steps in Figures 56 to 61, except that the wiring layer 2812 in the 28th embodiment described above is changed to a wiring layer 2912.
  • a recess KA is formed in the wiring layer 2912 by selectively etching the insulating layer 2814 and the wiring layer 2912 through the opening 114.
  • a portion of the wiring 2913 is exposed at the bottom of the recess KA.
  • the electroless plated layer 2818 is embedded in the recess KA, so that the bottom of the electroless plated layer 2818 comes into contact with the wiring 2913.
  • the electroless plating layer 2818 is embedded in the wiring layer 2912 provided below the opening 114, and the wiring 2813 is present below the electroless plating layer 2818. This reduces the contact resistance between the through electrode TV28 and the wiring layer 2912 while ensuring conductivity between the through electrode TV28 and the wiring layer 2912, thereby improving EM (electromigration) resistance.
  • the structure is such that the electroless plated layer 2818 is embedded in the wiring layer 2812 provided below the opening 114, and no wiring 2813 is disposed below the electroless plated layer 2818.
  • the structure is such that the electroless plated layer 2818 is embedded in the wiring layer 2812 provided below the opening 124 that widens in the depth direction, and no wiring 2813 is present below the electroless plated layer 2818.
  • Figure 69 is a cross-sectional view showing an example configuration of an electronic device according to the 30th embodiment.
  • this electronic device has a through electrode TV30 and an opening 124 instead of the through electrode TV28 and opening 114 of FIG. 55.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device of FIG. 55.
  • the through-hole electrode TV30 has a barrier metal layer 3030, a sputter layer 3026, and an electrolytic plating layer 3029 instead of the barrier metal layer 120, the sputter layer 116, and the electrolytic plating layer 2819 of FIG. 55.
  • the rest of the configuration of the through-hole electrode TV30 is the same as the configuration of the through-hole electrode TV28 of FIG. 55.
  • the barrier metal layer 3030, sputter layer 3026, and electrolytic plating layer 3029 are sequentially stacked on the electroless plating layer 2818.
  • the barrier metal layer 3030, sputter layer 3026, and electrolytic plating layer 3029 are formed to conform to the depth-wise shape of the opening 124.
  • the barrier metal layer 3030, sputter layer 3026, and electrolytic plating layer 3029 can have a shape that extends in the depth-wise direction of the opening 124.
  • barrier metal layer 3030 may be located within the recess KA, or portions of the barrier metal layer 3030 and sputter layer 3026 may be located within the recess KA, or portions of the barrier metal layer 3030, sputter layer 3026, and electrolytic plating layer 3029 may be located within the recess KA.
  • the electroless plated layer 2818 is embedded in the wiring layer 2812 provided below the opening 124 that widens in the depth direction, and the wiring 2813 is not disposed below the electroless plated layer 2818. This prevents etching products generated when etching the insulating layer 125, insulating layer 2814, and wiring layer 2812 from remaining on the bottom and side surfaces of the opening 124, while ensuring conductivity between the through electrode TV30 and the wiring layer 2812.
  • the through-hole electrode TV30 may also be connected to the wiring layer 2912.
  • an electroless plated layer 2818 is embedded in the wiring layer 2812 provided below the opening 124 that widens in the depth direction, and no wiring 2813 is provided below the electroless plated layer 2818.
  • an electroless plated layer having an electrolytic plated layer laminated thereon is provided on the bottom surface of the opening, and a via embedded in the semiconductor substrate 111 is formed below the electroless plated layer, and the via is formed of a sputtered film.
  • Figure 70 is a cross-sectional view showing an example configuration of an electronic device according to the thirty-first embodiment.
  • a recess 3111 is formed in the semiconductor substrate 111.
  • a via 3112 or wiring 3112 (hereinafter referred to as via 3112 for simplicity) is embedded in the recess 3111.
  • an insulating layer 3113 is formed between the recess 3111 and the via 3112, thereby insulating the semiconductor substrate 111 from the via 3112.
  • the via 3112 can be made of a sputtered film.
  • the material of the via 3112 can be, for example, Cu.
  • a wiring layer 112 is formed on the semiconductor substrate 111.
  • the via 3112 can be located on the wiring layer 112. In this case, the via 3112 can protrude above the wiring layer 112.
  • the via 3112 can be electrically connected to the wiring 113.
  • an opening 3124 is formed in the semiconductor substrate 111.
  • the opening 3124 can be positioned below the recess 3111.
  • the opening 3124 can penetrate the semiconductor substrate 111 and reach the via 3112.
  • the shape of the opening 3124 may widen toward the bottom surface.
  • An insulating layer 3125 is formed on the inner surface of the opening 3124.
  • the insulating layer 3125 may be formed continuously from the side surface of the opening 3124 to the rear surface of the semiconductor substrate 111.
  • a through-hole electrode TV31 is formed within the opening 3124 via an insulating layer 3125.
  • the through-hole electrode TV31 is disposed on the via 3112. At this time, the through-hole electrode TV31 can be electrically connected to the via 3112.
  • the through-hole electrode TV31 includes an electroless plating layer 3128, a sputtering layer 3126, and an electrolytic plating layer 3129.
  • the electroless plating layer 3128 is formed on the via 3112 within the opening 3124. At this time, the electroless plating layer 3128 can be electrically connected to the via 3112.
  • the sputtered layer 3126 can be formed on the side surface of the opening 3124 and on the back surface of the semiconductor substrate 111 via the insulating layer 3125. This sputtered layer 3126 can be used as a seed layer for forming the electroplated layer 3129.
  • An electrolytic plating layer 3129 is formed on the electroless plating layer 3128 and the sputtered layer 3126.
  • the electrolytic plating layer 3129 can be formed continuously from the electroless plating layer 3128, via the sputtered layer 3126, onto the side surface of the opening 3124 and the rear surface of the semiconductor substrate 111.
  • the sputtered layer 3126 and the electrolytic plating layer 3129 are formed to conform to the depthwise shape of the opening 3124. In this case, the sputtered layer 3126 and the electrolytic plating layer 3129 can have a shape that extends in the depthwise direction of the opening 2124.
  • an electroless plated layer 3128 laminated with an electrolytic plated layer 3129 is provided on the bottom surface of the opening 3124, and the via 3112 embedded in the semiconductor substrate 111 is formed below the electroless plated layer 3128, with the via 3112 being constructed from a sputtered film.
  • electroless plated layer 3128 having electrolytic plated layer 3129 laminated thereon is provided on the bottom surface of opening 3124, via 3112 embedded in semiconductor substrate 111 is formed below electroless plated layer 3128, and via 3112 is composed of a sputtered film.
  • electroless plated layer 3128 having electrolytic plated layer 3129 laminated thereon is provided on the bottom surface of opening 3124, via 3112 embedded in semiconductor substrate 111 is formed below electroless plated layer 3128, and via 3112 is composed of a plated film and a sputtered film thereon.
  • Figure 71 is a cross-sectional view showing an example configuration of an electronic device according to the 32nd embodiment.
  • this electronic device has via 3212 or wiring 3212 (hereinafter referred to as via 3212 for simplicity) instead of via 3112 in Figure 70.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device in Figure 70.
  • the via 3212 is embedded in the recess 3111.
  • An insulating layer 3113 is formed between the recess 3111 and the via 3112.
  • the via 3212 can be composed of a plating film 3212A and a sputtered film 3212B formed thereon.
  • the plating film 3212A and the sputtered film 3212B can be made of, for example, Cu.
  • the via 3212 can be placed on the wiring layer 112. In this case, the via 3212 can protrude above the wiring layer 112. The via 3212 can be electrically connected to the wiring 113.
  • an electroless plated layer 3128 laminated with an electrolytic plated layer 3129 is provided on the bottom surface of the opening 3124, and the via 3212 embedded in the semiconductor substrate 111 is formed below the electroless plated layer 3128, with the via 3212 being composed of a plated film 3212A and a sputtered film 3212B thereon.
  • electroless plated layer 3128 having electrolytic plated layer 3129 laminated thereon is provided on the bottom surface of opening 3124, via 3112 embedded in semiconductor substrate 111 is formed below electroless plated layer 3128, and via 3112 is constructed of a sputtered film.
  • an electroless plated layer having electrolytic plated layer laminated thereon is provided on the bottom surface of the opening, and wiring embedded in the semiconductor substrate is formed below the electroless plated layer.
  • Figure 72 is a cross-sectional view showing an example configuration of an electronic device according to the thirty-third embodiment.
  • a recess 3311 is formed in the semiconductor substrate 111.
  • Wiring or vias 3312, 3314 (hereinafter referred to as wirings 3312, 3314 for simplicity) are buried in the recess 3311.
  • Wiring 3314 is stacked on wiring 3312. In this case, the width of wiring 3314 can be smaller than the width of wiring 3312.
  • an insulating layer 3313 can be formed between the recess 3311 and wiring 3314 to insulate the semiconductor substrate 111 from wiring 3314.
  • Wiring 3312 can be made of a CVD film.
  • Wiring 3314 can be made of a sputtered film.
  • the material of wiring 3312 can be, for example, W.
  • the material of wiring 3314 can be, for example, Cu.
  • the material of wiring 3312 may also be Ru.
  • Ru As the material for the wiring 3312, it is possible to improve the embeddability of the wiring 3312, and by stacking wiring 3314 made of Cu on the wiring 3312, it is possible to improve conductivity.
  • the wiring 3312 and 3314 may be used, for example, in a backside PDN (Power Delivery Network).
  • a wiring layer 112 is formed on the semiconductor substrate 111.
  • Wiring 3312 and 3314 can be disposed on the wiring layer 112. In this case, the wiring 3312 and 3314 can protrude above the wiring layer 112.
  • the wiring 3312 and 3314 can be electrically connected to the wiring 113.
  • an opening 3324 is formed in the semiconductor substrate 111.
  • the opening 3324 can be positioned below the recess 3311.
  • the opening 3324 can penetrate the semiconductor substrate 111 and reach the wiring 3312, 3314.
  • the shape of the opening 3324 may widen toward the bottom surface.
  • An insulating layer 3325 is formed on the inner surface of the opening 3324.
  • the insulating layer 3325 may be formed continuously from the side surface of the opening 3324 to the rear surface of the semiconductor substrate 111.
  • a through electrode TV33 is formed within the opening 3324 via an insulating layer 3325.
  • the through electrode TV33 is disposed on the wiring 3312, 3314. At this time, the through electrode TV33 can be electrically connected to the wiring 3312, 3314.
  • the through electrode TV33 includes an electroless plating layer 3328, a sputtering layer 3326, and an electrolytic plating layer 3329.
  • the electroless plating layer 3328 is formed on the wiring 3312, 3314 within the opening 3324. At this time, the electroless plating layer 3328 can be electrically connected to the wiring 3312, 3314.
  • the sputtered layer 3326 can be formed on the side surfaces of the opening 3324 and on the rear surface of the semiconductor substrate 111 via the insulating layer 3325. This sputtered layer 3326 can be used as a seed layer for forming the electroplated layer 3329.
  • An electrolytic plating layer 3329 is formed on the electroless plating layer 3328 and the sputtered layer 3326.
  • the electrolytic plating layer 3329 can be formed continuously from the electroless plating layer 3328, via the sputtered layer 3326, onto the side surface of the opening 3324 and the rear surface of the semiconductor substrate 111.
  • the sputtered layer 3326 and the electrolytic plating layer 3329 are formed to conform to the depthwise shape of the opening 3324.
  • the sputtered layer 3326 and the electrolytic plating layer 3329 can have a shape that extends in the depthwise direction of the opening 2124.
  • an electroless plated layer 3328 on which an electrolytic plated layer 3329 is laminated is provided on the bottom surface of the opening 3324, and the wiring 3312, 3314 embedded in the semiconductor substrate 111 is formed below the electroless plated layer 3328.
  • the structure is such that the electroless plated layer 2818 is embedded in the wiring layer 2812 provided below the opening 114, and the wiring 2813 is not disposed below the electroless plated layer 2818.
  • the electroless plated layer 2818 is embedded in the wiring layer 2812 provided below the opening 114, and the electroless plated layer 2818 protrudes into the opening 114, and the wiring 2813 in contact with the bottom of the electroless plated layer 2818 is removed.
  • Figure 73 is a cross-sectional view showing an example configuration of an electronic device according to the thirty-fourth embodiment.
  • this electronic device has a through electrode TV34 instead of the through electrode TV28 of Figure 55.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device of Figure 55.
  • the through electrode TV34 comprises an electroless plating layer 3418, a barrier metal layer 3420, a sputtered layer 3416, and an electrolytic plating layer 3419.
  • the electroless plated layer 3418 is embedded in the recess KA. At this time, the electroless plated layer 3418 can be electrically connected to the guard ring GR. The electroless plated layer 3418 protrudes into the opening 114.
  • the lower surface of the electroless plated layer 3418 can be located below the surface of the semiconductor substrate 111. Note that the surface of the semiconductor substrate 111 is the boundary surface between the semiconductor substrate 111 and the insulating layer 2815.
  • the lower surface of the electroless plated layer 3418 can be located below the lower surface of the wiring layer 2812. Note that the lower surface of the wiring layer 2812 is the boundary surface between the wiring layer 281 and the insulating layer 2814.
  • the barrier metal layer 3420 is laminated on the electroless plated layer 3418.
  • the barrier metal layer 3420 may be formed continuously from the electroless plated layer 3418, across the side surfaces of the insulating layer 115, and onto the top surface of the insulating layer 115.
  • the sputtered layer 3416 is laminated on the barrier metal layer 3420. At this time, the sputtered layer 3416 can be formed on the side surface of the opening 114 and the back surface of the semiconductor substrate 111 via the barrier metal layer 3420 from above the electroless plating layer 3418.
  • the electrolytic plating layer 3419 is formed on the sputtered layer 3416.
  • the electrolytic plating layer 3419 can be formed continuously from the electroless plating layer 3418, via the sputtered layer 3416, onto the side surfaces of the opening 114 and the rear surface of the semiconductor substrate 111.
  • the electroless plated layer 3418 is embedded in the wiring layer 2812 provided below the opening 114, and the electroless plated layer 3418 protrudes into the opening 114, resulting in a structure in which no wiring 2813 is placed in contact with the electroless plated layer 3418 below.
  • This allows the depth of the through electrode TV34 to be shallower than the thickness of the semiconductor substrate 111, improving the embeddability of the electrolytic plated layer 3419. This makes it possible to accommodate the miniaturization of the through electrode TV34, reduce open defects (disconnections), and alleviate stress.
  • the manufacturing method of this 34th embodiment can apply the steps shown in Figures 56 to 61, just like the manufacturing method of the 28th embodiment described above.
  • the electroless plating layer 3418 can be made to protrude into the opening 114.
  • an electroless plated layer 3418 is embedded in wiring layer 2812 provided below opening 114, and electroless plated layer 3418 protrudes into opening 114, so that wiring 2813 is not disposed in contact with electroless plated layer 3418 below.
  • an electroless plated layer 3418 is embedded in wiring layer 2812 provided below opening 114, and electroless plated layer 3418 protrudes into opening 114, so that wiring 2813 is present below electroless plated layer 3418.
  • Figure 74 is a cross-sectional view showing an example configuration of an electronic device according to the thirty-fifth embodiment.
  • this electronic device has a wiring layer 2912 instead of the wiring layer 2812 of Figure 55.
  • the through electrode TV34 penetrates the semiconductor substrate 111 and is connected to the wiring layer 2912. At this time, the bottom surface of the electroless plating layer 3418 can be brought into contact with the wiring 2913.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device of Figure 55.
  • the electroless plating layer 3418 is embedded in the wiring layer 2812 provided below the opening 114, and the electroless plating layer 3418 protrudes into the opening 114, causing the wiring 2813 to exist below the electroless plating layer 3418.
  • This allows the depth of the through electrode TV34 to be shallower than the thickness of the semiconductor substrate 111, improving the embeddability of the electrolytic plating layer 3419 while also reducing the contact resistance between the through electrode TV34 and the wiring layer 2912. This makes it possible to accommodate the miniaturization of the through electrode TV34, reducing open defects, and improving EM resistance while mitigating stress.
  • the manufacturing method of this 35th embodiment can apply the steps shown in Figures 63 to 68, just like the manufacturing method of the 29th embodiment described above.
  • the electroless plating layer 3418 can be made to protrude into the opening 114.
  • an electroless plated layer 3418 is embedded in wiring layer 2812 provided below opening 114, and electroless plated layer 3418 is made to protrude into opening 114, with no wiring 2813 in contact with the bottom of electroless plated layer 3418.
  • an electroless plated layer is embedded in wiring layer 2812 provided below opening 124 that widens in the depth direction, and the electroless plated layer is made to protrude into opening 124, with no wiring 2813 in contact with the bottom of electroless plated layer.
  • Figure 75 is a cross-sectional view showing an example configuration of an electronic device according to the 36th embodiment.
  • this electronic device has a through electrode TV36 instead of the through electrode TV30 of Figure 69.
  • the rest of the configuration of this electronic device is the same as the configuration of the electronic device of Figure 69.
  • the through electrode TV36 comprises an electroless plating layer 3628, a barrier metal layer 3620, a sputtered layer 3626, and an electrolytic plating layer 3629.
  • the electroless plated layer 3628 is embedded in the recess KA. At this time, the electroless plated layer 3628 can be electrically connected to the guard ring GR. The electroless plated layer 3628 protrudes into the opening 124. At this time, the lower surface of the electroless plated layer 3628 can be located below the surface of the semiconductor substrate 111. In addition, the lower surface of the electroless plated layer 3628 can be located below the lower surface of the wiring layer 2812.
  • the barrier metal layer 3620 is laminated on the electroless plating layer 3628.
  • the barrier metal layer 3620 may be formed continuously from the electroless plating layer 3628, across the side surfaces of the insulating layer 125, and onto the top surface of the insulating layer 125.
  • the sputtered layer 3626 is deposited on the barrier metal layer 3620. At this time, the sputtered layer 3626 can be formed on the side surface of the opening 124 and the rear surface of the semiconductor substrate 111 via the barrier metal layer 3620 from above the electroless plating layer 3628.
  • the electrolytic plating layer 3629 is formed on the sputtered layer 3626. At this time, the electrolytic plating layer 3629 can be formed continuously from the electroless plating layer 3628, through the sputtered layer 3626, onto the side surfaces of the opening 124 and onto the rear surface of the semiconductor substrate 111.
  • the electroless plated layer 3628 is embedded in the wiring layer 2812 provided below the opening 124 that widens in the depth direction, and the electroless plated layer 3628 protrudes into the opening 124, resulting in a structure in which no wiring 2813 is placed in contact with the electroless plated layer 3628 below.
  • This allows the depth of the through electrode TV36 to be shallower than the thickness of the semiconductor substrate 111, improving the embeddability of the electrolytic plated layer 3629. This makes it possible to accommodate the miniaturization of the through electrode TV36, reduce open defects (disconnections), and alleviate stress.
  • the electroless plating layer 3628 was embedded in the wiring layer 2812, but the electroless plating layer 3628 may also be embedded in the wiring layer 2912 of the above-described thirty-fifth embodiment.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body, such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, or a robot.
  • Figure 76 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes multiple electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • the functional configuration of the integrated control unit 12050 also includes a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
  • the drivetrain control unit 12010 controls the operation of devices related to the vehicle's drivetrain in accordance with various programs.
  • the drivetrain control unit 12010 functions as a control device for a driveforce generating device such as an internal combustion engine or drive motor that generates vehicle driveforce, a driveforce transmission mechanism that transmits driveforce to the wheels, a steering mechanism that adjusts the vehicle's steering angle, and a braking device that generates vehicle braking force.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, backup lamps, brake lamps, turn signals, and fog lamps.
  • radio waves transmitted from a portable device that serves as a key or signals from various switches can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts these radio waves or signal inputs and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the outside vehicle information detection unit 12030 is connected to an imaging unit 12031.
  • the outside vehicle information detection unit 12030 causes the imaging unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle. Connected to the in-vehicle information detection unit 12040 is, for example, a driver state detection unit 12041 that detects the driver's state.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's level of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the vehicle's surroundings acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby enabling cooperative control aimed at autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • the microcomputer 12051 can output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the vehicle exterior information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching from high beams to low beams.
  • the audio/video output unit 12052 transmits at least one audio and/or video output signal to an output device capable of visually or audibly notifying vehicle occupants or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • Figure 77 shows an example of the installation location of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin mainly capture images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided on the side mirrors mainly capture images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • Imaging range 12111 indicates the imaging range of imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of imaging unit 12104 provided on the rear bumper or back door.
  • At least one of the image capturing units 12101 to 12104 may have a function for acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera consisting of multiple image capturing elements, or an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 can calculate the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100), thereby extracting as a preceding vehicle the three-dimensional object that is the closest three-dimensional object on the path of the vehicle 12100 and traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or higher). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 can classify and extract three-dimensional object data regarding three-dimensional objects into categories such as motorcycles, standard vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, and use this data for automatic obstacle avoidance. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and a collision is possible, it can provide driving assistance to avoid a collision by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by performing forced deceleration or evasive steering via the drivetrain control unit 12010.
  • At least one of the image capturing units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize pedestrians by determining whether or not a pedestrian is present in the images captured by the image capturing units 12101 to 12104. Such pedestrian recognition is performed, for example, by extracting feature points in the images captured by the image capturing units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points that indicate the outline of an object to determine whether or not the object is a pedestrian.
  • the audio/video output unit 12052 controls the display unit 12062 to superimpose a rectangular outline on the recognized pedestrian for emphasis.
  • the audio/video output unit 12052 may also control the display unit 12062 to display an icon or the like indicating the pedestrian in a desired position.
  • the technology disclosed herein can be applied to the drive system control unit 12010, body system control unit 12020, outside vehicle information detection unit 12030, inside vehicle information detection unit 12040, integrated control unit 12050, and image capture unit 12031.
  • the electronic device of the above-described embodiment can be applied to the drive system control unit 12010, body system control unit 12020, outside vehicle information detection unit 12030, inside vehicle information detection unit 12040, integrated control unit 12050, and image capture unit 12031.
  • the present technology can also be configured as follows. (1) an opening having an insulated inner surface; an electrode formed on an inner surface of the opening; The electrode is an electronic device having a metal laminate portion in which metals having different compositions or structures are laminated on the bottom surface of the opening. (2) The electronic device according to (1), wherein the metal laminated portion in which the metal is laminated is located on the bottom surface and the side surface of the opening. (3) The electronic device according to (1) or (2), wherein the texture is a grain size. (4) The electronic device according to any one of (1) to (3), further comprising a wiring layer provided below the opening and having wiring formed thereon to electrically connect the electrodes. (5) The electronic device according to (4), wherein at least a portion of the metal laminate portion is embedded in the wiring layer.
  • the metal laminate portion includes an electroless plating layer embedded in the wiring layer.
  • the wiring in the wiring layer does not contact the lower surface of the metal laminate portion.
  • the wiring in the wiring layer is in contact with the lower surface of the metal laminate portion.
  • a part of the wiring is used as a guard ring around the metal laminate portion.
  • the via or the buried wiring is a sputtered film formed under the metal laminated portion;
  • the metal laminated portion is an electroless plating layer; a sputtered layer laminated on the electroless plating layer;
  • the metal laminated portion is a sputtered layer; an electroless plating layer laminated on the sputtered layer;
  • the semiconductor device further includes a wiring that is drawn out from the opening and connected to the electrode, The wiring is the sputtered layer;
  • the capacity is a first capacitance electrode formed on the electrode;
  • the capacity is a first capacitance electrode that also serves as the electrode;
  • the metal laminated portion is a seed layer; and a first electroless plating layer laminated on the seed layer and spaced apart from the inner circumferential surface of the opening; a second electroless plated layer formed around the first electroless plated layer;
  • the electronic device according to any one of (1) to (38), further comprising a SIMOX (Separation by Implanted Oxygen) layer provided at a midpoint in the depth direction of the opening so as to surround the periphery of the opening.
  • a SIMOX Separatation by Implanted Oxygen
  • SIMOX Separation by Implanted Oxygen
  • the sputtered layer on the side surface of the opening is separated from the sputtered layer on the bottom surface of the opening and the electroless plating layer, The method for manufacturing an electronic device according to (40), wherein the electroless plated layer is connected to the sputtered layer on the side surface of the opening via the electrolytic plated layer.

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Abstract

開口部内に形成される電極の信頼性を向上させる。　電子デバイスは、内面が絶縁された開口部と、開口部の内面上に形成された電極とを備え、電極は、開口部の底面上において組成または組織が互いに異なる金属が積層された金属積層部を備える。金属が積層された金属積層部は、スパッタ層と、スパッタ層上に積層された無電解めっき層と、無電解めっき層上に積層された電解めっき層とを備えてもよい。金属が積層された金属積層部は、開口部の底面上および開口部の側面上に位置してもよい。

Description

電子デバイスおよび電子デバイスの製造方法
　本技術は、電子デバイスおよび電子デバイスの製造方法に関する。詳しくは、本技術は、開口部に電極が形成された電子デバイスおよび電子デバイスの製造方法に関する。
　電子デバイスの配線の接続に貫通電極が用いられることがある。例えば、モールド樹脂の開口内にメッキ層により導体ポストが形成された半導体パッケージが提案されている（例えば、特許文献１参照）。
特開２０１７－１０３４２６号公報
　しかしながら、上述の従来技術では、開口の深さや形状によっては、メッキ層の形成に用いられるシード層に段切れが発生することがあり、メッキ層が用いられる電極の形成に支障を招くおそれがあった。
　本技術はこのような状況に鑑みて生み出されたものであり、開口部内に形成される電極の信頼性を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、内面が絶縁された開口部と、前記開口部の内面上に形成された電極とを備え、前記電極は、前記開口部の底面上において組成または組織が互いに異なる金属が積層された金属積層部を備える電子デバイスである。これにより、開口部の底面の被覆性が向上されるという作用をもたらす。
　また、第１の側面において、前記金属が積層された金属積層部は、前記開口部の底面上および前記開口部の側面上に位置してもよい。これにより、開口部の側面の被覆性が向上されるという作用をもたらす。
　また、第１の側面において、前記組織は、グレインサイズでもよい。これにより、無電解めっき層上に電解めっき層が積層されるという作用をもたらす。
　また、第１の側面において、前記金属積層部は、スパッタ層と、前記スパッタ層上に積層された無電解めっき層と、前記無電解めっき層上に積層された電解めっき層とを備えてもよい。これにより、開口部内で段切れしたスパッタ層および無電解めっき層に基づいて、電解めっき層が形成されるという作用をもたらす。
　また、第１の側面において、前記無電解めっき層は、前記スパッタ層を介して前記開口部の底面上に選択的に形成されてもよい。これにより、スパッタ層上の全面に無電解めっき層が形成されるのが防止されるという作用をもたらす。
　また、第１の側面において、前記無電解めっき層は、前記スパッタ層を介して前記開口部の底面上および前記開口部の側面上に選択的に形成されてもよい。これにより、スパッタ層上の全面に無電解めっき層が形成されるのが防止されるという作用をもたらす。
　また、第１の側面において、前記開口部の底面上の前記スパッタ層と、前記開口部の側面上の前記スパッタ層とは互いに分離され、前記無電解めっき層は、前記電解めっき層を介して前記開口部の側面上の前記スパッタ層と互いに接続されてもよい。これにより、開口部内でのスパッタ層の段切れを無電解めっき層にて補填しつつ、電解めっき層が形成されるという作用をもたらす。
　また、第１の側面において、前記開口部から引き出され、前記電極に接続された配線をさらに備え、前記配線は、前記スパッタ層と、前記スパッタ層上に積層された電解めっき層とを備えてもよい。これにより、無電解めっき層を用いることなく、開口部内の電極に接続された配線が構成されるという作用をもたらす。
　また、第１の側面において、前記開口部の底面の径は、前記開口部の開口面の径より大きくてもよい。これにより、開口部の底面のノッチングに基づいて開口部の形状が決定されるという作用をもたらす。
　また、第１の側面において、第１半導体基板上に第１配線層が形成された第１半導体チップと、第２半導体基板上に第２配線層が形成され、前記第２配線層が前記第１配線層に対向するように前記第１半導体チップ上に積層された第２半導体チップと、前記電極が形成され、前記第１半導体チップを貫通して前記第２配線層に接続される貫通電極とをさらに備えしてもよい。これにより、貫通孔の深さの増大に対応しつつ、半導体チップを貫通して配線層に接続される貫通電極の接続不良が低減されるという作用をもたらす。
　また、第１の側面において、第１半導体基板上に第１配線層が形成された第１半導体チップと、第２半導体基板上に第２配線層が形成され、前記第２配線層が前記第１配線層に対向するように前記第１半導体チップ上に積層された第２半導体チップと、前記電極が形成され、前記第１半導体基板を貫通して前記第１配線層に接続される貫通電極とをさらに備えてもよい。これにより、貫通孔の深さの増大に対応しつつ、半導体基板を貫通して配線層に接続される貫通電極の接続不良が低減されるという作用をもたらす。
　また、第１の側面において、第１半導体基板上に第１配線層が形成された第１半導体チップと、第２半導体基板上に第２配線層が形成され、前記第２配線層が前記第１配線層に対向するように前記第１半導体チップ上に積層された第２半導体チップと、前記第２半導体チップが埋め込まれるようにして前記第１半導体チップ上に形成された埋め込み層と、第３半導体基板上に第３配線層が形成され、前記埋め込み層上に積層された第３半導体チップと、前記電極が形成され、前記第３半導体チップおよび前記第２半導体チップを貫通して前記第１配線層に接続される貫通電極とをさらに備えてもよい。これにより、貫通孔の深さの増大に対応しつつ、複数の半導体チップを貫通して配線層に接続される貫通電極の接続不良が低減されるという作用をもたらす。
　また、第１の側面において、第１半導体基板上に第１配線層が形成された第１半導体チップと、第２半導体基板上に第２配線層が形成され、前記第２配線層が前記第１配線層に対向するように前記第１半導体チップ上に積層された第２半導体チップと、前記第２半導体チップが埋め込まれるようにして前記第１半導体チップ上に形成された埋め込み層と、第３半導体基板上に第３配線層が形成され、前記埋め込み層上に積層された第３半導体チップと、前記電極が形成され、前記第３半導体チップおよび前記埋め込み層を貫通して前記第１配線層に接続される貫通電極とをさらに備えてもよい。これにより、貫通孔の深さの増大に対応しつつ、半導体チップおよび埋め込み層を貫通して配線層に接続される貫通電極の接続不良が低減されるという作用をもたらす。
　また、第１の側面において、前記開口部内に位置し、前記電極上に形成された容量を備えてもよい。これにより、開口部の底面の被覆性を向上させつつ、開口部内に容量が形成されるという作用をもたらす。
　また、第１の側面において、前記容量は、前記電極上に形成された第１容量電極と、前記第１容量電極上に誘電体層を介して形成された第２容量電極とを備えてもよい。これにより、容量電極の材料の選択性を確保しつつ、開口部内に容量が形成されるという作用をもたらす。
　また、第１の側面において、前記容量は、前記電極と兼用される第１容量電極と、前記第１容量電極上に誘電体層を介して形成された第２容量電極とを備えてもよい。これにより、容量電極の形成を簡易化しつつ、開口部内に容量が形成されるという作用をもたらす。
　また、第１の側面において、前記開口部内の空洞を介して前記容量上に形成された絶縁層を備えてもよい。これにより、開口部内を埋め込むことなく、開口部内に形成された容量が保護されるという作用をもたらす。
　また、第１の側面において、前記開口部内に埋め込まれるようにして前記容量上に形成された埋込層を備えてもよい。これにより、開口部内に形成された容量が埋込層にて被覆されるという作用をもたらす。
　また、第２の側面は、開口部の内面上にスパッタ層を形成する工程と、前記スパッタ層上に絶縁層を形成する工程と、前記開口部の底面上のスパッタ層上の前記絶縁層を除去する工程と、前記開口部の底面上のスパッタ層上に無電界めっき層を形成する工程と、前記無電界めっき層の形成後に前記開口部内の前記絶縁層を除去する工程と、前記スパッタ層上および前記無電界めっき層上に電界めっき層を形成する工程とを備える電子デバイスの製造方法である。これにより、スパッタ層、無電解めっき層および電解めっき層を含む３層構造が開口部の底面上に形成されるという作用をもたらす。
　また、第２の側面において、前記開口部の側面上の前記スパッタ層は、前記開口部の底面上の前記スパッタ層および前記無電界めっき層と互いに分離され、前記無電解めっき層は、前記電解めっき層を介して前記開口部の側面上の前記スパッタ層と互いに接続されてもよい。これにより、開口部内でのスパッタ層の段切れを無電解めっき層にて補填しつつ、電解めっき層が形成されるという作用をもたらす。
第１の実施の形態に係る電子デバイスの構成例を示す断面図である。 第１の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。 第１の実施の形態に係る電子デバイスの構成のさらにその他の例を示す断面図である。 第１の実施の形態に係る電子デバイスの構成のさらにその他の例を示す断面図である。 第１の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第１の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第１の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第２の実施の形態に係る電子デバイスの構成例を示す断面図である。 第２の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。 第３の実施の形態に係る電子デバイスの構成例を示す断面図である。 第３の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。 第３の実施の形態に係る電子デバイスの構成のさらにその他の例を示す断面図である。 第３の実施の形態に係る電子デバイスの構成のさらにその他の例を示す断面図である。 第４の実施の形態に係る電子デバイスの構成例を示す断面図である。 第５の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第６の実施の形態に係る電子デバイスの構成例を示す断面図である。 第６の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。 第７の実施の形態に係る電子デバイスの構成例を示す断面図である。 第８の実施の形態に係る電子デバイスの構成例を示す断面図である。 第９の実施の形態に係る電子デバイスの構成例を示す断面図である。 第１０の実施の形態に係る電子デバイスの構成例を示す断面図である。 第１１の実施の形態に係る電子デバイスの構成例を示す断面図である。 第１２の実施の形態に係る電子デバイスの構成例を示す断面図である。 第１３の実施の形態に係る電子デバイスの構成例を示す断面図である。 第１４の実施の形態に係る電子デバイスの構成例を示す断面図である。 第１５の実施の形態に係る電子デバイスの構成例を示す断面図である。 第１６の実施の形態に係る電子デバイスの構成例を示す断面図である。 第１７の実施の形態に係る電子デバイスの構成例を示す断面図である。 第１７の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第１８の実施の形態に係る電子デバイスの構成例を示す断面図である。 第１８の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。 第１８の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第１８の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第１８の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第１９の実施の形態に係る電子デバイスの構成例を示す断面図である。 第１９の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。 第２０の実施の形態に係る電子デバイスの構成例を示す断面図である。 第２０の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。 第２１の実施の形態に係る電子デバイスの構成例を示す断面図である。 第２１の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。 第２２の実施の形態に係る電子デバイスの構成例を示す断面図である。 第２２の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第２３の実施の形態に係る電子デバイスの構成例を示す断面図である。 第２４の実施の形態に係る電子デバイスの構成例を示す断面図である。 第２４の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第２５の実施の形態に係る電子デバイスの構成例を示す断面図である。 第２５の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第２５の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第２６の実施の形態に係る電子デバイスの構成例を示す断面図である。 第２６の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第２６の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第２７の実施の形態に係る電子デバイスの構成例を示す断面図である。 第２７の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第２７の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。 第２８の実施の形態に係る電子デバイスの構成例を示す断面図である。 第２８の実施の形態に係る電子デバイスの製造方法の一例を示す図である。 第２８の実施の形態に係る電子デバイスの製造方法の一例を示す図である。 第２８の実施の形態に係る電子デバイスの製造方法の一例を示す図である。 第２８の実施の形態に係る電子デバイスの製造方法の一例を示す図である。 第２８の実施の形態に係る電子デバイスの製造方法の一例を示す図である。 第２８の実施の形態に係る電子デバイスの製造方法の一例を示す図である。 第２９の実施の形態に係る電子デバイスの構成例を示す断面図である。 第２９の実施の形態に係る電子デバイスの製造方法の一例を示す図である。 第２９の実施の形態に係る電子デバイスの製造方法の一例を示す図である。 第２９の実施の形態に係る電子デバイスの製造方法の一例を示す図である。 第２９の実施の形態に係る電子デバイスの製造方法の一例を示す図である。 第２９の実施の形態に係る電子デバイスの製造方法の一例を示す図である。 第２９の実施の形態に係る電子デバイスの製造方法の一例を示す図である。 第３０の実施の形態に係る電子デバイスの構成例を示す断面図である。 第３１の実施の形態に係る電子デバイスの構成例を示す断面図である。 第３２の実施の形態に係る電子デバイスの構成例を示す断面図である。 第３３の実施の形態に係る電子デバイスの構成例を示す断面図である。 第３４の実施の形態に係る電子デバイスの構成例を示す断面図である。 第３５の実施の形態に係る電子デバイスの構成例を示す断面図である。 第３６の実施の形態に係る電子デバイスの構成例を示す断面図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面上に設けた例）
　２．第２の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を、バリアメタル膜を介して開口部の底面上に設けた例）
　３．第３の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面上に設け、無電解めっき層の断面形状を凸状とした例）
　４．第４の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面上に設け、無電解めっき層の形成時にスパッタ層の一部を露出させた例）
　５．第５の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面上および側面上に設けた例）
　６．第６の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面上に設け、開口部全体が電解めっき層で埋め込まれる例）
　７．第７の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部が開口部の底面上に設けられた貫通電極を上層チップを通して下層チップに接続した例）
　８．第８の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部が開口部の底面上に設けられた貫通電極を上層チップを通して下層チップに接続し、ハイブリッドボンディングに基づいて上層チップと下層チップとを接合した例）
　９．第９の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部が開口部の底面上に設けられた貫通電極を上層チップを通して下層チップに接続し、接着層を介して上層チップと下層チップとを接合した例）
　１０．第１０の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部が開口部の底面上に設けられた貫通電極を上層チップを通して下層チップに接続し、ＣｏＷ(Chip on Wafer)に基づいて上層チップを下層チップ上に積層した例）
　１１．第１１の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部が開口部の底面上に設けられた貫通電極を上層チップを通して下層チップに接続し、ＣｏＷに基づいて上層チップを下層チップ上に積層するとともに、ハイブリッドボンディングに基づいて上層チップと下層チップとを接合した例）
　１２．第１２の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部が開口部の底面上に設けられた貫通電極を上層チップの周囲の埋め込み層を通して下層チップに接続し、ＣｏＷに基づいて上層チップを下層チップ上に積層した例）
　１３．第１３の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部が開口部の底面上に設けられた貫通電極を上層チップの周囲の埋め込み層を通して下層チップに接続し、ＣｏＷに基づいて上層チップを下層チップ上に積層するとともに、ハイブリッドボンディングに基づいて上層チップと下層チップとを接合した例）
　１４．第１４の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部が開口部の底面上に設けられた貫通電極を介して配線を引き出した例）
　１５．第１５の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部が開口部の底面上に設けられた貫通電極を上層チップおよび中間チップを通して下層チップに接続した例）
　１６．第１６の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部が開口部の底面上に設けられた貫通電極を上層チップおよび中間チップが埋め込まれる埋め込み層を通して下層チップに接続した例）
　１７．第１７の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部が開口部の底面上に設けられた貫通電極を介し、センサチップ上の半導体チップから配線を引き出した例）
　１８．第１８の実施の形態（スパッタ層、無電解めっき層および電解めっき層が開口部内で順次積層された金属積層部上に容量を設けた例）
　１９．第１９の実施の形態（スパッタ層、無電解めっき層および電解めっき層が開口部内で順次積層された金属積層部上に容量を設け、容量の表面に沿って絶縁層を形成した例）
　２０．第２０の実施の形態（スパッタ層、無電解めっき層および電解めっき層が開口部内で順次積層された金属積層部上に容量を設け、開口部内に埋め込まれるようにして容量上に埋込層を形成した例）
　２１．第２１の実施の形態（スパッタ層、無電解めっき層および電解めっき層が開口部内で順次積層された金属積層部上に容量を設け、貫通電極を第１容量電極と兼用した例）
　２２．第２２の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面上に設けるとともに、開口部の底面の裾引き部に感光性絶縁膜を埋め込んだ例）
　２３．第２３の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面上に設けるとともに、ＡＬＤ（Atomic Layer Deposition)膜を含んで構成されたバリアメタル層をスパッタ層下に設けた例）
　２４．第２４の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面上に設けるとともに、無電解めっき層の周囲に無電解めっきを追加した例）
　２５．第２５の実施の形態（深さ方向の位置が互いに異なる複数の裾引き部が形成された開口部の底面上にスパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を設けた例）
　２６．第２６の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面上に設けるとともに、開口部の周囲を囲むようにして開口部の深さ方向の中間位置にＳＩＭＯＸ（Separation by Implanted Oxygen）層を基板全体に設けた例）
　２７．第２７の実施の形態（スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面上に設けるとともに、開口部の周囲を囲むようにして開口部の深さ方向の中間位置にＳＩＭＯＸ層を基板の一部に設けた例）
　２８．第２８の実施の形態（無電解めっき層、スパッタ層および電解めっき層が順次積層された金属積層部を開口部の底面に設け、開口部下に設けられた配線層に無電解めっき層を埋め込むとともに、無電解めっき層下に配線が存在しない例）
　２９．第２９の実施の形態（無電解めっき層、スパッタ層および電解めっき層が順次積層された金属積層部を開口部の底面に設け、開口部下に設けられた配線層に無電解めっき層を埋め込むとともに、無電解めっき層下に配線が存在する例）
　３０．第３０の実施の形態（無電解めっき層、スパッタ層および電解めっき層が順次積層された金属積層部を開口部の底面に設け、深さ方向に広がった開口部下に設けられた配線層に無電解めっき層を埋め込んだ例）
　３１．第３１の実施の形態（無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面に設け、半導体基板に埋め込まれたビアを無電解めっき層下に形成するとともに、ビアをスパッタ膜で構成した例）
　３２．第３２の実施の形態（無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面に設け、半導体基板に埋め込まれたビアを無電解めっき層下に形成するとともに、めっき膜およびその上のスパッタ膜でビアを構成した例）
　３３．第３３の実施の形態（無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面に設け、半導体基板に埋め込まれた配線を無電解めっき層下に形成した例）
　３４．第３４の実施の形態（無電解めっき層、スパッタ層および電解めっき層が順次積層された金属積層部を開口部の底面に設け、開口部下に設けられた配線層に無電解めっき層を埋め込むとともに、無電解めっき層を配線層から突出させ、無電解めっき層下に配線が存在しない例）
　３５．第３５の実施の形態（無電解めっき層、スパッタ層および電解めっき層が順次積層された金属積層部を開口部の底面に設け、開口部下に設けられた配線層に無電解めっき層を埋め込むとともに、無電解めっき層を配線層から突出させ、無電解めっき層下に配線が存在する例）
　３６．第３６の実施の形態（無電解めっき層、スパッタ層および電解めっき層が順次積層された金属積層部を開口部の底面に設け、深さ方向に広がった開口部下に設けられた配線層に無電解めっき層を埋め込むとともに、無電解めっき層を配線層から突出させ、無電解めっき層下に配線が存在する例）
　３７．移動体への応用例
　＜１．第１の実施の形態＞
　図１は、第１の実施の形態に係る電子デバイスの構成例を示す断面図である。なお、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。
　同図において、電子デバイスには、貫通電極ＴＶ１が設けられる。貫通電極ＴＶ１は、半導体基板に形成してもよいし、絶縁基板に形成してもよいし、実装基板に形成してもよいし、配線層に形成してもよい。電子デバイスは、半導体デバイスを含んでもよいし、光学デバイスを含んでもよいし、ＭＥＭＳ（Micro Electro Mechanical Systems）を含んでもよいし、表示デバイスを含んでもよいし、アンテナ素子を含んでもよい。
　半導体デバイスは、メモリが形成されてもよいし、プロセッサが形成されてもよいし、信号処理回路が形成されてもよいし、データ処理回路が形成されてもよいし、インタフェース回路が形成されてもよい。半導体デバイスは、例えば、ＦＰＧＡ（Field-Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）などのハードウェア回路が形成されてもよい。半導体デバイスに用いられる半導体材料は、Ｓｉ、ＧａＡｓ、ＳｉＣ、ＧａＮまたはＩｎＧａＡｓＰなどでもよい。
　光学デバイスは、ＣＣＤ（Charged Coupled Device）センサ、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）センサまたはＳＰＡＤ（Single Photon Avalanche Diode）センサなどのイメージセンサでもよい。イメージセンサで受光される光は、可視光であってもよいし、近赤外光（ＮＩＲ：Near InfraRed）、短波赤外光（ＳＷＩＲ：Short Wavelength InfraRed）、紫外光またはＸ線などでもよい。光学デバイスは、ＰＤ（Photo Diode）などの受光素子でもよいし、ＬＤ（Laser Diode）やＬＥＤ（Light Emitting Diode）やＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）などの発光素子でもよい。光学デバイスに用いられる光学材料は、Ｓｉ、ＧａＡｓ、ＩｎＧａＡｓなどの半導体であってもよいし、ＬｉＮｂＯ３、ガラスまたは透明樹脂などの誘電体であってもよい。
　ＭＥＭＳは、光スイッチでもよいし、光スキャナでもよいし、ＤＭＤ(Digital Micromirror Device)でもよいし、圧力センサでもよいし、流量センサでもよいし、ジャイロスコープでもよい。
　表示デバイスは、液晶ディスプレイでもよいし、有機ＥＬ（Electro Luminescence）ディスプレイでもよいし、マイクロＬＥＤディスプレイでもよい。
　半導体基板１１１上には、配線層１１２が形成される。貫通電極ＴＶ１は、半導体基板１１１を貫通し、配線層１１２に接続される。配線層１１２には、絶縁層に埋め込まれた配線１１３が形成される。
　また、半導体基板１１１には、開口部１１４が形成される。開口部１１４は、半導体基板１１１を貫通し、配線層１１２に達することができる。開口部１１４の形状は、円筒状でもよい。貫通電極ＴＶ１は、開口部１１４の内面に沿って形成することができる。貫通電極ＴＶ１は、開口部１１４の底面上に位置する金属積層部ＭＴ１を備える。金属積層部ＭＴ１は、組成または組織が互いに異なる金属が積層されている。組織は、例えば、グレインサイズである。なお、貫通電極ＴＶ１は、特許請求の範囲に記載の電極の一例である。
　貫通電極ＴＶ１と半導体基板１１１とを絶縁するために、開口部１１４の内面は絶縁される。このとき、開口部１１４の内面上には、絶縁層１１５を形成することができる。絶縁層１１５は、開口部１１４の側面上から半導体基板１１１の裏面上にかけて連続的に形成してもよい。
　スパッタ層１１６は、開口部１１４の底面上に形成するとともに、絶縁層１１５を介して開口部１１４の側面上および半導体基板１１１の裏面上にかけて形成することができる。このスパッタ層１１６は、電解めっき層１１９を形成するためのシード層として用いることができる。シード層下には、バリアメタル層があってもよい。開口部１１４の底面上のスパッタ層１１６は、開口部１１４の側面上のスパッタ層１１６と分離してもよい。
　開口部１１４の底面上において、スパッタ層１１６上には、無電解めっき層１１８が形成される。無電解めっき層１１８の側面には、絶縁層１１７が形成される。なお、絶縁層１１７は、開口部１１４の底面上のスパッタ層１１６上に無電解めっき層１１８を選択的に形成するために用いることができる。絶縁層１１７は、無電解めっき層１１８の形成前に開口部１１４の側面に形成することができる。無電解めっき層１１８の形成後、電解めっき層１１９の形成前に開口部１１４の側面の絶縁層１１７は除去することができる。このとき、絶縁層１１７は、無電解めっき層１１８の側面にのみ残存させることができる。
　無電解めっき層１１８上および絶縁層１１７上には、電解めっき層１１９が形成される。このとき、電解めっき層１１９は、無電解めっき層１１８上および絶縁層１１７上から、スパッタ層１１６を介して開口部１１４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。
　絶縁層１１５、１１７の材料は、例えば、ＳｉＯ２、ＳｉＮまたはＳｉＣＮなどの無機材料を用いてもよいし、ポリイミドなどの有機材料を用いてもよい。
　このとき、開口部１１４の底面上において、金属積層部ＭＴ１は、スパッタ層１１６、無電解めっき層１１８および電解めっき層１１９の３層構造を用いることができる。スパッタ層１１６、無電解めっき層１１８および電解めっき層１１９の組成は、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ａｎまたはそれらの組合せを用いることができる。スパッタ層１１６、無電解めっき層１１８および電解めっき層１１９の組成は、Ｃｕなどの単一の金属を用いてもよい。このとき、スパッタ層１１６、無電解めっき層１１８および電解めっき層１１９のグレインサイズを互いに異ならせることができる。
　無電解めっき層１１８の材料は、Ｃｏ（コバルト）でもよい。無電解めっき層１１８の材料にコバルトを用いることにより、エレクトロマイグレーション耐性を向上させることができる。また、電解めっきの効率を向上させることが可能となるとともに、Ｃｕとの相溶性を抑制することができる。
　ここで、開口部１１４の底面上においてスパッタ層１１６上に無電解めっき層１１８を形成してから、電解めっき層１１９を形成する。これにより、開口部１１４のアスペクト比の増大に伴って、スパッタ層１１６の段切れが発生する場合においても、開口部１１４の底面における貫通電極ＴＶ１の導電性を確保することができ、オープン不良を低減することができる。
　図２は、第１の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。
　同図において、この電子デバイスは、図１の貫通電極ＴＶ１および絶縁層１１５に代えて、貫通電極ＴＶ２および絶縁層１２５を備える。この電子デバイスのそれ以外の構成は、図１の電子デバイスの構成と同様である。
　このとき、半導体基板１１１には、開口部１２４が形成される。開口部１２４は、半導体基板１１１を貫通し、配線層１１２に達することができる。開口部１２４の形状は、底面に向かって広がってもよい。このとき、開口部１２４の底面の径は、開口部１２４の開口面の径より大きくすることができる。例えば、開口部１２４の底部にノッチングが入っていてもよい。貫通電極ＴＶ２は、開口部１２４の内面に沿って形成することができる。貫通電極ＴＶ２は、開口部１２４の底面上に位置する金属積層部ＭＴ２を備える。金属積層部ＭＴ２は、組成または組織が互いに異なる金属が積層されている。
　開口部１２４の内面上には、絶縁層１２５が形成される。絶縁層１２５は、開口部１２４の側面上から半導体基板１１１の裏面上にかけて連続的に形成してもよい。
　スパッタ層１２６は、開口部１２４の底面上に形成するとともに、絶縁層１２５を介して開口部１２４の側面上および半導体基板１１１の裏面上に形成することができる。ここで、スパッタ層１２６は、開口部１２４の底面と側面との間で分離してもよい。このスパッタ層１２６は、電解めっき層１２９を形成するためのシード層として用いることができる。
　開口部１２４の底面上において、スパッタ層１２６上には、無電解めっき層１２８が形成される。無電解めっき層１２８の側面は、反りがあってもよい。無電解めっき層１２８は、開口部１２４の底面と側面との間のスパッタ層１２６の分離箇所に侵入することができる。このとき、無電解めっき層１２８は、開口部１２４の側面のスパッタ層１２６と分離していてもよい。
　無電解めっき層１２８上には、電解めっき層１２９が形成される。電解めっき層１２９は、無電解めっき層１２８上から、スパッタ層１２６を介して開口部１２４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。ここで、無電解めっき層１２８と開口部１２４の側面のスパッタ層１２６とが分離している場合においても、スパッタ層１２６をシード層として開口部１２４の側面のスパッタ層１２６上に電解めっき層１２９を形成することができる。そして、電解めっき層１２９の成長に伴って、電解めっき層１２９を厚膜化することにより、電解めっき層１２９を無電解めっき層１２８に接触することができる。このため、無電解めっき層１２８を介して底面のスパッタ層１２６と電解めっき層１２９とを導通させることができる。このとき、開口部１２４の底面上において、金属積層部ＭＴ２は、スパッタ層１２６、無電解めっき層１２８および電解めっき層１２９の３層構造を用いることができる。
　ここで、開口部１２４の底面上においてスパッタ層１２６上に無電解めっき層１２８を形成してから、電解めっき層１２９を形成する。これにより、開口部１２４の底部のノッチングに起因して、スパッタ層１２６の段切れが発生する場合においても、開口部１２４の底面における貫通電極ＴＶ２の導電性を確保することができ、オープン不良を低減することができる。
　図３は、第１の実施の形態に係る電子デバイスの構成のさらにその他の例を示す断面図である。
　同図において、この電子デバイスは、図１の貫通電極ＴＶ１、開口部１１４および絶縁層１１５に代えて、貫通電極ＴＶ３、開口部１３４および絶縁層１３５を備える。この電子デバイスのそれ以外の構成は、図１の電子デバイスの構成と同様である。
　貫通電極ＴＶ３は、開口部１３４に埋め込まれる。開口部１３４の径は、底の方向に向かって小さくなる。このとき、開口部１３４の側面は傾斜することができる。例えば、開口部１３４の立体形状は、ショットグラス状または植木鉢状とすることができる。貫通電極ＴＶ３は、図１の絶縁層１１７、スパッタ層１１６、無電解めっき層１１８および電解めっき層１１９に代えて、絶縁層１３７、スパッタ層１３６、無電解めっき層１３８および電解めっき層１３９を備える。
　絶縁層１３５は、開口部１３４の側面上から半導体基板１１１の裏面上にかけて連続的に形成することができる。絶縁層１３７は、無電解めっき層１３８の側面に形成される。
　スパッタ層１３６は、開口部１３４の底面上に形成するとともに、絶縁層１３５を介して、開口部１３４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。
　無電解めっき層１３８は、開口部１３４の底面上において、スパッタ層１３６上に形成される。無電解めっき層１３８の立体形状は、例えば、逆円錐台とすることができる。
　電解めっき層１３９は、無電解めっき層１３８上および絶縁層１３７上から、スパッタ層１３６を介して開口部１３４の側面上および半導体基板１１１の裏面上にかけて連続的に形成される。
　図４は、第１の実施の形態に係る電子デバイスの構成のさらにその他の例を示す断面図である。
　同図において、この電子デバイスは、図２の貫通電極ＴＶ２に代えて、貫通電極ＴＶ４を備える。この電子デバイスのそれ以外の構成は、図２の電子デバイスの構成と同様である。
　貫通電極ＴＶ４は、図２のスパッタ層１２６、無電解めっき層１２８および電解めっき層１２９に代えて、スパッタ層１４６、無電解めっき層１４８および電解めっき層１４９を備える。また、貫通電極ＴＶ４は、図２の電子デバイスに絶縁層１４７が追加されている。貫通電極ＴＶ４のそれ以外の構成は、図２の貫通電極ＴＶ２の構成と同様である。
　スパッタ層１４６は、開口部１２４の底面上に形成するとともに、絶縁層１２５を介して、開口部１２４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。
　無電解めっき層１４８は、開口部１２４の底面上において、スパッタ層１４６上に形成される。絶縁層１４７は、無電解めっき層１４８の側面に形成される。
　電解めっき層１４９は、開口部１２４の底面上において、無電解めっき層１４８上および絶縁層１４７上に形成される。このとき、電解めっき層１４９は、無電解めっき層１４８上および絶縁層１４７上から、スパッタ層１４６を介して開口部１２４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。
　図５から図７は、第１の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。なお、図５から図７では、図２の電子デバイスの製造方法を例にとるが、図１、図３または図４の電子デバイスの製造方法に適用してもよい。
　図５におけるａにおいて、半導体基板１１１上に配線層１１２を形成する。なお、半導体基板１１１には、トランジスタ、ダイオード、抵抗およびコンデンサなどが形成されてもよい。そして、リソグラフィー技術に基づいて、半導体基板１１１の裏面上にレジストパターンＰＡを形成する。レジストパターンＰＡには、開口部１２４の形成位置に開口部ＫＡが形成される。
　次に、図５におけるｂに示すように、レジストパターンＰＡをエッチングマスクとして半導体基板１１１をエッチングすることにより、半導体基板１１１に開口部１２４を形成する。このとき、開口部１２４の底部にノッチングが入ってもよい。半導体基板１１１のエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）などのドライエッチングを用いることができる。
　次に、図５おけるｃに示すように、ＣＶＤ（Chemical Vapor Deposition）などの方法にて開口部１２４の底面上、側面上および半導体基板１１１の裏面上に絶縁層１２５を形成する。
　次に、図６におけるａに示すように、開口部１２４を介して開口部１２４の底面を選択的にエッチングすることにより、開口部１２４内の配線層１１２上の絶縁層１２５を除去する。
　次に、図６におけるｂに示すように、スパッタにて開口部１２４の底面上、側面上および半導体基板１１１の裏面上にスパッタ層１２６を形成する。このとき、スパッタ層１２６は、開口部１２４の底面と側面との間で分離してもよい。
　次に、図６おけるｃに示すように、ＣＶＤなどの方法にてスパッタ層１２６上に絶縁層１２７を形成する。絶縁層１２７は、開口部１２４の底面と側面との間でスパッタ層１２６から露出した絶縁層１２５にも形成することができる。
　次に、図７におけるａに示すように、開口部１２４を介して開口部１２４の底面を選択的にエッチングすることにより、開口部１２４の底面上のスパッタ層１２６上の絶縁層１２７を除去する。
　次に、図７におけるｂに示すように、無電解メッキに基づいて、開口部１２４の底面上のスパッタ層１２６上に無電解めっき層１２８を選択的に形成する。無電解めっき層１２８は、開口部１２４の底面上のスパッタ層１２６からはみ出してもよい。このとき、無電解めっき層１２８は、開口部１２４の底面と側面との間のスパッタ層１２６の分離箇所に侵入してもよい。無電解めっき層１２８は、開口部１２４の側面のスパッタ層１２６と分離していてもよい。このとき、開口部１２４の側面のスパッタ層１２６全体は、絶縁層１２７で覆われていてもよい。
　次に、図７おけるｃに示すように、プラズマエッチングなどの方法にてスパッタ層１２６上の絶縁層１２７を除去する。
　次に、図２に示すように、スパッタ層１２６をシード層とした電解メッキに基づいて、電解めっき層１２８上から開口部１２４の側面上および半導体基板１１１の裏面上にかけて電解めっき層１２９を連続的に形成する。このとき、電解めっき層１２９の成長に伴って、電解めっき層１２９を厚膜化することにより、無電解めっき層１２８に接触させることができる。
　このように、上述の第１の実施の形態では、例えば、開口部１２４の底面上においてスパッタ層１２６と電解めっき層１２９との間に無電解めっき層１２８を形成する。これにより、開口部１２４の底部においてスパッタ層１２６の段切れが発生する場合においても、開口部１２４の底面における貫通電極ＴＶ２の導電性を確保することができ、貫通電極ＴＶ２の微細化に対応しつつ、オープン不良を低減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、開口部１２４の底面上においてスパッタ層１２６と電解めっき層１２９との間に無電解めっき層１２８を形成した。この第２の実施の形態では、開口部１２４の底面上においてスパッタ層１２６と電解めっき層１２９との間に無電解めっき層１２８を形成するとともに、スパッタ層１２６下にバリアメタル膜を形成する。
　図８は、第２の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図１の貫通電極ＴＶ１に代えて、貫通電極ＴＶ５を備える。この電子デバイスのそれ以外の構成は、図１の電子デバイスの構成と同様である。
　貫通電極ＴＶ５は、図１の貫通電極ＴＶ１にバリアメタル膜１２０が追加される。貫通電極ＴＶ５のそれ以外の構成は、図１の貫通電極ＴＶ１の構成と同様である。
　バリアメタル膜１２０は、スパッタ層１１６下に形成される。このとき、バリアメタル膜１２０は、絶縁層１１５上および開口部１１４内の配線層１１２上に位置する。バリアメタル膜１２０の材料は、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、ＲｕＮなどを用いることができる。
　図９は、第２の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。
　同図において、この電子デバイスは、図２の貫通電極ＴＶ２に代えて、貫通電極ＴＶ６を備える。この電子デバイスのそれ以外の構成は、図２の電子デバイスの構成と同様である。
　貫通電極ＴＶ６は、図２の貫通電極ＴＶ２にバリアメタル膜１３０が追加される。貫通電極ＴＶ６のそれ以外の構成は、図２の貫通電極ＴＶ２の構成と同様である。
　バリアメタル膜１３０は、スパッタ層１２６下に形成される。このとき、バリアメタル膜１３０は、絶縁層１２５上および開口部１２４内の配線層１１２上に位置する。バリアメタル膜１３０は、開口部１２４の底面と側面との間で分離してもよい。
　このように、上述の第２の実施の形態では、例えば、開口部１２４の底面上においてスパッタ層１２６と電解めっき層１２９との間に無電解めっき層１２８を形成するとともに、スパッタ層１２６下にバリアメタル膜を形成する。これにより、貫通電極ＴＶ５の微細化に対応しつつ、オープン不良を低減することが可能となるとともに、スパッタ層１２６に含まれる金属が絶縁層１２５および配線層１１２に拡散するのを抑制することが可能となる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、開口部１２４の底面上においてスパッタ層１２６と電解めっき層１２９との間に無電解めっき層１２８を形成した。この第３の実施の形態では、開口部１２４の底面上においてスパッタ層１２６と電解めっき層との間に形成される無電解めっき層の断面形状を凸状とする。
　図１０は、第３の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図１の貫通電極ＴＶ１に代えて、貫通電極ＴＶ７を備える。この電子デバイスのそれ以外の構成は、図１の電子デバイスの構成と同様である。
　貫通電極ＴＶ７は、図１の無電解めっき層１１８および電解めっき層１１９に代えて、無電解めっき層１５８および電解めっき層１５９を備える。貫通電極ＴＶ７のそれ以外の構成は、図１の貫通電極ＴＶ１の構成と同様である。
　無電解めっき層１５８は、開口部１１４の底面上において、スパッタ層１１６上に形成される。無電解めっき層１５８の断面形状は凸状とすることができる。このとき、無電解めっき層１５８の上面形状は凸曲面でもよい。例えば、無電解めっき層１５８の立体形状は、キャップ状、カップ状またはボウル状でもよい。
　電解めっき層１５９は、開口部１１４の底面上において、無電解めっき層１５８上および絶縁層１１７上に形成される。このとき、電解めっき層１５９は、無電解めっき層１５８上および絶縁層１１７上から、スパッタ層１１６を介して開口部１１４の側面上および半導体基板１１１の裏面上にかけて連続的に形成される。電解めっき層１５９は、無電解めっき層１５８上において無電解めっき層１５８の上面形状に対応して曲面化される。
　図１１は、第３の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。
　同図において、この電子デバイスは、図２の貫通電極ＴＶ２に代えて、貫通電極ＴＶ８を備える。この電子デバイスのそれ以外の構成は、図２の電子デバイスの構成と同様である。
　貫通電極ＴＶ８は、図２の無電解めっき層１２８および電解めっき層１２９に代えて、無電解めっき層１６８および電解めっき層１６９を備える。貫通電極ＴＶ８のそれ以外の構成は、図２の貫通電極ＴＶ２の構成と同様である。
　無電解めっき層１６８は、開口部１２４の底面上において、スパッタ層１２６上に形成される。無電解めっき層１６８の断面形状は凸状とすることができる。
　電解めっき層１６９は、開口部１２４の底面上において、無電解めっき層１６８上に形成される。このとき、無電解めっき層１６８上から、スパッタ層１２６を介して開口部１２４の側面上および半導体基板１１１の裏面上にかけて連続的に形成される。電解めっき層１６９は、無電解めっき層１６８上において無電解めっき層１６８の上面形状に対応して曲面化される。
　図１２は、第３の実施の形態に係る電子デバイスの構成のさらにその他の例を示す断面図である。
　同図において、この電子デバイスは、図４の貫通電極ＴＶ４に代えて、貫通電極ＴＶ９を備える。この電子デバイスのそれ以外の構成は、図４の電子デバイスの構成と同様である。
　貫通電極ＴＶ９は、図４の無電解めっき層１４８および電解めっき層１４９に代えて、無電解めっき層１７８および電解めっき層１７９を備える。貫通電極ＴＶ９のそれ以外の構成は、図４の貫通電極ＴＶ４の構成と同様である。
　無電解めっき層１７８は、開口部１２４の底面上において、スパッタ層１４６上に形成される。無電解めっき層１７８の断面形状は凸状とすることができる。絶縁層１４７は、無電解めっき層１７８の側面に形成される。
　電解めっき層１７９は、無電解めっき層１７８上および絶縁層１４７上に形成される。このとき、電解めっき層１７９は、無電解めっき層１７８上および絶縁層１４７上から、スパッタ層１４６を介して開口部１２４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。電解めっき層１７９は、無電解めっき層１７８上において無電解めっき層１７８の上面形状に対応して曲面化される。
　図１３は、第３の実施の形態に係る電子デバイスの構成のさらにその他の例を示す断面図である。
　同図において、この電子デバイスは、図３の貫通電極ＴＶ３に代えて、貫通電極ＴＶ１０を備える。この電子デバイスのそれ以外の構成は、図３の電子デバイスの構成と同様である。
　貫通電極ＴＶ１０は、図３の無電解めっき層１３８および電解めっき層１３９に代えて、無電解めっき層１８８および電解めっき層１８９を備える。貫通電極ＴＶ１０のそれ以外の構成は、図３の貫通電極ＴＶ１０の構成と同様である。
　無電解めっき層１８８は、開口部１３４の底面上において、スパッタ層１３６上に形成される。無電解めっき層１８８の断面形状は凸状とすることができる。絶縁層１３７は、無電解めっき層１８８の側面に形成される。
　電解めっき層１８９は、無電解めっき層１８８上および絶縁層１３７上に形成される。このとき、電解めっき層１８９は、無電解めっき層１８８上および絶縁層１３７上から、スパッタ層１３６を介して開口部１３４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。電解めっき層１８９は、無電解めっき層１８８上において無電解めっき層１８８の上面形状に対応して曲面化される。
　このように、上述の第３の実施の形態では、例えば、開口部１２４の底面上においてスパッタ層１２６と電解めっき層１６９との間に形成される無電解めっき層１６８の断面形状を凸状とする。これにより、開口部１２４の径や形状に対応しつつ、スパッタ層１２６上に無電解めっき層１６８を選択的に形成することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、開口部１２４の側面のスパッタ層１２６全体が絶縁層１２７で覆われた状態で、開口部１２４の底面上のスパッタ層１２６上に無電解めっき層１２８を選択的に形成した。この第４の実施の形態では、開口部１２４の側面のスパッタ層の一部が絶縁層から露出した状態で、開口部１２４の底面上のスパッタ層１２６上に無電解めっき層を選択的に形成する。
　図１４は、第４の実施の形態に係る電子デバイスの構成例を示す断面図である。なお、同図では、スパッタ層の一部が絶縁層から露出した状態で無電解めっき層を選択的に形成した構成を図２の電子デバイスに適用した例を示すが、それ以外の電子デバイスに適用してもよい。
　同図において、この電子デバイスは、図２の貫通電極ＴＶ２に代えて、貫通電極ＴＶ１１を備える。この電子デバイスのそれ以外の構成は、図２の電子デバイスの構成と同様である。
　貫通電極ＴＶ１１は、図２の無電解めっき層１２８および電解めっき層１２９に代えて、無電解めっき層１９８および電解めっき層１９９を備える。貫通電極ＴＶ１１のそれ以外の構成は、図２の貫通電極ＴＶ２の構成と同様である。
　開口部１２４の側面において、スパッタ層１２６の先端は、無電解めっき層１９８に接触する。ここで、スパッタ層１２６の先端を無電解めっき層１９８に接触させるために、図７におけるｂの工程において、開口部１２４の側面上のスパッタ層１２６の先端を絶縁層１２７から露出させることができる。
　無電解めっき層１９８は、開口部１２４の底面上において、スパッタ層１２６上に形成される。また、無電解めっき層１９８は、開口部１２４の側面上において、スパッタ層１２６の先端上に形成される。このとき、無電解めっき層１９８は、中央部に比べて周辺部が盛り上がることができる。
　電解めっき層１９９は、開口部１２４の底面上において、無電解めっき層１９８上に形成される。このとき、電解めっき層１９９は、無電解めっき層１９８上から、スパッタ層１２６を介して開口部１２４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。
　このように、上述の第４の実施の形態では、例えば、開口部１２４の側面のスパッタ層１２６の一部が絶縁層から露出した状態で無電解めっき層１９８を選択的に形成する。これにより、無電解めっき層１９８の薄膜化に対応しつつ、開口部１２４の底面における貫通電極ＴＶ１１の導電性を確保することができ、貫通電極ＴＶ１１の微細化に対応しつつ、オープン不良を低減することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、開口部１２４の底面上においてスパッタ層１２６と電解めっき層１２９との間に無電解めっき層１２８を形成した。この第５の実施の形態では、開口部１２４の底面上のスパッタ層１２６上に無電解めっき層１２８を形成するとともに、開口部１２４の側面上のスパッタ層１２６上に無電解めっき層を形成する。
　図１５は、第５の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。なお、同図では、開口部１２４の側面上のスパッタ層１２６上に無電解めっき層１２８´を形成した構成を図２の電子デバイスに適用した例を示すが、それ以外の電子デバイスに適用してもよい。
　同図におけるｂにおいて、この電子デバイスは、図２の貫通電極ＴＶ２に代えて、貫通電極ＴＶ１２を備える。この電子デバイスのそれ以外の構成は、図２の電子デバイスの構成と同様である。
　貫通電極ＴＶ１２は、図２の電解めっき層１２９に代えて、電解めっき層１００９を備える。また、貫通電極ＴＶ１２は、図２の貫通電極ＴＶ２に無電解めっき層１２８´が追加されている。貫通電極ＴＶ１２のそれ以外の構成は、図２の貫通電極ＴＶ２の構成と同様である。
　無電解めっき層１２８´は、開口部１２４の側面上のスパッタ層１２６上に形成される。無電解めっき層１２８´は、無電解めっき層１２８とともに選択的に形成することができる。
　このとき、同図におけるａに示すように、無電解めっきを実施する前に、リソグラフィー技術に基づいて、半導体基板１１１の裏面上のスパッタ層１２６上にレジストパターンＰＢを形成する。レジストパターンＰＢには、スパッタ層１２６の側面が露出される位置に開口部ＫＢが形成される。
　そして、レジストパターンＰＢを介して無電解めっきを実施することにより、開口部１２４の底面上のスパッタ層１２６上に無電解めっき層１２８を形成するとともに、開口部１２４の側面上のスパッタ層１２６上に無電解めっき層１２８´を形成する。
　同図におけるｂに示すように、電解めっき層１００９は、無電解めっき層１２８、１２８´上に形成される。このとき、電解めっき層１００９は、各無電解めっき層１２８、１２８´上から、スパッタ層１２６を介して半導体基板１１１の裏面上にかけて連続的に形成することができる。
　このように、上述の第５の実施の形態では、開口部１２４の底面上のスパッタ層１２６上に無電解めっき層１２８を形成するとともに、開口部１２４の側面上のスパッタ層１２６上に無電解めっき層１２８´を形成する。これにより、開口部１２４の底部においてスパッタ層１２６の段切れが発生する場合においても、開口部１２４の底面における貫通電極ＴＶ１２の導電性を確保することができ、オープン不良を低減することができる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、開口部１２４の底面上においてスパッタ層１２６と電解めっき層１２９との間に無電解めっき層１２８を形成した。この第６の実施の形態では、無電解めっき層１２８がスパッタ層１２６を介して底面上に形成される開口部１２４に電解めっき層を埋め込む。
　図１６は、第６の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図１の貫通電極ＴＶ１に代えて、貫通電極ＴＶ１２を備える。この電子デバイスのそれ以外の構成は、図１の電子デバイスの構成と同様である。
　貫通電極ＴＶ１２は、図１の電解めっき層１１９に代えて、電解めっき層１０１９を備える。貫通電極ＴＶ１２のそれ以外の構成は、図１の貫通電極ＴＶ１の構成と同様である。
　電解めっき層１０１９は、無電解めっき層１１８上および絶縁層１１７上において、開口部１１４に埋め込まれる。このとき、電解めっき層１０１９は、開口部１１４内から半導体基板１１１の裏面上にかけて連続的に形成される。
　図１７は、第６の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。
　同図において、この電子デバイスは、図２の貫通電極ＴＶ２に代えて、貫通電極ＴＶ１３を備える。この電子デバイスのそれ以外の構成は、図２の電子デバイスの構成と同様である。
　貫通電極ＴＶ１３は、図２の電解めっき層１２９に代えて、電解めっき層１０２９を備える。貫通電極ＴＶ１３のそれ以外の構成は、図２の貫通電極ＴＶ２の構成と同様である。
　電解めっき層１０２９は、無電解めっき層１２８上において、開口部１２４に埋め込まれる。このとき、電解めっき層１０２９は、開口部１２４内から半導体基板１１１の裏面上にかけて連続的に形成される。
　このように、上述の第６の実施の形態では、例えば、無電解めっき層１２８がスパッタ層１２６を介して底面上に形成される開口部１２４に電解めっき層１０２９を埋め込む。これにより、開口部１２４の底部においてスパッタ層１２６の段切れが発生する場合においても、開口部１２４の底面における貫通電極ＴＶ１３の導電性を確保することが可能となるとともに、貫通電極ＴＶ１３にかかる応力を調整することができる。
　以下、複数のチップが積層された積層チップについて、図２の貫通電極ＴＶ２を適用した例を説明する。複数のチップが積層された積層チップについて、貫通電極ＴＶ２以外の貫通電極ＴＶ１、ＴＶ３からＴＶ１３のいずれかを適用してもよい。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態では、開口部１２４の底面上においてスパッタ層１２６、無電解めっき層１２８および電解めっき層１２９が順次積層された貫通電極ＴＶ２を、半導体基板１１１を貫通させて配線層１１２に接続した。この第７の実施の形態では、開口部１２４の底面上においてスパッタ層１２６、無電解めっき層１２８および電解めっき層１２９が順次積層された貫通電極ＴＶ２を、上層チップを通して下層チップに接続する。
　図１８は、第７の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、チップＰ２１、Ｐ２２を備える。チップＰ２１上には、チップＰ２２が積層される。チップＰ２２上には、チップＰ２１が直接接合される。
　チップＰ２１、Ｐ２２の直接接合では、酸化物同士の圧着接合を用いることができる。この圧着接合では、例えば、接合面のプラズマ活性化を行った状態で２５０℃以下の温度で実施することができる。このとき、各チップＰ２１、Ｐ２２の接合面には、酸化物が形成されてもよい。
　例えば、各チップＰ２１、Ｐ２２の接合面にＳｉＯ２を用いたプラズマ活性化では、酸素プラズマまたは窒素プラズマを接合面に照射し、その接合面を親水化処理することができる。そして、空気中の水分の吸着により接合面に形成されたＯＨ基間の水素結合に基づいて接合面同士を密着させることができる。そして、熱処理によりＯＨ基を分解し、そのとき生成した水素を界面層に拡散させ、酸素を介在させたＳｉ－Ｏ－Ｓｉ結合に基づく直接接合を実現することができる。ここで、熱処理前に接合面のプラズマ活性化を行うことにより、接合面の水分の吸着性を向上させることができ、２５０℃以下の温度の熱処理でも、電子デバイスの信頼性の確保に必要な接合強度を得ることができる。
　各チップＰ２１、Ｐ２２には、半導体素子を形成してもよいし、光学素子を形成してもよいし、ＭＥＭＳを形成してもよい。各チップＰ２１、Ｐ２２に用いられる基板は、半導体基板でもよいし、誘電体基板でもよいし、有機系基板でもよい。
　チップＰ２１は、半導体基板２１１および配線層２６１を備える。半導体基板２１１の表面側には、配線層２６１が形成される。配線層２６１には、絶縁層に埋め込まれた配線２７１およびランド電極２９１が設けられる。また、配線層２６１には、層間接続に用いられるビア２８１が設けられる。ランド電極２９１は、貫通電極ＴＶ２の接続に用いることができる。
　また、半導体基板２１１の表面側には、絶縁層に埋め込まれたゲート電極２４１がゲート絶縁膜２３１を介して形成される。このとき、半導体基板２１１には、ゲート電極２４１下に位置するチャンネル領域およびチャンネル領域の両側に位置する不純物拡散層を形成することができる。ゲート電極２４１の両側には、サイドウォール２５１が形成されてもよい。また、半導体基板２１１には、配線２７１に接続される不純物拡散層２２１が形成される。
　チップＰ２２は、半導体基板２１２および配線層２６２を備える。半導体基板２１２の表面側には、配線層２６２が形成される。配線層２６２には、絶縁層に埋め込まれた配線２７２が設けられる。また、配線層２６２は、層間接続に用いられるビア２８２が設けられる。
　また、半導体基板２１２および配線層２６２には、半導体基板２１２および配線層２６２を深さ方向に貫通する貫通電極ＴＶ２が形成される。貫通電極ＴＶ２は、チップＰ２２を貫通してチップＰ２１に達し、ランド電極２９１に接続される。半導体基板２１２の裏面側には、絶縁層１２５を介して裏面配線２１４が形成される。裏面配線２１４は、貫通電極ＴＶ２に接続される。ここで、裏面配線２１４は、スパッタ層１２６および電解めっき層１２９にて構成することができる。このため、無電解めっき層１２８が裏面配線２１４に含まれないようにすることができ、裏面配線２１４の厚膜化および高抵抗化を抑制することができる。
　また、半導体基板２１２の表面側には、絶縁層に埋め込まれたゲート電極２４２がゲート絶縁膜２３２を介して形成される。このとき、半導体基板２１２には、ゲート電極２４２下に位置するチャンネル領域およびチャンネル領域の両側に位置する不純物拡散層を形成することができる。ゲート電極２４２の両側には、サイドウォール２５２が形成されてもよい。また、半導体基板２１２には、配線２７２に接続される不純物拡散層２２２が形成される。
　チップＰ２１、Ｐ２２の積層構造は、ウェハレベルでパッケージ化されたＷＬＣＳＰ（Wafer Level Chip Size Package）を構成してもよい。ＷＬＣＳＰでは、チップＰ２２の平面サイズおよび平面形状は、チップＰ２１の平面サイズおよび平面形状と等しくすることができる。このとき、チップＰ２１の水平方向の端部の位置は、チップＰ２２の水平方向の端部の位置に一致させることができる。
　各配線層２６１、２６２に用いられる絶縁層、ゲート絶縁膜２３１、２３２およびサイドウォール２５１、２５２の材料は、例えば、ＳｉＯ２、ＳｉＮまたはＳｉＣＮを用いることができる。配線２７１、２７２、裏面配線２１４、ビア２８１、２８２およびランド電極２９１の材料は、例えば、Ａｌ、Ｃｕ、ＡｌＣｕ、ＡｌＳｉＣｕまたはＣｏなどの金属を用いることができる。ゲート電極２４１、２４２の材料は、例えば、多結晶シリコンを用いることができる。
　このように、上述の第７の実施の形態では、開口部１２４の底面上においてスパッタ層１２６、無電解めっき層１２８および電解めっき層１２９が順次積層された貫通電極ＴＶ２をチップＰ２２に設けてチップＰ２１に接続する。これにより、チップＰ２１上にチップＰ２２を積層しつつ、チップＰ２１から外部に配線を引き出すことが可能となるとともに、チップＰ２１、Ｐ２２の積層構造のオープン不良を低減することができる。
　＜８．第８の実施の形態＞
　上述の第７の実施の形態では、酸化物の直接接合に基づいて積層されたチップＰ２１、Ｐ２２の積層構造に貫通電極ＴＶ２を設けた。この第８の実施の形態では、ハイブリッドボンディングに基づいて接合されたチップの積層構造に貫通電極ＴＶ２を設ける。
　図１９は、第８の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、上述の第７の実施の形態のチップＰ２１、Ｐ２２に代えて、チップＰ３１、Ｐ３２を備える。
　チップＰ３１は、上述の第７の実施の形態のチップＰ２１に接合電極３１１が追加される。チップＰ３２は、上述の第７の実施の形態のチップＰ２２に接合電極３１２が追加される。第８の実施の形態の各チップＰ３１、Ｐ３２のそれ以外の構成は、上述の第７の実施の形態の各チップＰ３１、Ｐ３２の構成と同様である。
　接合電極３１１は、配線層２６１に形成される。接合電極３１２は、配線層２６２に形成される。接合電極３１１、３１２は、チップＰ３１、Ｐ３２間の直接接合に用いることができる。チップＰ３１、Ｐ３２間の直接接合では、ハイブリッドボンディングを用いることができる。このとき、接合電極３１１、３１２は、対向する位置に配置される。そして、Ｃｕ－Ｃｕ接合などの金属接合に基づいて接合電極３１１、３１２同士を接合することができる。
　このように、上述の第８の実施の形態では、ハイブリッドボンディングに基づいて接合されたチップＰ３１、Ｐ３２の積層構造に貫通電極ＴＶ２を設ける。これにより、チップＰ３１上にチップＰ３２を積層しつつ、チップＰ３１、Ｐ３２間の接続が可能となるとともに、チップＰ３１、Ｐ３２の積層構造のオープン不良を低減しつつ、チップＰ３１から外部に配線を引き出すことが可能となる。
　＜９．第９の実施の形態＞
　上述の第７の実施の形態では、酸化物の直接接合に基づいて積層されたチップＰ２１、Ｐ２２の積層構造に貫通電極ＴＶ２を設けた。この第９の実施の形態では、接着層を介して接合されたチップＰ２１、Ｐ２２の積層構造に貫通電極ＴＶ２を設ける。
　図２０は、第９の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、上述の第７の実施の形態の電子デバイスに接着層３２１が追加されている。第９の実施の形態の電子デバイスのそれ以外の構成は、上述の第７の実施の形態の電子デバイスの構成と同様である。
　接着層３２１は、チップＰ２１、Ｐ２２間に位置し、チップＰ２１、Ｐ２２同士を接合する。このとき、貫通電極ＴＶ２は、チップＰ２１および接着層３２１を貫通して、チップＰ２２に接続される。接着層３２１の材料は、例えば、エポキシなどの樹脂を用いることができる。
　このように、上述の第９の実施の形態では、接着層３２１を介して接合されたチップＰ２１、Ｐ２２の積層構造に貫通電極ＴＶ２を設ける。これにより、チップＰ１１上にチップＰ１２を積層しつつ、チップＰ１１から外部に配線を引き出すことが可能となるとともに、チップＰ１１、Ｐ１２の積層構造のオープン不良を低減することができる。
　＜１０．第１０の実施の形態＞
　上述の第７の実施の形態では、酸化物の直接接合に基づいて積層されたチップＰ２１、Ｐ２２の積層構造に貫通電極ＴＶ２を設けた。この第１０の実施の形態では、ＣｏＷに基づいて積層されたチップの積層構造に貫通電極ＴＶ２を設ける。
　図２１は、第１０の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、上述の第７の実施の形態のチップＰ２２に代えて、チップＰ４２を備える。チップＰ４２の周囲には、埋め込み層４１１が形成される。チップＰ４２は、ＣｏＷに基づいて埋め込み層４１１とともにチップＰ２１上に積層される。チップＰ４２は、チップＰ２１に直接接合される。チップＰ２１、Ｐ４２の直接接合では、酸化物同士の圧着接合を用いることができる。第１０の実施の形態の電子デバイスのそれ以外の構成は、上述の第７の実施の形態の電子デバイスの構成と同様である。
　チップＰ４２は、半導体基板４１２および配線層４６２を備える。半導体基板４１２の表面側には、配線層４６２が形成される。配線層４６２には、絶縁層に埋め込まれた配線４７２が設けられる。また、配線層４６２は、層間接続に用いられるビア４８２が設けられる。
　また、半導体基板４１２および配線層４６２には、半導体基板４１２および配線層４６２を深さ方向に貫通する貫通電極ＴＶ２が形成される。貫通電極ＴＶ２は、チップＰ４２を貫通してチップＰ２１に達し、ランド電極２９１に接続される。半導体基板４１２の裏面側には、絶縁層１２５を介して裏面配線２１４が形成される。裏面配線２１４は、貫通電極ＴＶ２に接続される。
　また、半導体基板４１２の表面側には、絶縁層に埋め込まれたゲート電極４４２がゲート絶縁膜４３２を介して形成される。このとき、半導体基板４１２には、ゲート電極４４２下に位置するチャンネル領域およびチャンネル領域の両側に位置する不純物拡散層を形成することができる。ゲート電極４４２の両側には、サイドウォール４５２が形成されてもよい。また、半導体基板４１２には、配線４７２に接続される不純物拡散層４２２が形成される。
　埋め込み層４１１が周囲に形成されたチップＰ４２をチップＰ２１上に積層する構造は、ウェハレベルでパッケージ化されたＷＬＣＳＰを構成してもよい。ＷＬＣＳＰでは、チップＰ２２の平面サイズおよび平面形状は、チップＰ４２の周囲に形成される埋め込み層４１１の外形サイズおよび外形形状と等しくすることができる。このとき、チップＰ２１の水平方向の端部の位置は、埋め込み層４１１の水平方向の端部の位置に一致させることができる。埋め込み層４１１の高さは、チップＰ４２の高さと等しくすることができる。埋め込み層４１１の材料は、モールド樹脂でもよいし、ＳｉＯ２やＳｉＮなどの無機物でもよい。埋め込み層４１１でチップＰ４２を埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）やバックグラインドなどの方法にて埋め込み層４１１を平坦化してもよい。
　このように、上述の第１０の実施の形態では、ＣｏＷに基づいて積層されたチップＰ２１、Ｐ４２の積層構造に貫通電極ＴＶ２を設ける。これにより、サイズが互いに異なるチップＰ２１、Ｐ４２を積層しつつ、チップＰ２１から外部に配線を引き出すことが可能となるとともに、チップＰ２１、Ｐ４２の積層構造のオープン不良を低減することができる。
　＜１１．第１１の実施の形態＞
　上述の第１０の実施の形態では、ＣｏＷに基づいて積層されたチップＰ２１、Ｐ４２の積層構造に貫通電極ＴＶ２を設けた。この第１１の実施の形態では、ハイブリッドボンディングに基づいて接合されたチップの積層構造に貫通電極ＴＶ２を設ける。
　図２２は、第１１の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、上述の第１０の実施の形態のチップＰ２１、Ｐ４２に代えて、チップＰ３１、Ｐ５２を備える。
　チップＰ５２は、上述の第１０の実施の形態のチップＰ４２に接合電極３１２が追加される。チップＰ５２の周囲には、埋め込み層４１１が形成される。チップＰ５２は、ＣｏＷに基づいて埋め込み層４１１とともにチップＰ３１上に積層される。チップＰ５２は、チップＰ３１に直接接合される。第１１の実施の形態のチップＰ５２のそれ以外の構成は、上述の第１０の実施の形態のチップＰ４２の構成と同様である。
　接合電極３１２は、配線層４６２に形成される。接合電極３１１、３１２は、チップＰ３１、Ｐ５２間の直接接合に用いることができる。チップＰ３１、Ｐ５２間の直接接合では、ハイブリッドボンディングを用いることができる。そして、Ｃｕ－Ｃｕ接合などの金属接合に基づいて接合電極３１１、３１２同士を接合することができる。
　このように、上述の第１１の実施の形態では、ハイブリッドボンディングに基づいて接合されたチップＰ３１、Ｐ５２の積層構造に貫通電極ＴＶ２を設ける。これにより、サイズが互いに異なるチップＰ３１、Ｐ５２を積層しつつ、チップＰ３１、Ｐ５２間の接続が可能となるとともに、チップＰ３１、Ｐ５２の積層構造のオープン不良を低減しつつ、チップＰ３１から外部に配線を引き出すことが可能となる。
　なお、上述の第１０または第１１の実施の形態の電子デバイスは、ＦＯＷＬＰ(Fan Out Wafer Level Package)を構成してもよい。
　＜１２．第１２の実施の形態＞
　上述の第１０の実施の形態では、ＣｏＷに基づいてチップＰ２１上に積層されたチップＰ４２を貫通させた貫通電極ＴＶ２をチップＰ２１に接続した。この第１２の実施の形態では、ＣｏＷに基づいてチップＰ２１上に積層されたチップＰ４２の周囲の埋め込み層４１１を貫通させた貫通電極ＴＶ２をチップＰ２１に接続する。
　図２３は、第１２の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスでは、貫通電極ＴＶ２は、埋め込み層４１１を貫通してチップＰ２１に接続される。この電子デバイスのそれ以外の構成は、上述の第１０の実施の形態の電子デバイスの構成と同様である。
　このように、上述の第１２の実施の形態では、ＣｏＷに基づいてチップＰ２１上に積層されたチップＰ４２の周囲の埋め込み層４１１を貫通させた貫通電極ＴＶ２をチップＰ２１に接続する。これにより、サイズが互いに異なるチップＰ２１、Ｐ４２を積層しつつ、チップＰ２１から外部に配線を引き出すことが可能となるとともに、チップＰ２１、Ｐ４２の積層構造のオープン不良を低減することができる。このとき、チップＰ４２に形成される貫通電極ＴＶ２を不要とすることができ、チップＰ４２のサイズを低減することができる。
　＜１３．第１３の実施の形態＞
　上述の第１１の実施の形態では、ハイブリッドボンディングに基づいてチップＰ３１上に接合されたチップＰ５２を貫通させた貫通電極ＴＶ２をチップＰ２１に接続した。この第１３の実施の形態では、ハイブリッドボンディングに基づいてチップＰ３１上に接合されたチップＰ５２の周囲の埋め込み層４１１を貫通させた貫通電極ＴＶ２をチップＰ３１に接続する。
　図２４は、第１３の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスでは、貫通電極ＴＶ２は、埋め込み層４１１を貫通してチップＰ３１に接続される。この電子デバイスのそれ以外の構成は、上述の第１１の実施の形態の電子デバイスの構成と同様である。
　このように、上述の第１３の実施の形態では、ハイブリッドボンディングに基づいてチップＰ３１上に接合されたチップＰ５２の周囲の埋め込み層４１１を貫通させた貫通電極ＴＶ２をチップＰ３１に接続する。これにより、サイズが互いに異なるチップＰ３１、Ｐ５２を積層しつつ、チップＰ３１から外部に配線を引き出すことが可能となるとともに、チップＰ３１、Ｐ５２の積層構造のオープン不良を低減することができる。このとき、チップＰ５２に形成される貫通電極ＴＶ２を不要とすることができ、チップＰ５２のサイズを低減することができる。
　＜１４．第１４の実施の形態＞
　上述の第１の実施の形態では、チップＰ２２を貫通させた貫通電極ＴＶ２をチップＰ２１に接続した。この第１４の実施の形態では、半導体基板を貫通させた貫通電極ＴＶ２をその半導体基板上の配線層に接続する。
　図２５は、第１４の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、上述の第７の実施の形態のチップＰ２２に代えて、チップＰ７２を備える。第１４の実施の形態の電子デバイスのそれ以外の構成は、上述の第７の実施の形態の電子デバイスの構成と同様である。
　チップＰ７２は、上述の第７の実施の形態のチップＰ２２にランド電極２９２が追加される。ランド電極２９２は、配線層２６２に形成される。ランド電極２９２には、貫通電極ＴＶ２が接続される。このとき、貫通電極ＴＶ２は、半導体基板２１２を貫通し、配線層２６２に達することができる。第１４の実施の形態のチップＰ７２のそれ以外の構成は、上述の第７の実施の形態のチップＰ２２の構成と同様である。
　このように、上述の第１４の実施の形態では、半導体基板２１２を貫通させた貫通電極ＴＶ２をその半導体基板２１２上の配線層２６２に接続する。これにより、チップＰ２１上にチップＰ７２を積層しつつ、チップＰ７２から外部に配線を引き出すことが可能となるとともに、チップＰ２１、Ｐ７２の積層構造のオープン不良を低減することができる。
　＜１５．第１５の実施の形態＞
　上述の第７の実施の形態では、酸化物の直接接合に基づいて積層されたチップＰ２１、Ｐ２２の積層構造に貫通電極ＴＶ２を設けた。この第１５の実施の形態では、上層チップおよび中間チップを貫通させた貫通電極ＴＶ２を下層チップに接続する。
　図２６は、第１５の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、上述の第１１の実施の形態の電子デバイスにチップＰ２２が追加される。チップＰ２２は、埋め込み層４１１に埋め込まれたチップＰ５２の裏面側に積層される。このとき、埋め込み層４１１は、チップＰ５２の裏面側を覆うことができる。また、この電子デバイスでは、貫通電極ＴＶ２は、チップＰ２２、Ｐ５２を順次貫通してチップＰ３１に接続される。この電子デバイスのそれ以外の構成は、上述の第１１の実施の形態の電子デバイスの構成と同様である。
　このように、上述の第１５の実施の形態では、チップＰ２２、Ｐ５２を順次貫通させた貫通電極ＴＶ２をチップＰ３１に接続する。これにより、サイズが互いに異なるチップＰ３１、Ｐ５２の積層構造上にチップＰ２２を積層しつつ、チップＰ３１から外部に配線を引き出すことが可能となるとともに、チップＰ２２、Ｐ３１、Ｐ５２の積層構造のオープン不良を低減することができる。
　＜１６．第１６の実施の形態＞
　上述の第１５の実施の形態では、チップＰ２２、Ｐ５２を順次貫通させた貫通電極ＴＶ２をチップＰ３１に接続した。この第１６の実施の形態では、チップＰ２２およびチップ、Ｐ５２の周囲の埋め込み層４１１を順次貫通させた貫通電極ＴＶ２をチップＰ３１に接続する。
　図２７は、第１６の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスでは、貫通電極ＴＶ２は、チップＰ２２およびチップ、Ｐ５２の周囲の埋め込み層４１１を順次貫通してチップＰ３１に接続される。この電子デバイスのそれ以外の構成は、上述の第１５の実施の形態の電子デバイスの構成と同様である。
　このように、上述の第１６の実施の形態では、チップＰ２２およびチップＰ５２の周囲の埋め込み層４１１を順次貫通させた貫通電極ＴＶ２をチップＰ３１に接続する。これにより、サイズが互いに異なるチップＰ３１、Ｐ５２の積層構造上にチップＰ２２を積層しつつ、チップＰ３１から外部に配線を引き出すことが可能となるとともに、チップＰ２２、Ｐ３１、Ｐ５２の積層構造のオープン不良を低減することができる。このとき、チップＰ５２に形成される貫通電極ＴＶ２を不要とすることができ、チップＰ５２のサイズを低減することができる。
　＜１７．第１７の実施の形態＞
　上述の第１４の実施の形態では、半導体基板２１２を貫通させた貫通電極ＴＶ２をその半導体基板２１２上の配線層２６２に接続した。この第１７の実施の形態では、センサチップ上に積層された半導体チップの半導体基板を貫通させた貫通電極ＴＶ２をその半導体基板上の配線層に接続する。
　図２８は、第１７の実施の形態に係る電子デバイスの構成例を示す断面図である。なお、同図では、積層ウェハＳＴＷから切り出される電子デバイス６００の構成例を示す。
　同図において、この電子デバイス６００は、センサチップＰ６１および半導体チップＰ６２を備える。センサチップＰ６１上には、半導体チップＰ６２が積層される。半導体チップＰ６２上には、センサチップＰ６１が直接接合される。センサチップＰ６１および半導体チップＰ６２の直接接合では、ハイブリッドボンディングを用いることができる。
　センサチップＰ６１には、裏面照射型イメージセンサが形成される。センサチップＰ６１は、半導体基板６１１および配線層６６１を備える。半導体基板６１１の表面側には、配線層６６１が形成される。配線層６６１には、絶縁層に埋め込まれた配線が設けられる。また、配線層には、層間接続に用いられるビアが設けられる。
　半導体基板６１１と配線層６６１との間には、層間絶縁層６２１が形成される。このとき、半導体基板６１１の表面側には、層間絶縁層６２１に埋め込まれたゲート電極が形成される。半導体基板６１１には、ゲート電極下に位置するチャンネル領域およびチャンネル領域の両側に位置する不純物拡散層を形成することができる。ゲート電極の両側には、サイドウォールが形成されてもよい。
　また、半導体基板６１１の裏面側には、受光領域ＲＡが設けられる。受光領域ＲＡは、受光領域ＲＡに入射する光を検出する。受光領域ＲＡには、ロウ方向およびカラム方向に沿ってマトリックス状に配列された画素および画素トランジスタが配置される。
　受光領域ＲＡには、画素を分離する画素分離層６３１が形成される。画素分離層６３１は、画素の境界で半導体基板６１１に埋め込まれるようにして半導体基板６１１の裏面側に形成することができる。また、受光領域ＲＡには、フォトダイオード６４１が画素ごとに形成される。
　また、半導体基板６１１の裏面側には、遮光膜６５１が形成される。遮光膜６５１は、カラーフィルタ６８１を介してフォトダイオード６４１に入射する光の混色を抑制することができる。遮光膜６５１の材料は、黒色樹脂でもよいし、Ｃｒなどの金属でもよい。遮光膜６５１上には、平坦化膜６７１が形成される。平坦化膜６７１の材料は、例えば、ＳｉＯ２やＳｉＮなどを用いることができる。
　平坦化膜６７１上には、カラーフィルタ６８１が画素ごとに形成される。カラーフィルタ６８１上には、ストレス緩和層６９１が形成される。ストレス緩和層６９１には、ストレスを調整する開口部ＫＳが深さ方向に形成される。開口部ＫＳは、ストレス緩和層６９１を貫通して半導体基板６１１に達してもよい。ストレス緩和層６９１の材料は、例えば、ＳｉＯ２やＳｉＮなどを用いることができる。
　ストレス緩和層６９１上には、オンチップレンズ６３２、６３３が画素ごとに形成される。このとき、オンチップレンズ６３２、６３３は、２層構造とすることができる。カラーフィルタ６８１およびオンチップレンズ６３２、６３３の材料は、例えば、ＳｉＯ２やＳｉＮ、ＳｉＣＮなどの絶縁膜やアクリルまたはポリカーボネートなどの透明樹脂を用いることができる。このとき、オンチップレンズ６３２、６３３の材料は、組成や組織などが互いに異なってもよい。例えば、オンチップレンズ６３２、６３３の材料は、光学特性を適正化するとともに、吸湿などに起因する経時変化が抑制されるように選択することができる。カラーフィルタ６８１には、顔料が含まれていてもよい。カラーフィルタ６８１は、例えば、ベイヤ配列を構成してもよいし、クワッドベイヤ配列を構成してもよい。カラーフィルタ６８１は、ＲＧＢフィルタを含んでもよいし、補色フィルタを含んでもよいし、白色フィルタを含んでもよい。受光領域ＲＡ上には、メタサーフェスで構成されたレンズ、カラースプリッタまたはディフレクタが形成されてもよい。
　オンチップレンズ６３３上には、平坦化膜６３４が形成される。平坦化膜６３４の材料は、例えば、ＳｉＯ２やＳｉＮなどを用いることができる。
　半導体チップＰ６２には、ロジック回路が形成される。半導体チップＰ６２は、半導体基板６１２および配線層６６２を備える。半導体基板６１２の表面側には、配線層６６２が形成される。配線層６６２には、絶縁層に埋め込まれた配線が設けられる。また、配線層６６２には、層間接続に用いられるビアが設けられる。さらに、配線層６６２には、検査用パッドＫＰＤが設けられる。検査用パッドＫＰＤは、半導体チップＰ６２の検査に用いることができる。このとき、透明樹脂層６０２が開口部ＫＤに埋め込まれる前に検査用パッドＫＰＤにプローブを当てて半導体チップＰ６２を検査することができる。
　半導体基板６１２と配線層６６２との間には、層間絶縁層６２２が形成される。このとき、半導体基板６１２の表面側には、層間絶縁層６２２に埋め込まれたゲート電極が形成される。半導体基板６１２には、ゲート電極下に位置するチャンネル領域およびチャンネル領域の両側に位置する不純物拡散層を形成することができる。ゲート電極の両側には、サイドウォールが形成されてもよい。また、半導体基板６１２の表面側には、層間絶縁層６２２に埋め込まれたランド電極６９２が形成される。ランド電極６９２は、貫通電極ＴＶ２の接続に用いることができる。
　また、半導体基板６１２には、半導体基板６１２を深さ方向に貫通する貫通電極ＴＶ２が形成される。貫通電極ＴＶ２は、半導体基板６１２を貫通し、ランド電極６９２に接続される。半導体基板６１２の裏面側には、絶縁層１２５を介して裏面配線２１４が形成される。裏面配線２１４は、貫通電極ＴＶ２に接続される。
　センサチップＰ６１および半導体チップＰ６２には、開口部ＫＤが形成される。開口部ＫＤは、検査用パッドＫＰＤが露出される位置に配置される。このとき、開口部ＫＤは、センサチップＰ６１を貫通し、検査用パッドＫＰＤの表面に達する。
　また、センサチップＰ６１および半導体チップＰ６２には、開口部ＫＢが形成される。開口部ＫＢは、スクライブラインに沿って配置される。このとき、開口部ＫＢは、センサチップＰ６１および配線層６６２を貫通することができる。
　センサチップＰ６１の裏面側には、透明樹脂層６０２を介して透明基板６０１が接合される。このとき、透明樹脂層６０２は、開口部ＫＢ、ＫＤに埋め込まれる。
　センサチップＰ６１および半導体チップＰ６２の積層構造は、ウェハレベルでパッケージ化されたＷＬＣＳＰを構成してもよい。ＷＬＣＳＰでは、センサチップＰ６１の平面サイズおよび平面形状は、半導体チップＰ６２の平面サイズおよび平面形状と等しくすることができる。また、センサチップＰ６１の平面サイズおよび平面形状は、透明基板６０１の平面サイズおよび平面形状と等しくすることができる。このとき、センサチップＰ６１の水平方向の端部の位置は、半導体チップＰ６２の水平方向の端部の位置に一致させることができる。また、センサチップＰ６１の水平方向の端部の位置は、透明基板６０１の水平方向の端部の位置に一致させることができる。
　透明基板６０１は、ガラス基板でもよいし、石英基板でもよいし、アクリルやポリカーボネートなどの透明樹脂基板でもよい。透明基板６０１は、受光領域ＲＡで検出される波長に応じてＡｌ２Ｏ３、ＣａＦ２、ＭｇＦ２またはＬｉＦなどを用いてもよい。
　透明樹脂層６０２は、熱硬化性樹脂でもよいし、紫外線硬化性樹脂でもよい。例えば、透明樹脂層６０２の材料は、シロキサン系樹脂、アクリル系樹脂、エポキシ系樹脂などの透明樹脂を用いることができる。このとき、オンチップレンズ６３２、６３３との間に屈折率差が確保されるように透明樹脂層６０２の材料を選択することができる。透明樹脂層６０２には、信頼性を向上させるため、ガラス繊維などのフィラーが含まれてもよい。透明樹脂層６０２は、画素領域ＲＡに良好に光が受光できるように、光学特性（屈折率や消衰係数など）を調整した樹脂材料が選択されてもよい。
　図２９は、第１７の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。
　同図において、積層ウェハＳＴＷには、区画領域ＲＥが設けられる。積層ウェハＳＴＷは、透明基板ウェハ６０１Ｗおよび各半導体ウェハ６１２Ｗ、６２２Ｗが積層される。透明基板ウェハ６０１Ｗからは、区画領域ＲＥごとに透明基板６０１が切り出される。半導体ウェハ６１２Ｗからは、区画領域ＲＥごとに半導体基板６１２が切り出される。半導体ウェハ６２２Ｗからは、区画領域ＲＥごとに半導体基板６２２が切り出される。区画領域ＲＥは、スクライブラインＳＢＬに沿って区画される。スクライブラインＳＢＬは、開口部ＫＢの位置に形成される。各区画領域ＲＥからは電子デバイス６００が切り出される。このとき、スクライブラインＳＢＬに沿って積層ウェハＳＴＷを切断することにより、電子デバイス６００に固片化することができる。
　このように、上述の第１７の実施の形態では、センサチップＰ６１上に積層された半導体チップＰ６２の半導体基板６１２を貫通させた貫通電極ＴＶ２を配線層６６２に接続する。これにより、センサチップＰ６１上に半導体チップＰ６２を積層しつつ、半導体チップＰ６２から外部に配線を引き出すことが可能となるとともに、電子デバイス６００のオープン不良を低減することができる。
　なお、上述の第１７の実施の形態では、センサチップＰ６１上に半導体チップＰ６２を積層した例を示した。これ以外にも、上述の第７、第９、第１０、第１２または第１４の実施の形態のチップＰ２１にセンサチップＰ６１を用いてもよいし、上述の第８、第１１、第１３、第１５または第１６の実施の形態のチップＰ３１にセンサチップＰ６１を用いてもよい。
　＜１８．第１８の実施の形態＞
　上述の第１の実施の形態では、スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面上に設けた。この第１８の実施の形態では、スパッタ層、無電解めっき層および電解めっき層が開口部内で順次積層された金属積層部上に容量を設ける。
　図３０は、第１８の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図１の貫通電極ＴＶ１上に容量ＣＡ１が設けられる。この電子デバイスのそれ以外の構成は、図１の電子デバイスの構成と同様である。
　容量ＣＡ１は、容量電極ＣＤ１１、ＣＤ１２および誘電体層ＥＤ１を備える。容量電極ＣＤ１１、ＣＤ１２は、誘電体層ＥＤ１を介して対向配置される。容量ＣＡ１は、開口部１１４内に位置する。このとき、容量ＣＡ１は、金属積層部ＭＴ１上から開口部１１４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。
　容量電極ＣＤ１１は、貫通電極ＴＶ１上に形成され、誘電体層ＥＤ１は、容量電極ＣＤ１１上に形成され、容量電極ＣＤ１２は、誘電体層ＥＤ１上に形成される。容量ＣＡ１上には、開口部１１４を覆うようにして絶縁層Ｚ１が形成される。このとき、絶縁層Ｚ１下の開口部１１４には、空洞ＣＡＶ１を形成することができる。
　半導体基板１１１の裏面上において、容量電極ＣＤ１１の一部は、誘電体層ＥＤ１、容量電極ＣＤ１２および絶縁層Ｚ１から露出される。そして、絶縁層Ｚ１を介して外部電極Ｄ１が容量電極ＣＤ１１に接続される。また、半導体基板１１１の裏面上において、容量電極ＣＤ１２の一部は、絶縁層Ｚ１から露出される。そして、絶縁層Ｚ１を介して外部電極Ｄ２が容量電極ＣＤ１２に接続される。
　容量電極ＣＤ１１、ＣＤ１２の材料は、例えば、Ｃｕ、Ｔｉ、Ｔａ、Ａｌ、Ｗ、Ｎｉ、Ｒｕ、Ｃｏ、ＴｉＮ、ＴａＮ、ＷＮを用いることができ、複数の材料の積層構造でもよい。
　誘電体層ＥＤ１の材料は、例えば、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ランタン（ＬａＯ３）、酸化イットリウム（Ｙ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸窒化ハフニウム（ＨｆＯＮ）、酸窒化アルミニウム（ＡｌＯＮ））を用いることができ、複数の材料の積層構造でもよい。
　絶縁層Ｚ１の材料は、ポリイミド、アクリル、シリコーン、エポキシ基を骨格とする有機材料やＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＢＮなどのフィラーを含む材料を用いることができる。絶縁層Ｚ１は、ＣＶＤ（Chemical Vapor Deposition）膜でもよいし、塗布膜でもよい。
　図３１は、第１８の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。
　同図において、この電子デバイスは、図２の貫通電極ＴＶ２上に容量ＣＡ２が設けられる。この電子デバイスのそれ以外の構成は、図２の電子デバイスの構成と同様である。
　容量ＣＡ２は、容量電極ＣＤ２１、ＣＤ２２および誘電体層ＥＤ２を備える。容量電極ＣＤ２１、ＣＤ２２は、誘電体層ＥＤ２を介して対向配置される。容量ＣＡ２は、開口部１２４内に位置する。このとき、容量ＣＡ２は、金属積層部ＭＴ２上から開口部１２４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。
　容量電極ＣＤ２１は、貫通電極ＴＶ２上に形成され、誘電体層ＥＤ２は、容量電極ＣＤ２１上に形成され、容量電極ＣＤ２２は、誘電体層ＥＤ２上に形成される。容量ＣＡ２上には、開口部１２４を覆うようにして絶縁層Ｚ２が形成される。このとき、絶縁層Ｚ２下の開口部１２４には、空洞ＣＡＶ２を形成することができる。
　半導体基板１１１の裏面上において、容量電極ＣＤ２１の一部は、誘電体層ＥＤ２、容量電極ＣＤ２２および絶縁層Ｚ２から露出される。そして、絶縁層Ｚ２を介して外部電極Ｄ１が容量電極ＣＤ２１に接続される。また、半導体基板１１１の裏面上において、容量電極ＣＤ２２の一部は、絶縁層Ｚ２から露出される。そして、絶縁層Ｚ２を介して外部電極Ｄ２が容量電極ＣＤ２２に接続される。
　図３２から図３４は、第１８実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。なお、図３２から図３４では、図３１の電子デバイスの製造方法を例にとるが、図３０の電子デバイスの製造方法に適用してもよい。
　図３２におけるａにおいて、スパッタなどの方法にて電解めっき層１２９上に容量電極ＣＤ２１を形成する。このとき、容量電極ＣＤ２１は、半導体基板１１１の裏面側だけでなく、開口部１２４の底面上および側面上にも形成することができる。
　次に、図３２におけるｂに示すように、スパッタなどの方法にて容量電極ＣＤ２１上に誘電体層ＥＤ２を形成する。このとき、誘電体層ＥＤ２は、半導体基板１１１の裏面側だけでなく、開口部１２４の底面上および側面上にも形成することができる。
　次に、図３２におけるｃに示すように、スパッタなどの方法にて誘電体層ＥＤ２上に容量電極ＣＤ２２を形成する。このとき、容量電極ＣＤ２２は、半導体基板１１１の裏面側だけでなく、開口部１２４の底面上および側面上にも形成することができる。
　次に、図３３におけるａに示すように、リソグラフィー技術に基づいて、開口部１２４を覆うように容量電極ＣＤ２２上にレジストパターンＰＣを形成する。このとき、レジストパターンＰＣは、容量ＣＡ２の平面形状に対応させることができる。
　次に、図３３におけるｂに示すように、レジストパターンＰＣをエッチングマスクとして容量電極ＣＤ２１、ＣＤ２２および誘電体層ＥＤ２をエッチングすることにより、容量ＣＡ２を形成する。容量電極ＣＤ２１、ＣＤ２２および誘電体層ＥＤ２のエッチングは、例えば、ＲＩＥなどのドライエッチングを用いることができる。そして、アッシングなどの方法にてレジストパターンＰＣを除去する。
　次に、図３３におけるｃに示すように、リソグラフィー技術に基づいて、開口部１２４を覆うように容量電極ＣＤ２２上にレジストパターンＰＤを形成する。このとき、レジストパターンＰＤは、半導体基板１１１の裏面側において、容量電極ＣＤ２２の一部を露出させることができる。
　次に、図３４におけるａに示すように、レジストパターンＰＤをエッチングマスクとして容量電極ＣＤ２２および誘電体層ＥＤ２をエッチングすることにより、容量電極ＣＤ２１の一部を露出させる。容量電極ＣＤ２２および誘電体層ＥＤ２のエッチングは、例えば、ＲＩＥなどのドライエッチングを用いることができる。そして、アッシングなどの方法にてレジストパターンＰＤを除去する。
　次に、図３４におけるｂに示すように、スパッタなどの方法にて、開口部１２４が覆われるようにして絶縁層Ｚ２を容量ＣＡ２上に形成する。このとき、絶縁層Ｚ２下の開口部１２４には、空洞ＣＡＶ２が形成されてもよい。そして、外部電極Ｄ１、Ｄ２の位置に対応して開口部ＫＡ１、ＫＡ２を絶縁層Ｚ２に形成する。
　次に、図３１に示すように、開口部ＫＡ１を介して外部電極Ｄ１を容量電極ＣＤ２１に接続するとともに、開口部ＫＡ２を介して外部電極Ｄ２を容量電極ＣＤ２２に接続する。
　このように、上述の第１８の実施の形態では、例えば、スパッタ層１１６、無電解めっき層１１８および電解めっき層１１９が開口部１１４内で順次積層された金属積層部ＭＴ１上に容量ＣＡ１を設ける。これにより、開口部１１４の底部においてスパッタ層１１６の段切れが発生する場合においても、開口部１１４の底面における容量電極ＣＤ１１の導電性を確保することができ、容量ＣＡ１の微細化に対応しつつ、オープン不良を低減することができる。
　＜１９．第１９の実施の形態＞
　上述の第１８の実施の形態では、スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面上に容量を設け、開口部の上部を覆うように容量上に絶縁層を形成した。この第１９の実施の形態では、スパッタ層、無電解めっき層および電解めっき層が開口部内で順次積層された金属積層部上に容量を設け、容量の表面に沿って絶縁層を形成する。
　図３５は、第１９の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図３０の絶縁層Ｚ１に代えて、絶縁層Ｚ３を備える。この電子デバイスのそれ以外の構成は、図３０の電子デバイスの構成と同様である。
　絶縁層Ｚ３は、容量ＣＡ１の表面に沿って形成される。このとき、絶縁層Ｚ３は、開口部１１４の底面上、開口部１１４の側面上および半導体基板１１１の裏面上に配置することができる。そして、半導体基板１１１の裏面側において、絶縁層Ｚ３を介して外部電極Ｄ１が容量電極ＣＤ１１に接続される。また、絶縁層Ｚ３を介して外部電極Ｄ２が容量電極ＣＤ１２に接続される。
　絶縁層Ｚ３の材料は、例えば、ＳｉＯ２、ＳｉＯＮ、ＳｉＯＣ、Ｓｉ３Ｎ４、ＳｉＣＯなどの無機材料や、ポリイミド、アクリル、シリコーン、エポキシ基を骨格とする有機材料を用いることができ、複数の材料の積層構造でもよい。
　図３６は、第１９の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。
　同図において、この電子デバイスは、図３１の絶縁層Ｚ２に代えて、絶縁層Ｚ４を備える。この電子デバイスのそれ以外の構成は、図３１の電子デバイスの構成と同様である。
　絶縁層Ｚ４は、容量ＣＡ２の表面に沿って形成される。このとき、絶縁層Ｚ４は、開口部１２４の底面上、開口部１２４の側面上および半導体基板１１１の裏面上に配置することができる。そして、半導体基板１１１の裏面側において、絶縁層Ｚ４を介して外部電極Ｄ１が容量電極ＣＤ２１に接続される。また、絶縁層Ｚ４を介して外部電極Ｄ２が容量電極ＣＤ２２に接続される。
　このように、上述の第１９の実施の形態では、例えば、スパッタ層１１６、無電解めっき層１１８および電解めっき層１１９が開口部１１４内で順次積層された金属積層部ＭＴ１上に容量ＣＡ１を設け、容量ＣＡ１の表面に沿って絶縁層Ｚ３を形成する。これにより、開口部１１４の底部においてスパッタ層１１６の段切れが発生する場合においても、開口部１１４の底面における容量電極ＣＤ１１の導電性を確保することが可能となるとともに、容量ＣＡ１を保護することができる。
　＜２０．第２０の実施の形態＞
　上述の第１８の実施の形態では、スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面上に容量を設け、開口部の上部を覆うように容量上に絶縁層を形成した。この第２０の実施の形態では、スパッタ層、無電解めっき層および電解めっき層が開口部内で順次積層された金属積層部上に容量を設け、開口部内に埋め込まれるようにして容量上に埋込層を形成する。
　図３７は、第２０の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図３０の絶縁層Ｚ１に代えて、埋込層Ｚ５を備える。この電子デバイスのそれ以外の構成は、図３０の電子デバイスの構成と同様である。
　埋込層Ｚ５は、開口部１１４内に埋め込まれるようにして容量ＣＡ１上に形成される。このとき、埋込層Ｚ５は、開口部１１４の内部から半導体基板１１１の裏面上にかけて配置することができる。そして、半導体基板１１１の裏面側において、埋込層Ｚ５を介して外部電極Ｄ１が容量電極ＣＤ１１に接続される。また、埋込層Ｚ５を介して外部電極Ｄ２が容量電極ＣＤ１２に接続される。
　埋込層Ｚ５の材料は、ポリイミド、アクリル、シリコーン、エポキシ基を骨格とする有機材料やＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＢＮなどのフィラーを含む材料を用いることができる。絶縁層Ｚ１は、ＣＶＤ（Chemical Vapor Deposition）膜でもよいし、塗布膜でもよい。
　図３８は、第２０の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。
　同図において、この電子デバイスは、図３１の絶縁層Ｚ２に代えて、埋込層Ｚ６を備える。この電子デバイスのそれ以外の構成は、図３１の電子デバイスの構成と同様である。
　埋込層Ｚ６は、開口部１２４内に埋め込まれるようにして容量ＣＡ２上に形成される。このとき、埋込層Ｚ６は、開口部１２４の内部から半導体基板１１１の裏面上にかけて配置することができる。そして、半導体基板１１１の裏面側において、埋込層Ｚ６を介して外部電極Ｄ１が容量電極ＣＤ２１に接続される。また、埋込層Ｚ６を介して外部電極Ｄ２が容量電極ＣＤ２２に接続される。
　このように、上述の第２０の実施の形態では、例えば、スパッタ層１１６、無電解めっき層１１８および電解めっき層１１９が開口部１１４内で順次積層された金属積層部ＭＴ１上に容量ＣＡ１を設け、開口部内１１４に埋め込まれるようにして容量ＣＡ１上に埋込層Ｚ５を形成する。これにより、開口部１１４の底部においてスパッタ層１１６の段切れが発生する場合においても、開口部１１４の底面における容量電極ＣＤ１１の導電性を確保することが可能となるとともに、容量ＣＡ１を保護することができる。
　＜２１．第２１の実施の形態＞
　上述の第１８の実施の形態では、スパッタ層、無電解めっき層および電解めっき層が順次積層された金属積層部を開口部の底面上に容量を設け、開口部の上部を覆うように容量上に絶縁層を形成した。この第２１の実施の形態では、スパッタ層、無電解めっき層および電解めっき層が開口部内で順次積層された金属積層部上に容量を設け、貫通電極を第１容量電極と兼用する。
　図３９は、第２１の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図３０の容量電極ＣＤ１１が除去されている。このとき、容量電極ＣＤ１１は、貫通電極ＴＶ１にて代用することができる。この電子デバイスのそれ以外の構成は、図３０の電子デバイスの構成と同様である。
　容量ＣＡ３は、貫通電極ＴＶ１、容量電極ＣＤ１２および誘電体層ＥＤ１を備える。貫通電極ＴＶ１および容量電極ＣＤ１２は、誘電体層ＥＤ１を介して対向配置される。容量ＣＡ３は、開口部１１４内に位置する。このとき、容量ＣＡ３は、開口部１１４の底面上から開口部１１４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。
　誘電体層ＥＤ１は、貫通電極ＴＶ１上に形成され、容量電極ＣＤ１２は、誘電体層ＥＤ１上に形成される。容量ＣＡ３上には、開口部１１４を覆うようにして絶縁層Ｚ１が形成される。
　半導体基板１１１の裏面上において、貫通電極ＴＶ１の一部は、誘電体層ＥＤ１、容量電極ＣＤ１２および絶縁層Ｚ１から露出される。そして、絶縁層Ｚ１を介して外部電極Ｄ１が貫通電極ＴＶ１に接続される。また、半導体基板１１１の裏面上において、容量電極ＣＤ１２の一部は、絶縁層Ｚ１から露出される。そして、絶縁層Ｚ１を介して外部電極Ｄ２が容量電極ＣＤ１２に接続される。
　図４０は、第２１の実施の形態に係る電子デバイスの構成のその他の例を示す断面図である。
　同図において、この電子デバイスは、図３１の容量電極ＣＤ２１が除去されている。このとき、容量電極ＣＤ２１は、貫通電極ＴＶ２にて代用することができる。この電子デバイスのそれ以外の構成は、図３１の電子デバイスの構成と同様である。
　容量ＣＡ４は、貫通電極ＴＶ２、容量電極ＣＤ２２および誘電体層ＥＤ２を備える。貫通電極ＴＶ２および容量電極ＣＤ２２は、誘電体層ＥＤ２を介して対向配置される。容量ＣＡ４は、開口部１２４内に位置する。このとき、容量ＣＡ４は、開口部１２４の底面上から開口部１２４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。
　誘電体層ＥＤ２は、貫通電極ＴＶ２上に形成され、容量電極ＣＤ２２は、誘電体層ＥＤ２上に形成される。容量ＣＡ４上には、開口部１２４を覆うようにして絶縁層Ｚ２が形成される。
　半導体基板１１１の裏面上において、貫通電極ＴＶ２の一部は、誘電体層ＥＤ２、容量電極ＣＤ２２および絶縁層Ｚ２から露出される。そして、絶縁層Ｚ２を介して外部電極Ｄ１が貫通電極ＴＶ２に接続される。また、半導体基板１１１の裏面上において、容量電極ＣＤ２２の一部は、絶縁層Ｚ２から露出される。そして、絶縁層Ｚ２を介して外部電極Ｄ２が容量電極ＣＤ２２に接続される。
　このように、上述の第２１の実施の形態では、例えば、スパッタ層１１６、無電解めっき層１１８および電解めっき層１１９が開口部１１４内で順次積層された金属積層部ＭＴ１上に容量ＣＡ３を設け、貫通電極ＴＶ１を容量下部電極と兼用する。これにより、開口部１１４の底部においてスパッタ層１１６の段切れが発生する場合においても、容量ＣＡ３の構成の複雑化を抑制しつつ、オープン不良を低減することができる。
　なお、上述の第１８から第２１の実施の形態では、図１の貫通電極ＴＶ１または図２の貫通電極ＴＶ２上に容量を形成した例を示した。これ以外にも、図３の貫通電極ＴＶ３、図４の貫通電極ＴＶ４、図８の貫通電極ＴＶ５、図９の貫通電極ＴＶ６、図１０の貫通電極ＴＶ７、図１１の貫通電極ＴＶ８、図１２の貫通電極ＴＶ９、図１３の貫通電極ＴＶ１０または図１４の貫通電極ＴＶ１１上に容量を形成してもよい。また、図１８から図２８の電子デバイスに設けられた貫通電極上に容量を形成してもよい。
　＜２２．第２２の実施の形態＞
　上述の第１の実施の形態の一例では、開口部１２４の底面上のスパッタ層１２６上に無電解めっき層１２８を選択的に形成した後、電解めっき層１２９を形成した。この第２２の実施の形態では、開口部１２４の底面の裾引き部に感光性絶縁膜を埋め込んだ後、スパッタ層１１６、無電解めっき層１１８および電解めっき層１１９を開口部１２４の底面に順次形成する。
　図４１は、第２２の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図２の貫通電極ＴＶ２に代えて、貫通電極ＴＶ２２を備える。また、この電子デバイスは、図２の電子デバイスに感光性絶縁膜２２０１が追加されている。この電子デバイスのそれ以外の構成は、図２の電子デバイスの構成と同様である。
　開口部１２４の底部には、ノッチングに起因して裾引き部２２００が形成される。裾引き部２２００は、開口部１２４の底部に向かって広がるように形成される。
　感光性絶縁膜２２０１は、ポジ型感光性を有する。感光性絶縁膜２２０１の材料は、無機材料を用いることができる。このとき、無機材料に感光性を持たせるために、無機材料に感光剤を混入させてもよい。感光性絶縁膜２２０１は、絶縁層１２５を介して開口部１２４の裾引き部２２００に埋め込まれる。このとき、感光性絶縁膜２２０１は、開口部１２４の側面を深さ方向に平坦化することができる。
　貫通電極ＴＶ２２は、図１の貫通電極ＴＶ１と同様に構成することができる。このとき、貫通電極ＴＶ２２は、スパッタ層１１６、無電解めっき層１１８および電解めっき層１１９が開口部１２４の底面に順次形成される。
　図４２は、第２２の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。
　図４２におけるａにおいて、図５におけるｃの工程後、塗布などの方法にて感光性無機溶媒を絶縁層１２５上に塗布する。このとき、感光性無機溶媒は開口部１２４内に埋め込むことができる。そして、感光性無機溶媒のベーキングに基づいて感光性無機溶媒から溶媒を蒸発させ、感光性絶縁膜２２０１を絶縁層１２５上に形成する。
　次に図４２におけるｂに示すように、感光性絶縁膜２２０１の露光に基づいて、感光性絶縁膜２２０１の露光領域に溶解性を持たせる。このとき、開口部１２４の深さ方向に感光性絶縁膜２２０１を露光することができ、感光性絶縁膜２２０１の垂直方向に溶解性を持たせることができる。そして、露光後の感光性絶縁膜２２０１の現像に基づいて、感光性絶縁膜２２０１の露光領域を除去する。このとき、感光性絶縁膜２２０１は、絶縁層１２５を介して開口部１２４の裾引き部２２００に埋め込まれる。
　次に図４２におけるｃに示すように、スパッタにて開口部１２４の底面上、感光性絶縁膜２２０１の側面上および半導体基板１１１の裏面上にスパッタ層１１６を形成する。その後、図６におけるｃ以降の工程を実施する。
　このように、上述の第２２の実施の形態では、開口部１２４の底面の裾引き部２２００に感光性絶縁膜２２０１を埋め込んだ後、スパッタ層１１６、無電解めっき層１１８および電解めっき層１１９を開口部１２４の底面に順次形成する。これにより、開口部１２４の底部にノッチングが発生する場合においても、開口部１２４の底面における貫通電極ＴＶ２２の導電性を確保することができ、貫通電極ＴＶ２２の微細化に対応しつつ、オープン不良を低減することができる。
　＜２３．第２３の実施の形態＞
　上述の第１の実施の形態の一例では、開口部１２４の底面上のスパッタ層１２６上に無電解めっき層１２８を選択的に形成した後、電解めっき層１２９を形成した。この第２３の実施の形態では、電界めっきに用いるシード層下に形成されるバリアメタル層をＡＬＤ膜を含んで構成する。
　図４３は、第２３の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図２の貫通電極ＴＶ２に代えて、貫通電極ＴＶ２３を備える。この電子デバイスのそれ以外の構成は、図２の電子デバイスの構成と同様である。
　貫通電極ＴＶ２３は、図２のスパッタ層１２６に代えて、バリアメタル層１２６Ａおよびシード層１２６Ｂを備える。貫通電極ＴＶ２３のそれ以外の構成は、図２の貫通電極ＴＶ２の構成と同様である。
　バリアメタル層１２６Ａは、開口部１２４の底面上に形成するとともに、絶縁層１２５を介して開口部１２４の側面上および半導体基板１１１の裏面上にかけて形成することができる。開口部１２４の底面上のバリアメタル層１２６Ａは、開口部１２４の側面上のバリアメタル層１２６Ａと分離してもよい。バリアメタル層１２６Ａの材料は、例えば、Ｔｉ（チタン）を用いることができる。このとき、バリアメタル層１２６Ａは、ＡＬＤ膜を含んで構成することができる。このとき、バリアメタル層１２６Ａは、ＡＬＤ膜のみで構成してもよいし、ＡＬＤ膜およびスパッタ膜で構成してもよい。
　シード層１２６Ｂは、バリアメタル層１２６Ａに形成することができる。シード層１２６Ｂは、電解めっき層１２９の形成に用いることができる。開口部１２４の底面上のシード層１２６Ｂは、開口部１２４の側面上のシード層１２６Ｂと分離してもよい。シード層１２６Ｂの材料は、例えば、Ｃｕを用いることができる。開口部１２４の底面上において、シード層１２６Ｂ上には、無電解めっき層１２８が形成される。無電解めっき層１２８上および開口部１２４の側面のシード層１２６Ｂ上には、電解めっき層１２９が形成される。
　このように、上述の第２３の実施の形態では、電界めっきに用いるシード層１２６Ｂ下に形成されるバリアメタル層１２６ＡをＡＬＤ膜を含んで構成する。これにより、開口部１２４の底部にノッチングが発生する場合においても、開口部１２４の底面におけるバリアメタル層１２６Ａのカバレッジを向上させることができ、貫通電極ＴＶ２３の微細化に対応しつつ、オープン不良を低減することができる。
　＜２４．第２４の実施の形態＞
　上述の第１の実施の形態の一例では、開口部１２４の底面上のスパッタ層１２６上に無電解めっき層１２８を選択的に形成した後、電解めっき層１２９を形成した。この第２４の実施の形態では、開口部１２４の底面上のスパッタ層１２６上に無電解めっき層を選択的に形成した後、無電解めっき層の周囲の絶縁層を除去して無電解めっきを追加してから、電解めっき層を形成する。
　図４４は、第２４の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図２の貫通電極ＴＶ２に代えて、貫通電極ＴＶ２４を備える。この電子デバイスのそれ以外の構成は、図２の電子デバイスの構成と同様である。
　貫通電極ＴＶ２４は、図２の無電解めっき層１２８および電解めっき層１２９に代えて、無電解めっき層１２８Ａ、１２８Ｂおよび電解めっき層２４２９を備える。貫通電極ＴＶ２４のそれ以外の構成は、図２の貫通電極ＴＶ２の構成と同様である。
　無電解めっき層１２８Ａは、開口部１２４の底面上においてスパッタ層１２６上に形成される。ここで、無電解めっき層１２８Ａは、開口部１２４内において盛り上がるように形成されてもよい。このとき、無電解めっき層１２８Ａの外周面は、スパッタ層１２６から離間させることができる。
　無電解めっき層１２８Ａ上には、無電解めっき層１２８Ｂが形成される。ここで、無電解めっき層１２８Ｂは、無電解めっき層１２８Ａの外周面を覆うことができる。このとき、無電解めっき層１２８Ｂは、無電解めっき層１２８Ａとスパッタ層１１６との間の隙間に侵入するとともに、スパッタ層１２６の側面から上面にかけて形成することができる。
　無電解めっき層１２８Ｂ上には、電解めっき層２４２９が形成される。このとき、電解めっき層２４２９は、無電解めっき層１２８Ａ上および無電解めっき層１２８Ａの側面から上面にかけて形成することができる。
　図４５は、第２４の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。
　図４５におけるａにおいて、図７におけるａの工程後、無電解メッキに基づいて、開口部１２４の底面上のスパッタ層１２６上に無電解めっき層１２８Ａを選択的に形成する。
　次に、図４５におけるｂに示すように、プラズマエッチングなどの方法にてスパッタ層１２６上の絶縁層１２７を除去する。このとき、スパッタ層１２６と無電解めっき層１２８Ａの外周面との間に隙間を形成することができる。
　次に、図４５におけるｃに示すように、無電解めっき層１２８Ａ上に無電解めっき層１２８Ｂを形成する。このとき、スパッタ層１２６と無電解めっき層１２８Ａの外周面との間に隙間を無電解めっき層１２８Ｂで埋め込むことができる。そして、図４４に示すように、スパッタ層１２６をシード層とした電解メッキに基づいて、無電解めっき層１２８Ｂ上に電解めっき層２４２９を形成する。
　このように、上述の第２４の実施の形態では、開口部１２４の底面上のスパッタ層１２６上に無電解めっき層１２８Ａを選択的に形成した後、無電解めっき層１２８Ａの周囲の絶縁層１２７を除去して無電解めっき層１２８Ｂを形成してから、電解めっき層２４２９を形成する。これにより、開口部１２４の底部にノッチングが発生する場合においても、電解めっき層２４２９の成膜効率を向上させつつ、開口部１２４の底面における貫通電極ＴＶ２２の導電性を確保することが可能となる。
　＜２５．第２５の実施の形態＞
　上述の第１の実施の形態の一例では、開口部１２４の底面上のスパッタ層１２６上に無電解めっき層１２８を選択的に形成した後、電解めっき層１２９を形成した。この第２５の実施の形態では、深さ方向の位置が互いに異なる複数の裾引き部が形成された開口部の底面上にスパッタ層、無電解めっき層および電解めっき層を順次積層する。
　図４６は、第２５の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図２の貫通電極ＴＶ２に代えて、貫通電極ＴＶ２５を備える。この電子デバイスのそれ以外の構成は、図２の電子デバイスの構成と同様である。
　半導体基板１１１には、開口部２５２４が形成される。開口部２５２４は、半導体基板１１１を貫通し、配線層１１２に達することができる。開口部２５２４は、深さ方向の位置が互いに異なる裾引き部２５０１、２５０２が形成される。裾引き部２５０１は、開口部２５２４の底面に位置し、裾引き部２５０２は、開口部２５２４の中間部に位置することができる。このとき、開口部２５２４の内周面には、裾引き部２５０２に対応した段差が形成される。開口部２５２４の内面上には、絶縁層２５２５が形成される。貫通電極ＴＶ２５は、絶縁層２５２５を介し開口部２５２４の内面に沿って形成することができる。
　スパッタ層２５２６は、開口部２５２４の底面上に形成するとともに、絶縁層２５２５を介して開口部２５２４の側面上および半導体基板１１１の裏面上にかけて形成することができる。開口部２５２４の底面上において、スパッタ層２５２６上には、無電解めっき層２５２８が形成される。
　無電解めっき層２５２８上には、電解めっき層２５２９が形成される。このとき、電解めっき層２５２９は、無電解めっき層２５２８上から、スパッタ層２５２６を介して開口部２５２４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。絶縁層２５２５、スパッタ層２５２６および無電解めっき層２５２８には、開口部２５２４の段差を反映される。
　図４７および図４８は、第２５の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。
　図４７におけるａにおいて、リソグラフィー技術に基づいて、半導体基板１１１上にレジストパターンＲＳ１を形成する。レジストパターンＲＳ１には、開口部ＫＡ３が設けられる。開口部ＫＡ３は、開口部２５２４の位置に配置される。
　次に、図４７におけるｂに示すように、レジストパターンＲＳ１をエッチングマスクとした異方性エッチングに基づいて、半導体基板１１１に開口部２５２４´を形成する。開口部２５２４´の深さは、開口部２５２４の深さよりも浅くすることができる。ここで、開口部２５２４´の底面には、ノッチングに基づいて裾引き部２５０２が形成される。このとき、開口部２５２４´の深さを開口部２５２４の深さよりも浅くすることにより、開口部２５２４´の深さを開口部２５２４の深さと等しくした場合に比べて、裾引き部２５０２を小さくすることができる。
　次に、図４７におけるｃに示すように、アッシングなどの方法にてレジストパターンＲＳ１を除去する。そして、リソグラフィー技術に基づいて、開口部２５２４´の側面が覆われるように半導体基板１１１上にレジストパターンＲＳ２を形成する。開口部２５２４´の底では、レジストパターンＲＳ２を除去することができる。
　次に、図４８におけるａに示すように、レジストパターンＲＳ２をエッチングマスクとした異方性エッチングに基づいて、半導体基板１１１に開口部２５２４を形成する。ここで、開口部２５２４の底面には、ノッチングに基づいて裾引き部２５０１が形成される。このとき、開口部２５２４´を介して開口部２５２４を形成することにより、開口部２５２４´を介在させることなく図２の開口部１２４を形成した場合に比べて、裾引き部２５０１を小さくすることができる。
　次に、図４８におけるｂに示すように、アッシングなどの方法にてレジストパターンＲＳ２を除去する。そして、図５におけるｃ以降の工程を実施することにより、貫通電極ＴＶ２５を形成する。
　このように、上述の第２５の実施の形態では、深さ方向の位置が互いに異なる複数の裾引き部２５０１、２５０２が形成された開口部２５２４の底面上にスパッタ層２５２６、無電解めっき層２５２８および電解めっき層２５２９を順次積層する。これにより、開口部２５２４の深さが深い場合においても、ノッチング形状の増大を抑制することができ、貫通電極ＴＶ２５の微細化に対応しつつ、オープン不良を低減することができる。
　＜２６．第２６の実施の形態＞
　上述の第１の実施の形態の一例では、開口部１２４の底面上のスパッタ層１２６上に無電解めっき層１２８を選択的に形成した後、電解めっき層１２９を形成した。この第２６の実施の形態では、開口部の周囲を囲むようにして開口部の深さ方向の中間位置にＳＩＭＯＸ層を基板全体に設けるとともに、スパッタ層、無電解めっき層および電解めっき層を開口部の底面上に順次積層する。
　図４９は、第２６の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図２の貫通電極ＴＶ２に代えて、貫通電極ＴＶ２６を備える。この電子デバイスのそれ以外の構成は、図２の電子デバイスの構成と同様である。
　半導体基板１１１には、ＳＩＭＯＸ層２６１１が形成される。ＳＩＭＯＸ層２６１１は、半導体基板１１１の深さ方向の中央に配置することができる。半導体基板１１１には、開口部２６２４が形成される。開口部２６２４は、半導体基板１１１およびＳＩＭＯＸ層２６１１を貫通し、配線層１１２に達することができる。開口部２６２４は、深さ方向の位置が互いに異なる裾引き部２６０１、２６０２が形成される。裾引き部２６０１は、開口部２６２４の底面に位置し、裾引き部２６０２は、ＳＩＭＯＸ層２６１１上に位置することができる。開口部２６２４の内面上には、絶縁層２６２５が形成される。貫通電極ＴＶ２６は、絶縁層２６２５を介し開口部２６２４の内面に沿って形成することができる。
　スパッタ層２６２６は、開口部２６２４の底面上に形成するとともに、絶縁層２６２５を介して開口部２６２４の側面上および半導体基板１１１の裏面上にかけて形成することができる。開口部２６２４の底面上において、スパッタ層２６２６上には、無電解めっき層２６２８が形成される。
　無電解めっき層２６２８上には、電解めっき層２６２９が形成される。このとき、電解めっき層２６２９は、無電解めっき層２６２８上から、スパッタ層２６２６を介して開口部２６２４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。
　図５０および図５１は、第２６の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。
　図５０におけるａにおいて、半導体基板１１１上には、配線層１１２が形成される。
　図５０におけるｂに示すように、半導体基板１１１に酸素をイオン注入した後、半導体基板１１１を熱処理することにより、半導体基板１１１にＳＩＭＯＸ層２６１１を形成する。
　図５０におけるｃに示すように、リソグラフィー技術に基づいて、半導体基板１１１上にレジストパターンＲＳ４を形成する。レジストパターンＲＳ４には、開口部ＫＡ６が設けられる。開口部ＫＡ６は、開口部２６２４の位置に配置される。
　次に、図５１におけるａに示すように、レジストパターンＲＳ４をエッチングマスクとした異方性エッチングに基づいて、半導体基板１１１に開口部２６２４´を形成する。開口部２６２４´の深さは、ＳＩＭＯＸ層２６１１の深さ方向の位置に設定することができる。ここで、開口部２６２４´の底面には、ノッチングに基づいて裾引き部２６０２が形成される。このとき、開口部２６２４´の深さをＳＩＭＯＸ層２６１１の深さ方向の位置に設定することにより、開口部２６２４´の深さを開口部２６２４の深さと等しくした場合に比べて、裾引き部２６０２を小さくすることができる。
　次に、図５１におけるｂに示すように、レジストパターンＲＳ４をエッチングマスクとした異方性エッチングに基づいて、開口部２６２４を形成する。ここで、開口部２６２４の底面には、ノッチングに基づいて裾引き部２６０１が形成される。このとき、開口部２６２４´を介して開口部２６２４を形成することにより、開口部２６２４´を介在させることなく図２の開口部１２４を形成した場合に比べて、裾引き部２６０１を小さくすることができる。
　次に、図５１におけるｃに示すように、アッシングなどの方法にてレジストパターンＲＳ４を除去する。そして、図５におけるｃ以降の工程を実施することにより、貫通電極ＴＶ２６を形成する。
　このように、上述の第２６の実施の形態では、開口部２６２４の周囲を囲むようにして開口部２６２４の深さ方向の中間位置にＳＩＭＯＸ層２６１１を半導体基板１１１全体に設けるとともに、スパッタ層２６２６、無電解めっき層２６２８および電解めっき層２６２９を開口部２６２４の底面上に順次積層する。これにより、開口部２６２４の深さが深い場合においても、ノッチング形状の増大を抑制することができ、貫通電極ＴＶ２６の微細化に対応しつつ、オープン不良を低減することができる。
　＜２７．第２７の実施の形態＞
　上述の第２６の実施の形態では、開口部２６２４の周囲を囲むようにして開口部２６２４の深さ方向の中間位置にＳＩＭＯＸ層２６１１を半導体基板１１１全体に設けた。この第２７の実施の形態では、開口部２６２４の周囲を囲むようにして開口部２６２４の深さ方向の中間位置にＳＩＭＯＸ層を半導体基板１１１の一部に設ける。
　図５２は、第２７の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図４９の貫通電極ＴＶ２６に代えて、貫通電極ＴＶ２７を備える。この電子デバイスのそれ以外の構成は、図４９の電子デバイスの構成と同様である。
　貫通電極ＴＶ２７は、図４９の貫通電極ＴＶ２６と同様に構成することができる。ただし、半導体基板１１１には、開口部２６２４の周囲を囲むようにして開口部２６２４の深さ方向の中間位置にＳＩＭＯＸ層２７１１が設けられる。ＳＩＭＯＸ層２７１１は、開口部２６２４の周囲にのみ配置することができる。
　図５３および図５４は、第２７の実施の形態に係る電子デバイスの製造方法の一例を示す断面図である。
　図５３におけるａにおいて、リソグラフィー技術に基づいて、半導体基板１１１上にレジストパターンＲＳ５を形成する。レジストパターンＲＳ５には、開口部ＫＡ７が設けられる。開口部ＫＡ７は、ＳＩＭＯＸ層２７１１と重なる位置に配置される。
　次に、図５３におけるｂに示すように、レジストパターンＲＳ５をマスクとしたイオン注入に基づいて、半導体基板１１１にＳＩＭＯＸ層２７１１を形成する。
　次に、図５３におけるｃに示すように、リソグラフィー技術に基づいて、半導体基板１１１上にレジストパターンＲＳ４を形成する。レジストパターンＲＳ４には、開口部ＫＡ６が設けられる。開口部ＫＡ６は、開口部２６２４の位置に配置される。
　次に、図５４に示すように、図５１の工程と同様の工程を実施した後、図５におけるｃ以降の工程を実施することにより、貫通電極ＴＶ２７を形成する。
　このように、上述の第２７の実施の形態では、開口部２６２４の周囲を囲むようにして開口部２６２４の深さ方向の中間位置にＳＩＭＯＸ層２７１１を半導体基板１１１の一部に設ける。これにより、開口部２６２４の深さが深い場合においても、ノッチング形状の増大を抑制することができ、貫通電極ＴＶ２７の微細化に対応しつつ、オープン不良を低減することができる。
　なお、上述の第２２から第２７の実施の形態の貫通電極ＴＶ２２からＴＶ２７上に、上述の第１８から第２１の実施の形態のいずれかの容量を形成してもよい。また、上述の第２２から第２７の実施の形態の貫通電極ＴＶ２２からＴＶ２７は、上述の第７から第１７の実施の形態のチップに適用してもよい。
　＜２８．第２８の実施の形態＞
　上述の第１の実施の形態では、スパッタ層１１６、無電解めっき層１１８および電解めっき層１１９が積層された金属積層部ＭＴ１を開口部１１４内に設けた。この第２８の実施の形態では、無電解めっき層、スパッタ層および電解めっき層が積層された金属積層部を開口部内に設け、開口部下に設けられた配線層に無電解めっき層を埋め込むとともに、無電解めっき層下に配線を配置しない構造とする。
　図５５は、第２８の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図８の貫通電極ＴＶ５および配線層１１２に代えて、貫通電極ＴＶ２８および配線層２８１２を備える。この電子デバイスのそれ以外の構成は、図８の電子デバイスの構成と同様である。
　配線層２８１２は、半導体基板１１１上に形成される。配線層２８１２には、絶縁層に埋め込まれた配線２８１３が形成される。配線層２８１２上には、絶縁層２８１４、２８１５が順次積層される。絶縁層２８１４は、ＰＭＤ（Pre-Metal Dielectric）でもよい。絶縁層２８１５は、ＳＴＩ（Shallow Trench Isolation）でもよい。絶縁層２８１４、２８１５の材料は、酸化膜でもよいし、窒化膜でもよい。
　また、配線層２８１２は、凹部ＫＡを備える。凹部ＫＡは、絶縁層２８１４、２８１５を介して開口部１１４に接続される。このとき、配線２８１３は、凹部ＫＡの側面に露出することができる。また、配線２８１３は、凹部ＫＡの底面に露出しないようにすることができる。また、凹部ＫＡの周囲には、ガードリングＧＲが形成される。ガードリングＧＲは、凹部ＫＡの周囲を囲むことができる。ガードリングＧＲの平面形状は、リング状でもよいし、矩形状でもよい。
　開口部１１４の内面上には、絶縁層１１５が形成される。絶縁層１１５は、開口部１１４の側面上から半導体基板１１１の裏面上にかけて連続的に形成してもよい。このとき、絶縁層１１５は、絶縁層２８１５を介して絶縁層２８１４に接触させてもよい。
　貫通電極ＴＶ２８は、半導体基板１１１を貫通し、配線層２８１２に接続される。貫通電極ＴＶ２８は、金属積層部ＭＴ２８を備える。金属積層部ＭＴ２８は、貫通電極ＴＶ２８の先端部に配置される。貫通電極ＴＶ２８の先端部は、開口部１１４の底に位置することができる。金属積層部ＭＴ２８は、無電解めっき層２８１８、スパッタ層１１６および電解めっき層２８１９の積層構造を用いることができる。金属積層部ＭＴ２８は、無電解めっき層２８１８とスパッタ層１１６との間にバリアメタル層１２０を備えてもよい。
　無電解めっき層２８１８は、凹部ＫＡ内に埋め込まれる。このとき、無電解めっき層２８１８は、ガードリングＧＲと導通することができる。無電解めっき層２８１８上には、バリアメタル層１２０、スパッタ層１１６および電解めっき層２８１９が順次積層される。
　バリアメタル層１２０は、無電解めっき層２８１８上から絶縁層１１５の側面を介してその上面にかけて連続的に形成してもよい。スパッタ層１１６は、バリアメタル層１２０の底面上からその側面を介して上面にかけて連続的に形成してもよい。電解めっき層２８１９は、スパッタ層１１６の底面上からその側面を介して上面にかけて連続的に形成してもよい。なお、バリアメタル層１２０の一部は、凹部ＫＡ内に位置してもよいし、バリアメタル層１２０およびスパッタ層１１６の一部は、凹部ＫＡ内に位置してもよいし、バリアメタル層１２０、スパッタ層１１６および電解めっき層２８１９の一部は、凹部ＫＡ内に位置してもよい。
　図５６から図６１は、第２８の実施の形態に係る電子デバイスの製造方法の一例を示す図である。なお、図５６におけるａから図６１におけるａは、第２８の実施の形態に係る電子デバイスの製造方法の一例を示す断面図、図５６におけるｂから図６１におけるｂは、第２８の実施の形態に係る電子デバイスの製造方法の一例を示す平面図である。また、図５６におけるｂから図６１におけるｂでは、配線２８１３の平面形状を透視して示した。
　図５６において、半導体基板１１１に絶縁層２８１５を埋め込む。このとき、絶縁層２８１５は、半導体基板１１１の凹部ＫＡの形成位置の周囲に配置することができる。そして、ＣＶＤなどの方法にて半導体基板１１１および絶縁層２８１５上に絶縁層２８１４を形成する。次に、絶縁層２８１４上に配線層２８１２を形成する。配線層２８１２には、ガードリングＧＲを含む配線２８１３が形成される。
　次に、図５７に示すように、半導体基板１１１の裏面側から選択的にエッチングすることにより、半導体基板１１１に開口部１１４を形成する。半導体基板１１１のエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングを用いることができる。
　次に、図５８に示すように、ＣＶＤなどの方法にて半導体基板１１１および絶縁層２８１５上に絶縁層２８１４を形成する。このとき、半導体基板１１１の裏面は、絶縁層１１５で覆うことができる。
　次に、図５９に示すように、開口部１１４を介して絶縁層２８１４および配線層２８１２を選択的にエッチングすることにより、配線層２８１２に凹部ＫＡを形成する。絶縁層２８１４および配線層２８１２のエッチングは、例えば、ＲＩＥなどの異方性エッチングを用いることができる。このとき、凹部ＫＡは、開口部１１４に対して自己整合的に配置することができる。また、凹部ＫＡの側面の位置で配線２８１３の一部を露出させることができる。
　次に、図６０に示すように、無電解めっきに基づいて無電解めっき層２８１８を凹部ＫＡ内に形成する。
　次に、図６１に示すように、スパッタにて無電解めっき層２８１８上にバリアメタル層１２０およびスパッタ層１１６を形成する。そして、スパッタ層１１６をシード層とした電解めっきに基づいて、スパッタ層１１６上に電解めっき層２８１９を形成する。
　このように、上述の第２８の実施の形態では、無電解めっき層２８１８、スパッタ層１１６および電解めっき層２８１９が積層された金属積層部ＭＴ２８を開口部１１４内に設ける。これにより、開口部１１４の底部においてスパッタ層１１６の段切れが発生する場合においても、開口部１１４の底面における貫通電極ＴＶ２８の導電性を確保することができ、貫通電極ＴＶ２８の微細化に対応しつつ、オープン不良を低減することができる。
　また、開口部１１４下に設けられた配線層２８１２に無電解めっき層２８１８を埋め込む。このとき、無電解めっき層２８１８下に配線は存在しない回路設計とすることができる。貫通電極ＴＶ２８は無電解めっき層２８１８を介して配線層２８１２との導電性を確保しつつ、開口部１１４下に配線２８１３が存在しないようにすることができる。このため、絶縁層１１５と、絶縁層２８１４と、配線層２８１２とをエッチングするとき発生するエッチング生成物が開口部１１４の底面および側面に残存するのを防止することができ、歩留まりおよび信頼性を向上させることができる。
　＜２９．第２９の実施の形態＞
　上述の第２８の実施の形態では、開口部１１４下に設けられた配線層２８１２に無電解めっき層２８１８を埋め込むとともに、無電解めっき層２８１８下に接触する配線２８１３は配置しない構造とした。この第２９の実施の形態では、開口部１１４下に設けられた配線層２８１２に無電解めっき層２８１８を埋め込むとともに、無電解めっき層２８１８下に配線２８１３を存在させる。
　図６２は、第２９の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図５５の配線層２８１２に代えて、配線層２９１２を備える。この電子デバイスのそれ以外の構成は、図５５の電子デバイスの構成と同様である。
　配線層２９１２は、半導体基板１１１上に形成される。配線層２９１２には、絶縁層に埋め込まれた配線２９１３が形成される。配線層２９１２と半導体基板１１１の間には、絶縁層２８１４、２８１５が成膜および形成されている。
　また、配線層２９１２は、凹部ＫＡを備える。凹部ＫＡは、絶縁層２８１４、２８１５を介して開口部１１４に接続される。このとき、配線２９１３は、凹部ＫＡの底面から露出することができる。
　貫通電極ＴＶ２８は、半導体基板１１１を貫通し、配線層２９１２に接続される。このとき、無電解めっき層２８１８の底面は配線２９１３に接触させることができる。
　図６３から図６８は、第２９の実施の形態に係る電子デバイスの製造方法の一例を示す図である。なお、図６３におけるａから図６８におけるａは、第２９の実施の形態に係る電子デバイスの製造方法の一例を示す断面図、図６３におけるｂから図６８におけるｂは、第２９の実施の形態に係る電子デバイスの製造方法の一例を示す平面図である。また、図６３におけるｂから図６８におけるｂでは、配線２８１３の平面形状を透視して示した。
　図６３から図６８において、第２９の実施の形態に係る電子デバイスの製造方法は、上述の第２８の実施の形態の配線層２８１２が配線層２９１２に変更された点以外は、図５６から図６１の工程と同様である。ただし、図６６の工程では、開口部１１４を介して絶縁層２８１４および配線層２９１２を選択的にエッチングすることにより、配線層２９１２に凹部ＫＡが形成される。このとき、凹部ＫＡの底面の位置で配線２９１３の一部が露出される。また、図６７の工程では、無電解めっき層２８１８が凹部ＫＡに埋め込まれることにより、無電解めっき層２８１８の底面は配線２９１３に接触される。
　このように、上述の第２９の実施の形態では、開口部１１４下に設けられた配線層２９１２に無電解めっき層２８１８を埋め込むとともに、無電解めっき層２８１８下に配線２８１３を存在させる。これにより、貫通電極ＴＶ２８と配線層２９１２との接触抵抗を低下させつつ、貫通電極ＴＶ２８と配線層２９１２との導電性を確保することが可能となるため、ＥＭ(Electromigration)耐性を向上させることができる。
　＜３０．第３０の実施の形態＞
　上述の第２８の実施の形態では、開口部１１４下に設けられた配線層２８１２に無電解めっき層２８１８を埋め込むとともに、無電解めっき層２８１８下の配線２８１３を配置しない構造とした。この第３０の実施の形態では、深さ方向に広がった開口部１２４下に設けられた配線層２８１２に無電解めっき層２８１８を埋め込むとともに、無電解めっき層２８１８下に配線２８１３が存在しない構造とする。
　図６９は、第３０の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図５５の貫通電極ＴＶ２８および開口部１１４に代えて、貫通電極ＴＶ３０および開口部１２４を備える。この電子デバイスのそれ以外の構成は、図５５の電子デバイスの構成と同様である。
　貫通電極ＴＶ３０は、図５５のバリアメタル層１２０、スパッタ層１１６および電解めっき層２８１９に代えて、バリアメタル層３０３０、スパッタ層３０２６および電解めっき層３０２９を備える。貫通電極ＴＶ３０のそれ以外の構成は、図５５の貫通電極ＴＶ２８の構成と同様である。
　バリアメタル層３０３０、スパッタ層３０２６および電解めっき層３０２９は、無電解めっき層２８１８上に順次積層される。バリアメタル層３０３０、スパッタ層３０２６および電解めっき層３０２９は、開口部１２４の深さ方向の形状に沿って形成される。このとき、バリアメタル層３０３０、スパッタ層３０２６および電解めっき層３０２９は、開口部１２４の深さ方向に広がる形状を持つことができる。なお、バリアメタル層３０３０の一部は、凹部ＫＡ内に位置してもよいし、バリアメタル層３０３０およびスパッタ層３０２６の一部は、凹部ＫＡ内に位置してもよいし、バリアメタル層３０３０、スパッタ層３０２６および電解めっき層３０２９の一部は、凹部ＫＡ内に位置してもよい。
　このように、上述の第３０の実施の形態では、深さ方向に広がった開口部１２４下に設けられた配線層２８１２に無電解めっき層２８１８を埋め込むとともに、無電解めっき層２８１８下に配線２８１３を配置しない。これにより、絶縁層１２５と、絶縁層２８１４と、配線層２８１２とをエッチングするとき発生するエッチング生成物が開口部１２４の底面および側面に残存するのを防止しつつ、貫通電極ＴＶ３０と配線層２８１２との導電性を確保することができる。
　なお、上述の第３０の実施の形態では、貫通電極ＴＶ３０を配線層２８１２に接続する構成について示したが、貫通電極ＴＶ３０を配線層２９１２に接続してもよい。
　＜３１．第３１の実施の形態＞
　上述の第３０の実施の形態では、深さ方向に広がった開口部１２４下に設けられた配線層２８１２に無電解めっき層２８１８を埋め込むとともに、無電解めっき層２８１８下の配線２８１３は配置しない構造とした。この第３１の実施の形態では、電解めっき層が積層された無電解めっき層を開口部の底面に設け、半導体基板１１１に埋め込まれたビアを無電解めっき層下に形成するとともに、スパッタ膜でビアを構成する。
　図７０は、第３１の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、半導体基板１１１には、凹部３１１１が形成される。凹部３１１１内には、ビア３１１２または配線３１１２（以下簡略化のため、ビア３１１２とする）が埋め込まれる。このとき、凹部３１１１とビア３１１２との間に絶縁層３１１３を形成し、半導体基板１１１とビア３１１２とを絶縁することができる。ビア３１１２は、スパッタ膜で構成することができる。ビア３１１２の材料は、例えば、Ｃｕを用いることができる。
　半導体基板１１１上には、配線層１１２が形成される。ビア３１１２は、配線層１１２上に位置することができる。このとき、ビア３１１２は、配線層１１２上に突出させることができる。ビア３１１２は、配線１１３と導通をとることができる。
　また、半導体基板１１１には、開口部３１２４が形成される。開口部３１２４は、凹部３１１１下に配置することができる。開口部３１２４は、半導体基板１１１を貫通し、ビア３１１２に達することができる。開口部３１２４の形状は、底面に向かって広がってもよい。
　開口部３１２４の内面上には、絶縁層３１２５が形成される。絶縁層３１２５は、開口部３１２４の側面上から半導体基板１１１の裏面上にかけて連続的に形成してもよい。
　開口部３１２４内には、絶縁層３１２５を介して貫通電極ＴＶ３１が形成される。貫通電極ＴＶ３１は、ビア３１１２上に配置される。このとき、貫通電極ＴＶ３１は、ビア３１１２と導通をとることができる。貫通電極ＴＶ３１は、無電解めっき層３１２８、スパッタ層３１２６および電解めっき層３１２９を備える。
　無電解めっき層３１２８は、開口部３１２４内において、ビア３１１２上に形成される。このとき、無電解めっき層３１２８は、ビア３１１２と導通をとることができる。
　スパッタ層３１２６は、絶縁層３１２５を介して開口部３１２４の側面上および半導体基板１１１の裏面上に形成することができる。このスパッタ層３１２６は、電解めっき層３１２９を形成するためのシード層として用いることができる。
　無電解めっき層３１２８およびスパッタ層３１２６上には、電解めっき層３１２９が形成される。電解めっき層３１２９は、無電解めっき層３１２８上から、スパッタ層３１２６を介して開口部３１２４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。スパッタ層３１２６および電解めっき層３１２９は、開口部３１２４の深さ方向の形状に沿って形成される。このとき、スパッタ層３１２６および電解めっき層３１２９は、開口部２１２４の深さ方向に広がる形状を持つことができる。
　このように、上述の第３１の実施の形態では、電解めっき層３１２９が積層された無電解めっき層３１２８を開口部３１２４の底面に設け、半導体基板１１１に埋め込まれたビア３１１２を無電解めっき層３１２８下に形成するとともに、ビア３１１２をスパッタ膜で構成する。これにより、半導体基板１１１の厚さよりも貫通電極ＴＶ３１の深さを浅くすることができ、電解めっき層３１２９の埋め込み性を向上させることができる。このため、貫通電極ＴＶ３１の微細化に対応しつつ、オープン不良（段切れ）を低減することができる。
　＜３２．第３２の実施の形態＞
　上述の第３１の実施の形態では、電解めっき層３１２９が積層された無電解めっき層３１２８を開口部３１２４の底面に設け、半導体基板１１１に埋め込まれたビア３１１２を無電解めっき層３１２８下に形成するとともに、ビア３１１２をスパッタ膜で構成した。この第３２の実施の形態では、電解めっき層３１２９が積層された無電解めっき層３１２８を開口部３１２４の底面に設け、半導体基板１１１に埋め込まれたビア３１１２を無電解めっき層３１２８下に形成するとともに、めっき膜およびその上のスパッタ膜でビアを構成する。
　図７１は、第３２の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図７０のビア３１１２に代えて、ビア３２１２または配線３２１２（以降簡略化のため、ビア３２１２とする）を備える。この電子デバイスのそれ以外の構成は、図７０の電子デバイスの構成と同様である。
　ビア３２１２は、凹部３１１１内に埋め込まれる。凹部３１１１とビア３１１２との間には絶縁層３１１３が形成される。ビア３２１２は、めっき膜３２１２Ａおよびその上のスパッタ膜３２１２Ｂで構成することができる。めっき膜３２１２Ａおよびスパッタ膜３２１２Ｂの材料は、例えば、Ｃｕを用いることができる。ここで、めっき膜３２１２Ａおよびスパッタ膜３２１２Ｂでビア３１１２を構成することにより、スパッタ膜３２１２Ｂをシード層として使用しつつ、凹部３１１１内の埋め込み性を向上させることができる。
　また、ビア３２１２は、配線層１１２上に配置することができる。このとき、ビア３２１２は、配線層１１２上に突出させることができる。ビア３２１２は、配線１１３と導通をとることができる。
　このように、上述の第３２の実施の形態では、電解めっき層３１２９が積層された無電解めっき層３１２８を開口部３１２４の底面に設け、半導体基板１１１に埋め込まれたビア３２１２を無電解めっき層３１２８下に形成するとともに、めっき膜３２１２Ａおよびその上のスパッタ膜３２１２Ｂでビア３２１２を構成する。これにより、半導体基板１１１の厚さよりも貫通電極ＴＶ３１の深さを浅くすることができ、電解めっき層３１２９の埋め込み性を向上させることができる。このため、貫通電極ＴＶ３１の微細化に対応しつつ、オープン不良を低減することができる。
　＜３３．第３３の実施の形態＞
　上述の第３１の実施の形態では、電解めっき層３１２９が積層された無電解めっき層３１２８を開口部３１２４の底面に設け、半導体基板１１１に埋め込まれたビア３１１２を無電解めっき層３１２８下に形成するとともに、ビア３１１２をスパッタ膜で構成した。この第３３の実施の形態では、電解めっき層が積層された無電解めっき層を開口部の底面に設け、半導体基板に埋め込まれた配線を無電解めっき層下に形成する。
　図７２は、第３３の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、半導体基板１１１には、凹部３３１１が形成される。凹部３３１１内には、配線またはビア３３１２、３３１４（以降簡略化のため、配線３３１２、３３１４とする）が埋め込まれる。配線３３１４は、配線３３１２上に積層される。このとき、配線３３１４の幅は、配線３３１２の幅より小さくすることができる。また、凹部３３１１と配線３３１４との間に絶縁層３３１３を形成し、半導体基板１１１と配線３３１４とを絶縁することができる。配線３３１２は、ＣＶＤ膜で構成することができる。配線３３１４は、スパッタ膜で構成することができる。配線３３１２の材料は、例えば、Ｗを用いることができる。配線３３１４の材料は、例えば、Ｃｕを用いることができる。配線３３１２の材料は、Ｒｕを用いてもよい。配線３３１２の材料としてＲｕを用いることにより、配線３３１２の埋め込み性を向上させることが可能となるとともに、配線３３１２上にＣｕで構成された配線３３１４を積層することにより、導電性を改善することができる。配線３３１２、３３１４は、例えば、バックサイドＰＤＮ（Power Delivery Network）に用いてもよい。
　半導体基板１１１上には、配線層１１２が形成される。配線３３１２、３３１４は、配線層１１２上に配置することができる。このとき、配線３３１２、３３１４は、配線層１１２上に突出させることができる。配線３３１２、３３１４は、配線１１３と導通をとることができる。
　また、半導体基板１１１には、開口部３３２４が形成される。開口部３３２４は、凹部３３１１下に配置することができる。開口部３３２４は、半導体基板１１１を貫通し、配線３３１２、３３１４に達することができる。開口部３３２４の形状は、底面に向かって広がってもよい。
　開口部３３２４の内面上には、絶縁層３３２５が形成される。絶縁層３３２５は、開口部３３２４の側面上から半導体基板１１１の裏面上にかけて連続的に形成してもよい。
　開口部３３２４内には、絶縁層３３２５を介して貫通電極ＴＶ３３が形成される。貫通電極ＴＶ３３は、配線３３１２、３３１４上に配置される。このとき、貫通電極ＴＶ３３は、配線３３１２、３３１４と導通をとることができる。貫通電極ＴＶ３３は、無電解めっき層３３２８、スパッタ層３３２６および電解めっき層３３２９を備える。
　無電解めっき層３３２８は、開口部３３２４内において、配線３３１２、３３１４上に形成される。このとき、無電解めっき層３３２８は、配線３３１２、３３１４と導通をとることができる。
　スパッタ層３３２６は、絶縁層３３２５を介して開口部３３２４の側面上および半導体基板１１１の裏面上に形成することができる。このスパッタ層３３２６は、電解めっき層３３２９を形成するためのシード層として用いることができる。
　無電解めっき層３３２８およびスパッタ層３３２６上には、電解めっき層３３２９が形成される。電解めっき層３３２９は、無電解めっき層３３２８上から、スパッタ層３３２６を介して開口部３３２４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。スパッタ層３３２６および電解めっき層３３２９は、開口部３３２４の深さ方向の形状に沿って形成される。このとき、スパッタ層３３２６および電解めっき層３３２９は、開口部２１２４の深さ方向に広がる形状を持つことができる。
　このように、上述の第３３の実施の形態では、電解めっき層３３２９が積層された無電解めっき層３３２８を開口部３３２４の底面に設け、半導体基板１１１に埋め込まれた配線３３１２、３３１４を無電解めっき層３３２８下に形成する。これにより、半導体基板１１１の厚さよりも貫通電極ＴＶ３３の深さを浅くすることができ、電解めっき層３３２９の埋め込み性を向上させることが可能となるとともに、配線層１１２の平面サイズの増大を伴うことなく、配線抵抗を低減することができる。このため、貫通電極ＴＶ３３の微細化に対応しつつ、オープン不良を低減することが可能となるとともに、電子デバイスの動作時の電位を安定化することができる。
　＜３４．第３４の実施の形態＞
　上述の第２９の実施の形態では、開口部１１４下に設けられた配線層２８１２に無電解めっき層２８１８を埋め込むとともに、無電解めっき層２８１８下の配線２８１３を配置しない構造とした。この第３４の実施の形態では、開口部１１４下に設けられた配線層２８１２に無電解めっき層２８１８を埋め込むとともに、無電解めっき層２８１８を開口部１１４内に突出させ、無電解めっき層２８１８下に接触する配線２８１３を除去する。
　図７３は、第３４の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図５５の貫通電極ＴＶ２８に代えて、貫通電極ＴＶ３４を備える。この電子デバイスのそれ以外の構成は、図５５の電子デバイスの構成と同様である。
　貫通電極ＴＶ３４は、無電解めっき層３４１８、バリアメタル層３４２０、スパッタ層３４１６および電解めっき層３４１９を備える。
　無電解めっき層３４１８は、凹部ＫＡ内に埋め込まれる。このとき、無電解めっき層３４１８は、ガードリングＧＲと導通することができる。無電解めっき層３４１８は、開口部１１４内に突出する。無電解めっき層３４１８の下面は、半導体基板１１１の表面より下方に位置することができる。なお、半導体基板１１１の表面は、半導体基板１１１と絶縁層２８１５との境界面である。無電解めっき層３４１８の下面は、配線層２８１２の下面より下方に位置することができる。なお、配線層２８１２の下面は、配線層２８１と絶縁層２８１４との境界面である。
　バリアメタル層３４２０は、無電解めっき層３４１８上に積層される。このとき、バリアメタル層３４２０は、無電解めっき層３４１８上から絶縁層１１５の側面を介して絶縁層１１５の上面にかけて連続的に形成してもよい。
　スパッタ層３４１６は、バリアメタル層３４２０上に積層される。このとき、スパッタ層３４１６は、無電解めっき層３４１８上からバリアメタル層３４２０を介して開口部１１４の側面上および半導体基板１１１の裏面上に形成することができる。
　電解めっき層３４１９は、スパッタ層３４１６上に形成される。電解めっき層３４１９は、無電解めっき層３４１８上からスパッタ層３４１６を介して開口部１１４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。
　このように、上述の第３４の実施の形態では、開口部１１４下に設けられた配線層２８１２に無電解めっき層３４１８を埋め込むとともに、無電解めっき層３４１８を開口部１１４内に突出させ、無電解めっき層３４１８下に接触する配線２８１３を配置しない構造とする。これにより、半導体基板１１１の厚さよりも貫通電極ＴＶ３４の深さを浅くすることができ、電解めっき層３４１９の埋め込み性を向上させることができる。このため、貫通電極ＴＶ３４の微細化に対応しつつ、オープン不良（段切れ）を低減することが可能となるとともに、ストレスを緩和することができる。
　なお、この第３４の実施の形態の製造方法は、上述の第２８の実施の形態の製造方法と同様に、図５６から図６１の工程を適用することができる。このとき、図６０の工程において、無電解めっき層３４１８を開口部１１４内に突出させることができる。
　＜３５．第３５の実施の形態＞
　上述の第３４の実施の形態では、開口部１１４下に設けられた配線層２８１２に無電解めっき層３４１８を埋め込むとともに、無電解めっき層３４１８を開口部１１４内に突出させ、無電解めっき層３４１８下に接触する配線２８１３を配置しない構造とした。この第３５の実施の形態では、開口部１１４下に設けられた配線層２８１２に無電解めっき層３４１８を埋め込むとともに、無電解めっき層３４１８を開口部１１４内に突出させ、無電解めっき層３４１８下に配線２８１３を存在させる。
　図７４は、第３５の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図５５の配線層２８１２に代えて、配線層２９１２を備える。ここで、貫通電極ＴＶ３４は、半導体基板１１１を貫通し、配線層２９１２に接続される。このとき、無電解めっき層３４１８の底面は配線２９１３に接触させることができる。この電子デバイスのそれ以外の構成は、図５５の電子デバイスの構成と同様である。
　このように、上述の第３５の実施の形態では、開口部１１４下に設けられた配線層２８１２に無電解めっき層３４１８を埋め込むとともに、無電解めっき層３４１８を開口部１１４内に突出させ、無電解めっき層３４１８下に配線２８１３を存在させる。これにより、半導体基板１１１の厚さよりも貫通電極ＴＶ３４の深さを浅くすることができ、電解めっき層３４１９の埋め込み性を向上させることが可能となるとともに、貫通電極ＴＶ３４と配線層２９１２との接触抵抗を低下させつつできる。このため、貫通電極ＴＶ３４の微細化に対応しつつ、オープン不良を低減することが可能となるとともに、ストレスを緩和しつつ、ＥＭ耐性を向上させることができる。
　なお、この第３５の実施の形態の製造方法は、上述の第２９の実施の形態の製造方法と同様に、図６３から図６８の工程を適用することができる。このとき、図６７の工程において、無電解めっき層３４１８を開口部１１４内に突出させることができる。
　＜３６．第３６の実施の形態＞
　上述の第３４の実施の形態では、開口部１１４下に設けられた配線層２８１２に無電解めっき層３４１８を埋め込むとともに、無電解めっき層３４１８を開口部１１４内に突出させ、無電解めっき層３４１８下に接触する配線２８１３を配置しない構造とした。この第３６の実施の形態では、深さ方向に広がった開口部１２４下に設けられた配線層２８１２に無電解めっき層を埋め込むとともに、無電解めっき層を開口部１２４内に突出させ、無電解めっき層下に接触する配線２８１３を除去する。
　図７５は、第３６の実施の形態に係る電子デバイスの構成例を示す断面図である。
　同図において、この電子デバイスは、図６９の貫通電極ＴＶ３０に代えて、貫通電極ＴＶ３６を備える。この電子デバイスのそれ以外の構成は、図６９の電子デバイスの構成と同様である。
　貫通電極ＴＶ３６は、無電解めっき層３６２８、バリアメタル層３６２０、スパッタ層３６２６および電解めっき層３６２９を備える。
　無電解めっき層３６２８は、凹部ＫＡ内に埋め込まれる。このとき、無電解めっき層３６２８は、ガードリングＧＲと導通することができる。無電解めっき層３６２８は、開口部１２４内に突出する。このとき、無電解めっき層３６２８の下面は、半導体基板１１１の表面より下方に位置することができる。また、無電解めっき層３６２８の下面は、配線層２８１２の下面より下方に位置することができる。
　バリアメタル層３６２０は、無電解めっき層３６２８上に積層される。このとき、バリアメタル層３６２０は、無電解めっき層３６２８上から絶縁層１２５の側面を介して絶縁層１２５の上面にかけて連続的に形成してもよい。
　スパッタ層３６２６は、バリアメタル層３６２０上に積層される。このとき、スパッタ層３６２６は、無電解めっき層３６２８上からバリアメタル層３６２０を介して開口部１２４の側面上および半導体基板１１１の裏面上に形成することができる。
　電解めっき層３６２９は、スパッタ層３６２６上に形成される。このとき、電解めっき層３６２９は、無電解めっき層３６２８上からスパッタ層３６２６を介して開口部１２４の側面上および半導体基板１１１の裏面上にかけて連続的に形成することができる。
　このように、上述の第３６の実施の形態では、深さ方向に広がった開口部１２４下に設けられた配線層２８１２に無電解めっき層３６２８を埋め込むとともに、無電解めっき層３６２８を開口部１２４内に突出させ、無電解めっき層３６２８下に接触する配線２８１３を配置しない構造とする。これにより、半導体基板１１１の厚さよりも貫通電極ＴＶ３６の深さを浅くすることができ、電解めっき層３６２９の埋め込み性を向上させることができる。このため、貫通電極ＴＶ３６の微細化に対応しつつ、オープン不良（段切れ）を低減することが可能となるとともに、ストレスを緩和することができる。
　なお、上述の第３６の実施の形態では、配線層２８１２に無電解めっき層３６２８を埋め込む例を示したが、上述の第３５の実施の形態の配線層２９１２に無電解めっき層３６２８を埋め込んでもよい。
　＜３７．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図７６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図７６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図７６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図７７は、撮像部１２０３１の設置位置の例を示す図である。
　図７７では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図７７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、統合制御ユニット１２０５０および撮像部１２０３１に適用され得る。具体的には、例えば、上述の実施の形態の電子デバイスは、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、統合制御ユニット１２０５０および撮像部１２０３１に適用することができる。車両制御システム１２０００に本開示に係る技術を適用することにより、電子デバイスの貫通電極および容量の微細化に対応しつつ、オープン不良を低減することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）内面が絶縁された開口部と、
　前記開口部の内面上に形成された電極とを備え、
　前記電極は、前記開口部の底面上において組成または組織が互いに異なる金属が積層された金属積層部を備える
電子デバイス。
（２）前記金属が積層された金属積層部は、前記開口部の底面上および前記開口部の側面上に位置する
前記（１）に記載の電子デバイス。
（３）前記組織は、グレインサイズである
前記（１）または（２）に記載の電子デバイス。
（４）前記開口部下に設けられ、前記電極が電気的に接続される配線が形成された配線層を備える
前記（１）から（３）のいずれかに記載の電子デバイス。
（５）前記金属積層部の少なくとも一部は、前記配線層内に埋め込まれる
前記（４）に記載の電子デバイス。
（６）前記金属積層部は、前記配線層内に埋め込まれる無電解めっき層
を備える前記（５）に記載の電子デバイス。
（７）前記配線層内において、前記金属積層部の下面に接触する前記配線が存在しない
前記（４）から（６）のいずれかに記載の電子デバイス。
（８）前記配線層内において、前記金属積層部の下面に接触する前記配線が存在する
前記（４）から（６）のいずれかに記載の電子デバイス。
（９）前記配線の一部は、前記金属積層部の周囲のガードリングに用いられる
前記（４）から（８）のいずれかに記載の電子デバイス。
（１０）前記金属積層部は、前記配線層上に突出する
前記（４）から（９）のいずれかに記載の電子デバイス。
（１１）前記開口部が形成される半導体基板を備える
前記（１）から（１０）のいずれかに記載の電子デバイス。
（１２）前記金属積層部の底面は、前記半導体基板の下面より下方に位置する
前記（１１）に記載の電子デバイス。
（１３）前記金属積層部のトップ面は、前記半導体基板の下面より上方に位置する
前記（１１）または（１２）に記載の電子デバイス。
（１４）前記開口部下に設けられ、前記半導体基板に埋め込まれたビアまたは埋込配線
を備える前記（１）から（１０）のいずれかに記載の電子デバイス。
（１５）前記ビアまたは前記埋込配線は、
　前記金属積層部下に形成されたスパッタ膜と、
　前記スパッタ膜下に形成されためっき膜またはＣＶＤ（Chemical Vapor Deposition）膜
を備える前記（１４）に記載の電子デバイス。
（１６）前記金属積層部は、
　無電解めっき層と、
　前記無電解めっき層上に積層されたスパッタ層と、
　前記スパッタ層上に積層された電解めっき層と
を備える前記（１）から（１５）のいずれかに記載の電子デバイス。
（１７）前記金属積層部は、
　スパッタ層と、
　前記スパッタ層上に積層された無電解めっき層と、
　前記無電解めっき層上に積層された電解めっき層と
を備える前記（１）から（１５）のいずれかに記載の電子デバイス。
（１８）前記無電解めっき層は、前記スパッタ層を介して前記開口部の底面上に選択的に形成される
前記（１７）に記載の電子デバイス。
（１９）前記無電解めっき層は、前記スパッタ層を介して前記開口部の底面上および前記開口部の側面上に選択的に形成される
前記（１７）に記載の電子デバイス。
（２０）前記開口部の底面上の前記スパッタ層と、前記開口部の側面上の前記スパッタ層とは互いに分離され、
　前記無電解めっき層は、前記電解めっき層を介して前記開口部の側面上の前記スパッタ層と互いに接続される
前記（１７）から（１９）のいずれかに記載の電子デバイス。
（２１）前記開口部から引き出され、前記電極に接続された配線をさらに備え、
　前記配線は、
　前記スパッタ層と、
　前記スパッタ層上に積層された電解めっき層とを備える
前記（１７）から（２０）のいずれかに記載の電子デバイス。
（２２）前記開口部の底面の径は、前記開口部の開口面の径より大きい
前記（１）から（２１）のいずれかに記載の電子デバイス。
（２３）第１半導体基板上に第１配線層が形成された第１半導体チップと、
　第２半導体基板上に第２配線層が形成され、前記第２配線層が前記第１配線層に対向するように前記第１半導体チップ上に積層された第２半導体チップと、
　前記電極が形成され、前記第１半導体チップを貫通して前記第２配線層に接続される貫通電極と
をさらに備える前記（１）から（２２）のいずれかに記載の電子デバイス。
（２４）第１半導体基板上に第１配線層が形成された第１半導体チップと、
　第２半導体基板上に第２配線層が形成され、前記第２配線層が前記第１配線層に対向するように前記第１半導体チップ上に積層された第２半導体チップと、
　前記電極が形成され、前記第１半導体基板を貫通して前記第１配線層に接続される貫通電極と
をさらに備える前記（１）から（２２）のいずれかに記載の電子デバイス。
（２５）第１半導体基板上に第１配線層が形成された第１半導体チップと、
　第２半導体基板上に第２配線層が形成され、前記第２配線層が前記第１配線層に対向するように前記第１半導体チップ上に積層された第２半導体チップと、
　前記第２半導体チップが埋め込まれるようにして前記第１半導体チップ上に形成された埋め込み層と、
　第３半導体基板上に第３配線層が形成され、前記埋め込み層上に積層された第３半導体チップと、
　前記電極が形成され、前記第３半導体チップおよび前記第２半導体チップを貫通して前記第１配線層に接続される貫通電極と
をさらに備える前記（１）から（２２）のいずれかに記載の電子デバイス。
（２６）第１半導体基板上に第１配線層が形成された第１半導体チップと、
　第２半導体基板上に第２配線層が形成され、前記第２配線層が前記第１配線層に対向するように前記第１半導体チップ上に積層された第２半導体チップと、
　前記第２半導体チップが埋め込まれるようにして前記第１半導体チップ上に形成された埋め込み層と、
　第３半導体基板上に第３配線層が形成され、前記埋め込み層上に積層された第３半導体チップと、
　前記電極が形成され、前記第３半導体チップおよび前記埋め込み層を貫通して前記第１配線層に接続される貫通電極と
をさらに備える前記（１）から（２２）のいずれかに記載の電子デバイス。
（２７）前記開口部内に位置し、前記電極上に形成された容量
を備える前記（１）から（２６）のいずれかに記載の電子デバイス。
（２８）前記容量は、
　前記電極上に形成された第１容量電極と、
　前記第１容量電極上に誘電体層を介して形成された第２容量電極と
を備える前記（２７）に記載の電子デバイス。
（２９）前記容量は、
　前記電極と兼用される第１容量電極と、
　前記第１容量電極上に誘電体層を介して形成された第２容量電極と
を備える前記（２７）に記載の電子デバイス。
（３０）前記開口部内の空洞を介して前記容量上に形成された絶縁層
を備える前記（２７）から（２９）のいずれかに記載の電子デバイス。
（３１）前記開口部内に埋め込まれるようにして前記容量上に形成された埋込層
を備える前記（２７）から（３０）のいずれかに記載の電子デバイス。
（３２）前記開口部の底面の裾引き部に埋め込まれた感光性絶縁膜
を備える前記（１）から（３１）のいずれかに記載の電子デバイス。
（３３）前記電極は、バリアメタル層を備える前記（１）から（３２）のいずれかに記載の電子デバイス。
（３４）前記バリアメタル層は、ＡＬＤ（Atomic Layer Deposition)膜を含んで構成される前記（３３）に記載の電子デバイス。
（３５）前記バリアメタル層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＲｕおよびＲｕＮのうちの少なくともいずれか１つを含む
前記（３２）または（３３）に記載の電子デバイス。
（３６）前記電極は、コバルトを含んで構成された無電解めっき層
を備える前記（１）から（３５）のいずれかに記載の電子デバイス。
（３７）前記金属積層部は、
　シード層と、
　前記シード層上に積層され、前記開口部の内周面から離間された第１無電解めっき層と、
　前記第１無電解めっき層の周囲に形成された第２無電解めっき層と、
　前記第２無電解めっき層上に形成された電解めっき層と
を備える前記（１）から（３６）のいずれかに記載の電子デバイス。
（３８）前記開口部は、深さ方向の位置が互いに異なる複数の裾引き部
を備える前記（１）から（３７）のいずれかに記載の電子デバイス。
（３９）前記開口部の周囲を囲むようにして前記開口部の深さ方向の中間位置に設けられたＳＩＭＯＸ（Separation by Implanted Oxygen）層
を備える前記（１）から（３８）のいずれかに記載の電子デバイス。
（４０）開口部の内面上にスパッタ層を形成する工程と、
　前記スパッタ層上に絶縁層を形成する工程と、
　前記開口部の底面上のスパッタ層上の前記絶縁層を除去する工程と、
　前記開口部の底面上のスパッタ層上に無電界めっき層を形成する工程と、
　前記無電界めっき層の形成後に前記開口部内の前記絶縁層を除去する工程と、
　前記スパッタ層上および前記無電界めっき層上に電界めっき層を形成する工程と
を備える電子デバイスの製造方法。
（４１）前記開口部の側面上の前記スパッタ層は、前記開口部の底面上の前記スパッタ層および前記無電界めっき層と互いに分離され、
　前記無電解めっき層は、前記電解めっき層を介して前記開口部の側面上の前記スパッタ層と互いに接続される
前記（４０）に記載の電子デバイスの製造方法。
（４２）前記スパッタ層の形成前に、前記開口部の底面の裾引き部に感光性絶縁膜を埋め込む工程
を備える前記（４０）または（４１）に記載の電子デバイスの製造方法。
（４３）前記無電界めっき層の形成後に前記開口部内の前記絶縁層を除去した後、前記絶縁層が除去された領域を無電界めっきにて埋め戻す工程
を備える前記（４０）から（４２）のいずれかに記載の電子デバイスの製造方法。
（４４）前記開口部を形成するエッチングを複数回に分割する
前記（４０）から（４３）のいずれかに記載の電子デバイスの製造方法。
（４５）前記開口部が形成される基板にＳＩＭＯＸ層を形成する工程と、
　前記ＳＩＭＯＸ層の位置で分割されたエッチングに基づいて、前記基板に前記開口部を形成する工程と
を備える前記（４０）から（４４）のいずれかに記載の電子デバイスの製造方法。
　ＴＶ１　貫通電極
　ＭＴ１　金属積層部
　１１１　半導体基板
　１１２　配線層
　１１３　配線
　１１４　開口部
　１１５、１１７　絶縁層
　１１６　スパッタ層
　１１８　無電解めっき層
　１１９　電解めっき層

Claims (20)

  1. 　内面が絶縁された開口部と、
    　前記開口部の内面上に形成された電極とを備え、
    　前記電極は、前記開口部の底面上において組成または組織が互いに異なる金属が積層された金属積層部を備える
    電子デバイス。
  2. 　前記金属が積層された金属積層部は、前記開口部の底面上および前記開口部の側面上に位置する
    請求項１に記載の電子デバイス。
  3. 　前記組織は、グレインサイズである
    請求項１に記載の電子デバイス。
  4. 　前記金属積層部は、
    　スパッタ層と、
    　前記スパッタ層上に積層された無電解めっき層と、
    　前記無電解めっき層上に積層された電解めっき層とを備える
    請求項１に記載の電子デバイス。
  5. 　前記無電解めっき層は、前記スパッタ層を介して前記開口部の底面上に選択的に形成される
    請求項４に記載の電子デバイス。
  6. 　前記無電解めっき層は、前記スパッタ層を介して前記開口部の底面上および前記開口部の側面上に選択的に形成される
    請求項４に記載の電子デバイス。
  7. 　前記開口部の底面上の前記スパッタ層と、前記開口部の側面上の前記スパッタ層とは互いに分離され、
    　前記無電解めっき層は、前記電解めっき層を介して前記開口部の側面上の前記スパッタ層と互いに接続される
    請求項４に記載の電子デバイス。
  8. 　前記開口部から引き出され、前記電極に接続された配線をさらに備え、
    　前記配線は、
    　前記スパッタ層と、
    　前記スパッタ層上に積層された電解めっき層とを備える
    請求項４に記載の電子デバイス。
  9. 　前記開口部の底面の径は、前記開口部の開口面の径より大きい
    請求項１に記載の電子デバイス。
  10. 　第１半導体基板上に第１配線層が形成された第１半導体チップと、
    　第２半導体基板上に第２配線層が形成され、前記第２配線層が前記第１配線層に対向するように前記第１半導体チップ上に積層された第２半導体チップと、
    　前記電極が形成され、前記第１半導体チップを貫通して前記第２配線層に接続される貫通電極と
    をさらに備える請求項１に記載の電子デバイス。
  11. 　第１半導体基板上に第１配線層が形成された第１半導体チップと、
    　第２半導体基板上に第２配線層が形成され、前記第２配線層が前記第１配線層に対向するように前記第１半導体チップ上に積層された第２半導体チップと、
    　前記電極が形成され、前記第１半導体基板を貫通して前記第１配線層に接続される貫通電極と
    をさらに備える請求項１に記載の電子デバイス。
  12. 　第１半導体基板上に第１配線層が形成された第１半導体チップと、
    　第２半導体基板上に第２配線層が形成され、前記第２配線層が前記第１配線層に対向するように前記第１半導体チップ上に積層された第２半導体チップと、
    　前記第２半導体チップが埋め込まれるようにして前記第１半導体チップ上に形成された埋め込み層と、
    　第３半導体基板上に第３配線層が形成され、前記埋め込み層上に積層された第３半導体チップと、
    　前記電極が形成され、前記第３半導体チップおよび前記第２半導体チップを貫通して前記第１配線層に接続される貫通電極と
    をさらに備える請求項１に記載の電子デバイス。
  13. 　第１半導体基板上に第１配線層が形成された第１半導体チップと、
    　第２半導体基板上に第２配線層が形成され、前記第２配線層が前記第１配線層に対向するように前記第１半導体チップ上に積層された第２半導体チップと、
    　前記第２半導体チップが埋め込まれるようにして前記第１半導体チップ上に形成された埋め込み層と、
    　第３半導体基板上に第３配線層が形成され、前記埋め込み層上に積層された第３半導体チップと、
    　前記電極が形成され、前記第３半導体チップおよび前記埋め込み層を貫通して前記第１配線層に接続される貫通電極と
    をさらに備える請求項１に記載の電子デバイス。
  14. 　前記開口部内に位置し、前記電極上に形成された容量
    を備える請求項１に記載の電子デバイス。
  15. 　前記容量は、
    　前記電極上に形成された第１容量電極と、
    　前記第１容量電極上に誘電体層を介して形成された第２容量電極と
    を備える請求項１４に記載の電子デバイス。
  16. 　前記容量は、
    　前記電極と兼用される第１容量電極と、
    　前記第１容量電極上に誘電体層を介して形成された第２容量電極と
    を備える請求項１４に記載の電子デバイス。
  17. 　前記開口部内の空洞を介して前記容量上に形成された絶縁層
    を備える請求項１４に記載の電子デバイス。
  18. 　前記開口部内に埋め込まれるようにして前記容量上に形成された埋込層
    を備える請求項１４に記載の電子デバイス。
  19. 　開口部の内面上にスパッタ層を形成する工程と、
    　前記スパッタ層上に絶縁層を形成する工程と、
    　前記開口部の底面上のスパッタ層上の前記絶縁層を除去する工程と、
    　前記開口部の底面上のスパッタ層上に無電界めっき層を形成する工程と、
    　前記無電界めっき層の形成後に前記開口部内の前記絶縁層を除去する工程と、
    　前記スパッタ層上および前記無電界めっき層上に電界めっき層を形成する工程と
    を備える電子デバイスの製造方法。
  20. 　前記開口部の側面上の前記スパッタ層は、前記開口部の底面上の前記スパッタ層および前記無電界めっき層と互いに分離され、
    　前記無電解めっき層は、前記電解めっき層を介して前記開口部の側面上の前記スパッタ層と互いに接続される
    請求項１９に記載の電子デバイスの製造方法。
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