WO2025142137A1 - 積層セラミックコンデンサ - Google Patents

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WO2025142137A1
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end surface
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gap region
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明 石塚
隆司 澤田
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Murata Manufacturing Co Ltd
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Murata Manufacturing Co Ltd
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to a multilayer ceramic capacitor.
  • Multilayer ceramic capacitors generally have an inner layer in which internal electrodes and dielectric layers are alternately stacked. Outer layers are arranged on both sides of the inner layer in the stacking direction, and gaps that do not contribute to capacitance formation are provided on the outer periphery of the active layer that contributes to capacitance formation in the inner layer in a direction perpendicular to the stacking direction. These outer layers and gaps contribute to reliability, such as moisture resistance.
  • the objective of the present invention is to provide a multilayer ceramic capacitor that can be made smaller and thinner, and that has improved moisture resistance.
  • the present invention provides a multilayer ceramic capacitor comprising: a laminate having a first main surface and a second main surface that face each other in a stacking direction, two end surfaces that face each other in a vertical direction that intersects with the stacking direction, and two side surfaces that face each other in a horizontal direction that intersects with the stacking direction and the vertical direction; and two end surface external electrodes that are respectively disposed on the two end surfaces of the laminate, the laminate comprising an inner layer portion and an outer layer portion that is disposed so as to sandwich the inner layer portion in the stacking direction, the inner layer portion including a plurality of end surface exposed internal electrodes and a plurality of internal dielectric layers, the outer layer portion including a first outer layer portion located on the first main surface side and a second outer layer portion located on the second main surface side, the outer layer portion being disposed so as to wrap around to a gap region between the end surface exposed internal electrodes and the side surfaces, and the amount of wraparound into the gap region of the first outer layer portion being greater than
  • the present invention provides a laminate having a first main surface and a second main surface that face each other in a stacking direction, two end surfaces that face each other in a vertical direction that intersects with the stacking direction, and two side surfaces that face each other in a horizontal direction that intersects with the stacking direction and the vertical direction, two end surface external electrodes that are respectively arranged on the two end surfaces of the laminate, and two side surface external electrodes that are respectively arranged on the two side surfaces of the laminate, the laminate comprising an inner layer portion and an outer layer portion that is arranged to sandwich the inner layer portion in the stacking direction, the outer layer portion including a first outer layer portion located on the first main surface side and a second outer layer portion located on the second main surface side, the inner layer portion including a plurality of end surface exposed internal electrodes, a plurality of side surface exposed internal electrodes, and a plurality of internal dielectric layers, the end surface exposed internal electrodes being connected to the side surface exposed internal electrodes and the
  • the laminated ceramic capacitor has
  • the present invention provides a multilayer ceramic capacitor that can be made smaller and thinner, and has improved moisture resistance.
  • FIG. 1 is a schematic perspective view of a multilayer ceramic capacitor.
  • 2 is a cross-sectional view taken along line II-II in FIG. 1.
  • 3 is a cross-sectional view taken along line III-III in FIG. 1.
  • FIG. 4 is an enlarged view of a region Q enclosed by a dotted square in FIG. 3 . This is the formula for calculating skewness.
  • FIG. 1 is a schematic perspective view of a multilayer ceramic capacitor 100.
  • 7 is a cross-sectional view taken along line VV in FIG. 6.
  • 7 is a cross-sectional view taken along line VI-VI in FIG. 6.
  • 7 is a cross-sectional view taken along line VII-VII in FIG. 6.
  • 1 is a view of an inner layer portion 11 of a multilayer ceramic capacitor 100 as viewed from the first main surface A1 side, with the positions of an end surface exposed inner electrode 16 and a side surface exposed inner electrode 17 indicated by dotted lines.
  • the multilayer ceramic capacitor 1 according to the first embodiment is a two-terminal multilayer ceramic capacitor.
  • Fig. 1 is a schematic perspective view of the multilayer ceramic capacitor 1.
  • Fig. 2 is a cross-sectional view taken along line II-II in Fig. 1.
  • Fig. 3 is a cross-sectional view taken along line III-III in Fig. 1.
  • the multilayer ceramic capacitor 1 has a substantially rectangular parallelepiped shape and includes a laminate 2 and a pair of end surface external electrodes 3 provided on both ends of the laminate 2.
  • the laminate 2 includes an inner layer portion 11 in which a plurality of inner dielectric layers 14 and a plurality of end surface exposed internal electrodes 15 are laminated, and an outer layer portion 12.
  • the direction in which the internal dielectric layers 14 and the end surface exposed internal electrodes 15 are stacked is referred to as the stacking direction T, as a term used to describe the orientation of the multilayer ceramic capacitor 1.
  • the direction that intersects with the stacking direction T and in which the pair of end surface external electrodes 3 are arranged is referred to as the vertical direction L.
  • the direction that intersects with both the vertical direction L and the stacking direction T is referred to as the horizontal direction W. Note that in the embodiment, the horizontal direction W is perpendicular to both the vertical direction L and the stacking direction T.
  • a pair of outer peripheral surfaces facing each other in the stacking direction T will be referred to as the first main surface A1 and the second main surface A2, and when it is not necessary to distinguish between the first main surface A1 and the second main surface A2, they will be collectively referred to as the main surface A.
  • a pair of outer peripheral surfaces facing each other in the horizontal direction W of the laminate 2 will be referred to as the first side surface B1 and the second side surface B2, and when it is not necessary to distinguish between the first side surface B1 and the second side surface B2, they will be collectively referred to as the side surface B.
  • first end surface C1 and the second end surface C2 A pair of outer peripheral surfaces facing each other in the vertical direction L of the laminate 2 will be referred to as the first end surface C1 and the second end surface C2, and when it is not necessary to distinguish between the first end surface C1 and the second end surface C2, they will be collectively referred to as the end surface C.
  • both or either of the first and second principal surfaces A1 and A2 be flat. If the principal surface A is flat, the stress received from the nozzle when picking up the multilayer ceramic capacitor 1 can be dispersed by the flat principal surface A, improving the strength of the multilayer ceramic capacitor 1 during mounting. However, this is not limited to this, and both the first and second principal surfaces A1 and A2 of the laminate 2 may be roughened.
  • the portion where two of the first main surface A1, second main surface A2, first end surface C1, second end surface C2, first side surface B1, and second side surface B2 intersect is called a ridge portion, and the portion where three of the surfaces intersect is called a corner portion. It is preferable that the ridge portions and corner portions are rounded, as this helps prevent chipping and cracking. When the ridge portions and corner portions are rounded, the main surface may be flat on the surfaces excluding the corners and ridge portions.
  • the inner layer portion 11 includes an end surface exposed internal electrode 15 and an inner dielectric layer 14 laminated alternately with the end surface exposed internal electrodes 15.
  • the thickness of the end surface exposed internal electrodes 15 and the inner electrode 15 is preferably 0.25 ⁇ m or more and 0.6 ⁇ m or less.
  • the end surface exposed internal electrode 15 includes a first end surface exposed internal electrode 15A having one end exposed on the first end surface C1 and a second end surface exposed internal electrode 15B having one end exposed on the second end surface C2.
  • the first end surface exposed internal electrode 15A and the second end surface exposed internal electrode 15B are alternately stacked.
  • the components of the end surface exposed internal electrode 15 can be, but are not limited to, suitable conductive materials such as metals such as Ni, Cu, Ag, Pd, and Au, and alloys containing at least one of these metals, such as Ag-Pd alloys. Furthermore, when the end surface exposed internal electrode 15 contains Sn, it is possible to reduce electric field concentration at the interface between the end surface exposed internal electrode 15 and the internal dielectric layer 14, leading to improved high temperature load reliability. In this case, even if Sn is contained in only one of the end surface exposed internal electrodes 15, either the first end surface exposed internal electrode 15A or the second end surface exposed internal electrode 15B, it can be sufficiently effective.
  • the first end surface exposed internal electrode 15A has a first opposing portion 15Aa facing the second end surface exposed internal electrode 15B, and a first lead portion 15Ab drawn from the first opposing portion 15Aa onto the first end surface C1.
  • the second end surface exposed internal electrode 15B has a second opposing portion 15Ba facing the first end surface exposed internal electrode 15A, and a second lead portion 15Bb drawn from the second opposing portion 15Ba onto the second end surface C2.
  • the first opposing portion 15Aa and the second opposing portion 15Ba face each other, and a capacitance is formed between the first opposing portion 15Aa and the second opposing portion 15Ba. This allows the multilayer ceramic capacitor 1 to exhibit the characteristics of a capacitor.
  • first opposing portion 15Aa and the second opposing portion 15Ba they will be collectively referred to as opposing portion 15a.
  • first pull-out portion 15Ab and the second pull-out portion 15Bb they will be collectively referred to as pull-out portion 15b.
  • the internal dielectric layer 14 contains barium titanate as a main component and Si as a sub-component.
  • the thickness of the internal dielectric layer 14 in the stacking direction T is 0.45 ⁇ m or less.
  • the internal dielectric layer 14 constituting the inner layer portion 11 of the multilayer ceramic capacitor 1 contains ceramic grains.
  • the ceramic grain diameter D50 of the internal dielectric layer 14 is preferably 0.15 ⁇ m or less. This allows the number of ceramic grains contained in the internal dielectric layer 14 to be increased, increasing the number of interfaces between the ceramic grains and improving high-temperature reliability.
  • the region between the end surface exposed internal electrode 15 and the side surface B in the inner layer portion 11 is defined as the gap region D1.
  • the region between the first end surface exposed internal electrode 15A and the second end surface C2, and the region between the second end surface exposed internal electrode 15B and the first end surface C1, i.e., the region in the inner layer portion 11 where the pull-out portion 15b exists in the stacking direction T are defined as the pull-out region D2.
  • the Si content of the internal dielectric layer 14 located in the gap region D1 and near the center of the stacking direction T is preferably 0.2 at% (atomic percent) or more and 5.0 at% or less.
  • the Si content in the dielectric ceramic in the gap region D1 is less than 0.2 at%, sintering is difficult to proceed.
  • the Si content in the dielectric ceramic in the gap region D1 is 0.2 at% or more, so the sinterability of the internal dielectric layer 14 can be improved. This reduces the possibility of moisture penetrating from the first side B1 and second side B2, which are not covered by the end face external electrode 3, and reaching the end face exposed internal electrode 15, thereby improving moisture resistance.
  • the Si content in the dielectric ceramic in the gap region D1 is greater than 5.0 at%, the capacitance reduction due to the decrease in dielectric constant becomes significant, which is not preferable.
  • the Si content in the dielectric ceramic in the gap region D1 is 5.0 at% or less, so the problem of capacitance reduction due to the decrease in dielectric constant is unlikely to occur.
  • the Si content of the internal dielectric layer 14 located near the center of the stacking direction T in the gap region D1 is set to 0.2 at% or more and 5.0 at% or less, but this is not limited thereto. As long as the Si content of the internal dielectric layer 14 located near the center of the stacking direction T in at least the gap region D1 is 0.2 at% or more and 5.0 at% or less, the possibility of moisture penetrating from the first side surface B1 and the second side surface B2 that are not covered by the end face external electrode 3 and reaching the end face exposed internal electrode 15 can be reduced.
  • the Si content can be measured as follows. For example, in the case of gap region D1, in the cross section near the center in the vertical direction L shown in Figure 3, a region of ⁇ 1 ⁇ m located 5 ⁇ m outward in the horizontal direction W (toward side B) from the end of end-face exposed internal electrode 15 at a position approximately halfway in the stacking direction T is defined as P.
  • the Si content is calculated from the X-ray intensity spectrum detected by a WDX (wavelength dispersive X-ray fluorescence analyzer) within this region P.
  • the laminate 2 has an inner layer portion 11 and two outer layer portions 12 arranged to sandwich the inner layer portion 11 in the stacking direction T.
  • the outer layer portion 12 on the first main surface A1 side is referred to as a first outer layer portion 12a
  • the outer layer portion 12 on the second main surface A2 side is referred to as a second outer layer portion 12b.
  • the first outer layer portion 12a and the second outer layer portion 12b are each formed from an insulating material.
  • the first outer layer portion 12a and the second outer layer portion 12b are arranged by being pressed so as to wrap around the gap region D1 and the lead-out region D2.
  • FIG. 4 is an enlarged view of the area Q enclosed by a dotted line in FIG. 3.
  • Both the outer layer 12 and the gap area D1 contain voids q.
  • the porosity of the outer layer 12 is lower than that of the gap area D1.
  • the porosity is the ratio of the area of voids q per unit cross-sectional area. The porosity is measured by binarizing the voids q and other areas in an observation image with an observation field of view of 10 ⁇ m square.
  • the outer layer portions 12 are laminated on both sides of the gap region D1 in the lamination direction T. Therefore, even after firing in the manufacturing process of the multilayer ceramic capacitor, some kind of interface exists between the gap region D1 and the outer layer portions 12.
  • the interface has a weaker bonding strength than other portions, and in particular, when the multilayer ceramic capacitor is miniaturized, in the case of a multilayer ceramic capacitor with a conventional structure, the dimension of the gap region D1 in the lateral direction W becomes smaller, so that moisture easily penetrates through this interface to the internal electrode 15.
  • the outer layer 12 is pressed and positioned so that it wraps around the gap region D1, so that the interface between the gap region D1 and the outer layer 12 is compressed. This reduces the possibility that moisture from the outside will penetrate through the interface and reach the internal electrode 15, improving moisture resistance.
  • the thickness of the internal dielectric layer 14 in the stacking direction T is 0.45 ⁇ m or less.
  • the overall capacitance is improved.
  • the outer layer 12 is pressed and positioned so that it wraps around the gap region D1. Therefore, even in the step portion, the interface between the outer layer 12 and the gap region D1 is strongly pressed. This further reduces the possibility that moisture from the outside will penetrate the interface and reach the internal electrode 15, improving moisture resistance.
  • the outer layer 12 is arranged so that it wraps around the gap region D1, so that the interface between the outer layer 12 and the gap region D1 is curved rather than linear, and the distance of the interface is longer than if the outer layer 12 did not wrap around. This also reduces the possibility that moisture from the outside will penetrate the interface and reach the internal electrode 15, improving moisture resistance.
  • the wraparound amount D11 of the first outer layer portion 12a into the gap region D1 is larger than the wraparound amount D12 of the second outer layer portion 12b into the gap region D1.
  • the wraparound amount D12 of the second outer layer portion 12b be 90% or less of the wraparound amount D11 of the first outer layer portion 12a.
  • the wraparound amount D12 of one of the outer layer parts 12 on the main surface side (the second outer layer part 12b in this embodiment), which is the side on which the board is mounted, is made too large, it is difficult to maintain flatness during mounting, which is not preferable.
  • the outer layer 12 on the other main surface side that is not the board mounting side there is no problem with mounting even if the wraparound amount D11 is increased, and the moisture resistance is improved as the wraparound amount D11 is larger.
  • the amount of current flowing into the pull-out region D2 of the outer layer 12, D21 and D22 is smaller than the amount of current flowing into the gap region D1, D11 and D12, so that the current path from the mounting land to the pull-out region D2 can be prevented from becoming too long. Therefore, the moisture resistance reliability can be improved without significantly increasing the ESL (equivalent series inductance).
  • FIG. 6 is a schematic perspective view of the multilayer ceramic capacitor 100.
  • FIG. 7 is a cross-sectional view taken along line V-V in FIG. 6.
  • FIG. 8 is a cross-sectional view taken along line VI-VI in FIG. 6.
  • FIG. 9 is a cross-sectional view taken along line VII-VII in FIG. 6.
  • the multilayer ceramic capacitor 100 has a generally rectangular parallelepiped shape and is provided with a pair of end surface external electrodes 3 provided at both ends of the laminate 2, as well as a side surface external electrode 4.
  • the inner layer portion 11 includes an end surface exposed inner electrode 16 and a side surface exposed inner electrode 17.
  • Fig. 10 is a view of the inner layer portion 11 of the multilayer ceramic capacitor 100 viewed from the first main surface A1 side, and the positions of the end surface exposed inner electrodes 16 (16a, 16b) and the side surface exposed inner electrodes 17 (17a, 17b) are indicated by dotted lines.
  • the end surface exposed internal electrode 16 extends between both end surfaces C in the longitudinal direction L of the laminate 2 and is spaced a fixed distance from both side surfaces B in the transverse direction W.
  • the end surface exposed internal electrode 16 has an end surface facing portion 16a located in the center between both end surfaces C and an end surface drawn portion 16b extending from the end surface facing portion 16a to both end surfaces C.
  • the end surface drawn portions 16b extend to both end surfaces C, respectively, are exposed at the end surfaces C of the laminate 2, and are connected to the end surface external electrodes 3 provided on both end surfaces in the longitudinal direction L of the laminate 2.
  • the dimension of the end surface facing portion 16a in the horizontal direction W of the end surface exposed internal electrode 16 is smaller than the dimension of the end surface drawn portion 16b in the horizontal direction.
  • the end surface drawn portion 16b may have a tapered shape so that the width (dimension in the vertical direction L) gradually decreases from the connection point with the end surface facing portion 16a.
  • the side exposed internal electrode 17 extends between both side surfaces B in the horizontal direction W of the laminate 2 and is spaced apart from both end surfaces C in the vertical direction L.
  • the side exposed internal electrode 17 has a side facing portion 17a located in the center between both side surfaces B, and a side drawn-out portion 17b extending from the side facing portion 17a to both side surfaces B.
  • the dimension in the vertical direction L of the side drawn-out portion 17b is smaller than the dimension in the vertical direction L of the side facing portion 17a.
  • the side drawn-out portion 17b extends to both side surfaces B, is exposed at the side surface B of the laminate 2, and is connected to the side external electrodes 4 provided on both side surfaces in the horizontal direction W of the laminate 2.
  • End surface external electrode 3 End surface external electrodes 3 are disposed on both end surfaces C of the laminate 2. End surface drawn portions 16b of end surface exposed internal electrodes 16 are connected to the end surface external electrodes 3. The end surface external electrodes 3 cover not only the end surfaces C but also parts of the main surfaces A and side surfaces B on the end surface C side.
  • Side surface external electrodes 4 are disposed on both side surfaces B of the laminate 2. Side surface drawn portions 17b of side surface exposed internal electrodes 17 are connected to the side surface external electrodes 4. The side surface external electrodes 4 cover not only the side surface B but also a portion of the main surface A on the side surface B side.
  • the region of the inner layer 11 where the end surface drawn-out portion 16b is laminated is defined as the end surface drawn-out region E1.
  • the region where the side surface drawn-out portion 17b is laminated is defined as the side surface drawn-out region E2.
  • the region between the end surface exposed internal electrode 16 and the side surface B, other than the side surface drawn-out region E2, is defined as the three-terminal gap region E3.
  • the outer layer 12 is arranged so as to wrap around the three-terminal gap region E3, the end face pull-out region E1, and the side face pull-out region E2.
  • wraparound amount E31 of the first outer layer 12a into the three-terminal gap region E3 shown in FIG. 9 is greater than the wraparound amount E11 of the first outer layer 12a into the end face pull-out region E1 shown in FIG. 7 or the wraparound amount E21 into the side face pull-out region E2 shown in FIG. 8.
  • the amount E32 of the second outer layer 12b wrapping around the three-terminal gap region E3 shown in FIG. 9 is greater than the amount E12 of the second outer layer 12b wrapping around the end face pull-out region E1 shown in FIG. 7, or the amount E22 of the second outer layer 12b wrapping around the side face pull-out region E2 shown in FIG. 8.
  • the multilayer ceramic capacitor 100 of the second embodiment can achieve the following effects in the same way as the first embodiment.
  • the outer layer 12 is pressed so as to wrap around the three-terminal gap region E3, the end face pull-out region E1, and the side face pull-out region E2, so that the interfaces between the three-terminal gap region E3, the end face pull-out region E1, and the side face pull-out region E2 and the outer layer 12 are compressed. This reduces the possibility that moisture from the outside will penetrate the interfaces and reach the internal electrodes 16 and 17, improving moisture resistance.
  • the wraparound amount of the first outer layer 12a is greater than the wraparound amount of the second outer layer 12b, so that flatness is maintained during mounting while moisture resistance is improved to the maximum.
  • the end surface exposed internal electrode is an opposing portion facing the adjacent end surface exposed internal electrode in the lamination direction; a lead portion led from the facing portion to one of the two end faces,
  • the outer layer portion is The pull-out area is arranged so as to wrap around the pull-out area,
  • the amount of the first outer layer portion wrapping around the gap region is The multilayer ceramic capacitor according to any one of ⁇ 1> to ⁇ 4>, wherein the amount of wrapping around the first outer layer portion into the lead region is larger than the amount of wrapping around the first outer layer portion into the lead region.
  • a laminate having a first main surface and a second main surface opposed to each other in a stacking direction, two end surfaces opposed to each other in a vertical direction intersecting the stacking direction, and two side surfaces opposed to each other in a horizontal direction intersecting the stacking direction and the vertical direction;
  • Two end surface external electrodes are disposed on the two end surfaces of the laminate, respectively;
  • two side surface external electrodes respectively disposed on the two side surfaces of the laminate;
  • the laminate comprises: The inner layer and and outer layer portions arranged to sandwich the inner layer portion in the stacking direction, The outer layer portion is A first outer layer portion located on the first main surface side; A second outer layer portion located on the second main surface side,
  • the inner layer portion is A plurality of end surface exposed internal electrodes; A plurality of side exposed internal electrodes; a plurality of inner dielectric layers;
  • the end surface exposed internal electrodes are an end face facing portion facing the side surface exposed internal electrode in the lamination direction; an end surface drawn-out portion drawn from the end surface facing portion to the end surface of
  • the outer layer portion is The end surface extraction region and the side surface extraction region are arranged so as to wrap around the end surface extraction region and the side surface extraction region,
  • the amount of wraparound of the outer layer portion into the three-terminal gap region is The multilayer ceramic capacitor according to ⁇ 6>, wherein the amount of wrapping around the outer layer portion is larger than the amount of wrapping around the end surface drawn-out region or the side surface drawn-out region.
  • the ceramic grain diameter D50 of the internal dielectric layer is 0.15 ⁇ m or less.
  • the thickness of the internal dielectric layer in the lamination direction is 0.45 ⁇ m or less.
  • the porosity of the outer layer portion is lower than the porosity of the gap region or the three-terminal gap region, ⁇ 1>.

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Abstract

小型化及び薄層化が可能で、且つ、耐湿性の向上が可能な積層セラミックコンデンサを提供する。本発明の積層セラミックコンデンサ１は、積層体２の２つの端面Ｃにそれぞれ配置された２つの端面外部電極３と、を具備し、積層体２は、内層部１１と、内層部１１を積層方向に挟み込むように配置された外層部１２と、を備え、内層部１１は、複数の端面露出内部電極１５と、複数の内部誘電体層１４と、を含み、外層部１２は、第１主面Ａ１側に位置する第１外層部１２ａと、第２主面Ａ２側に位置する第２外層部１２ｂと、を含み、外層部１２は、端面露出内部電極１５と側面との間のギャップ領域Ｄ１まで回り込むように配置され、第１外層部１２ａのギャップ領域Ｄ１への回り込み量は、第２外層部１２ｂのギャップ領域Ｄ１への回り込み量よりも大きい。

Description

積層セラミックコンデンサ
　本発明は、積層セラミックコンデンサに関する。
　積層セラミックコンデンサは、一般的に内部電極と誘電体層とが交互に積層された内層部を有する。内層部における積層方向の両側には外層部が配置され、内層部における容量形成に寄与する有効層の、積層方向と直交する方向の外周部には、容量形成に寄与しないギャップ部が設けられている。これらの外層部やギャップ部は、耐湿性などの信頼性に寄与している。
　また、近年、積層セラミックコンデンサも小型化及び薄層化が求められている一方、大容量化も求められている。内層部は容量に寄与するために小型化には限界がある。なので、全体的に小型化及び薄層化を図るためには、外層部やギャップ部のさらなる薄層化が図られる。
　しかし、外層部やギャップ部が薄層化されると信頼性が低下する可能性がある。このため、外層部の外側をカバーするように絶縁層を配置している従来技術がある（特許文献１参照）。
特開２０２３－１１３９２３号公報
　しかし、上記従来技術のように、外層部の外側をカバーするように絶縁層を配置する場合、さらなる絶縁層配置工程が必要となり、また、絶縁層の分だけ積層体が厚くなる。
　本発明は、小型化及び薄層化が可能で、且つ、耐湿性の向上が可能な、積層セラミックコンデンサを提供することを目的とする。
　上記課題を解決するために本発明は、積層方向に相対する第１主面及び第２主面と、前記積層方向と交差する縦方向に相対する２つの端面と、前記積層方向及び前記縦方向と交差する横方向に相対する２つの側面とを有する積層体と、前記積層体の２つの前記端面にそれぞれ配置された２つの端面外部電極と、を具備し、前記積層体は、内層部と、前記内層部を前記積層方向に挟み込むように配置された外層部と、を備え、前記内層部は、複数の端面露出内部電極と、複数の内部誘電体層と、を含み、前記外層部は、前記第１主面側に位置する第１外層部と、前記第２主面側に位置する第２外層部と、を含み、前記外層部は、前記端面露出内部電極と前記側面との間のギャップ領域まで回り込むように配置され、前記第１外層部の前記ギャップ領域への回り込み量は、前記第２外層部の前記ギャップ領域への回り込み量よりも大きい、積層セラミックコンデンサを提供する。
　さらに、上記課題を解決するために本発明は、積層方向に相対する第１主面及び第２主面と、前記積層方向と交差する縦方向に相対する２つの端面と、前記積層方向及び前記縦方向と交差する横方向に相対する２つの側面とを有する積層体と、前記積層体の２つの前記端面にそれぞれ配置された２つの端面外部電極と、前記積層体の２つの前記側面にそれぞれ配置された２つの側面外部電極と、を具備し、前記積層体は、内層部と、前記内層部を前記積層方向に挟み込むように配置された外層部と、備え、前記外層部は、前記第１主面側に位置する第１外層部と、前記第２主面側に位置する第２外層部と、を含み、前記内層部は、複数の端面露出内部電極と、複数の側面露出内部電極と、複数の内部誘電体層と、を含み、前記端面露出内部電極は、前記側面露出内部電極と前記積層方向に対向する端面対向部と、前記端面対向部から前記積層体の前記端面に引き出される端面引出部と、を有し、前記側面露出内部電極は、前記端面露出内部電極と前記積層方向に対向する側面対向部と、前記側面対向部から積層体の前記側面に引き出される側面引出部と、を有し、前記内層部において、前記積層方向に、前記端面引出部が重なる領域を端面引出領域、前記側面引出部が重なる領域を側面引出領域、前記端面露出内部電極と前記側面との間の領域であり、且つ前記側面引出領域と重ならない領域を三端子ギャップ領域としたときに、前記外層部は、前記三端子ギャップ領域まで回り込むように配置され、前記三端子ギャップ領域における、前記第１外層部の回り込み量は、前記第２外層部の回り込み量よりも大きい、積層セラミックコンデンサを提供する。
　本発明によれば、小型化及び薄層化が可能で、且つ、耐湿性の向上が可能な、積層セラミックコンデンサを提供することができる。
積層セラミックコンデンサの概略斜視図である。 図１のＩＩ－ＩＩ線に沿った断面図である。 図１のＩＩＩ－ＩＩＩ線に沿った断面図である。 図３における点線で四角く囲んだ領域Ｑの拡大図である。 歪度の求め方を示す式である。 積層セラミックコンデンサ１００の概略斜視図である。 図６のＶ－Ｖ線に沿った断面図である。 図６のＶＩ－ＶＩ線に沿った断面図である。 図６のＶＩＩ－ＶＩＩ線に沿った断面図である。 積層セラミックコンデンサ１００の内層部１１を第１主面Ａ１側から見た図であり、端面露出内部電極１６と側面露出内部電極１７との位置を点線で示す。
（第１実施形態）
　以下、本発明の第１実施形態にかかる積層セラミックコンデンサ１について説明する。第１実施形態にかかる積層セラミックコンデンサ１は、二端子型積層セラミックコンデンサである。図１は、積層セラミックコンデンサ１の概略斜視図である。図２は、図１のＩＩ－ＩＩ線に沿った断面図である。図３は、図１のＩＩＩ－ＩＩＩ線に沿った断面図である。
（積層セラミックコンデンサ１）
　積層セラミックコンデンサ１は、略直方体形状で、積層体２と、積層体２の両端に設けられた一対の端面外部電極３とを備える。積層体２は、複数の内部誘電体層１４と複数の端面露出内部電極１５とが積層された内層部１１と、外層部１２とを含む。
　以下の説明において、積層セラミックコンデンサ１の向きを表わす用語として、内部誘電体層１４と端面露出内部電極１５とが積層されている方向を積層方向Ｔとする。積層方向Ｔと交差するとともに一対の端面外部電極３が配置されている方向を縦方向Ｌとする。縦方向Ｌ及び積層方向Ｔのいずれにも交差する方向を横方向Ｗとする。なお、実施形態においては、横方向Ｗは縦方向Ｌ及び積層方向Ｔのいずれにも直交している。
（積層体２）
　また、以下の説明において、図２に示す積層体２の６つの外周面のうち、積層方向Ｔに相対する一対の外周面を第１主面Ａ１と第２主面Ａ２とし、第１主面Ａ１と第２主面Ａ２とを特に区別して説明する必要のない場合、まとめて主面Ａとして説明する。積層体２の横方向Ｗに相対する一対の外周面を第１側面Ｂ１と第２側面Ｂ２とし、第１側面Ｂ１と第２側面Ｂ２とを特に区別して説明する必要のない場合、まとめて側面Ｂとして説明する。積層体２の縦方向Ｌに相対する一対の外周面を第１端面Ｃ１と第２端面Ｃ２とし、第１端面Ｃ１と第２端面Ｃ２とを特に区別して説明する必要のない場合、まとめて端面Ｃとして説明する。
　第１主面Ａ１及び第２主面Ａ２の両主面Ａ、もしくは、一方の主面Ａは平坦であることが好ましい。平坦であると積層セラミックコンデンサ１をピックアップする際、ノズルから受ける応力を平らな主面Ａで分散させることができるため、実装時において積層セラミックコンデンサ１の強度を向上させることができる。ただし、これに限定されず、積層体２の第１主面Ａ１及び第２主面Ａ２の両主面Ａは粗されていてもよい。
　第１主面Ａ１、第２主面Ａ２、第１端面Ｃ１、第２端面Ｃ２、第１側面Ｂ１、第２側面Ｂ２のうち二面が交わる部分を稜線部、三面が交わる部分を角部と呼ぶ。稜線部及び角部にはＲが付けられていることが好ましく、Ｒが付いていることによってかけ割れを防止することができる。稜線部及び角部にＲがつけられている時、角部と稜線部とを除く面において主面が平坦であってもよい。
（内層部１１）
　内層部１１は、端面露出内部電極１５と、端面露出内部電極１５と交互に積層された内部誘電体層１４とを含む。端面露出内部電極１５及び端面露出内部電極１５の内部電極１５の厚みは、０．２５μｍ以上０．６μｍ以下が好ましい。
（端面露出内部電極１５）
　端面露出内部電極１５は、第１端面Ｃ１上に一端が露出された第１端面露出内部電極１５Ａと、第２端面Ｃ２上に一端が露出された第２端面露出内部電極１５Ｂと、を備える。第１端面露出内部電極１５Ａと第２端面露出内部電極１５Ｂとは、交互に積層されている。
　端面露出内部電極１５の成分として、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができるが、これに限定されない。また、端面露出内部電極１５がＳｎを含むと、端面露出内部電極１５と内部誘電体層１４との界面への電界集中を緩和でき、高温負荷信頼性向上に繋がる。このとき、Ｓｎは、第１端面露出内部電極１５Ａ及び第２端面露出内部電極１５Ｂのいずれか片方の端面露出内部電極１５のみに含まれていても十分に効果を発揮することができる。
　第１端面露出内部電極１５Ａは、第２端面露出内部電極１５Ｂと対向している第１対向部１５Ａａと、第１対向部１５Ａａから第１端面Ｃ１上に引き出される第１引出部１５Ａｂとを有している。第２端面露出内部電極１５Ｂは、第１端面露出内部電極１５Ａと対向している第２対向部１５Ｂａと、第２対向部１５Ｂａから第２端面Ｃ２上に引き出される第２引出部１５Ｂｂとを有している。
　第１対向部１５Ａａと第２対向部１５Ｂａとは互いに対向し、第１対向部１５Ａａと第２対向部１５Ｂａとの間に容量が形成される。これにより、積層セラミックコンデンサ１にコンデンサの特性が発現する。
　なお、第１対向部１５Ａａと第２対向部１５Ｂａとを特に区別して説明する必要のない場合、まとめて対向部１５ａとして説明する。また、第１引出部１５Ａｂと第２引出部１５Ｂｂとを特に区別して説明する必要のない場合、まとめて引出部１５ｂとして説明する。
（内部誘電体層１４）
　内部誘電体層１４は、主成分としてのチタン酸バリウムと、副成分としてのＳｉとを含む。また、内部誘電体層１４の積層方向Ｔの厚みは、０．４５μｍ以下である。
（セラミックグレイン）
　積層セラミックコンデンサ１の内層部１１を構成する内部誘電体層１４はセラミックグレインを含む。内部誘電体層１４のセラミックグレイン径Ｄ５０は、０．１５μｍ以下であることが好ましい。これにより、内部誘電体層１４に含まれるセラミックグレインの個数を多くすることができるため、セラミックグレイン同士の界面が増え、高温信頼性が向上する。
　ここで、図３に示すように内層部１１における、端面露出内部電極１５と側面Ｂとの間の領域をギャップ領域Ｄ１とする。また、図２に示すように、第１端面露出内部電極１５Ａと第２端面Ｃ２との間の領域、及び、第２端面露出内部電極１５Ｂと第１端面Ｃ１との間の領域、すなわち、内層部１１における積層方向Ｔに引出部１５ｂが存在する領域を引出領域Ｄ２とする。
　本実施形態において、ギャップ領域Ｄ１内、且つ、積層方向Ｔの中央付近に位置している内部誘電体層１４のＳｉの含有量は、０．２ａｔ％（アトミックパーセント）以上５．０ａｔ％以下であることが好ましい。
　ギャップ領域Ｄ１における誘電体セラミック中のＳｉの含有率が０．２ａｔ％より少ない場合、焼結が進みにくい。しかし、本願においては、ギャップ領域Ｄ１における誘電体セラミック中のＳｉの含有率が、０．２ａｔ％以上であるので、内部誘電体層１４の焼結性を高めることができる。これによって、特に端面外部電極３により覆われていない第１側面Ｂ１及び第２側面Ｂ２から水分が侵入して端面露出内部電極１５に到達する可能性を低下させることができるため、耐湿性が向上する。
　また、ギャップ領域Ｄ１における誘電体セラミック中のＳｉの含有率が５．０ａｔ％より多い場合、誘電率低下に伴う静電容量低下が顕著となるので好ましくない。しかし、本願においては、ギャップ領域Ｄ１における誘電体セラミック中のＳｉの含有率が５．０ａｔ％以下であるので、誘電率低下による静電容量低下の問題が生じにくい。
　なお、実施形態においては、ギャップ領域Ｄ１において積層方向Ｔの中央付近に位置している内部誘電体層１４のＳｉの含有量は、０．２ａｔ％以上５．０ａｔ％以下としたが、これに限定されず、少なくともギャップ領域Ｄ１において積層方向Ｔの中央付近に位置している内部誘電体層１４のＳｉの含有量は、０．２ａｔ％以上５．０ａｔ％以下であれば、端面外部電極３により覆われていない第１側面Ｂ１及び第２側面Ｂ２から水分が侵入して端面露出内部電極１５に到達する可能性を低下させることができる。
　Ｓｉの含有量は、下記のように測定することができる。例えばギャップ領域Ｄ１の場合、図３で示す縦方向Ｌの中央付近の断面において、積層方向Ｔの約１／２の位置での、端面露出内部電極１５の端部から横方向Ｗの外側（側面Ｂ側）に向かって５μｍの位置におけるφ１μｍの領域をＰとする。この領域Ｐ内においてＷＤＸ（波長分散型蛍光Ｘ線分析装置）によって検出されたＸ線強度スペクトルからＳｉの含有量を算出する。
（外層部１２）
　積層体２は、内層部１１と、内層部１１を積層方向Ｔに挟み込むように配置された２つの外層部１２を有している。２つの外層部１２のうち第１主面Ａ１側の外層部１２を第１外層部１２ａ、第２主面Ａ２側の外層部１２を第２外層部１２ｂとする。第１外層部１２ａ、第２外層部１２ｂとは、それぞれ絶縁性の材料によって形成される。
（外層部１２の回り込み）
　実施形態の積層セラミックコンデンサ１において、第１外層部１２ａ及び第２外層部１２ｂは、ギャップ領域Ｄ１、及び、引出領域Ｄ２に回り込むように押圧されて配置されている。
　図４は、図３における点線で四角く囲んだ領域Ｑの拡大図である。外層部１２及びギャップ領域Ｄ１は、共に空隙ｑを含む。外層部１２における空隙率は、ギャップ領域Ｄ１の空隙率よりも低い。空隙率は、単位断面積あたりの空隙ｑの面積の割合である。空隙率の測定方法は、観察視野１０μｍ角においての観察像において、空隙ｑとその他とを二値化することによって算出する。
（回り込みの効果）
　外層部１２はギャップ領域Ｄ１の積層方向Ｔの両側に積層されたものである。ゆえに、積層セラミックコンデンサの製造工程において焼成された後においても、ギャップ領域Ｄ１と外層部１２との間にはなんらかの界面が存在する。界面は、他の部分よりも結合強度が弱く、特に、積層セラミックコンデンサが小型化されると、従来構造の積層セラミックコンデンサの場合、ギャップ領域Ｄ１の横方向Ｗの寸法が小さくなるので、この界面を介して水分が内部電極１５まで侵入しやすくなる。
　しかし、実施形態の積層セラミックコンデンサ１においては、外層部１２が、ギャップ領域Ｄ１まで回り込むように押圧されて配置されているので、ギャップ領域Ｄ１と外層部１２との間の界面が圧着される。したがって、外部からの水分が、界面を伝わって、内部電極１５まで進入する可能性が低くなり、耐湿性が向上する。
　また、図３に示すように、ギャップ領域Ｄ１は、内部電極１５が配置されていない。ゆえに内部電極１５と内部誘電体層１４とが積層されている中央の対応領域と比べて、内部電極１５の分だけ積層方向Ｔの厚みが薄くなる。そうすると、ギャップ領域Ｄ１と、対応領域との間で段差が形成される。
　実施形態において内部誘電体層１４の積層方向Ｔの厚みは、０．４５μｍ以下である。このように内部誘電体層１４の１層当たりの厚みが薄いと、全体としての静電容量が向上する。
　しかし、内部誘電体層１４が内部電極１５に対して相対的に薄くなると、対向部の積層方向Ｔ全体の厚みにおける内部電極１５の占める割合が大きくなる。そうすると、内部電極１５の有無により生じる段差の、積層体２全体としての積層方向Ｔの厚みに対する影響が大きくなるこのため、後述の積層シートの積層方向Ｔへのプレス時において、段差部での、内部誘電体層１４と外層部１２との間の密着が不十分となりやすい。
　しかし、実施形態の積層セラミックコンデンサ１においては、外層部１２が、ギャップ領域Ｄ１まで回り込むように押圧されて配置されている。ゆえに、段差部においても外層部１２とギャップ領域Ｄ１との間の界面が強く圧着される。したがって、外部からの水分が、界面を伝わって、内部電極１５まで進入する可能性がさらに低くなり、耐湿性が向上する。
　また、外層部１２が、ギャップ領域Ｄ１まで回り込むように配置され、外層部１２とギャップ領域Ｄ１との界面が直線的ではなく湾曲し、且つ回り込まない場合と比べて界面に距離が長くなる。これによっても、外部からの水分が、界面を伝わって、内部電極１５まで進入する可能性が低くなり、耐湿性が向上する。
（第１外層部１２ａと第２外層部１２ｂとの回り込み量の差）
　また、実施形態において、第１外層部１２ａのギャップ領域Ｄ１への回り込み量Ｄ１１、第２外層部１２ｂのギャップ領域Ｄ１への回り込み量Ｄ１２よりも大きい。例えば、第１外層部１２ａの回り込み量Ｄ１１に対して、第２外層部１２ｂの回り込み量Ｄ１２を９０％以下となるようにすることが好ましい。
　なお、外層部１２のギャップ領域Ｄ１への回り込み量Ｄ１１は、大きいほうが耐湿性は向上することができる。しかし、基板実装側である一方の主面側外層部１２（実施形態では第２外層部１２ｂ）の回り込み量Ｄ１２をあまり大きくすると、実装時に平坦性が保ちにくいので好ましくない。
　しかし、基板実装側ではない他方の主面側外層部１２（実施形態では第１外層部１２ａ）は、回り込み量Ｄ１１を大きくしても実装に問題はなく、回り込み量Ｄ１１が大きいほうが耐湿性は向上する。
　ゆえに、本実施形態の積層セラミックコンデンサ１においては、第１外層部１２ａの回り込み量Ｄ１１を第２外層部１２ｂの回り込み量Ｄ１２よりもよりも大きくする。これにより、実装時に平坦性を保ちつつ、耐湿性を最大限向上させることができる。
（ギャップ領域Ｄ１と引出領域Ｄ２との回り込み量の差）
　そして、図３に示す第１外層部１２ａのギャップ領域Ｄ１への回り込み量Ｄ１１は、図２に示す引出領域である引出領域Ｄ２への回り込み量Ｄ２１よりも大きい。また、図３に示す第２外層部１２ｂのギャップ領域Ｄ１への回り込み量Ｄ１２は、図２に示す引出領域Ｄ２への回り込み量Ｄ２２よりも大きい。
　実施形態によると、外層部１２の引出領域Ｄ２への回り込み量Ｄ２１，Ｄ２２が、ギャップ領域Ｄ１への回り込み量Ｄ１１，Ｄ１２より小さいので、実装ランドから引出領域Ｄ２への電流経路が長くなりすぎることを防止することができる。ゆえに、ＥＳＬ（等価直列インダクタンス）をそれほど大きくすることなく、耐湿信頼性を向上させることができる。
（回り込み量の定義）
　なお、各外層部１２のギャップ領域Ｄ１への回り込み量Ｄ１１，Ｄ１２は、下記のように定義される。まず、図３に示す断面において、最も第１主面Ａ１側の内部電極１５の最表面から横方向Ｗに平行な直線ＴＷ１と、最も第２主面Ａ２側の内部電極１５の最表面から横方向Ｗに平行な直線ＴＷ２と、である互いに平行な２本の直線を引く。
　そして、それらの直線ＴＷ１及び直線ＴＷ２と直交する、内部電極１５の横方向Ｗの端部を通る直線と、積層体２の横方向Ｗの端部を通る直線と、である互いに平行な２本の直線を引く。これらの４本の直線で囲まれた領域内において、ギャップ領域Ｄ１の内部に入り込んでいる第１外層部１２ａの面積が、第１外層部１２ａのギャップ領域Ｄ１への回り込み量Ｄ１１である。
　同様に、ギャップ領域Ｄ１の内部に位置する第２外層部１２ｂの面積が、第２外層部１２ｂのギャップ領域Ｄ１への回り込み量Ｄ１２である。
　また、各外層部１２の引出領域Ｄ２への回り込み量Ｄ２１，Ｄ２２は、下記のように定義される。まず、図２に示す断面において、最も第１主面Ａ１側の内部電極１５の最表面から縦方向Ｌに平行な直線ＴＬ１と、最も第２主面Ａ２側の内部電極１５の最表面から縦方向Ｌに平行な直線ＴＬ２と、である互いに平行な２本の直線を引く。
　そして、それらの直線ＴＬ１及び直線ＴＷ２と直交する、内部電極１５の縦方向Ｌの端部を通る直線と、積層体２の縦方向Ｌの端部を通る直線と、である互いに平行な２本の直線を引く。これらの４本の直線で囲まれた領域内において、引出領域Ｄ２の内部に入り込んでいる第１外層部１２ａの面積が、第１外層部１２ａの引出領域Ｄ２への回り込み量Ｄ２１である。
　同様に、引出領域Ｄ２の内部に入り込んでいる第２外層部１２ｂの面積が、第２外層部１２ｂの引出領域Ｄ２への回り込み量Ｄ２２である。
（回り込み量の検出）
　なお、外層部１２と内部誘電体層１４との境界は、例えば、ＦＥ－ＷＤＸ（電界放出型電子マイクロアナライザ）などで観察することにより、検出することができる。例えば、ギャップ領域Ｄ１に位置する内部誘電体層１４に含まれるＳｉの量と、外層部１２に含まれるＳｉとの量とが異なると、ＦＥ－ＷＤＸなどでＳｉの偏析によって境界を検出することができる。また、外層部１２と内部誘電体層１４との間の空隙率の差によっても、外層部１２と内部誘電体層１４との境界を検出することができる。
　実施形態において外層部１２は、主成分としてのチタン酸バリウムと、副成分としてのＳｉ及びＭｎを含む。
（歪度）
　実施形態において、外層部１２及びギャップ領域Ｄ１内の内部誘電体層１４に含まれるＳｉの歪度は、０以上０．５以下であることが好ましい。これによって、高温信頼性に悪影響を与えることなく、耐湿性を向上させることができる。外層部１２、第１側面Ｂ１及び第２側面Ｂ２からの水分が侵入して端面露出内部電極１５に到達する可能性を低下させることができるため、耐湿性が向上する。
（歪度の定義）
　なお、Ｓｉの歪度は、下記の方法によって算出した。
まず、積層セラミックコンデンサ１を図３に示す位置まで断面研磨し、ＷＤＸで各マスでのＳｉの検出強度を測定した。より具体的には、観察視野５μｍ角を、３８×３８マスに分割したときの、それぞれのマスでのＸ線強度スペクトルからＳｉの含有量を測定した。その後、Ｓｉの歪度を算出するために、図５で示す計算式を用いた。図５で示す計算式は、自動計算させることも可能である。図５で示す計算式は、分布が正規分布からどれだけ歪んでいるかを表す計算式で、左右対称性を示す指標である。なお、計算式中、サンプリングサイズｎ、各データｘｉ（ｉ：１，２，３・・・，ｎ）の平均値をｘ、標準偏差をｓとする。
（外層部１２の歪度）
　さらに、ギャップ領域Ｄ１内の内部誘電体層１４に含まれるＳｉの歪度は、外層部１２に含まれるＳｉの歪度よりも大きい。すなわち、ギャップ領域Ｄ１内の内部誘電体層１４に含まれるＳｉの粒径は、外層部１２に含まれるＳｉの粒径よりもばらつきが大きい。換言すると、外層部１２に含まれるＳｉの粒径は、ギャップ領域Ｄ１内の内部誘電体層１４に含まれるＳｉの粒径よりも均一である。さらに換言すると、ギャップ領域Ｄ１内の内部誘電体層１４に含まれるＳｉは、外層部１２に含まれるＳｉよりも顕著な偏析が存在する。
　そして、ギャップ領域Ｄ１内の内部誘電体層１４に含まれるＳｉの歪度は、外層部１２に含まれるＳｉの歪度よりも０．５％以上大きくすることが好ましい。
　Ｓｉの歪度が大きいほうが、耐湿性が向上するので、内部誘電体層１４の耐湿性を向上させることができる。
（Ｍｎ含有量）
　さらに、実施形態において、外層部１２に含まれるＭｎの含有量は、ギャップ領域Ｄ１内、且つ、積層方向Ｔの中央付近に位置している内部誘電体層１４のＭｎの含有量よりも多い。これにより、外層部１２の高温信頼性をより向上させることができる。
　外層部１２に含まれるＭｎの含有量を多くすることにより、外層部の緻密性を向上して、耐湿信頼性を向上させることができる。
　なお、Ｍｎで外層のみ耐湿信頼性を高めることによりギャップ領域Ｄ１の空隙率が相対的に高くなり、耐湿性が低くなるため、ギャップ領域Ｄ１はＳｉの偏析により耐湿信頼性を高めている。
（端面外部電極３）
　端面外部電極３は、第１端面外部電極３Ａと第２端面外部電極３Ｂとを備える。第１端面外部電極３Ａは、第１端面露出内部電極１５Ａに接続され、第１端面Ｃ１上に配置されている。第１端面外部電極３Ａは、主面及び側面Ｂの一部に延びる折返部も備える。第２端面外部電極３Ｂは、第２端面露出内部電極１５Ｂに接続され、第２端面Ｃ２上に配置されている。第２端面外部電極３Ｂは、主面及び側面Ｂの一部に延びる折返部も備える。以下、第１端面外部電極３Ａと第２端面外部電極３Ｂとを特に区別して説明する必要のない場合、まとめて端面外部電極３として説明する。
　端面外部電極３は、下地電極層３１と、下地電極層３１上に配置されためっき層３２とを含む。下地電極層３１は、例えば金属及びガラス成分を含む。金属は、例えば、銅、ニッケル、銀、パラジウム、銀－パラジウム合金、金などから選ばれる少なくとも１つを含み、実施形態では銅である。ガラス成分は、例えば、ホウ素及びケイ素を含む。めっき層３２は、下地電極層３１の上に配置されたＮｉ（ニッケル）めっき層と、Ｎｉめっき層の上に配置されたＳｎ（錫）めっき層とを含んでもよい。
（積層セラミックコンデンサ１の製造方法）
（Ｓｉの歪度の調整方法）
　外層部１２中とギャップ領域Ｄ１中のＳｉの歪度は、外層部用誘電体ペースト及び内部誘電体層用の誘電体ペーストに含ませるＳｉを含む粒子、例えばガラス粒子の粒径に差を設けることによって異ならせることができる。
　具体的には、外部誘電体層用の誘電体ペーストに基準とするガラス粒子を０．００５μｍ以上０．５μｍ以下とした時に、それよりも粒径が１．０μｍ程度大きいガラス粒子を０．０１Ｖｏｌ％以上４０Ｖｏｌ％以下内部誘電体層用の誘電体ペーストに混合させる。一方、外層部用誘電体ペースト中のガラス粒子は、粒径を０．００５μｍ以上０．５μｍ以下として含有させる。
　そして、内部誘電体層用の誘電体ペーストを用いて作製された誘電体シート上に、内部電極用の導電性ペーストを、例えば所定のパターンで印刷することにより、誘電体シート上に内部電極パターンを形成する。内部電極パターンの形成方法としては、スクリーン印刷又はグラビア印刷等を用いることができる。
　次に、外層部用誘電体ペーストを用いて作製された、第２外層部用誘電体シートを所定枚数積層する。その上に、内部電極パターンが印刷された内層部用の誘電体シートを順次積層する。さらにその上に、外層部用誘電体ペーストを用いて作製された、第１外層部用誘電体シートを所定枚数積層する。これにより、積層シートが作製される。
　次に、静水圧プレス等の手段により、積層シートを積層方向Ｔにプレスし、積層ブロックを作製する。
　この静水圧プレスの際、例えば、互いに隣接する積層体２の間に配置される部分が、他の部分より厚いラバーを、積層シートを積層方向Ｔに挟み込むように配置し、プレスを行うことで、外層部１２をギャップ領域Ｄ１や引出領域Ｄ２に回り込ませることができる。
　そして、静水圧プレスの際、第１主面Ａ１側と第２主面Ａ２側とで硬度、厚みが異なるラバーを用いてプレスを行うことで、第１外層部１２ａの回り込み量が第２外層部１２ｂの回り込み量より多くなるようにすることができる。例えば、第２主面Ａ２側のラバーを固くすると、第２主面Ａ２側に近い各領域を十分に押すことができなくなるため、流動量を制御する事が出来る。
　なお、積層工程にて複数層積層したのち仮プレスを行い、第２主面Ａ２側に近い領域を固くすることによって流動量を変化させることもできる。
　外層部１２をギャップ領域Ｄ１や引出領域Ｄ２に回り込ませ、またその際に第１外層部１２ａの回り込み量が第２外層部１２ｂの回り込み量より多くなるようにする方法は、上記説明した方法に限定されず、他の方法でもよい。
　次に、積層ブロックを所定のサイズにカットし、積層チップを切り出す。
　そして、積層チップを焼成し、積層体２を作製する。焼成温度は、誘電体や端面露出内部電極１５の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
　次いで、ディップ法を用いて、積層体２の第１端面Ｃ１を下地電極層３１用の電極材料である導電性ペーストに浸漬することによって、第１端面Ｃ１に下地電極層３１用の導電性ペーストを塗布する。同様に、積層体２の第２端面Ｃ２を下地電極層３１用の電極材料である導電性ペーストに浸漬することによって、第２端面Ｃ２に下地電極層３１用の導電性ペーストを塗布する。その後、これらの導電性ペーストを焼成することにより、焼成層である下地電極層３１が形成される。焼成温度は、６００℃以上９００℃以下であることが好ましい。
　その後、下地電極層３１の表面にめっき層３２を形成して端面外部電極３を形成する。以上の工程により、本実施形態の積層セラミックコンデンサ１が得られる。
（第２実施形態）
　次に、本発明の第２実施形態にかかる積層セラミックコンデンサ１００について説明する。第２実施形態にかかる積層セラミックコンデンサ１００は三端子型の積層セラミックコンデンサ１００である。以下、第２実施形態の積層セラミックコンデンサ１００において、第１実施形態の積層セラミックコンデンサ１と共通部分については共通の符号を付し、説明は省略する。
　図６は、積層セラミックコンデンサ１００の概略斜視図である。図７は、図６のＶ－Ｖ線に沿った断面図である。図８は、図６のＶＩ－ＶＩ線に沿った断面図である。図９は、図６のＶＩＩ－ＶＩＩ線に沿った断面図である。
　積層セラミックコンデンサ１００は、略直方体形状で、積層体２の両端に設けられた一対の端面外部電極３のほかに、側面外部電極４を備える。
（内層部１１）
　内層部１１は、端面露出内部電極１６と、側面露出内部電極１７とを含む。図１０は、積層セラミックコンデンサ１００の内層部１１を第１主面Ａ１側から見た図であり、端面露出内部電極１６（１６ａ、１６ｂ）と、側面露出内部電極１７（１７ａ、１７ｂ）との位置を点線で示す。
　端面露出内部電極１６は、積層体２の縦方向Ｌの両端面Ｃの間を延び、横方向Ｗの両側面Ｂからは一定の距離、離間している。端面露出内部電極１６は、両端面Ｃの間の中央部に位置する端面対向部１６ａと、端面対向部１６ａから両側の端面Ｃに延びる端面引出部１６ｂとを有する。端面引出部１６ｂは、両側の端面Ｃにそれぞれ延びて積層体２の端面Ｃに露出し、積層体２の縦方向Ｌの両端面に設けられた端面外部電極３に接続されている。
　また、端面露出内部電極１６は、端面対向部１６ａの横方向Ｗの寸法が、端面引出部１６ｂの横方向の寸法よりも小さくなっている。また、端面引出部１６ｂは、端面対向部１６ａとの接続箇所から徐々に幅（縦方向Ｌの寸法）が小さくなるように、テーパーが付いているような形状であっても良い。
　側面露出内部電極１７は、積層体２の横方向Ｗの両側面Ｂの間を延びて、縦方向Ｌの両端面Ｃから離間している。側面露出内部電極１７は、両側面Ｂ間の中央に位置する側面対向部１７ａと、側面対向部１７ａから両側の側面Ｂにそれぞれ延びる側面引出部１７ｂとを有する。これに限定されないが、側面引出部１７ｂの縦方向Ｌの寸法は、側面対向部１７ａの縦方向Ｌの寸法より小さい。側面引出部１７ｂは、両側の側面Ｂにそれぞれ延びて積層体２の側面Ｂに露出し、積層体２の横方向Ｗの両側面に設けられた側面外部電極４に接続されている。
　図６、７、８に戻り、端面露出内部電極１６の端面対向部１６ａと側面露出内部電極１７の側面対向部１７ａとは互いに対向し、端面対向部１６ａと側面対向部１７ａとの間に容量が形成される。これにより、積層セラミックコンデンサ１００にコンデンサの特性が発現する。
（端面外部電極３）
　積層体２の両端面Ｃには端面外部電極３が配置されている。端面外部電極３には端面露出内部電極１６の端面引出部１６ｂが接続されている。端面外部電極３は、端面Ｃだけでなく、主面Ａ及び側面Ｂの端面Ｃ側の一部も覆っている。
（側面外部電極４）
　積層体２の両側面Ｂには側面外部電極４が配置されている。側面外部電極４には側面露出内部電極１７の側面引出部１７ｂが接続されている。側面外部電極４は、側面Ｂだけでなく、主面Ａの側面Ｂ側の一部も覆っている。
　ここで、図１０に示すように、内層部１１における、端面引出部１６ｂが積層されている領域を端面引出領域Ｅ１とする。側面引出部１７ｂが積層されている領域を側面引出領域Ｅ２とする。端面露出内部電極１６と側面Ｂとの間であって、側面引出領域Ｅ２以外の領域を三端子ギャップ領域Ｅ３とする。
　本実施形態によると、外層部１２は、三端子ギャップ領域Ｅ３、端面引出領域Ｅ１及び側面引出領域Ｅ２にまで回り込むように配置されている。
　そして、図９に示すように、三端子ギャップ領域Ｅ３における、第１外層部１２ａの回り込み量Ｅ３１は、第２外層部１２ｂの回り込み量Ｅ３２よりも大きい。また、図７に示すように、端面引出領域Ｅ１における、第１外層部１２ａの回り込み量Ｅ１１は、第２外層部１２ｂの回り込み量Ｅ１２よりも大きい。さらに、図８に示すように、側面引出領域Ｅ２における、第１外層部１２ａの回り込み量Ｅ２１は、第２外層部１２ｂの回り込み量Ｅ２２よりも大きい。
　また、図９に示す、第１外層部１２ａの、三端子ギャップ領域Ｅ３への回り込み量Ｅ３１は、図７に示す第１外層部１２ａの、端面引出領域Ｅ１への回り込み量Ｅ１１、又は、図８に示す側面引出領域Ｅ２への回り込み量Ｅ２１よりも大きい。
　そして、図９に示す、第２外層部１２ｂの、三端子ギャップ領域Ｅ３への回り込み量Ｅ３２は、図７に示す第２外層部１２ｂの、端面引出領域Ｅ１への回り込み量Ｅ１２、又は、図８に示す側面引出領域Ｅ２への回り込み量Ｅ２２よりも大きい。
　以上、第２実施形態の積層セラミックコンデンサ１００においても、第１実施形態と同様に以下の効果を得ることができる。
　すなわち、外層部１２が、三端子ギャップ領域Ｅ３、端面引出領域Ｅ１及び側面引出領域Ｅ２まで回り込むように押圧されているので、三端子ギャップ領域Ｅ３、端面引出領域Ｅ１及び側面引出領域Ｅ２と外層部１２との間の界面が圧着される。したがって、外部からの水分が、界面を伝わって、内部電極１６，１７まで進入する可能性が低くなり、耐湿性が向上する。
　さらに、第１外層部１２ａの回り込み量を第２外層部１２ｂの回り込み量よりも大きくしているので、実装時に平坦性を保ちつつ、耐湿性を最大限向上させることができる。
　また、外層部１２の端面引出領域Ｅ１及び側面引出領域Ｅ２への回り込み量が、三端子ギャップ領域Ｅ３への回り込み量より小さいので、実装ランドから端面引出領域Ｅ１及び側面引出領域Ｅ２への電流経路が長くなりすぎることを防止することができる。ゆえに、ＥＳＬ（等価直列インダクタンス）をそれほど大きくすることなく、耐湿信頼性を向上させることができる。
　以上、本発明の実施形態について説明したが、本発明は前述した実施形態に限定されることなく、以下のような種々の変更及び変形が可能である。
＜１＞積層方向に相対する第１主面及び第２主面と、前記積層方向と交差する縦方向に相対する２つの端面と、前記積層方向及び前記縦方向と交差する横方向に相対する２つの側面とを有する積層体と、
　前記積層体の２つの前記端面にそれぞれ配置された２つの端面外部電極と、を具備し、
　前記積層体は、
　　内層部と、
　　前記内層部を前記積層方向に挟み込むように配置された外層部と、を備え、
　　前記内層部は、
　　　複数の端面露出内部電極と、
　　　複数の内部誘電体層と、を含み、
　　前記外層部は、
　　　前記第１主面側に位置する第１外層部と、
　　　前記第２主面側に位置する第２外層部と、を含み、
　　前記外層部は、前記端面露出内部電極と前記側面との間のギャップ領域まで回り込むように配置され、
　　　前記第１外層部の前記ギャップ領域への回り込み量は、
　　　前記第２外層部の前記ギャップ領域への回り込み量よりも大きい、積層セラミックコンデンサ。
＜２＞前記第２外層部の前記ギャップ領域への回り込み量は、
　前記第１外層部の前記ギャップ領域への回り込み量の９０％以下である、＜１＞に記載の積層セラミックコンデンサ。
＜３＞前記ギャップ領域の前記積層方向の中央付近内のＳｉの含有量は、０．２ａｔ％以上５．０ａｔ％以下である、＜１＞又は＜２＞に記載の積層セラミックコンデンサ。
＜４＞前記外層部のＭｎの含有量は、前記ギャップ領域の前記積層方向の中央付近内のＭｎの含有量よりも多い、＜１＞から＜３＞のいずれかに記載の積層セラミックコンデンサ。
＜５＞前記端面露出内部電極は、
　　隣接する前記端面露出内部電極と前記積層方向に対向する対向部と、
　　前記対向部から２つの前記端面のうちの一方に引き出される引出部と、を有し、
　　前記積層体において、前記積層方向に前記引出部が存在する領域を引出領域、としたときに、
　　前記外層部は、
　　　前記引出領域まで回り込むように配置され、
　　　前記第１外層部の前記ギャップ領域への回り込み量は、
　　　前記第１外層部の前記引出領域への回り込み量よりも大きい、＜１＞から＜４＞のいずれかに記載の積層セラミックコンデンサ。
＜６＞積層方向に相対する第１主面及び第２主面と、前記積層方向と交差する縦方向に相対する２つの端面と、前記積層方向及び前記縦方向と交差する横方向に相対する２つの側面とを有する積層体と、
　前記積層体の２つの前記端面にそれぞれ配置された２つの端面外部電極と、
　前記積層体の２つの前記側面にそれぞれ配置された２つの側面外部電極と、を具備し、
　前記積層体は、
　　内層部と、
　　前記内層部を前記積層方向に挟み込むように配置された外層部と、備え、
　　前記外層部は、
　　　前記第１主面側に位置する第１外層部と、
　　　前記第２主面側に位置する第２外層部と、を含み、
　　前記内層部は、
　　　複数の端面露出内部電極と、
　　　複数の側面露出内部電極と、
　　　複数の内部誘電体層と、を含み、
　　　前記端面露出内部電極は、
　　　　前記側面露出内部電極と前記積層方向に対向する端面対向部と、
　　　　前記端面対向部から前記積層体の前記端面に引き出される端面引出部と、を有し、
　　　前記側面露出内部電極は、
　　　　前記端面露出内部電極と前記積層方向に対向する側面対向部と、
　　　　前記側面対向部から積層体の前記側面に引き出される側面引出部と、を有し、
　　前記内層部において、前記積層方向に、
　　　前記端面引出部が重なる領域を端面引出領域、
　　　前記側面引出部が重なる領域を側面引出領域、
　　　前記端面露出内部電極と前記側面との間の領域であり、且つ前記側面引出領域と重ならない領域を三端子ギャップ領域としたときに、
　　　　前記外層部は、前記三端子ギャップ領域まで回り込むように配置され、
　　　　前記三端子ギャップ領域における、
　　　　　前記第１外層部の回り込み量は、
　　　　　前記第２外層部の回り込み量よりも大きい、積層セラミックコンデンサ。
＜７＞前記外層部は、
　　前記端面引出領域及び前記側面引出領域まで回り込むように配置され、
　　前記外層部の、前記三端子ギャップ領域への回り込み量は、
　　前記外層部の、端面引出領域又は前記側面引出領域への回り込み量よりも大きい、＜６＞に記載の積層セラミックコンデンサ。
＜８＞前記内部誘電体層のセラミックグレイン径Ｄ５０は、０．１５μｍ以下である、
＜１＞から＜７＞のいずれかに記載の積層セラミックコンデンサ。
＜９＞前記内部誘電体層の積層方向の厚みは、０．４５μｍ以下である、
＜１＞から＜８＞のいずれかに記載の積層セラミックコンデンサ。
＜１０＞前記外層部の空隙率は、前記ギャップ領域又は前記三端子ギャップ領域の空隙率よりも低い、
＜１＞から＜９＞のいずれかに記載の積層セラミックコンデンサ。
　Ｄ１　　ギャップ領域
　Ｄ２　　引出領域
　Ｅ１　　端面引出領域
　Ｅ２　　側面引出領域
　Ｅ３　　三端子ギャップ領域
　１　　積層セラミックコンデンサ
　２　　積層体
　３　　端面外部電極
　３Ａ　　第１端面外部電極
　３Ｂ　　第２端面外部電極
　４　　側面外部電極
　１１　　内層部
　１２　　外層部
　１２ａ　　第１外層部
　１２ｂ　　第２外層部
　１４　　内部誘電体層
　１５　　端面露出内部電極
　１５Ａ　　第１端面露出内部電極
　１５Ｂ　　第２端面露出内部電極
　１６　　端面露出内部電極
　１７　　側面露出内部電極

Claims (10)

  1. 　積層方向に相対する第１主面及び第２主面と、前記積層方向と交差する縦方向に相対する２つの端面と、前記積層方向及び前記縦方向と交差する横方向に相対する２つの側面とを有する積層体と、
    　前記積層体の２つの前記端面にそれぞれ配置された２つの端面外部電極と、を具備し、
    　前記積層体は、
    　　内層部と、
    　　前記内層部を前記積層方向に挟み込むように配置された外層部と、を備え、
    　　前記内層部は、
    　　　複数の端面露出内部電極と、
    　　　複数の内部誘電体層と、を含み、
    　　前記外層部は、
    　　　前記第１主面側に位置する第１外層部と、
    　　　前記第２主面側に位置する第２外層部と、を含み、
    　　前記外層部は、前記端面露出内部電極と前記側面との間のギャップ領域まで回り込むように配置され、
    　　　前記第１外層部の前記ギャップ領域への回り込み量は、
    　　　前記第２外層部の前記ギャップ領域への回り込み量よりも大きい、積層セラミックコンデンサ。
  2. 　前記第２外層部の前記ギャップ領域への回り込み量は、
    　前記第１外層部の前記ギャップ領域への回り込み量の９０％以下である、
    請求項１に記載の積層セラミックコンデンサ。
  3. 　前記ギャップ領域の前記積層方向の中央付近内のＳｉの含有量は、０．２ａｔ％以上５．０ａｔ％以下である、
    請求項１又は請求項２に記載の積層セラミックコンデンサ。
  4. 　前記外層部のＭｎの含有量は、前記ギャップ領域の前記積層方向の中央付近内のＭｎの含有量よりも多い、
    請求項１から請求項３のいずれか１項に記載の積層セラミックコンデンサ。
  5. 　前記端面露出内部電極は、
    　　隣接する前記端面露出内部電極と前記積層方向に対向する対向部と、
    　　前記対向部から２つの前記端面のうちの一方に引き出される引出部と、を有し、
    　　前記積層体において、前記積層方向に前記引出部が存在する領域を引出領域、としたときに、
    　　前記外層部は、
    　　　前記引出領域まで回り込むように配置され、
    　　　前記第１外層部の前記ギャップ領域への回り込み量は、
    　　　前記第１外層部の前記引出領域への回り込み量よりも大きい、
    請求項１から請求項４のいずれか１項に記載の積層セラミックコンデンサ。
  6. 　積層方向に相対する第１主面及び第２主面と、前記積層方向と交差する縦方向に相対する２つの端面と、前記積層方向及び前記縦方向と交差する横方向に相対する２つの側面とを有する積層体と、
    　前記積層体の２つの前記端面にそれぞれ配置された２つの端面外部電極と、
    　前記積層体の２つの前記側面にそれぞれ配置された２つの側面外部電極と、を具備し、
    　前記積層体は、
    　　内層部と、
    　　前記内層部を前記積層方向に挟み込むように配置された外層部と、備え、
    　　前記外層部は、
    　　　前記第１主面側に位置する第１外層部と、
    　　　前記第２主面側に位置する第２外層部と、を含み、
    　　前記内層部は、
    　　　複数の端面露出内部電極と、
    　　　複数の側面露出内部電極と、
    　　　複数の内部誘電体層と、を含み、
    　　　前記端面露出内部電極は、
    　　　　前記側面露出内部電極と前記積層方向に対向する端面対向部と、
    　　　　前記端面対向部から前記積層体の前記端面に引き出される端面引出部と、を有し、
    　　　前記側面露出内部電極は、
    　　　　前記端面露出内部電極と前記積層方向に対向する側面対向部と、
    　　　　前記側面対向部から積層体の前記側面に引き出される側面引出部と、を有し、
    　　前記内層部において、前記積層方向に、
    　　　前記端面引出部が重なる領域を端面引出領域、
    　　　前記側面引出部が重なる領域を側面引出領域、
    　　　前記端面露出内部電極と前記側面との間の領域であり、且つ前記側面引出領域と重ならない領域を三端子ギャップ領域としたときに、
    　　　　前記外層部は、前記三端子ギャップ領域まで回り込むように配置され、
    　　　　前記三端子ギャップ領域における、
    　　　　　前記第１外層部の回り込み量は、
    　　　　　前記第２外層部の回り込み量よりも大きい、
    積層セラミックコンデンサ。
  7. 　前記外層部は、
    　　前記端面引出領域及び前記側面引出領域まで回り込むように配置され、
    　　前記外層部の、前記三端子ギャップ領域への回り込み量は、
    　　前記外層部の、前記端面引出領域又は前記側面引出領域への回り込み量よりも大きい、
    請求項６に記載の積層セラミックコンデンサ。
  8. 　前記内部誘電体層のセラミックグレイン径Ｄ５０は、０．１５μｍ以下である、
    請求項１から請求項７のいずれか１項に記載の積層セラミックコンデンサ。
  9. 　前記内部誘電体層の積層方向の厚みは、０．４５μｍ以下である、
    請求項１から請求項８のいずれか１項に記載の積層セラミックコンデンサ。
  10. 　前記外層部の空隙率は、前記ギャップ領域又は前記三端子ギャップ領域の空隙率よりも低い、
    請求項１から請求項９のいずれか１項に記載の積層セラミックコンデンサ。
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