WO2025110700A1 - 칩 안테나 제조 방법 - Google Patents

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WO2025110700A1
WO2025110700A1 PCT/KR2024/018364 KR2024018364W WO2025110700A1 WO 2025110700 A1 WO2025110700 A1 WO 2025110700A1 KR 2024018364 W KR2024018364 W KR 2024018364W WO 2025110700 A1 WO2025110700 A1 WO 2025110700A1
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WO
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sheet
via hole
chip antenna
green sheet
metallized
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PCT/KR2024/018364
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French (fr)
Inventor
이길선
오창우
신정균
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Amosense Co Ltd
Original Assignee
Amosense Co Ltd
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    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
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    • H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
    • H01Q1/38—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith formed by a conductive layer on an insulating support

Definitions

  • the present invention relates to a technology for manufacturing a chip antenna in which a plurality of dielectric sheets having conductors formed thereon are laminated.
  • chip antennas are manufactured by laminating a plurality of dielectric sheets having conductor patterns formed thereon.
  • the conductor patterns formed on the dielectric sheets constitute radiators, feed lines, signal lines, etc.
  • the present invention has been proposed in consideration of the above circumstances, and aims to provide a method for manufacturing a chip antenna by forming a feed line of a radiator by stacking via holes formed through drilling during the manufacturing of a chip antenna equipped with a radiator.
  • a method for manufacturing a chip antenna includes the steps of preparing a first sheet in which a radiator connected to a metallized via hole is formed, the step of preparing a second sheet in which a metallized via hole for supplying power to the radiator is formed, the step of laminating the first sheet and the second sheet, and the step of firing a laminate in which the first sheet and the second sheet are laminated, wherein in the step of preparing the first sheet and the step of preparing the second sheet, a via hole is formed in the first sheet and the second sheet through drilling.
  • the step of preparing the first sheet may include the steps of preparing a first green sheet of a dielectric material, the step of forming a first via hole in the first green sheet through drilling, the step of filling the first via hole with a conductor to form a metallized first via hole, and the step of forming a first conductor layer which is a radiator on an upper surface of the first green sheet.
  • the first via hole penetrating the center point of the first green sheet may be formed through drilling, and in the step of forming the first conductor layer, the first conductor layer may be formed to overlap the metallized first via hole.
  • the step of preparing the second sheet may include the steps of preparing a second green sheet of a dielectric material, forming a second via hole in the second green sheet through drilling, filling the second via hole with a conductor to form a metallized second via hole, and forming a second conductor layer on an upper surface of the second green sheet.
  • the second green sheet prepared in the step of preparing the second green sheet may be of the same dielectric material as the first green sheet of the first sheet, and in the step of forming the second via hole, a second via hole penetrating the center point of the second green sheet may be formed through drilling, and in the step of forming the second conductor layer, the second conductor layer may be formed to overlap the metallized second via hole.
  • a plurality of second sheets are laminated on the lower side of the first sheet, and the metallized via holes of the first sheet and the metallized via holes of the plurality of second sheets are laminated so as to overlap each other, thereby forming a power supply line of a radiator in which the plurality of metallized via holes are connected.
  • a method for manufacturing a chip antenna according to an embodiment of the present invention further includes a step of preparing a third sheet of dielectric material prior to the laminating step, and in the laminating step, the third sheet can be laminated on top of the first sheet on which the radiator is formed.
  • the metallized via holes are formed to have identical upper and lower diameters within a tolerance range.
  • a method for manufacturing a chip antenna can form a via hole in a sheet through drilling to form a feed line of a radiator, thereby minimizing the out-of-roundness of the via hole, thereby forming a via hole whose upper diameter and lower diameter are almost the same.
  • the chip antenna manufacturing method can secure a certain area for connecting via holes even if the alignment of the sheets is partially misaligned when stacking multiple sheets, thereby preventing a decrease in the power supply efficiency of the power supply line.
  • FIG. 1 is a flow chart for explaining a method for manufacturing a chip antenna according to an embodiment of the present invention.
  • FIGS 2 and 3 are flow charts for explaining the first sheet preparation step of Figure 1.
  • FIG. 4 is a drawing for explaining a first sheet prepared through a step of preparing the first sheet of FIG. 1.
  • Figures 5 and 6 are flow charts for explaining the second sheet preparation step of Figure 1.
  • FIG. 7 is a drawing for explaining a second sheet prepared through the step of preparing a plurality of second sheets of FIG. 1.
  • FIG. 8 is a drawing for explaining a third sheet prepared through the step of preparing the third sheet of FIG. 1.
  • Fig. 9 is a drawing for explaining the sheet lamination step of Fig. 1.
  • Fig. 10 is a cross-sectional view illustrating a chip antenna manufactured through the firing step of Fig. 1.
  • Fig. 11 is a drawing for explaining the via hole formation step of Figs. 2 and 5.
  • Figure 12 is a drawing for comparing and explaining the cross-section of a via hole according to the via hole processing method.
  • each layer (film), region, pattern or structure when each layer (film), region, pattern or structure is described as being formed “on” or “under” the substrate, each layer (film), region, pad or pattern, "on” and “under” include both being formed “directly” or “indirectly” via another layer.
  • the principle is that the reference for each layer being on or under is based on the drawing.
  • a chip antenna manufacturing method is configured by laminating dielectric sheets to manufacture a chip antenna of a set frequency band (e.g., UWB). That is, the chip antenna manufacturing method manufactures a chip antenna of a set frequency band by laminating a dielectric sheet on which a conductor, which is a radiator, is formed, a metallized via hole forming a feed line, and a plurality of dielectric sheets on which a conductor is formed.
  • a set frequency band e.g., UWB
  • a chip antenna manufacturing method comprises a first sheet preparation step (S100), a second sheet preparation step (S200), a third sheet preparation step (S300), a sheet lamination step (S400), and a firing step (S500).
  • a first green sheet (110) on which a first conductive layer (140) that operates as a radiator of a chip antenna (1000) is formed is prepared as the first sheet (100).
  • a first green sheet (110) on which a metallized via hole connected to the conductive layer is formed is prepared as the first sheet (100).
  • the first sheet preparation step (S100) includes a first green sheet preparation step (S110), a first via hole formation step (S120), a first via hole filling step (S130), and a first conductor layer formation step (S140).
  • a first green sheet (110) of a dielectric material is prepared.
  • a ceramic green sheet mainly used in the low-temperature sintering (LTCC) method is prepared as the first green sheet (110).
  • a first via hole (120) is formed in the first green sheet (110).
  • a first via hole (120) penetrating the center point of the first green sheet (110) is formed.
  • a first via hole (120) penetrating vertically the center point of the first green sheet (110) is formed through drilling.
  • a metallized first via hole (130) is formed in the first green sheet (110).
  • the first via hole (120) formed in the first green sheet (110) is filled with a conductor.
  • the first via hole (120) formed in the first green sheet (110) is filled with a conductor to form a metallized first via hole (130).
  • a first conductor layer (140) that operates as a radiator is formed on the upper surface of the first green sheet (110).
  • the first conductor layer (140) is formed to overlap with the metallized first via hole (130) formed on the first green sheet (110).
  • the first conductor layer (140) is formed by printing a conductor on the upper surface of the first green sheet (110).
  • a plate-shaped first conductor layer (140) is formed on a first green sheet (110), and a first sheet (100) directly connected to the first conductor layer (140) and the metallized first via hole (130) is prepared.
  • a second green sheet (210) having a second conductor layer (240) connected to a metallized via hole formed on one side thereof is prepared as a second sheet (200).
  • a second sheet (200) composed of a second green sheet (210) of the same material as the first green sheet (110) is prepared.
  • the second sheet preparation step (S200) includes a second green sheet preparation step (S210), a second via hole formation step (S220), a second via hole filling step (S230), and a second conductor layer formation step (S240).
  • a plurality of second green sheets (210) that are a dielectric material are prepared.
  • a ceramic green sheet that is the same material as the first green sheet (110) is prepared as the second green sheet (210).
  • a second via hole (220) is formed in the second green sheet (210).
  • a second via hole (220) is formed that penetrates the center point of the second green sheet (210).
  • a second via hole (220) that vertically penetrates the center point of the second green sheet (210) is formed through drilling.
  • a metallized second via hole (230) is formed in the second green sheet (210).
  • the second via hole (220) formed in the second green sheet (210) is filled with a conductor.
  • the second via hole (220) formed in the second green sheet (210) is filled with a conductor to form a metallized second via hole (230).
  • a second conductor layer (240) that assists in connecting the metallized via holes in the firing step (S600) is formed on the upper surface of the second green sheet (210).
  • a second conductor layer (240) having a larger area than the first via hole (120) and the second via hole (220) is formed.
  • the second conductor layer (240) is formed to overlap the metallized second via hole (230) formed in the second green sheet (210).
  • the second conductor layer (240) is formed by printing a conductor on the upper surface of the second green sheet (210).
  • a plate-shaped second conductor layer (240) is formed on a second green sheet (210), and a second sheet (200) directly connected to the second conductor layer (240) and the metallized second via hole (230) is prepared.
  • a third sheet (300) forming a protective layer is prepared.
  • a third sheet (300) is prepared that is placed on the upper surface of the first sheet (100) and protects the first conductor layer (140) (i.e., radiator) formed on the first sheet (100).
  • a ceramic green sheet having the same plate shape as the first green sheet (110) and the second green sheet (210) is prepared as the third sheet (300).
  • a first sheet (100), a plurality of second sheets (200) and a third sheet (300) are stacked.
  • the first sheet (100), a plurality of second sheets (200) and a third sheet (300) are stacked so that the third sheet (300) is placed on the upper surface of the first sheet (100) and the plurality of second sheets (200) are placed on the lower surface of the first sheet (100).
  • a third sheet (300) is laminated on the upper surface of the first sheet (100) on which the first conductor layer (140) is formed.
  • a plurality of second sheets (200) are laminated on the lower surface of the first sheet (100).
  • the first sheet (100) and the plurality of second sheets (200) are laminated so that the first via holes (120) formed in the first sheet (100) and the plurality of second via holes (220) formed in the plurality of second sheets (200) are vertically aligned and overlap each other.
  • a laminate (400) in which a first sheet (100), a plurality of first sheets (200) and a third sheet (300) are laminated is fired.
  • the laminate (400) is fired through a low-temperature firing process.
  • the first sheet (100) to the third sheet (300) made of a ceramic material are fired at a low temperature to manufacture a low-temperature simultaneous firing ceramic chip antenna (1000).
  • the first sheet (100) to the third sheet (300) form a laminate (400) of a dielectric material through the above-described chip antenna manufacturing method.
  • the first conductive layer (140) is arranged inside the laminate (400) to form a radiator that resonates in a set frequency band, and the metallized first via hole (130) and the plurality of metallized second via holes (220) are connected through a firing step (S500) to form a power supply line (500) that supplies power to the first conductive layer (140).
  • the alignment of the first via hole (120) and the plurality of second via holes (220) may be misaligned during the process of stacking the first sheet (100) and the plurality of second sheets (200). If the alignment of the first via hole (120) and the second via hole (220) is misaligned, the connection area between the via holes is reduced, thereby lowering the power supply efficiency of the power supply line (500).
  • the second conductor layer (240) is formed with a larger area than the first via hole (120) and the second via hole (220), even if the alignment is partially misaligned, the contact area between the first via hole (120) and the plurality of second via holes (220) can be maintained at a certain level or higher, thereby preventing the power supply efficiency of the power supply line (500) from being reduced.
  • via holes forming a power supply line (500) of a radiator are formed by drilling.
  • a via hole is formed in the green sheet through drill processing.
  • the drill is placed on the upper part of the green sheet, rotates, and slowly descends to form a via hole penetrating the green sheet.
  • the via hole is formed through drilling, so a via hole without a taper can be formed.
  • the via holes are formed through drilling in the first via hole forming step (S120) and the second via hole forming step (S220), the out of roundness of the via holes can be minimized, so that a via hole with almost the same upper diameter and lower diameter can be formed.
  • the chip antenna manufacturing method can secure a certain or greater area where via holes are connected even when the alignment of the sheets is partially misaligned when stacking a plurality of sheets, thereby preventing a decrease in the power supply efficiency of the power supply line (500).
  • the processing methods mainly used to form via holes include laser processing, punching processing, and drilling processing.
  • a via hole formed through laser processing has a difference between the upper diameter (R1) and the lower diameter (R1') because the circularity of the via hole is large.
  • a via hole formed through a punching process has a difference in the upper diameter (R2) and the lower diameter (R2') because a taper is formed at the upper and/or lower portion of the via hole during the punching process.
  • a via hole formed through drilling has a small circularity, so that the upper diameter (R3) and the lower diameter (R3') are formed to be almost the same. Accordingly, a chip antenna manufacturing method according to an embodiment of the present invention forms a via hole in a green sheet through drilling.

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 개시는 복수의 유전체 시트가 적층된 칩 안테나에 관한 기술로, 드릴 가공을 통해 형성된 비아 홀들을 적층하여 방사체의 급전 라인을 형성하고, 이를 통해 상부 직경 및 하부 직경이 동일한 비아 홀을 형성하여 급전 라인의 급전 효율 저하를 방지한다.

Description

칩 안테나 제조 방법
본 발명은 도전체가 형성된 복수의 유전체 시트가 적층된 칩 안테나를 제조하는 기술에 관한 것이다.
일반적으로, 칩 안테나는 도체 패턴이 형성된 복수의 유전체 시트를 적층하여 제조된다. 유전체 시트에 형성된 도체 패턴은 방사체, 급전 라인, 신호 라인 등을 구성한다.
하지만, 칩 안테나는 유전체 시트를 적층하는 과정에서 정렬(Align)이 틀어지는 경우 도체 패턴들 간의 연결이 끊기거나, 연결되는 면적이 감소하여 공진 주파수가 변경되거나, 급전 효율이 저하되는 등의 문제가 발생할 수 있다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 공개된　종래 기술이 아닌 사항을 포함할 수 있다.
본 발명은 상기한 사정을 감안하여 제안된 것으로 방사체를 구비한 칩 안테나의 제조시 드릴 가공을 통해 형성된 비아 홀들을 적층하여 방사체의 급전 라인을 형성하도록 한 칩 안테나 제조 방법을 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위하여 본 발명의 실시 예에 따른 칩 안테나 제조 방법은 금속화된 비아 홀과 연결된 방사체가 형성된 제1 시트를 준비하는 단계, 방사체의 급전을 위한 금속화된 비아 홀이 형성된 제2 시트를 준비하는 단계, 제1 시트 및 제2 시트를 적층하는 단계 및 제1 시트 및 제2 시트가 적층된 적층체를 소성하는 단계를 포함하고, 제1 시트를 준비하는 단계 및 제2 시트를 준비하는 단계에서는 드릴 가공을 통해 제1 시트 및 제2 시트에 비아 홀을 형성한다.
제1 시트를 준비하는 단계는 유전체 재질의 제1 그린 시트를 준비하는 단계, 드릴 가공을 통해 제1 그린 시트에 제1 비아 홀을 형성하는 단계, 제1 비아 홀에 도체를 충진하여 금속화된 제1 비아 홀을 형성하는 단계 및 제1 그린 시트의 상면에 방사체인 제1 도체층을 형성하는 단계를 포함할 수 있다. 제1 비아 홀을 형성하는 단계에서는 드릴 가공을 통해 제1 그린 시트의 중심점을 관통하는 제1 비아 홀을 형성하고, 제1 도체층을 형성하는 단계에서는 금속화된 제1 비아 홀과 중첩되도록 제1 도체층을 형성할 수 있다.
제2 시트를 준비하는 단계는 유전체 재질의 제2 그린 시트를 준비하는 단계, 드릴 가공을 통해 제2 그린 시트에 제2 비아 홀을 형성하는 단계, 제2 비아 홀에 도체를 충진하여 금속화된 제2 비아 홀을 형성하는 단계 및 제2 그린 시트의 상면에 제2 도체층을 형성하는 단계를 포함할 수 있다. 제2 그린 시트를 준비하는 단계에서 준비한 제2 그린 시트는 제1 시트의 제1 그린 시트와 동일한 유전체 재질이고, 제2 비아 홀을 형성하는 단계에서는 드릴 가공을 통해 제2 그린 시트의 중심점을 관통하는 제2 비아 홀을 형성하고, 제2 도체층을 형성하는 단계에서는 금속화된 제2 비아 홀과 중첩되도록 제2 도체층을 형성할 수 있다.
적층하는 단계에서는 제1 시트의 하부에 복수의 제2 시트를 적층하되, 제1 시트의 금속화된 비아 홀과 복수의 제2 시트의 금속화된 비아 홀이 중첩되도록 적층하여 복수의 금속화된 비아 홀들이 연결된 방사체의 급전 라인을 형성할 수 있다.
본 발명의 실시 예에 따른 칩 안테나 제조 방법은 적층하는 단계 이전에 유전체 재질의 제3 시트를 준비하는 단계를 더 포함하고, 적층하는 단계에서는 방사체가 형성된 제1 시트의 상부에 제3 시트를 적층할 수 있다.
금속화된 비아 홀은 오차 범위 내에서 동일한 상부 직경 및 하부 직경을 갖도록 형성된다.
본 발명에 의하면, 칩 안테나 제조 방법은 방사체의 급전 라인을 형성하기 위해 드릴 가공을 통해 시트에 비아 홀을 형성함으로써, 비아 홀의 진원도(眞圓度, out of roundness)를 최소화할 수 있어 상부 직경 및 하부 직경이 거의 동일한 비아 홀을 형성할 수 있는 효과가 있다.
또한, 칩 안테나 제조 방법은 복수의 시트를 적층할 때 시트들의 정렬이 일부 틀어지더라도 비아 홀들이 연결되는 면적을 일정 이상 확보할 수 있어 급전 라인의 급전 효율 저하를 방지할 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 칩 안테나 제조 방법을 설명하기 위한 흐름도.
도 2 및 도 3은 도 1의 제1 시트 준비 단계를 설명하기 위한 흐름도.
도 4는 도 1의 제1 시트를 준비 하는 단계를 통해 준비된 제1 시트를 설명하기 위한 도면.
도 5 및 도 6은 도 1의 제2 시트 준비 단계를 설명하기 위한 흐름도.
도 7은 도 1의 복수의 제2 시트를 준비 하는 단계를 통해 준비된 제2 시트를 설명하기 위한 도면.
도 8은 도 1의 제3 시트를 준비 하는 단계를 통해 준비된 제3 시트를 설명하기 위한 도면.
도 9는 도 1의 시트 적층 단계를 설명하기 위한 도면.
도 10은 도 1의 소성 단계를 거쳐 제조된 칩 안테나를 설명하기 위한 단면도.
도 11은 도 2 및 도 5의 비아 홀 형성 단계를 설명하기 위한 도면.
도 12는 비아 홀 가공 방법에 따른 비아 홀의 단면을 비교 설명하기 위한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이고, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 본 출원에서 "포함하다", "구비하다", "가지다" 등의 용어는 발명의 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드　　또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는　　"직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위　또는 아래에 대한 기준은 도면을 기준으로 하는 것을 원칙으로 한다.
도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.
본 발명의 실시 예에 따른 칩 안테나 제조 방법은 유전체 시트를 적층하여 구성되어 설정 주파수 대역(예를 들면, UWB)의 칩 안테나를 제조한다. 즉, 칩 안테나 제조 방법은 방사체인 도전체가 형성된 유전체 시트, 급전 라인을 형성하는 금속화 비아 홀 및 도전체가 형성된 복수의 유전체 시트를 적층하여 설정 주파수 대역의 칩 안테나를 제조한다.
도 1을 참조하면, 본 발명의 실시 예에 따른 칩 안테나 제조 방법은 제1 시트 준비 단계(S100), 제2 시트 준비 단계(S200), 제3 시트 준비 단계(S300), 시트 적층 단계(S400) 및 소성 단계(S500)를 포함하여 구성된다.
제1 시트 준비 단계(S100)에서는 칩 안테나(1000)의 방사체로 동작하는 제1 도체층(140)이 형성된 제1 그린 시트(110)를 제1 시트(100)로 준비한다. 이때, 제1 시트 준비 단계(S100)에서는 도체층과 연결된 금속화 비아 홀이 형성된 제1 그린 시트(110)를 제1 시트(100)로 준비한다.
일례로, 도 2 및 도 3을 참조하면, 제1 시트 준비 단계(S100)는 제1 그린 시트 준비 단계(S110), 제1 비아 홀 형성 단계(S120), 제1 비아 홀 충진 단계(S130) 및 제1 도체층 형성 단계(S140)를 포함한다.
제1 그린 시트 준비 단계(S110)에서는 유전체 재질의 제1 그린 시트(110)를 준비한다. 제1 그린 시트 준비 단계(S110)에서는 저온소성(LTCC) 공법에 주로 사용되는 세라믹 그린 시트를 제1 그린 시트(110)로 준비하는 것을 일례로 한다.
제1 비아 홀 형성 단계(S120)에서는 제1 그린 시트(110)에 제1 비아 홀(120)을 형성한다. 제1 비아 홀 형성 단계(S120)에서는 제1 그린 시트(110)의 중심점을 관통하는 제1 비아 홀(120)을 형성한다. 제1 비아 홀 형성 단계(S120)에서는 드릴(drill) 가공을 통해 제1 그린 시트(110)의 중심점을 수직으로 관통하는 제1 비아 홀(120)을 형성한다.
제1 비아 홀 충진 단계(S130)에서는 제1 그린 시트(110)에 금속화된 제1 비아 홀(130)을 형성한다. 제1 비아 홀 충진 단계(S130)에서는 제1 그린 시트(110)에 형성된 제1 비아 홀(120)을 도전체로 충진한다. 제1 비아 홀 충진 단계(S130)에서는 제1 그린 시트(110)에 형성된 제1 비아 홀(120)을 도전체로 충진하여 금속화된 제1 비아 홀(130)을 형성한다.
제1 도체층 형성 단계(S140)에서는 방사체로 동작하는 제1 도체층(140)을 제1 그린 시트(110)의 상면에 형성한다. 제1 도체층 형성 단계(S140)에서는 제1 그린 시트(110)에 형성된 금속화된 제1 비아 홀(130)과 중첩되도록 제1 도체층(140)을 형성한다. 제1 도체층 형성 단계(S140)에서는 제1 그린 시트(110)의 상면에 도체를 인쇄하여 제1 도체층(140)을 형성하는 것을 일례로 한다.
도 4를 참조하면, 제1 시트 준비 단계(S100)에서는 제1 그린 시트(110) 상에 판상의 제1 도체층(140)이 형성되고, 제1 도체층(140)과 금속화된 제1 비아 홀(130)과 직접 연결된 제1 시트(100)를 준비한다.
제2 시트 준비 단계(S200)에서는 칩 안테나(1000)의 급전 라인(500)을 구성하는 금속화 비아 홀이 형성된 제2 그린 시트(210)를 제2 시트(200)로 준비한다. 제2 시트 준비 단계(S200)에서는 일면에 금속화 비아 홀과 연결된 제2 도체층(240)이 형성된 제2 그린 시트(210)를 제2 시트(200)로 준비한다. 여기서, 제2 시트 준비 단계(S200)에서는 제1 그린 시트(110)와 동일한 재질의 제2 그린 시트(210)로 구성된 제2 시트(200)를 준비하는 것을 일례로 한다.
일례로, 도 5 및 도 6을 참조하면, 제2 시트 준비 단계(S200)는 제2 그린 시트 준비 단계(S210), 제2 비아 홀 형성 단계(S220), 제2 비아 홀 충진 단계(S230) 및 제2 도체층 형성 단계(S240)를 포함한다.
제2 그린 시트 준비 단계(S210)에서는 유전체 재질인 복수의 제2 그린 시트(210)를 준비한다. 제2 그린 시트 준비 단계(S210)에서는 제1 그린 시트(110)와 동일 한 재질인 세라믹 그린 시트를 제2 그린 시트(210)로 준비하는 것을 일례로 한다.
제2 비아 홀 형성 단계(S220)에서는 제2 그린 시트(210)에 제2 비아 홀(220)을 형성한다. 제2 비아 홀 형성 단계(S220)에서는 제2 그린 시트(210)의 중심점을 관통하는 제2 비아 홀(220)을 형성한다. 제2 비아 홀 형성 단계(S220)에서는 드릴(drill) 가공을 통해 제2 그린 시트(210)의 중심점을 수직으로 관통하는 제2 비아 홀(220)을 형성한다.
제2 비아 홀 충진 단계(S230)에서는 제2 그린 시트(210)에 금속화된 제2 비아 홀(230)을 형성한다. 제2 비아 홀 충진 단계(S230)에서는 제2 그린 시트(210)에 형성된 제2 비아 홀(220)을 도전체로 충진한다. 제2 비아 홀 충진 단계(S230)에서는 제2 그린 시트(210)에 형성된 제2 비아 홀(220)을 도전체로 충진하여 금속화된 제2 비아 홀(230)을 형성한다.
제2 도체층 형성 단계(S240)에서는 소성 단계(S600)에서 금속화된 비아 홀들의 연결을 보조하는 제2 도체층(240)을 제2 그린 시트(210)의 상면에 형성한다. 제2 도체층 형성 단계(S240)에서는 제1 비아 홀(120) 및 제2 비아 홀(220)보다 넓은 면적을 갖는 제2 도체층(240)을 형성한다. 제2 도체층 형성 단계(S240)에서는 제2 그린 시트(210)에 형성된 금속화된 제2 비아 홀(230)과 중첩되도록 제2 도체층(240)을 형성한다. 제2 도체층 형성 단계(S240)에서는 제2 그린 시트(210)의 상면에 도체를 인쇄하여 제2 도체층(240)을 형성하는 것을 일례로 한다.
도 7을 참조하면, 제2 시트 준비 단계(S200)에서는 제2 그린 시트(210) 상에 판상의 제2 도체층(240)이 형성되고, 제2 도체층(240)과 금속화된 제2 비아 홀(230)과 직접 연결된 제2 시트(200)를 준비한다.
제3 시트 준비 단계(S300)에서는 보호층을 구성하는 제3 시트(300)를 준비한다. 제3 시트 준비 단계(S300)에서는 제1 시트(100)의 상면에 배치되어, 제1 시트(100)에 형성된 제1 도체층(140)(즉, 방사체)을 보호하는 제3 시트(300)를 준비한다.
도 8을 참조하면, 제3 시트 준비 단계(S300)에서는 제1 그린 시트(110) 및 제2 그린 시트(210)와 동일한 판상의 세라믹 그린 시트를 제3 시트(300)로 준비하는 것을 일례로 한다.
시트 적층 단계(S400)에서는 제1 시트(100), 복수의 제2 시트(200) 및 제3 시트(300)를 적층한다. 시트 적층 단계(S400)에서는 제1 시트(100)의 상면에 제3 시트(300)가 배치되고, 제1 시트(100)의 하면에 복수의 제2 시트(200)가 배치되도록 제1 시트(100), 복수의 제2 시트(200) 및 제3 시트(300)를 적층한다.
일례로, 도 9를 참조하면, 시트 적층 단계(S400)에서는 제1 도체층(140)이 형성된 제1 시트(100)의 상면에 제3 시트(300)를 적층한다. 시트 적층 단계(S400)에서는 제1 시트(100)의 하면에 복수의 제2 시트(200)를 적층한다. 시트 적층 단계(S400)에서는 제1 시트(100)에 형성된 제1 비아 홀(120)과 복수의 제2 시트(200)에 각각 형성된 복수의 제2 비아 홀(220)이 수직으로 정렬되어 서로 중첩되도록 제1 시트(100) 및 복수의 제2 시트(200)를 적층한다.
소성 단계(S500)에서는 제1 시트(100), 복수의 제1 시트(200) 및 제3 시트(300)가 적층된 적층체(400)를 소성한다. 소성 단계(S500)에서는 저온 소성 공정을 통해 적층체(400)를 소성한다. 이를 통해, 소성 단계(S500)에서는 세라믹 재질의 제1 시트(100) 내지 제3 시트(300)를 저온 소성하여 저온 동시 소성 세라믹 칩 안테나(1000)를 제조하는 것을 일례로 한다.
도 10을 참조하면, 제1 시트(100) 내지 제3 시트(300)는 상술한 칩 안테나 제조 방법을 통해 유전체 재질의 적층체(400)를 구성한다. 이때, 제1 도체층(140)은 적층체(400)의 내부에 배치되어 설정 주파수 대역에 공진하는 방사체를 구성하고, 금속화된 제1 비아 홀(130)과 금속화된 복수의 제2 비아 홀(220)은 소성 단계(S500)를 통해 연결되어 제1 도체층(140)을 급전하는 급전 라인(500)을 형성한다.
제1 비아 홀(120) 및 복수의 제2 비아 홀(220)은 제1 시트(100) 및 복수의 제2 시트(200)를 적층하는 과정에서 정렬(Align)이 틀어질 수 있다. 제1 비아 홀(120) 및 제2 비아 홀(220)의 정렬이 틀어지면, 비아 홀 간의 연결 면적이 감소하여 급전 라인(500)의 급전 효율이 저하된다.
이에, 제2 도체층(240)은 제1 비아 홀(120) 및 제2 비아 홀(220)보다 넓은 면적으로 형성되기 때문에 정렬이 일부 틀어지더라도 제1 비아 홀(120) 및 복수의 제2 비아 홀(220)이 접촉되는 면적을 일정 이상 유지할 수 있어 급전 라인(500)의 급전 효율이 저하되는 것을 방지한다.
본 발명의 실시 예에 따른 칩 안테나 제조 방법에서는 드릴 가공으로 방사체의 급전 라인(500)을 형성하는 비아 홀들을 형성한다.
도 11을 참조하면, 제1 비아 홀 형성 단계(S120) 및 제2 비아 홀 형성 단계(S220)에서는 드릴(Drill) 가공을 통해 그린 시트에 비아 홀을 형성한다. 드릴은 그린 시트의 상부에 배치되고, 회전하며 서서히 하강하여 그린 시트를 관통하는 비아 홀을 형성한다.
제1 비아 홀 형성 단계(S120) 및 제2 비아 홀 형성 단계(S220)에서는 드릴(Drill) 가공을 통해 비아 홀을 형성하기 때문에, 테이퍼(Taper)가 없는 비아 홀을 형성할 수 있다.
또한, 제1 비아 홀 형성 단계(S120) 및 제2 비아 홀 형성 단계(S220)에서는 드릴(Drill) 가공을 통해 비아 홀을 형성하기 때문에, 비아 홀의 진원도(眞圓度, out of roundness)를 최소화할 수 있어 상부 직경 및 하부 직경이 거의 동일한 비아 홀을 형성할 수 있다.
이에, 본 발명의 실시 예에 따른 칩 안테나 제조 방법은 복수의 시트를 적층할 때 시트들의 정렬이 일부 틀어지더라도 비아 홀들이 연결되는 면적을 일정 이상 확보할 수 있어 급전 라인(500)의 급전 효율 저하를 방지할 수 있다.
한편, 비아 홀을 형성하기 위해 주로 사용되는 가공 방법으로는 레이저 가공, 펀칭 가공 및 드릴 가공이 있다.
도 12를 참조하면, 레이저 가공을 통해 형성된 비아 홀은 비아 홀의 진원도가 크기 때문에 상부 직경(R1) 및 하부 직경(R1')의 차이가 발생한다.
펀칭 가공을 통해 형성된 비아 홀은 펀칭 과정에서 비아 홀의 상부 및/또는 하부에 테이퍼(Taper)가 형성되기 때문에 상부 직경(R2) 및 하부 직경(R2')의 차이가 발생한다.
이로 인해, 레이저 가공 또는 펀칭 가공을 통해 형성된 비아 홀을 통해 급전 라인(500)을 형성하면, 비아 홀들이 연결되는 면적을 일정 이상 확보할 수 없어 급전 라인(500)의 급전 효율이 저하된다.
이에 반해, 드릴 가공을 통해 형성된 비아 홀은 진원도가 작기 때문에 상부 직경(R3) 및 하부 직경(R3')이 거의 동일하게 형성된다. 이에 본 발명의 실시 예에 따른 칩 안테나 제조 방법은 드릴 가공을 통해 그린 시트에 비아 홀을 형성한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (11)

  1. 금속화된 비아 홀과 연결된 방사체가 형성된 제1 시트를 준비하는 단계;
    상기 방사체의 급전을 위한 금속화된 비아 홀이 형성된 제2 시트를 준비하는 단계;
    상기 제1 시트 및 상기 제2 시트를 적층하는 단계; 및
    상기 제1 시트 및 상기 제2 시트가 적층된 적층체를 소성하는 단계를 포함하고,
    상기 제1 시트를 준비하는 단계 및 상기 제2 시트를 준비하는 단계에서는 드릴 가공을 통해 상기 제1 시트 및 상기 제2 시트에 비아 홀을 형성하는 칩 안테나 제조 방법.
  2. 제1항에 있어서,
    상기 제1 시트를 준비하는 단계는,
    유전체 재질의 제1 그린 시트를 준비하는 단계;
    드릴 가공을 통해 상기 제1 그린 시트에 제1 비아 홀을 형성하는 단계;
    상기 제1 비아 홀에 도체를 충진하여 금속화된 제1 비아 홀을 형성하는 단계; 및
    상기 제1 그린 시트의 상면에 상기 방사체인 제1 도체층을 형성하는 단계를 포함하는 칩 안테나 제조 방법.
  3. 제2항에 있어서,
    상기 제1 비아 홀을 형성하는 단계에서는 드릴 가공을 통해 상기 제1 그린 시트의 중심점을 관통하는 제1 비아 홀을 형성하는 칩 안테나 제조 방법.
  4. 제2항에 있어서,
    상기 제1 도체층을 형성하는 단계에서는 상기 금속화된 제1 비아 홀과 중첩되도록 상기 제1 도체층을 형성하는 칩 안테나 제조 방법.
  5. 제1항에 있어서,
    상기 제2 시트를 준비하는 단계는,
    유전체 재질의 제2 그린 시트를 준비하는 단계;
    드릴 가공을 통해 상기 제2 그린 시트에 제2 비아 홀을 형성하는 단계;
    상기 제2 비아 홀에 도체를 충진하여 금속화된 제2 비아 홀을 형성하는 단계; 및
    상기 제2 그린 시트의 상면에 제2 도체층을 형성하는 단계를 포함하는 칩 안테나 제조 방법.
  6. 제5항에 있어서,
    상기 제2 그린 시트를 준비하는 단계에서 준비한 상기 제2 그린 시트는 상기 제1 시트의 제1 그린 시트와 동일한 유전체 재질인 칩 안테나 제조 방법.
  7. 제6항에 있어서,
    상기 제2 비아 홀을 형성하는 단계에서는 드릴 가공을 통해 상기 제2 그린 시트의 중심점을 관통하는 제2 비아 홀을 형성하는 칩 안테나 제조 방법.
  8. 제6항에 있어서,
    상기 제2 도체층을 형성하는 단계에서는 상기 금속화된 제2 비아 홀과 중첩되도록 상기 제2 도체층을 형성하는 칩 안테나 제조 방법.
  9. 제1항에 있어서,
    상기 적층하는 단계에서는,
    상기 제1 시트의 하부에 복수의 제2 시트를 적층하되, 상기 제1 시트의 금속화된 비아 홀과 상기 복수의 제2 시트의 금속화된 비아 홀이 중첩되도록 적층하여 복수의 금속화된 비아 홀들이 연결된 상기 방사체의 급전 라인을 형성하는 칩 안테나 제조 방법.
  10. 제1항에 있어서,
    상기 적층하는 단계 이전에 유전체 재질의 제3 시트를 준비하는 단계를 더 포함하고,
    상기 적층하는 단계에서는 상기 방사체가 형성된 상기 제1 시트의 상부에 상기 제3 시트를 적층하는 칩 안테나 제조 방법.
  11. 제1항에 있어서,
    상기 금속화된 비아 홀은 오차 범위 내에서 동일한 상부 직경 및 하부 직경을 갖는 칩 안테나 제조 방법.
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