KR20210152173A - 칩 안테나 및 이를 포함하는 안테나 모듈 - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 칩 안테나는, 제1 유전층; 제1 유전층의 상면 상에 배치된 제2 유전층; 제2 유전층에 배치된 패치 안테나 패턴; 각각 제1 및 제2 유전층 중 적어도 하나를 관통하도록 배치되고 패치 안테나 패턴의 서로 다른 제1 및 제2 급전점 중 대응되는 급전점에 전기적으로 연결된 제1 및 제2 피드비아; 및 각각 제1 및 제2 유전층의 사이에 배치되고 제1 및 제2 피드비아 중 대응되는 피드비아에 전기적으로 연결된 제1 및 제2 필터; 를 포함할 수 있다.
Description
본 발명은 칩 안테나 및 이를 포함하는 안테나 모듈에 관한 것이다.
이동통신의 데이터 트래픽(Data Traffic)은 매년 비약적으로 증가하는 추세이다. 이러한 비약적인 데이터를 무선망에서 실시간으로 지원해 주고자 활발한 기술 개발이 진행 중에 있다. 예를 들어, IoT(Internet of Thing) 기반 데이터의 컨텐츠화, AR(Augmented Reality), VR(Virtual Reality), SNS와 결합한 라이브 VR/AR, 자율 주행, 싱크뷰 (Sync View, 초소형 카메라 이용해 사용자 시점 실시간 영상 전송) 등의 애플리케이션(Application)들은 대용량의 데이터를 주고 받을 수 있게 지원하는 통신(예: 5G 통신, mmWave 통신 등)을 필요로 한다.
따라서, 최근 5세대(5G) 통신을 포함하는 밀리미터웨이브(mmWave) 통신이 활발하게 연구되고 있으며, 이를 원활히 구현하는 칩 안테나 모듈의 상용화/표준화를 위한 연구도 활발히 진행되고 있다.
높은 주파수 대역(예: 24GHz, 28GHz, 36GHz, 39GHz, 60GHz 등)의 RF 신호는 전달되는 과정에서 쉽게 흡수되고 손실로 이어지므로, 통신의 품질은 급격하게 떨어질 수 있다. 따라서, 높은 주파수 대역의 통신을 위한 안테나는 기존 안테나 기술과는 다른 기술적 접근법이 필요하게 되며, 안테나 이득(Gain) 확보, 안테나와 RFIC의 일체화, EIRP(Effective Isotropic Radiated Power) 확보 등을 위한 별도의 전력 증폭기 등 특수한 기술 개발을 요구할 수 있다.
본 발명은 필터를 포함하는 칩 안테나 및 이를 포함하는 안테나 모듈을 제공한다.
본 발명의 일 실시 예에 따른 칩 안테나는, 제1 유전층; 상기 제1 유전층의 상면 상에 배치된 제2 유전층; 상기 제2 유전층에 배치된 패치 안테나 패턴; 각각 상기 제1 및 제2 유전층 중 적어도 하나를 관통하도록 배치되고 상기 패치 안테나 패턴의 서로 다른 제1 및 제2 급전점 중 대응되는 급전점에 전기적으로 연결된 제1 및 제2 피드비아; 및 각각 상기 제1 및 제2 유전층의 사이에 배치되고 상기 제1 및 제2 피드비아 중 대응되는 피드비아에 전기적으로 연결된 제1 및 제2 필터; 를 포함할 수 있다.
본 발명의 일 실시 예에 따른 안테나 모듈은, 적어도 하나의 배선층과 적어도 하나의 절연층이 교대로 적층된 기판; 및 상기 기판의 일면 상에 배치된 상기 칩 안테나; 를 포함할 수 있다.
본 발명의 일 실시 예에 따른 칩 안테나는, 필터를 포함하여 칩 안테나와 인접 안테나 사이의 간섭을 줄일 수 있으며, 칩 안테나(100a)의 통신채널(예: 5G 통신채널, 밀리미터파 통신채널)과 인접 안테나의 통신채널(예: Wi-Fi, LTE) 간의 간섭을 줄일 수 있다.
본 발명의 일 실시 예에 따른 칩 안테나는, 필터와 패치 안테나가 서로 가까이 배치시키기 유리한 구조를 가질 수 있으므로, 필터의 필터링 효율 및 에너지 효율을 향상시킬 수 있으며, 필터의 사이즈를 줄일 수 있다.
본 발명의 일 실시 예에 따른 칩 안테나는, RF(Radio Frequency) 신호의 송수신 경로 개수를 확장하여 더욱 높은 데이터 송수신율을 가지면서도 송수신 경로의 확장에 따른 고조파 및/또는 잡음을 효율적으로 필터링(filtering)할 수 있으며, 복수의 송수신 경로의 종합적인 이득(gain)을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 칩 안테나의 구조를 나타낸 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 칩 안테나에서 필터가 배치된 층을 나타낸 평면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시 예에 따른 칩 안테나에서 제1 필터가 배치되지 않은 부분을 절단한 구조를 나타낸 사시도이다.
도 4는 본 발명의 일 실시 예에 따른 칩 안테나 및 이를 포함하는 안테나 모듈을 나타낸 측면도이다.
도 5a 내지 도 5b는 본 발명의 일 실시 예에 따른 칩 안테나의 실장공간을 제공하는 기판을 예시한 측면도이다.
도 6은 본 발명의 일 실시 예에 따른 칩 안테나가 배열된 기판의 전자기기에서의 배치를 예시한 평면도이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 칩 안테나에서 필터가 배치된 층을 나타낸 평면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시 예에 따른 칩 안테나에서 제1 필터가 배치되지 않은 부분을 절단한 구조를 나타낸 사시도이다.
도 4는 본 발명의 일 실시 예에 따른 칩 안테나 및 이를 포함하는 안테나 모듈을 나타낸 측면도이다.
도 5a 내지 도 5b는 본 발명의 일 실시 예에 따른 칩 안테나의 실장공간을 제공하는 기판을 예시한 측면도이다.
도 6은 본 발명의 일 실시 예에 따른 칩 안테나가 배열된 기판의 전자기기에서의 배치를 예시한 평면도이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 칩 안테나의 구조를 나타낸 사시도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시 예에 따른 칩 안테나(100a, 100b)는, 제1 유전층(131), 제2 유전층(132), 패치 안테나 패턴(110), 피드비아(120) 및 필터(170a)를 포함할 수 있다.
제1 및 제2 유전층(131, 132)은 각각 공기보다 더 높은 유전율의 유전 매질(medium)을 가질 수 있다. 예를 들어, 제1 및 제2 유전층(131, 132)은 세라믹(ceramic)으로 구성됨으로써 기판의 절연층(예: 프리프레그)보다 더 높은 유전율을 가질 수 있다.
칩 안테나(100a)의 칩(chip)은 칩 안테나(100a)가 칩 안테나(100a)의 배치공간을 제공하는 기판에 대해 별도로 제조되어 상기 구조에 배치될 수 있는 부품이라는 것을 의미한다. 따라서, 제1 및 제2 유전층(131, 132)은 기판(200)의 절연층과 다른 재료로 구성될 수 있으며, 상기 절연층보다 더 다양하고 자유로운 방식들 중에서 선택된 방식으로 구현될 수 있다.
예를 들어, 제1 및 제2 유전층(131, 132)은 저온 동시 소성 세라믹(Low temperature co-fired ceramic, LTCC)과 같은 세라믹 계열의 물질이나 글래스(glass) 계열의 물질과 같이 상대적으로 높은 유전율을 가지는 물질이나 테플론(Teflon)과 같은 물질로 구성될 수 있으며, 마그네슘(Mg), 실리콘(Si), 알루미늄(Al), 칼슘(Ca), 및 티타늄(Ti) 중 적어도 하나를 더 함유함으로써 더 높은 유전율이나 더 강한 내구성을 가지도록 구성될 수 있다. 예를 들어, 제1 및 제2 유전층(131, 132)은 Mg2Si04, MgAlO4, CaTiO3를 포함할 수 있다.
제1 및 제2 유전층(131, 132)의 유전율이 높을수록, 제1 및 제2 유전층(131, 132)의 주변에서 전송 또는 전파되는 RF(Radio Frequency) 신호의 파장은 짧아질 수 있다. RF 신호의 파장이 짧을수록, 제1 및 제2 유전층(131, 132)의 크기는 더욱 작아질 수 있으며, 본 발명의 일 실시 예에 따른 칩 안테나(100a)의 크기는 작아질 수 있다.
칩 안테나(100a)의 크기가 작을수록, 단위 체적에 배열될 수 있는 칩 안테나(100a)의 개수는 많아질 수 있다. 단위 체적에 배열될 수 있는 칩 안테나(100a)의 개수는 많을수록, 복수의 칩 안테나(100a)의 단위 체적 대비 총 이득(gain) 및/또는 최대출력은 높아질 수 있다.
따라서, 제1 및 제2 유전층(131, 132)의 유전율이 높을수록, 칩 안테나(100a)의 크기 대비 성능은 효율적으로 향상될 수 있다.
제1 및 제2 유전층(131, 132)은 서로 이격 배치될 수 있다. 이에 따라, 제1 및 제2 유전층(131, 132) 사이 공간은 공기나 제1 및 제2 유전층(131, 132)의 유전율보다 낮은 매질로 구성될 수 있다.
이에 따라, 제1 및 제2 유전층(131, 132) 사이 공간과 제1 유전층(131) 간의 경계면은 제1 유전 경계조건(boundary condition)을 이룰 수 있으며, 제1 및 제2 유전층(131, 132) 사이 공간과 제2 유전층(132) 간의 경계면은 제2 유전 경계조건을 이룰 수 있다.
제1 및 제2 유전 경계조건은 RF 신호를 굴절시킬 수 있으므로, 패치 안테나 패턴(110a)의 방사패턴을 더욱 상하방향(예: z방향)으로 집중시킬 수 있으며, 본 발명의 일 실시 예에 따른 칩 안테나(100a)의 이득을 더욱 향상시킬 수 있다.
패치 안테나 패턴(110)은 제2 유전층(132)에 배치될 수 있다. 패치 안테나 패턴(110)의 비교적 넓은 상면은 방사패턴을 상하방향(예: z방향)으로 집중시킬 수 있으므로, RF 신호를 상하방향으로 원격 송신 및/또는 수신할 수 있으며, 패치 안테나 패턴(110)의 공진주파수에 기반한 대역폭 내의 주파수를 가지는 RF 신호를 원격 송신 및/또는 수신할 수 있다.
예를 들어, 패치 안테나 패턴(110)의 형태는 다각형 또는 원형일 수 있으며, 패치 안테나 패턴(110)은 서로 상하방향(예: z방향)으로 오버랩(overlap)되도록 배치된 복수의 패치 안테나 패턴으로 구성될 수 있다. 복수의 패치 안테나 패턴(110)의 크기는 서로 다를 수 있으며, 서로 전자기적으로 커플링(coupling)될 수 있다. 패치 안테나 패턴(110)의 개수가 많아질 경우, 제2 유전층(132)의 개수도 많아질 수 있다. 예를 들어, 복수의 패치 안테나 패턴(110)과 복수의 제2 유전층(132)은 서로 교대로 상하방향으로 적층될 수 있다. 예를 들어, 복수의 패치 안테나 패턴(110) 중 하나는 방사체이고, 다른 하나는 상기 방사체를 비접촉 방식으로 급전하도록 비교적 작은 크기를 가질 수 있다.
예를 들어, 패치 안테나 패턴(110)은 도전성 페이스트가 제2 유전층(132) 상에 도포 및/또는 충진된 상태에서 건조됨에 따라 형성될 수 있다.
피드비아(120)는 제1 유전층(131)을 관통하도록 배치될 수 있으며, 패치 안테나 패턴(110)의 급전경로로 작용할 수 있다. 즉, 피드비아(120)는 패치 안테나 패턴(110a)가 RF 신호를 원격 송신 및/또는 수신할 때 패치 안테나 패턴(110)에서 흐르는 표면전류가 흐르는 경로를 제공할 수 있다.
예를 들어, 피드비아(120)는 제1 유전층(131) 내에서 상하방향으로 연장된 구조를 가질 수 있으며, 제1 유전층(131)에서 레이저에 의해 형성된 관통홀에 도전성 재료(예: 구리, 니켈, 주석, 은, 금, 팔라듐 등)가 채워지는 과정을 통해 형성될 수 있다.
피드비아(120)는 제1 피드비아(121) 및 제2 피드비아(122)를 포함할 수 있다. 제1 및 제2 피드비아(121, 122)는 각각 제1 및 제2 유전층(131, 132) 중 적어도 하나를 관통하도록 배치되고 패치 안테나 패턴(110)의 서로 다른 제1 및 제2 급전점(FP1, FP2)에 전기적으로 연결될 수 있다.
제1 피드비아(121)는 제1 RF 신호의 송수신 경로를 제공할 수 있으며, 제2 피드비아(122)는 제2 RF 신호의 송수신 경로를 제공할 수 있다. 제1 RF 신호는 제1 통신 정보를 운반할 수 있으며, 제2 RF 신호는 제2 통신 정보를 운반할 수 있다.
본 발명의 일 실시 예에 따른 칩 안테나(100a)는 제1 및 제2 피드비아(121, 122)를 통해 제1 및 제2 RF 신호를 동시에 원격 송수신할 수 있으므로, 더욱 높은 데이터 송수신율을 가질 수 있다.
제1 피드비아(121)는 패치 안테나 패턴(110)의 중심에서부터 제1 방향(예: x방향)으로 치우쳐져 연결될 수 있으며, 제2 피드비아(122)는 패치 안테나 패턴(110)의 중심에서부터 제1 방향과 다른 제2 방향(예: y방향)으로 치우쳐져 연결될 수 있다.
이에 따라, 제1 피드비아(121)를 통해 전달된 제1 RF 신호에 대응되는 제1 표면전류는 패치 안테나 패턴(110)에서 제1 방향으로 흐를 수 있으며, 제2 피드비아(122)를 통해 전달된 제2 RF 신호에 대응되는 제2 표면전류는 패치 안테나 패턴(110)에서 제2 방향으로 흐를 수 있다.
제1 및 제2 방향이 서로 수직이라고 가정하면, 제1 표면전류에 기반하여 방사되는 제1 RF 신호의 제1 전기장 및 제1 자기장은 각각 제1 방향 및 제2 방향으로 형성될 수 있으며, 제2 표면전류에 기반하여 방사되는 제2 RF 신호의 제2 전기장 및 제2 자기장은 각각 제2 방향 및 제1 방향으로 형성될 수 있다.
따라서, 제1 및 제2 RF 신호는 서로에 대한 실질적인 간섭 및 상쇄 없이 방사될 수 있으며, 본 발명의 일 실시 예에 따른 칩 안테나(100a)는 제1 및 제2 RF 신호의 종합적인 이득(gain)을 향상시킬 수 있다.
필터(170a)는 제1 및 제2 유전층(131, 132)의 사이에 배치되고 피드비아(120)에 전기적으로 연결될 수 있다.
필터(170a)는 패치 안테나 패턴(110)에서 원격 송수신되는 RF 신호의 기본주파수(예: 28GHz, 39GHz)에 가까운 공진주파수를 가질 수 있으며, RF 신호의 기본주파수가 속하는 대역을 가질 수 있다. 공진주파수는 필터(170a)의 인덕턴스와 캐패시턴스의 조합에 따라 결정될 수 있다.
예를 들어, 필터(170a)는 대역통과 특성을 가질 경우에 대역 내의 주파수 성분을 통과시키고 나머지 주파수 성분을 차단시킬 수 있으며, 대역차단 특성을 가질 경우에 대역 내의 주파수 성분을 차단시키고 나머지 주파수 성분을 통과시킬 수 있다.
필터(170a)가 RF 신호의 송수신 경로에 시리즈(series)로 연결될 경우, 필터(170a)는 차단할 주파수 성분을 반사하여 필터링(filtering)할 수 있다.
필터(170a)가 RF 신호의 송수신 경로에 션트(shunt)로 연결될 경우, 필터(170a)는 필터(170a)에 의해 통과되는 주파수 성분을 제1 및/또는 제2 그라운드층(181, 182)으로 전달하여 필터링(filtering)될 수 있다.
필터(170a)는 RF 신호에 포함된 고조파 및/또는 잡음을 필터링할 수 있으므로, 본 발명의 일 실시 예에 따른 칩 안테나(100a)와 인접 안테나 사이의 간섭을 줄일 수 있으며, 칩 안테나(100a)의 통신채널(예: 5G 통신채널, 밀리미터파 통신채널)과 인접 안테나의 통신채널(예: Wi-Fi, LTE) 간의 간섭을 줄일 수 있으며, 칩 안테나(100a)가 배치된 전자기기의 전자파 적합성(EMC) 규격 준수를 보조할 수 있다.
RF 신호에 포함된 고조파 및/또는 잡음은 패치 안테나 패턴(110)에서의 원격 송수신에 따라 RF 신호에 유입될 수 있으므로, 필터(170a)의 필터링 효율은 패치 안테나 패턴(110)에 가까울수록 효율적일 수 있다.
또한, RF 신호의 에너지는 필터(170a)와 패치 안테나 패턴(110) 사이를 흐름에 따라 손실될 수 있으므로, 필터(170a)의 필터링에 따른 에너지 효율은 필터(170a)와 패치 안테나 패턴(110) 사이의 전기적 길이(electrical length)가 짧을수록 높을 수 있다.
본 발명의 일 실시 예에 따른 칩 안테나(100a)는 패치 안테나 패턴(110)과 필터(170a)을 함께 포함할 수 있으므로, 패치 안테나 패턴(110)과 필터(170a)가 서로 인접하도록 구성될 수 있으며, 필터(170a)의 필터링 효율 및 에너지 효율을 향상시킬 수 있다.
또한, 필터(170a)는 제1 및 제2 유전층(131, 132)의 사이에 배치될 수 있으므로, 제1 및 제2 유전층(131, 132)의 비교적 높은 유전율(예: 세라믹 재료의 높은 유전율)에 기반하여 더욱 축소된 사이즈를 가질 수 있다. 따라서, 필터(170a)는 1개의 층에 복수의 필터가 배치된 구조를 효율적으로 가질 수 있다.
필터(170a)는 제1 필터(171a) 및 제2 필터(172a)를 포함할 수 있다. 제1 및 제2 필터(171a, 172a)는 각각 제1 및 제2 유전층(131, 132)의 사이에 배치될 수 있으며, 제1 및 제2 피드비아(121, 122) 중 대응되는 피드비아에 전기적으로 연결될 수 있다.
제1 피드비아(121)를 통해 송수신되는 제1 RF 신호의 일부 성분과, 제2 피드비아(122)를 통해 송수신되는 제2 RF 신호의 일부 성분은, 서로에 대해 고조파 및/또는 잡음으로 작용할 수 있다.
제1 및 제2 필터(171a, 172a)는 제1 및 제2 RF 신호가 서로에 대해 주는 영향에 따른 고조파 및/또는 잡음을 필터링할 수 있다.
이에 따라, 본 발명의 일 실시 예에 따른 칩 안테나(100a)는 칩 안테나(100a)와 인접 안테나 사이의 간섭을 줄일 뿐만 아니라, 제1 및 제2 RF 신호의 서로에 대한 간섭을 더욱 줄여서 제1 및 제2 RF 신호의 종합적인 이득(gain)을 향상시킬 수 있다.
설계에 따라, 제1 및 제2 필터(171a, 172a)는 서로 동일한 높이에 배치될 수 있고, 서로 다른 높이에 배치될 수도 있다.
도 1a를 참조하면, 본 발명의 일 실시 예에 따른 칩 안테나(100a)는, 제1 그라운드층(181), 제2 그라운드층(182) 및 그라운드 비아(183) 중 적어도 하나를 더 포함할 수 있다.
제1 그라운드층(181)은 제1 및 제2 필터(171a, 172a)와 패치 안테나 패턴(110)의 사이에 배치될 수 있다.
이에 따라, 제1 및 제2 필터(171a, 172a)와 패치 안테나 패턴(110)의 서로에 대한 전자기적 간섭은 감소할 수 있으므로, 제1 및 제2 필터(171a, 172a)의 필터링 효율과 패치 안테나 패턴(110)의 이득은 각각 향상될 수 있다.
제1 그라운드층(181)은 제1 및 제2 피드비아(121, 122)가 각각 위치하는 제1 및 제2 홀(TH21, TH22)을 가질 수 있으며, 제1 및 제2 피드비아(121, 122)로부터 이격될 수 있다.
제2 그라운드층(182)은 제1 유전층(131)의 하면 상에 배치될 수 있다.
이에 따라, 제1 및 제2 필터(171a, 172a)와 기판의 서로에 대한 전자기적 간섭은 감소할 수 있으므로, 제1 및 제2 필터(171a, 172a)의 필터링 효율은 향상될 수 있다.
제2 그라운드층(182)은 제1 및 제2 피드비아(121, 122)가 각각 위치하는 제3 및 제4 홀(TH11, TH12)을 가질 수 있으며, 제1 및 제2 피드비아(121, 122)로부터 이격될 수 있다.
그라운드 비아(183)는 제1 및/또는 제2 그라운드층(181, 182)과 제1 및 제2 필터(171a, 172a)의 사이를 전기적으로 연결시킬 수 있다.
이에 따라, 제1 및 제2 필터(171a, 172a)는 제1 및 제2 피드비아(121, 122)에 대해 션트(shunt)로 연결될 수 있으며, 제1 및 제2 피드비아(121, 122)를 통해 흐르는 제1 및 제2 RF 신호에 섞인 고조파 및/또는 잡음 성분을 제1 및/또는 제2 그라운드층(181, 182)으로 보낼 수 있다.
도 1b를 참조하면, 본 발명의 일 실시 예에 따른 칩 안테나(100b)는, 접착층(140a) 및 솔더링 패턴(160) 중 적어도 하나를 더 포함할 수 있다.
접착층(140a)은 제1 및 제2 유전층(131, 132)의 사이에서 제1 및 제2 유전층(131, 132)에 접착될 수 있다. 이에 따라, 제1 및 제2 유전층(131, 132) 중 하나가 이탈하는 현상은 억제될 수 있으며, 제1 및 제2 유전층(131, 132) 간의 간격은 안정적으로 유지될 수 있다.
접착층(140a)은 공기의 유전율보다 더 높고 제1 및 제2 유전층(131, 132)의 유전율보다 더 낮은 유전율을 가질 수 있다. 즉, 제1 및 제2 유전층(131, 132) 사이 공간의 적어도 일부분의 유전율이 접착층(140a)의 유전율보다 더 낮을 경우, 칩 안테나(100b)의 크기 대비 대역폭 및 이득은 더욱 향상될 수 있다.
따라서, 접착층(140a)은 제1 및 제2 필터(171a, 172a)를 둘러싸도록 캐비티(cavity)를 가질 수 있으며, 캐비티(cavity)는 접착층(140a)의 유전율보다 더 낮은 유전 매질(예: 공기)을 제공할 수 있으므로, 칩 안테나(100b)의 크기 대비 대역폭 및 이득을 더욱 향상시킬 수 있다.
캐비티(cavity)의 치수나 형태는 칩 안테나(100b)의 공진주파수나 성능에 영향을 줄 수 있으므로, 칩 안테나(100a)는 제조 과정에서 캐비티(cavity)의 치수나 형태가 설계된 치수나 형태를 벗어나는 현상을 줄이는 구조를 가짐으로써 성능을 더욱 안정적으로 얻을 수 있다.
또한, 접착층(140a)은 캐비티(cavity)를 제공함에 따라 더욱 짧은 폭을 가질 수 있으므로, 접착층(140a)은 캐비티(141)를 제공하지 않을 경우에 비해 비교적 약한 구조적 안정성을 가질 수 있다. 따라서, 칩 안테나(100b)는 제조 과정에서 접착층(140a)에 물리적으로 영향을 주는 요인을 줄이는 구조를 가짐으로써 성능을 더욱 안정적으로 얻을 수 있다.
따라서, 접착층(140a)은 캐비티(cavity)와 접착층(140a)의 외측면 사이의 환기구(142a)를 가질 수 있다.
예를 들어, 칩 안테나(100b)의 제조 과정에서 제1 및 제2 유전층(131, 132)이 접착층(140a)에 의해 접합될 때, 칩 안테나(100b)는 캐비티(cavity)의 체적 변화를 유발하는 응력을 받을 수 있으며, 상기 응력은 캐비티(cavity)의 치수나 형태를 왜곡시키거나 제1 및 제2 유전층(131, 132)의 크랙(crack)을 유발할 수 있다.
환기구(142a)는 칩 안테나(100b)가 캐비티(cavity)의 체적 변화를 유발하는 응력을 받을 때 캐비티(cavity)의 공기 이동 경로를 제공함으로써 상기 응력이 칩 안테나(100b)에 주는 영향을 줄일 수 있다.
이에 따라, 본 발명의 일 실시 예에 따른 칩 안테나(100b)는 제조 과정에서 캐비티(cavity)의 치수나 형태가 설계된 치수나 형태를 벗어나는 현상을 줄이거나 접착층(140a)에 물리적으로 영향을 주는 요인을 줄일 수 있으므로, 캐비티(cavity)에 기반하여 개선된 성능(사이즈 대비 대역폭 및 이득)을 더욱 안정적으로 얻을 수 있다.
예를 들어, 접착층(140a)은 제1 및 제2 유전층(131, 132)의 유전 재료보다 더 높은 접착성의 폴리머(polymer)를 포함할 수 있다. 접착성 폴리머는 세라믹 구조에 비해 유동적인 특성을 가질 수 있으므로, 캐비티(cavity)의 치수나 형태의 불안정성 요인을 가질 수 있으나, 본 발명의 일 실시 예에 따른 칩 안테나(100b)는 환기구(142a)를 포함하므로 유동적인 특성의 접착성 폴리머를 포함하는 접착층(140a)의 캐비티(cavity)를 안정적으로 구비할 수 있다.
예를 들어, 접착층(140a)의 일 외측면과 제1 유전층(131)의 일 측면과 제2 유전층(132)의 일 측면은 일 평면을 이룰 수 있다. 즉, 본 발명의 일 실시 예에 따른 칩 안테나(100b)는 접착층(140a)이 제1 및 제2 유전층(131, 132)에 접착된 구조에서 상기 구조의 측면이 절단된 형태를 가질 수 있다.
예를 들어, 접착층(140a)은 도 1a에 도시된 제1 그라운드층(181)과 필터(170a)의 사이에 배치될 수 있다. 이에 따라, 접착층(140a)은 제1 그라운드층(181)과 필터(170a) 사이 이격거리를 안정적으로 지지할 수 있다.
솔더링 패턴(160)은 제1 유전층(131)의 하면 상에 배치되고 제1 유전층(131)의 외곽을 따라 배열될 수 있다.
이에 따라, 칩 안테나(100b)는 칩 안테나(100a)의 배치공간을 제공하는 기판에 대해 더욱 안정적으로 실장될 수 있다. 솔더링 패턴(160)은 기판의 그라운드 플레인에 전기적으로 연결될 수 있다.
예를 들어, 솔더링 패턴(160)은 용융점이 상대적으로 낮은 주석(sn) 기반의 솔더에 대한 결합에 유리하도록 구성될 수 있으며, 주석 도금층 및/또는 니켈 도금층을 포함함으로써 상기 솔더에 대한 결합이 용이하도록 구성될 수 있으며, 복수의 원통이 배열된 구조를 가질 수 있으나, 이에 한정되지 않는다.
도 1b를 참조하면, 제1 피드비아(121)는 제1-1 피드비아(121-1) 및 제1-2 피드비아(121-2)를 포함할 수 있으며, 제2 피드비아(122)는 제2-1 피드비아(122-1) 및 제2-2 피드비아(122-2)를 포함할 수 있다.
제1-1 피드비아(121-1) 및 제1-2 피드비아(121-2)는 상하방향(예: z방향)으로 오버랩되지 않도록 배치될 수 있으며, 제2-1 피드비아(122-1) 및 제2-2 피드비아(122-2)는 상하방향(예: z방향)으로 오버랩되지 않도록 배치될 수 있다.
제1 필터(171a)는 제1-1 피드비아(121-1)와 제1-2 피드비아(121-2)의 사이에 전기적으로 연결될 수 있으며, 제2 필터(172a)는 제2-1 피드비아(122-1)와 제2-2 피드비아(122-2)의 사이에 전기적으로 연결될 수 있다.
즉, 제1 필터(171a)는 제1 피드비아(121)에 대해 직렬로 연결될 수 있으며, 제2 필터(172a)는 제2 피드비아(122)에 대해 직렬로 연결될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 칩 안테나에서 필터가 배치된 층을 나타낸 평면도이다.
도 2a를 참조하면, 제1 필터(171a)는 제1 링 패턴(171-1a, 171-2a) 및 제2 링 패턴(171-5a, 171-6a)을 포함할 수 있으며, 제2 필터(172a)는 제1 링 패턴(172-1a, 172-2a) 및 제2 링 패턴(172-5a, 172-6a)을 포함할 수 있다.
제1 링 패턴(171-1a, 171-2a, 172-1a, 172-2a)은 제1 포트(P11)를 가지고 제1 면적(171-4a, 172-4a)을 둘러싸는 형태를 가질 수 있다.
제2 링 패턴(171-5a, 171-6a, 172-5a, 172-6a)은 제2 포트(P22)를 가지고 제2 면적(171-8a, 172-8a)을 둘러싸는 형태를 가질 수 있다.
이에 따라, 제1 및 제2 필터(171a, 172a)는 각각 사이즈 대비 큰 인덕턴스를 가질 수 있으므로, 더욱 효율적으로 설계된 공진주파수를 가질 수 있다.
제1 및 제2 포트(P11, P22) 중 하나는 피드비아에 연결되고, 다른 하나는 그라운드 비아에 연결될 수 있다. 이에 따라, 제1 및 제2 필터(171a, 172a)는 각각 피드비아에 대해 션트(shunt)로 연결될 수 있다.
제1 링 패턴(171-1a, 171-2a, 172-1a, 172-2a)과 제2 링 패턴(171-5a, 171-6a, 172-5a, 172-6a)은 서로 이격되어 배치되고, 서로 마주보는 방향으로 개방된 형태를 가질 수 있다. 예를 들어, 제1 필터(171a)는 제1 개구부(171-3a, 171-7a)를 가질 수 있고, 제2 필터(172a)는 제2 개구부(172-3a, 172-7a)를 가질 수 있다.
이에 따라, 제1 및 제2 필터(171a, 172a)는 각각 사이즈 대비 큰 캐패시턴스를 가질 수 있으므로, 더욱 효율적으로 설계된 공진주파수를 가질 수 있다.
제1 필터(171a)는 제1 링 패턴(171-1a, 171-2a)과 제2 링 패턴(171-5a, 171-6a)이 제1 방향(예: -x방향)으로 돌출되도록 배치되고, 제2 필터(172a)는 제1 링 패턴(172-1a, 172-2a)과 제2 링 패턴(172-5a, 172-6a)이 제2 방향(예: +x방향)으로 돌출되도록 배치될 수 있다.
도 2a를 참조하면, 제1 필터(171b)는 제1 연장 패턴(171-1b), 제2 연장 패턴(171-2b) 및 제3 링 패턴(171-3b, 171-4b, 171-5b, 171-6b)을 포함할 수 있으며, 본 발명의 일 실시 예에 따른 칩 안테나에 포함될 수 있다. 상기 칩 안테나에 포함된 제2 필터는 제1 필터(171b)와 동일한 형태일 수 있다.
이에 따라, 제1 필터(171b)는 사이즈 대비 큰 인덕턴스 및/또는 캐패시턴스를 가질 수 있으므로, 더욱 효율적으로 설계된 공진주파수를 가질 수 있다.
제1 연장 패턴(171-1b)은 제1 폭(W11)을 가질 수 있으며, 제2 연장 패턴(171-2b)은 제2 폭(W12)을 가질 수 있으며, 제3 링 패턴(171-3b, 171-4b, 171-5b, 171-6b)은 제3 폭(Wa, Wb, Wc, Wd)을 가질 수 있다.
제1 연장 패턴(171-1b)은 제3 링 패턴(171-3b, 171-4b, 171-5b, 171-6b)으로부터 제1 간격(G11)만큼 이격될 수 있고, 제2 연장 패턴(171-2b)은 제3 링 패턴(171-3b, 171-4b, 171-5b, 171-6b)으로부터 제2 간격(G12)만큼 이격될 수 있다.
제3 링 패턴(171-3b, 171-4b, 171-5b, 171-6b)은 x방향 길이(Lx)를 가질 수 있고, 제1 길이(Dd)만큼 더 길어질 수 있으며, 제2 길이(De)의 내부 공간을 형성할 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시 예에 따른 칩 안테나에서 제1 필터가 배치되지 않은 부분을 절단한 구조를 나타낸 사시도이다.
도 3a를 참조하면, 칩 안테나(100a-1)는 제1 필터(171a)의 배치공간(131-2)을 가지는 제1 유전층(131-1)을 포함할 수 있다.
도 3b를 참조하면, 칩 안테나(100a-2)는 x방향 길이(Ly) 및 y방향 길이(Lx)를 가지는 제1 유전층(131)을 포함할 수 있다.
도 3c 및 도 3d를 참조하면, 칩 안테나(100a-3, 100a-4)는 피드비아(120)와 그라운드 비아(183)의 사이에 전기적으로 연결된 제1 필터(171a)를 포함할 수 있으며, 제1 및 제2 유전층(131, 132)의 x방향 측면에 배치된 제1 및 제2 측면 그라운드 부재(184, 185)를 포함할 수 있다.
도 3e를 참조하면, 칩 안테나(100a-5)는 제2 유전층(132)의 상면 상에 배치된 패치 안테나 패턴(110)을 포함할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 칩 안테나 및 이를 포함하는 안테나 모듈을 나타낸 측면도이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 칩 안테나(100b)는 기판(200)의 일면(예: 상면) 상에 배치될 수 있으며, 솔더링 패턴(160)을 통해 기판(200) 상에 실장될 수 있다.
기판(200)은 적어도 하나의 배선층(201, 202, 203, 204)과 적어도 하나의 절연층(211, 212, 213)이 교대로 적층된 구조를 가질 수 있으며, 인쇄회로기판의 구조와 유사한 구조를 가질 수 있다.
배선층(202)은 기판(200)에 포함된 배선(222)을 둘러쌀 수 있으며, 절연층(211, 212, 213)은 기판(200)에 포함된 비아(221, 223)를 둘러쌀 수 있다. 비아(221, 223) 및 배선(222)은 칩 안테나(100b)의 피드비아(120-1, 120-2)와 IC(310) 사이를 전기적으로 연결시킬 수 있다.
IC(310)는 기판(200)의 하면 상에서 전기연결구조체(330)를 통해 실장될 수 있다.
칩 안테나(100b)의 제1 및 제2 유전층(131, 132)은 기판(200)의 적어도 하나의 절연층(211, 212, 213)의 유전율보다 더 높은 유전율을 가질 수 있다.
이에 따라, 필터(170a)는 제1 및 제2 유전층(131, 132)의 높은 유전율에 기반하여 더욱 축소된 사이즈를 가질 수 있으며, 1개의 층에 복수의 필터가 배치된 구조를 효율적으로 가질 수 있으며, 칩 안테나(100b)의 총 높이는 축소될 수 있다.
도 5a 내지 도 5b는 본 발명의 일 실시 예에 따른 칩 안테나의 실장공간을 제공하는 기판을 예시한 측면도이다.
도 5a를 참조하면, 본 발명의 일 실시 예에 따른 칩 안테나가 실장되는 기판(200)은, IC(310), 접착 부재(320), 전기연결구조체(330), 봉합재(340), 수동부품(350) 및 코어 부재(410) 중 적어도 하나의 배치공간을 제공할 수 있다.
IC(310)는 기판(200)의 하측에 배치될 수 있으며, 본 발명의 일 실시 예에 따른 칩 안테나에서 원격 송신 및/또는 수신되는 RF 신호에 대해 주파수 변환, 증폭, 필터링, 위상제어 및 전원생성 중 적어도 일부를 수행할 수 있다. 상기 IC(310)는 기판(200)의 배선에 전기적으로 연결되어 RF 신호를 전달하거나 전달받을 수 있으며, 기판(200)의 그라운드 플레인에 전기적으로 연결되어 그라운드를 제공받을 수 있다.
접착 부재(320)는 IC(310)와 기판(200)를 서로 접착시킬 수 있다.
전기연결구조체(330)는 IC(310)와 기판(200)를 전기적으로 연결시킬 수 있다. 예를 들어, 전기연결구조체(330)는 솔더볼(solder ball), 핀(pin), 랜드(land), 패드(pad)과 같은 구조를 가질 수 있다. 전기연결구조체(330)는 기판(200)의 배선과 그라운드 플레인보다 낮은 용융점을 가져서 상기 낮은 용융점을 이용한 소정의 공정을 통해 IC(310)와 기판(200)를 전기적으로 연결시킬 수 있다.
봉합재(340)는 IC(310)의 적어도 일부를 봉합할 수 있으며, IC(310)의 방열성능과 충격 보호성능을 향상시킬 수 있다. 예를 들어, 봉합재(340)는 PIE(Photo Imageable Encapsulant), ABF (Ajinomoto Build-up Film), 에폭시몰딩컴파운드(epoxy molding compound, EMC) 등으로 구현될 수 있다.
수동부품(350)은 기판(200)의 하면 상에 배치될 수 있으며, 전기연결구조체(330)를 통해 기판(200)의 배선 및/또는 그라운드 플레인에 전기적으로 연결될 수 있다. 예를 들어, 수동부품(350)은 캐패시터(예: Multi Layer Ceramic Capacitor(MLCC))나 인덕터, 칩저항기 중 적어도 일부를 포함할 수 있다.
코어 부재(410)는 기판(200)의 하측에 배치될 수 있으며, 외부로부터 IF(intermediate frequency) 신호 또는 기저대역(base band) 신호를 전달받아 IC(310)로 전달하거나 IC(310)로부터 IF 신호 또는 기저대역 신호를 전달받아 외부로 전달하도록 기판(200)에 전기적으로 연결될 수 있다. 여기서, RF 신호의 주파수(예: 24GHz, 28GHz, 36GHz, 39GHz, 60GHz)는 IF 신호(예: 2GHz, 5GHz, 10GHz 등)의 주파수보다 크다.
예를 들어, 코어 부재(410)는 기판(200)의 IC 그라운드 플레인에 포함될 수 있는 배선을 통해 IF 신호 또는 기저대역 신호를 IC(310)로 전달하거나 IC(310)로부터 전달받을 수 있다.
도 5b를 참조하면, 본 발명의 일 실시 예에 따른 칩 안테나가 실장되는 기판(200)은, 차폐 부재(360), 커넥터(420) 및 엔드-파이어 칩 안테나(430) 중 적어도 일부를 포함할 수 있다.
차폐 부재(360)는 기판(200)의 하측에 배치되어 기판(200)와 함께 IC(310)를 가두도록 배치될 수 있다. 예를 들어, 차폐 부재(360)는 IC(310)와 수동부품(350)을 함께 커버(예: conformal shield)하거나 각각 커버(예: compartment shield)하도록 배치될 수 있다. 예를 들어, 차폐 부재(360)는 일면이 개방된 육면체의 형태를 가지고, 기판(200)와의 결합을 통해 육면체의 수용공간을 가질 수 있다. 차폐 부재(360)는 구리와 같이 높은 전도도의 물질로 구현되어 짧은 스킨뎁스(skin depth)를 가질 수 있으며, 기판(200)의 그라운드 플레인에 전기적으로 연결될 수 있다. 따라서, 차폐 부재(360)는 IC(310)와 수동부품(350)이 받을 수 있는 전자기적 노이즈를 줄일 수 있다.
커넥터(420)는 케이블(예: 동축케이블, 연성PCB)의 접속구조를 가질 수 있으며, 기판(200)의 IC 그라운드 플레인에 전기적으로 연결될 수 있으며, 전술한 코어 부재(410)과 유사한 역할을 수행할 수 있다. 즉, 상기 커넥터(420)는 케이블로부터 IF 신호, 기저대역 신호 및/또는 전원을 제공받거나 IF 신호 및/또는 기저대역 신호를 케이블로 제공할 수 있다.
엔드-파이어 칩 안테나(430)는 본 발명의 일 실시 예에 따른 칩 안테나 모듈에 보조하여 RF 신호를 송신 또는 수신할 수 있다. 예를 들어, 엔드-파이어 칩 안테나(430)는 절연층보다 큰 유전율을 가지는 유전체 블록과, 상기 유전체 블록의 양면에 배치되는 복수의 전극을 포함할 수 있다. 상기 복수의 전극 중 하나는 기판(200)의 배선에 전기적으로 연결될 수 있으며, 다른 하나는 기판(200)의 그라운드 플레인에 전기적으로 연결될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 칩 안테나가 배열된 기판의 전자기기에서의 배치를 예시한 평면도이다.
도 6을 참조하면, 본 발명의 일 실시 예에 따른 복수의 안테나 모듈(100a-1, 100a-2)은 전자기기(700)의 서로 다른 복수의 가장자리에 각각 인접하여 배치될 수 있다.
전자기기(700)는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있으나, 이에 한정되지 않는다.
전자기기(700)는 베이스 기판(600)을 포함할 수 있으며, 베이스 기판(600)은 통신모뎀(610) 및 기저대역 IC(620)를 더 포함할 수 있다.
통신모뎀(610)은 디지털 신호처리를 수행하도록 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 중 적어도 일부를 포함할 수 있다.
기저대역 IC(620)는 아날로그-디지털 변환, 아날로그 신호에 대한 증폭, 필터링 및 주파수 변환을 수행하여 베이스 신호를 생성할 수 있다. 기저대역 IC(620)로부터 입출력되는 베이스 신호는 동축케이블을 통해 칩 안테나 집합체(100a-1, 100a-2)로 전달될 수 있으며, 동축케이블은 칩 안테나 집합체(100a-1, 100a-2)의 전기연결구조체에 전기적으로 연결될 수 있다.
예를 들어, 상기 베이스 신호의 주파수는 기저대역일 수 있으며, IF(Intermediate Frequency)에 대응되는 주파수(예: 수GHz)일 수 있다. RF 신호의 주파수(예: 28GHz, 39GHz)는 IF보다 높을 수 있으며, 밀리미터파(mmWave)에 대응될 수 있다.
한편, 본 명세서에 개진된 패턴, 비아는, 금속 재료(예: 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질)를 포함할 수 있으며, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 도금 방법에 따라 형성될 수 있으나, 이에 한정되지 않는다.
한편, 본 명세서에 개진된 RF 신호는 Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들에 따른 형식을 가질 수 있으나, 이에 한정되지 않는다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
100a, 100b: 칩 안테나
110: 패치 안테나 패턴(patch antenna pattern)
120: 피드비아(feed via)
121: 제1 피드비아
122: 제2 피드비아
131: 제1 유전층(dielectric layer)
132: 제2 유전층
135: 피드패턴(feed pattern)
140a: 접착층
141: 캐비티(cavity)
142: 환기구
160: 솔더링 패턴(soldering pattern)
170a: 필터(filter)
171a: 제1 필터
172a: 제2 필터
181: 제1 그라운드층(ground layer)
182: 제2 그라운드층
183: 그라운드 비아
200: 기판
110: 패치 안테나 패턴(patch antenna pattern)
120: 피드비아(feed via)
121: 제1 피드비아
122: 제2 피드비아
131: 제1 유전층(dielectric layer)
132: 제2 유전층
135: 피드패턴(feed pattern)
140a: 접착층
141: 캐비티(cavity)
142: 환기구
160: 솔더링 패턴(soldering pattern)
170a: 필터(filter)
171a: 제1 필터
172a: 제2 필터
181: 제1 그라운드층(ground layer)
182: 제2 그라운드층
183: 그라운드 비아
200: 기판
Claims (16)
- 제1 유전층;
상기 제1 유전층의 상면 상에 배치된 제2 유전층;
상기 제2 유전층에 배치된 패치 안테나 패턴;
각각 상기 제1 및 제2 유전층 중 적어도 하나를 관통하도록 배치되고 상기 패치 안테나 패턴의 서로 다른 제1 및 제2 급전점 중 대응되는 급전점에 전기적으로 연결된 제1 및 제2 피드비아; 및
각각 상기 제1 및 제2 유전층의 사이에 배치되고 상기 제1 및 제2 피드비아 중 대응되는 피드비아에 전기적으로 연결된 제1 및 제2 필터; 를 포함하는 칩 안테나.
- 제1항에 있어서,
상기 제1 및 제2 필터와 상기 패치 안테나 패턴의 사이에 배치된 제1 그라운드층을 더 포함하고,
상기 제1 그라운드층은 상기 제1 및 제2 피드비아가 각각 위치하는 제1 및 제2 홀을 가지는 칩 안테나.
- 제2항에 있어서,
상기 제1 유전층의 하면 상에 배치된 제2 그라운드층을 더 포함하고,
상기 제2 그라운드층은 상기 제1 및 제2 피드비아가 각각 위치하는 제3 및 제4 홀을 가지는 칩 안테나.
- 제1항에 있어서,
상기 제1 및 제2 필터의 상측 또는 하측으로 이격되어 배치된 그라운드층; 및
상기 그라운드층과 상기 제1 및 제2 필터 중 대응되는 필터의 사이를 전기적으로 연결시키는 제1 및 제2 그라운드 비아; 를 더 포함하는 칩 안테나.
- 제4항에 있어서, 상기 제1 및 제2 필터 각각은,
제1 포트를 가지고 제1 면적을 둘러싸는 형태를 가지는 제1 링 패턴; 및
제2 포트를 가지고 제2 면적을 둘러싸는 형태를 가지는 제2 링 패턴; 을 포함하고,
상기 제1 및 제2 포트 중 하나는 상기 제1 및 제2 피드비아 중 대응되는 피드비아에 연결되고, 다른 하나는 상기 제1 및 제2 그라운드 비아에 연결되는 칩 안테나.
- 제1항에 있어서, 상기 제1 및 제2 필터 각각은,
제1 포트를 가지고 제1 면적을 둘러싸는 형태를 가지는 제1 링 패턴; 및
제2 포트를 가지고 제2 면적을 둘러싸는 형태를 가지는 제2 링 패턴; 을 포함하고,
상기 제1 및 제2 포트 중 적어도 하나는 상기 제1 및 제2 피드비아 중 대응되는 피드비아에 전기적으로 연결되는 칩 안테나.
- 제6항에 있어서,
상기 제1 및 제2 링 패턴은 서로 이격되어 배치되고, 서로 마주보는 방향으로 개방된 형태를 가지는 칩 안테나.
- 제6항에 있어서,
상기 제1 필터는 제1 및 제2 링 패턴이 제1 및 제2 포트로부터 제1 방향으로 돌출되도록 배치되고,
상기 제2 필터는 제1 및 제2 링 패턴이 제1 및 제2 포트로부터 상기 제1 방향과 다른 제2 방향으로 돌출되도록 배치되는 칩 안테나.
- 제1항에 있어서,
상기 제1 및 제2 유전층의 사이를 접착시키는 접착층을 더 포함하는 칩 안테나.
- 제9항에 있어서,
상기 접착층은 상기 제1 및 제2 필터를 둘러싸도록 캐비티(cavity)를 가지는 칩 안테나.
- 제10항에 있어서,
상기 접착층은 상기 캐비티와 상기 접착층의 외측면 사이의 환기구를 가지는 칩 안테나.
- 제9항에 있어서,
상기 제1 및 제2 유전층은 각각 세라믹을 포함하고,
상기 접착층은 폴리머를 포함하는 칩 안테나.
- 제1항에 있어서,
상기 제1 유전층의 하면 상에 배치되고 상기 제1 유전층의 외곽을 따라 배열된 솔더링 패턴을 더 포함하는 칩 안테나.
- 적어도 하나의 배선층과 적어도 하나의 절연층이 교대로 적층된 기판; 및
상기 기판의 일면 상에 배치된 칩 안테나; 를 포함하고,
상기 칩 안테나는,
상기 적어도 하나의 절연층의 유전율보다 더 높은 유전율을 가지는 제1 유전층;
상기 제1 유전층의 상면 상에 배치되고 상기 적어도 하나의 절연층의 유전율보다 더 높은 유전율을 가지는 제2 유전층;
상기 제2 유전층에 배치된 패치 안테나 패턴;
상기 제1 및 제2 유전층 중 적어도 하나를 관통하도록 배치되고 상기 패치 안테나 패턴과 상기 적어도 하나의 배선층의 사이를 전기적으로 연결시키는 피드비아; 및
상기 제1 및 제2 유전층의 사이에 배치되고 상기 피드비아에 전기적으로 연결된 필터; 를 포함하는 안테나 모듈.
- 제14항에 있어서, 상기 필터는,
제1 포트를 가지고 제1 면적을 둘러싸는 형태를 가지는 제1 링 패턴; 및
제2 포트를 가지고 제2 면적을 둘러싸는 형태를 가지는 제2 링 패턴; 을 포함하고,
상기 제1 및 제2 포트 중 적어도 하나는 상기 피드비아에 전기적으로 연결되는 안테나 모듈.
- 제14항에 있어서, 상기 칩 안테나는,
상기 필터의 상측 또는 하측으로 이격되어 배치된 그라운드층; 및
상기 그라운드층과 상기 필터의 사이를 전기적으로 연결시키는 그라운드 비아; 를 더 포함하는 안테나 모듈.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |