WO2025062637A1 - 半導体装置 - Google Patents

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WO2025062637A1
WO2025062637A1 PCT/JP2023/034522 JP2023034522W WO2025062637A1 WO 2025062637 A1 WO2025062637 A1 WO 2025062637A1 JP 2023034522 W JP2023034522 W JP 2023034522W WO 2025062637 A1 WO2025062637 A1 WO 2025062637A1
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semiconductor device
electrode
conductive portion
substrate
recess
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French (fr)
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浩 小林
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers

Definitions

  • This disclosure relates to a semiconductor device.
  • JP 2013-89948 A there is known a semiconductor device that uses flip-chip mounting in which a mounting substrate is connected to an electrode of a semiconductor substrate so that the back surface of the semiconductor substrate faces the mounting substrate (see, for example, JP 2013-89948 A).
  • the semiconductor substrate has a guard ring as an electric field strength mitigation section that mitigates the high electric field generated in the active region.
  • the semiconductor device includes a semiconductor substrate and a mounting substrate.
  • the semiconductor substrate has a first surface.
  • the mounting substrate has a main surface. The main surface faces the first surface.
  • An electric field strength mitigation portion and an electrode are formed on the first surface.
  • the electrode is connected to the mounting substrate.
  • a recess is formed on the main surface. The recess is disposed at a position overlapping the electric field strength mitigation portion in a plan view of the first surface.
  • 1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment
  • 2 is a schematic bottom view of a semiconductor substrate in the semiconductor device according to the first embodiment
  • 1 is a schematic plan view of a mounting substrate in a semiconductor device according to a first embodiment
  • 4 is a schematic cross-sectional view taken along line IV-IV in FIG. 3.
  • 4 is a schematic cross-sectional view taken along line VV in FIG. 3.
  • 3 is a schematic partial cross-sectional view of a recess in the semiconductor device according to the first embodiment
  • 10 is a schematic partial cross-sectional view of a modified example of a recess in the semiconductor device according to the first embodiment.
  • FIG. 10 is a schematic partial cross-sectional view of a modified example of a recess in the semiconductor device according to the first embodiment.
  • FIG. 10 is a schematic partial cross-sectional view of a modified example of a recess in the semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic plan view showing a conductive portion in the semiconductor device according to the first embodiment;
  • 11 is a schematic cross-sectional view taken along line XI-XI in FIG. 10 .
  • FIG. 17 is a schematic cross-sectional view taken along line XVII-XVII in FIG. 16.
  • FIG. 11 is a schematic cross-sectional view of a semiconductor device according to a third embodiment.
  • FIG. 11 is a schematic cross-sectional view of a semiconductor device according to a fourth embodiment.
  • FIG. 13 is a schematic cross-sectional view of a semiconductor device according to a fifth embodiment.
  • FIG. 13 is a schematic cross-sectional view of a modified example of the semiconductor device according to the fifth embodiment.
  • FIG 1 is a schematic cross-sectional view of a semiconductor device 100a according to a first embodiment.
  • FIG 2 is a schematic bottom view of a semiconductor substrate 1 in the semiconductor device 100a according to the first embodiment.
  • FIG 3 is a schematic plan view of a mounting substrate 2 in the semiconductor device 100a according to the first embodiment.
  • FIG 4 is a schematic cross-sectional view taken along line IV-IV in FIG 3.
  • FIG 5 is a schematic cross-sectional view taken along line V-V in FIG 3.
  • FIG 6 is a schematic partial cross-sectional view of an electric field intensity mitigating portion 12 and a recess 21 in the semiconductor device 100a according to the first embodiment.
  • the semiconductor device 100a shown in Figures 1 to 6 is, for example, a power semiconductor device 100a, and mainly comprises a semiconductor substrate 1, a mounting substrate 2, a joint 5, a wiring circuit 6, and a sealing resin 7.
  • the joint 5 includes a first joint 5a, a second joint 5b, a third joint 5c, a fourth joint 5d, and a fifth joint 5e.
  • the wiring circuit 6 includes a first wiring circuit 6a, a second wiring circuit 6b, and a third wiring circuit 6c.
  • the semiconductor substrate 1 has a first surface 1s1, a second surface 1s2, and a third surface 1s3.
  • the first surface 1s1 is the surface facing the main surface 20s1 of the mounting substrate 2.
  • the second surface 1s2 is the surface opposite the first surface 1s1.
  • the third surface 1s3 connects the first surface 1s1 and the second surface 1s2.
  • the first surface 1s1 is the back surface of the semiconductor substrate 1.
  • the second surface 1s2 is the front surface of the semiconductor substrate 1.
  • the third surface 1s3 is the side surface of the semiconductor substrate 1.
  • the first surface 1s1 and the second surface 1s2 extend in the x direction and the y direction perpendicular to the x direction.
  • the x direction is the direction in which the wiring circuit extends.
  • the y direction is perpendicular to the x direction.
  • the z direction is the thickness direction of the semiconductor substrate 1.
  • the normal direction of the first surface 1s1 is the z direction.
  • the second surface 1s2 faces the +z direction.
  • the first surface 1s1 faces the -z direction.
  • the shape of the electric field strength mitigation section 12 does not have to be annular.
  • the electric field strength mitigation section 12 may be a termination structure called a JTE (Junction Termination Extension) structure.
  • the electric field strength mitigation section 12 may be, for example, a p-type region formed by ion implantation.
  • the electrode 11 includes a first electrode 11a and a second electrode 11b.
  • the first electrode 11a is a main electrode.
  • a main current flows through the main electrode.
  • the second electrode 11b is a control electrode.
  • the control electrode controls the main current.
  • the first electrode 11a and the second electrode 11b are disposed spaced apart from each other on the first surface 1s1.
  • the first electrode 11a is connected to the mounting substrate 2 via the first joint 5a.
  • the second electrode 11b is connected to the mounting substrate 2 via the second joint 5b.
  • an upper electrode 11u is formed on the second surface 1s2 of the semiconductor substrate 1.
  • a main current flows through the upper electrode 11u.
  • a third wiring circuit 6c is connected to the upper electrode 11u via a fifth joint 5e.
  • the third wiring circuit 6c extends in the x-direction.
  • the semiconductor substrate 1 is a so-called power semiconductor substrate 1 that controls power. Any material may be used as the material for forming the semiconductor substrate 1. Materials such as silicon (Si), silicon carbide (SiC), gallium nitride (GaN), and gallium oxide (GaO) may be used as the material for forming the semiconductor substrate 1.
  • the material constituting the electrode 11 is preferably a material having high electrical and thermal conductivity.
  • the material constituting the electrode 11 may include, for example, any of aluminum (Al), an aluminum alloy, copper (Cu), and a copper alloy.
  • the electrode 11 may have a two-layer structure of Al/Cu, or a multi-layer structure including any of gold (Au) and silver (Ag).
  • the electrode 11 may include a diffusion prevention layer.
  • the diffusion prevention layer may include, for example, titanium (Ti) or the like.
  • Nickel (Ni) silicide may be used as an underlayer for the electrode 11 to make ohmic contact with the semiconductor substrate 1.
  • the electrode 11 may include a thin surface layer to prevent oxidation of the electrode 11 or to improve its bonding properties.
  • the material constituting the surface layer is, for example, a precious metal such as gold.
  • the electrodes 11 there are no particular restrictions on the electrodes 11.
  • the locations of the first electrode 11a and the second electrode 11b there are no particular restrictions on the locations of the first electrode 11a and the second electrode 11b.
  • the second electrode 11b may be disposed as a control electrode in a corner on the first surface 1s1, but it may also be disposed in the center of the first surface 1s1.
  • the shape of the second electrode 11b may be any shape.
  • the shape of the second electrode 11b may be a rectangle as shown in FIG. 2, or may be a circle, an ellipse, or a combination of an ellipse and a rectangle.
  • the shape of the second electrode 11b may be a hexagon.
  • the mounting substrate 2 has a conductive portion 20, a thermally conductive insulating layer 30, and a support layer 40.
  • the conductive portion 20 has a front surface, a back surface 20s2, and a side surface 20s3.
  • the front surface faces the first surface 1s1 of the semiconductor substrate 1.
  • the main surface 20s1 of the mounting substrate 2 is composed of the front surface of the conductive portion 20.
  • the back surface 20s2 is the surface opposite to the front surface of the conductive portion 20.
  • the side surface 20s3 is a surface that connects the front surface and the back surface 20s2.
  • the thermally conductive insulating layer 30 is connected to the back surface 20s2 of the conductive portion 20.
  • the support layer 40 is connected to the surface of the thermally conductive insulating layer 30 opposite to the surface to which the conductive portion 20 is connected.
  • the surface of the support layer 40 opposite to the surface to which the thermally conductive insulating layer 30 is connected is exposed from the sealing resin 7.
  • the conductive portion 20 includes a first conductive portion 20a and a second conductive portion 20b.
  • the first conductive portion 20a is disposed at a distance from the second conductive portion 20b. It is sufficient that the first conductive portion 20a and the second conductive portion 20b are insulated from each other. As shown in FIG. 1, it is preferable that the space between the first conductive portion 20a and the second conductive portion 20b is filled with an insulating material such as silicone gel or epoxy resin.
  • the insulating material filled between the first conductive portion 20a and the second conductive portion 20b may be, for example, a sealing resin 7 as shown in FIG. 1.
  • Insulating material may be filled between the first conductive portion 20a and the second conductive portion 20b at any stage in the manufacturing process of the semiconductor device 100a.
  • insulating material may be filled between the first conductive portion 20a and the second conductive portion 20b at an early stage in the manufacturing process of the semiconductor device 100a.
  • insulating material may be filled between the first conductive portion 20a and the second conductive portion 20b at a stage near the final process in the manufacturing process of the semiconductor device 100a.
  • the insulating material filled between the first conductive portion 20a and the second conductive portion 20b is silicone gel, it is preferable to fill the insulating material after the semiconductor device 100a has been subjected to a process in which it is treated at high temperature.
  • a recess 21 is formed on the main surface 20s1 of the mounting substrate 2. That is, the recess 21 is formed on the surface of the conductive portion 20.
  • the main surface 20s1 includes a first electrode side surface 20as1 and a first wiring circuit side surface 20as2.
  • the recess 21 is formed between the first electrode side surface 20as1 and the first wiring circuit side surface 20as2.
  • the recess 21 is preferably filled with a sealing resin 7.
  • the main surface 20s1 includes a second electrode side surface 20bs1 and a second wiring circuit side surface 20bs2.
  • a recess 21 is formed between the second electrode side surface 20bs1 and the second wiring circuit side surface 20bs2.
  • the conductive portion 20 is connected to the electrode 11. Specifically, the first electrode 11a is connected to the first electrode side surface 20as1 of the first conductive portion 20a via the first joint portion 5a. The second electrode 11b is connected to the second electrode side surface 20bs1 of the second conductive portion 20b via the second joint portion 5b.
  • the first electrode 11a is disposed at a position overlapping the first electrode side surface 20as1 of the first conductive portion 20a.
  • the second electrode 11b is disposed at a position overlapping the second electrode side surface 20bs1 of the second conductive portion 20b.
  • the first wiring circuit 6a is connected to the first wiring circuit side 20as2 via the third joint 5c.
  • the first wiring circuit 6a extends in the x direction.
  • the second wiring circuit 6b is connected to the second wiring circuit side 20bs2 via the fourth joint 5d.
  • the second wiring circuit 6b extends in the -x direction. In this way, the first electrode 11a, which is the main electrode, and the first conductive portion 20a are electrically and mechanically connected, and the second electrode 11b, which is the control electrode, and the second conductive portion 20b are electrically and mechanically connected.
  • the material constituting the conductive portion 20 is preferably a material having high electrical and thermal conductivity.
  • the material constituting the conductive portion 20 may include, for example, aluminum (Al), an aluminum alloy, copper (Cu), or a copper alloy.
  • the thermally conductive insulating layer 30 is preferably made of a material having adhesive, electrical insulating, and thermally conductive functions.
  • the material constituting the thermally conductive insulating layer 30 may be, for example, a thermosetting resin sheet containing an inorganic filler, an inorganic molded body sheet impregnated with a thermosetting resin, or a coating film.
  • the thermally conductive insulating layer 30 fixes the first conductive portion 20a and the second conductive portion 20b, which are spaced apart from each other.
  • a cooler (not shown) may be connected to the underside of the support layer 40.
  • the support layer 40 may be made of a material capable of transferring heat to the cooler. Specifically, the material constituting the support layer 40 may be a thin metal plate or metal foil containing copper, aluminum, or an alloy thereof, which have high thermal conductivity.
  • the support layer 40 also accounts for the majority of the mechanical strength of the semiconductor device 100a. For this reason, it is preferable that the support layer 40 has high mechanical strength.
  • the conductive part 20, the thermally conductive insulating layer 30, and the support layer 40 are bonded together by the adhesive function of the thermally conductive insulating layer 30. Specifically, the conductive part 20, the thermally conductive insulating layer 30, and the support layer 40 are bonded together by applying pressure and heat.
  • the members constituting the first wiring circuit 6a, the second wiring circuit 6b, and the third wiring circuit 6c may be, for example, conductive lead frames. It is preferable that the first wiring circuit 6a, the second wiring circuit 6b, and the third wiring circuit 6c are arranged parallel to the main surface 20s1. In particular, it is preferable that the first wiring circuit 6a and the third wiring circuit 6c have a flat plate shape. In this way, parasitic inductance is reduced.
  • the sealing resin 7 covers the semiconductor substrate 1, the mounting substrate 2, a portion of the first wiring circuit 6a, a portion of the second wiring circuit 6b, and a portion of the third wiring circuit 6c. In this way, the insulation of the semiconductor device 100a is improved, and the effects of the external environment such as humidity and contamination can be reduced.
  • the first wiring circuit 6a extends from the first wiring circuit side surface 20as2 of the first conductive portion 20a to the outside of the sealing resin 7.
  • the second wiring circuit 6b extends from the second wiring circuit side surface 20bs2 of the second conductive portion 20b to the outside of the sealing resin 7.
  • the third wiring circuit 6c extends from the second surface 1s2 of the semiconductor substrate 1 to the outside of the sealing resin 7.
  • a portion of each of the first wiring circuit 6a, the second wiring circuit 6b, and the third wiring circuit 6c extends outward from the surface of the sealing resin 7 so as to be connectable to an external device outside the sealing resin 7.
  • the first wiring circuit 6a, the second wiring circuit 6b, and the third wiring circuit 6c may be bent, for example, by forming, in the portions extending outward from the sealing resin 7.
  • the material constituting the joint 5 can be solder. However, since solder has a relatively high thermal resistance, materials other than solder may be used to constitute the joint 5 of the semiconductor device 100a according to the first embodiment. Also, from the viewpoint of the long-term reliability of the joint 5, materials other than solder may be used.
  • the thermal resistance is determined by the thermal conductivity, the joint thickness in the z direction, and the cross-sectional area of the joint 5 in the x and y directions.
  • the third joint 5c, the fourth joint 5d, and the fifth joint 5e are formed using solder, remelting of the solder may occur depending on the process temperature and temperature profile during the manufacturing process of the semiconductor device 100a. Therefore, a material other than solder may be used to form the third joint 5c, the fourth joint 5d, and the fifth joint 5e of the semiconductor device 100a according to the first embodiment.
  • a sintered material containing fine particles of silver (Ag) or copper (Cu) is preferable as a material for forming the joint 5 of the semiconductor device 100a according to the first embodiment.
  • the joint thickness becomes thin.
  • the sintered material has high thermal conductivity. As a result, the joint 5 has low thermal resistance.
  • the joint 5 may be formed by liquid phase diffusion of Cu-Sn or the like. In this way, the joint thickness is reduced, and the thermal resistance at the joint 5 can be further reduced.
  • the joint 5 may not be formed.
  • the components constituting the semiconductor device 100a may be directly joined by a solid-state reaction.
  • the first electrode 11a and the first conductive portion 20a may be directly connected by a solid-state reaction without going through the first joint 5a.
  • the semiconductor substrate 1 When the semiconductor device 100a is in operation, the semiconductor substrate 1 generates heat.
  • the heat generated in the semiconductor substrate 1 passes through the electrodes 11.
  • the amount of heat passing through the second electrode 11b which is a control electrode, is smaller than the amount of heat passing through the first electrode 11a, which is a main electrode. Therefore, when forming the first joint 5a and the second joint 5b, the first joint 5a and the second joint 5b do not need to be made of the same material. However, from the perspective of shortening the manufacturing process, it is preferable that the first joint 5a and the second joint 5b are made of the same material.
  • the material constituting the third joint 5c, the fourth joint 5d, and the fifth joint 5e may be the same material as that of the first joint 5a and the second joint 5b.
  • the lead frame may be directly joined by ultrasonic bonding or laser welding without forming the third joint 5c, the fourth joint 5d, and the fifth joint 5e.
  • the material constituting the sealing resin 7 may be, for example, a thermosetting resin such as an epoxy resin.
  • the sealing resin 7 is formed, for example, by transfer molding. As described later, the sealing resin 7 may also be formed by case molding.
  • the recess 21 is formed on the main surface 20s1 of the mounting substrate 2, thereby suppressing the influence of the mounting substrate 2 on the electric field intensity mitigation portion 12. As a result, the voltage resistance of the semiconductor device 100a is improved.
  • the recess 21 is preferably formed to conform to the shape of the electric field intensity mitigation section 12.
  • the shape of the recess 21 may be annular in a plan view of the main surface 20s1.
  • the influence of the mounting substrate 2 on the electric field intensity mitigation portion 12 is suppressed.
  • the rear surface (first surface 1s1) of the semiconductor substrate 1 serves as a heat dissipation surface, suppressing thermal resistance. As a result, the heat dissipation properties of the semiconductor device 100a are improved.
  • the recess 21 has a bottom surface 21s1 and a side surface 21s2.
  • the bottom surface 21s1 is the surface of the recess 21 that is the furthest in the z direction from the first surface 1s1 and the electric field intensity mitigation portion 12.
  • the side surface 21s2 is a surface that connects the main surface 20s1 and the bottom surface 21s1.
  • the distance t1 from the main surface 20s1 to the bottom surface 21s1 is smaller than the thickness t2 of the conductive portion 20.
  • the thickness t2 of the conductive portion 20 is the distance in the z direction from the front surface 20s2 of the conductive portion 20.
  • the inner surface of the recess 21 is made of a conductor, and the inner surface is electrically continuous. From a different perspective, for example, in the first conductive portion 20a, the first electrode side surface 20as1 and the first wiring circuit side surface 20as2 are conductive via the recess 21. In the second conductive portion 20b, the second electrode side surface 20bs1 and the second wiring circuit side surface 20bs2 are conductive via the recess 21.
  • the recess 21 has an opening 21a formed on the main surface 20s1. As shown in Figures 4 and 5, in a cross section along the z direction, the shape of the recess 21 may be narrowed from the opening 21a toward the bottom surface 21s1. Specifically, as shown in Figure 4, the width w1 of the bottom surface 21s1 is smaller than the width w2 of the opening 21a. In this way, the flow path width of the heat generated in the semiconductor substrate 1 and passing through the electrode 11 is expanded, reducing the thermal resistance in the semiconductor device 100a.
  • the shape of side 21s2 may be a linear taper. Specifically, in a cross section taken along the z direction, the shape of side 21s2 may have a linear portion L. As described below, in a cross section taken along the z direction, side 21s2 may be an arc or ellipse. Specifically, in a cross section taken along the z direction, side 21s2 may have a curved portion R.
  • the side surface 21s2 may be a surface that combines a straight portion L and a curved portion R. In this way, in a cross section in the z direction, the shape of the recess 21 may be a shape that narrows from the opening 21a toward the bottom surface 21s1.
  • the width w1 of the recess 21 is preferably greater than the width d of the electric field intensity mitigation portion 12. It is more preferable that the width w1 of the recess 21 is greater than the distance l from the third surface 1s3 to the inner peripheral surface of the electric field intensity mitigation portion 12.
  • FIGS. 7 to 9 are schematic partial cross-sectional views of modified examples of the recess 21 in the semiconductor device 100a according to the first embodiment.
  • FIGS. 7 to 9 correspond to FIG. 6.
  • the semiconductor device 100a shown in FIGS. 7 to 9 basically has the same configuration as the semiconductor device 100a shown in FIGS. 1 to 6 and can achieve the same effects, but the shape of the recess 21 is different.
  • the bottom surface 21s1 may extend to the side surface 20s3 of the mounting substrate 2.
  • the width w1 of the recess 21 is the distance in the x direction from the side surface 21s2 of the recess 21 to the side surface 20s3 of the mounting substrate 2.
  • the lead frames of the first wiring circuit 6a, the second wiring circuit 6b, etc. may be connected to the bottom surface 21s1 of the recess 21.
  • the surface morphology of the main surfaces 20s1 of the first wiring circuit side surface 20as2 and the second wiring circuit side surface 20bs2, etc. is superior to that of the bottom surface 21s1 of the recess 21.
  • the lead frames of the first wiring circuit 6a, the second wiring circuit 6b, etc. are connected to the main surfaces 20s1 of the first wiring circuit side surface 20as2 and the second wiring circuit side surface 20bs2, etc.
  • the side surface 21s2 may have a curved portion R.
  • the side surface 21s2 may be a surface that combines a straight portion L and a curved portion R.
  • the shape of the inner side surface 21s2 and the outer side surface 21s2 may be different from each other.
  • the cross-sectional shape of the inner side surface 21s2 may be a curved shape such as an arc or an ellipse
  • the cross-sectional shape of the outer side surface 21s2 may be a straight line.
  • the outer side surface 21s2 may be tapered and inclined with respect to the bottom surface 21s1.
  • the inner side surface 21s2 may have a curved portion R
  • the outer side surface 21s2 may have a straight portion L.
  • the shape of the recess 21 in the cross section in the z direction may be a shape that narrows from the opening 21a toward the bottom surface 21s1.
  • the recess 21 as described above is preferably filled with an insulating material such as silicone gel or epoxy resin.
  • the insulating material filled in the recess 21 may be, for example, sealing resin 7 as shown in FIG. 1.
  • the recess 21 may be formed by any method, such as mechanical processing or chemical processing.
  • mechanical processing include removal processes such as cutting, grinding, and milling, and molding processes such as pressing, casting, and forging.
  • chemical processing include etching.
  • a step (S1a) of preparing a semiconductor substrate 1 and a conductive portion 20 is performed.
  • a recess 21 is formed on the surface of the conductive portion 20.
  • the conductive portion 20 includes a first conductive portion 20a and a second conductive portion 20b. The first conductive portion 20a and the second conductive portion 20b are disposed spaced apart from each other.
  • Figure 10 is a schematic plan view showing the conductive portion 20 in the semiconductor device 100a according to the first embodiment.
  • Figure 11 is a schematic cross-sectional view taken along line XI-XI in Figure 10.
  • the insulating section 3 has an adhesive function for connecting the first conductive section 20a and the second conductive section 20b, and an electrical insulating function for insulating the first conductive section 20a and the second conductive section 20b.
  • the material constituting the insulating section 3 is, for example, a thermosetting resin such as epoxy resin.
  • a step (S2a) is performed in which the semiconductor substrate 1 is mounted on the conductive portion 20. Specifically, the electrode 11 formed on the first surface 1s1 of the semiconductor substrate 1 is connected to the conductive portion 20 via the joint 5.
  • the step (S3a) of connecting the lead frames is carried out.
  • the first wiring circuit 6a is connected to the first conductive portion 20a via the joint 5.
  • the second wiring circuit 6b is connected to the second conductive portion 20b via the joint 5.
  • the third wiring circuit 6c is connected to the upper electrode 11u of the semiconductor substrate 1 via the joint 5.
  • the step (S4a) of forming the sealing resin 7 is carried out. Specifically, the support layer 40, the thermally conductive insulating layer 30, and the conductive portion 20 carrying the semiconductor substrate 1 described above are arranged in a metal mold for transfer molding. After that, the sealing resin 7 is formed by transfer molding.
  • a semiconductor device 100a includes a semiconductor substrate 1 and a mounting substrate 2.
  • the semiconductor substrate 1 has a first surface 1s1.
  • the mounting substrate 2 has a main surface 20s1.
  • the main surface 20s1 faces the first surface 1s1.
  • An electric field intensity mitigating portion 12 and an electrode 11 are formed on the first surface 1s1.
  • the electrode 11 is connected to the mounting substrate 2.
  • a recess 21 is formed on the main surface 20s1.
  • the recess 21 is disposed at a position overlapping the electric field intensity mitigating portion 12 in a plan view of the first surface 1s1.
  • the recess 21 can be formed to sufficiently increase the distance between the electric field strength mitigation section 12 and the mounting substrate 2. This reduces the influence of the mounting substrate 2 on the electric field strength mitigation section 12. As a result, the voltage resistance of the semiconductor device 100a is improved.
  • FIG. 12 is a schematic bottom view of the semiconductor substrate 1 in the first modified example of the semiconductor device according to the first embodiment.
  • FIG. 12 corresponds to FIG. 2.
  • FIG. 13 is a schematic plan view of the mounting substrate 2 in the first modified example of the semiconductor device 100a according to the first embodiment.
  • FIG. 13 corresponds to FIG. 3.
  • the semiconductor device 100a shown in FIG. 12 and FIG. 13 basically has the same configuration as the semiconductor device 100a shown in FIG. 1 to FIG. 6 and can obtain the same effect, but is different in that the third electrode 11c is formed on the first surface 1s1 of the semiconductor substrate 1 as shown in FIG. 12.
  • at least one or more third electrodes 11c may be formed on the first surface 1s1.
  • the number of the third electrodes 11c may be one or more.
  • the third electrode 11c is disposed on the first surface 1s1 at a distance from the first electrode 11a and the second electrode 11b.
  • the conductive portion 20 includes a third conductive portion 20c that can be wired in parallel to the second electrode 11b, which is the control electrode.
  • the third conductive portion 20c is disposed at a distance from the first conductive portion 20a and the second conductive portion 20b.
  • the first conductive portion 20a, the second conductive portion 20b, and the third conductive portion 20c only need to be insulated from one another. It is preferable that the spaces between the first conductive portion 20a, the second conductive portion 20b, and the third conductive portion 20c are filled with an insulating material such as silicone gel or epoxy resin.
  • the insulating material filled between the first conductive portion 20a, the second conductive portion 20b, and the third conductive portion 20c may be, for example, the sealing resin 7 shown in FIG. 1.
  • either the current sense line or the temperature sense line which is the wiring from the on-chip diode, may be connected to the third conductive portion 20c.
  • the third electrode 11c has the same potential as the first electrode 11a.
  • Fig. 14 is a schematic bottom view of the mounting substrate 2 in the modified example 2 of the semiconductor device 100a according to the first embodiment.
  • Fig. 14 corresponds to Fig. 3.
  • the mounting substrate 2 shown in Fig. 14 basically has the same configuration as the mounting substrate 2 in the semiconductor device 100a shown in Figs. 1 to 6, and can obtain the same effects, but is different in that the semiconductor device 100a according to the first embodiment has a plurality of semiconductor substrates 1, as shown in Fig. 14.
  • the semiconductor device 100a shown in Figures 1 to 6 has one semiconductor substrate 1, but the semiconductor device 100a may have multiple semiconductor substrates 1.
  • the semiconductor device 100a may have multiple semiconductor substrates 1 that are different from each other, or multiple semiconductor substrates 1 that have different structures from each other.
  • the type of semiconductor substrate 1 has a structure called vertical type, there are no particular restrictions on the number of parallel substrates and combinations.
  • the circuit configuration of the semiconductor device 100a is a so-called 2-in-1 type in which two semiconductor substrates 1 are mounted on one module.
  • FIG. 14 shows a mounting substrate 2 that configures a half bridge. As shown in FIG. 14, the four first electrode side surfaces 20as1 arranged on both the left and right ends of the mounting substrate 2 may be connected to the semiconductor substrate 1 for the transistor. The four first electrode side surfaces 20as1 arranged in the center of the mounting substrate 2 may be connected to the semiconductor substrate 1 for the transistor.
  • FIG. 15 is a schematic cross-sectional view of a semiconductor device 100b according to a second embodiment.
  • FIG. 15 corresponds to FIG. 1.
  • FIG. 16 is a schematic plan view of a mounting substrate 2 in the semiconductor device 100b according to the second embodiment.
  • FIG. 16 corresponds to FIG. 3.
  • FIG. 17 is a schematic cross-sectional view taken along line XVII-XVII in FIG. 16.
  • FIG. 17 corresponds to FIG. 4.
  • the semiconductor device 100b shown in FIGS. 15 to 17 basically has the same configuration as the semiconductor device 100a shown in FIGS. 1 and 6 and can achieve the same effects, but is different in that the member connected to the rear surface 20s2 of the conductive portion 20 is an insulating substrate 31, not a thermally conductive insulating layer 30.
  • the mounting substrate 2 has a conductive portion 20, an insulating substrate 31, and a lower electrode 41.
  • the insulating substrate 31 is connected to the rear surface 20s2 of the conductive portion 20.
  • the lower electrode 41 is connected to the surface of the insulating substrate 31 opposite to the surface to which the conductive portion 20 is connected.
  • the surface of the lower electrode 41 opposite to the surface to which the insulating substrate 31 is connected is exposed from the sealing resin 7.
  • the material constituting the insulating substrate 31 may be any material, for example, a ceramic whose main component is either Si-N or Al-N.
  • the insulating substrate 31 insulates the conductive portion 20 and the lower electrode 41.
  • the lower electrode 41 has high thermal conductivity.
  • the linear expansion coefficient of the lower electrode 41 is the same as the linear expansion coefficient of the conductive portion 20.
  • the material constituting the lower electrode 41 is the same as the material constituting the conductive portion 20.
  • the material constituting the lower electrode may include, for example, any one of aluminum (Al), an aluminum alloy, copper (Cu), and a copper alloy.
  • the conductive portion 20, insulating substrate 31, and lower electrode 41 may each be joined by a direct joining method or an active metal brazing method.
  • the direct joining method is a method in which two constituent materials are joined by a direct reaction.
  • the active metal brazing method is a method in which two constituent materials are joined by a brazing material to which an active metal such as titanium or zirconium is added.
  • the conductive portion 20, insulating substrate 31, and lower electrode 41 are integrated into the mounting substrate 2, which improves the handleability of the conductive portion 20 during the manufacturing process of the semiconductor device 100b.
  • the mounting substrate 2 has an insulating substrate 31 and a lower electrode 41.
  • the insulating substrate 31 is connected to the conductive portion 20.
  • the lower electrode 41 is connected to the insulating substrate 31.
  • the lower electrode 41 is disposed on the side of the insulating substrate 31 opposite to the side on which the conductive portion 20 is disposed.
  • the conductive portion 20, the insulating substrate 31, and the lower electrode 41 are integrated into the mounting substrate 2.
  • the handleability of the conductive portion 20 during the manufacturing process of the semiconductor device 100b is improved.
  • Fig. 18 is a schematic cross-sectional view of a semiconductor device 100c according to a third embodiment.
  • Fig. 18 corresponds to Fig. 1.
  • the semiconductor device 100c shown in Fig. 18 basically has the same configuration as the semiconductor device 100a shown in Figs. 1 and 6, and can obtain the same effects, but is different in that a sealing resin 7 is formed by a case mold.
  • a sealing resin 7 is formed by a case mold.
  • a potting resin is used as the sealing resin 7.
  • the material constituting the potting resin is, for example, a silicone gel.
  • the case 8 is disposed on the support layer 40.
  • the case 8 is disposed so as to surround the semiconductor substrate 1.
  • the case 8 is fixed to the support layer 40 by adhesive or the like.
  • the case 8 and the support layer 40 fixed by adhesive or the like are sealed.
  • the material that constitutes the case 8 is preferably, for example, a material that can be injection molded and has high heat resistance and insulating properties. Any material may be used as the material that constitutes the case 8, but it may be, for example, an engineering plastic such as polyphenylene sulfide (PPS).
  • PPS polyphenylene sulfide
  • a step (S1c) of preparing a semiconductor substrate 1 and a mounting substrate 2 is performed.
  • the mounting substrate 2 has a conductive portion 20, a thermally conductive insulating layer 30, and a support layer 40.
  • a recess 21 is formed on the surface of the conductive portion 20.
  • a step (S2c) is performed in which the semiconductor substrate 1 is mounted on the conductive portion 20. Specifically, the electrode 11 formed on the first surface 1s1 of the semiconductor substrate 1 is connected to the conductive portion 20 via the joint 5.
  • the step (S3c) of connecting the lead frames is carried out.
  • the first wiring circuit 6a is connected to the first conductive portion 20a via the joint 5.
  • the second wiring circuit 6b is connected to the second conductive portion 20b via the joint 5.
  • the third wiring circuit 6c is connected to the upper electrode 11u of the semiconductor substrate 1 via the joint 5.
  • case 8 is fixed to support layer 40 with adhesive or the like. Then, case 8 is filled with potting resin or the like.
  • a lid (not shown) may be mounted on the semiconductor device 100c.
  • terminal processing such as bending may be performed on the wiring circuit extending outside the sealing resin 7.
  • the semiconductor device 100c according to the third embodiment shown in FIG. 18 can be obtained.
  • the semiconductor device 100c further includes a case 8.
  • the case 8 surrounds the sealing resin 7.
  • Fig. 19 is a schematic cross-sectional view of a semiconductor device 100d according to embodiment 4.
  • Fig. 19 corresponds to Fig. 1.
  • the semiconductor device 100d shown in Fig. 19 basically has a similar configuration to the semiconductor device 100a shown in Fig. 1 to Fig. 6 and can obtain similar effects, but differs in that it includes a cooler 9.
  • the cooler 9 is connected to the back surface of the support layer 40 exposed from the sealing resin 7 via the sixth joint 5f.
  • a flow path is formed inside the cooler 9 for circulating a liquid as a refrigerant.
  • the cooler 9 in the semiconductor device 100d according to the fourth embodiment is a cooler 9 for liquid cooling, but may also be a cooler 9 for air cooling. In this way, the heat dissipation properties of the semiconductor device 100d are improved.
  • the sixth joint 5f can be made of solder, but it is particularly preferable to use a material that has high thermal conductivity and can ensure long-term reliability even when the joint is thin.
  • the material constituting the cooler 9 may be any material having high thermal conductivity.
  • the material constituting the cooler 9 may include, for example, aluminum (Al), an aluminum alloy, copper (Cu), or a copper alloy.
  • the sealing resin 7 when the sealing resin 7 is formed by case molding, it is preferable to fill the case 8 with potting resin after bonding the cooler 9 to the mounting substrate 2.
  • the semiconductor device 100d further includes a cooler 9.
  • the cooler 9 is connected to the mounting board 2.
  • Fig. 20 is a schematic cross-sectional view of a semiconductor device 100e according to embodiment 5.
  • Fig. 20 corresponds to Fig. 1.
  • the semiconductor device 100e shown in Fig. 20 basically has the same configuration as the semiconductor device 100a shown in Fig. 1 to Fig. 6 and can obtain the same effects, but differs in that the sealing resin 7 seals a part of the cooler 9.
  • the cooler 9 plays the role of the support layer 40 of the mounting substrate 2. Therefore, the thermally conductive insulating layer 30 is connected to the cooler 9. Therefore, the cooler 9 does not have to be connected to the thermally conductive insulating layer 30 via the sixth joint 5f shown in FIG. 19. In this way, the heat dissipation properties of the semiconductor device 100e are further improved.
  • FIG. 21 is a schematic cross-sectional view of a modified example of the semiconductor device 100e according to the fifth embodiment.
  • FIG. 21 corresponds to FIG. 1.
  • the semiconductor device 100e shown in FIG. 21 basically has the same configuration as the semiconductor device 100e shown in FIG. 20 and can achieve the same effects, but differs in that the sealing resin 7 seals the entire cooler 9.
  • the semiconductor device 100e has at least a part of the cooler 9 sealed therein.

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Abstract

半導体装置（１００ａ）は、半導体基板（１）と実装基板（２）とを備える。半導体基板（１）は第１面（１ｓ１）を有する。実装基板（２）は主面（２０ｓ１）を有する。主面（２０ｓ１）は第１面（１ｓ１）に対面する。第１面（１ｓ１）には、電界強度緩和部（１２）と、電極（１１）とが形成されている。電極（１１）は、実装基板（２）に接続されている。主面（２０ｓ１）には、凹部（２１）が形成されている。凹部（２１）は、第１面（１ｓ１）の平面視において電界強度緩和部（１２）に重なる位置に配置されている。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、半導体基板の裏面と実装基板とが対向するように当該実装基板が半導体基板の電極に接続されているフリップチップ実装が用いられた半導体装置が知られている（例えば、特開２０１３‐８９９４８号公報参照）。特開２０１３‐８９９４８号公報では、半導体基板は活性領域に発生する高電界を緩和する電界強度緩和部としてガードリングを有する。
特開２０１３‐８９９４８号公報
　しかし、上記のような半導体装置において、実装基板およびガードリングが近接すると、半導体基板における活性領域の電界が緩和されず、半導体装置の耐圧性が悪化する。
　本開示は、上記のような課題を解決するために成されたものであり、本開示の目的は、耐圧性が改善された半導体装置を提供することである。
　本開示に従った半導体装置は、半導体基板と実装基板とを備える。半導体基板は第１面を有する。実装基板は主面を有する。主面は第１面に対面する。第１面には、電界強度緩和部と、電極とが形成されている。電極は、実装基板に接続されている。主面には、凹部が形成されている。凹部は、第１面の平面視において電界強度緩和部に重なる位置に配置されている。
　上記によれば、耐圧性が改善された半導体装置を得ることができる。
実施の形態１に係る半導体装置の概略断面図である。 実施の形態１に係る半導体装置における半導体基板の概略底面図である。 実施の形態１に係る半導体装置における実装基板の概略平面図である。 図３の線分ＩＶ－ＩＶにおける概略断面図である。 図３の線分Ｖ－Ｖにおける概略断面図である。 実施の形態１に係る半導体装置における凹部の概略部分断面図である。 実施の形態１に係る半導体装置における凹部の変形例における概略部分断面図である。 実施の形態１に係る半導体装置における凹部の変形例における概略部分断面図である。 実施の形態１に係る半導体装置における凹部の変形例における概略部分断面図である。 実施の形態１に係る半導体装置における導電部を示す概略平面図である。 図１０の線分ＸI－ＸIにおける概略断面図である。 実施の形態１に係る半導体装置の変形例１における半導体基板の概略底面図である。 実施の形態１に係る半導体装置の変形例１における実装基板の概略平面図である。 実施の形態１に係る半導体装置の変形例２における実装基板の概略平面図である。 実施の形態２に係る半導体装置の概略断面図である。 実施の形態２に係る半導体装置における実装基板の概略平面図である。 図１６の線分ＸＶＩＩ－ＸＶＩＩにおける概略断面図である。 実施の形態３に係る半導体装置の概略断面図である。 実施の形態４に係る半導体装置の概略断面図である。 実施の形態５に係る半導体装置の概略断面図である。 実施の形態５に係る半導体装置の変形例における概略断面図である。
　以下、本開示の実施の形態を説明する。なお、特に言及しない限り、以下の図面において同一または対応する部分には同一の参照番号を付し、その説明は繰り返さない。
　実施の形態１．
　＜半導体装置の構成＞
　図１は、実施の形態１に係る半導体装置１００ａの概略断面図である。図２は、実施の形態１に係る半導体装置１００ａにおける半導体基板１の概略底面図である。図３は、実施の形態１に係る半導体装置１００ａにおける実装基板２の概略平面図である。図４は、図３の線分ＩＶ－ＩＶにおける概略断面図である。図５は、図３の線分Ｖ－Ｖにおける概略断面図である。図６は、実施の形態１に係る半導体装置１００ａにおける電界強度緩和部１２および凹部２１の概略部分断面図である。
　図１から図６に示された半導体装置１００ａは、たとえば、電力用の半導体装置１００ａであって、半導体基板１と、実装基板２と、接合部５と、配線回路６と、封止樹脂７とを主に備える。接合部５は、第１接合部５ａ、第２接合部５ｂ、第３接合部５ｃ、第４接合部５ｄ、および第５接合部５ｅを含む。配線回路６は、第１配線回路６ａ、第２配線回路６ｂ、および第３配線回路６ｃを含む。
　半導体基板１は、第１面１ｓ１と第２面１ｓ２と第３面１ｓ３とを有する。第１面１ｓ１は、実装基板２の主面２０ｓ１に対向する面である。第２面１ｓ２は、第１面１ｓ１の反対側の面である。第３面１ｓ３は、第１面１ｓ１と第２面１ｓ２とを接続する。本実施の形態１に係る半導体装置１００ａにおいて、第１面１ｓ１は、半導体基板１の裏面である。本実施の形態１に係る半導体装置１００ａにおいて、第２面１ｓ２は、半導体基板１の表面である。本実施の形態１に係る半導体装置１００ａにおいて、第３面１ｓ３は、半導体基板１の側面である。
　第１面１ｓ１および第２面１ｓ２は、ｘ方向と、ｘ方向に垂直なｙ方向とに延在している。ｘ方向は、配線回路が延びている方向である。ｙ方向は、ｘ方向に対して垂直な方向である。ｚ方向は、半導体基板１の厚さ方向である。第１面１ｓ１の法線方向は、ｚ方向方向である。第２面１ｓ２は＋ｚ方向を向いている。第１面１ｓ１は、－ｚ方向を向いている。
　図１および図２に示されているように、第１面１ｓ１には、電界強度緩和部１２と、電極１１とが形成されている。電界強度緩和部１２は、半導体基板１の裏面上に形成される電界強度を緩和する。そのため、電界強度緩和部１２は、第１面１ｓ１上において電極１１に対して離間して配置されている。図２に示されているように、電界強度緩和部１２は、電極１１を囲むように配置されていてもよい。電界強度緩和部１２の形状は、たとえば、環状であってもよい。具体的には、電界強度緩和部１２は、ガードリングと呼ばれる終端構造であってもよい。
　電界強度緩和部１２の形状は、環状でなくてもよい。具体的には、電界強度緩和部１２は、ＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）構造と呼ばれる終端構造であってもよい。電界強度緩和部１２は、たとえば、ｐ型領域であって、イオン注入によって形成されてもよい。
　図２に示されているように、電極１１は、第１電極１１ａと、第２電極１１ｂとを含む。第１電極１１ａは、主電極である。主電極には主電流が流れる。第２電極１１ｂは、制御電極である。制御電極は、主電流を制御する。第１電極１１ａおよび第２電極１１ｂは第１面１ｓ１上において互いに離間して配置されている。
　第１電極１１ａは、第１接合部５ａを介して実装基板２に接続されている。第２電極１１ｂは、第２接合部５ｂを介して実装基板２に接続されている。
　図１に示されているように、半導体基板１の第２面１ｓ２には、上電極１１ｕが形成されている。上電極１１ｕには主電流が流れる。上電極１１ｕには、第５接合部５ｅを介して第３配線回路６ｃが接続されている。第３配線回路６ｃは、ｘ方向に延びている。
　半導体基板１は、電力を制御するいわゆる電力用の半導体基板１である。半導体基板１を構成する材料として、任意の材料を用いてもよい。半導体基板１を構成する材料として、珪素（Ｓｉ）、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（ＧａＯ）といった材料を用いてもよい。
　半導体基板１に形成されている半導体素子の種類としては、特に限定する必要はないが、たとえば縦型の半導体素子であってもよい。この場合、当該半導体基板１のｚ方向（厚さ方向）に主電流が流れる。本実施の形態１における半導体基板１は、制御電極を有するトランジスタであるが、縦型の半導体素子であればダイオードであってもよく、他の機能を有してもよい。半導体基板１は、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）等を用いることができる。
　電極１１を構成する材料は、高い導電性および熱伝導性を有する材料であることが好ましい。電極１１を構成する材料は、たとえば、アルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）、銅合金のいずれかを含んでもよい。電極１１は、Ａｌ／Ｃｕの２層構造であってもよく、金（Ａｕ）および銀（Ａｇ）のいずれかを含む多層構造であってもよい。
　電極１１は、拡散防止層を含んでもよい。拡散防止層として、たとえば、チタン（Ｔｉ）等を含んでもよい。半導体基板１とオーミックコンタクトをとるために、電極１１の下地層としてニッケル（Ｎｉ）シリサイドを用いてもよい。電極１１の酸化防止あるいは接合性向上のために、電極１１は薄い表面層を含んでもよい。表面層を構成する材料は、たとえば金などの貴金属である。
　本実施の形態１に係る半導体装置１００ａにおいて、電極１１に特段の制約はない。たとえば、第１電極１１ａおよび第２電極１１ｂの配置箇所に特段の制約はない。具体的には、図２に示されているように、制御電極として第２電極１１ｂは第１面１ｓ１上の隅に配置されてもよいが、第１面１ｓ１の中心に配置されてもよい。
　第２電極１１ｂの形状は、任意の形状であってもよい。第２電極１１ｂの形状は、たとえば、図２に示されているように四角形状であってもよく、その他に、円状であってもよく、楕円状であってもよく、楕円状と四角状とを組み合わせた形状であってもよい。第２電極１１ｂの形状は、六角形状であってもよい。
　図１に示されているように、実装基板２は、導電部２０と、熱伝導性絶縁層３０と、支持層４０とを有している。導電部２０は、表面と裏面２０ｓ２と側面２０ｓ３とを有する。表面は、半導体基板１の第１面１ｓ１に対面している。つまり、実装基板２の主面２０ｓ１は、導電部２０の表面から構成される。裏面２０ｓ２は、導電部２０の表面の反対側の面である。側面２０ｓ３は、表面と裏面２０ｓ２とを接続する面である。
　図１に示されているように、熱伝導性絶縁層３０は、導電部２０の裏面２０ｓ２に接続されている。支持層４０は、熱伝導性絶縁層３０において導電部２０が接続されている面の反対側の面に接続されている。支持層４０において、熱伝導性絶縁層３０が接続されている面の反対側の面が封止樹脂７から露出している。
　導電部２０は、第１導電部２０ａと第２導電部２０ｂとを含む。第１導電部２０ａは、第２導電部２０ｂに対して離間して配置されている。第１導電部２０ａおよび第２導電部２０ｂは互いに絶縁されていればよい。図１に示されているように、第１導電部２０ａと第２導電部２０ｂとの間は、たとえば、シリコーンゲルあるいはエポキシ樹脂などの絶縁材料で充填されていることが好ましい。本実施の形態１に係る半導体装置１００ａにおいて、第１導電部２０ａと第２導電部２０ｂとの間に充填される絶縁材料として、たとえば、図１に示されているように、封止樹脂７であってもよい。
　当該半導体装置１００ａの製造工程において、任意の段階で、第１導電部２０ａと第２導電部２０ｂとの間に、絶縁材料が充填されてもよい。たとえば、半導体装置１００ａの製造工程の初期段階で、第１導電部２０ａと第２導電部２０ｂとの間に、絶縁材料が充填されてもよい。たとえば、当該半導体装置１００ａの製造工程において最終工程に近い段階で、第１導電部２０ａと第２導電部２０ｂとの間に、絶縁材料が充填されてもよい。
　耐熱性の観点から、第１導電部２０ａと第２導電部２０ｂとの間に充填される絶縁材料がシリコーンゲルである場合、半導体装置１００ａが高温で処理される工程を経た後に、当該絶縁材料を充填することが好ましい。
　図３に示されているように、実装基板２の主面２０ｓ１には凹部２１が形成されている。つまり、凹部２１は、導電部２０の表面に形成されている。第１導電部２０ａにおいて、主面２０ｓ１は、第１電極側面２０ａｓ１と、第１配線回路側面２０ａｓ２とを含む。第１電極側面２０ａｓ１および第１配線回路側面２０ａｓ２の間に凹部２１が形成されている。凹部２１には、封止樹脂７が充填されていることが好ましい。
　第２導電部２０ｂにおいて、主面２０ｓ１は、第２電極側面２０ｂｓ１と、第２配線回路側面２０ｂｓ２とを含む。第２電極側面２０ｂｓ１および第２配線回路側面２０ｂｓ２の間に凹部２１が形成されている。
　導電部２０は、電極１１に接続されている。具体的には、第１電極１１ａは、第１導電部２０ａの第１電極側面２０ａｓ１に第１接合部５ａを介して接続されている。第２電極１１ｂは、第２導電部２０ｂの第２電極側面２０ｂｓ１に第２接合部５ｂを介して接続されている。
　つまり、ｚ方向からみた平面視において、第１電極１１ａは、第１導電部２０ａの第１電極側面２０ａｓ１に重なる位置に配置されている。ｚ方向からみた平面視において、第２電極１１ｂは、第２導電部２０ｂの第２電極側面２０ｂｓ１に重なる位置に配置されている。
　図１に示されているように、第１配線回路６ａは、第１配線回路側面２０ａｓ２に第３接合部５ｃを介して接続されている。第１配線回路６ａは、ｘ方向に延びている。第２配線回路６ｂは、第２配線回路側面２０ｂｓ２に第４接合部５ｄを介して接続されている。第２配線回路６ｂは、－ｘ方向に延びている。このようにして、主電極である第１電極１１ａと第１導電部２０ａとが電気的および機械的に接続され、制御電極である第２電極１１ｂと第２導電部２０ｂとが電気的および機械的に接続される。
　導電部２０を構成する材料は、高い導電性および熱伝導性を有する材料であることが好ましい。導電部２０を構成する材料は、たとえば、アルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）、銅合金のいずれかを含んでもよい。
　熱伝導性絶縁層３０は、接着機能、電気的絶縁機能、熱伝導機能を有する材料であることが好ましい。熱伝導性絶縁層３０を構成する材料は、たとえば、無機充填材を含有した熱硬化性樹脂シート、熱硬化性樹脂が含侵された無機成形体シート、および塗布膜などであってもよい。熱伝導性絶縁層３０は、互いに離間している第１導電部２０ａおよび第２導電部２０ｂとを固定する。
　支持層４０の下面に冷却器（図示せず）が接続されてもよい。支持層４０は、当該冷却器に熱を伝えることができる材料であってもよい。具体的は、支持層４０を構成する材料は、高い熱伝導率を有する銅、アルミニウム、あるいはそれらの合金を含む金属薄板あるいは金属箔であってもよい。また、支持層４０は、当該半導体装置１００ａの機械的強度の大半を占める。そのため、支持層４０は高い機械的強度を有することが好ましい。
　実装基板２において、導電部２０、熱伝導性絶縁層３０、および支持層４０は熱伝導性絶縁層３０の接着機能により接着されている。具体的には、加圧および加温することで導電部２０、熱伝導性絶縁層３０、および支持層４０が接着される。
　第１配線回路６ａ、第２配線回路６ｂ、第３配線回路６ｃを構成する部材は、たとえば導電性を有するリードフレームであってもよい。第１配線回路６ａ、第２配線回路６ｂ、第３配線回路６ｃは、主面２０ｓ１に対して平行となるように配置されていることが好ましい。特に、第１配線回路６ａおよび第３配線回路６ｃの形状は、平板状であることが好ましい。このようにすれば、寄生インダクタンスが低減される。
　封止樹脂７は、半導体基板１と、実装基板２と、第１配線回路６ａの一部と、第２配線回路６ｂの一部と、第３配線回路６ｃの一部とを覆う。このようにすれば、半導体装置１００ａの絶縁性が向上し、湿度や汚染などによる外部環境の影響を低減できる。
　第１配線回路６ａは第１導電部２０ａの第１配線回路側面２０ａｓ２から封止樹脂７の外側へ延在している。第２配線回路６ｂは第２導電部２０ｂの第２配線回路側面２０ｂｓ２から封止樹脂７の外側へ延在している。第３配線回路６ｃは半導体基板１の第２面１ｓ２から封止樹脂７の外側へ延在している。
　封止樹脂７の外部において外部機器と接続できるように、第１配線回路６ａ、第２配線回路６ｂ、第３配線回路６ｃの各々における一部は、封止樹脂７の表面から外側へ延在している。第１配線回路６ａ、第２配線回路６ｂ、第３配線回路６ｃは、封止樹脂７の外側に延在している部分において、たとえばフォーミングにより屈曲していてもよい。
　接合部５を構成する材料として、はんだが挙げられる。ただし、はんだは比較的高い熱抵抗を有するため、本実施の形態１に係る半導体装置１００ａの接合部５を構成する材料としてはんだ以外の材料を用いてもよい。また、接合部５の長期信頼性の観点からも、はんだ以外の材料を用いてもよい。なお、熱抵抗は、熱伝導率と、ｚ方向における接合厚さと、ｘ方向およびｙ方向における接合部５の断面積とから決定される。
　特に、はんだを用いて第３接合部５ｃ、第４接合部５ｄ、第５接合部５ｅを形成すると、当該半導体装置１００ａの製造工程上、プロセス温度、温度プロファイルによって、はんだの再溶融が発生し得る。そのため、本実施の形態１に係る半導体装置１００ａの第３接合部５ｃ、第４接合部５ｄ、第５接合部５ｅを構成する材料としてはんだとは異なる材料を用いてもよい。
　たとえば、銀（Ａｇ）あるいは銅（Ｃｕ）等の微粒子を含む焼結材は、本実施の形態１に係る半導体装置１００ａの接合部５を構成する材料として好ましい。焼結材を用いて接合部５を形成することで、接合厚さが薄くなる。また、焼結材は、高い熱伝導率を有する。その結果、当該接合部５は小さい熱抵抗を有する。接合部５を形成する際に、加圧、無加圧、プロセス温度、温度プロファイルについて、特段条件はない。
　Ｃｕ－Ｓｎ等の液相拡散によって接合部５が形成されてもよい。このようにすれば、接合厚さを低減するため、当該接合部５における熱抵抗を更に低減することができる。
　熱抵抗の更なる抑制のために、接合部５は形成されてなくてもよい。固相反応によって、半導体装置１００ａを構成する部材が直接的に接合されてもよい。具体的には、第１電極１１ａおよび第１導電部２０ａが、第１接合部５ａを介さず、固相反応により直接的に接続されてもよい。
　当該半導体装置１００ａの動作時に、半導体基板１は発熱する。半導体基板１で発生した熱は、電極１１を通過する。制御電極である第２電極１１ｂを通過する熱量は、主電極である第１電極１１ａを通過する熱量より小さい。そのため、第１接合部５ａおよび第２接合部５ｂを形成する際、第１接合部５ａおよび第２接合部５ｂは同じ材料でなくてもよい。ただし、製造工程の短縮の観点から、第１接合部５ａおよび第２接合部５ｂは同じ材料であることが好ましい。
　製造工程の短縮の観点から、第３接合部５ｃ、第４接合部５ｄ、第５接合部５ｅを構成する材料は、第１接合部５ａ、第２接合部５ｂと同じ材料であってもよい。第３接合部５ｃ、第４接合部５ｄ、第５接合部５ｅを形成せず、超音波接合あるいはレーザー溶接によって直接的にリードフレームを接合してもよい。
　封止樹脂７を構成する材料は、たとえば、エポキシ樹脂などの熱硬化性樹脂であってもよい。封止樹脂７は、たとえば、トランスファーモールドによって形成される。後述するように、封止樹脂７は、ケースモールドによって形成されてもよい。
　ここで、本実施の形態１に係る半導体装置１００ａの特徴は、図１および図３に示されるように、実装基板２の主面２０ｓ１に凹部２１が形成されている点である。凹部２１は、第１面１ｓ１の平面視において、電界強度緩和部１２に重なる位置に配置されている。
　前述したように、電界強度緩和部１２は、半導体基板１の裏面上に形成される電界強度を緩和する。ただし、実装基板２が当該電界強度緩和部１２の近傍に配置されている場合、実装基板２が電界強度緩和部１２の電界強度に影響を与えてしまう。その結果、半導体装置１００ａの耐圧性が悪化するおそれがある。
　本実施の形態１に係る半導体装置１００ａにおいて、実装基板２の主面２０ｓ１に凹部２１が形成されていることで、電界強度緩和部１２が実装基板２から受ける影響が抑制される。その結果、半導体装置１００ａの耐圧性が改善する。
　図３に示されているように、凹部２１は電界強度緩和部１２の形状に沿って形成されていることが好ましい。具体的には、主面２０ｓ１の平面視において凹部２１の形状は、環状であってもよい。
　このようにすることで、電界強度緩和部１２が実装基板２から受ける影響が抑制される。また、半導体基板１の裏面（第１面１ｓ１）が、放熱面として熱抵抗が抑制される。その結果、当該半導体装置１００ａの放熱性が向上する。
　図４および図５に示されているように、凹部２１は、底面２１ｓ１と側面２１ｓ２とを有する。底面２１ｓ１は、凹部２１において、第１面１ｓ１および電界強度緩和部１２からｚ方向において最も離れた面である。側面２１ｓ２は、主面２０ｓ１と底面２１ｓ１とを接続する面である。
　図４および図５に示されているように、主面２０ｓ１から底面２１ｓ１までの距離ｔ１は、導電部２０の厚みｔ２より小さい。導電部２０の厚みｔ２は、導電部２０の表面から裏面２０ｓ２までのｚ方向における距離である。つまり、凹部２１の内周面は導電体により構成されており、当該内周面は電気的に連続している。異なる観点から言うと、たとえば、第１導電部２０ａにおいて第１電極側面２０ａｓ１および第１配線回路側面２０ａｓ２は凹部２１を介して導通している。第２導電部２０ｂにおいて第２電極側面２０ｂｓ１および第２配線回路側面２０ｂｓ２は凹部２１を介して導通している。
　凹部２１は、主面２０ｓ１上に形成された開口部２１ａを有する。図４および図５に示されているように、ｚ方向に沿った断面において、凹部２１の形状は、開口部２１ａから底面２１ｓ１に向かって狭くなっている形状であってもよい。具体的には、図４に示されているように、底面２１ｓ１の幅ｗ１は開口部２１ａの幅ｗ２より小さい。このようにすることで、半導体基板１で発生し電極１１を通過する熱の流路幅が広がり、当該半導体装置１００ａにおける熱抵抗が低減する。
　図６に示されているように、ｚ方向に沿った断面において、側面２１ｓ２の形状は、直線的なテーパ状であってもよい。具体的には、ｚ方向に沿った断面において、側面２１ｓ２の形状は、直線部Ｌを有してもよい。後述するように、ｚ方向に沿った断面において、側面２１ｓ２は、円弧状あるいは楕円状であってもよい。具体的には、ｚ方向に沿った断面において、側面２１ｓ２は、曲線部Ｒを有してもよい。
　側面２１ｓ２は、直線部Ｌおよび曲線部Ｒを組み合わせた面であってもよい。このようにして、ｚ方向における断面において、凹部２１の形状は、開口部２１ａから底面２１ｓ１に向かって狭くなっている形状であってもよい。
　図６に示されているように、凹部２１の幅ｗ１は、電界強度緩和部１２の幅ｄより大きいことが好ましい。凹部２１の幅ｗ１は、第３面１ｓ３から電界強度緩和部１２の内周面までの距離ｌより大きいことがより好ましい。
　図７から図９は、実施の形態１に係る半導体装置１００ａにおける凹部２１の変形例における概略部分断面図である。図７から図９は、図６に対応する。図７から図９に示された半導体装置１００ａは、基本的には図１から図６に示された半導体装置１００ａと同様の構成を備え、同様の効果を得ることができるが、凹部２１の形状が異なる。
　図７に示されているように、底面２１ｓ１が実装基板２の側面２０ｓ３にまで延在していてもよい。図７に示されているように、凹部２１の幅ｗ１は、凹部２１の側面２１ｓ２から実装基板２の側面２０ｓ３までのｘ方向における距離である。
　なお、第１配線回路６ａ、第２配線回路６ｂなどのリードフレームは、凹部２１の底面２１ｓ１に接続されてもよい。ただし、凹部２１の底面２１ｓ１より、第１配線回路側面２０ａｓ２および第２配線回路側面２０ｂｓ２などの主面２０ｓ１の表面モフォロジーが優れている。そのため、第１配線回路６ａ、第２配線回路６ｂなどのリードフレームは、第１配線回路側面２０ａｓ２および第２配線回路側面２０ｂｓ２などの主面２０ｓ１に接続されていることが好ましい。
　図８に示されているように、ｚ方向に沿った断面において、側面２１ｓ２は、曲線部Ｒを有してもよい。側面２１ｓ２は、直線部Ｌと曲線部Ｒとを組み合わせた面であってもよい。
　凹部２１において、内周側の側面２１ｓ２および外周側の側面２１ｓ２の形状が互いに異なっていてもよい。具体的には、図９に示されているように、内周側の側面２１ｓ２の断面形状が円弧状あるいは楕円状などの曲線状であり、外周側の側面２１ｓ２の断面形状が直線状であってもよい。また、外周側の側面２１ｓ２はテーパ状に底面２１ｓ１に対して傾斜していてもよい。具体的には、内周側の側面２１ｓ２は、曲線部Ｒを有しており、外周側の側面２１ｓ２が、直線部Ｌを有していてもよい。このようにすることで、ｚ方向における断面において、凹部２１の形状は、開口部２１ａから底面２１ｓ１に向かって狭くなっている形状であってもよい。
　上述のような凹部２１は、シリコーンゲルあるいはエポキシ樹脂などの絶縁材料で充填されていることが好ましい。本実施の形態１に係る半導体装置１００ａにおいて、凹部２１に充填される絶縁材料として、たとえば、図１に示されているように、封止樹脂７であってもよい。
　凹部２１は、機械加工あるいは化学加工などの任意の方法で形成されてもよい。機械加工として、具体的には、切削加工、研削加工、フライス加工等の除去加工、およびプレス加工、鋳造加工、鍛造加工等の成形加工などが挙げられる。化学加工として、具体的には、エッチング加工などが挙げられる。
　＜半導体装置の製造方法＞
　本実施の形態に係る半導体装置１００ａの製造方法では、まず半導体基板１および導電部２０を準備する工程（Ｓ１ａ）を実施する。導電部２０の表面上には凹部２１が形成されている。導電部２０は、第１導電部２０ａおよび第２導電部２０ｂを含む。第１導電部２０ａおよび第２導電部２０ｂは、互いに離間して配置される。
　第１導電部２０ａおよび第２導電部２０ｂが互いに離れている状態だと、当該半導体装置１００ａの製造工程中において、当該導電部２０の取り扱いが困難となる。そのため、図１０および図１１に示されているように、第１導電部２０ａおよび第２導電部２０ｂは、絶縁材料として絶縁部３を介して接続されていてもよい。図１０は、実施の形態１に係る半導体装置１００ａにおける導電部２０を示す概略平面図である。図１１は、図１０の線分ＸＩ－ＸＩにおける概略断面図である。
　絶縁部３は、第１導電部２０ａおよび第２導電部２０ｂを接続する接着機能と、第１導電部２０ａおよび第２導電部２０ｂを絶縁する電気的絶縁機能とを有する。絶縁部３を構成する材料は、たとえば、エポキシ樹脂などの熱硬化性樹脂である。このように、絶縁部３を用いることで、当該半導体装置１００ａの製造工程中に第１導電部２０ａおよび第２導電部２０ｂを一体として取り扱うことができる。また、第１導電部２０ａおよび第２導電部２０ｂが一体となっているため、導電部２０における機械的強度が確保される。
　次に、導電部２０に半導体基板１を搭載する工程（Ｓ２ａ）を実施する。具体的には、半導体基板１の第１面１ｓ１に形成された電極１１と導電部２０とを接合部５を介して接続する。
　次に、リードフレームを接続する工程（Ｓ３ａ）を実施する。具体的には、第１導電部２０ａに接合部５を介して第１配線回路６ａを接続する。第２導電部２０ｂに接合部５を介して第２配線回路６ｂを接続する。半導体基板１の上電極１１ｕに接合部５を介して第３配線回路６ｃを接続する。
　次に、封止樹脂７を形成する工程（Ｓ４ａ）を実施する。具体的には、トランスファーモールド用の金型内に、支持層４０、熱伝導性絶縁層３０、および上述した半導体基板１を搭載した導電部２０を配置する。その後、トランスファーモールドによって封止樹脂７を形成する。
　このようにして、図１から図６に示された本実施の形態１に係る半導体装置１００ａを得ることができる。
　＜半導体装置の製造方法の変形例＞
　本実施の形態１に係る半導体装置１００ａの製造方法の変形例では、まず半導体基板１および実装基板２を準備する工程（Ｓ１ｂ）を実施する。実装基板２は、導電部２０、熱伝導性絶縁層３０、および支持層４０を有する。導電部２０の表面上には凹部２１が形成されている。
　このようにすることで、当該半導体装置１００ａの製造工程中に、導電部２０、熱伝導性絶縁層３０、および支持層４０が実装基板２として一体となっていることで、導電部２０における機械的な強度が確保される。また、導電部２０、熱伝導性絶縁層３０、および支持層４０が実装基板２として一体となっていることで、当該半導体装置１００ａの製造工程における導電部２０の取り扱い性が向上する。そのため、半導体装置１００ａの製造工程において、導電部２０、熱伝導性絶縁層３０、および支持層４０が実装基板２として一体となって製造されることが好ましい。
　次に、導電部２０に半導体基板１を搭載する工程（Ｓ２ｂ）を実施する。具体的には、半導体基板１の第１面１ｓ１に形成された電極１１と導電部２０とを接合部５を介して接続する。
　次に、リードフレームを接続する工程（Ｓ３ｂ）を実施する。具体的には、第１導電部２０ａに接合部５を介して第１配線回路６ａを接続する。第２導電部２０ｂに接合部５を介して第２配線回路６ｂを接続する。半導体基板１の上電極１１ｕに接合部５を介して第３配線回路６ｃを接続する。
　次に、封止樹脂７を形成する工程（Ｓ４ｂ）を実施する。具体的には、トランスファーモールド用の金型内に、半導体基板１を搭載した実装基板２を配置する。その後、トランスファーモールドによって封止樹脂７を形成する。
　この工程（Ｓ４ｂ）において、樹脂による圧力を利用して、熱伝導性絶縁層３０の接着機能、電気的絶縁機能を発生させる必要がない。そのため、この工程（Ｓ４ｂ）におけるトランスファーモールドによって封止樹脂７を形成する際の条件が緩和する。
　このようにして、図１から図６に示された本実施の形態１に係る半導体装置１００ａを得ることができる。
　＜作用効果＞
　本開示に従った半導体装置１００ａは、半導体基板１と実装基板２とを備える。半導体基板１は第１面１ｓ１を有する。実装基板２は主面２０ｓ１を有する。主面２０ｓ１は第１面１ｓ１に対面する。第１面１ｓ１には、電界強度緩和部１２と、電極１１とが形成されている。電極１１は、実装基板２に接続されている。主面２０ｓ１には、凹部２１が形成されている。凹部２１は、第１面１ｓ１の平面視において電界強度緩和部１２に重なる位置に配置されている。
　このようにすることで、凹部２１が形成されることで電界強度緩和部１２と実装基板２との間の距離を充分大きくできる。このため、電界強度緩和部１２が実装基板２から受ける影響が抑制される。その結果、半導体装置１００ａの耐圧性が改善する。
　上記半導体装置１００ａにおいて、第１面１ｓ１に対して垂直な方向をｚ方向とする。凹部２１は、開口部２１ａと底面２１ｓ１とを有する。開口部２１ａは、主面２０ｓ１上に形成されている。底面２１ｓ１は、第１面１ｓ１からｚ方向において最も離れている。底面２１ｓ１の幅ｗ１は開口部２１ａの幅ｗ２よりも小さい。
　このようにすれば、半導体基板１で発生し電極１１を通過する熱の流路幅が広がり、当該半導体装置１００ａにおける熱抵抗が低減する。
　上記半導体装置１００ａにおいて、凹部２１は、側面２１ｓ２を有する。側面２１ｓ２は、主面２０ｓ１と底面２１ｓ１とを接続する。ｚ方向に沿った断面において、側面２１ｓ２は直線部Ｌを有する。
　このようにすれば、ｚ方向における断面において、凹部２１の形状は、開口部２１ａから底面２１ｓ１に向かって狭くなっている形状となる。その結果、半導体基板１で発生し電極１１を通過する熱の流路幅が広がり、当該半導体装置１００ａにおける熱抵抗が低減する。
　上記半導体装置１００ａにおいて凹部２１は、凹部２１は、側面２１ｓ２を有する。側面２１ｓ２は、主面２０ｓ１と底面２１ｓ１とを接続する。ｚ方向に沿った断面において、側面２１ｓ２は曲線部Ｒを有する。
　このようにすれば、ｚ方向における断面において、凹部２１の形状は、開口部２１ａから底面２１ｓ１に向かって狭くなっている形状となる。その結果、半導体基板１で発生し電極１１を通過する熱の流路幅が広がり、当該半導体装置１００ａにおける熱抵抗が低減する。
　上記半導体装置１００aにおいて、電極１１は、第１電極１１ａと第２電極１１ｂとを含む。第１電極１１ａは、主電極である。第２電極１１ｂは、制御電極である。実装基板２は、導電部２０を有する。導電部２０は、第１導電部２０ａと、第２導電部２０ｂとを含む。第１導電部２０ａは、第１電極１１ａに接続されている。第２導電部２０ｂは、第２電極１１ｂに接続されている。第１導電部２０ａおよび第２導電部２０ｂは、絶縁部を介して接続されている。
　このようにすれば、半導体装置１００ａの製造工程中に第１導電部２０ａおよび第２導電部２０ｂを一体として取り扱うことができる。つまり、半導体装置１００ａの製造工程における導電部２０の取り扱い性が向上する。また、第１導電部２０ａおよび第２導電部２０ｂが一体となっているため、導電部２０における機械的強度が確保される。
　上記半導体装置１００ａにおいて、実装基板２は、熱伝導性絶縁層３０を有する。熱伝導性絶縁層３０は、導電部２０に接続されている。
　このようにすれば、導電部２０における機械的な強度が確保される。また、導電部２０、熱伝導性絶縁層３０、および支持層４０が実装基板２として一体となっていることで、当該半導体装置１００ａの製造工程における導電部２０の取り扱い性が向上する。
　＜変形例１の構成＞
　図１２は、実施の形態１に係る半導体装置の変形例１における半導体基板１の概略底面図である。図１２は、図２に対応する。図１３は、実施の形態１に係る半導体装置１００ａの変形例１における実装基板２の概略平面図である。図１３は、図３に対応する。図１２および図１３に示された半導体装置１００ａは、基本的には図１から図６に示された半導体装置１００ａと同様の構成を備え、同様の効果を得ることができるが、図１２に示されているように、半導体基板１の第１面１ｓ１に第３電極１１ｃが形成されている点で異なる。第１電極１１ａおよび第２電極１１ｂの他に、第１面１ｓ１に少なくとも１以上の第３電極１１ｃが形成されていてもよい。第３電極１１ｃの数は、１であってもよく、複数であってもよい。
　図１２に示されているように、第３電極１１ｃは、第１面１ｓ１上において第１電極１１ａおよび第２電極１１ｂに対して離間して配置されている。このようにすれば、第３電極１１ｃが、主電極である第１電極１１ａと同電位である時、導電部２０は制御電極である第２電極１１ｂに対して平行に配線が可能な第３導電部２０ｃを含む。その結果、耐ノイズ性が向上した半導体装置１００ａを得ることができる。
　前述したように、第１面１ｓ１に第３電極１１ｃが形成されている時、図１３に示されているように、導電部２０は第３導電部２０ｃを更に含む。第３導電部２０ｃは接合部５（図示せず）を介して第３電極１１ｃに接続されている。
　図１３に示されているように、第３導電部２０ｃは、第１導電部２０ａおよび第２導電部２０ｂに対して離間して配置されている。第１導電部２０ａ、第２導電部２０ｂ、および第３導電部２０ｃは互いに絶縁されていればよい。第１導電部２０ａ、第２導電部２０ｂ、および第３導電部２０ｃの間は、たとえば、シリコーンゲルあるいはエポキシ樹脂などの絶縁材料で充填されていることが好ましい。第１導電部２０ａ、第２導電部２０ｂ、および第３導電部２０ｃの間に充填される絶縁材料として、たとえば、図１に示されている封止樹脂７であってもよい。
　第３導電部２０ｃにおいて、主面２０ｓ１は、第３電極側面２０ｃｓ１と、第３配線回路側面２０ｃｓ２とを含む。第３電極側面２０ｃｓ１および第３配線回路側面２０ｃｓ２の間に凹部２１が形成されている。
　ｚ方向からみた平面視において、第３電極１１ｃは、第３導電部２０ｃの第３電極側面２０ｃｓ１に重なる位置に配置されている。第３配線回路側面２０ｃｓ２に、電流センス線およびオンチップダイオードからの配線である温度センス線のいずれかが接続されていてもよい。このようにして、第３電極１１ｃと第３導電部２０ｃとが電気的および機械的に接続されてもよい。
　＜作用効果＞
　上記半導体装置１００ａにおいて、電極１１は、少なくとも１以上の第３電極１１ｃを含む。導電部２０は、第３導電部２０ｃを含む。第３導電部２０ｃは、第３電極１１ｃに接続されている。
　このようにすることで、第３導電部２０ｃに、電流センス線およびオンチップダイオードからの配線である温度センス線のいずれかが接続されていてもよい。
　上記半導体装置１００ａにおいて、第３電極１１ｃは、第１電極１１ａと同電位である。
　このようにすることで、耐ノイズ性が向上した半導体装置１００ａを得ることができる。
　＜変形例２の構成＞
　図１４は、実施の形態１に係る半導体装置１００ａの変形例２における実装基板２の概略底面図である。図１４は、図３に対応する。図１４に示された実装基板２は、基本的には図１から図６に示された半導体装置１００ａにおける実装基板２と同様の構成を備え、同様の効果を得ることができるが、図１４に示されているように、本実施の形態１に係る半導体装置１００ａが複数の半導体基板１を備える点で異なる。
　図１から図６に示された半導体装置１００ａは、半導体基板１の数は１つであったが、半導体装置１００ａにおいて半導体基板１の数は複数であってもよい。半導体装置１００ａは、互いに異なる複数の半導体基板１を備えてもよく、互いに異なる構造を有する複数の半導体基板１を備えてもよい。半導体基板１の種類として縦型と呼ばれる構造であれば、パラレル数および組み合わせに関して特段の制約はない。
　実施の形態１に係る半導体装置１００ａの変形例２において、半導体装置１００ａの回路構成は、１つのモジュールに２つの半導体基板１を搭載したいわゆる２ｉｎ１タイプとなっている。図１４は、ハーフブリッジを構成する実装基板２である。図１４に示されているように、実装基板２の左右両端に配置されている４つの第１電極側面２０ａｓ１はトランジスタ用の半導体基板１に接続されてもよい。実装基板２の中央に配置されている４つの第１電極側面２０ａｓ１はトランジスタ用の半導体基板１に接続されてもよい。
　実施の形態２．
　＜半導体装置の構成＞
　図１５は、実施の形態２に係る半導体装置１００ｂの概略断面図である。図１５は、図１に対応する。図１６は、実施の形態２に係る半導体装置１００ｂにおける実装基板２の概略平面図である。図１６は、図３に対応する。図１７は、図１６の線分ＸＶＩＩ－ＸＶＩＩにおける概略断面図である。図１７は、図４に対応する。図１５から図１７に示された半導体装置１００ｂは、基本的には図１および図６に示された半導体装置１００ａと同様の構成を備え、同様の効果を得られるが、導電部２０の裏面２０ｓ２に接続されている部材が、熱伝導性絶縁層３０ではなく、絶縁基板３１である点で異なる。
　具体的には、本実施の形態２に係る半導体装置１００ｂにおいて、実装基板２は導電部２０と絶縁基板３１と下電極４１とを有する。前述したように、絶縁基板３１は、導電部２０の裏面２０ｓ２に接続されている。下電極４１は、絶縁基板３１において導電部２０が接続されている面の反対側の面に接続されている。下電極４１は、絶縁基板３１が接続されている面の反対側の面が封止樹脂７から露出している。
　絶縁基板３１を構成する材料は、たとえば、任意の材料であってもよく、Ｓｉ－ＮおよびＡｌ－Ｎのいずれかが主成分であるセラミックであってもよい。絶縁基板３１は、導電部２０および下電極４１を絶縁する。
　本実施の形態２に係る半導体装置１００ｂにおいて、下電極４１には電流が流れない。ただし、高い熱伝導性を有することが好ましい。また、当該半導体装置１００ｂにおける反りを抑制するために、下電極４１の線膨張係数は、導電部２０の線膨張係数と同じであることが好ましい。つまり、下電極４１を構成する材料は、導電部２０を構成する材料と同じであることが好ましい。下電極を構成する材料は、たとえば、アルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）、銅合金のいずれかを含んでもよい。
　導電部２０、絶縁基板３１、下電極４１の各々は、直接接合法または活性金属接合（Ａｃｔｉｖｅ　Ｍｅｔａｌ　Ｂｒａｚｉｎｇ）法により接合されてもよい。なお、ここで直接接合法とは、２つの構成材料を直接反応により接合する方法である。また、ここで活性金属接合法とは、２つの構成材料をチタンまたはジルコニウムなどの活性金属を添加したロウ材により接合する方法である。
　図１７に示されているように、導電部２０、絶縁基板３１、下電極４１が実装基板２として一体となっていることで、当該半導体装置１００ｂの製造工程における導電部２０の取り扱い性が向上する。
　＜作用効果＞
　上記半導体装置１００ｂにおいて、実装基板２は、絶縁基板３１と、下電極４１とを有している。絶縁基板３１は、導電部２０に接続されている。下電極４１は、絶縁基板３１に接続されている。絶縁基板３１からみて導電部２０が配置している側の反対側に下電極４１が配置されている。
　このようにすることで、導電部２０、絶縁基板３１、下電極４１が実装基板２として一体となる。その結果、当該半導体装置１００ｂの製造工程における導電部２０の取り扱い性が向上する。
　実施の形態３．
　＜半導体装置の構成＞
　図１８は、実施の形態３に係る半導体装置１００ｃの概略断面図である。図１８は、図１に対応する。図１８に示された半導体装置１００ｃは、基本的には図１および図６に示された半導体装置１００ａと同様の構成を備え、同様の効果を得られるが、ケースモールドによって封止樹脂７が形成されている点で異なる。封止樹脂７として、たとえば、ポッティング樹脂が使用される。ポッティング樹脂を構成する材料は、たとえば、シリコーンゲルである。
　図１８に示されているように、支持層４０上にケース８が配置されている。当該半導体基板１を囲むようにケース８が配置されている。ケース８は、接着剤などによって支持層４０に固定される。接着剤などによって固定されたケース８および支持層４０はシールされている。
　ケース８を構成する材料は、たとえば、射出成形が可能であり、高い耐熱性および絶縁性を有する材料であることが好ましい。ケース８を構成する材料として、任意の材料を用いてもよいが、たとえば、ポリフェニレンサルファイド（ＰＰＳ）などのエンジニアリングプラスチックであってもよい。
　＜半導体装置の製造方法＞
　本実施の形態３に係る半導体装置１００ｃの製造方法では、まず半導体基板１および実装基板２を準備する工程（Ｓ１ｃ）を実施する。実装基板２は、導電部２０、熱伝導性絶縁層３０、および支持層４０を有する。導電部２０の表面上には凹部２１が形成されている。
　次に、導電部２０に半導体基板１を搭載する工程（Ｓ２ｃ）を実施する。具体的には、半導体基板１の第１面１ｓ１に形成された電極１１と導電部２０とを接合部５を介して接続する。
　次に、リードフレームを接続する工程（Ｓ３ｃ）を実施する。具体的には、第１導電部２０ａに接合部５を介して第１配線回路６ａを接続する。第２導電部２０ｂに接合部５を介して第２配線回路６ｂを接続する。半導体基板１の上電極１１ｕに接合部５を介して第３配線回路６ｃを接続する。
　次に、封止樹脂７を形成する工程（Ｓ４ｃ）を実施する。具体的には、接着剤などによって支持層４０にケース８を固定する。その後、ポッティング樹脂等をケース８に充填する。
　次の工程として、たとえば、蓋（図示せず）を当該半導体装置１００ｃに搭載してもよい。また、封止樹脂７の外部に延在している配線回路に対して、折り曲げなどの端子処理を施してもよい。
　このようにして、図１８に示された本実施の形態３に係る半導体装置１００ｃを得ることができる。
　＜作用効果＞
　上記半導体装置１００ｃは、ケース８を更に備える。ケース８は、封止樹脂７を囲む。
　このようにすれば、ケースモールドによって封止樹脂７が形成された半導体装置１００ｃを得ることができる。
　実施の形態４．
　＜半導体装置の構成＞
　図１９は、実施の形態４に係る半導体装置１００ｄの概略断面図である。図１９は、図１に対応する。図１９に示された半導体装置１００ｄは、基本的には図１から図６に示された半導体装置１００ａと同様の構成を備え、同様の効果を得られるが、冷却器９を備える点で異なる。
　具体的には、封止樹脂７から露出している支持層４０の裏面に第６接合部５ｆを介して冷却器９が接続されている。冷却器９の内部には冷媒としての液体を流通させるための流路が形成されている。本実施の形態４に係る半導体装置１００ｄにおける冷却器９は、液体冷却用の冷却器９であるが、空冷用の冷却器９であってもよい。このようにすれば、当該半導体装置１００ｄの放熱性が改善される。
　第６接合部５ｆを構成する材料として、はんだが挙げられるが、高い熱伝導率を有し、接合厚さが薄くても長期信頼性を確保できる材料であることが特に好ましい。
　冷却器９を構成する材料は、高い熱伝導率を有する材料であればよい。冷却器９を構成する材料は、たとえば、アルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）、銅合金のいずれかを含んでもよい。
　本実施の形態４に係る半導体装置１００ｄにおいて、ケースモールドによって封止樹脂７を形成する場合、冷却器９を実装基板２に接合した後に、ポッティング樹脂をケース８に充填することが好ましい。
　＜作用効果＞
　上記半導体装置１００ｄは、冷却器９を更に備える。冷却器９は、実装基板２に接続されている。
　このようにすることで、当該半導体装置１００ｄにおける放熱性が改善される。
　実施の形態５．
　＜半導体装置の構成＞
　図２０は、実施の形態５に係る半導体装置１００ｅの概略断面図である。図２０は、図１に対応する。図２０に示された半導体装置１００ｅは、基本的には図１から図６に示された半導体装置１００ａと同様の構成を備え、同様の効果を得られるが、封止樹脂７が冷却器９の一部を封止している点で異なる。
　冷却器９は、実装基板２の支持層４０の役割を有する。そのため、冷却器９に熱伝導性絶縁層３０が接続されている。そのため、冷却器９は、図１９に示されている第６接合部５ｆを介して熱伝導性絶縁層３０に接続されていなくてもよい。このようにすることで、当該半導体装置１００ｅの放熱性が更に改善される。
　図２１は、実施の形態５に係る半導体装置１００ｅの変形例における概略断面図である。図２１は、図１に対応する。図２１に示された半導体装置１００ｅは、基本的には図２０に示された半導体装置１００ｅと同様の構成を備え、同様の効果を得られるが、封止樹脂７が冷却器９の全体を封止している点で異なる。
　＜作用効果＞
　上記半導体装置１００ｅは、内部に冷却器９の少なくとも一部を封止する。
　このようにすることで、当該半導体装置１００ｅの放熱性が更に改善される。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。矛盾のない限り、今回開示された実施の形態の少なくとも２つを組み合わせてもよい。本開示の基本的な範囲は、上記した説明ではなく請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
　１　半導体基板、１ｓ１　第１面、１ｓ２　第２面、１ｓ３　第３面、２　実装基板、３　絶縁部、５　接合部、５ａ　第１接合部、５ｂ　第２接合部、５ｃ　第３接合部、５ｄ　第４接合部、５ｅ　第５接合部、５ｆ　第６接合部、６　配線回路、６ａ　第１配線回路、６ｂ　第２配線回路、６ｃ　第３配線回路、７　封止樹脂、８　ケース、９　冷却器、１１　電極、１１ａ　第１電極、１１ｂ　第２電極、１１ｃ　第３電極、１１ｕ　上電極、１２　電界強度緩和部、２０　導電部、２０ａ　第１導電部、２０ａｓ１　第１電極側面、２０ａｓ２　第１配線回路側面、２０ｂ　第２導電部、２０ｂｓ１　第２電極側面、２０ｂｓ２　第２配線回路側面、２０ｃ　第３導電部、２０ｃｓ１　第３電極側面、２０ｃｓ２　第３配線回路側面、２０ｓ１　主面、２０ｓ２　裏面、２０ｓ３　側面、２１　凹部、２１ａ　開口部、２１ｓ１　底面、２１ｓ２　側面、３０　熱伝導性絶縁層、３１　絶縁基板、４０　支持層、４１　下電極
１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ　半導体装置、ｄ　幅、ｌ　距離、Ｌ　直線部、Ｒ　曲線部、ｔ１　距離、ｗ１　幅、ｗ２　幅。

Claims (13)

  1. 　第１面を有する半導体基板と、
    　前記第１面に対面する主面を有する実装基板とを備え、
    　前記第１面には、電界強度緩和部と、前記実装基板に接続されている電極とが形成されており、
    　前記主面には、凹部が形成されており、
    　前記凹部は、前記第１面の平面視において前記電界強度緩和部に重なる位置に配置されている、半導体装置。
  2. 　前記第１面に対して垂直な方向をｚ方向とすると、
    　前記凹部は、前記主面上に形成された開口部と、前記第１面から前記ｚ方向において最も離れた底面とを有し、
    　前記底面の幅は前記開口部の幅よりも小さい、請求項１に記載の半導体装置。
  3. 　前記凹部は、前記主面と前記底面とを接続する側面を有し、
    　前記ｚ方向に沿った断面において、前記側面は直線部を有する、請求項２に記載の半導体装置。
  4. 　前記凹部は、前記主面と前記底面とを接続する側面を有し、
    　前記ｚ方向に沿った断面において、前記側面は曲線部を有する、請求項２または請求項３に記載の半導体装置。
  5. 　前記電極は、主電極である第１電極と制御電極である第２電極と含み、
    　前記実装基板は、導電部を有し、
    　前記導電部は、前記第１電極に接続されている第１導電部と、前記第２電極に接続されている第２導電部とを含み、
    　前記第１導電部および前記第２導電部は、絶縁部を介して接続されている、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記電極は、少なくとも１以上の第３電極を含み、
    　前記導電部は、前記第３電極に接続されている第３導電部を含む、請求項５に記載の半導体装置。
  7. 　前記第３電極は、前記第１電極と同電位である、請求項６に記載の半導体装置。
  8. 　前記実装基板は、前記導電部に接続されている熱伝導性絶縁層を有する、請求項５から請求項７のいずれか１項に記載の半導体装置。
  9. 　前記実装基板は、前記導電部に接続されている絶縁基板と、前記絶縁基板に接続されている下電極とを有し、
    　前記絶縁基板からみて前記導電部が配置している側の反対側に前記下電極が配置されている、請求項５から請求項７のいずれか１項に記載の半導体装置。
  10. 　前記半導体基板を内部に封止する封止樹脂を更に備える、請求項１から請求項９のいずれか１項に記載の半導体装置。
  11. 　前記封止樹脂を囲むケースを更に備えた、請求項１０に記載の半導体装置。
  12. 　前記実装基板に接続されている冷却器を更に備えた、請求項１０または請求項１１に記載の半導体装置。
  13. 　前記封止樹脂は、内部に前記冷却器の少なくとも一部を封止する、請求項１２に記載の半導体装置。
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