WO2025062529A1 - 半導体装置及びその製造方法 - Google Patents

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Definitions

  • the substrate 10 is, for example, a silicon substrate.
  • a sapphire substrate may also be used as the substrate 10.
  • the first conductive member 20 may contain, for example, at least one selected from the group consisting of nickel, titanium nitride, and tungsten. When a silicon substrate is used as the substrate 10, the first conductive member 20 may contain nickel silicide.
  • the first nitride semiconductor element 101 and the second nitride semiconductor element 102 are provided on the substrate 10 and the first conductive member 20, and have a plurality of nitride semiconductor layers 30 that are separated from each other.
  • the first nitride semiconductor element 101 has a first nitride semiconductor layer 30A
  • the second nitride semiconductor element 102 has a second nitride semiconductor layer 30B.
  • the first nitride semiconductor layer 30A and the second nitride semiconductor layer 30B are not distinguished from each other, and are simply referred to as the nitride semiconductor layer 30. Note that three or more nitride semiconductor layers 30 that are separated from each other may be provided on the substrate 10.
  • the source electrode 60 has a source finger portion 62 and a source pad portion 61.
  • the source pad portion 61 extends in a first direction X.
  • a plurality of source finger portions 62 extend from the source pad portion 61 in a second direction Y.
  • the source finger portions 62 contact the surface of the nitride semiconductor layer 30 and are electrically connected to the nitride semiconductor layer 30.
  • a layered structure of titanium (Ti) and aluminum (Al) can be used as the material of the source electrode 60.
  • the gate electrode 50 has a gate finger portion 52 and a gate wiring portion 51.
  • the gate wiring portion 51 extends in a first direction X.
  • a plurality of gate finger portions 52 extend from the gate wiring portion 51 in a second direction Y.
  • the gate finger portion 52 extends from the gate wiring portion 51 toward the drain pad portion 41.
  • the gate finger portion 52 is located between the drain finger portion 42 and the source finger portion 62 in the first direction X.
  • Two gate finger portions 52 are located between two adjacent drain finger portions 42 in the first direction X.
  • One source finger portion 62 is located between two adjacent gate finger portions 52 in the first direction X.
  • a layered structure of nickel (Ni) and gold (Au), titanium nitride (TiN), or polycrystalline silicon (Poly-Si) can be used as the material of the gate electrode 50.
  • Each of the first nitride semiconductor element 101 and the second nitride semiconductor element 102 can have a second insulating film 72 provided between the surface of the nitride semiconductor layer 30 and the source pad portion 61.
  • the second insulating film 72 is also provided between the surface of the nitride semiconductor layer 30 and the drain pad portion 41, and between the surface of the nitride semiconductor layer 30 and the gate wiring portion 51.
  • the second insulating film 72 is also provided between a gate pad portion 53 (shown in FIG. 1 ) described later and the surface of the nitride semiconductor layer 30.
  • a silicon oxide film can be used as the second insulating film 72.
  • the semiconductor device of the embodiment can include a support member 200 that supports the first nitride semiconductor element 101 and the second nitride semiconductor element 102.
  • the support member 200 has an insulating portion 201 and a conductive portion.
  • the insulating portion 201 can be made of, for example, resin.
  • the conductive portion is, for example, a lead frame, and includes a first lead 211, a second lead 212, a third lead 213, a fourth lead 214, and a fifth lead 215.
  • the first lead 211, the second lead 212, the third lead 213, the fourth lead 214, and the fifth lead 215 can be made of, for example, iron (Fe), nickel (Ni), or copper (Cu).
  • the drain pad portion 41 provided on the first nitride semiconductor layer 30A of the first nitride semiconductor element 101 is electrically connected to the first lead 211 via a wire w.
  • the first lead 211 is electrically connected to a power source.
  • a gold wire can be used as the wire w.
  • a gate pad portion 53 electrically connected to the gate wiring portion 51 of the first nitride semiconductor element 101 is provided on the first nitride semiconductor layer 30A of the first nitride semiconductor element 101, and the gate pad portion 53 of the first nitride semiconductor element 101 is electrically connected to the third lead 213 via a wire w.
  • a gate pad portion 53 electrically connected to the gate wiring portion 51 of the second nitride semiconductor element 102 is provided on the second nitride semiconductor layer 30B of the second nitride semiconductor element 102, and the gate pad portion 53 of the second nitride semiconductor element 102 is electrically connected to the fourth lead 214 via a wire w.
  • the source pad portion 61 provided on the first nitride semiconductor layer 30A of the first nitride semiconductor element 101 is electrically connected to the fifth lead 215 via a wire w.
  • the drain pad portion 41 provided on the second nitride semiconductor layer 30B of the second nitride semiconductor element 102 is electrically connected to the fifth lead 215 via a wire w. Therefore, the source electrode 60 of the first nitride semiconductor element 101 is electrically connected to the drain electrode 40 of the second nitride semiconductor element 102 at the fifth lead 215.
  • the fifth lead 215 serves as the output terminal of the half-bridge circuit.
  • the source pad portion 61 of the first nitride semiconductor element 101 and the drain pad portion 41 of the second nitride semiconductor element 102 may be connected to straddle the element isolation portion 300 above the nitride semiconductor layer 30, thereby electrically connecting the source electrode 60 of the first nitride semiconductor element 101 and the drain electrode 40 of the second nitride semiconductor element 102.
  • the upper surface of the semiconductor device 1 shown in FIG. 1 is covered with a sealing member made of, for example, a resin material.
  • the first conductive member 20 is also located under the drain finger portion 42 of the drain electrode 40 and under the gate finger portion 52 of the gate electrode 50. This provides a field plate effect to the nitride semiconductor layer 30 from the back side, making it possible to alleviate the concentration of the electric field.
  • the method for manufacturing a semiconductor device includes a step of forming a first conductive member 20 on a portion of the surface 10a of the substrate 10, as shown in FIG. 6(a).
  • the first conductive member 20 can be formed in a grid pattern.
  • the method for manufacturing a semiconductor device includes a step of forming a nitride semiconductor layer 30 on the substrate 10 and the first conductive member 20.
  • the nitride semiconductor layer 30 can be formed on the substrate 10, which is a silicon substrate, by MOCVD (metal organic chemical vapor deposition).
  • MOCVD metal organic chemical vapor deposition
  • the area of the portion of the surface 10a of the substrate 10 where the first conductive member 20 is provided is smaller than the area of the other portion where the first conductive member 20 is not provided.
  • a third layer 33 is formed on the surface 10a of the substrate 10 as a buffer layer.
  • the third layer 33 grown from the surface 10a of the substrate 10 can grow laterally on the first conductive member 20 to cover the first conductive member 20.
  • an aluminum nitride layer can be used as the third layer 33.
  • the first layer 31 and the second layer 32 are grown in sequence on the third layer 33.
  • an insulating film 70 is formed on the second layer 32.
  • the insulating film 70 may include the first insulating film 71 and the second insulating film 72 described above.
  • the planar shape of the hole h is, for example, a rectangle.
  • the planar shape of the hole h may be a circle.
  • the width or diameter of the hole h can be, for example, 100 ⁇ m.
  • about 10 of the multiple first conductive members 20 arranged in the first direction X at intervals (pitch) of 10 ⁇ m can be exposed at the bottom of the hole h.
  • about 10 of the multiple first conductive members 20 arranged in the second direction Y at intervals (pitch) of 10 ⁇ m can be exposed at the bottom of the hole h.
  • the first conductive members 20 in, for example, a lattice pattern on the surface 10a of the substrate 10 and forming holes h with a planar size larger than the pitch of the first conductive members 20, it is possible to easily expose the first conductive members 20 at the bottom of the hole h regardless of where the hole h is formed in the nitride semiconductor layer 30 without requiring any marks or the like.
  • the method for manufacturing a semiconductor device includes a step of forming a second conductive member 80 in the hole h. As shown in FIG. 5, the second conductive member 80 contacts the first conductive member 20 at the bottom of the hole h.
  • the method for manufacturing a semiconductor device includes a step of forming a source electrode 60 on the nitride semiconductor layer 30, the source electrode 60 being electrically connected to the second conductive member 80.
  • the source pad portion 61 of the source electrode 60 contacts the upper surface of the second conductive member 80.
  • the first conductive member 20 is electrically connected to the source electrode 60 via the second conductive member 80.
  • the first conductive member 20 contains nickel. After forming the first conductive member 20, the silicon of the substrate 10 and the nickel of the first conductive member 20 can be thermally reacted to convert the first conductive member 20 into nickel silicide. Since the lattice constant of nickel silicide is close to that of silicon, in the step of forming the nitride semiconductor layer 30, it is possible to easily form the nitride semiconductor layer 30 on the first conductive member 20 with reduced defects.
  • the first conductive member 20 can be converted into nickel silicide by the heat applied during the process of forming the nitride semiconductor layer 30 by the MOCVD method, while the nitride semiconductor layer 30 can be grown on the nickel silicide.
  • the thickness (height) of the first conductive member 20 in the third direction Z is required to be such that the first conductive member 20 is not lost but remains reliably during etching to form the holes h. From this perspective, the thickness (height) of the first conductive member 20 in the third direction Z is preferably 10 nm or more and 100 nm or less.
  • 1...semiconductor device 10...substrate, 20...first conductive member, 30...nitride semiconductor layer, 30A...first nitride semiconductor layer, 30B...second nitride semiconductor layer, 31...first layer, 32...second layer, 33...third layer, 35...two-dimensional electron gas, 40...drain electrode, 41...drain pad portion, 42...drain finger portion, 50...gate electrode, 51...gate wiring portion, 52...gate finger portion, 53...gate pad portion, 60...source electrode, 61...source pad portion, 62...source finger portion, 101...first nitride semiconductor element, 102...second nitride semiconductor element, 200...support member, 211...first lead, 212...second lead, 213...third lead, 214...fourth lead, 215...fifth lead, 300...element isolation portion, h...hole, AR...active region

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  • Junction Field-Effect Transistors (AREA)

Abstract

半導体装置は、基板と、前記基板の表面の一部上に設けられた第１導電部材と、前記基板上及び前記第１導電部材上に設けられ、互いに分離した複数の窒化物半導体層と、前記窒化物半導体層上に設けられたソース電極と、前記窒化物半導体層上に設けられたドレイン電極と、前記窒化物半導体層上に設けられたゲート電極と、前記窒化物半導体層内において前記第１導電部材と前記ソース電極との間を延び、前記第１導電部材及び前記ソース電極と電気的に接続された第２導電部材と、を備える。

Description

半導体装置及びその製造方法
　実施形態は、半導体装置及びその製造方法に関する。
　パワーデバイスとして、窒化ガリウム系材料を用いたＨＥＭＴ（High Electron Mobility Transistor）が知られている。例えば、２つのＧａＮＨＥＭＴを含むハーフブリッジ回路を同じウェハ上に形成した場合、ローサイド素子のオフ時にハイサイド素子の裏面に負電圧がかかり、実効的なバックゲート効果を受け、オン抵抗が上昇し得る。
特開２０１３－２１１４２３号公報
　実施形態は、互いに素子分離された複数の窒化物半導体層を支持する基板の電位を固定することができる半導体装置及びその製造方法を提供する。
　実施形態によれば、半導体装置は、基板と、前記基板の表面の一部上に設けられた第１導電部材と、前記基板上及び前記第１導電部材上に設けられ、互いに分離した複数の窒化物半導体層と、前記窒化物半導体層上に設けられたソース電極と、前記窒化物半導体層上に設けられたドレイン電極と、前記窒化物半導体層上に設けられたゲート電極と、前記窒化物半導体層内において前記第１導電部材と前記ソース電極との間を延び、前記第１導電部材及び前記ソース電極と電気的に接続された第２導電部材と、を備える。
実施形態の半導体装置の模式平面図である。 実施形態の半導体装置におけるアクティブ領域の模式平面図である。 図２におけるＡ－Ａ線断面図である。 実施形態の半導体装置における第１導電部材のパターン例を示す模式平面図である。 図１におけるＢ－Ｂ線断面図である。 （ａ）及び（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図である。 （ａ）及び（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図である。 実施形態の変形例による半導体装置の模式平面図である。
　以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。
　図４に示すように、実施形態の半導体装置１は、基板１０と、基板１０の表面１０ａの一部上に設けられた第１導電部材２０とを備える。基板１０の表面１０ａに平行で且つ互いに交差する（この例では直交する）２方向を第１方向Ｘ及び第２方向Ｙ方向とする。第１方向Ｘ及び第２方向Ｙ方向に直交し、基板１０の表面１０ａに垂直な方向を第３方向Ｚとする。例えば、第１導電部材２０は、第１方向Ｘ及び第２方向Ｙ方向に沿って延び、格子状の平面パターンを有する。第１導電部材２０は、基板１０の表面１０ａに直接接している。
　基板１０は、例えば、シリコン基板である。基板１０として、サファイア基板を用いてもよい。第１導電部材２０は、例えば、ニッケル、窒化チタン、及びタングステンよりなる群から選択された少なくとも１つを含むことができる。基板１０としてシリコン基板を用いた場合には、第１導電部材２０はニッケルシリサイドを含むことができる。
　実施形態の半導体装置１は、複数の窒化物半導体素子を備える。図１に示す例では、複数の窒化物半導体素子として、第１窒化物半導体素子１０１と第２窒化物半導体素子１０２とを示す。第１窒化物半導体素子１０１及び第２窒化物半導体素子１０２は、例えば、横型ＨＥＭＴ素子である。
　第１窒化物半導体素子１０１及び第２窒化物半導体素子１０２は、基板１０上及び第１導電部材２０上に設けられ、互いに分離した複数の窒化物半導体層３０を有する。第１窒化物半導体素子１０１は第１窒化物半導体層３０Ａを有し、第２窒化物半導体素子１０２は第２窒化物半導体層３０Ｂを有する。本明細書において、第１窒化物半導体層３０Ａと第２窒化物半導体層３０Ｂとを区別せずに、単に窒化物半導体層３０とも言う。なお、基板１０上において互いに素子分離された３以上の窒化物半導体層３０が設けられてもよい。
　第１窒化物半導体層３０Ａと第２窒化物半導体層３０Ｂとは、基板１０上において素子分離部３００によって互いに分離されている。素子分離部３００は、第１窒化物半導体層３０Ａの周囲及び第２窒化物半導体層３０Ｂの周囲を連続して囲んでいる。素子分離部３００は、絶縁部材であり、例えば、シリコン酸化膜を含むことができる。
　図３に示すように、窒化物半導体層３０は、第１層３１と第２層３２とを有する。第２層３２は、第３方向Ｚにおいて第１層３１上に設けられている。第２層３２のバンドギャップは、第１層３１のバンドギャップよりも広い。例えば、第１層３１は窒化ガリウム（ＧａＮ）層であり、第２層３２は窒化アルミニウムガリウム（ＡｌＧａＮ）層である。第１層３１における第２層３２との界面近傍に２次元電子ガス３５が分布する。
　窒化物半導体層３０は、第３層３３をさらに有してもよい。第３層３３は、基板１０と第１層３１との間、及び第１導電部材２０と第１層３１との間に設けられる。第３層３３は、窒化物半導体層３０の結晶欠陥を低減するバッファ層として機能する。第３層３３として、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。
　第１窒化物半導体素子１０１及び第２窒化物半導体素子１０２のそれぞれは、アクティブ領域ＡＲを有する。図２は、アクティブ領域ＡＲの模式平面図である。図３は、図２におけるＡ－Ａ線断面図である。
　第１窒化物半導体素子１０１及び第２窒化物半導体素子１０２のそれぞれは、ソース電極６０、ドレイン電極４０、ゲート電極５０、及び第１絶縁膜７１を有する。これらは、窒化物半導体層３０上に設けられている。
　図２に示すように、ソース電極６０は、ソースフィンガー部６２とソースパッド部６１とを有する。ソースパッド部６１は第１方向Ｘに延びている。複数のソースフィンガー部６２が、ソースパッド部６１から第２方向Ｙに延びている。図３に示すように、ソースフィンガー部６２は、窒化物半導体層３０の表面に接し、窒化物半導体層３０と電気的に接続されている。ソース電極６０の材料として、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造を用いることができる。
　図２に示すように、ドレイン電極４０は、ドレインフィンガー部４２とドレインパッド部４１とを有する。ドレインパッド部４１は第１方向Ｘに延びている。複数のドレインフィンガー部４２が、ドレインパッド部４１から、ソースパッド部６１に向けて第２方向Ｙに延びている。図３に示すように、ドレインフィンガー部４２は、窒化物半導体層３０の表面に接し、窒化物半導体層３０と電気的に接続されている。ドレイン電極４０の材料として、例えば、ソース電極６０と同じ材料を用いることができる。
　図３に示すように、ソースフィンガー部６２とドレインフィンガー部４２との間の窒化物半導体層３０の表面上に、第１絶縁膜７１が設けられている。第１絶縁膜７１として、例えば、シリコン酸化膜を用いることができる。
　図２に示すように、ゲート電極５０は、ゲートフィンガー部５２とゲート配線部５１とを有する。ゲート配線部５１は第１方向Ｘに延びている。複数のゲートフィンガー部５２が、ゲート配線部５１から第２方向Ｙに延びている。例えば、ゲートフィンガー部５２は、ゲート配線部５１からドレインパッド部４１に向けて延びている。ゲートフィンガー部５２は、第１方向Ｘにおいて、ドレインフィンガー部４２とソースフィンガー部６２との間に位置する。第１方向Ｘにおいて隣り合う２つのドレインフィンガー部４２の間に２つのゲートフィンガー部５２が位置する。第１方向Ｘにおいて隣り合う２つのゲートフィンガー部５２の間に、１つのソースフィンガー部６２が位置する。ゲート電極５０の材料として、例えば、ニッケル（Ｎｉ）と金（Ａｕ）の積層構造、窒化チタン（ＴｉＮ）、又は多結晶シリコン（Ｐｏｌｙ－Ｓｉ）を用いることができる。
　図３に示すように、ゲートフィンガー部５２は、第１絶縁膜７１上に設けられている。ドレイン電極４０のドレインフィンガー部４２と、ゲート電極５０のゲートフィンガー部５２との間の第１方向Ｘの距離は、ソース電極６０のソースフィンガー部６２と、ゲート電極５０のゲートフィンガー部５２との間の第１方向Ｘの距離よりも長い。これにより、耐圧を向上できる。
　第１窒化物半導体素子１０１及び第２窒化物半導体素子１０２のそれぞれは、図５に示す第２導電部材８０を有する。第２導電部材８０は、窒化物半導体層３０内において柱状に設けられている。第２導電部材８０は、第１導電部材２０とソース電極６０との間を延び、第１導電部材２０及びソース電極６０と電気的に接続されている。第２導電部材８０の材料として、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）などを用いることができる。
　第２導電部材８０は、窒化物半導体層３０に形成されたホールｈ内に設けられる。ホールｈの底部において第１導電部材２０が露出する。その露出した第１導電部材２０に、第２導電部材８０が接している。第２導電部材８０は、例えば格子状に延びる複数本の第１導電部材２０の少なくとも１本の第１導電部材２０に接する。複数本の第１導電部材２０は例えば格子状に連続しているため、複数本の第１導電部材２０が第２導電部材８０を介してソース電極６０と電気的に接続される。第２導電部材８０の上面は、ソース電極６０のソースパッド部６１に接している。
　第１窒化物半導体素子１０１及び第２窒化物半導体素子１０２のそれぞれは、窒化物半導体層３０の表面とソースパッド部６１との間に設けられた第２絶縁膜７２を有することができる。第２絶縁膜７２は、窒化物半導体層３０の表面とドレインパッド部４１との間、及び窒化物半導体層３０の表面とゲート配線部５１との間にも設けられる。また、第２絶縁膜７２は、後述するゲートパッド部５３（図１に示す）と、窒化物半導体層３０の表面との間にも設けられる。第２絶縁膜７２として、例えば、シリコン酸化膜を用いることができる。
　実施形態の半導体装置は、図１に示すように、第１窒化物半導体素子１０１及び第２窒化物半導体素子１０２を支持する支持部材２００を備えることができる。支持部材２００は、絶縁部２０１と導電部とを有する。絶縁部２０１の材料として、例えば、樹脂を用いることができる。導電部は、例えば、リードフレームであり、第１リード２１１、第２リード２１２、第３リード２１３、第４リード２１４、及び第５リード２１５を含む。第１リード２１１、第２リード２１２、第３リード２１３、第４リード２１４、及び第５リード２１５の材料として、例えば、鉄（Ｆｅ）、ニッケル（Ｎｉ）、銅（Ｃｕ）を用いることができる。
　第１窒化物半導体素子１０１及び第２窒化物半導体素子１０２は、例えば、ハーフブリッジ回路を構成する。第１窒化物半導体素子１０１がハイサイド素子として機能し、第２窒化物半導体素子１０２がローサイド素子として機能する。なお、半導体装置１は、基板１０上に３以上の窒化物半導体素子を有してもよい。
　図１に示すように、第１窒化物半導体素子１０１の第１窒化物半導体層３０Ａ上に設けられたドレインパッド部４１は、ワイヤｗを介して、第１リード２１１と電気的に接続されている。第１リード２１１は、電源と電気的に接続される。ワイヤｗとして、例えば、金ワイヤを用いることができる。
　第２窒化物半導体素子１０２の第２窒化物半導体層３０Ｂ上に設けられたソースパッド部６１は、ワイヤｗを介して、第２リード２１２と電気的に接続されている。第２リード２１２は接地される。
　第１窒化物半導体素子１０１の第１窒化物半導体層３０Ａ上には、第１窒化物半導体素子１０１のゲート配線部５１と電気的に接続されたゲートパッド部５３が設けられ、第１窒化物半導体素子１０１のゲートパッド部５３はワイヤｗを介して第３リード２１３と電気的に接続されている。
　第２窒化物半導体素子１０２の第２窒化物半導体層３０Ｂ上には、第２窒化物半導体素子１０２のゲート配線部５１と電気的に接続されたゲートパッド部５３が設けられ、第２窒化物半導体素子１０２のゲートパッド部５３はワイヤｗを介して第４リード２１４と電気的に接続されている。
　第１窒化物半導体素子１０１の第１窒化物半導体層３０Ａ上に設けられたソースパッド部６１は、ワイヤｗを介して第５リード２１５と電気的に接続されている。第２窒化物半導体素子１０２の第２窒化物半導体層３０Ｂ上に設けられたドレインパッド部４１は、ワイヤｗを介して第５リード２１５と電気的に接続されている。したがって、第１窒化物半導体素子１０１のソース電極６０は、第５リード２１５において、第２窒化物半導体素子１０２のドレイン電極４０と電気的に接続されている。第５リード２１５は、ハーフブリッジ回路の出力端子となる。
　または、図８に示すように、第１窒化物半導体素子１０１のソースパッド部６１と、第２窒化物半導体素子１０２のドレインパッド部４１とを、窒化物半導体層３０の上方において素子分離部３００を跨ぐように接続することで、第１窒化物半導体素子１０１のソース電極６０と、第２窒化物半導体素子１０２のドレイン電極４０とを電気的に接続してもよい。
　図１に示す半導体装置１の上面は、例えば樹脂材料からなる封止部材で覆われる。
　本実施形態によれば、複数の窒化物半導体素子１０１、１０２を同じ基板１０上で実現しつつ、基板１０には第２導電部材８０及び第１導電部材２０を介してソース電極６０の電位を与えることができる。基板１０の電位をソース電位に固定することで、複数の窒化物半導体素子１０１、１０２のそれぞれを、他の窒化物半導体素子の影響を受けずに動作させることができる。例えば、ローサイド素子（第２窒化物半導体素子１０２）のオフ時にハイサイド素子（第１窒化物半導体素子１０１）の裏面に負電圧がかかることによるオン抵抗の上昇を抑制できる。ソース電位は、例えば、グランド電位である。
　図４に示すように、第１導電部材２０は基板１０の表面１０ａにおいて例えば格子状に延びており、その格子状の第１導電部材２０の一部分が第２導電部材８０に接することで、基板１０の表面１０ａにおける第２導電部材８０の配置位置以外の広い範囲にソース電位を与えることができる。第１導電部材２０の平面パターンは、例えば、第１方向Ｘまたは第２方向Ｙに延びる複数本のストライプ状パターンであってもよい。その場合、ストライプ状の第１導電部材２０を横切る方向に延びる少なくとも１本の第１導電部材２０で、ストライプ状の第１導電部材２０同士を接続することができる。
　図３に示すように、第１導電部材２０は、ドレイン電極４０のドレインフィンガー部４２の下及びゲート電極５０のゲートフィンガー部５２の下にも位置する。これにより、窒化物半導体層３０に対して裏面側からフィールドプレート効果を与えることができ、電界の集中を緩和することが可能になる。
　次に、実施形態の半導体装置の製造方法について説明する。
　実施形態の半導体装置の製造方法は、図６（ａ）に示すように、基板１０の表面１０ａの一部上に、第１導電部材２０を形成する工程を備える。例えば、図４を参照して前述したように、格子状のパターンで第１導電部材２０を形成することができる。
　第１導電部材２０を形成した後、実施形態の半導体装置の製造方法は、基板１０上及び第１導電部材２０上に窒化物半導体層３０を形成する工程を備える。
　例えば、シリコン基板である基板１０上に、ＭＯＣＶＤ（metal organic chemical vapor deposition）法により、窒化物半導体層３０を形成することができる。窒化物半導体層３０を基板１０上に良好に成長させるために、基板１０の表面１０ａにおいて、第１導電部材２０が設けられた一部の面積は、第１導電部材２０が設けられていない他の部分の面積よりも小さいことが好ましい。
　例えば、図４に示す例において、第１導電部材２０の第１方向Ｘの幅及び第２方向Ｙの幅は０．１μｍであり、第１方向Ｘにおいて隣り合う第１導電部材２０間の距離（ピッチ）及び第２方向Ｙにおいて隣り合う第１導電部材２０間の距離（ピッチ）は１０μｍである。
　窒化物半導体層３０を形成する工程において、図６（ｂ）に示すように、例えば、バッファ層として第３層３３が基板１０の表面１０ａ上に形成される。基板１０の表面１０ａから成長した第３層３３は、第１導電部材２０上において横方向に成長して第１導電部材２０を覆うことができる。第３層３３として、例えば、窒化アルミニウム層を用いることができる。
　第３層３３上には、図７（ａ）に示すように、第１層３１及び第２層３２が順に成長される。また、第２層３２上に絶縁膜７０が形成される。絶縁膜７０は、前述した第１絶縁膜７１及び第２絶縁膜７２を含むことができる。
　実施形態の半導体装置の製造方法は、窒化物半導体層３０を、複数に分離する工程を備える。例えば、ＲＩＥ（Reactive Ion Etching）法により、窒化物半導体層３０に、図１に示す素子分離部３００に沿うトレンチを形成する。トレンチは、基板１０の表面１０ａに達する。トレンチの底部において、第１導電部材２０間に第３層３３が残っていてもよい。トレンチによって、窒化物半導体層３０は複数に分離される。図１に示す例では、窒化物半導体層３０は、第１窒化物半導体層３０Ａと第２窒化物半導体層３０Ｂとに分離される。トレンチ内には、絶縁部材が埋め込まれる。窒化物半導体層３０は、３以上に分離してもよい。
　実施形態の半導体装置の製造方法は、図７（ｂ）に示すように、窒化物半導体層３０に、第１導電部材２０に達するホールｈを形成する工程を備える。ホールｈは、例えば、ＲＩＥ法により形成することができる。上記トレンチとホールは同時に形成することができる。ホールｈは、少なくとも、絶縁膜７０、第２層３２、及び第１層３１を第３方向Ｚにおいて貫通する。ホールｈの底部において第１導電部材２０の少なくとも上面が露出する。ホールｈの底部において第１導電部材２０の側面の少なくとも一部が露出してもよい。
　ホールｈの平面形状は例えば四角形である。ホールｈの平面形状は円形であってもよい。ホールｈの幅または直径は、例えば、１００μｍにすることができる。この場合、例えば１０μｍ間隔（ピッチ）で第１方向Ｘに並ぶ複数本の第１導電部材２０のうちの１０本程度がホールｈの底部に露出することができる。同様に、例えば１０μｍ間隔（ピッチ）で第２方向Ｙに並ぶ複数本の第１導電部材２０のうちの１０本程度がホールｈの底部に露出することができる。基板１０の表面１０ａに例えば格子状パターンで第１導電部材２０を形成し、第１導電部材２０のピッチよりも大きい平面サイズのホールｈを形成することで、特にマークなどを必要とせずに、窒化物半導体層３０のどこにホールｈを形成しても、ホールｈの底部に第１導電部材２０を露出させやすくできる。
　実施形態の半導体装置の製造方法は、ホールｈ内に、第２導電部材８０を形成する工程を備える。図５に示すように、第２導電部材８０はホールｈの底部において第１導電部材２０に接する。
　実施形態の半導体装置の製造方法は、窒化物半導体層３０上に、第２導電部材８０と電気的に接続するソース電極６０を形成する工程を備える。図５に示す例では、ソース電極６０のソースパッド部６１が第２導電部材８０の上面に接する。これにより、第１導電部材２０は、第２導電部材８０を介してソース電極６０と電気的に接続される。
　第１導電部材２０を形成する工程において、基板１０がシリコン基板の場合、第１導電部材２０はニッケルを含むことが好ましい。第１導電部材２０を形成した後、基板１０のシリコンと第１導電部材２０のニッケルとを熱反応させ、第１導電部材２０をニッケルシリサイド化することができる。ニッケルシリサイドの格子定数は、シリコンの格子定数と近いため、窒化物半導体層３０を形成する工程において、第１導電部材２０の上にも窒化物半導体層３０を欠陥を低減して形成しやすくできる。
　例えば、ＭＯＣＶＤ法により窒化物半導体層３０を形成する工程において加わる熱により、第１導電部材２０をニッケルシリサイド化しつつ、ニッケルシリサイド上に窒化物半導体層３０を成長させることができる。
　第１導電部材２０の第３方向Ｚの厚さ（高さ）を小さくすることで、窒化物半導体層３０の平坦性を確保しやすい。また、第１導電部材２０の厚さには、ホールｈを形成するエッチングの際に第１導電部材２０が消失せずに確実に残る厚さが求められる。このような観点から、第１導電部材２０の第３方向Ｚにおける厚さ（高さ）は、１０ｎｍ以上１００ｎｍ以下が好ましい。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　１…半導体装置、１０…基板、２０…第１導電部材、３０…窒化物半導体層、３０Ａ…第１窒化物半導体層、３０Ｂ…第２窒化物半導体層、３１…第１層、３２…第２層、３３…第３層、３５…２次元電子ガス、４０…ドレイン電極、４１…ドレインパッド部、４２…ドレインフィンガー部、５０…ゲート電極、５１…ゲート配線部、５２…ゲートフィンガー部、５３…ゲートパッド部、６０…ソース電極、６１…ソースパッド部、６２…ソースフィンガー部、１０１…第１窒化物半導体素子、１０２…第２窒化物半導体素子、２００…支持部材、２１１…第１リード、２１２…第２リード、２１３…第３リード、２１４…第４リード、２１５…第５リード、３００…素子分離部、ｈ…ホール、ＡＲ…アクティブ領域

Claims (11)

  1. 　基板と、
    　前記基板の表面の一部上に設けられた第１導電部材と、
    　前記基板上及び前記第１導電部材上に設けられ、互いに分離した複数の窒化物半導体層と、
    　前記窒化物半導体層上に設けられたソース電極と、
    　前記窒化物半導体層上に設けられたドレイン電極と、
    　前記窒化物半導体層上に設けられたゲート電極と、
    　前記窒化物半導体層内において前記第１導電部材と前記ソース電極との間を延び、前記第１導電部材及び前記ソース電極と電気的に接続された第２導電部材と、
    　を備える半導体装置。
  2. 　前記基板の前記表面において、前記第１導電部材が設けられた前記一部の面積は、前記第１導電部材が設けられていない他の部分の面積よりも小さい請求項１に記載の半導体装置。
  3. 　前記第１導電部材は、前記基板の前記表面に平行で且つ互いに交差する２方向に沿って延びている請求項１または２に記載の半導体装置。
  4. 　前記窒化物半導体層は、第１層と、前記第１層上に設けられ、前記第１層よりもバンドギャップが広い第２層とを有する請求項１または２に記載の半導体装置。
  5. 　前記複数の窒化物半導体層は、第１窒化物半導体層と第２窒化物半導体層とを有し、
    　前記第１窒化物半導体層上に設けられた前記ソース電極は、前記第２窒化物半導体層上に設けられた前記ドレイン電極と電気的に接続されている請求項１または２に記載の半導体装置。
  6. 　前記第１導電部材は、前記ドレイン電極の下及び前記ゲート電極の下にも位置する請求項１または２に記載の半導体装置。
  7. 　前記基板は、シリコン基板であり、
    　前記第１導電部材は、ニッケルシリサイドを含む請求項１または２に記載の半導体装置。
  8. 　前記ドレイン電極と前記ゲート電極との間の距離は、前記ソース電極と前記ゲート電極との間の距離よりも長い請求項１または２に記載の半導体装置。
  9. 　基板の表面の一部上に、第１導電部材を形成する工程と、
    　前記基板上及び前記第１導電部材上に、窒化物半導体層を形成する工程と、
    　前記窒化物半導体層を、複数に分離する工程と、
    　前記窒化物半導体層に、前記第１導電部材に達するホールを形成する工程と、
    　前記ホール内に、前記第１導電部材に接する第２導電部材を形成する工程と、
    　前記窒化物半導体層上に、前記第２導電部材と電気的に接続するソース電極を形成する工程と、
    　を備える半導体装置の製造方法。
  10. 　前記基板は、シリコン基板であり、
    　前記第１導電部材は、ニッケルを含み、
    　シリコンとニッケルを熱反応させ、前記第１導電部材をニッケルシリサイド化する請求項９に記載の半導体装置の製造方法。
  11. 　前記窒化物半導体層を形成する工程において加わる熱により、前記第１導電部材をニッケルシリサイド化する請求項１０に記載の半導体装置の製造方法。
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