WO2025041211A1 - 積層セラミックコンデンサ - Google Patents

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洋明 杉田
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Murata Manufacturing Co Ltd
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Definitions

  • This invention relates to multilayer ceramic capacitors.
  • Such multilayer ceramic capacitors have, for example, a laminate formed into a rectangular parallelepiped shape in which dielectric layers on which internal electrodes are printed and internal electrodes are alternately laminated, and then ceramic layers for the outer layers are laminated on the upper and lower surfaces of the laminate.
  • the laminate also has external electrodes formed on both end surfaces.
  • Some of these multilayer ceramic capacitors have a dielectric layer called a side margin formed on the side of the laminate to prevent the internal electrodes from connecting to the external electrodes on the side of the laminate.
  • Patent Document 1 discloses a method for manufacturing a multilayer ceramic capacitor having a side margin portion as described above.
  • a mother laminate is formed by stacking ceramic green sheets on whose surfaces a conductive film that becomes an internal electrode is formed.
  • a laminate chip is obtained by cutting the mother laminate so that the conductive film is exposed on the side where the external electrodes are not formed.
  • a ceramic slurry that becomes the side margin portion is applied to the internal electrodes exposed on both sides of the cut laminate chip.
  • Patent Document 1 in which side margins are formed by applying ceramic slurry to the internal electrodes exposed on both sides of the cut laminate chip, has the following problems. That is, the effective area of the internal electrodes is reduced because no internal electrodes are disposed in the side margins. Also, the manufacturing costs increase due to the additional process of forming the side margins.
  • the main objective of this invention is therefore to provide a multilayer ceramic capacitor that can reduce manufacturing costs while increasing the effective area of the internal electrodes that contribute to the generation of capacitance.
  • the multilayer ceramic capacitor according to the present invention is a multilayer ceramic capacitor including a laminate including a plurality of dielectric layers stacked together, a first main surface and a second main surface facing each other in the stacking direction of the plurality of dielectric layers, a first side surface and a second side surface facing each other in a width direction perpendicular to the stacking direction, and a first end surface and a second end surface facing each other in a length direction perpendicular to the stacking direction and the width direction; a first internal electrode layer disposed on the plurality of dielectric layers and exposed at the first end surface; a second internal electrode layer disposed on the plurality of dielectric layers and exposed at the second end surface; a first external electrode having a base electrode layer disposed on the first end surface and a plating layer disposed on the base electrode layer; and a second external electrode having a base electrode layer disposed on the second end surface and a plating layer disposed on the base electrode layer, in which the first internal electrode layer is exposed on the first side surface and the
  • the first internal electrode layer is exposed on the first side and the second side, so that the effective area of the internal electrode layer that contributes to the expression of the capacitance of the capacitor can be increased.
  • the process of forming a dielectric layer at the widthwise end can be eliminated, so the manufacturing cost of the multilayer ceramic capacitor can be reduced.
  • This invention makes it possible to reduce manufacturing costs while increasing the effective area of the internal electrodes that contribute to capacitance in a multilayer ceramic capacitor.
  • FIG. 1 is an external perspective view showing a multilayer ceramic capacitor as an example of a multilayer ceramic capacitor according to an embodiment of the present invention
  • 1 is a front view showing a multi-layer ceramic capacitor as an example of a multi-layer ceramic capacitor according to an embodiment of the present invention
  • 1 is a plan view showing a multilayer ceramic capacitor as an example of a multilayer ceramic capacitor according to an embodiment of the present invention
  • FIG. 2 is a schematic cross-sectional view taken along line IV-IV in FIG.
  • FIG. 2 is a schematic cross-sectional view taken along line VV in FIG.
  • FIG. 6 is a schematic cross-sectional view taken along line VI-VI in FIG. 4.
  • FIG. 7 is a schematic cross-sectional view taken along line VII-VII in FIG. 4.
  • FIG. 1A is a cross-sectional view taken along line II-II in FIG. 1 showing a structure in which a counter electrode portion of an internal electrode layer of a multilayer ceramic capacitor according to an embodiment of the present invention is divided into two
  • FIG. 1B is a cross-sectional view taken along line II-II in FIG. 1 showing a structure in which a counter electrode portion of an internal electrode layer of a multilayer ceramic capacitor according to an embodiment of the present invention is divided into three
  • FIG. 1C is a cross-sectional view taken along line II-II in FIG. 1 showing a structure in which a counter electrode portion of an internal electrode layer of a multilayer ceramic capacitor according to an embodiment of the present invention is divided into four.
  • FIG. 1 is an external perspective view of a multilayer ceramic capacitor as an example of a multilayer ceramic capacitor according to an embodiment of the present invention.
  • FIG. 2 is a front view of a multilayer ceramic capacitor as an example of a multilayer ceramic capacitor according to an embodiment of the present invention.
  • FIG. 3 is a plan view of a multilayer ceramic capacitor as an example of a multilayer ceramic capacitor according to an embodiment of the present invention.
  • FIG. 4 is a cross-sectional schematic diagram taken along line IV-IV in FIG. 1.
  • FIG. 5 is a cross-sectional schematic diagram taken along line V-V in FIG. 1.
  • FIG. 6 is a cross-sectional schematic diagram taken along line VI-VI in FIG. 4.
  • FIG. 4 is a cross-sectional schematic diagram taken along line VI-VII in FIG. 1.
  • the multilayer ceramic capacitor 10 has a laminate 12 and an external electrode 30.
  • the laminate 12 is made up of a plurality of dielectric layers 14 and a plurality of internal electrode layers 16 stacked alternately, and is composed of an inner layer 15a that exhibits capacitance, and a first outer layer 15b1 and a second outer layer 15b2 that are arranged to sandwich the inner layer 15a from the upper and lower main surfaces.
  • the laminate 12 has a plurality of dielectric layers 14 and a plurality of internal electrode layers 16 stacked together. Furthermore, the laminate 12 includes a first main surface 12a and a second main surface 12b that face the height direction x, which is the stacking direction of the plurality of dielectric layers 14, a first side surface 12c and a second side surface 12d that face the width direction y perpendicular to the height direction x, and a first end surface 12e and a second end surface 12f that face the length direction z perpendicular to the height direction x and the width direction y.
  • the length direction z is also defined as an L direction that is a direction connecting the first end surface 12e and the second end surface 12f.
  • the width direction y is also defined as a W direction that is a direction connecting the first side surface 12c and the second side surface 12d.
  • the height direction x is also defined as a T direction that is a direction connecting the first main surface 12a and the second main surface 12b.
  • the laminate 12 has a rectangular parallelepiped shape.
  • the "rectangular parallelepiped shape” includes a rectangular parallelepiped with rounded corners and ridges. A corner is a portion where three adjacent faces of the laminate 12 intersect, and a ridge is a portion where two adjacent faces of the laminate 12 intersect.
  • a “rectangular parallelepiped” member refers to any member that has a first main surface 12a and a second main surface 12b, a first side surface 12c and a second side surface 12d, and a first end surface 12e and a second end surface 12f.
  • the first main surface 12a and the second main surface 12b, the first side surface 12c and the second side surface 12d, and the first end surface 12e and the second end surface 12f may have irregularities or the like formed in part or all of them.
  • the laminate 12 has an inner layer portion 15a in which multiple internal electrode layers 16 face each other in the height direction x connecting the first main surface 12a and the second main surface 12b, a first outer layer portion 15b1 formed from multiple dielectric layers 14 located between the internal electrode layer 16 located closest to the first main surface 12a and the first main surface 12a, and a second outer layer portion 15b2 formed from multiple dielectric layers 14 located between the internal electrode layer 16 located closest to the second main surface 12b and the second main surface 12b.
  • the first outer layer 15b1 is located on the first main surface 12a side of the laminate 12, and is an assembly of multiple dielectric layers 14 located between the first main surface 12a and the internal electrode layer 16 closest to the first main surface 12a.
  • the second outer layer 15b2 is located on the second main surface 12b side of the laminate 12 and is an assembly of multiple dielectric layers 14 located between the second main surface 12b and the internal electrode layer 16 closest to the second main surface 12b.
  • the area sandwiched between the first outer layer 15b1 and the second outer layer 15b2 is the inner layer 15a.
  • the laminate 12 is located between the inner layer portion 15a and the first end face 12e, and between the inner layer portion 15a and the second end face 12f, and includes an end portion 22b (L gap) of the laminate 12 that includes an extraction electrode portion of either the first internal electrode layer 16a or the second internal electrode layer 16b, which will be described later.
  • the number of dielectric layers 14 to be stacked is not particularly limited, but is preferably 50 to 1000, including the first outer layer 15b1 and the second outer layer 15b2.
  • the thickness of the dielectric layers 14 is preferably, for example, about 0.5 ⁇ m to 10 ⁇ m.
  • the dielectric layer 14 may be formed of, for example, a dielectric material.
  • a dielectric ceramic composed of a main component such as BaTiO 3 , CaTiO 3 , SrTiO 3 , or CaZrO 3 may be used.
  • a subcomponent may be added that is less in content than the main component, such as a Mn compound, an Fe compound, a Cr compound, a Co compound, or a Ni compound.
  • Mg is used.
  • the internal electrode layer 16 includes a first internal electrode layer 16a and a second internal electrode layer 16b.
  • the first internal electrode layer 16a and the second internal electrode layer 16b are alternately stacked with the dielectric layer 14 interposed therebetween.
  • the first internal electrode layer 16a is disposed on the surface of the dielectric layer 14.
  • the first internal electrode layer 16a has a first opposing electrode portion 18a that faces the second internal electrode layer 16b, and a first lead electrode portion 20a that is located on one end side of the first internal electrode layer 16a and reaches from the first opposing electrode portion 18a to the first end face 12e of the laminate 12.
  • the end of the first lead electrode portion 20a is led out to the first end face 12e and exposed.
  • the end of the first lead electrode portion 20a is slightly recessed from the second end face 12f.
  • the shape of the first opposing electrode portion 18a of the first internal electrode layer 16a is not particularly limited, but is preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered).
  • the shape of the first extraction electrode portion 20a of the first internal electrode layer 16a is not particularly limited, but is preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered). It may also be tapered in plan view, with a slope in either direction.
  • the second internal electrode layer 16b is disposed on a surface of a dielectric layer 14 different from the dielectric layer 14 on which the first internal electrode layer 16a is disposed. It has a second opposing electrode portion 18b that faces the first internal electrode layer 16a, and a second extraction electrode portion 20b that is located on one end side of the second internal electrode layer 16b and reaches from the second opposing electrode portion 18b to the second end face 12f of the laminate 12.
  • the end of the second extraction electrode portion 20b is extended to the second end face 12f and exposed.
  • the end of the second extraction electrode portion 20b is slightly recessed from the first end face 12e.
  • the shape of the second opposing electrode portion 18b of the second internal electrode layer 16b is not particularly limited, but is preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered).
  • the shape of the second extraction electrode portion 20b of the second internal electrode layer 16b is not particularly limited, but is preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered). It may also be tapered in plan view, with a slope in either direction.
  • the first opposing electrode portion 18a of the first internal electrode layer 16a and the second opposing electrode portion 18b of the second internal electrode layer 16b face each other via the dielectric layer 14, forming a capacitance and exhibiting the characteristics of a capacitor.
  • the number of stacked internal electrode layers 16 is not particularly limited, but is preferably 50 to 1000.
  • the thickness of the internal electrode layers 16 is preferably about 0.2 ⁇ m to 2.0 ⁇ m.
  • first internal electrode layer 16a and the second internal electrode layer 16b of the internal electrode layer 16 are exposed to the first side surface 12c and the second side surface 12d of the laminate 12.
  • the first internal electrode layer 16a has a first edge 16a1, one of both edges along the width direction y, drawn out and exposed to the first side surface 12c.
  • the first internal electrode layer 16a has a second edge 16a2, the other of both edges along the width direction y, drawn out and exposed to the second side surface 12d.
  • the second internal electrode layer 16b has a third edge 16b1, one of both edges along the width direction y, drawn out and exposed to the first side surface 12c.
  • the second internal electrode layer 16b has a fourth edge 16b2, the other of both edges along the width direction y, drawn out and exposed to the second side surface 12d.
  • the first internal electrode layer 16a and the second internal electrode layer 16b are exposed on the first side surface 12c and the second side surface 12d in the laminate 12. This makes it possible to increase the effective area of the internal electrodes that contribute to capacitance expression. In addition, it is possible to omit the process of forming a dielectric layer on the side end side in the width direction y where the first side surface 12c and the second side surface 12d are located, thereby reducing manufacturing costs.
  • the internal electrode layer 16 can be made of an appropriate conductive material, such as metals such as Ni, Cu, Ag, Pd, and Au, or alloys containing at least one of these metals, such as an Ag-Pd alloy. In particular, in this embodiment, it is preferable for the material to contain at least Ni.
  • an insulating Ni-Mg-O phase is formed in the regions along the exposed portions of each of the first side 12c and second side 12d of the laminate 12 of the internal electrode layer 16.
  • the first internal electrode layer 16a has a first region 23a along the first edge 16a1 on the first side surface 12c side, and a second region 25a along the second edge 16a2 on the second side surface 12d side, as shown in particular in Figures 5 and 6.
  • the Ni-Mg-O phase is disposed in the first region 23a and the second region 25a.
  • the second internal electrode layer 16b has a third region 23b along the third edge 16b1 on the first side surface 12c side, and a fourth region 25b along the fourth edge 16b2 on the second side surface 12d side.
  • Ni-Mg-O phase is disposed in the third region 23b and the fourth region 25b.
  • Ni-Mg-O phase is arranged in the first region 23a, second region 25a, third region 23b, and fourth region 25b.
  • the oxide NiO produced during firing of the laminate 12 also has insulating properties, but arranging the Ni-Mg-O phase has the following advantages.
  • the Ni-Mg-O phase is a solid solution, and once formed, it cannot be restored by an oxidation-reduction reaction.
  • NiO returns to simple Ni in a reducing atmosphere.
  • the Ni-Mg-O phase has higher chemical stability than NiO, and therefore can reliably ensure the insulation of the exposed portions of the internal electrode layer 16 on the first side surface 12c and the second side surface 12d of the laminate 12.
  • the presence or absence of the Ni-Mg-O phase in the first region 23a, the second region 25a, the third region 23b, and the fourth region 25b can be analyzed using FE-WDX.
  • it can also be identified from two images, a secondary electron image and a backscattered electron image.
  • the dimension WE1 in the width direction y of the first region 23a and the dimension WE2 in the width direction y of the second region 25a i.e., the dimension in the width direction y, is 5 ⁇ m or more and 50 ⁇ m or less.
  • the dimension WE3 in the width direction y of the third region 23b and the dimension WE4 in the width direction y of the fourth region 25b i.e., the dimension in the width direction y, is 5 ⁇ m or more and 50 ⁇ m or less.
  • the coverage rate K3 of the second internal electrode layer 16b with respect to the dielectric layer 14 in the third region 23b and the fourth region 25b is preferably lower than the coverage rate K4 of the second internal electrode layer 16b with respect to the dielectric layer 14 in the central portion C2 in the width direction y of the laminate 12.
  • the central portion C2 in the width direction y of the laminate 12 refers to the region sandwiched between the third region 23b and the fourth region 25b in the width direction y of the second internal electrode layer 16b.
  • the coverage rate K1 is 40% or more and 70% or less
  • the coverage rate K3 is 40% or more and 70% or less. If the coverage rates K1 and K3 are less than 40%, the volume expansion of the Ni-Mg-O phase causes microcracks in the laminate 12, and the failure rate in the moisture resistance test increases. On the other hand, if the coverage rates K1 and K3 are greater than 70%, the proportion of the Ni-Mg-O phase in each region decreases, reducing insulation, and increasing the failure rate for short circuits.
  • the coverage rate of the internal electrode layer 16 on the dielectric layer 14 is generally measured as follows. That is, the internal electrode layer 16 and the dielectric layer 14 located in the center of the laminate 12 in the T direction are peeled off by electrochemical peeling or the like. Next, the center of the exposed internal electrode layer 16 (1/2 in the W direction and 1/2 in the L direction) is observed using a microscope at a magnification of about 100x. The image obtained is then analyzed to determine the proportion of the area of the exposed portion that is occupied by the internal electrode layer 16, which is the coverage rate.
  • the laminate 12 shown in FIG. 1 may have a floating internal electrode layer 16c that is not drawn out to either the first end face 12e or the second end face 12f, in addition to the first internal electrode layer 16a and the second internal electrode layer 16b, and the floating internal electrode layer 16c may divide the opposing electrode portion 26c into multiple parts.
  • the opposing electrode portion 26c may have a two-way structure as shown in FIG. 8(a), a three-way structure as shown in FIG. 8(b), a four-way structure as shown in FIG. 8(c), or a structure of more than four parts.
  • the opposing electrode portion 26c by dividing the opposing electrode portion 26c into multiple parts, multiple capacitor components are formed between the opposing first internal electrode layer 16a, the second internal electrode layer 16b, and the floating internal electrode layer 16c, and these capacitor components are connected in series. Therefore, the voltage applied to each capacitor component is reduced, and the multilayer ceramic capacitor 10 can have a high withstand voltage.
  • the floating internal electrode layer 16c can be made of an appropriate conductive material, such as a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy containing at least one of these metals, such as an Ag-Pd alloy.
  • external electrodes 30 are arranged on the first end face 12e and the second end face 12f of the laminate 12.
  • the external electrode 30 includes a base electrode layer 32 containing a metal component and glass, and a plating layer 34 disposed on the surface of the base electrode layer 32.
  • the external electrode 30 has a first external electrode 30a and a second external electrode 30b.
  • the first external electrode 30a is connected to the first internal electrode layer 16a and is disposed on at least the surface of the first end face 12e.
  • the first external electrode 30a also extends from the first end face 12e of the laminate 12 and is disposed on a part of the first main face 12a and a part of the second main face 12b, as well as a part of the first side face 12c and a part of the second side face 12d.
  • the first external electrode 30a is electrically connected to the first lead-out electrode portion 20a of the first internal electrode layer 16a.
  • the second external electrode 30b is connected to the second internal electrode layer 16b and is disposed on at least the surface of the second end face 12f.
  • the second external electrode 30b also extends from the second end face 12f of the laminate 12 and is disposed on a part of the first main face 12a and a part of the second main face 12b, as well as a part of the first side face 12c and a part of the second side face 12d.
  • the second external electrode 30b is electrically connected to the second extraction electrode portion 20b of the second internal electrode layer 16b.
  • the first opposing electrode portion 18a of the first internal electrode layer 16a and the second opposing electrode portion 18b of the second internal electrode layer 16b face each other via the dielectric layer 14, forming a capacitance. Therefore, a capacitance is obtained between the first external electrode 30a to which the first internal electrode layer 16a is connected and the second external electrode 30b to which the second internal electrode layer 16b is connected, and the characteristics of a capacitor are expressed.
  • the base electrode layer 32 has a first base electrode layer 32a and a second base electrode layer 32b.
  • the first base electrode layer 32a is connected to the first internal electrode layer 16a and is disposed on the surface of the first end face 12e.
  • the first base electrode layer 32a also extends from the first end face 12e and is disposed on a part of the first main face 12a and a part of the second main face 12b, as well as a part of the first side face 12c and a part of the second side face 12d.
  • the first base electrode layer 32a is electrically connected to the first lead electrode portion 20a of the first internal electrode layer 16a.
  • the second base electrode layer 32b is connected to the second internal electrode layer 16b and is disposed on the surface of the second end face 12f.
  • the second base electrode layer 32b also extends from the second end face 12f and is disposed on a part of the first main face 12a and a part of the second main face 12b, as well as a part of the first side face 12c and a part of the second side face 12d.
  • the second base electrode layer 32b is electrically connected to the second lead electrode portion 20b of the second internal electrode layer 16b.
  • the base electrode layer 32 includes at least one selected from a baked layer, a conductive resin layer, a thin film layer, etc.
  • the baking layer includes a metal component and glass.
  • the metal component of the baking layer includes at least one selected from, for example, Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, and the like.
  • the baking layer is formed by applying a conductive paste containing glass and a metal to the laminate and baking it.
  • the baking layer is formed by simultaneously baking the laminated chip having the internal electrode layer 16 and the dielectric layer 14 and the conductive paste applied to the laminated chip, but may be baked after baking the laminated chip having the internal electrode layer 16 and the dielectric layer 14.
  • the baking layer may be a multi-layered layer.
  • the thickness in the length direction z connecting the first end face 12e and the second end face 12f at the center of the height direction x of the first base electrode layer 32a located on the first end face 12e is preferably, for example, about 10 ⁇ m or more and 150 ⁇ m or less.
  • the thickness in the length direction z connecting the first end face 12e and the second end face 12f at the center in the height direction x of the second base electrode layer 32b located on the second end face 12f is preferably, for example, about 10 ⁇ m or more and 150 ⁇ m or less.
  • the thickness in the height direction x connecting the first principal surface 12a and the second principal surface 12b at the center of the length direction z connecting the first end surface 12e and the second end surface 12f of the first base electrode layer 32a located on a part of the first principal surface 12a and the second principal surface 12b is preferably, for example, about 10 ⁇ m or more and 100 ⁇ m or less.
  • the thickness in the height direction x connecting the first principal surface 12a and the second principal surface 12b at the center of the length direction z connecting the first end surface 12e and the second end surface 12f of the second base electrode layer 32b located on a part of the first principal surface 12a and the second principal surface 12b is preferably, for example, about 10 ⁇ m or more and 100 ⁇ m or less.
  • the thickness in the width direction y connecting the first side surface 12c and the second side surface 12d at the center of the length direction z connecting the first end surface 12e and the second end surface 12f of the first base electrode layer 32a located on a part of the first side surface 12c and the second side surface 12d is preferably, for example, about 10 ⁇ m or more and 100 ⁇ m or less.
  • the thickness in the width direction y connecting the first side surface 12c and the second side surface 12d at the center of the length direction z connecting the first end surface 12e and the second end surface 12f of the second base electrode layer 32b located on a part of the first side surface 12c and the second side surface 12d is preferably, for example, about 10 ⁇ m or more and 100 ⁇ m or less.
  • the conductive resin layer includes a first conductive resin layer and a second conductive resin layer.
  • the first conductive resin layer is preferably arranged as a first base electrode layer 32a so as to further cover other layers such as a baked layer
  • the second conductive resin layer is preferably arranged as a second base electrode layer 32b so as to further cover other layers such as a baked layer.
  • the first conductive resin layer and the second conductive resin layer are preferably disposed as the first base electrode layer 32a and the second base electrode layer 32b on other layers such as baked layers located on the first end face 12e and the second end face 12f, and are also preferably disposed so as to extend onto other layers such as baked layers located on the first main face 12a and the second main face 12b, and the first side face 12c and the second side face 12d.
  • the first conductive resin layer and the second conductive resin layer may be disposed only on other layers such as baked layers located on the first end face 12e and the second end face 12f.
  • the thickness of the first conductive resin layer and the second conductive resin layer is preferably, for example, about 10 ⁇ m or more and 200 ⁇ m or less.
  • the first conductive resin layer and the second conductive resin layer contain a thermosetting resin and a metal component.
  • the first conductive resin layer and the second conductive resin layer contain a thermosetting resin, and therefore are more flexible than the base electrode layer 32, which is made of, for example, a plating film or a fired conductive paste. Therefore, even if the multilayer ceramic capacitor 10 is subjected to a physical shock or a shock caused by a thermal cycle, the conductive resin layer functions as a buffer layer and can prevent cracks in the multilayer ceramic capacitor 10.
  • thermosetting resins that can be used include various known thermosetting resins such as epoxy resin, phenolic resin, urethane resin, silicone resin, and polyimide resin.
  • epoxy resin is one of the most suitable resins due to its excellent heat resistance, moisture resistance, and adhesion.
  • the first conductive resin layer and the second conductive resin layer preferably contain a curing agent in addition to the thermosetting resin.
  • a curing agent in addition to the thermosetting resin.
  • various known compounds such as phenol-based, amine-based, acid anhydride-based, and imidazole-based compounds can be used as the curing agent for the epoxy resin.
  • the metal contained in the first conductive resin layer and the second conductive resin layer may be Ag, Cu, or an alloy thereof.
  • Metal powder with an Ag-coated surface may also be used. When using metal powder with an Ag-coated surface, it is preferable to use Cu or Ni as the metal powder.
  • the metal contained in the first conductive resin layer and the second conductive resin layer is preferably contained in an amount of 35 vol% or more and 75 vol% or less relative to the total volume of the conductive resin.
  • the shape of the metal contained in the first conductive resin layer and the second conductive resin layer is not particularly limited.
  • the conductive filler may be spherical, flat, etc.
  • the average particle size of the metal contained in the first conductive resin layer and the second conductive resin layer is not particularly limited.
  • the average particle size of the conductive filler may be, for example, about 0.3 ⁇ m or more and 10 ⁇ m or less.
  • the metals contained in the first conductive resin layer and the second conductive resin layer are mainly responsible for the electrical conductivity of the conductive resin layers. Specifically, electrical paths are formed inside the conductive resin layers as the conductive fillers come into contact with each other.
  • the metal contained in the first conductive resin layer and the second conductive resin layer may be spherical or flat, but it is preferable to use a mixture of spherical metal powder and flat metal powder.
  • the conductive resin layer may be formed directly on the laminate without forming a baked layer.
  • the thin film layer is formed by a thin film formation method such as sputtering or vapor deposition, and is a layer of 10 ⁇ m or less in thickness in which metal particles are deposited.
  • first plating layer 34a and the second plating layer 34b which are the plating layers 34 disposed on the base electrode layer 32, will be described with reference to Figures 2 and 3.
  • the first plating layer 34a and the second plating layer 34b include, for example, at least one selected from Cu, Ni, Sn, Ag, Pd, Ag-Pd alloy, Au, etc.
  • the first plating layer 34a is disposed so as to completely cover the first base electrode layer 32a.
  • the second plating layer 34b is disposed so as to completely cover the second base electrode layer 32b.
  • the first plating layer 34a and the second plating layer 34b may be formed of a plurality of layers.
  • the plating layer 34 preferably has a two-layer structure including a lower plating layer (Ni plating layer) formed on the base electrode layer 32 by Ni plating, and an upper plating layer (Sn plating layer) formed on the lower plating layer by Sn plating. That is, in this case, the first plating layer 34a has a first lower plating layer and a first upper plating layer located on the surface of the first lower plating layer.
  • the second plating layer 34b has a second lower plating layer and a second upper plating layer located on the surface of the second lower plating layer.
  • the lower plating layer made of Ni plating is used to prevent the base electrode layer 32 from being eroded by solder when mounting the multilayer ceramic capacitor 10, and the upper plating layer made of Sn plating is used to improve the wettability of the solder when mounting the multilayer ceramic capacitor 10, making it easier to mount.
  • each of the lower plating layer and the upper plating layer is preferably 1.0 ⁇ m or more and 15.0 ⁇ m or less.
  • the dimension in the length direction z of the multilayer ceramic capacitor 10, including the laminate 12, the first external electrode 30a, and the second external electrode 30b, is defined as dimension L
  • the dimension in the height direction x of the multilayer ceramic capacitor 10, including the laminate 12, the first external electrode 30a, and the second external electrode 30b is defined as dimension T
  • the dimension in the width direction y of the multilayer ceramic capacitor 10, including the laminate 12, the first external electrode 30a, and the second external electrode 30b is defined as dimension W.
  • the dimensions of the multilayer ceramic capacitor 10 are: L dimension in the length direction z is 0.2 mm to 10.0 mm, W dimension in the width direction y is 0.1 mm to 10.0 mm, and T dimension in the height direction x is 0.1 mm to 5.0 mm.
  • the dimensions of the multilayer ceramic capacitor 10 can be measured using a microscope.
  • the first internal electrode layer 16a and the second internal electrode layer 16b of the internal electrode layer 16 are exposed on the first side surface 12c and the second side surface 12d of the laminate 12, respectively.
  • This allows the effective area of the internal electrodes that contribute to the generation of capacitance to be increased in the multilayer ceramic capacitor 10.
  • the process of forming a dielectric layer on the side end side in the width direction y where the first side surface 12c and the second side surface 12d are located can be omitted, thereby reducing the manufacturing cost of the multilayer ceramic capacitor 10.
  • an insulating Ni-Mg-O phase is preferably formed in the first region 23a along the first edge 16a1 on the first side surface 12c side of the laminate 12, the second region 25a along the second edge 16a2 on the second side surface 12d side of the laminate 12, the third region 23b along the third edge 16b1 on the first side surface 12c side of the laminate 12, and the fourth region 25b along the fourth edge 16b2 on the second side surface 12d side of the laminate 12.
  • the dimension WE1 in the width direction y of the first region 23a and the dimension WE2 in the width direction y of the second region 25a are preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the dimension WE3 in the width direction y of the third region 23b and the dimension WE4 in the width direction y of the fourth region 25b are preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the coverage K1 of the first internal electrode layer 16a with respect to the dielectric layer 14 in the first region 23a and the second region 25a is preferably lower than the coverage K2 of the first internal electrode layer 16a with respect to the dielectric layer 14 in the central portion C1 in the width direction y of the laminate 12.
  • the coverage K3 of the second internal electrode layer 16b with respect to the dielectric layer 14 in the third region 23b and the fourth region 25b is preferably lower than the coverage K4 of the second internal electrode layer 16b with respect to the dielectric layer 14 in the central portion C2 in the width direction y of the laminate 12. This effectively reduces the dimension of the W gap, and the effect of ensuring insulation in each region can be further improved.
  • the coverage rate K1 is 40% or more and 70% or less
  • the coverage rate K3 is 40% or more and 70% or less.
  • the dielectric sheet and the conductive paste for the internal electrode layers contain a binder (e.g., a known organic binder) and a solvent (e.g., a known organic binder).
  • a binder e.g., a known organic binder
  • a solvent e.g., a known organic binder
  • a conductive paste for the internal electrode layers is printed in stripes on the dielectric sheet in a predetermined pattern, for example by screen printing or gravure printing, to prepare a dielectric sheet on which a first internal electrode pattern corresponding to the first internal electrode layer is formed, and a dielectric sheet on which a second internal electrode pattern corresponding to the second internal electrode layer is formed.
  • a dielectric sheet for an outer layer on which no internal electrode pattern is printed is also prepared.
  • a predetermined number of dielectric sheets for the outer layer on which no internal electrode pattern is formed are stacked to form the outer layer portion, and a dielectric sheet on which a first internal electrode pattern is formed and a dielectric sheet on which a second internal electrode pattern is formed are stacked on top of the outer layer portion, shifted in the width direction (short direction) of the striped pattern, to form the inner layer portion.
  • a predetermined number of dielectric sheets on which no internal electrode pattern is printed are then stacked on top of the internal electrode pattern corresponding to the internal electrode layer located on the outermost surface of the inner layer to form the outer layer, thereby producing a laminated sheet.
  • the laminated sheets are pressed in the stacking direction using a means such as a hydrostatic press to produce a laminated block.
  • the laminated block is cut to a predetermined size to produce laminated chips.
  • the corners and edges of the laminated chips may be rounded by barrel polishing or the like.
  • the laminated chip is fired to produce the laminate 12.
  • the firing temperature depends on the ceramic and the material of the internal electrode layer 16, but is preferably 900°C or higher and 1400°C or lower. In particular, by adjusting the oxygen concentration in the range of 900°C or higher and 1100°C or lower, a Ni-Mg-O phase can be formed in the regions along both edges of the internal electrode layer 16 in the width direction y dimension of the fired laminate 12.
  • a conductive paste is applied to the first end face and the second end face, which are both end faces of the laminate 12, for example, by a method such as dipping or screen printing, and then a baking process is performed to form a first base electrode layer and a second base electrode layer.
  • the temperature of the baking process at this time is preferably 700°C or higher and 900°C or lower.
  • the conductive resin layer can be formed by the following method.
  • the conductive resin layer may be formed on the surface of the baked layer, or the conductive resin layer may be formed directly on the laminate without forming a baked layer.
  • the conductive resin layer is formed by applying a conductive resin paste containing a thermosetting resin and a metal component onto the baking layer or the laminate 12, and then performing a heat treatment at a temperature of 250°C to 550°C to thermally cure the resin and form a conductive resin layer.
  • the atmosphere during the heat treatment is preferably an N2 atmosphere.
  • the surface of the base electrode layer is plated to form a plating layer.
  • two plating layers are formed on the surfaces of the first and second base electrode layers.
  • a Ni plating layer is formed on the first and second base electrode layers, and a Sn plating layer is formed on the Ni plating layer.
  • the Ni plating layer and the Sn plating layer are formed sequentially, for example, by barrel plating.
  • the multilayer ceramic capacitor 10 according to the embodiment shown in Figure 1 is manufactured.
  • Cap Measurement method of capacitance (Cap)
  • the capacitance (Cap) was measured using a meter (4278A manufactured by Agilent Technologies) at 120 Hz and 0.5 Vrms to measure the capacitance (C).
  • the criteria for the capacitance (Cap) were as follows: 18.7 to 25.3 (good); 17.6 to 18.7 (good); and 17.6 or less and 25.3 or more (bad).
  • Table 1 shows the evaluations of the insulation properties and capacitance of the dielectric layers of the laminates according to Examples 1 to 7 and the Comparative Example, as well as an overall evaluation.
  • each of the samples in Examples 1 to 7 has a first region to a fourth region in which the Ni-Mg-O phase is arranged in the internal electrode layer, so that the samples obtained have good insulation properties.
  • the length in the width direction y of the first region to the fourth region in which the Ni-Mg-O phase is arranged in the internal electrode layer is 5 ⁇ m or more and 50 ⁇ m or less, so the insulation measurement results were better, with a value of 7.5 or more.
  • the internal electrode layer did not have the first region to the fourth region in which the Ni-Mg-O phase was arranged, and therefore insulation was not obtained.
  • the effective area of the internal electrode that contributes to capacitance expression can be expanded.
  • Multilayer ceramic capacitor 12 Laminate 12a First main surface 12b Second main surface 12c First side surface 12d Second side surface 12e First end surface 12f Second end surface 14 Dielectric layer 15a Inner layer portion 15b1 First outer layer portion 15b2 Second outer layer portion 16 Internal electrode layer 16a First internal electrode layer 16a1 First edge 16a2 Second edge 16b Second internal electrode layer 16b1 Third edge 16b2 Fourth edge 16c Floating internal electrode layer 18a First opposing electrode portion 18b Second opposing electrode portion 20a First lead electrode portion 20b Second lead electrode portion 22b End portion 23a First region 23b Third region 25a Second region 25b Fourth region 26c Counter electrode portion 30 External electrode 30a First external electrode 30b Second external electrode 32 Base electrode layer 32a First base electrode layer 32b Second base electrode layer 34 Plating layer 34a First plating layer 34b Second plating layer x Height direction (stacking direction) y Width direction z Length direction

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Abstract

容量発現に寄与する内部電極の有効面積を拡大しつつ、製造コストを削減しうる積層セラミックコンデンサを提供するため、積層セラミックコンデンの第１の内部電極層(１６ａ)および第２の内部電極層(１６ｂ)が、積層体(１２)の第１の側面(１２ｃ)および第２の側面(１２ｄ)に露出し、第１の内部電極層(１６ａ)は、積層体(１２)の第１の側面(１２ｃ)側の縁に沿った第１の領域(２３ａ)と、積層体(１２)の第２の側面(１２ｄ)側の縁に沿った第２の領域(２５ａ)を有し、第２の内部電極層(１６ｂ)は、積層体(１２)の第１の側面(１２ｃ)側の縁に沿った第３の領域(２３ｂ)と、積層体(１２)の第２の側面(１２ｄ)側の縁に沿った第４の領域(２５ｂ)を有し、第１の領域(２３ａ)ないし第４の領域(２５ｂ)には、Ｎｉ－Ｍｇ－Ｏ相が形成されている。

Description

積層セラミックコンデンサ
　この発明は、積層セラミックコンデンサに関する。
　近年、大容量かつ小型の積層セラミックコンデンサが求められている。このような積層セラミックコンデンサは、例えば、内部電極が印刷される誘電体層と内部電極とが交互に積層され、さらに、その上面と下面に外層用セラミック層が積層され、直方体状に形成された積層体を有する。そしてその積層体の両端面に形成された外部電極を有する。
　このような積層セラミックコンデンサには、積層体の側面において内部電極が外部電極に接続してしまうことを防止するため、側面上にサイドマージン部と言われる誘電体層が形成されたものがある。
　特許文献１には、前述したようなサイドマージン部を有する積層セラミックコンデンサの製造方法が開示されている。この製造方法ではまず、内部電極となる導電膜が表面に形成されたセラミックグリーンシートを積層してマザー積層体を形成する。次いで、外部電極が形成されない側面において導電膜が露出するようにマザー積層体を切断することにより、積層体チップを得る。そして、切断された積層体チップの両側に露出した内部電極に対してサイドマージン部となるセラミックスラリーを塗布するようにしている。
特開昭６１－２４８４１３号公報
　しかしながら、特許文献１のように、切断された積層体チップの両側に露出した内部電極に対してサイドマージン部となるセラミックスラリーを塗布してサイドマージン部を形成する構成では、以下のような課題があった。すなわち、サイドマージン部には、内部電極が配置されないため内部電極の有効面積が減少する。また、サイドマージン部を形成する工程が追加されることにより製造コストが増加する。
　それゆえに、この発明の主たる目的は、静電容量の発現に寄与する内部電極の有効面積を拡大しつつ、製造コストを削減することが可能な積層セラミックコンデンサを提供することである。
　この発明にかかる積層セラミックコンデンサは、積層された複数の誘電体層を含み、複数の誘電体層の積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する積層体と、複数の誘電体層上に配置され、第１の端面に露出された第１の内部電極層と、複数の誘電体層上に配置され、第２の端面に露出された第２の内部電極層と、第１の端面上に配置された下地電極層と、下地電極層に上に配置されためっき層と、を有する第１の外部電極と、第２の端面上に配置された下地電極層と、下地電極層に上に配置されためっき層と、を有する第２の外部電極と、を備える積層セラミックコンデンサにおいて、第１の内部電極層は、第１の側面および第２の側面に露出し、第２の内部電極層は、第１の側面および第２の側面に露出している、積層セラミックコンデンサである。
　本発明にかかる積層セラミックコンデンサによれば、第１の内部電極層は、第１の側面および第２の側面に露出しているので、コンデンサの静電容量の発現に寄与する内部電極層の有効面積を拡大することができる。また、幅方向端部に誘電体層を形成する工程を無くすことができることから、積層セラミックコンデンサの製造コストを削減することができる。
　この発明によれば、積層セラミックコンデンサにおいて、容量発現に寄与する内部電極の有効面積を拡大しつつ、製造コストを削減することができる。
　この発明の上記の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
この発明の実施の形態にかかる積層セラミックコンデンサの一例である積層セラミックコンデンサを示す外観斜視図である。 この発明の実施の形態にかかる積層セラミックコンデンサの一例である積層セラミックコンデンサを示す正面図である。 この発明の実施の形態にかかる積層セラミックコンデンサの一例である積層セラミックコンデンサを示す平面図である。 図１にかかる線ＩＶ－ＩＶにおける断面模式図である。 図１にかかる線Ｖ－Ｖにおける断面模式図である。 図４にかかる線ＶＩ－ＶＩにおける断面模式図である。 図４にかかる線ＶＩＩ－ＶＩＩにおける断面模式図である。 （ａ）この発明の実施の形態にかかる積層セラミックコンデンサの内部電極層の対向電極部が２つに分割された構造を示す図１の線ＩＩ－ＩＩにおける断面図であり、（ｂ）この発明にかかる積層セラミックコンデンサの内部電極層の対向電極部が３つに分割された構造を示す図１の線ＩＩ－ＩＩにおける断面図であり、（ｃ）この発明にかかる積層セラミックコンデンサの内部電極層の対向電極部が４つに分割された構造を示す図１の線ＩＩ－ＩＩにおける断面図である。
　以下、この発明の一例として積層セラミックコンデンサについて本実施の形態にて説明する。
　１．積層セラミックコンデンサ
　この発明の実施の形態にかかる積層セラミックコンデンサの一例である積層セラミックコンデンサ１０について説明する。図１は、この発明の実施の形態にかかる積層セラミックコンデンサの一例である積層セラミックコンデンサを示す外観斜視図である。図２は、この発明の実施の形態にかかる積層セラミックコンデンサの一例である積層セラミックコンデンサを示す正面図である。図３は、この発明の実施の形態にかかる積層セラミックコンデンサの一例である積層セラミックコンデンサを示す平面図である。図４は、図１にかかる線ＩＶ－ＩＶにおける断面模式図である。図５は、図１にかかる線Ｖ－Ｖにおける断面模式図である。図６は、図４にかかる線ＶＩ－ＶＩにおける断面模式図である。図４は、図１にかかる線ＶＩ－ＶＩＩにおける断面模式図である。
　積層セラミックコンデンサ１０は、積層体１２と、外部電極３０とを有する。積層体１２は、複数の誘電体層１４と複数の内部電極層１６が交互に積層され、容量を発現する内層部１５ａと、内層部１５ａを上下主面側から挟み込むように配置された第１の外層部１５ｂ１および第２の外層部１５ｂ２から構成されている。
　以下、積層体１２、内部電極層１６、外部電極３０の順に、各構成を説明する。
　（積層体）
　積層体１２は、積層された複数の誘電体層１４と複数の内部電極層１６とを有する。さらに、積層体１２は、複数の誘電体層１４の積層方向である高さ方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、高さ方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、高さ方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆとを含む。なお、長さ方向ｚは、第１の端面１２ｅおよび第２の端面１２ｆを結ぶ方向であるＬ方向としても定義される。幅方向ｙは、第１の側面１２ｃおよび第２の側面１２ｄを結ぶ方向であるＷ方向としても定義される。高さ方向ｘは、第１の主面１２ａおよび第２の主面１２ｂを結ぶ方向であるＴ方向としても定義される。
　積層体１２は、直方体形状である。前記「直方体形状」には、角部や稜線部が丸められた直方体が含まれるものとする。なお、角部とは、積層体１２の隣接する３面が交わる部分のことであり、稜線部とは、積層体１２の隣接する２面が交わる部分のことである。すなわち、「直方体形状」の部材とは、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄならびに第１の端面１２ｅおよび第２の端面１２ｆを有する部材全般を意味する。
　第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ、ならびに第１の端面１２ｅおよび第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。
　積層体１２は、図４および図５に示すように、第１の主面１２ａおよび第２の主面１２ｂ同士を結ぶ高さ方向ｘにおいて、複数の内部電極層１６が対向する内層部１５ａと、最も第１の主面１２ａ側に位置する内部電極層１６と第１の主面１２ａとの間に位置する複数の誘電体層１４から形成される第１の外層部１５ｂ１と、最も第２の主面１２ｂ側に位置する内部電極層１６と第２の主面１２ｂとの間に位置する複数の誘電体層１４から形成される第２の外層部１５ｂ２と、を有する。
　第１の外層部１５ｂ１は、積層体１２の第１の主面１２ａ側に位置し、第１の主面１２ａと最も第１の主面１２ａに近い内部電極層１６との間に位置する複数の誘電体層１４の集合体である。
　第２の外層部１５ｂ２は、積層体１２の第２の主面１２ｂ側に位置し、第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極層１６との間に位置する複数の誘電体層１４の集合体である。
　そして第１の外層部１５ｂ１および第２の外層部１５ｂ２に挟まれた領域が内層部１５ａである。
　積層体１２は、内層部１５ａと第１の端面１２ｅとの間、内層部１５ａと第２の端面１２ｆとの間に位置し、後述する第１の内部電極層１６ａおよび第２の内部電極層１６ｂのいずれか一方の引出電極部を含む積層体１２の端部２２ｂ（Ｌギャップ）を含む。
　積層される誘電体層１４の枚数は、特に限定されないが、第１の外層部１５ｂ１および第２の外層部１５ｂ２を含み、５０枚以上１０００枚以下であることが好ましい。また、誘電体層１４の厚みは、例えば、０．５μｍ以上１０μｍ以下程度であることが好ましい。
　誘電体層１４の材料としては、例えば、誘電体材料により形成することができる。誘電体材料としては、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの主成分からなる誘電体セラミックを用いることができる。また、所望する積層体の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。特に、本実施の形態においては、誘電体層１４の添加物として、Ｍｇを単体または化合物として含むことが好ましい。ここではＭｇＯとした。
　（内部電極層）
　内部電極層１６は、図４および図５に示されるように、第１の内部電極層１６ａと第２の内部電極層１６ｂとを有している。第１の内部電極層１６ａと第２の内部電極層１６ｂは、誘電体層１４を介して交互に積層される。
　第１の内部電極層１６ａは、誘電体層１４の表面に配置される。第１の内部電極層１６ａは、第２の内部電極層１６ｂと対向する第１の対向電極部１８ａと、第１の内部電極層１６ａの一端側に位置し、第１の対向電極部１８ａから積層体１２の第１の端面１２ｅまで達する第１の引出電極部２０ａを有する。第１の引出電極部２０ａは、その端部が第１の端面１２ｅに引き出され、露出している。詳細には、第１の引出電極部２０ａの端部は、第２の端面１２ｆから少しだけ後退している。
　第１の内部電極層１６ａの第１の対向電極部１８ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。
　第１の内部電極層１６ａの第１の引出電極部２０ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　第２の内部電極層１６ｂは、第１の内部電極層１６ａが配置される誘電体層１４と異なる誘電体層１４の表面に配置される。第１の内部電極層１６ａと対向する第２の対向電極部１８ｂと、第２の内部電極層１６ｂの一端側に位置し、第２の対向電極部１８ｂから積層体１２の第２の端面１２ｆまで達する第２の引出電極部２０ｂを有する。第２の引出電極部２０ｂは、その端部が第２の端面１２ｆに引き出され、露出している。詳細には、第２の引出電極部２０ｂの端部は、第１の端面１２ｅから少しだけ後退している。
　第２の内部電極層１６ｂの第２の対向電極部１８ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。
　第２の内部電極層１６ｂの第２の引出電極部２０ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　本実施の形態では、第１の内部電極層１６ａの第１の対向電極部１８ａと第２の内部電極層１６ｂの第２の対向電極部１８ｂとが誘電体層１４を介して対向することにより、静電容量が形成され、コンデンサの特性が発現する。
　積層される内部電極層１６の枚数は、特に限定されないが、５０枚以上１０００枚以下であることが好ましい。また、内部電極層１６の厚みは、０．２μｍ以上２．０μｍ以下程度であることが好ましい。
　さらに、本実施の形態では、内部電極層１６の第１の内部電極層１６ａおよび第２の内部電極層１６ｂが、積層体１２の第１の側面１２ｃおよび第２の側面１２ｄに露出している。
　具体的には、第１の内部電極層１６ａは、図５および図６に示されるように、幅方向ｙに沿った両縁の一方の第１の縁１６ａ１が第１の側面１２ｃに引き出され、露出している。第１の内部電極層１６ａは、幅方向ｙに沿った両縁のその他方の第２の縁１６ａ２が、第２の側面１２ｄに引き出され、露出している。
　第２の内部電極層１６ｂは、図５および図７に示されるように、幅方向ｙに沿った両縁の一方の第３の縁１６ｂ１が第１の側面１２ｃに引き出され、露出している。第２の内部電極層１６ｂは、幅方向ｙに沿った両縁の他方の第４の縁１６ｂ２が、第２の側面１２ｄに引き出され、露出している。
　このように、第１の内部電極層１６ａおよび第２の内部電極層１６ｂは、積層体１２において、第１の側面１２ｃおよび第２の側面１２ｄに露出している。これにより、容量発現に寄与する内部電極の有効面積を拡大することができる。また、第１の側面１２ｃおよび第２の側面１２ｄが位置する幅方向ｙの側端側に誘電体層を形成する工程を省くことができ、製造コストを削減することができる。
　内部電極層１６は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。特に、本実施の形態では、少なくともＮｉを含むことが好ましい。
　さらに、本実施の形態では、内部電極層１６の積層体１２の第１の側面１２ｃおよび第２の側面１２ｄの各々の露出部分に沿った領域には、絶縁性のＮｉ－Ｍｇ－Ｏ相が形成されていることが好ましい。
　具体的には、第１の内部電極層１６ａは、特に図５、６に示されるように、第１の側面１２ｃ側の第１の縁１６ａ１に沿った第１の領域２３ａと、第２の側面１２ｄ側の第２の縁１６ａ２に沿った第２の領域２５ａとを有する。そして、第１の領域２３ａおよび第２の領域２５ａには、Ｎｉ－Ｍｇ－Ｏ相が配置されている。
　第２の内部電極層１６ｂは、特に図５、７に示されるように、第１の側面１２ｃ側の第３の縁１６ｂ１に沿った第３の領域２３ｂと、第２の側面１２ｄ側の第４の縁１６ｂ２に沿った第４の領域２５ｂを有する。そして、第３の領域２３ｂおよび第４の領域２５ｂには、Ｎｉ－Ｍｇ－Ｏ相が配置されている。
　これにより、第１の内部電極層１６ａの第１の側面１２ｃおよび第２の側面１２ｄにおける露出部分の絶縁性が担保される。また、第２の内部電極層１６ｂの第１の側面１２ｃおよび第２の側面１２ｄにおける露出部分の絶縁性が担保される。
　なお、Ｍｇが添加物として誘電体層１４の原材料であるセラミックスに含まれており、Ｎｉが内部電極層１６の原材料として含まれていることにより、積層体１２の焼成時に、第１の内部電極層１６ａの第１の領域２３ａおよび第２の領域２５ａにて、内部電極層１６側にて生じるＮｉＯと誘電体層１４に含まれるＭｇＯとが固溶する。同様に、第２の内部電極層１６ｂの第３の領域２３ｂおよび第４の領域２５ｂにて、ＮｉＯとＭｇＯとが固溶する。これにより、第１の領域２３ａ、第２の領域２５ａ、第３の領域２３ｂおよび第４の領域２５ｂにおいてＮｉ－Ｍｇ－Ｏ相が配置される。
　なお、積層体１２の焼成時に生ずる酸化物ＮｉＯも絶縁性を有するが、Ｎｉ－Ｍｇ－Ｏ相を配置することは、以下の点で有利である。すなわち、Ｎｉ－Ｍｇ－Ｏ相は固溶体であり、一度形成されると酸化還元反応では元に戻ることはできない。一方、ＮｉＯは還元雰囲気ではＮｉ単体に戻る。このように、Ｎｉ－Ｍｇ－Ｏ相は、ＮｉＯと比べて化学安定性が高いため、積層体１２の第１の側面１２ｃおよび第２の側面１２ｄにおける内部電極層１６の露出部分の絶縁性を、信頼性高く担保することができる。
　第１の領域２３ａ、第２の領域２５ａ、第３の領域２３ｂおよび第４の領域２５ｂにおけるＮｉ－Ｍｇ－Ｏ相の存否はＦＥ－ＷＤＸにて分析を行うことができる。また、通常ＳＥＭ観察においても、２次電子像と反射電子像の２枚の画像から識別できる。
　第１の内部電極層１６ａにおいて、第１の領域２３ａの幅方向ｙの寸法ＷＥ１、および第２の領域２５ａの幅方向ｙの寸法ＷＥ２、すなわち幅方向ｙの寸法は、５μｍ以上５０μｍ以下であることが好ましい。
　第２の内部電極層１６ｂにおいて、第３の領域２３ｂの幅方向ｙの寸法ＷＥ３、および第４の領域２５ｂの幅方向ｙの寸法ＷＥ４は、すなわち幅方向ｙの寸法は、５μｍ以上５０μｍ以下であることが好ましい。
　これは以下の理由に基づく。すなわち、幅方向ｙの寸法ＷＥ１～ＷＥ４が５μｍ未満では各領域の絶縁性が保てなくなる。一方、幅方向ｙの寸法ＷＥ１～ＷＥ４が５０μｍより大きくなると、静電容量の発現に寄与する内部電極の有効面積が小さくなる。具体的には、内層部１５ａと第１の側面１２ｃとの間、内層部１５ａと第２の側面１２ｄとの間に位置する絶縁性の領域（Ｗギャップ部）が大きくなってしまう。
　第１の領域２３ａおよび第２の領域２５ａにおける第１の内部電極層１６ａの誘電体層１４に対する被覆率Ｋ１は、積層体１２の幅方向ｙの中央部Ｃ1における第１の内部電極層１６ａの誘電体層１４に対する被覆率Ｋ２よりも低いことが好ましい。なお、積層体１２の幅方向ｙの中央部Ｃ1とは、第１の内部電極層１６ａの幅方向ｙにおいて、第１の領域２３ａと第２の領域２５ａによって挟まれる領域をいう。
　第３の領域２３ｂおよび第４の領域２５ｂにおける第２の内部電極層１６ｂの誘電体層１４に対する被覆率Ｋ３は、積層体１２の幅方向ｙの中央部Ｃ2における第２の内部電極層１６ｂの誘電体層１４に対する被覆率Ｋ４よりも低いことが好ましい。なお、積層体１２の幅方向ｙの中央部Ｃ2とは、第２の内部電極層１６ｂの幅方向ｙにおいて、第３の領域２３ｂと第４の領域２５ｂによって挟まれる領域をいう。
　これにより、実質的にＷギャップ部の寸法が小さくなり、各領域における絶縁性担保の効果をより高めることができる。
　被覆率Ｋ１は、４０％以上７０％以下であり、被覆率Ｋ３は、４０％以上７０％以下であることが好ましい。被覆率Ｋ１、Ｋ３が４０％未満になると、Ｎｉ－Ｍｇ－Ｏ相の体積膨張により積層体１２にマイクロクラックが生じ、耐湿試験での不良発生率が増加する。一方、被覆率Ｋ１、Ｋ３が７０％より大きくなると、各領域においてＮｉ－Ｍｇ－Ｏ相の割合が少なくなり絶縁性が低下するため、ショート不良率が増加する。
　ここで、内部電極層１６の誘電体層１４における被覆率は、一般に、以下のように測定される。すなわち、積層体１２のＴ方向における中央部に位置する内部電極層１６と誘電体層１４とを電界剥離などにより引き剥がす。次に、露出した内部電極層１６の中央部（Ｗ方向の１／２且つＬ方向の１／２の位置）付近を、顕微鏡を用いて倍率１００倍程度で観察する。そして、得られた画像を解析することにより、露出した部分における内部電極層１６が占める面積の割合を、被覆率として求める。
　なお、図１に示す積層体１２は、図８に示されるように、第１の内部電極層１６ａおよび第２の内部電極層１６ｂに加えて、第１の端面１２ｅおよび第２の端面１２ｆのどちらにも引き出されない浮き内部電極層１６ｃが設けられており、浮き内部電極層１６ｃによって、対向電極部２６ｃが複数に分割された構造としてもよい。たとえば、図８（ａ）に示される２連、図８（ｂ）に示される３連、図８（ｃ）に示されるような４連構造であり、４連以上の構造でもよいことは言うまでもない。このように、対向電極部２６ｃを複数個に分割した構造とすることによって、対向する第１の内部電極層１６ａ、第２の内部電極層１６ｂ、浮き内部電極層１６ｃ間において複数のコンデンサ成分が形成され、これらのコンデンサ成分が直列に接続された構成となる。そのため、それぞれのコンデンサ成分に印加される電圧が低くなり、積層セラミックコンデンサ１０の高耐圧化を図ることができる。
　また、浮き内部電極層１６ｃは、第１の内部電極層１６ａおよび第２の内部電極層１６ｂと同様に、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
　積層体１２の第１の端面１２ｅ側および第２の端面１２ｆ側には、図１ないし図３に示されるように、外部電極３０が配置される。
　外部電極３０は、金属成分およびガラスを含む下地電極層３２と、下地電極層３２の表面に配置されるめっき層３４とを含む。
　外部電極３０は、第１の外部電極３０ａおよび第２の外部電極３０ｂを有する。
　第１の外部電極３０ａは、第１の内部電極層１６ａに接続され、少なくとも第１の端面１２ｅの表面に配置されている。また、第１の外部電極３０ａは、積層体１２の第１の端面１２ｅから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第１の外部電極３０ａは、第１の内部電極層１６ａの第１の引出電極部２０ａと電気的に接続される。
　第２の外部電極３０ｂは、第２の内部電極層１６ｂに接続され、少なくとも第２の端面１２ｆの表面に配置されている。また、第２の外部電極３０ｂは、積層体１２の第２の端面１２ｆから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第２の外部電極３０ｂは、第２の内部電極層１６ｂの第２の引出電極部２０ｂと電気的に接続される。
　積層体１２内においては、第１の内部電極層１６ａの第１の対向電極部１８ａと第２の内部電極層１６ｂの第２の対向電極部１８ｂとが誘電体層１４を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層１６ａが接続された第１の外部電極３０ａと第２の内部電極層１６ｂが接続された第２の外部電極３０ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。
　下地電極層３２は、第１の下地電極層３２ａおよび第２の下地電極層３２ｂを有する。
　第１の下地電極層３２ａは、第１の内部電極層１６ａに接続され、第１の端面１２ｅの表面に配置されている。また、第１の下地電極層３２ａは、第１の端面１２ｅから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第１の下地電極層３２ａは、第１の内部電極層１６ａの第１の引出電極部２０ａと電気的に接続される。
　第２の下地電極層３２ｂは、第２の内部電極層１６ｂに接続され、第２の端面１２ｆの表面に配置されている。また、第２の下地電極層３２ｂは、第２の端面１２ｆから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第２の下地電極層３２ｂは、第２の内部電極層１６ｂの第２の引出電極部２０ｂと電気的に接続される。
　下地電極層３２は、焼付け層、導電性樹脂層、および薄膜層等から選ばれる少なくとも１つを含む。
　以下、下地電極層３２を上記の焼付け層、導電性樹脂層、および薄膜層とした場合の各構成について説明する。
　（焼付け層の場合）
　焼付け層は、金属成分とガラスとを含む。焼付け層の金属成分としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体に塗布して焼付けたものである。焼付け層は、内部電極層１６および誘電体層１４を有する積層チップと積層チップに塗布した導電性ペーストとを同時焼成して形成するが、内部電極層１６および誘電体層１４を有する積層チップを焼成した後に焼き付けてもよい。焼付け層は、複数層であってもよい。
　第１の端面１２ｅに位置する第１の下地電極層３２ａの高さ方向ｘの中央部における第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの厚みは、たとえば、１０μｍ以上１５０μｍ以下程度であることが好ましい。
　第２の端面１２ｆに位置する第２の下地電極層３２ｂの高さ方向ｘの中央部における第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの厚みは、たとえば、１０μｍ以上１５０μｍ以下程度であることが好ましい。
　第１の主面１２ａおよび第２の主面１２ｂの一部に位置する第１の下地電極層３２ａの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの中央部における第１の主面１２ａおよび第２の主面１２ｂを結ぶ高さ方向ｘの厚みは、たとえば、１０μｍ以上１００μｍ以下程度であることが好ましい。
　また、第１の主面１２ａおよび第２の主面１２ｂの一部に位置する第２の下地電極層３２ｂの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの中央部における第１の主面１２ａおよび第２の主面１２ｂを結ぶ高さ方向ｘの厚みは、たとえば、１０μｍ以上１００μｍ以下程度であることが好ましい。
　第１の側面１２ｃおよび第２の側面１２ｄの一部に位置する第１の下地電極層３２ａの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの中央部における第１の側面１２ｃおよび第２の側面１２ｄを結ぶ幅方向ｙの厚みは、たとえば、１０μｍ以上１００μｍ以下程度であることが好ましい。
　また、第１の側面１２ｃおよび第２の側面１２ｄの一部に位置する第２の下地電極層３２ｂの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの中央部における第１の側面１２ｃおよび第２の側面１２ｄを結ぶ幅方向ｙの厚みは、たとえば、１０μｍ以上１００μｍ以下程度であることが好ましい。
　（導電性樹脂層の場合）
　導電性樹脂層は、第１の導電性樹脂層と第２の導電性樹脂層とを有する。
　第１の導電性樹脂層は、第１の下地電極層３２ａとして焼付け層等の他の層を更に覆うように配置されていることが好ましく、第２の導電性樹脂層は、第２の下地電極層３２ｂとして焼付け層等の他の層を更に覆うように配置されていることが好ましい。
　具体的には、第１の導電性樹脂層および第２の導電性樹脂層は、第１の下地電極層３２ａおよび第２の下地電極層３２ｂとして、第１の端面１２ｅおよび第２の端面１２ｆ上に位置する焼付け層等の他の層の上に配置され、第１の主面１２ａおよび第２の主面１２ｂ、並びに第１の側面１２ｃおよび第２の側面１２ｄ上に位置する焼付け層等の他の層上にも至るように設けられていることが好ましい。もっとも、第１の導電性樹脂層および第２の導電性樹脂層は、第１の端面１２ｅおよび第２の端面１２ｆ上に位置する焼付け層等の他の層上にのみに配されていてもよい。
　第１の導電性樹脂層と第２の導電性樹脂層の厚みは、例えば、１０μｍ以上２００μｍ以下程度であることが好ましい。
　第１の導電性樹脂層および第２の導電性樹脂層は、熱硬化性樹脂と金属成分と、を含む。
　第１の導電性樹脂層および第２の導電性樹脂層は、熱硬化性樹脂を含むため、例えば、めっき膜や導電性ペーストの焼成物からなる下地電極層３２よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ１０に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサ１０へのクラックを防止することができる。
　熱硬化性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は最も適切な樹脂の一つである。
　第１の導電性樹脂層および第２の導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。硬化剤としては、ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール系、アミン系、酸無水物系、イミダゾール系など公知の種々の化合物を使用することができる。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属としては、Ａｇ、Ｃｕ、またはそれらの合金を使用することができる。また、金属粉の表面にＡｇコーティングされたものを使用することができる。金属粉の表面にＡｇコーティングされたものを使用する際には金属粉としてＣｕやＮｉを用いることが好ましい。
　またＣｕに酸化防止処理を施したものを使用することもできる。Ａｇコーティングされた金属を用いる理由としては、上記のＡｇの特性は保ちつつ、母材の金属を安価なものにすることが可能になるためである。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属は、導電性樹脂全体の体積に対して、３５ｖｏｌ％以上７５ｖｏｌ％以下で含まれていることが好ましい。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属の形状は、特に限定されない。導電性フィラーは、球状、扁平状等であってもよい。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属の平均粒径は、特に限定されない。導電性フィラーの平均粒径は、例えば、０．３μｍ以上１０μｍ以下程度であってもよい。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属は、主に導電性樹脂層の通電性を担う。具体的には、導電性フィラーどうしが接触することにより、導電性樹脂層内部に通電経路が形成される。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属は、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。
　導電性樹脂層は、焼付け層を形成せずに積層体上に直接形成してもよい。
　（薄膜層の場合）
　下地電極層３２を薄膜層で形成する場合、薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１０μｍ以下の層である。
　続いて、下地電極層３２の上に配置されるめっき層３４である第１のめっき層３４ａ及び第２のめっき層３４ｂについて、図２及び図３を参照して説明する。
　第１のめっき層３４ａ及び第２のめっき層３４ｂとしては、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
　第１のめっき層３４ａは、第１の下地電極層３２ａを完全に覆うように配置されている。
　第２のめっき層３４ｂは、第２の下地電極層３２ｂを完全に覆うように配置されている。
　第１のめっき層３４ａ及び第２のめっき層３４ｂは、複数層により形成されていてもよい。この場合、めっき層３４は、下地電極層３２上に形成されるＮｉめっきによる下層めっき層（Ｎｉめっき層）と、下層めっき層上に形成されるＳｎめっきによる上層めっき層（Ｓｎめっき層）の２層構造であることが好ましい。
　すなわち、この場合、第１のめっき層３４ａは、第１の下層めっき層と、第１の下層めっき層の表面に位置する第１の上層めっき層とを有する。
　また、第２のめっき層３４ｂは、第２の下層めっき層と、第２の下層めっき層の表面に位置する第２の上層めっき層とを有する。
　Ｎｉめっきによる下層めっき層は、下地電極層３２が積層セラミックコンデンサ１０を実装する際のはんだによって侵食されることを防止するために用いられ、Ｓｎめっきによる上層めっき層は、積層セラミックコンデンサ１０を実装する際の半田の濡れ性を向上させて、容易に実装することができるようにするために用いられる。
　下層めっき層および上層めっき層の各めっき層一層あたりの厚みは、１．０μｍ以上、１５．０μｍ以下であることが好ましい。
　積層体１２、第１の外部電極３０ａおよび第２の外部電極３０ｂを含む積層セラミックコンデンサ１０の長さ方向ｚの寸法をＬ寸法とし、積層体１２、第１の外部電極３０ａおよび第２の外部電極３０ｂを含む積層セラミックコンデンサ１０の高さ方向ｘの寸法をＴ寸法とし、積層体１２、第１の外部電極３０ａおよび第２の外部電極３０ｂを含む積層セラミックコンデンサ１０の幅方向ｙの寸法をＷ寸法とする。
　積層セラミックコンデンサ１０の寸法は、長さ方向ｚのＬ寸法が０．２ｍｍ以上１０．０ｍｍ以下、幅方向ｙのＷ寸法が０．１ｍｍ以上１０．０ｍｍ以下、高さ方向ｘのＴ寸法が０．１ｍｍ以上５．０ｍｍ以下である。また、積層セラミックコンデンサ１０の寸法は、マイクロスコープにより測定することができる。
　図１に示す実施の形態にかかる積層セラミックコンデンサ１０は、内部電極層１６の第１の内部電極層１６ａおよび第１の内部電極層１６ａの各々が、積層体１２の第１の側面１２ｃおよび第２の側面１２ｄに露出している。これにより、積層セラミックコンデンサ１０においては、容量発現に寄与する内部電極の有効面積を拡大することができる。また、第１の側面１２ｃおよび第２の側面１２ｄが位置する幅方向ｙの側端側に誘電体層を形成する工程を省くことができ、積層セラミックコンデンサ１０の製造コストを削減することができる。
　また、積層セラミックコンデンサ１０では、内部電極層１６の、積層体１２の第１の側面１２ｃ側の第１の縁１６ａ１に沿った第１の領域２３ａ、積層体１２の第２の側面１２ｄ側の第２の縁１６ａ２に沿った第２の領域２５ａ、積層体１２の第１の側面１２ｃ側の第３の縁１６ｂ１に沿った第３の領域２３ｂ、および積層体１２の第２の側面１２ｄ側の第４の縁１６ｂ２に沿った第４の領域２５ｂには、絶縁性のＮｉ－Ｍｇ－Ｏ相が形成されていることが好ましい。これにより、第１の内部電極層１６ａの第１の側面１２ｃおよび第２の側面１２ｄにおける露出部分、ならびに第２の内部電極層１６ｂの第１の側面１２ｃおよび第２の側面１２ｄにおける露出部分の絶縁性が担保される。
　さらに、積層セラミックコンデンサ１０の第１の内部電極層１６ａにおいて、第１の領域２３ａの幅方向ｙの寸法ＷＥ１、および第２の領域２５ａの幅方向ｙの寸法ＷＥ２、すなわち幅方向ｙの寸法は、５μｍ以上５０μｍ以下であることが好ましい。また、第２の内部電極層１６ｂにおいて、第３の領域２３ｂの幅方向ｙの寸法ＷＥ３、および第４の領域２５ｂの幅方向ｙの寸法ＷＥ４は、５μｍ以上５０μｍ以下であることが好ましい。
　さらに、積層セラミックコンデンサ１０においては、第１の領域２３ａおよび第２の領域２５ａにおける第１の内部電極層１６ａの誘電体層１４に対する被覆率Ｋ１は、積層体１２の幅方向ｙの中央部Ｃ1における第１の内部電極層１６ａの誘電体層１４に対する被覆率Ｋ２よりも低いことが好ましい。また、第３の領域２３ｂおよび第４の領域２５ｂにおける第２の内部電極層１６ｂの誘電体層１４に対する被覆率Ｋ３は、積層体１２の幅方向ｙの中央部Ｃ2における第２の内部電極層１６ｂの誘電体層１４に対する被覆率Ｋ４よりも低いことが好ましい。これにより、実質的にＷギャップの寸法が小さくなり、各領域における絶縁性担保の効果をより高めることができる。
　さらに、積層セラミックコンデンサ１０においては、被覆率Ｋ１は、４０％以上７０％以下であり、被覆率Ｋ３は、４０％以上７０％以下であることが好ましい。
２．積層セラミックコンデンサの製造方法
　次に、積層セラミックコンデンサの製造方法について説明する。
（１）誘電体シートと、内部電極層用の導電性ペーストとを準備する。誘電体シートや内部電極層用の導電性ペーストには、バインダ（たとえば、公知の有機バインダ）および溶剤（たとえば、公知の有機バインダ）が含まれる。
（２）次に、誘電体シート上に、例えば、スクリーン印刷やグラビア印刷などによって、所定のパターンで内部電極層用の導電性ペーストをストライプ状に印刷し、第１の内部電極層に対応する第１の内部電極パターンが形成された誘電体シートおよび第２の内部電極層に対応する第２の内部電極パターンが形成された誘電体シートを準備する。なお、誘電体シートに関しては、内部電極パターンが印刷されていない外層用の誘電体シートも準備する。
（３）内部電極パターンが形成されていない外層用の誘電体シートを所定枚数積層し、外層部となる部分を形成し、その上に第１の内部電極パターンが形成された誘電体シートと第２の内部電極パターンが形成された誘電体シートとを、ストライプ状のパターンの幅方向（短手方向）にずらして順次積層し、内層部となる部分を形成する。
（４）さらに内層部の最表面に位置する内部電極層に対応する内部電極パターンの上に内部電極パターンが印刷されていない誘電体シートを所定枚数積層して外層部となる部分を形成し、積層シートが作製される。
（５）積層シートを静水圧プレスなどの手段により積層方向にプレスし積層ブロックが作製される。
（６）積層ブロックを所定のサイズにカットすることにより、積層チップが切り出される。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みをつけてもよい。
（７）積層チップを焼成し積層体１２を作製する。焼成温度は、セラミックや内部電極層１６の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。特に、９００℃以上１１００℃以下の範囲で酸素濃度を調整することで、焼成後の積層体１２における内部電極層１６の幅方向ｙの寸法の両縁に沿った領域にＮｉ－Ｍｇ－Ｏ相を形成することができる。
（８）続いて、下地電極層が形成される。なお、下地電極層は焼付け層とした。ガラス成分と金属成分とを含む第１の下地電極層用の導電性ペーストおよび第２の下地電極層用の導電性ペースト各々について準備する。
（９）積層体１２の両端面である第１の端面および第２の端面に、たとえば、ディッピングやスクリーン印刷などの方法により、導電性ペーストを塗布し、その後、焼き付け処理を行い第１の下地電極層および第２の下地電極層を形成する。なお、この時の焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
（１０）なお、下地電極層を導電性樹脂層で形成する場合は、以下の方法で導電性樹脂層を形成することができる。導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で積層体上に直接形成してもよい。
　導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼付け層上もしくは積層体１２上に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
　なお、導電性樹脂ペーストの塗布方法としては、たとえば、導電性樹脂ペーストをスリットから押し出して塗布する工法やローラー転写法を用いて形成することができる。
（１１）下地電極層の表面にめっきを施し、めっき層を形成する。本実施の形態では、第１の下地電極層および第２の下地電極層の表面にめっき層を２層形成する。具体的には、第１の下地電極層および第２の下地電極層の上にＮｉめっき層を形成し、Ｎｉめっき層の上にＳｎめっき層を形成する。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。
　以上のようにして、図１に示す実施の形態にかかる積層セラミックコンデンサ１０が製造される。
３．実験例
　次に、上述した本発明にかかる積層セラミックコンデンサの効果を確認するために、実験の試料として上述した製造方法にしたがって、試料である積層セラミックコンデンサを作製し、第１の領域ないし第４の領域の幅方向ｙの変化および有無にともなう絶縁性と静電容量の変化を確認する実験を行った。
（１）実験例における試料の仕様
　まず、上述した積層セラミックコンデンサの製造方法にしたがって、以下のような仕様の実施例１ないし実施例７にかかる積層セラミックコンデンサの試料を作製した。なお、比較例にかかる積層セラミックコンデンサは、製造方法の工程（７）の９００℃以上１１００℃以下の範囲で酸素濃度を実験例よりも低い状態にして焼成を行った。
　（積層セラミックコンデンサの仕様）
・積層セラミックコンデンサの寸法（設計値）：Ｌ×Ｗ×Ｔ＝１．１７ｍｍ×０．６８ｍｍ×０．６８ｍｍ
・誘電体層の主成分のセラミック材料：ＢａＴｉＯ3
・容量：２２μＦ
・内部電極層の材料：Ｎｉ
・外部電極の構造：導電性金属（Ｃｕ）とガラス成分
・めっき層
　Ｎｉめっき層とＳｎめっき層との２層形成
　　Ｎｉめっき層厚み：約３μｍ
　　Ｓｎめっき層厚み：約５μｍ
（２）絶縁性（ＩＲ）の評価方法
　積層コンデンサの絶縁性は、定格電圧６．３Ｖ－１ｍｉｎの測定条件で、デジタル超高抵抗／微少電流計（ＡＤＣＭＴ社製　５４５１）にて測定した。絶縁性（ＩＲ）に対する判定基準は、Ｌｏｇ（ＩＲ）として６．８以上（１５０Ω・Ｆ）なので、ばらつきを考慮し、６．８以下を×、６．９以上７．４以下を△、７．５以上を〇とした。
（３）静電容量（Ｃａｐ）の測定方法
　静電容量（Ｃａｐ）の測定は、メーター（Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社製　４２７８Ａ）を用いて、１２０Ｈｚ、０．５Ｖｒｍｓの条件で得られる静電容量（Ｃ）を測定した。静電容量（Ｃａｐ）の判定基準は、１８．７以上２５．３以下を〇とし、１７．６以上１８．７以下を△とし、１７．６以下および２５．３以上を×とした。
（４）結果
　表１に、実施例１ないし実施例７、ならびに比較例による積層体の誘電体層の絶縁性および静電容量の判定並びに総合判定を示す。
Figure JPOXMLDOC01-appb-T000001
　表１によれば、実施例１ないし実施例７の各試料は、内部電極層にＮｉ－Ｍｇ－Ｏ相の配置された第１の領域ないし第４の領域を有するので、絶縁性の確保された試料が得られた。
　また、実施例２ないし実施例５の各試料は、内部電極層にＮｉ－Ｍｇ－Ｏ相の配置された第１の領域ないし第４の領域の幅方向ｙの長さが、５μｍ以上５０μｍ以下であるので、絶縁性の測定結果、７．５以上とより良好な結果が得られた。
　さらに、実施例１ないし実施例７の各試料によれば、内部電極層にＮｉ－Ｍｇ－Ｏ相の配置された第１の領域ないし第４の領域の幅方向ｙの長さが小さいほど、内部電極層の有効面積を拡大させることができ、静電容量を向上しうることが確認された。
　一方、比較例に係る試料では、静電容量を向上することは確認できたものの、内部電極層にＮｉ－Ｍｇ－Ｏ相の配置された第１の領域ないし第４の領域を有さないので、絶縁性が得られなかった。
　以上の結果から、本発明では、内部電極層にＮｉ－Ｍｇ－Ｏ相の配置された第１の領域ないし第４の領域を有すると、容量発現に寄与する内部電極の有効面積を拡大することができる。また、第１の側面および第２の側面が位置する幅方向ｙの側端側に誘電体層を形成する工程を省くことができ、積層セラミックコンデンサ１０の製造コストを削減することができるとともに、第１の内部電極層の第１の側面および第２の側面における露出部分、ならびに第２の内部電極層の第１の側面および第２の側面における露出部分の絶縁性が担保されることが示唆された。
　なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
　すなわち、本発明の技術的思想および目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置または配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
　１０　積層セラミックコンデンサ
　１２　積層体
　１２ａ　第１の主面
　１２ｂ　第２の主面
　１２ｃ　第１の側面
　１２ｄ　第２の側面
　１２ｅ　第１の端面
　１２ｆ　第２の端面
　１４　誘電体層
　１５ａ　内層部
　１５ｂ１　第１の外層部
　１５ｂ２　第２の外層部
　１６　内部電極層
　１６ａ　第１の内部電極層
　１６ａ１　第１の縁
　１６ａ２　第２の縁
　１６ｂ　第２の内部電極層
　１６ｂ１　第３の縁
　１６ｂ２　第４の縁
　１６ｃ　浮き内部電極層
　１８ａ　第１の対向電極部
　１８ｂ　第２の対向電極部
　２０ａ　第１の引出電極部
　２０ｂ　第２の引出電極部
　２２ｂ　端部
　２３ａ　第１の領域
　２３ｂ　第３の領域
　２５ａ　第２の領域
　２５ｂ　第４の領域
　２６ｃ　対向電極部
　３０　外部電極
　３０ａ　第１の外部電極
　３０ｂ　第２の外部電極
　３２　下地電極層
　３２ａ　第１の下地電極層
　３２ｂ　第２の下地電極層
　３４　めっき層
　３４ａ　第１のめっき層
　３４ｂ　第２のめっき層
　ｘ　高さ方向（積層方向）
　ｙ　幅方向
　ｚ　長さ方向

Claims (3)

  1. 　積層された複数の誘電体層を含み、前記複数の誘電体層の積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する幅方向に相対する第１の側面および第２の側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する積層体と、
    　前記複数の誘電体層上に配置され、前記第１の端面に露出された第１の内部電極層と、
    　前記複数の誘電体層上に配置され、前記第２の端面に露出された第２の内部電極層と、
    　前記第１の端面上に配置された下地電極層と、前記下地電極層に上に配置されためっき層と、を有する第１の外部電極と、
    　前記第２の端面上に配置された下地電極層と、前記下地電極層に上に配置されためっき層と、を有する第２の外部電極と、
    　を備える積層セラミックコンデンサにおいて、
    　前記第１の内部電極層は、前記第１の側面および第２の側面に露出し、
    　前記第２の内部電極層は、前記第１の側面および第２の側面に露出しており、
    　前記第１の内部電極層は、前記積層体の前記第１の側面側の縁に沿った第１の領域と、前記積層体の前記第２の側面側の縁に沿った第２の領域とを有し、
    　前記第１の領域および前記第２の領域には、Ｎｉ－Ｍｇ－Ｏ相が形成されており、
    　前記第２の内部電極層は、前記積層体の前記第１の側面側の縁に沿った第３の領域と、前記積層体の前記第２の側面側の縁に沿った第４の領域とを有し、
    　前記第３の領域および前記第４の領域には、Ｎｉ－Ｍｇ－Ｏ相が形成されている、積層セラミックコンデンサ。
  2. 　前記第１の領域および前記第２の領域の各々の幅方向の寸法は、５μｍ以上５０μｍ以下であり、
    　前記第３の領域および前記第４の領域の各々の幅方向の寸法は、５μｍ以上５０μｍ以下である、請求項１に記載の積層セラミックコンデンサ。
  3. 　前記誘電体層は、少なくともＭｇを含む、請求項１または請求項２に記載の積層セラミックコンデンサ。
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