WO2025005533A1 - 적층 구조체의 무너짐을 방지하는 3차원 플래시 메모리 및 그 제조 방법 - Google Patents

적층 구조체의 무너짐을 방지하는 3차원 플래시 메모리 및 그 제조 방법 Download PDF

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    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass

Definitions

  • the following examples relate to a three-dimensional flash memory that prevents collapse of a laminated structure and a method for manufacturing the same.
  • Flash memory devices are electrically erasable programmable read-only memories (EEPROM) that control the input and output of data electrically by Fowler-Nordheimtunneling or hot electron injection, and can be commonly used in computers, digital cameras, MP3 players, game systems, memory sticks, etc.
  • EEPROM electrically erasable programmable read-only memories
  • 3D flash memory has a problem in that the stacked structures collapse through the separation trench where a common source line is formed between the stacked structures due to the vertical heightening.
  • the embodiments below are intended to propose a technique for solving the problems of the existing three-dimensional flash memory described above.
  • One embodiment proposes a three-dimensional flash memory having a structure including at least one connector within an isolation trench and a method of manufacturing the same to prevent collapse of the laminated structure.
  • a three-dimensional flash memory may be characterized by including stacked structures including gate electrodes that are formed to extend horizontally on a substrate and are spaced apart in the vertical direction and stacked, and vertical channel structures that penetrate the gate electrodes and extend in the vertical direction, each of the vertical channel structures including a data storage pattern and a vertical channel pattern; a separation trench provided in the vertical direction between the stacked structures so as to separate the stacked structures; and a common source line formed within the separation trench, wherein at least one connecting portion that supports between the stacked structures is included within the separation trench to prevent the stacked structures from collapsing through the separation trench before the common source line is formed.
  • the at least one connecting portion may be characterized by being formed of an insulating material to electrically isolate the laminated structures.
  • the three-dimensional flash memory may be characterized by further including a connecting wire arranged on top of the common source line, connecting portions of the common source line segmented by the at least one connecting portion to each other.
  • the three-dimensional flash memory may be characterized by further including insulating spacers surrounding sides of the common source line within the separation trench.
  • a method for manufacturing a three-dimensional flash memory includes the steps of: preparing a semiconductor structure including gate electrodes that are formed to extend in a horizontal direction on a substrate and are vertically spaced apart and stacked; forming a separation trench in the vertical direction in the semiconductor structure to generate stacked structures separated by the separation trench; and forming a common source line in the separation trench, wherein the step of generating the stacked structures may be characterized by forming the separation trench while leaving at least one connecting portion that supports between the stacked structures on the semiconductor structure to prevent the stacked structures from collapsing through the separation trench.
  • a method for manufacturing a three-dimensional flash memory includes the steps of: preparing a semiconductor structure including sacrificial layers that are formed to extend in a horizontal direction on a substrate and are vertically spaced apart and stacked; forming a separation trench in the vertical direction in the semiconductor structure to generate stacked structures separated by the separation trench; forming a common source line in the separation trench; removing the sacrificial layers from each of the stacked structures; and forming gate electrodes in spaces from which the sacrificial layers have been removed, wherein the step of generating the stacked structures may be characterized by forming the separation trench while leaving at least one connecting portion that supports between the stacked structures on the semiconductor structure to prevent the stacked structures from collapsing through the separation trench.
  • the step of forming the common source line may be characterized by further including the step of replacing the at least one connecting portion with an insulating material after forming the common source line.
  • the replacing step may be characterized by including: a step of removing a portion corresponding to the at least one connecting portion in the semiconductor structure to secure a space; and a step of filling the secured space with the insulating material to replace the at least one connecting portion with the insulating material.
  • the step of forming the common source line may further include the step of arranging a connecting wire on top of the common source line so as to connect portions of the common source line segmented by the at least one connecting portion to each other after replacing the at least one connecting portion with the insulating material.
  • the step of forming the common source line may be characterized by further including the step of forming insulating spacers surrounding a side surface of the common source line within the separation trench.
  • the method for manufacturing the three-dimensional flash memory may further include a step of forming vertical channel structures, each of which includes a data storage pattern and a vertical channel pattern, extending in the vertical direction so as to penetrate the gate electrodes or the sacrificial layers.
  • One embodiment proposes a three-dimensional flash memory having a structure including at least one connector within an isolation trench and a method for manufacturing the same, thereby preventing collapse of a stacked structure.
  • FIG. 1 is a simplified circuit diagram illustrating an array of three-dimensional flash memory according to one embodiment.
  • FIG. 2 is a plan view illustrating the structure of a three-dimensional flash memory according to one embodiment.
  • FIG. 3 is a cross-sectional view illustrating the structure of a three-dimensional flash memory according to one embodiment, and corresponds to a cross-section taken along line A-A' of FIG. 2.
  • FIG. 4 is a cross-sectional view illustrating the structure of a three-dimensional flash memory according to one embodiment, and corresponds to a cross-section taken along line B-B' of FIG. 2.
  • FIG. 5 is a flow chart illustrating a method for manufacturing a three-dimensional flash memory according to one embodiment.
  • FIGS. 6A to 6F are plan views illustrating the structure of a three-dimensional flash memory to explain the manufacturing method illustrated in FIG. 5.
  • FIGS. 7a to 7f are cross-sectional views illustrating the structure of a three-dimensional flash memory to explain the manufacturing method illustrated in FIG. 5, and correspond to cross-sections taken along line A-A' of FIGS. 6a to 6f.
  • FIGS. 8a to 8f are cross-sectional views illustrating the structure of a three-dimensional flash memory to explain the manufacturing method illustrated in FIG. 5, and correspond to cross-sections taken along line B-B' of FIGS. 6a to 6f.
  • FIG. 9 is a flow chart illustrating a method for manufacturing a three-dimensional flash memory according to another embodiment.
  • FIG. 10 is a perspective view schematically illustrating an electronic system including a three-dimensional flash memory according to one embodiment.
  • the terms used in this specification are terms used to appropriately express the preferred embodiments of the present invention, and may vary depending on the intention of the viewer, operator, or the customs of the field to which the present invention belongs. Therefore, the definitions of these terms should be made based on the contents throughout this specification. For example, in this specification, the singular includes the plural unless specifically stated in the phrase.
  • the terms “comprises” and/or “comprising” used in this specification do not exclude the presence or addition of one or more other components, steps, operations, and/or elements mentioned.
  • first, second, etc. are used in this specification to describe various regions, directions, shapes, etc., these regions, directions, and shapes should not be limited by these terms. These terms are only used to distinguish a certain region, direction, or shape from another region, direction, or shape. Therefore, a part mentioned as a first part in one embodiment may be mentioned as a second part in another embodiment.
  • a three-dimensional flash memory having a structure including at least one connecting portion within a separation trench to prevent collapse of the laminated structure and a method for manufacturing the same are described in detail.
  • FIG. 1 is a simplified circuit diagram illustrating an array of three-dimensional flash memory according to one embodiment.
  • an array of three-dimensional flash memory may include a common source line (CSL), a plurality of bit lines (BL0, BL1, BL2), and a plurality of cell strings (CSTR) arranged between the common source line (CSL) and the bit lines (BL0, BL1, BL2).
  • CSL common source line
  • bit lines BL0, BL1, BL2
  • CSTR cell strings
  • the bit lines (BL0, BL1, BL2) can be arranged two-dimensionally while being spaced apart from each other along the first direction (D1) and extending in the second direction (D2).
  • the first direction (D1), the second direction (D2), and the third direction (D3) are each orthogonal to each other and can form a rectangular coordinate system defined by the X, Y, and Z axes.
  • a plurality of cell strings may be connected in parallel to each of the bit lines (BL0, BL1, BL2).
  • the cell strings (CSTR) may be commonly connected to the common source line (CSL) provided between the bit lines (BL0, BL1, BL2) and one common source line (CSL).
  • a plurality of common source lines may be provided, and the plurality of common source lines (CSL) may be arranged two-dimensionally while extending in the first direction (D1) and being spaced apart from each other along the second direction (D2).
  • the plurality of common source lines (CSL) may be electrically the same voltage applied, but is not limited thereto, and each of the plurality of common source lines (CSL) may be electrically independently controlled so that different voltages may be applied.
  • each of the cell strings (CSTR) may be arranged to be spaced apart from each other along the second direction (D2) per bit line while being formed to extend in the third direction (D3).
  • each of the cell strings (CSTR) may be composed of a ground select transistor (GST) connected to a common source line (CSL), first and second string select transistors (SST1, SST2) connected to bit lines (BL0, BL1, BL2) and connected in series, memory cell transistors (MCT) and an erase control transistor (ECT) arranged between the ground select transistor (GST) and the first and second string select transistors (SST1, SST2) and connected in series.
  • each of the memory cell transistors (MCT) may include a data storage element.
  • each of the cell strings may include first and second string select transistors (SST1, SST2) connected in series, and the second string select transistor (SST2) may be connected to one of the bit lines (BL0, BL1, BL2).
  • each of the cell strings may include one string select transistor.
  • the ground select transistor (GST) in each of the cell strings (CSTR) may be composed of a plurality of MOS transistors connected in series, similar to the first and second string select transistors (SST1, SST2).
  • a cell string may be composed of a plurality of memory cell transistors (MCT) having different distances from common source lines (CSL). That is, the memory cell transistors (MCT) may be connected in series along a third direction (D3) between a first string select transistor (SST1) and a ground select transistor (GST). An erase control transistor (ECT) may be connected between the ground select transistor (GST) and the common source lines (CSL).
  • Each of the cell strings (CSTR) may further include dummy cell transistors (DMC) each connected between the first string select transistor (SST1) and an uppermost one of the memory cell transistors (MCT) and between the ground select transistor (GST) and a lowermost one of the memory cell transistors (MCT).
  • DMC dummy cell transistors
  • the first string select transistor (SST1) can be controlled by the first string select lines (SSL1-1, SSL1-2, SSL1-3), and the second string select transistor (SST2) can be controlled by the second string select lines (SSL2-1, SSL2-2, SSL2-3).
  • the memory cell transistors (MCT) can be controlled by the plurality of word lines (WL0-WLn), and the dummy cell transistors (DMC) can be controlled by the dummy word line (DWL), respectively.
  • the ground select transistor (GST) can be controlled by the ground select lines (GSL0, GSL1, GSL2), and the erase control transistor (ECT) can be controlled by the erase control line (ECL).
  • the erase control transistors (ECTs) can be provided in multiple numbers. Common source lines (CSL) can be commonly connected to the sources of the erase control transistors (ECT).
  • the gate electrodes of the memory cell transistors (MCT), which are provided at substantially the same distance from the common source lines (CSL), may be commonly connected to one of the word lines (WL0-WLn, DWL) and may be in an equipotential state.
  • the present invention is not limited thereto, and even if the gate electrodes of the memory cell transistors (MCT) are provided at substantially the same level from the common source lines (CSL), the gate electrodes provided in different rows or columns may be independently controlled.
  • the ground selection lines (GSL0, GSL1, GSL2), the first string selection lines (SSL1-1, SSL1-2, SSL1-3) and the second string selection lines (SSL2-1, SSL2-2, SSL2-3) extend along the first direction (D1), are spaced apart from each other in the second direction (D2) and can be arranged two-dimensionally.
  • the ground selection lines (GSL0, GSL1, GSL2), the first string selection lines (SSL1-1, SSL1-2, SSL1-3) and the second string selection lines (SSL2-1, SSL2-2, SSL2-3), which are provided at substantially the same level from the common source lines (CSL), can be electrically isolated from each other.
  • the erase control transistors (ECT) of different cell strings (CSTR) can be controlled by a common erase control line (ECL).
  • the erase control transistors (ECT) may generate gate induced drain leakage (GIDL) during an erase operation of the memory cell array.
  • GIDL gate induced drain leakage
  • an erase voltage may be applied to the bit lines (BL0, BL1, BL2) and/or the common source lines (CSL) during an erase operation of the memory cell array, and gate induced leakage current may be generated in the string select transistor (SST) and/or the erase control transistors (ECT).
  • the string selection line (SSL) described above may be represented as an upper selection line (USL), and the ground selection line (GSL) may be represented as a lower selection line.
  • FIG. 2 is a plan view illustrating the structure of a three-dimensional flash memory according to one embodiment
  • FIG. 3 is a cross-sectional view illustrating the structure of a three-dimensional flash memory according to one embodiment, corresponding to a cross-section taken along line A-A' of FIG. 2
  • FIG. 4 is a cross-sectional view illustrating the structure of a three-dimensional flash memory according to one embodiment, corresponding to a cross-section taken along line B-B' of FIG.
  • the substrate (SUB) may be a semiconductor substrate, such as a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a monocrystalline epitaxial layer grown on a monocrystalline silicon substrate.
  • the substrate (SUB) may be doped with a first conductive type impurity (e.g., a P-type impurity).
  • Laminated structures (ST) may be arranged on the substrate (SUB).
  • the laminated structures (ST) may be arranged two-dimensionally along the second direction (D2) while being formed to extend in the first direction (D1).
  • the laminated structures (ST) may be spaced apart from each other in the second direction (D2).
  • Each of the stacked structures (ST) may include gate electrodes (EL1, EL2, EL3) and interlayer insulating films (ILD) alternately stacked in a vertical direction (e.g., a third direction (D3)) perpendicular to a top surface of a substrate (SUB).
  • the stacked structures (ST) may have a substantially flat top surface. That is, the top surfaces of the stacked structures (ST) may be parallel to the top surface of the substrate (SUB).
  • the vertical direction means the third direction (D3) or the opposite direction of the third direction (D3).
  • each of the gate electrodes may be one of the erase control line (ECL), ground select lines (GSL0, GSL1, GSL2), word lines (WL0-WLn, DWL), first string select lines (SSL1-1, SSL1-2, SSL1-3), and second string select lines (SSL2-1, SSL2-2, SSL2-3) sequentially stacked on the substrate (SUB).
  • ECL erase control line
  • GSL0, GSL1, GSL2 ground select lines
  • WL0 word lines
  • first string select lines SSL1-1, SSL1-2, SSL1-3
  • second string select lines SSL2-1, SSL2-2, SSL2-3 sequentially stacked on the substrate (SUB).
  • Each of the gate electrodes (EL1, EL2, EL3) may be formed to extend in the first direction (D1) and have substantially the same thickness in the third direction (D3).
  • the thickness means the thickness in the third direction (D3).
  • Each of the gate electrodes (EL1, EL2, EL3) may be formed of a conductive material.
  • each of the gate electrodes may include at least one selected from a doped semiconductor (e.g., doped silicon, etc.), a metal (e.g., W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.), or a conductive metal nitride (e.g., titanium nitride, tantalum nitride, etc.).
  • a doped semiconductor e.g., doped silicon, etc.
  • a metal e.g., W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.
  • a conductive metal nitride e.g., titanium nitride, tantalum nitride, etc.
  • the gate electrodes (EL1, EL2, EL3) may include a first gate electrode (EL1) at the lowermost position, a third gate electrode (EL3) at the uppermost position, and a plurality of second gate electrodes (EL2) between the first gate electrode (EL1) and the third gate electrode (EL3).
  • the first gate electrode (EL1) and the third gate electrode (EL3) are each illustrated and described as a single number, this is exemplary and is not limited thereto, and the first gate electrode (EL1) and the third gate electrode (EL3) may be provided in plural numbers as needed.
  • the first gate electrode (EL1) may correspond to any one of the ground selection lines (GSL0, GSL1, GLS2) illustrated in FIG. 1.
  • the second gate electrode (EL2) may correspond to any one of the word lines (WL0-WLn, DWL) illustrated in FIG. 1.
  • the third gate electrode (EL3) may correspond to any one of the first string selection lines (SSL1-1, SSL1-2, SSL1-3) or any one of the second string selection lines (SSL2-1, SSL2-2, SSL2-3) illustrated in FIG. 1.
  • each end of the stacked structures (ST) may have a stepwise structure along the first direction (D1). More specifically, the gate electrodes (EL1, EL2, EL3) of the stacked structures (ST) may have a length in the first direction (D1) that decreases as they move away from the substrate (SUB).
  • the third gate electrode (EL3) may have the smallest length in the first direction (D1) and the largest distance from the substrate (SUB) in the third direction (D3).
  • the first gate electrode (EL1) may have the largest length in the first direction (D1) and the smallest distance from the substrate (SUB) in the third direction (D3).
  • each of the stacked structures (ST) can have a thickness that decreases as it gets further away from the outermost one of the vertical channel structures (VS) described below, and the side walls of the gate electrodes (EL1, EL2, EL3) can be spaced apart at a constant interval along the first direction (D1) in a planar view.
  • each of the interlayer insulating films (ILDs) may have a different thickness.
  • the lowermost and uppermost of the interlayer insulating films (ILDs) may have a smaller thickness than the other interlayer insulating films (ILDs).
  • the thickness of each of the interlayer insulating films (ILDs) may have a different thickness or may be set to be the same depending on the characteristics of the semiconductor device.
  • the interlayer insulating films (ILDs) may be formed of an insulating material for insulation between the gate electrodes (EL1, EL2, EL3).
  • the interlayer insulating films (ILDs) may be formed of silicon oxide.
  • a plurality of channel holes (CH) penetrating a portion of the stacked structures (ST) and the substrate (SUB) may be provided.
  • Vertical channel structures (VS) may be provided within the channel holes (CH).
  • the vertical channel structures (VS) may be formed as a plurality of cell strings (CSTR) as shown in FIG. 1 and may extend in a third direction (D3) while being connected to the substrate (SUB).
  • the connection of the vertical channel structures (VS) to the substrate (SUB) may be achieved by a lower surface of each of the vertical channel structures (VS) being in contact with an upper surface of the substrate (SUB), but is not limited thereto and may be achieved by being embedded in the substrate (SUB).
  • the lower surfaces of the vertical channel structures (VS) may be located at a level lower than the upper surface of the substrate (SUB).
  • the rows of vertical channel structures (VS) penetrating one of the stacked structures (ST) may be provided in multiple numbers. For example, as illustrated in FIG. 2, rows of two vertical channel structures (VS) may penetrating one of the stacked structures (ST). However, the present invention is not limited thereto, and rows of one vertical channel structure (VS) may penetrating one of the stacked structures (ST), or rows of three or more vertical channel structures (VS) may penetrating one of the stacked structures (ST). In a pair of adjacent rows, the vertical channel structures (VS) corresponding to one row may be shifted in a first direction (D1) from the vertical channel structures (VS) corresponding to the other adjacent row.
  • D1 first direction
  • the vertical channel structures (VS) may be arranged in a zigzag shape along the first direction (D1). However, without being limited or restricted thereto, the vertical channel structures (VS) may also form an array arranged side by side in rows and columns.
  • Each of the vertical channel structures (VS) may be formed to extend in a third direction (D3) from the substrate (SUB).
  • each of the vertical channel structures (VS) is illustrated as having a pillar shape with the same width at the top and bottom, but is not limited thereto and may have a shape in which the width in the first direction (D1) and the second direction (D2) increases as it goes in the third direction (D3).
  • the upper surface of each of the vertical channel structures (VS) may have a circular shape, an oval shape, a square shape, or a bar shape.
  • Each of the vertical channel structures (VS) can include a data storage pattern (DSP), a vertical channel pattern (VCP), a vertical filled pattern (VFP), and a conductive pad (PAD).
  • the data storage pattern (DSP) can have a pipe shape or a macaroni shape with an open bottom
  • the vertical channel pattern (VCP) can have a pipe shape or a macaroni shape with a closed bottom.
  • the vertical filled pattern (VFP) can fill a space surrounded by the vertical channel pattern (VCP) and the conductive pad (PAD).
  • a data storage pattern may cover an inner wall of each of the channel holes (CH), surround an outer wall of a vertical channel pattern (VCP) toward the inside, and contact the sidewalls of gate electrodes (EL1, EL2, EL3) toward the outside.
  • the data storage pattern (DSP) is a data storage element that traps charges by a voltage applied through the second gate electrodes (EL2) and represents a data value by a change in the trapped charges, or changes a state of charges (e.g., a polarization state) by a voltage applied through the gate electrodes (EL2) and represents a data value by a change in the state of the charges.
  • the data storage pattern may be an ONO (Oxide-Nitride-Oxide) or a ferroelectric pattern.
  • a vertical channel pattern can cover an inner wall of a data storage pattern (DSP).
  • the vertical channel pattern (VCP) can include a first portion (VCP1) and a second portion (VCP2) on the first portion (VCP1).
  • a first portion (VCP1) of the vertical channel pattern (VCP) can be provided at a lower portion of each of the channel holes (CH) and can be in contact with the substrate (SUB).
  • the first portion (VCP1) of the vertical channel pattern (VCP) can be used for the purpose of blocking, suppressing, or minimizing leakage current in each of the vertical channel structures (VS) and/or for the purpose of an epitaxial pattern.
  • a thickness of the first portion (VCP1) of the vertical channel pattern (VCP) can be, for example, greater than a thickness of the first gate electrode (EL1).
  • a sidewall of the first portion (VCP1) of the vertical channel pattern (VCP) can be surrounded by a data storage pattern (DSP).
  • An upper surface of the first portion (VCP1) of the vertical channel pattern (VCP) can be located at a higher level than an upper surface of the first gate electrode (EL1). More specifically, the upper surface of the first part (VCP1) of the vertical channel pattern (VCP) may be located between the upper surface of the first gate electrode (EL1) and the lower surface of the lowermost one of the second gate electrodes (EL2). The lower surface of the first part (VCP1) of the vertical channel pattern (VCP) may be located at a level lower than the uppermost surface of the substrate (SUB) (i.e., the lower surface of the lowermost one of the interlayer insulating films (ILD)).
  • a part of the first part (VCP1) of the vertical channel pattern (VCP) may overlap with the first gate electrode (EL1) in the horizontal direction.
  • the horizontal direction means any direction extending on a plane parallel to the first direction (D1) and the second direction (D2).
  • a second portion (VCP2) of the vertical channel pattern (VCP) may extend in a third direction (D3) from an upper surface of the first portion (VCP1).
  • the second portion (VCP2) of the vertical channel pattern (VCP) may be provided between the data storage pattern (DSP) and the vertical buried pattern (VFP), and may correspond to the second gate electrodes (EL2). Accordingly, the second portion (VCP2) of the vertical channel pattern (VCP) may configure memory cells together with regions corresponding to the second gate electrodes (EL2) of the data storage pattern (DSP) as described above.
  • the upper surface of the second part (VCP2) of the vertical channel pattern (VCP) can be substantially coplanar with the upper surface of the vertical buried pattern (VFP).
  • the upper surface of the second part (VCP2) of the vertical channel pattern (VCP) can be located at a level higher than the upper surface of the uppermost one of the second gate electrodes (EL2). More specifically, the upper surface of the second part (VCP2) of the vertical channel pattern (VCP) can be located between the upper surface and the lower surface of the third gate electrode (EL3).
  • a vertical channel pattern is a component that transfers charges or holes to a data storage pattern (DSP), and may be formed of single-crystalline silicon or polysilicon to form or boost a channel by an applied voltage.
  • the vertical channel pattern (VCP) is not limited thereto and may be formed of an oxide semiconductor material capable of blocking, suppressing, or minimizing a leakage current.
  • the vertical channel pattern (VCP) may be formed of an oxide semiconductor material or a group 4 semiconductor material including at least one of In, Zn, or Ga having excellent leakage current characteristics.
  • the vertical channel pattern (VCP) may be formed of a ZnOx series material including, for example, AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • the vertical channel pattern can block, suppress, or minimize leakage current to the gate electrodes (EL1, EL2, EL3) or the substrate (SUB), and improve transistor characteristics (e.g., threshold voltage distribution and speed of program/read operations) of at least one of the gate electrodes (EL1, EL2, EL3), thereby improving electrical characteristics of the three-dimensional flash memory.
  • transistor characteristics e.g., threshold voltage distribution and speed of program/read operations
  • the vertical buried pattern (VFP) can be surrounded by a second portion (VCP2) of the vertical channel pattern (VCP).
  • An upper surface of the vertical buried pattern (VFP) can be in contact with a conductive pad (PAD), and a lower surface of the vertical buried pattern (VFP) can be in contact with a first portion (VCP1) of the vertical channel pattern (VCP).
  • the vertical buried pattern (VFP) can be spaced apart from the substrate (SUB) in a third direction (D3). In other words, the vertical buried pattern (VFP) can be electrically floated from the substrate (SUB).
  • the vertical buried pattern (VFP) can be formed of a material that helps diffusion of charges or holes in the vertical channel pattern (VCP). More specifically, the vertical buried pattern (VFP) can be formed of a material having excellent charge and hole mobility.
  • the vertical buried pattern (VFP) can be formed of a semiconductor material doped with impurities, an intrinsic semiconductor material that is not doped with impurities, or a polycrystalline semiconductor material.
  • the vertical buried pattern (VFP) can be formed of polysilicon doped with a first conductivity type impurity (e.g., a P-type impurity) that is the same as that of the substrate (SUB). That is, the vertical buried pattern (VFP) can improve the electrical characteristics of the three-dimensional flash memory, thereby enhancing the speed of the memory operation.
  • a first conductivity type impurity e.g., a P-type impurity
  • the vertical channel structures (VS) may correspond to channels of the erase control transistor (ECT), the first and second string select transistors (SST1, SST2), the ground select transistor (GST), and the memory cell transistors (MCT).
  • ECT erase control transistor
  • SST1, SST2 first and second string select transistors
  • GST ground select transistor
  • MCT memory cell transistors
  • a conductive pad (PAD) may be provided on a top surface of a second part (VCP2) of a vertical channel pattern (VCP) and a top surface of a vertical buried pattern (VFP).
  • the conductive pad (PAD) may be connected to an upper portion of the vertical channel pattern (VCP) and an upper portion of the vertical buried pattern (VFP).
  • a side wall of the conductive pad (PAD) may be surrounded by a data storage pattern (DSP).
  • An upper surface of the conductive pad (PAD) may be substantially coplanar with an upper surface of each of the stacked structures (ST) (i.e., an upper surface of an uppermost one of the interlayer insulating films (ILD)).
  • a lower surface of the conductive pad (PAD) may be located at a level lower than an upper surface of the third gate electrode (EL3). More specifically, the lower surface of the conductive pad (PAD) may be located between the upper and lower surfaces of the third gate electrode (EL3). That is, at least a portion of the conductive pad (PAD) may overlap the third gate electrode (EL3) in a horizontal direction.
  • the conductive pad (PAD) can be formed of a semiconductor or conductive material doped with impurities.
  • the conductive pad (PAD) can be formed of a semiconductor material doped with impurities different from those of the vertical buried pattern (VFP) (more precisely, impurities of a second conductive type (e.g., N type) different from those of the first conductive type (e.g., P type).
  • VFP vertical buried pattern
  • a challenge pad can reduce the contact resistance between a bit line (BL) and a vertical channel pattern (VCP) (or vertical buried pattern (VFP)) described later.
  • BL bit line
  • VCP vertical channel pattern
  • VFP vertical buried pattern
  • the vertical channel structures (VS) have been described as having a structure including a conductive pad (PAD), but they are not limited thereto or restricted thereto and may have a structure in which the conductive pad (PAD) is omitted.
  • the vertical channel pattern (VCP) and the vertical buried pattern (VFP) may be formed to extend in the third direction (D3) so that each upper surface of the vertical channel pattern (VCP) and the vertical buried pattern (VFP) is substantially coplanar with the upper surface of each of the stacked structures (ST) (i.e., the upper surface of the uppermost one of the interlayer insulating films (ILD)).
  • the bit line contact plug (BLPG) described below may be directly in contact with and electrically connected to the vertical channel pattern (VCP) instead of being indirectly electrically connected to the vertical channel pattern (VCP) through the conductive pad (PAD).
  • VFP vertically embedded pattern
  • the vertical channel pattern (VCP) has been described as having a structure including a first portion (VCP1) and a second portion (VCP2), it is not limited or restricted thereto and may have a structure in which the first portion (VCP1) is excluded.
  • the vertical channel pattern (VCP) may be provided between a vertical buried pattern (VFP) formed to extend to a substrate (SUB) and a data storage pattern (DSP) and may be formed to extend to the substrate (SUB) so as to contact the substrate (SUB).
  • VFP vertical buried pattern
  • DSP data storage pattern
  • a lower surface of the vertical channel pattern (VCP) may be positioned at a level lower than an uppermost surface of the substrate (SUB) (a lower surface of the lowest one of the interlayer insulating films (ILD)), and an upper surface of the vertical channel pattern (VCP) may be substantially coplanar with an upper surface of the vertical buried pattern (VFP).
  • a separation trench (TR) extending in a first direction (D1) and in a third direction (D3) may be provided to separate the laminated structures (ST).
  • a common source line (CSL) may be provided within the isolation trench (TR). More specifically, the common source line (CSL) may be provided on the substrate (SUB) within the isolation trench (TR).
  • the common source line (CSL) may have a plate shape extending in the first direction (D1) and the third direction (D3). In this case, the common source line (CSL) may have a shape in which the width in the second direction (D2) increases as it goes in the third direction (D3).
  • the common source line (CSL) can be formed of a semiconductor material doped with a second challenge type impurity (e.g., an N-type impurity).
  • the upper surface of the common source line (CSL) can be substantially coplanar with the upper surface of each of the stacked structures (ST) (i.e., the upper surface of the uppermost one of the interlayer insulating films (ILD)).
  • Insulating spacers may be interposed between the common source line (CSL) and the stacked structures (ST).
  • the insulating spacers (SP) may be formed to surround a side surface of the common source line (CSL) within the isolation trench (TR), thereby being provided so as to face each other between the adjacent stacked structures (ST).
  • the insulating spacers (SP) may be formed of silicon oxide, silicon nitride, silicon oxynitride, or a low-k material having a low dielectric constant.
  • At least one connecting member (CN) supporting between the stacked structures (ST) may be included as a structure to prevent the stacked structures (ST) from collapsing through the separation trench (TR) before the common source line (CSL) is formed.
  • At least one connecting member (CN) may be formed of an insulating material to electrically isolate the stacked structures (ST).
  • the insulating material may be silicon oxide, silicon nitride, silicon oxynitride, or a low-k material having a low dielectric constant.
  • connection (CN) is formed of an insulating material in this way, the common source line (CSL) can be segmented into a plurality of parts (P1, P2, P3) by at least one connection (CN).
  • the three-dimensional flash memory may further include a connection wiring (CL) that is arranged on the upper side of the common source line (CSL) and connects the segmented portions (P1, P2, P3) of the common source line (CSL) by at least one connection portion (CN).
  • the connection wiring (CL) may be formed to extend in the first direction (D1) to connect the segmented portions (P1, P2, P3) to each other.
  • the conductive material forming the connection wiring (CL) may be the same material as the conductive material forming each of the aforementioned gate electrodes (EL1, EL2, EL3).
  • a capping insulating film (CAP) may be provided on the stacked structures (ST), the vertical channel structures (VS) and the common source line (CSL).
  • the capping insulating film (CAP) may cover an upper surface of an uppermost one of the interlayer insulating films (ILD), an upper surface of the conductive pad (PAD) and an upper surface of the common source line (CSL).
  • the capping insulating film (CAP) may be formed of an insulating material different from the interlayer insulating films (ILD).
  • the above-described connection wiring (CL) may be provided inside the capping insulating film (CAP), and a bit line contact plug (BLPG) electrically connected to the conductive pad (PAD) may be provided.
  • the bit line contact plug (BLPG) may have a shape in which a width in the first direction (D1) and the second direction (D2) increases as it goes in the third direction (D3).
  • a bit line (BL) may be provided on a capping insulating film (CAP) and a bit line contact plug (BLPG).
  • the bit line (BL) corresponds to any one of a plurality of bit lines (BL0, BL1, BL2) illustrated in FIG. 1 and may be formed by extending along a second direction (D2) with a conductive material.
  • the conductive material constituting the bit line (BL) may be the same material as the conductive material forming each of the aforementioned gate electrodes (EL1, EL2, EL3).
  • the bit line (BL) may be electrically connected to the vertical channel structures (VS) through a bit line contact plug (BLPG).
  • the connection of the bit line (BL) to the vertical channel structures (VS) may mean that the bit line (BL) is connected to a vertical channel pattern (VCP) included in the vertical channel structures (VS).
  • a three-dimensional flash memory having such a structure can perform a program operation, a read operation, and an erase operation based on a voltage applied to each of the cell strings (CSTR), a voltage applied to a string select line (SSL), a voltage applied to each of the word lines (WL0-WLn), a voltage applied to a ground select line (GSL), and a voltage applied to a common source line (CSL).
  • CSTR cell strings
  • SSL string select line
  • WL0-WLn voltage applied to each of the word lines
  • GSL ground select line
  • CSL common source line
  • the three-dimensional flash memory can perform a program operation by forming a channel in a vertical channel pattern (VCP) to transfer charges or holes to a data storage pattern (DSP) of a target memory cell based on the voltage applied to each of the cell strings (CSTR), the voltage applied to the string select line (SSL), the voltage applied to each of the word lines (WL0-WLn), the voltage applied to the ground select line (GSL), and the voltage applied to the common source line (CSL).
  • VCP vertical channel pattern
  • DSP data storage pattern
  • the three-dimensional flash memory is not limited or restricted to the described structure, and may be implemented in various structures assuming that it includes a vertical channel pattern (VCP), a data storage pattern (DSP), gate electrodes (EL1, EL2, EL3), a bit line (BL), a common source line (CSL), at least one connection portion (CN) and a connection wiring (CL) according to an implementation example.
  • VCP vertical channel pattern
  • DSP data storage pattern
  • EL1, EL2, EL3 gate electrodes
  • BL bit line
  • CSL common source line
  • CN connection portion
  • CL connection wiring
  • a three-dimensional flash memory can be implemented with a structure including a back gate (BG) instead of a vertical buried pattern (VFP) contacting an inner wall of a vertical channel pattern (VCP).
  • the back gate (BG) can be formed by extending a conductive material including at least one selected from a doped semiconductor (e.g., doped silicon, etc.), a metal (e.g., W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.), or a conductive metal nitride (e.g., titanium nitride, tantalum nitride, etc.) along a vertical direction (e.g., a third direction (D3)) while being at least partially surrounded by the vertical channel pattern (VCP) so as to apply a voltage for a memory operation to the VCP.
  • a doped semiconductor e.g., do
  • FIG. 5 is a flow chart illustrating a method for manufacturing a three-dimensional flash memory according to one embodiment
  • FIGS. 6a to 6f are plan views illustrating the structure of a three-dimensional flash memory for explaining the manufacturing method illustrated in FIG. 5
  • FIGS. 7a to 7f are cross-sectional views illustrating the structure of a three-dimensional flash memory for explaining the manufacturing method illustrated in FIG. 5, corresponding to cross-sections taken along line A-A' of FIGS. 6a to 6f
  • FIGS. 8a to 8f are cross-sectional views illustrating the structure of a three-dimensional flash memory for explaining the manufacturing method illustrated in FIG. 5, corresponding to cross-sections taken along line B-B' of FIGS.
  • a method for manufacturing a three-dimensional flash memory for manufacturing a three-dimensional flash memory having a structure described with reference to FIGS. 2 to 4 based on a gate first technique, and is assumed to be performed by an automated and mechanized manufacturing system.
  • the following manufacturing method is described as manufacturing a three-dimensional flash memory having a structure including the remaining components excluding a bit line contact plug (BLPG), a bit line (BL), and a capping insulating film (CAP) for convenience of explanation.
  • the excluded bit line contact plug (BLPG), bit line (BL), and capping insulating film (CAP) can be formed through additional steps (not shown) after the steps (S510 to S530) described below.
  • step (S510) the manufacturing system can prepare a semiconductor structure (SEMI-STR) including gate electrodes (EL1, EL2, EL3) and interlayer insulating films (ILD) that are alternately stacked in the vertical direction while extending horizontally on a substrate (SUB), as illustrated in FIGS. 6a, 7a, and 8a.
  • SEMI-STR semiconductor structure
  • EL1, EL2, EL3 gate electrodes
  • ILD interlayer insulating films
  • the drawing depicts a semiconductor structure (SEMI-STR) including vertical channel structures (VS) penetrating gate electrodes (EL1, EL2, EL3) and interlayer insulating films (ILD), the present invention is not limited thereto and may further include channel holes (CH) penetrating the gate electrodes (EL1, EL2, EL3) and interlayer insulating films (ILD), or may only include the gate electrodes (EL1, EL2, EL3) and interlayer insulating films (ILD) without including the vertical channel structures (VS) or the channel holes (CH).
  • SEMI-STR semiconductor structure
  • VS vertical channel structures
  • EL1, EL2, EL3 interlayer insulating films
  • the present invention is not limited thereto and may further include channel holes (CH) penetrating the gate electrodes (EL1, EL2, EL3) and interlayer insulating films (ILD), or may only include the gate electrodes (EL1, EL2, EL3) and interlayer insulating films (ILD) without including the vertical channel structures (VS) or
  • channel holes (CH) may be formed through additional steps (not shown) after steps (S510 to S530) and vertical channel structures (VS) may be formed within the channel holes (CH).
  • step (S510) When a semiconductor structure (SEMI-STR) including gate electrodes (EL1, EL2, EL3), interlayer insulating films (ILD), and channel holes (CH) is prepared in step (S510), vertical channel structures (VS) can be formed within the channel holes (CH) through additional steps (not shown) after steps (S510 to S530).
  • SEMI-STR semiconductor structure
  • EL1, EL2, EL3 gate electrodes
  • ILD interlayer insulating films
  • CH channel holes
  • step (S520) the manufacturing system can form a separation trench (TR) in a vertical direction in a semiconductor structure (SEMI-STR) as illustrated in FIGS. 6b, 7b, and 8b to produce stacked structures (ST) separated by the separation trench (TR).
  • a separation trench TR
  • SEMI-STR semiconductor structure
  • the manufacturing system can form the separation trench (TR) while leaving at least one connecting portion (CN) supporting between the stacked structures (ST) on the semiconductor structure (SEMI-STR) to prevent the stacked structures (ST) from collapsing through the separation trench (TR).
  • step (S530) the manufacturing system can form a common source line (CSL) within the isolation trench (TR) as illustrated in FIGS. 6c, 7c, and 8c.
  • CSL common source line
  • the manufacturing system can form insulating spacers (SP) that surround the sides of the common source line (CSL) within the isolation trench (TR).
  • SP insulating spacers
  • connection portion may be configured as a part of gate electrodes (EL1, EL2, EL3) and interlayer insulating films (ILD), as illustrated in FIG. 8c. Accordingly, the stacked structures (ST) may be electrically connected, and the manufacturing system may replace a material constituting the at least one connection portion (CN) so that the stacked structures (ST) may be electrically isolated.
  • the manufacturing system may replace at least one connection (CN) with an insulating material after forming the common source line (CSL) in step (S530).
  • the manufacturing system can secure a space by removing a portion corresponding to at least one connection (CN) in a semiconductor structure (SEMI-STR) as illustrated in FIGS. 6d, 7d, and 8d, and then fill the secured space with an insulating material as illustrated in FIGS. 6e, 7e, and 8e to replace at least one connection (CN) with an insulating material.
  • SEMI-STR semiconductor structure
  • connection portion (CN) is formed of an insulating material
  • the common source line (CSL) can be segmented into a plurality of parts (P1, P2, P3) by at least one connection portion (CN).
  • the manufacturing system can place a connection wire (CL) on top of the common source line (CSL) so that the common source line (CSL) connects the portions (P1, P2, P3) segmented by the at least one connection portion (CN) to each other after replacing at least one connection portion (CN) with an insulating material as illustrated in FIGS. 6f, 7f and 8f in step (S530).
  • CL connection wire
  • FIG. 9 is a flow chart illustrating a method for manufacturing a three-dimensional flash memory according to another embodiment.
  • a method for manufacturing a three-dimensional flash memory according to another embodiment is described for manufacturing a three-dimensional flash memory having a structure described with reference to FIGS. 2 to 4 based on a gate replacement technique, and is assumed to be performed by an automated and mechanized manufacturing system.
  • the following manufacturing method is described as manufacturing a three-dimensional flash memory having a structure including the remaining components excluding a bit line contact plug (BLPG), a bit line (BL), and a capping insulating film (CAP) for convenience of explanation.
  • the excluded bit line contact plug (BLPG), bit line (BL), and capping insulating film (CAP) can be formed through additional steps (not shown) after the steps (S910 to S950) described below.
  • step (S910) the manufacturing system can prepare a semiconductor structure (SEMI-STR) including sacrificial layers and interlayer insulating films (ILDs) alternately stacked in a vertical direction while extending horizontally on a substrate (SUB).
  • SEMI-STR semiconductor structure
  • ILDs interlayer insulating films
  • the semiconductor structure includes vertical channel structures (VS) penetrating sacrificial layers and interlayer insulating films (ILD), it is not limited thereto and may further include channel holes (CH) penetrating the sacrificial layers and interlayer insulating films (ILD), or may include only sacrificial layers and interlayer insulating films (ILD) without including vertical channel structures (VS) or channel holes (CH).
  • VS vertical channel structures
  • ILD interlayer insulating films
  • CH channel holes
  • channel holes (CH) can be formed through additional steps (not shown) after steps (S910 to S950) and vertical channel structures (VS) can be formed within the channel holes (CH).
  • step (S910) When a semiconductor structure (SEMI-STR) including sacrificial layers, interlayer insulating films (ILD), and channel holes (CH) is prepared in step (S910), vertical channel structures (VS) can be formed within the channel holes (CH) through additional steps (not shown) after steps (S910 to S950).
  • SEMI-STR semiconductor structure
  • ILD interlayer insulating films
  • CH channel holes
  • step (S920) the manufacturing system can form a separation trench (TR) in a vertical direction in a semiconductor structure (SEMI-STR) to produce stacked structures (ST) separated by the separation trench (TR).
  • TR separation trench
  • SEMI-STR semiconductor structure
  • the manufacturing system can form the isolation trench (TR) while leaving at least one connecting portion (CN) supporting between the stacked structures (ST) on the semiconductor structure (SEMI-STR) to prevent the stacked structures (ST) from collapsing through the isolation trench (TR).
  • the manufacturing system can form a common source line (CSL) within a separation trench (TR).
  • CSL common source line
  • TR separation trench
  • the manufacturing system can form insulating spacers (SP) that surround the sides of the common source line (CSL) within the isolation trench (TR).
  • SP insulating spacers
  • connection portion is composed of a portion of sacrificial layers and interlayer insulating films (ILD).
  • ILD interlayer insulating films
  • the manufacturing system can replace a material forming at least one connection portion (CN) so that the stacked structures (ST) can be electrically isolated.
  • the manufacturing system may replace at least one connection (CN) with an insulating material after forming the common source line (CSL) in step (S930).
  • the manufacturing system can remove a portion corresponding to at least one connection (CN) in a semiconductor structure (SEMI-STR) to secure a space, and then fill the secured space with an insulating material to replace at least one connection (CN) with an insulating material.
  • SEMI-STR semiconductor structure
  • connection portion (CN) is formed of an insulating material
  • the common source line (CSL) can be segmented into a plurality of parts (P1, P2, P3) by at least one connection portion (CN).
  • the manufacturing system can place a connecting wire (CL) on top of the common source line (CSL) so that the common source line (CSL) connects the portions (P1, P2, P3) segmented by the at least one connecting portion (CN) to each other after replacing at least one connecting portion (CN) with an insulating material in step (S930).
  • CL connecting wire
  • step (S940) the manufacturing system can remove sacrificial layers from each of the laminated structures (ST).
  • step (S950) the manufacturing system can form gate electrodes (EL1, EL2, EL3) in spaces from which sacrificial layers have been removed.
  • FIG. 10 is a perspective view schematically illustrating an electronic system including a three-dimensional flash memory according to one embodiment.
  • an electronic system (1000) including a three-dimensional flash memory may include a main substrate (1001), a controller (1002) mounted on the main substrate (1001), one or more semiconductor packages (1003), and a DRAM (1004).
  • the semiconductor package (1003) and DRAM (1004) can be connected to the controller (1002) by wiring patterns (1005) provided on the main substrate (1001).
  • the main board (1001) may include a connector (1006) including a plurality of pins that couple with an external host.
  • the number and arrangement of the plurality of pins in the connector (1006) may vary depending on the communication interface between the electronic system (1000) and the external host.
  • the electronic system (1000) may communicate with an external host according to any one of interfaces, such as, for example, Universal Serial Bus (USB), Peripheral Component Interconnect Express (PCIExpress), Serial Advanced Technology Attachment (SATA), and M-Phy for Universal Flash Storage (UFS).
  • USB Universal Serial Bus
  • PCIExpress Peripheral Component Interconnect Express
  • SATA Serial Advanced Technology Attachment
  • UFS M-Phy for Universal Flash Storage
  • the electronic system (1000) may be operated by power supplied from an external host through, for example, a connector (1006).
  • the electronic system (1000) may further include a PMIC (Power Management Integrated Circuit) that distributes power supplied from the external host to the controller (1002) and the semiconductor package (1003).
  • PMIC Power Management Integrated Circuit
  • the controller (1002) can write data to the semiconductor package (1003) or read data from the semiconductor package (1003), and can improve the operating speed of the electronic system (1000).
  • the DRAM (1004) may be a buffer memory for mitigating the speed difference between the semiconductor package (1003), which is a data storage space, and an external host.
  • the DRAM (1004) included in the electronic system (1000) may also function as a type of cache memory, and may provide a space for temporarily storing data in a control operation for the semiconductor package (1003).
  • the controller (1002) may further include a DRAM controller for controlling the DRAM (1004) in addition to the NAND controller for controlling the semiconductor package (1003).
  • the semiconductor package (1003) may include first and second semiconductor packages (1003a, 1003b) that are spaced apart from each other.
  • the first and second semiconductor packages (1003a, 1003b) may each be a semiconductor package including a plurality of semiconductor chips (1020).
  • Each of the first and second semiconductor packages (1003a, 1003b) may include a package substrate (1010), semiconductor chips (1020) on the package substrate (1010), adhesive layers (1030) disposed on a lower surface of each of the semiconductor chips (1020), connection structures (1040) that electrically connect the semiconductor chips (1020) and the package substrate (1010), and a molding layer (1050) that covers the semiconductor chips (1020) and the connection structures (1040) on the package substrate (1010).
  • the package substrate (1010) may be a printed circuit board including package upper pads (1011).
  • Each of the semiconductor chips (1020) may include input/output pads (1021).
  • Each of the semiconductor chips (1020) may include the three-dimensional flash memory described above with reference to FIGS. 1 to 4. More specifically, each of the semiconductor chips (1020) may include gate stacked structures (1022) and memory channel structures (1023).
  • the gate stacked structures (1022) may correspond to the stacked structures (ST) described above, and the memory channel structures (1023) may correspond to the vertical channel structures (VS) described above.
  • connection structures (1040) may be, for example, bonding wires that electrically connect the input/output pads (1021) and the package upper pads (1011). Accordingly, in each of the first and second semiconductor packages (1003a, 1003b), the semiconductor chips (1020) may be electrically connected to each other in a bonding wire manner, and may be electrically connected to the package upper pads (1011) of the package substrate (1010). According to embodiments, in each of the first and second semiconductor packages (1003a, 1003b), the semiconductor chips (1020) may be electrically connected to each other by a through silicon via, instead of the bonding wire-type connection structures (1040).
  • the controller (1002) and the semiconductor chips (1020) may be included in a single package.
  • the controller (1002) and the semiconductor chips (1020) may be mounted on a separate interposer substrate different from the main substrate (1001), and the controller (1002) and the semiconductor chips (1020) may be connected to each other by wiring provided on the interposer substrate.

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

적층 구조체의 무너짐을 방지하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 데이터 저장 패턴 및 수직 채널 패턴을 포함함-을 포함하는 적층 구조체들; 상기 적층 구조체들이 분리되도록 상기 적층 구조체들 사이에 상기 수직 방향으로 제공되는 분리 트렌치; 및 상기 분리 트렌치 내에 형성되는 공통 소스 라인을 포함하고, 상기 분리 트렌치 내에는, 상기 공통 소스 라인이 형성되기 이전에 상기 분리 트렌치를 통해 상기 적층 구조체들이 무너지는 것을 방지하기 위해 상기 적층 구조체들 사이를 지지하는 적어도 하나의 연결부를 포함하는 것을 특징으로 할 수 있다.

Description

적층 구조체의 무너짐을 방지하는 3차원 플래시 메모리 및 그 제조 방법
아래의 실시예들은 적층 구조체의 무너짐을 방지하는 3차원 플래시 메모리 및 그 제조 방법에 대한 것이다.
플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어하여 전기적으로 프로그램 및 소거가 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.
이러한 플래시 메모리 소자에서는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 집적도를 증가시키는 것이 요구된 바, 메모리 셀 트랜지스터들이 수직 방향으로 배열되어 셀 스트링을 구성하는 3차원 구조가 제안되었다.
그러나 3차원 플래시 메모리는 수직 방향으로의 고단화로 인해 적층 구조체들 사이에 공통 소스 라인이 형성될 분리 트렌치를 통해 적층 구조체들이 무너지는 문제점을 갖는다.
따라서, 아래의 실시예들은 설명된 기존의 3차원 플래시 메모리가 갖는 문제점을 해결하는 기술을 제안하고자 한다.
일 실시예들은 적층 구조체의 무너짐을 방지하고자, 분리 트렌치 내에 적어도 하나의 연결부를 포함하는 구조의 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 데이터 저장 패턴 및 수직 채널 패턴을 포함함-을 포함하는 적층 구조체들; 상기 적층 구조체들이 분리되도록 상기 적층 구조체들 사이에 상기 수직 방향으로 제공되는 분리 트렌치; 및 상기 분리 트렌치 내에 형성되는 공통 소스 라인을 포함하고, 상기 분리 트렌치 내에는, 상기 공통 소스 라인이 형성되기 이전에 상기 분리 트렌치를 통해 상기 적층 구조체들이 무너지는 것을 방지하기 위해 상기 적층 구조체들 사이를 지지하는 적어도 하나의 연결부가 포함되는 것을 특징으로 할 수 있다.
일 측에 따르면, 상기 적어도 하나의 연결부는, 상기 적층 구조체들을 전기적으로 분리시키기 위해 절연 물질로 형성되는 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 3차원 플래시 메모리는, 상기 공통 소스 라인의 상부에 배치된 채, 상기 공통 소스 라인이 상기 적어도 하나의 연결부에 의해 분절된 부분들을 서로 연결시키는 연결 배선을 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 3차원 플래시 메모리는, 상기 분리 트렌치 내 상기 공통 소스 라인의 측면을 감싸는 절연 스페이서들을 더 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 상기 수직 방향으로 분리 트렌치를 형성하여 상기 분리 트렌치에 의해 분리되는 적층 구조체들을 생성하는 단계; 및 상기 분리 트렌치 내에 공통 소스 라인을 형성하는 단계를 포함하고, 상기 적층 구조체들을 생성하는 단계는, 상기 분리 트렌치를 통해 상기 적층 구조체들이 무너지는 것을 방지하기 위해 상기 반도체 구조체 상 상기 적층 구조체들 사이를 지지하는 적어도 하나의 연결부를 남기고 상기 분리 트렌치를 형성하는 단계인 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 희생층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 상기 수직 방향으로 분리 트렌치를 형성하여 상기 분리 트렌치에 의해 분리되는 적층 구조체들을 생성하는 단계; 상기 분리 트렌치 내에 공통 소스 라인을 형성하는 단계; 상기 적층 구조체들 각각에서 상기 희생층들을 제거하는 단계; 및 상기 희생층들이 제거된 공간들에 게이트 전극들을 형성하는 단계를 포함하고, 상기 적층 구조체들을 생성하는 단계는, 상기 분리 트렌치를 통해 상기 적층 구조체들이 무너지는 것을 방지하기 위해 상기 반도체 구조체 상 상기 적층 구조체들 사이를 지지하는 적어도 하나의 연결부를 남기고 상기 분리 트렌치를 형성하는 단계인 것을 특징으로 할 수 있다.
일 측에 따르면, 상기 공통 소스 라인을 형성하는 단계는, 상기 공통 소스 라인을 형성한 이후, 상기 적어도 하나의 연결부를 절연 물질로 대체하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 대체하는 단계는, 상기 반도체 구조체에서 상기 적어도 하나의 연결부에 해당하는 부분을 제거하여 공간을 확보하는 단계; 및 상기 확보된 공간에 상기 절연 물질을 채워 넣어 상기 적어도 하나의 연결부를 상기 절연 물질로 대체하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 공통 소스 라인을 형성하는 단계는, 상기 적어도 하나의 연결부를 상기 절연 물질로 대체한 이후, 상기 공통 소스 라인이 상기 적어도 하나의 연결부에 의해 분절된 부분들을 서로 연결시키도록 상기 공통 소스 라인의 상부에 연결 배선을 배치하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 공통 소스 라인을 형성하는 단계는, 상기 분리 트렌치 내 상기 공통 소스 라인의 측면을 감싸는 절연 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 3차원 플래시 메모리의 제조 방법은, 상기 게이트 전극들 또는 상기 희생층들을 관통하도록 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 데이터 저장 패턴 및 수직 채널 패턴을 포함함-을 상기 수직 방향으로 연장 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
일 실시예들은 분리 트렌치 내에 적어도 하나의 연결부를 포함하는 구조의 3차원 플래시 메모리 및 그 제조 방법을 제안함으로써, 적층 구조체의 무너짐을 방지할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 2를 A-A'선으로 자른 단면에 해당된다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 2를 B-B'선으로 자른 단면에 해당된다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이다.
도 6a 내지 6f는 도 5에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 7a 내지 7f는 도 5에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 6a 내지 6f를 A-A'선으로 자른 단면에 해당된다.
도 8a 내지 8f는 도 5에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 6a 내지 6f를 B-B'선으로 자른 단면에 해당된다.
도 9는 다른 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이다.
도 10은 일 실시예에 따른 3차원 플래시 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 도면들을 참조하여 적층 구조체의 무너짐을 방지하고자, 분리 트렌치 내에 적어도 하나의 연결부를 포함하는 구조의 3차원 플래시 메모리 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 복수의 비트 라인들(BL0, BL1, BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0, BL1, BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0, BL1, BL2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3) 각각은 서로 직교하며 X, Y, Z축으로 정의되는 직각 좌표계를 형성할 수 있다.
비트 라인들(BL0, BL1, BL2) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 비트 라인들(BL0, BL1, BL2)과 하나의 공통 소스 라인(CSL) 사이에 제공된 채 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이 때, 공통 소스 라인(CSL)은 복수 개로 제공될 수 있으며, 복수의 공통 소스 라인들(CSL)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 복수의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으나, 이에 제한되거나 한정되지 않고 복수의 공통 소스 라인들(CSL) 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수도 있다.
셀 스트링들(CSTR)은 제3 방향(D3)으로 연장 형성된 채 비트 라인별로 제2 방향(D2)을 따라 서로 이격되며 배열될 수 있다. 실시예에 따르면, 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0, BL1, BL2)에 접속하며 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2), 접지 선택 트랜지스터(GST)와 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 사이에 배치된 채 직렬 연결된 메모리 셀 트랜지스터들(MCT) 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(Data storage element)를 포함할 수 있다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인들(BL0, BL1, BL2) 중 하나에 접속될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 즉, 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에서 제3 방향(D3)을 따라 배치된 채 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0, GSL1, GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 그러나 이에 제한되거나 한정되지 않고, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격되며 2차원적으로 배열될 수 있다. 공통 소스라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인들(BL0, BL1, BL2) 및/또는 공통 소스 라인들(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터들(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.
이상 설명된 스트링 선택 라인(SSL)은 상부 선택 라인(USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인으로 표현될 수도 있다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이고, 도 3은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 2를 A-A'선으로 자른 단면에 해당되며, 도 4는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 2를 B-B'선으로 자른 단면에 해당된다.
도 2 내지 4를 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.
다시 도 1을 참조하면, 각각의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 도 1에 도시된 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 도 1에 도시된 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 도 1에 도시된 도 1의 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 도 1에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 기판(SUB) 내부에 매립되어 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 1개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통하거나, 3개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
수직 채널 구조체들(VS) 각각은 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 수직 매립 패턴(VFP) 및 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 매립 패턴(VFP)은 수직 채널 패턴(VCP) 및 도전 패드(PAD)로 둘러싸인 공간을 채울 수 있다.
데이터 저장 패턴(DSP)은 채널 홀들(CH) 각각의 내측벽을 덮은 채, 내측으로는 수직 채널 패턴(VCP)의 외측벽을 둘러싸며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다. 데이터 저장 패턴(DSP)은 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의한 전하를 트랩하여 트랩된 전하의 변화로 데이터 값을 나타내거나, 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 전하의 상태(예컨대, 분극 상태)를 변화시켜 전하의 상태 변화로 데이터 값을 나타내는 데이터 저장 요소로서, 예컨대, ONO(Oxide-Nitride-Oxide) 또는 강유전체 패턴 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)의 내측벽을 덮을 수 있다. 수직 채널 패턴(VCP)은 제1 부분(VCP1) 및 제1 부분(VCP1) 상의 제2 부분(VCP2)을 포함할 수 있다.
수직 채널 패턴(VCP)의 제1 부분(VCP1)은 채널 홀들(CH) 각각의 하부에 제공될 수 있고, 기판(SUB)과 접촉할 수 있다. 이러한 수직 채널 패턴(VCP)의 제1 부분(VCP1)은 수직 채널 구조체들(VS) 각각에서의 누설 전류를 차단, 억제 또는 최소화하는 용도 및/또는 에피택시얼 패턴의 용도로 사용될 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 두께는, 예를 들어, 제1 게이트 전극(EL1)의 두께보다 클 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면과 제2 게이트 전극들(EL2) 중 최하부의 것의 하면 사이에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 하면은 기판(SUB)의 최상면(즉, 층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 일부는 제1 게이트 전극(EL1)과 수평 방향으로 중첩될 수 있다. 이하에서, 수평 방향은 제1 방향(D1) 및 제2 방향(D2)과 나란한 평면 상에서 연장되는 임의의 방향을 의미한다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)은 제1 부분(VCP1)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 데이터 저장 패턴(DSP)과 수직 매립 패턴(VFP) 사이에 제공될 수 있으며, 제2 게이트 전극들(EL2)에 대응될 수 있다. 이에, 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 전술된 바와 같이 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 메모리 셀들을 구성할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 수직 매립 패턴(VFP)의 상면과 실질적으로 공면을 이룰 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)으로 전하 또는 홀을 전달하는 구성 요소로서, 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.
수직 매립 패턴(VFP)은 수직 채널 패턴(VCP)의 제2 부분(VCP2)으로 둘러싸일 수 있다. 수직 매립 패턴(VFP)의 상면은 도전 패드(PAD)와 접촉할 수 있고, 수직 매립 패턴(VFP)의 하면은 수직 채널 패턴(VCP)의 제1 부분(VCP1)과 접촉할 수 있다. 수직 매립 패턴(VFP)은 기판(SUB)과 제3 방향(D3)으로 이격될 수 있다. 다시 말하면, 수직 매립 패턴(VFP)은 기판(SUB)으로부터 전기적으로 플로팅될 수 있다.
수직 매립 패턴(VFP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 매립 패턴(VFP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 매립 패턴(VFP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 매립 패턴(VFP)은 기판(SUB)과 동일한 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 매립 패턴(VFP)은 3차원 플래시 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.
다시 도 1을 참조하면, 수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면 및 수직 매립 패턴(VFP)의 상면 상에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널 패턴(VCP)의 상부 및 수직 매립 패턴(VFP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.
도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 수직 매립 패턴(VFP)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P형)과 다른 제2 도전형(예컨대, N형)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
도전 패드(PAD)는 후술하는 비트 라인(BL)과 수직 채널 패턴(VCP)(또는 수직 매립 패턴(VFP)) 사이의 접촉 저항을 줄일 수 있다.
이상, 수직 채널 구조체들(VS)이 도전 패드(PAD)를 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도전 패드(PAD)를 생략한 구조를 가질 수도 있다. 이러한 경우, 수직 채널 구조체들(VS)에서 도전 패드(PAD)가 생략됨에 따라, 수직 채널 패턴(VCP) 및 수직 매립 패턴(VFP) 각각의 상면이 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이루도록 수직 채널 패턴(VCP) 및 수직 매립 패턴(VFP) 각각이 제3 방향(D3)으로 연장 형성될 수 있다. 또한, 이러한 경우, 후술되는 비트 라인 콘택 플러그(BLPG)는, 도전 패드(PAD)를 통해 수직 채널 패턴(VCP)과 간접적으로 전기적으로 연결되는 대신에, 수직 채널 패턴(VCP)과 직접적으로 접촉하며 전기적으로 연결될 수 있다.
또한, 이상 수직 채널 구조체들(VS)에 수직 매립 패턴(VFP)이 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 매립 패턴(VFP)이 생략될 수도 있다.
또한, 이상 수직 채널 패턴(VCP)가 제1 부분(VCP1) 및 제2 부분(VCP2)을 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제1 부분(VCP1)이 배제된 구조를 가질 수 있다. 예를 들어, 수직 채널 패턴(VCP)은 기판(SUB)까지 연장 형성된 수직 매립 패턴(VFP) 및 데이터 저장 패턴(DSP) 사이에 제공되며 기판(SUB)과 접촉하도록 기판(SUB)까지 연장 형성될 수 있다. 이러한 경우 수직 채널 패턴(VCP)의 하면은 기판(SUB)의 최상면(층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있으며, 수직 채널 패턴(VCP)의 상면은 수직 매립 패턴(VFP)의 상면과 실질적으로 공면을 이룰 수 있다.
서로 인접한 적층 구조체들(ST) 사이에는 적층 구조체들(ST)이 분리되도록 제1 방향(D1)으로 연장되며 제3 방향(D3)으로 분리 트렌치(TR)가 제공될 수 있다.
분리 트렌치(TR) 내에는 공통 소스 라인(CSL)이 제공될 수 있다. 보다 상세하게, 공통 소스 라인(CSL)은 분리 트렌치(TR) 내 기판(SUB) 상 제공될 수 있다. 공통 소스 라인(CSL)은 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 라인(CSL)은, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
공통 소스 라인(CSL)은, 제2 도전형의 불순물(예컨대, N형의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 라인(CSL)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다.
공통 소스 라인(CSL)과 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 분리 트렌치(TR) 내 공통 소스 라인(CSL)의 측면을 감싸도록 형성됨으로써, 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.
분리 트렌치(TR) 내에는 공통 소스 라인(CSL)이 형성되기 이전에 분리 트렌치(TR)를 통해 적층 구조체들(ST)이 무너지는 것을 방지하기 위한 구조물로서, 적층 구조체들(ST) 사이를 지지하는 적어도 하나의 연결부(CN)가 포함될 수 있다,
적어도 하나의 연결부(CN)는 적층 구조체들(ST)을 전기적으로 분리시키기 위해 절연 물질로 형성될 수 있다. 일례로, 절연 물질로는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질이 사용될 수 있다.
이처럼 적어도 하나의 연결부(CN)가 절연 물질로 형성됨에 따라, 공통 소스 라인(CSL)은 적어도 하나의 연결부(CN)에 의해 복수의 부분들(P1, P2, P3)로 분절될 수 있다.
따라서, 3차원 플래시 메모리에는, 공통 소스 라인(CSL)의 상부에 배치된 채, 공통 소스 라인(CSL)이 적어도 하나의 연결부(CN)에 의해 분절된 부분들(P1, P2, P3)을 서로 연결시키는 연결 배선(CL)이 더 포함될 수 있다. 연결 배선(CL)은 분절된 부분들(P1, P2, P3)을 서로 연결시키고자 제1 방향(D1)으로 연장 형성될 수 있다. 연결 배선(CL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 라인(CSL) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 라인(CSL)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에는 전술된 연결 배선(CL)이 제공될 수 있으며, 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 도 1에 도시된 복수의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당되는 것으로, 제2 방향(D2)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.
이와 같은 구조의 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 프로그램 동작, 판독 동작 및 소거 동작을 수행할 수 있다. 예컨대, 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 수직 채널 패턴(VCP)에 채널을 형성하여 전하 또는 홀을 대상 메모리 셀의 데이터 저장 패턴(DSP)으로 전달함으로써 프로그램 동작을 수행할 수 있다.
또한, 일 실시예에 따른 3차원 플래시 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 수직 채널 패턴(VCP), 데이터 저장 패턴(DSP), 게이트 전극들(EL1, EL2, EL3), 비트 라인(BL), 공통 소스 라인(CSL), 적어도 하나의 연결부(CN) 및 연결 배선(CL)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다.
일례로, 3차원 플래시 메모리는 수직 채널 패턴(VCP)의 내측벽에 접촉하는 수직 매립 패턴(VFP) 대신에, 백 게이트(BG)를 포함하는 구조로 구현될 수 있다. 이러한 경우, 백 게이트(BG)는 메모리 동작을 위한 전압을 수직 채널 패턴(VCP)으로 인가하도록 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 채 수직 방향(예컨대, 제3 방향(D3))을 따라 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 연장 형성될 수 있다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이고, 도 6a 내지 6f는 도 5에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 평면도이며, 도 7a 내지 7f는 도 5에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 6a 내지 6f를 A-A'선으로 자른 단면에 해당되고, 도 8a 내지 8f는 도 5에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 6a 내지 6f를 B-B'선으로 자른 단면에 해당된다.
이하, 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은 게이트 퍼스트 기법을 기반으로 도 2 내지 4를 참조하여 설명된 구조의 3차원 플래시 메모리를 제조하기 위한 것으로, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
또한, 이하, 제조 방법은 설명의 편의를 위해 비트라인 콘택 플러그(BLPG), 비트 라인(BL), 캡핑 절연막(CAP)을 제외한 나머지 구성부들을 포함하는 구조의 3차원 플래시 메모리를 제조하는 것으로 설명된다. 제외된 비트라인 콘택 플러그(BLPG), 비트 라인(BL), 캡핑 절연막(CAP)은 후술되는 단계들(S510 내지 S530) 이후의 추가적인 단계들(미도시)을 통해 형성될 수 있다.
또한, 이하, 3차원 플래시 메모리의 각 구성 요소를 구성하는 구성 물질은, 도 2 내지 4를 참조하여 설명되었으므로, 그 상세한 설명은 생략한다.
단계(S510)에서 제조 시스템은, 도 6a, 도 7a 및 도 8a에 도시된 바와 같이 기판(SUB) 상 수평 방향으로 연장 형성된 채 수직 방향으로 교번하며 적층된 게이트 전극들(EL1, EL2, EL3) 및 층간 절연막들(ILD)을 포함하는 반도체 구조체(SEMI-STR)를 준비할 수 있다.
도면에는 반도체 구조체(SEMI-STR)에 게이트 전극들(EL1, EL2, EL3) 및 층간 절연막들(ILD)을 관통하는 수직 채널 구조체들(VS)이 포함되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 게이트 전극들(EL1, EL2, EL3) 및 층간 절연막들(ILD)을 관통하는 채널 홀들(CH)이 더 포함되거나, 수직 채널 구조체들(VS) 또는 채널 홀들(CH)이 포함되지 않은 채 게이트 전극들(EL1, EL2, EL3) 및 층간 절연막들(ILD)만이 포함되는 상태일 수 있다.
단계(S510)에서 게이트 전극들(EL1, EL2, EL3) 및 층간 절연막들(ILD)만이 포함되는 반도체 구조체(SEMI-STR)가 준비되는 경우, 단계들(S510 내지 S530) 이후 추가적인 단계들(미도시)을 통해 채널 홀들(CH)이 형성되고 채널 홀들(CH) 내에 수직 채널 구조체들(VS)이 형성될 수 있다.
단계(S510)에서 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD) 및 채널 홀들(CH)이 포함되는 반도체 구조체(SEMI-STR)가 준비되는 경우, 단계들(S510 내지 S530) 이후 추가적인 단계들(미도시)을 통해 채널 홀들(CH) 내에 수직 채널 구조체들(VS)이 형성될 수 있다.
단계(S520)에서 제조 시스템은, 도 6b, 도 7b 및 도 8b에 도시된 바와 같이 반도체 구조체(SEMI-STR)에 수직 방향으로 분리 트렌치(TR)를 형성하여 분리 트렌치(TR)에 의해 분리되는 적층 구조체들(ST)을 생성할 수 있다.
특히, 단계(S520)에서 제조 시스템은 분리 트렌치(TR)를 통해 적층 구조체들(ST)이 무너지는 것을 방지하기 위해 반도체 구조체(SEMI-STR) 상 적층 구조체들(ST) 사이를 지지하는 적어도 하나의 연결부(CN)를 남기고 분리 트렌치(TR)를 형성할 수 있다.
단계(S530)에서 제조 시스템은, 도 6c, 도 7c 및 도 8c에 도시된 바와 같이 분리 트렌치(TR) 내에 공통 소스 라인(CSL)을 형성할 수 있다.
이 때, 제조 시스템은, 분리 트렌치(TR) 내에 공통 소스 라인(CSL)의 측면을 감싸는 절연 스페이서들(SP)을 형성할 수 있다.
이상 설명된 단계들(S520 내지 S530)에서 분리 트렌치(TR)가 형성되며 남겨진 적어도 하나의 연결부(CN)는 도 8c에 도시된 바와 같이 게이트 전극들(EL1, EL2, EL3) 및 층간 절연막들(ILD)의 일부분으로 구성될 수 있다. 이에, 적층 구조체들(ST)은 전기적으로 연결될 수 있는 바, 제조 시스템은 적층 구조체들(ST)이 전기적으로 분리될 수 있도록 적어도 하나의 연결부(CN)를 구성하는 물질을 대체할 수 있다.
보다 상세하게, 도 5에서 별도의 도면으로 도시되지는 않았으나, 제조 시스템은 단계(S530)에서 공통 소스 라인(CSL)을 형성한 이후, 적어도 하나의 연결부(CN)를 절연 물질로 대체할 수 있다.
예를 들어, 제조 시스템은 도 6d, 도 7d 및 도 8d에 도시된 바와 같이 반도체 구조체(SEMI-STR)에서 적어도 하나의 연결부(CN)에 해당하는 부분을 제거하여 공간을 확보한 뒤, 도 6e, 도 7e 및 도 8e에 도시된 바와 같이 확보된 공간에 절연 물질을 채워 넣어 적어도 하나의 연결부(CN)를 절연 물질로 대체할 수 있다.
또한, 적어도 하나의 연결부(CN)가 절연 물질로 형성됨에 따라, 공통 소스 라인(CSL)은 적어도 하나의 연결부(CN)에 의해 복수의 부분들(P1, P2, P3)로 분절될 수 있다.
따라서, 제조 시스템은 단계(S530)에서 도 6f, 도 7f 및 도 8f에 도시된 바와 같이 적어도 하나의 연결부(CN)을 절연 물질로 대체한 이후, 공통 소스 라인(CSL)이 적어도 하나의 연결부(CN)에 의해 분절된 부분들(P1, P2, P3)을 서로 연결시키도록 공통 소스 라인(CSL)의 상부에 연결 배선(CL)을 배치할 수 있다.
도 9는 다른 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이다.
이하, 다른 실시예에 따른 3차원 플래시 메모리의 제조 방법은 게이트 리플레이스먼트 기법을 기반으로 도 2 내지 4를 참조하여 설명된 구조의 3차원 플래시 메모리를 제조하기 위한 것으로, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
또한, 이하, 제조 방법은 설명의 편의를 위해 비트라인 콘택 플러그(BLPG), 비트 라인(BL), 캡핑 절연막(CAP)을 제외한 나머지 구성부들을 포함하는 구조의 3차원 플래시 메모리를 제조하는 것으로 설명된다. 제외된 비트라인 콘택 플러그(BLPG), 비트 라인(BL), 캡핑 절연막(CAP)은 후술되는 단계들(S910 내지 S950) 이후의 추가적인 단계들(미도시)을 통해 형성될 수 있다.
또한, 이하, 3차원 플래시 메모리의 각 구성 요소를 구성하는 구성 물질은, 도 2 내지 4를 참조하여 설명되었으므로, 그 상세한 설명은 생략한다.
단계(S910)에서 제조 시스템은, 기판(SUB) 상 수평 방향으로 연장 형성된 채 수직 방향으로 교번하며 적층된 희생층들 및 층간 절연막들(ILD)을 포함하는 반도체 구조체(SEMI-STR)를 준비할 수 있다.
도면에는 반도체 구조체(SEMI-STR)에 희생층들 및 층간 절연막들(ILD)을 관통하는 수직 채널 구조체들(VS)이 포함되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 희생층들 및 층간 절연막들(ILD)을 관통하는 채널 홀들(CH)이 더 포함되거나, 수직 채널 구조체들(VS) 또는 채널 홀들(CH)이 포함되지 않은 채 희생층들 및 층간 절연막들(ILD)만이 포함되는 상태일 수 있다.
단계(S910)에서 희생층들 및 층간 절연막들(ILD)만이 포함되는 반도체 구조체(SEMI-STR)가 준비되는 경우, 단계들(S910 내지 S950) 이후 추가적인 단계들(미도시)을 통해 채널 홀들(CH)이 형성되고 채널 홀들(CH) 내에 수직 채널 구조체들(VS)이 형성될 수 있다.
단계(S910)에서 희생층들, 층간 절연막들(ILD) 및 채널 홀들(CH)이 포함되는 반도체 구조체(SEMI-STR)가 준비되는 경우, 단계들(S910 내지 S950) 이후 추가적인 단계들(미도시)을 통해 채널 홀들(CH) 내에 수직 채널 구조체들(VS)이 형성될 수 있다.
단계(S920)에서 제조 시스템은, 반도체 구조체(SEMI-STR)에 수직 방향으로 분리 트렌치(TR)를 형성하여 분리 트렌치(TR)에 의해 분리되는 적층 구조체들(ST)을 생성할 수 있다.
특히, 단계(S920)에서 제조 시스템은 분리 트렌치(TR)를 통해 적층 구조체들(ST)이 무너지는 것을 방지하기 위해 반도체 구조체(SEMI-STR) 상 적층 구조체들(ST) 사이를 지지하는 적어도 하나의 연결부(CN)를 남기고 분리 트렌치(TR)를 형성할 수 있다.
단계(S930)에서 제조 시스템은, 분리 트렌치(TR) 내에 공통 소스 라인(CSL)을 형성할 수 있다.
이 때, 제조 시스템은, 분리 트렌치(TR) 내에 공통 소스 라인(CSL)의 측면을 감싸는 절연 스페이서들(SP)을 형성할 수 있다.
이상 설명된 단계들(S920 내지 S930)에서 분리 트렌치(TR)가 형성되며 남겨진 적어도 하나의 연결부(CN)는 희생층들 및 층간 절연막들(ILD)의 일부분으로 구성되어 있으나, 후술되는 단계(S950)에서 희생층들이 제거된 공간들에 게이트 전극들(EL1, EL2, EL3)이 형성될 것을 고려하면 결국 적층 구조체들(ST)은 전기적으로 연결될 수 있다. 이에, 제조 시스템은 적층 구조체들(ST)이 전기적으로 분리될 수 있도록 적어도 하나의 연결부(CN)를 구성하는 물질을 대체할 수 있다.
보다 상세하게, 도 5에서 별도의 도면으로 도시되지는 않았으나, 제조 시스템은 단계(S930)에서 공통 소스 라인(CSL)을 형성한 이후, 적어도 하나의 연결부(CN)를 절연 물질로 대체할 수 있다.
예를 들어, 제조 시스템은 반도체 구조체(SEMI-STR)에서 적어도 하나의 연결부(CN)에 해당하는 부분을 제거하여 공간을 확보한 뒤, 확보된 공간에 절연 물질을 채워 넣어 적어도 하나의 연결부(CN)를 절연 물질로 대체할 수 있다.
또한, 적어도 하나의 연결부(CN)가 절연 물질로 형성됨에 따라, 공통 소스 라인(CSL)은 적어도 하나의 연결부(CN)에 의해 복수의 부분들(P1, P2, P3)로 분절될 수 있다.
따라서, 제조 시스템은 단계(S930)에서 적어도 하나의 연결부(CN)을 절연 물질로 대체한 이후, 공통 소스 라인(CSL)이 적어도 하나의 연결부(CN)에 의해 분절된 부분들(P1, P2, P3)을 서로 연결시키도록 공통 소스 라인(CSL)의 상부에 연결 배선(CL)을 배치할 수 있다.
단계(S940)에서 제조 시스템은, 적층 구조체들(ST) 각각에서 희생층들을 제거할 수 있다.
단계(S950)에서 제조 시스템은, 희생층들이 제거된 공간들에 게이트 전극들(EL1, EL2, EL3)을 형성할 수 있다.
도 10은 일 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.
도 10을 참조하면, 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템(1000)은 메인 기판(1001)과, 메인 기판(1001)에 실장되는 컨트롤러(1002), 하나 이상의 반도체 패키지(1003) 및 DRAM(1004)을 포함할 수 있다.
반도체 패키지(1003) 및 DRAM(1004)은 메인 기판(1001)에 제공되는 배선 패턴들(1005)에 의해 컨트롤러(1002)와 서로 연결될 수 있다.
메인 기판(1001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(1006)를 포함할 수 있다. 커넥터(1006)에서 복수의 핀들의 개수와 배치는, 전자 시스템(1000)과 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다.
전자 시스템(1000)은, 예를 들어, USB(Universal Serial Bus), PCIExpress(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 전자 시스템(1000)은 예를 들어, 커넥터(1006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(1000)은 외부 호스트로부터 공급받는 전원을 컨트롤러(1002) 및 반도체 패키지(1003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(1002)는 반도체 패키지(1003)에 데이터를 기록하거나, 반도체 패키지(1003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(1000)의 동작 속도를 개선할 수 있다.
DRAM(1004)은 데이터 저장 공간인 반도체 패키지(1003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(1000)에 포함되는 DRAM(1004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(1003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(1000)에 DRAM(1004)이 포함되는 경우, 컨트롤러(1002)는 반도체 패키지(1003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(1004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(1003)는 서로 이격된 제1 및 제2 반도체 패키지들(1003a, 1003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(1003a, 1003b)은 각각 복수의 반도체 칩들(1020)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(1003a, 1003b) 각각은, 패키지 기판(1010), 패키지 기판(1010) 상의 반도체 칩들(1020), 반도체 칩들(1020) 각각의 하부면에 배치되는 접착층들(1030), 반도체 칩들(1020)과 패키지 기판(1010)을 전기적으로 연결하는 연결 구조체들(1040) 및 패키지 기판(1010) 상에서 반도체 칩들(1020) 및 연결 구조체들(1040)을 덮는 몰딩층(1050)을 포함할 수 있다.
패키지 기판(1010)은 패키지 상부 패드들(1011)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(1020)은 입출력 패드들(1021)을 포함할 수 있다. 반도체 칩들(1020) 각각은 도 1 내지 4를 참조하여 전술된 3차원 플래시 메모리를 포함할 수 있다. 보다 구체적으로, 반도체 칩들(1020) 각각은 게이트 적층 구조체들(1022) 및 메모리 채널 구조체들(1023)을 포함할 수 있다. 게이트 적층 구조체들(1022)은 상술한 적층 구조체들(ST)에 해당할 수 있고, 메모리 채널 구조체들(1023)은 상술한 수직 채널 구조체들(VS)에 해당할 수 있다.
연결 구조체들(1040)은 예를 들어, 입출력 패드들(1021)과 패키지 상부 패드들(1011)을 전기적으로 연결하는 본딩 와이어들일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(1003a, 1003b)에서, 반도체 칩들(1020)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(1010)의 패키지 상부 패드들(1011)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(1003a, 1003b)에서, 반도체 칩들(1020)은 본딩 와이어 방식의 연결 구조체들(1040) 대신에, 관통 전극(Through Silicon Via)에 의하여 서로 전기적으로 연결될 수도 있다.
도시된 바와 달리, 컨트롤러(1002)와 반도체 칩들(1020)은 하나의 패키지에 포함될 수도 있다. 메인 기판(1001)과 다른 별도의 인터포저 기판에 컨트롤러(1002)와 반도체 칩들(1020)이 실장되고, 인터포저 기판에 제공되는 배선에 의해 컨트롤러(1002)와 반도체 칩들(1020)이 서로 연결될 수도 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (11)

  1. 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 데이터 저장 패턴 및 수직 채널 패턴을 포함함-을 포함하는 적층 구조체들;
    상기 적층 구조체들이 분리되도록 상기 적층 구조체들 사이에 상기 수직 방향으로 제공되는 분리 트렌치; 및
    상기 분리 트렌치 내에 형성되는 공통 소스 라인
    을 포함하고,
    상기 분리 트렌치 내에는,
    상기 공통 소스 라인이 형성되기 이전에 상기 분리 트렌치를 통해 상기 적층 구조체들이 무너지는 것을 방지하기 위해 상기 적층 구조체들 사이를 지지하는 적어도 하나의 연결부가 포함되는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 적어도 하나의 연결부는,
    상기 적층 구조체들을 전기적으로 분리시키기 위해 절연 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제2항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 공통 소스 라인의 상부에 배치된 채, 상기 공통 소스 라인이 상기 적어도 하나의 연결부에 의해 분절된 부분들을 서로 연결시키는 연결 배선
    을 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제1항에 있어서,
    상기 분리 트렌치 내 상기 공통 소스 라인의 측면을 감싸는 절연 스페이서들
    을 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들을 포함하는 반도체 구조체를 준비하는 단계;
    상기 반도체 구조체에 상기 수직 방향으로 분리 트렌치를 형성하여 상기 분리 트렌치에 의해 분리되는 적층 구조체들을 생성하는 단계; 및
    상기 분리 트렌치 내에 공통 소스 라인을 형성하는 단계
    를 포함하고,
    상기 적층 구조체들을 생성하는 단계는,
    상기 분리 트렌치를 통해 상기 적층 구조체들이 무너지는 것을 방지하기 위해 상기 반도체 구조체 상 상기 적층 구조체들 사이를 지지하는 적어도 하나의 연결부를 남기고 상기 분리 트렌치를 형성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  6. 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 희생층들을 포함하는 반도체 구조체를 준비하는 단계;
    상기 반도체 구조체에 상기 수직 방향으로 분리 트렌치를 형성하여 상기 분리 트렌치에 의해 분리되는 적층 구조체들을 생성하는 단계;
    상기 분리 트렌치 내에 공통 소스 라인을 형성하는 단계;
    상기 적층 구조체들 각각에서 상기 희생층들을 제거하는 단계; 및
    상기 희생층들이 제거된 공간들에 게이트 전극들을 형성하는 단계
    를 포함하고,
    상기 적층 구조체들을 생성하는 단계는,
    상기 분리 트렌치를 통해 상기 적층 구조체들이 무너지는 것을 방지하기 위해 상기 반도체 구조체 상 상기 적층 구조체들 사이를 지지하는 적어도 하나의 연결부를 남기고 상기 분리 트렌치를 형성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  7. 제5항 또는 제6항 중 어느 한 항에 있어서,
    상기 공통 소스 라인을 형성하는 단계는,
    상기 공통 소스 라인을 형성한 이후, 상기 적어도 하나의 연결부를 절연 물질로 대체하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  8. 제7항에 있어서,
    상기 대체하는 단계는,
    상기 반도체 구조체에서 상기 적어도 하나의 연결부에 해당하는 부분을 제거하여 공간을 확보하는 단계; 및
    상기 확보된 공간에 상기 절연 물질을 채워 넣어 상기 적어도 하나의 연결부를 상기 절연 물질로 대체하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  9. 제7항에 있어서,
    상기 공통 소스 라인을 형성하는 단계는,
    상기 적어도 하나의 연결부를 상기 절연 물질로 대체한 이후, 상기 공통 소스 라인이 상기 적어도 하나의 연결부에 의해 분절된 부분들을 서로 연결시키도록 상기 공통 소스 라인의 상부에 연결 배선을 배치하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  10. 제5항 또는 제6항 중 어느 한 항에 있어서,
    상기 분리 트렌치 내 상기 공통 소스 라인의 측면을 감싸는 절연 스페이서들을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  11. 제5항 또는 제6항 중 어느 한 항에 있어서,
    상기 게이트 전극들 또는 상기 희생층들을 관통하도록 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 데이터 저장 패턴 및 수직 채널 패턴을 포함함-을 상기 수직 방향으로 연장 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
PCT/KR2024/007855 2023-06-27 2024-06-10 적층 구조체의 무너짐을 방지하는 3차원 플래시 메모리 및 그 제조 방법 Ceased WO2025005533A1 (ko)

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