WO2025004581A1 - 高電子移動度トランジスタ、ｒｆスイッチ回路、パワーアンプ回路および無線通信端末 - Google Patents

高電子移動度トランジスタ、ｒｆスイッチ回路、パワーアンプ回路および無線通信端末 Download PDF

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WO2025004581A1
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insulating film
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thickness
mobility transistor
electron mobility
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PCT/JP2024/017894
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一輝 岸田
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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Definitions

  • This technology relates to high electron mobility transistors, RF switch circuits, power amplifier circuits, and wireless communication terminals.
  • High electron mobility transistors made of nitride semiconductors have a wide band gap and extremely large dielectric breakdown voltage and saturation electron velocity, and are therefore attracting attention for their potential to increase the power and speed of electronic devices (see, for example, Patent Document 1).
  • a high electron mobility transistor includes a semiconductor layer, a gate electrode, and a gate insulating film provided between the semiconductor layer and the gate electrode.
  • the gate insulating film includes a first insulating film in contact with the semiconductor layer and a second insulating film in contact with the first insulating film and the gate electrode.
  • the first insulating film and the second insulating film satisfy the following relational expressions (A), (B), and (C). EOT(T1)/EOT(T2) ⁇ 1.43...(A) EOT(T2) ⁇ 0.75nm...(B) ⁇ 1 ⁇ ⁇ 2 ...
  • T1 Thickness of the first insulating film (nm)
  • T2 Thickness of the second insulating film (nm)
  • EOT (T1) equivalent oxide thickness of the first insulating film
  • EOT (T2) equivalent oxide thickness of the second insulating film ⁇ 1: relative dielectric constant of the first insulating film ⁇ 2: relative dielectric constant of the second insulating film
  • EOT equivalent oxide thickness (film thickness equivalent in terms of capacitance to a silicon oxide film)
  • An RF switch circuit includes the high electron mobility transistor described above.
  • the power amplifier circuit according to one embodiment of the present technology includes the high electron mobility transistor described above.
  • a wireless communication terminal includes the high electron mobility transistor described above.
  • FIG. 1 is a diagram illustrating an example of a cross-sectional configuration of a high electron mobility transistor according to an embodiment of the present technology.
  • FIG. 2 is a diagram showing an example of a planar configuration of the high electron mobility transistor of FIG.
  • FIG. 3 is a diagram illustrating an example of an energy band of a high electron mobility transistor of a comparative example.
  • FIG. 4 is a diagram showing an example of an energy band of the high electron mobility transistor of the embodiment shown in FIG.
  • FIG. 5 is a diagram showing an example of threshold voltage fluctuation when stress is applied to the high electron mobility transistors of the example and the comparative example.
  • FIG. 6 is a diagram showing the conditions of the gate insulating film in FIG. FIG.
  • FIG. 7A is a diagram for explaining a manufacturing process of the high electron mobility transistor of FIG.
  • FIG. 7B is a diagram for explaining a manufacturing process subsequent to FIG. 7A.
  • FIG. 7C is a diagram for explaining a manufacturing process subsequent to FIG. 7B.
  • FIG. 7D is a diagram for explaining a manufacturing process subsequent to FIG. 7C.
  • FIG. 8 is a diagram showing a modification of the cross-sectional configuration of the high electron mobility transistor of FIG.
  • FIG. 9 is a diagram showing a modification of the cross-sectional configuration of the high electron mobility transistor of FIG.
  • FIG. 10 is a diagram illustrating an example of a circuit configuration of an RF switch circuit.
  • FIG. 11 is a diagram illustrating an example of a circuit configuration of a wireless communication device.
  • FIG. 12 is a diagram illustrating an example of a circuit configuration of a power amplifier module.
  • GaN-based materials a type of III-V semiconductor, are characterized by high voltage resistance, high heat resistance, and high saturated drift velocity.
  • HEMTs high electron mobility transistors
  • 2DEG two-dimensional electron gas
  • This 2DEG has high mobility and high sheet electron density. Due to these characteristics, GaN-based HEMTs are capable of low resistance, high speed, and high voltage operation, and are therefore expected to be used as high-frequency devices for 5G terminals.
  • GaN-based HEMTs can be broadly divided into Schottky-type, in which the gate metal and semiconductor layer form a Schottky junction, and MIS-structure type, in which the gate metal and semiconductor layer are joined via an insulating film.
  • MIS-type HEMTs an insulating film exists between the semiconductor and gate metal, which suppresses gate leakage during off operation and reduces power consumption. For this reason, MIS-type HEMTs are suitable for use in mobile terminals.
  • MIS-type HEMTs the presence of a gate insulating film creates an interface state at the interface between the gate insulating film and the semiconductor layer, and charges are injected from the gate metal into the interface state during device operation, resulting in the problem of threshold voltage fluctuations due to charge capture. Furthermore, if the thickness of the gate insulating film is increased in order to suppress charge injection into the interface between the gate insulating film and the semiconductor layer, the gain of the transistor decreases. Thus, in MIS-type HEMTs, there is a trade-off between suppressing threshold voltage fluctuations and improving gain.
  • the insulating film is multi-layered to two or more layers, which suppresses fluctuations, as disclosed in the above-mentioned Patent Document 1.
  • the insulating film is multi-layered to two or more layers, which is expected to suppress charge injection from the gate metal to the interface between the gate insulating film and the semiconductor layer and thus suppress threshold voltage fluctuation.
  • the following problems remain.
  • the gate insulating film is composed of a first insulating film in contact with the semiconductor and a second insulating film laminated on the first insulating film.
  • the thickness of the second insulating film is specified to be 2 nm or more.
  • the gate insulating film is not thinned sufficiently, which results in a decrease in the gain of the transistor.
  • FIG. 1 illustrates a cross-sectional configuration example of a HEMT 1 according to the present embodiment.
  • FIG. 2 illustrates a planar configuration example of the HEMT 1 of FIG. 1.
  • the HEMT 1 has a so-called heterojunction structure in which a barrier layer 23 is stacked on a channel layer 22.
  • a barrier layer 23 is stacked on a channel layer 22.
  • electrons are accumulated in high concentration near the heterojunction interface in the channel layer 22, and a so-called two-dimensional electron gas region 22A (2DEG) is formed.
  • This two-dimensional electron gas region 22A exhibits high electron mobility.
  • the barrier layer 23 stacked on the channel layer 22 induces an extremely high electron concentration on the surface of the channel layer 22.
  • HEMT1 for example, as shown in FIG. 1, comprises a semiconductor layer 20 on a substrate 10.
  • the semiconductor layer 20 comprises, for example, a buffer layer 21, a channel layer 22, and a barrier layer 23, in this order from the substrate 10 side.
  • the buffer layer 21 can be omitted if necessary.
  • the substrate 10 is, for example, a semi-insulating single crystal GaN substrate.
  • a buffer layer 21 is provided between the substrate 10 and the channel layer 22. Therefore, the substrate 10 may be, for example, a SiC substrate, a sapphire substrate, or a Si substrate, or may be a SCAM substrate, a gallium oxide (Ga 2 O 3 ) substrate, an AlN substrate, or a diamond substrate.
  • the buffer layer 21 is, for example, a compound semiconductor layer formed by epitaxial growth on the substrate 10.
  • the lattice constants of the substrate 10 and the channel layer 22 are different from each other, the lattice constant can be adjusted by the buffer layer 21 to improve the crystal quality of the channel layer 22 and suppress the warping of the wafer after the channel layer 22 is formed.
  • the buffer layer 21 is composed of, for example, AlN, AlGaN, or GaN.
  • the buffer layer 21 does not necessarily have to be a single layer, and may be composed of, for example, at least two types of materials selected from AlN, AlGaN, and GaN.
  • the buffer layer 21 When the buffer layer 21 is composed of a ternary material (for example, AlGaN), the buffer layer 21 may be composed of a ternary material whose composition gradually changes in the thickness direction.
  • the buffer layer 21 does not necessarily have to be a compound semiconductor layer formed by epitaxial growth.
  • at least the portion of the buffer layer 21 that contacts the substrate 10 may be an incomplete epitaxial crystal growth layer due to uncertainties in the manufacturing process.
  • the channel layer 22 is, for example, a compound semiconductor layer formed by epitaxial growth on the substrate 10 or the buffer layer 21.
  • the channel layer 22 is provided at least in a location facing the gate electrode 33 (described later).
  • the channel layer 22 is made of a nitride semiconductor (for example, GaN).
  • a two-dimensional electron gas region 22A is generated near the heterojunction interface in the channel layer 22, and a channel region is formed near the heterojunction interface in the channel layer 22.
  • the channel region constitutes a part of the current path between the source and drain electrodes 31 and 32, and is a region in which carriers are accumulated due to the difference in the amount of polarization charge between the barrier layer 23 and the channel layer 22.
  • the channel layer 22 may be made of a nitride semiconductor with no impurities added (for example, u-GaN with no impurities added). In this case, impurity diffusion of carriers in the channel layer 22 is suppressed, and carrier movement with high mobility is realized.
  • the barrier layer 23 is, for example, a compound semiconductor layer formed by epitaxial growth on the channel layer 22.
  • the barrier layer 23 has a role of accumulating carriers in the channel layer 22 due to polarization between the barrier layer 23 and the channel layer 22.
  • the HEMT 1 further includes an insulating layer 24 and a gate insulating film 25 on the semiconductor layer 20, as shown in FIG. 1, for example.
  • the insulating layer 24 is provided so as to cover the barrier layer 23.
  • the insulating layer 24 is made of a material that has insulating properties with respect to the barrier layer 23 and the gate electrode 33 (described later), protects the surface of the barrier layer 23 from impurities such as ions, and forms a good interface between the insulating layer 24 and the barrier layer 23 to prevent deterioration of device characteristics.
  • the insulating layer 24 is made of, for example, Al 2 O 3 , HfO 2 , or SiO 2.
  • the insulating layer 24 may be made of, for example, a laminate of at least two materials selected from Al 2 O 3 , HfO 2 , and SiO 2.
  • the insulating layer 24 is provided with openings 26 and 27 for providing source and drain electrodes 31 and 32, and an opening 28 for providing a gate electrode 33, as shown in FIG. 1, for example.
  • the surface of the barrier layer 23 is exposed at the bottom of the openings 26, 27, and 28.
  • a cap layer may be provided between the insulating layer 24 and the barrier layer 23.
  • the cap layer is a layer laminated on the barrier layer 23, and is, for example, a layer formed by laminating GaN or SiN on the barrier layer 23, or a layer formed by laminating GaN and SiN on the barrier layer 23.
  • the gate insulating film 25 is provided so as to cover the inner surface of the opening 28 and the upper surface of the insulating layer 24.
  • the gate insulating film 25 is provided in the opening 28 between the barrier layer 23 and the gate electrode 33.
  • the gate insulating film 25 is in contact with the surface of the barrier layer 23 exposed at the bottom surface of the opening 28.
  • the gate insulating film 25 has a first insulating film 25a in contact with the surface of the barrier layer 23, and a second insulating film 25b in contact with the first insulating film 25a and the gate electrode 33.
  • the first insulating film 25a and the second insulating film 25b satisfy the following relational expressions (1), (2), and (3).
  • T1 thickness of the first insulating film 25a (nm)
  • T2 Thickness of the second insulating film 25b (nm)
  • EOT (T1) equivalent oxide thickness of the first insulating film 25a
  • EOT (T2) equivalent oxide thickness of the second insulating film 25b ⁇ 1: relative dielectric constant of the first insulating film 25a ⁇ 2: relative dielectric constant of the second insulating film 25b
  • EOT equivalent oxide thickness (film thickness equivalent in terms of capacitance to a silicon oxide film)
  • the first insulating film 25a is made of an insulating material containing a metal element of group 4 or group 5.
  • the second insulating film 25b is made of an insulating material containing a metal element or a semiconductor element of group 13 or group 14. Both the first insulating film 25a and the second insulating film 25b have a single-layer structure.
  • the first insulating film 25a is made of, for example, HfO 2 , HfAlO, TiO 2 , NbO, Nb 2 O 5 , or ZrO 2 .
  • the second insulating film 25b has a thickness of, for example, 1 nm or less and is made of, for example, Al 2 O 3 , GeO 2 , SiO 2 , or SiN.
  • the first insulating film 25a is made of HfO 2 with a thickness of 6 nm
  • the second insulating film 25b is made of Al 2 O 3 with a thickness of 1 nm.
  • the combination of materials of the first insulating film 25a and the second insulating film 25b is not limited to the above.
  • the first insulating film 25a and the second insulating film 25b may be, for example, a combination of the following materials:
  • the materials of the first insulating film 25a and the second insulating film 25b are not limited to the above-mentioned materials.
  • First insulating film 25a Second insulating film 25b HfO2SiN HfO2SiO2 TiO2Al2O3
  • At least one of the first insulating film 25a and the second insulating film 25b may be a graded layer in which the composition gradually changes in the thickness direction.
  • mutual diffusion of elements may occur at the interface between the first insulating film 25a and the second insulating film 25b and in the vicinity thereof. Even when the first insulating film 25a and the second insulating film 25b are configured in this way, the first insulating film 25a and the second insulating film 25b each have no internal interface, and therefore can be said to have a substantially single-layer structure.
  • HEMT1 further includes a source/drain electrode 31 in opening 26 and a source/drain electrode 32 in opening 27, as shown in FIG. 1, for example.
  • HEMT1 further includes a gate electrode 33 in opening 28, as shown in FIG. 1, for example.
  • the source/drain electrodes 31, 32 are in ohmic contact with the barrier layer 23 (semiconductor layer 20) through openings 26, 27.
  • the gate electrode 33 is in contact with the gate insulating film 25 in opening 28.
  • the source/drain electrodes 31, 32 are formed of, for example, a Ti/Al/Ni/Au laminate.
  • the gate electrode 33 is formed of, for example, a Ni/Au laminate.
  • the HEMT 1 is formed in the active region 10a of the semiconductor layer 20, for example, as shown in FIG. 2.
  • the area surrounding the active region 10a in the semiconductor layer 20 is an element isolation region 10b that has been made highly resistive by implanting ions such as boron, for example, as shown in FIG. 2. Therefore, the active region 10a is island-shaped in the semiconductor layer 20.
  • FIGS. 7A to 7D are diagrams for explaining the manufacturing process of the HEMT 1 according to the present embodiment.
  • the semiconductor layer 20 is formed on the substrate 10.
  • the semiconductor layer 20 is formed on the substrate 10 by epitaxial growth.
  • an element isolation region 10b (not shown) and a source/drain region (not shown) are formed in the semiconductor layer 20.
  • selective regrowth or ion implantation can be used to form the source/drain region.
  • an insulating layer 24 is formed so as to cover the surface of the semiconductor layer 20 (FIG. 7A).
  • Al 2 O 3 or SiO 2 is laminated so as to cover the surface of the semiconductor layer 20 by using an ALD (Atomic Layer Deposition) method or a CVD (Chemical Vapor Deposition) method. In this manner, the insulating layer 24 is formed on the semiconductor layer 20.
  • ALD Atomic Layer Deposition
  • CVD Chemical Vapor Deposition
  • the insulating layer 24 is pattern-etched to form openings 26, 27 (not shown) and opening 28 that expose the surface of the barrier layer 23 (FIG. 7B).
  • dry etching it is preferable to use dry etching to prevent the openings 26, 27, and 28 from widening.
  • dry etching and wet etching may be combined. For example, dry etching may be used until a small amount of the insulating layer 24 remains on the bottom surface of the openings 26, 27, and 28, and then wet etching may be used until the surface of the barrier layer 23 is exposed on the bottom surface of the openings 26, 27, and 28.
  • the openings 26, 27, and 28 do not necessarily need to be formed at the same time.
  • the process of forming the openings 26 and 27 and the process of forming the opening 28 may be performed in different processes.
  • a first insulating film 25a is formed so as to cover the inner surfaces of the openings 26 and 27 (not shown) and the opening 28 and the surface of the barrier layer 23 (FIG. 7C).
  • the first insulating film 25a is formed by depositing HfO 2 to a thickness of about 6 nm using the ALD method.
  • a second insulating film 25b is formed so as to cover the surface of the first insulating film 25a (FIG. 7D).
  • the second insulating film 25b is formed by depositing Al 2 O 3 to a thickness of about 1 nm using the ALD method.
  • the source/drain electrodes 31 and 32 and the gate electrode 33 are formed.
  • the source/drain electrodes 31 and 32 and the gate electrode 33 are formed by depositing Ti, Al, Ni, and Au in this order using the evaporation method. In this manner, the HEMT 1 is manufactured.
  • FIG. 3 shows an example of the energy band of a HEMT of the comparative example.
  • threshold voltage fluctuation due to stress during operation is mainly caused by the injection of charges from the gate electrode 33 into level A that exists at the interface between the single-layer gate insulating film 125 and the barrier layer 23. If the thickness of the gate insulating film 125 is T, the relative dielectric constant of the gate insulating film 125 is ⁇ r, and the charge captured at level A is ⁇ Q, then the resulting threshold voltage fluctuation is ⁇ Vth ⁇ (T/ ⁇ r) ⁇ ⁇ Q.
  • method (1) if the gate insulating film 125 is thin, gate leakage increases and the breakdown voltage of the transistor deteriorates, making it difficult to adopt method (1).
  • method (2) it is necessary to change the material of the gate insulating film 125. However, since it is difficult to change the material of the gate insulating film 125, it is difficult to adopt method (2). For these reasons, the inventors of the present application aimed to suppress threshold voltage fluctuations by using method (3).
  • FIG. 4 shows an example of the energy band of the HEMT of the embodiment.
  • the gate insulating film 125 is composed of a laminate of the first insulating film 25a and the second insulating film 25b.
  • a level B is generated at the interface between the first insulating film 25a and the second insulating film 25b, and a part of the charge injected from the gate electrode 33 during stress is captured by the level B.
  • the charge captured at the level B is not injected into the level A, and charge injection into the level A can be suppressed, so that the threshold voltage fluctuation can be suppressed.
  • the film thickness of the second insulating film 25b thinner than that of the first insulating film 25a, the distance from the gate electrode 33 to the level B can be shortened. As a result, the influence of the threshold voltage fluctuation due to the charge captured at the level B can be suppressed. In addition, by making the film thickness of the second insulating film 25b thinner than that of the first insulating film 25a, the occurrence of a decrease in gain caused by a decrease in gate capacitance can be minimized. If the gate insulating film 125 is made of a single layer of HfO2, a material with a high dielectric constant will be used for the gate insulating film 125, as in method (2).
  • the amount of charge injected into level A will be greater than when the gate insulating film 125 has a layered structure, and the amount of variation in the threshold voltage cannot be sufficiently suppressed. This also shows that having a layered structure for the gate insulating film 125 is important in minimizing the effects of threshold voltage variation.
  • EOT(T1)/EOT(T2) 3, and the EOT(T2) of the second insulating film 25b was 0.39.
  • EOT(T1)/EOT(T2) 5
  • the EOT(T2) of the second insulating film 25b was 0.234.
  • the reason for using a high dielectric constant material for the first insulating film 25a is that the first insulating film 25a is thicker than the second insulating film 25b. In Examples 1 and 2 of FIG. 5, T1>T2 holds. If a low dielectric constant material is used for the first insulating film 25a, the majority of the gate insulating film 25 will be made of a low dielectric constant material, which will cause a decrease in gain. Therefore, the first insulating film 25a needs to have a higher relative dielectric constant than the second insulating film 25b.
  • the threshold voltage fluctuation during stress can be reduced to 0.1 V or less.
  • the first insulating film 25a and the second insulating film 25b satisfy the following relational expression (6). EOT(T1)/EOT(T2) ⁇ 3...(6)
  • the second insulating film 25b satisfies the following relational expression (7).
  • the range of the relative dielectric constant of Al2O3 and the use of a material having a lower dielectric constant than Al2O3 as the second insulating film 25b are taken into consideration, the above-mentioned relational expression (2) is obtained. EOT(T2) ⁇ 0.39nm...(7)
  • examples are provided for possible combinations of the first insulating film 25a and the second insulating film 25b, and EOT(T1)/EOT(T2) and EOT(T2) are calculated for each example to obtain the values plotted in Fig. 6. From Fig. 6, in five examples, the first insulating film 25a and the second insulating film 25b satisfy the following relational expression (8). EOT(T1)/EOT(T2) ⁇ 2...(8)
  • the second insulating film 25b may have a multi-layer structure in which the dielectric constants of the films in contact with each other are different from each other.
  • the second insulating film 25b is configured by stacking the insulating films 25b1, 25b2, 25b3, and 25b4 in this order from the first insulating film 25a side, as shown in FIG. 8, for example.
  • the total thickness of the insulating films 25b1, 25b2, 25b3, and 25b4 is T2.
  • the insulating layers 25b1 and 25b3 are made of, for example, Al 2 O 3.
  • the insulating layers 25b2 and 25b4 are made of, for example, SiO 2.
  • the number of films included in the second insulating film 25b is not limited to four, and may be two or three, or may be five or more.
  • the second insulating film 25b has a multi-layer structure. As a result, most of the charge injected from the gate electrode 33 is captured at the interface closest to the gate electrode 33 among the multiple interfaces included in the second insulating film 25b. As a result, the effect of the charge captured at level B on the threshold voltage fluctuation can be reduced. In addition, the occurrence of a decrease in gain caused by a decrease in gate capacitance can be kept to a minimum.
  • a back barrier layer 29 may be provided between the buffer layer 21 and the channel layer 22.
  • the back barrier layer 29 is a compound semiconductor layer formed by epitaxial growth on the buffer layer 21.
  • the back barrier layer 29 is made of a compound semiconductor material that raises the energy band on the back barrier layer 29 side in the channel layer 22.
  • the back barrier layer 29 may be made of, for example, u-Al x Ga y In x N to which no impurity is added. In this way, by providing the back barrier layer 29 between the buffer layer 21 and the channel layer 22, a HEMT 1 with excellent operating characteristics can be realized.
  • the present technology is applied to a HEMT.
  • the present technology can also be applied to a FET.
  • a FET may be used instead of the HEMT 1.
  • the second insulating film 25b may have a thickness of, for example, 1 nm or more and less than 2 nm, which can improve the dielectric strength of the device while suppressing the threshold voltage fluctuation.
  • [Application example ⁇ ] 10 shows an example of the RF switch circuit 2.
  • the RF switch circuit 2 is used in a mobile communication system such as a mobile phone, and has, for example, a first terminal IN, a second terminal IO, a third terminal OUT, a first switching element SW1, and a second switching element SW2.
  • the first terminal IN is for inputting a transmission signal.
  • the second terminal IO is connected to an antenna.
  • the third terminal OUT is for outputting a reception signal received by the antenna.
  • the first switching element SW1 is connected between the first terminal IN and the second terminal IO.
  • the second switching element SW2 is connected between the second terminal IO and the third terminal OUT. Either or both of the first switching element SW1 and the second switching element SW2 are constituted by the HEMT1 according to the above embodiment and its modified example.
  • a third switching element SW3 is connected between the first terminal IN and a power supply (ground in this example).
  • a fourth switching element SW4 is connected between the third terminal OUT and a power supply (ground in this example).
  • Either or both of the third switching element SW3 and the fourth switching element SW4 are constituted by the HEMT1 according to the above embodiment and its modified example.
  • the first switching element SW1 and the fourth switching element SW4 are in a conductive state, and the second switching element SW2 and the third switching element SW3 are in a non-conductive state.
  • the transmission signal is input from the first terminal IN and output to the second terminal IO via the first switching element SW1.
  • the first switching element SW1 and the fourth switching element SW4 are in a non-conductive state, and the second switching element SW2 and the third switching element SW3 are in a conductive state.
  • the received signal received by the antenna is input from the second terminal IO and output to the third terminal OUT via the second switching element SW2.
  • the HEMT 1 according to the above embodiment and its modified example is used. This makes it possible to improve power saving.
  • the wireless communication terminal 3 is, for example, a mobile phone system having multiple functions such as voice, data communication, and LAN connection.
  • the wireless communication terminal 3 has, for example, an antenna ANT, an RF switch circuit 2, a high power amplifier HPA, a high frequency integrated circuit RFIC (Radio Frequency Integrated Circuit), a baseband unit BB, an audio output unit MIC, a data output unit DT, and an interface unit I/F (for example, a wireless LAN (W-LAN; Wireless Local Area Network), Bluetooth (registered trademark), and others).
  • the RF switch circuit 2 has, for example, the configuration shown in FIG. 10.
  • the high frequency integrated circuit RFIC and the baseband unit BB are connected by the interface unit I/F.
  • the transmission signal output from the baseband unit BB is output to the antenna ANT via the radio frequency integrated circuit RFIC, the high power amplifier HPA, and the RF switch circuit 2.
  • the received signal is input to the baseband unit BB via the RF switch circuit 2 and the radio frequency integrated circuit RFIC.
  • the signal processed by the baseband unit BB is output from output units such as the audio output unit MIC, data output unit DT, and interface unit I/F.
  • the HEMT 1 according to the above embodiment and its modified example is used. This makes it possible to improve power saving.
  • Fig. 12 shows an example of a power amplifier module 4.
  • the power amplifier module 4 is configured by connecting power amplifiers having the HEMT 1 according to the above embodiment and its modified example in multiple stages on the same board.
  • Fig. 12 shows the circuit configuration of the power amplifier module 4 that meets the requirements of the W-CDMA specifications.
  • the power amplifier module 4 includes an input matching circuit 51, a front-stage power amplifier 52, an intermediate matching circuit 53, a rear-stage power amplifier 54, and an output matching circuit 55.
  • the gain of the front-stage power amplifier 52 is set to 15.0 dB
  • the gain of the rear-stage power amplifier 54 is set to 14.0 dB.
  • the front-stage power amplifier 52 and the rear-stage power amplifier 54 are configured to include the HEMT 1 according to the above embodiment and its modified example as an amplifying element.
  • the HEMT 1 according to the above embodiment and its modified example is used. This makes it possible to improve power saving.
  • the semiconductor layer 20 is mainly composed of a GaN-based semiconductor, but it may be mainly composed of a III-V group or II-VI group semiconductor, for example, it may be mainly composed of a GaAs-based semiconductor.
  • the present technology can be configured as follows.
  • the gate insulating film is a first insulating film in contact with the semiconductor layer; a second insulating film in contact with the first insulating film and the gate electrode;
  • the first insulating film and the second insulating film satisfy the following relational expressions (A), (B), and (C).
  • T1 thickness of the first insulating film (nm) T2: thickness of the second insulating film (nm)
  • EOT (T1) equivalent oxide thickness of the first insulating film
  • EOT (T2) equivalent oxide thickness of the second insulating film ⁇ 1: relative dielectric constant of the first insulating film ⁇ 2: relative dielectric constant of the second insulating film
  • EOT equivalent oxide thickness (film thickness equivalent in terms of capacitance to a silicon oxide film)
  • the first insulating film has a single-layer structure
  • the high electron mobility transistor according to (1), wherein the second insulating film has a multi-layer structure in which adjacent films have different relative dielectric constants.
  • the high electron mobility transistor according to any one of (1) to (4), wherein the second insulating film has a thickness of 1 nm or more and less than 2 nm.
  • the first insulating film contains a metal element of Group 4 or Group 5
  • the second insulating film contains a metal element or a semiconductor element of Group 13 or Group 14.
  • the semiconductor layer has a channel layer made of a nitride semiconductor at least in a portion facing the gate electrode.
  • the high electron mobility transistor comprises: A semiconductor layer; A gate electrode; a gate insulating film provided between the semiconductor layer and the gate electrode; The gate insulating film is a first insulating film in contact with the semiconductor layer; a second insulating film in contact with the first insulating film and the gate electrode;
  • the RF switch circuit wherein the first insulating film and the second insulating film satisfy the following relational expressions (A), (B), and (C).
  • T1 thickness of the first insulating film (nm)
  • T2 thickness of the second insulating film (nm)
  • EOT (T1) equivalent oxide thickness of the first insulating film
  • EOT (T2) equivalent oxide thickness of the second insulating film ⁇ 1: relative dielectric constant of the first insulating film ⁇ 2: relative dielectric constant of the second insulating film
  • EOT equivalent oxide thickness (film thickness equivalent in terms of capacitance to a silicon oxide film)
  • T1 thickness of the first insulating film (nm)
  • T2 thickness of the second insulating film (nm)
  • EOT (T1) equivalent oxide thickness of the first insulating film
  • EOT (T2) equivalent oxide thickness of the second insulating film ⁇ 1: relative dielectric constant of the first insulating film ⁇ 2: relative dielectric constant of the second insulating film
  • EOT equivalent oxide thickness (film thickness equivalent in terms of capacitance to a silicon oxide film)
  • T1 thickness of the first insulating film (nm)
  • T2 thickness of the second insulating film (nm)
  • EOT (T1) equivalent oxide thickness of the first insulating film
  • EOT (T2) equivalent oxide thickness of the second insulating film ⁇ 1: relative dielectric constant of the first insulating film ⁇ 2: relative dielectric constant of the second insulating film
  • EOT equivalent oxide thickness (film thickness equivalent in terms of capacitance to a silicon oxide film)

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Abstract

本技術の一実施の形態に係る高電子移動度トランジスタは、半導体層と、ゲート電極と、半導体層とゲート電極との間に設けられたゲート絶縁膜とを備えている。ゲート絶縁膜は、半導体層に接する第１絶縁膜と、第１絶縁膜およびゲート電極に接する第２絶縁膜とを有している。第１絶縁膜および第２絶縁膜は、以下の関係式（Ａ），（Ｂ），（Ｃ）を満たす。　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧１．４３…（Ａ）　ＥＯＴ（Ｔ２）≦０．７５ｎｍ…（Ｂ）　ε１≧ε２…（Ｃ）　Ｔ１：第１絶縁膜の厚さ（ｎｍ）　Ｔ２：第２絶縁膜の厚さ（ｎｍ）　ＥＯＴ（Ｔ１）：第１絶縁膜の等価酸化膜厚　ＥＯＴ（Ｔ２）：第２絶縁膜の等価酸化膜厚　ε１：第１絶縁膜の比誘電率　ε２：第２絶縁膜の比誘電率　ＥＯＴ：等価酸化膜厚（シリコン酸化膜と静電容量的に等価な膜厚）

Description

高電子移動度トランジスタ、ＲＦスイッチ回路、パワーアンプ回路および無線通信端末
　本技術は、高電子移動度トランジスタ、ＲＦスイッチ回路、パワーアンプ回路および無線通信端末に関する。
　窒化物半導体の高電子移動度トランジスタは、広いバンドギャップを有すると共に、極めて大きな絶縁破壊電圧および飽和電子速度を有することから、電子デバイスの高出力化および高速化において、注目されている（例えば、特許文献１参照）。
特開２００９－３０２４３５号公報
　ところで、窒化物半導体の高電子移動度トランジスタでは、動作特性の更なる向上が要求されている。従って、動作特性の更なる向上を実現することの可能な高電子移動度トランジスタ、並びにそのような高電子移動度トランジスタを備えたＲＦスイッチ回路、パワーアンプ回路および無線通信端末を提供することが望ましい。
　本技術の一実施の形態に係る高電子移動度トランジスタは、半導体層と、ゲート電極と、半導体層とゲート電極との間に設けられたゲート絶縁膜とを備えている。ゲート絶縁膜は、半導体層に接する第１絶縁膜と、第１絶縁膜およびゲート電極に接する第２絶縁膜とを有している。第１絶縁膜および第２絶縁膜は、以下の関係式（Ａ），（Ｂ），（Ｃ）を満たす。
　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧１．４３…（Ａ）
　ＥＯＴ（Ｔ２）≦０．７５ｎｍ…（Ｂ）
　ε１≧ε２…（Ｃ）
　Ｔ１：第１絶縁膜の厚さ（ｎｍ）
　Ｔ２：第２絶縁膜の厚さ（ｎｍ）
　ＥＯＴ（Ｔ１）：第１絶縁膜の等価酸化膜厚
　ＥＯＴ（Ｔ２）：第２絶縁膜の等価酸化膜厚
　ε１：第１絶縁膜の比誘電率
　ε２：第２絶縁膜の比誘電率
　ＥＯＴ：等価酸化膜厚（シリコン酸化膜と静電容量的に等価な膜厚）
　本技術の一実施の形態に係るＲＦスイッチ回路は、上述の高電子移動度トランジスタを備えている。
　本技術の一実施の形態に係るパワーアンプ回路は、上述の高電子移動度トランジスタを備えている。
　本技術の一実施の形態に係る無線通信端末は、上述の高電子移動度トランジスタを備えている。
図１は、本技術の一実施の形態に係る高電子移動度トランジスタの断面構成例を表す図である。 図２は、図１の高電子移動度トランジスタの平面構成例を表す図である。 図３は、比較例の高電子移動度トランジスタのエネルギーバンドの一例を表す図である。 図４は、実施例の図１の高電子移動度トランジスタのエネルギーバンドの一例を表す図である。 図５は、実施例および比較例の高電子移動度トランジスタにストレスを加えたときの閾値電圧変動の一例を表す図である。 図６は、図１のゲート絶縁膜の条件を表す図である。 図７Ａは、図１の高電子移動度トランジスタの製造工程を説明するための図である。 図７Ｂは、図７Ａに続く製造工程を説明するための図である。 図７Ｃは、図７Ｂに続く製造工程を説明するための図である。 図７Ｄは、図７Ｃに続く製造工程を説明するための図である。 図８は、図１の高電子移動度トランジスタの断面構成の一変形例を表す図である。 図９は、図１の高電子移動度トランジスタの断面構成の一変形例を表す図である。 図１０は、ＲＦスイッチ回路の回路構成例を表す図である。 図１１は、無線通信装置の回路構成例を表す図である。 図１２は、パワーアンプモジュールの回路構成例を表す図である。
　以下、本技術の実施の形態について、図面を参照して詳細に説明する。
＜１．背景＞
　第五世代移動体通信（５Ｇ）では、高い周波数帯の電波を利用するため、電波の伝搬損失が大きく高い電力で電波を送信する必要がある。このため、特に携帯端末において高出力、高効率かつ耐熱性に優れたデバイスが求められている。
　ＩＩＩ－Ｖ族半導体の一種であるＧａＮ系材料は、高耐圧、高耐熱、高飽和ドリフト速度という特徴を持つ。ＧａＮ系材料を用いた高電子移動度トランジスタ（ＨＥＭＴ）では、ヘテロ接合に２次元電子ガス（２ＤＥＧ）が形成される。この２ＤＥＧでは、移動度が高く、シート電子密度が高い。これらの特徴から、ＧａＮ系－ＨＥＭＴは、低抵抗、高速、高耐圧動作が可能なため、５Ｇ端末向け高周波デバイスとして期待されている。
　ゲート構造に着目すると、ＧａＮ系－ＨＥＭＴは、ゲートメタルと半導体層がショットキ接合するショットキ型と、ゲートメタルと半導体層が絶縁膜を介して接合するＭＩＳ構造型に大別される。このうち、ＭＩＳ型ＨＥＭＴでは、半導体とゲートメタルとの間に絶縁膜が存在するため、オフ動作時のゲートリークが抑えられ、消費電力を低減することができる。そのため、ＭＩＳ型ＨＥＭＴは、携帯端末用途に適している。
　一方で、携帯端末向けのデバイスでは、回路規模の制約、具体的には閾値電圧の変動を補償するフィードバック回路を実装する面積がないため、デバイス動作中に閾値電圧変動が生じないことが非常に重要となる。ＭＩＳ型ＨＥＭＴでは、ゲート絶縁膜が存在することで、ゲート絶縁膜と半導体層との界面に界面準位が生じ、デバイス動作中にゲートメタルから界面準位に電荷が注入され、電荷が捕獲されることで閾値電圧が変動してしまう問題がある。また、ゲート絶縁膜と半導体層との界面への電荷注入を抑えるために、ゲート絶縁膜の膜厚を厚くするとトランジスタの利得が低下してしまう。このように、ＭＩＳ型ＨＥＭＴでは、閾値電圧変動の抑制と利得の向上とがトレードオフの関係にある。
　この課題を解決し、閾値電圧変動の抑制と利得の向上を実現するため、絶縁膜の構成を２層以上に多層化することで変動を抑制させることが、上記特許文献１に開示されている。
　上記特許文献１に記載の発明では、絶縁膜の構成を２層以上に多層化することで、ゲートメタルから、ゲート絶縁膜と半導体層との界面への電荷注入が抑えられ、閾値電圧変動の抑制が見込まれる。しかし、依然として以下の問題がある。
　上記特許文献１に記載の発明では、ゲート絶縁膜が、半導体と接する第１の絶縁膜と、第１の絶縁膜上に積層した第２の絶縁膜とにより構成されている。閾値電圧変動を考えるときには、ゲート絶縁膜と半導体層との界面だけではなく、第１の絶縁膜と第２の絶縁膜との界面に生じる界面準位へのトラップが閾値電圧へ与える影響を考慮する必要がある。つまり、第１の絶縁膜と第２の絶縁膜との界面に電荷が注入され、その電荷によって閾値電圧変動が生じる影響を考慮する必要がある。
　上記特許文献１に記載の発明では、第２の絶縁膜の膜厚を２ｎｍ以上と規定している。しかし、このような膜厚では，第１の絶縁膜と第２の絶縁膜との界面へ注入された電荷の影響で十分な閾値電圧変動抑制効果を得ることができない。また、上記特許文献１に記載の発明では、ゲート絶縁膜の薄膜化が不十分であり、その結果、トランジスタの利得低下を引き起こす。本願発明者は、閾値電圧変動の抑制と利得の向上とを両立させることの可能な構成を鋭意検討し、下記の構成を想起するに至った。以下に、その構成について詳細に説明する。
＜２．実施の形態＞
［構成］
　本技術の一実施の形態に係る高電子移動度トランジスタ（ＨＥＭＴ（High Electron Mobility Transistor））について説明する。図１は、本実施の形態に係るＨＥＭＴ１の断面構成例を表したものである。図２は、図１のＨＥＭＴ１の平面構成例を表したものである。ＨＥＭＴ１は、チャネル層２２上にバリア層２３が積層されたいわゆるヘテロ接合構造を備えている。ＨＥＭＴ１では、チャネル層２２中のヘテロ接合界面近傍に電子が高濃度に蓄積し、いわゆる２次元電子ガス領域２２Ａ（２ＤＥＧ：two-dimensional electron gas）が形成される。この２次元電子ガス領域２２Ａは高い電子移動度を示す。特に、チャネル層２２上に積層されたバリア層２３は、極めて高い電子濃度をチャネル層２２の表面に誘起する。
　ＨＥＭＴ１は、例えば、図１に示したように、基板１０上に半導体層２０を備えている。半導体層２０は、例えば、バッファ層２１、チャネル層２２およびバリア層２３を基板１０側からこの順に備えている。バッファ層２１は必要に応じて省略可能である。
　基板１０は、例えば、半絶縁性の単結晶ＧａＮ基板である。本実施の形態では、基板１０とチャネル層２２との間にバッファ層２１が設けられている。そのため、基板１０は、例えば、ＳｉＣ基板、サファイア基板またはＳｉ基板であってもよいし、ＳＣＡＭ基板、酸化ガリウム（Ｇａ２Ｏ３）基板、ＡｌＮ基板またはダイヤモンド基板であってもよい。
　バッファ層２１は、例えば、基板１０上にエピタキシャル成長を行うことにより形成された化合物半導体層である。基板１０およびチャネル層２２の格子定数が互いに異なる場合、バッファ層２１により格子定数を調整することにより、チャネル層２２の結晶品質を良好にし、チャネル層２２形成後のウェハの反りを抑制することができる。基板１０がＳｉ基板であり、チャネル層２２がＧａＮからなる場合、バッファ層２１は、例えば、ＡｌＮ、ＡｌＧａＮまたはＧａＮ等によって構成されている。なお、バッファ層２１は、必ずしも単層である必要はなく、例えば、ＡｌＮ、ＡｌＧａＮおよびＧａＮから選択される少なくとも２種類の材料を積層した構成となっていてもよい。バッファ層２１が３元系の材料（例えばＡｌＧａＮ）によって構成される場合には、バッファ層２１は、３元系の材料の組成を厚さ方向に徐々に変化させた構成となっていてもよい。バッファ層２１は、必ずしもエピタキシャル成長を行うことにより形成された化合物半導体層でなくてもよい。例えば、バッファ層２１のうち、少なくとも基板１０に接する箇所が、製造過程における不確実性の影響で不完全なエピタキシャル結晶成長層となっていてもよい。
　チャネル層２２は、例えば、基板１０もしくはバッファ層２１上にエピタキシャル成長を行うことにより形成された化合物半導体層である。チャネル層２２は、少なくともゲート電極３３（後述）と対向する箇所に設けられている。チャネル層２２は、窒化物半導体（例えば、ＧａＮ）で構成されている。ＨＥＭＴ１が動作する際には、チャネル層２２中のヘテロ接合界面近傍に２次元電子ガス領域２２Ａが生じることにより、チャネル層２２中のヘテロ接合界面近傍にチャネル領域が形成される。チャネル領域は、ソース・ドレイン電極３１，３２の間の電流経路の一部を構成し、バリア層２３とチャネル層２２との分極電荷量の差によりキャリアが蓄積される領域である。チャネル層２２は、不純物を添加しない窒化物半導体（例えば、不純物を添加しないｕ－ＧａＮ）で構成されていてもよい。この場合、チャネル層２２におけるキャリアの不純物拡散が抑えられ、高移動度でのキャリア移動が実現される。
　バリア層２３は、例えば、チャネル層２２上にエピタキシャル成長を行うことにより形成された化合物半導体層である。バリア層２３は、バリア層２３とチャネル層２２との分極により、チャネル層２２内にキャリアを蓄積させる役割を有している。バリア層２３は、バリア層２３とチャネル層２２との分極電荷量の差により、バリア層２３とチャネル層２２との界面にキャリアを蓄積させることの可能な材料によって構成されている。そのような材料としては、例えば、ＡｌｘＩｎ１－ｘＮ（０≦ｘ＜１）、または、Ａｌ１－ｘ－ｙＩｎｘＧａｙＮ（０≦ｘ＜１，０≦ｙ＜１，ｘ＋ｙ＝１）が挙げられる。バリア層２３は、例えば、不純物を添加しないｕ－Ａｌ１－ｘ－ｙＩｎｘＧａｙＮ（０≦ｘ＜１，０≦ｙ＜１，ｘ＋ｙ＝１）によって構成されていてもよい。この場合、チャネル層２２におけるキャリアの不純物拡散が抑えられ、高移動度でのキャリア移動が実現される。
　ＨＥＭＴ１は、さらに、例えば、図１に示したように、半導体層２０上に絶縁層２４およびゲート絶縁膜２５を備えている。絶縁層２４は、バリア層２３を覆うように設けられている。絶縁層２４は、バリア層２３およびゲート電極３３（後述）に対して絶縁性を有し、かつ、イオン等の不純物からバリア層２３の表面を保護し、加えて、絶縁層２４とバリア層２３との間に良好な界面を形成してデバイス特性を劣化させないような材料によって構成されている。絶縁層２４は、例えば、Ａｌ２Ｏ３、ＨｆＯ２、または、ＳｉＯ２によって構成されている。絶縁層２４は、例えば、Ａｌ２Ｏ３、ＨｆＯ２およびＳｉＯ２のうち少なくとも２つの材料を積層させた構成となっていてもよい。絶縁層２４には、例えば、図１に示したように、ソース・ドレイン電極３１，３２を設けるための開口２６，２７と、ゲート電極３３を設けるための開口２８とが設けられている。開口２６，２７，２８の底面には、バリア層２３の表面が露出している。絶縁層２４とバリア層２３との間に、キャップ層が設けられていてもよい。キャップ層は、バリア層２３上に積層された層であり、例えば、バリア層２３上にＧａＮまたはＳｉＮを積層することにより形成された層、または、バリア層２３上にＧａＮおよびＳｉＮを積層することにより形成された層である。
　ゲート絶縁膜２５は、開口２８の内面および絶縁層２４の上面を覆うように設けられている。ゲート絶縁膜２５は、開口２８内において、バリア層２３とゲート電極３３との間に設けられている。ゲート絶縁膜２５は、開口２８の底面に露出するバリア層２３の表面に接している。ゲート絶縁膜２５は、例えば、図１内の拡大図に示したように、バリア層２３の表面に接する第１絶縁膜２５ａと、第１絶縁膜２５ａおよびゲート電極３３に接する第２絶縁膜２５ｂとを有している。
　第１絶縁膜２５ａおよび第２絶縁膜２５ｂは、以下の関係式（１），（２），（３）を満たす。
　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧１．４３…（１）
　ＥＯＴ（Ｔ２）≦０．７５ｎｍ…（２）
　ε１≧ε２…（３）
　Ｔ１：第１絶縁膜２５ａの厚さ（ｎｍ）
　Ｔ２：第２絶縁膜２５ｂの厚さ（ｎｍ）
　ＥＯＴ（Ｔ１）：第１絶縁膜２５ａの等価酸化膜厚
　ＥＯＴ（Ｔ２）：第２絶縁膜２５ｂの等価酸化膜厚
　ε１：第１絶縁膜２５ａの比誘電率
　ε２：第２絶縁膜２５ｂの比誘電率
　ＥＯＴ：等価酸化膜厚（シリコン酸化膜と静電容量的に等価な膜厚）
　第１絶縁膜２５ａは、４族もしくは５族の金属元素を含む絶縁材料によって構成されている。第２絶縁膜２５ｂは、１３族もしくは１４族の金属元素もしくは半導体元素を含む絶縁材料によって構成されている。第１絶縁膜２５ａおよび第２絶縁膜２５ｂはともに、単層構造となっている。第１絶縁膜２５ａは、例えば、ＨｆＯ２、ＨｆＡｌＯ、ＴｉＯ２、ＮｂＯ、Ｎｂ２Ｏ５、またはＺｒＯ２等によって構成されている。第２絶縁膜２５ｂは、例えば、１ｎｍ以下の厚さとなっており、例えば、Ａｌ２Ｏ３、ＧｅＯ２、ＳｉＯ２またはＳｉＮ等によって構成されている。例えば、第１絶縁膜２５ａが厚さ６ｎｍのＨｆＯ２によって構成され、第２絶縁膜２５ｂが厚さ１ｎｍのＡｌ２Ｏ３によって構成されている。第１絶縁膜２５ａおよび第２絶縁膜２５ｂの材料の組み合わせは、上記に限定されるものではない。第１絶縁膜２５ａおよび第２絶縁膜２５ｂは、例えば、以下のような材料の組み合わせとなっていてもよい。第１絶縁膜２５ａおよび第２絶縁膜２５ｂのそれぞれの材料は、上述した材料に限定されるものではない。
第１絶縁膜２５ａ    第２絶縁膜２５ｂ
ＨｆＯ２            ＳｉＮ
ＨｆＯ２            ＳｉＯ２
ＴｉＯ２            Ａｌ２Ｏ３
　第１絶縁膜２５ａおよび第２絶縁膜２５ｂの少なくとも一方が、組成が厚さ方向において徐々に変化するグレーデッド層となっていてもよい。また、第１絶縁膜２５ａおよび第２絶縁膜２５ｂでは、第１絶縁膜２５ａと第２絶縁膜２５ｂとの界面およびその近傍において、元素の相互拡散が生じていてもよい。第１絶縁膜２５ａおよび第２絶縁膜２５ｂがこのような構成となっている場合であっても、第１絶縁膜２５ａおよび第２絶縁膜２５ｂは、それぞれ、内部に界面を有しないことから、実質的に単層構造になっていると言える。
　第１絶縁膜２５ａおよび第２絶縁膜２５ｂは、以下の関係式（４）を満たしていてもよい。仮に、第１絶縁膜２５ａおよび第２絶縁膜２５ｂが以下の関係式（５）を満たす場合、第１絶縁膜２５ａは、厚さ８ｎｍのＨｆＯ２によって構成され、第２絶縁膜２５ｂは、厚さ２ｎｍのＡｌ２Ｏ３によって構成されている。このとき、ゲート絶縁膜２５の総厚が１０ｎｍとなり、ゲート絶縁膜２５の総厚が１０ｎｍ未満となっている場合と比べて、ＨＥＭＴ１の高周波特性があまり良くなく、例えばＨＥＭＴ１をパワーアンプとして使用するにはあまり適さない。
　ＥＯＴ（Ｔ１）＋ＥＯＴ（Ｔ２）＜２．３ｎｍ…（４）
　ＥＯＴ（Ｔ１）＋ＥＯＴ（Ｔ２）＝２．３ｎｍ…（５）
　ＨＥＭＴ１は、さらに、例えば、図１に示したように、開口２６にソース・ドレイン電極３１を備えており、開口２７にソース・ドレイン電極３２を備えている。ＨＥＭＴ１は、さらに、例えば、図１に示したように、開口２８にゲート電極３３を備えている。ソース・ドレイン電極３１，３２は、開口２６，２７を介してバリア層２３（半導体層２０）とオーミック接触している。ゲート電極３３は、開口２８内においてゲート絶縁膜２５に接している。ソース・ドレイン電極３１，３２は、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕの積層体によって構成されている。ゲート電極３３は、例えば、Ｎｉ／Ａｕの積層体によって構成されている。
　ＨＥＭＴ１は、例えば、図２示したように、半導体層２０のアクティブ領域１０ａに形成されている。半導体層２０のうち、アクティブ領域１０ａの周囲は、例えば、図２示したように、例えばボロン等のイオンを注入することによって高抵抗化された素子分離領域１０ｂとなっている。従って、アクティブ領域１０ａは、半導体層２０において島状となっている。
［製造方法］
　次に、本実施の形態に係るＨＥＭＴ１の製造方法について説明する。図７Ａ～図７Ｄは、本実施の形態に係るＨＥＭＴ１の製造工程を説明するための図である。
　まず、基板１０上に半導体層２０を形成する。例えば、エピタキシャル成長により基板１０上に半導体層２０を形成する。続いて、半導体層２０に対して素子分離領域１０ｂ（図示せず）や、ソース・ドレイン領域（図示せず）を形成する。ソース・ドレイン領域の形成には、例えば、選択再成長やイオン注入等を用いることができる。その後、半導体層２０の表面を覆うように絶縁層２４を形成する（図７Ａ）。例えば、ＡＬＤ(Atomic Layer Deposition)法やＣＶＤ(Chemical Vapor Deposition)法を用いて、半導体層２０の表面を覆うようにＡｌ２Ｏ３またはＳｉＯ２を積層する。このようにして半導体層２０上に絶縁層２４を形成する。
　次に、絶縁層２４をパターンエッチングすることにより、バリア層２３の表面を露出させる開口２６，２７（図示せず）および開口２８を形成する（図７Ｂ）。ここでは、開口２６，２７，２８の幅が広がるのを抑えるため、ドライエッチングを用いることが好ましい。バリア層２３へのダメージを低減するため、ドライエッチングとウエットエッチングを組み合わせてもよい。例えば、開口２６，２７，２８の底面に絶縁層２４を少し残した状態になるまでは、ドライエッチングを用い、その後、開口２６，２７，２８の底面にバリア層２３の表面が露出するまでは、ウエットエッチングを用いてもよい。また、開口２６，２７，２８を必ずしも同時に形成する必要はない。例えば、開口２６，２７を形成するプロセスと、開口２８を形成するプロセスとを異なるプロセスで行ってもよい。
　次に、開口２６，２７（図示せず）および開口２８の内面およびバリア層２３の表面を覆うように第１絶縁膜２５ａを形成する（図７Ｃ）。例えば、ＡＬＤ法を用いて、ＨｆＯ２を６ｎｍ程度成膜することにより第１絶縁膜２５ａを形成する。次に、第１絶縁膜２５ａの表面を覆うように第２絶縁膜２５ｂを形成する（図７Ｄ）。例えば、ＡＬＤ法を用いて、Ａｌ２Ｏ３を１ｎｍ程度成膜することにより第２絶縁膜２５ｂを形成する。その後、ソース・ドレイン電極３１，３２、ゲート電極３３を形成する。例えば蒸着法を用いて、Ｔｉ、Ａｌ、Ｎｉ、Ａｕをこの順に成膜することにより、ソース・ドレイン電極３１，３２、ゲート電極３３を形成する。このようにして、ＨＥＭＴ１が製造される。
［効果］
　次に、本実施の形態に係るＨＥＭＴ１の効果について、比較例と対比しつつ説明する。
　図３は、比較例のＨＥＭＴのエネルギーバンドの一例を表したものである。比較例では、動作中のストレスによる閾値電圧変動は、主にゲート電極３３から、単層のゲート絶縁膜１２５とバリア層２３との界面に存在する準位Ａへの電荷の注入によって生じる。ゲート絶縁膜１２５の膜厚をＴ、ゲート絶縁膜１２５の比誘電率をεr、準位Ａに捕獲される電荷をΔＱとすると，生じる閾値電圧変動は、ΔＶｔｈ∝（Ｔ／εr）×ΔＱとなる。
　この関係式から、閾値電圧変動を抑えるために取りうる手法として３つ挙げることができる。
（１）ゲート絶縁膜１２５の膜厚Ｔを薄くする。
（２）ゲート絶縁膜１２５の比誘電率εrを大きくする。
（３）準位Ａへの電荷注入を抑える。
　（１）の手法では、ゲート絶縁膜１２５が薄膜であると、ゲートリークが増加し、かつトランジスタの耐圧が劣化するため、（１）の手法の採用は困難である。（２）の手法では、ゲート絶縁膜１２５の材料を変更することが必要となる。しかし、ゲート絶縁膜１２５の材料の変更は困難であるため、（２）の手法の採用は困難である。以上のことから、本願発明者は、（３）の手法により閾値電圧変動を抑制することを目指した。
　図４は、実施例のＨＥＭＴのエネルギーバンドの一例を表したものである。実施例では、ゲート絶縁膜１２５が、第１絶縁膜２５ａおよび第２絶縁膜２５ｂの積層体によって構成されている。これにより、第１絶縁膜２５ａと第２絶縁膜２５ｂとの界面に準位Ｂが生じるので、ストレス中にゲート電極３３から注入された電荷の一部が準位Ｂに捕獲される。その結果、準位Ｂに捕獲された電荷は準位Ａへ注入されることがなくなり、準位Ａへの電荷注入を抑えることができるので、閾値電圧変動を小さく抑えることができる。また、第２絶縁膜２５ｂの膜厚を第１絶縁膜２５ａよりも薄くすることにより、ゲート電極３３から準位Ｂまでの距離を短くすることができる。その結果、準位Ｂに捕獲された電荷による閾値電圧変動の影響を小さく抑えることができる。また、第２絶縁膜２５ｂの膜厚を第１絶縁膜２５ａよりも薄くすることにより、ゲート容量低下により生じる利得低下の発生を最小限にとどめることができる。なお、ゲート絶縁膜１２５をＨｆＯ２単層で構成した場合、ゲート絶縁膜１２５に対して（２）の手法のように誘電率の高い材料を用いることになる。しかし、準位Ａへの電荷注入量は、ゲート絶縁膜１２５を積層構造とした場合よりも大きくなるため、閾値電圧の変動量を十分に抑えることができない。このことからも、ゲート絶縁膜１２５を積層構造とすることが、閾値電圧変動の影響を小さく抑える上で重要であることがわかる。
　続いて、実施例による閾値電圧変動改善効果を実験によって検証した。図５は、実施例および比較例のＨＥＭＴにストレスを加えたときの閾値電圧変動の一例を表したものである。図６は、図５の結果を受けて、ゲート絶縁膜２５の条件を表したものである。図５の検証では、ＨＥＭＴに対して、５０ｍＡ／ｍｍの電流が流れるバイアスをストレスとして印加した。また、図５では、膜構成によって閾値電圧が異なる影響を取り除くため、縦軸には、各時間での閾値電圧からストレス後の閾値電圧を引いた値を使用している。横軸には、規格化されたストレス時間を使用している。
　図５の比較例では、第１絶縁膜２５ａとして比誘電率２０の材料を用い、第２絶縁膜２５ｂとして比誘電率１０の材料を用い、ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）＝０．７５とし、第２絶縁膜２５ｂのＥＯＴ（Ｔ２）を１．５６とした。図５の実施例１，２では、第１絶縁膜２５ａとして比誘電率２０の材料（ＨｆＯ２）を用い、第２絶縁膜２５ｂとして比誘電率１０の材料（Ａｌ２Ｏ３）を用いた。図５の実施例１では、ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）＝３とし、第２絶縁膜２５ｂのＥＯＴ（Ｔ２）を０．３９とした。図５の実施例２では、ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）＝５とし、第２絶縁膜２５ｂのＥＯＴ（Ｔ２）を０．２３４とした。
　図５の比較例では、ストレス中に約０．６Ｖの閾値電圧変動が生じているのに対し、図５の実施例１，２では、０．１Ｖ未満の変動しか生じておらず、閾値電圧変動量が比較例と比べておおよそ１／６となっている。携帯端末向けのパワーアンプでは、閾値電圧の変動量として例えば０．１Ｖ未満であることが要求されるため、図５の実施例１，２の変動量であれば、この要求を達成することが可能である。
　第１絶縁膜２５ａとして高誘電率材料を使用する理由としては、第１絶縁膜２５ａが第２絶縁膜２５ｂより厚膜であることが挙げられる。図５の実施例１，２では、Ｔ１＞Ｔ２が成立する。第１絶縁膜２５ａに低誘電率材料を使用すると、ゲート絶縁膜２５の大部分に低誘電率材料を利用することとなり、利得の低下を引き起こしてしまう。そのため、第１絶縁膜２５ａは第２絶縁膜２５ｂより高い比誘電率を有する必要がある。
　また、図５の実施例１，２の実験結果から、第１絶縁膜２５ａを厚さ６ｎｍのＨｆＯ２とし、第２絶縁膜２５ｂを厚さ１ｎｍのＡｌ２Ｏ３とすることにより、ストレス中の閾値電圧変動を０．１Ｖ以下にすることができることがわかる。このとき、第１絶縁膜２５ａおよび第２絶縁膜２５ｂは、以下の関係式（６）を満たす。
　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧３…（６）
　一方で、上述の特許文献１等によると、ＨｆＯ２やＡｌ２Ｏ３の比誘電率には一定の幅があることがわかる。この比誘電率の幅に一定のマージンを考慮して関係式（６）を定義しなおすと、関係式（１）が得られる。
　また、第２絶縁膜２５ｂについても、Ａｌ２Ｏ３の代表的な比誘電率を１０とし、第２絶縁膜２５ｂの膜厚を１ｎｍとしてＥＯＴを計算すると、第２絶縁膜２５ｂは、以下の関係式（７）を満たす。しかし、Ａｌ２Ｏ３の比誘電率の幅や、第２絶縁膜２５ｂとしてＡｌ２Ｏ３よりも低誘電率の材料を使用することを考慮すると、上述の関係式（２）が得られる。
　ＥＯＴ（Ｔ２）≦０．３９ｎｍ…（７）
　また、第１絶縁膜２５ａおよび第２絶縁膜２５ｂとして採り得る組み合わせで実施例を設け、各実施例で、ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）や、ＥＯＴ（Ｔ２）を計算すると、図６でプロットした値となる。図６から、５つの実施例では、第１絶縁膜２５ａおよび第２絶縁膜２５ｂが、以下の関係式（８）を満たす。
　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧２…（８）
　このように、本実施の形態において、上述の条件を満たすように第１絶縁膜２５ａおよび第２絶縁膜２５ｂを形成することにより、動作特性の優れたＨＥＭＴ１を実現することができる。
＜３．変形例＞
　次に、上記実施の形態に係るＨＥＭＴ１の変形例について説明する。以下では、共通の構成要素に対しては、共通の符号を付与し、共通の構成要素についての説明を適宜、省略するものとする。
[変形例Ａ]
　上記実施の形態において、第２絶縁膜２５ｂが、互いに接する膜同士の比誘電率が互いに異なる多層構造となっていてもよい。本変形例では、第２絶縁膜２５ｂは、例えば、図８に示したように、絶縁膜２５ｂ１、絶縁膜２５ｂ２、絶縁膜２５ｂ３および絶縁膜２５ｂ４を第１絶縁膜２５ａ側からこの順で積層した構成となっている。このとき、絶縁膜２５ｂ１、絶縁膜２５ｂ２、絶縁膜２５ｂ３および絶縁膜２５ｂ４の総厚が、Ｔ２となっている。絶縁層２５ｂ１，２５ｂ３は、例えば、Ａｌ２Ｏ３によって構成されている。絶縁層２５ｂ２，２５ｂ４は、例えば、ＳｉＯ２によって構成されている。なお、第２絶縁膜２５ｂに含まれる膜の数は、４つに限られるものではなく、２つまたは３つであってもよいし、５つ以上であってもよい。
　本変形例では、第２絶縁膜２５ｂが多層構造となっている。これにより、ゲート電極３３から注入された電荷の多くが、第２絶縁膜２５ｂに含まれる複数の界面のうち、ゲート電極３３に最も近い界面で捕獲される。その結果、閾値電圧変動への準位Ｂに捕獲された電荷による閾値電圧変動の影響を小さく抑えることができる。またゲート容量低下により生じる利得低下の発生を最小限にとどめることができる。
[変形例Ｂ]
　上記実施の形態およびその変形例において、例えば、図９に示したように、バッファ層２１とチャネル層２２との間に、バックバリア層２９が設けられていてもよい。バックバリア層２９は、バッファ層２１上にエピタキシャル成長を行うことにより形成された化合物半導体層である。バックバリア層２９は、チャネル層２２内のバックバリア層２９側のエネルギーバンドを持ち上げる化合物半導体材料によって構成されている。バックバリア層２９は、例えば、ＡｌｘＧａｙＩｎｘＮ（ｘ＋ｙ＋ｚ＝１，ｘ≧０，ｙ≧０，ｚ≧０）によって構成されている。バックバリア層２９は、例えば、不純物を添加しないｕ－ＡｌｘＧａｙＩｎｘＮによって構成されていてもよい。このように、バッファ層２１とチャネル層２２との間にバックバリア層２９を設けることにより、動作特性の優れたＨＥＭＴ１を実現することができる。
[変形例Ｃ]
　上記実施の形態およびその変形例では、本技術をＨＥＭＴに適用していた。しかし、上記実施の形態およびその変形例において、本技術をＦＥＴに適用することももちろん可能である。つまり、上記実施の形態およびその変形例において、ＨＥＭＴ１の代わりに、ＦＥＴが用いられてもよい。
[変形例Ｄ]
　上記実施の形態およびその変形例において、第２絶縁膜２５ｂは、例えば、１ｎｍ以上２ｎｍ未満の厚さとなっていてもよい。このようにした場合には、閾値電圧変動を抑制しつつ、デバイスの絶縁耐圧を向上させることができる。
＜４．適用例＞
　次に、上記実施の形態およびその変形例に係るＨＥＭＴ１の適用例について説明する。以下では、共通の構成要素に対しては、共通の符号を付与し、共通の構成要素についての説明を適宜、省略するものとする。
[適用例α]
　図１０は、ＲＦスイッチ回路２の一例を表したものである。ＲＦスイッチ回路２は、携帯電話などの移動体通信システムに用いられるものであり、例えば、第１の端子ＩＮと、第２の端子ＩＯと、第３の端子ＯＵＴと、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とを有している。
　第１の端子ＩＮは、送信信号が入力されるものである。第２の端子ＩＯは、アンテナに接続されている。第３の端子ＯＵＴは、アンテナで受信した受信信号を出力するものである。第１のスイッチング素子ＳＷ１は、第１の端子ＩＮと第２の端子ＩＯとの間に接続されている。第２のスイッチング素子ＳＷ２は、第２の端子ＩＯと第３の端子ＯＵＴとの間に接続されている。第１のスイッチング素子ＳＷ１および第２のスイッチング素子ＳＷ２の両方または一方は、上記実施の形態およびその変形例に係るＨＥＭＴ１により構成されている。
　第１の端子ＩＮと電源（この例では接地）との間には、第３のスイッチング素子ＳＷ３が接続されている。第３の端子ＯＵＴと電源（この例では接地）との間には、第４のスイッチング素子ＳＷ４が接続されている。第３のスイッチング素子ＳＷ３および第４のスイッチング素子ＳＷ４の両方または一方は、上記実施の形態およびその変形例に係るＨＥＭＴ１により構成されている。
　ＲＦスイッチ回路２では、送信時、すなわち、無線通信装置の送信系から送信信号をアンテナへと出力する場合には、第１のスイッチング素子ＳＷ１および第４のスイッチング素子ＳＷ４が導通状態になり、かつ第２のスイッチング素子ＳＷ２および第３のスイッチング素子ＳＷ３が非導通状態になる。このとき、送信信号が、第１の端子ＩＮから入力され、第１のスイッチング素子ＳＷ１を介して第２の端子ＩＯへと出力される。
　受信時、すなわち、アンテナで受信した信号を無線通信装置の受信系へ入力させる場合には、第１のスイッチング素子ＳＷ１および第４のスイッチング素子ＳＷ４が非導通状態になり、かつ第２のスイッチング素子ＳＷ２および第３のスイッチング素子ＳＷ３が導通状態になる。このとき、アンテナで受信した受信信号が、第２の端子ＩＯから入力され、第２のスイッチング素子ＳＷ２を介して第３の端子ＯＵＴへと出力される。
　このように、本適用例では、上記実施の形態およびその変形例に係るＨＥＭＴ１が用いられている。これにより、省電力性を向上させることが可能となる。
[適用例β]
　図１１は、無線通信端末３の一例を表したものである。無線通信端末３は、例えば、音声、データ通信、ＬＡＮ接続など多機能を有する携帯電話システムである。無線通信端末３は、例えば、アンテナＡＮＴと、ＲＦスイッチ回路２と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗ－ＬＡＮ；Wireless Local Area Network）、Bluetooth（登録商標）、他）とを有している。ＲＦスイッチ回路２は、例えば、図１０に記載の構成となっている。高周波集積回路ＲＦＩＣとベースバンド部ＢＢとはインタフェース部Ｉ／Ｆにより接続されている。
　無線通信端末３では、送信時、すなわち、無線通信端末３の送信系から送信信号をアンテナＡＮＴへと出力する場合には、ベースバンド部ＢＢから出力される送信信号は、高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、およびＲＦスイッチ回路２を介してアンテナＡＮＴへと出力される。
　受信時、すなわち、アンテナＡＮＴで受信した信号を無線通信端末３の受信系へ入力させる場合には、受信信号は、ＲＦスイッチ回路２および高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに入力される。ベースバンド部ＢＢで処理された信号は、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆなどの出力部から出力される。
　このように、本適用例では、上記実施の形態およびその変形例に係るＨＥＭＴ１が用いられている。これにより、省電力性を向上させることが可能となる。
[適用例γ]
　図１２は、パワーアンプモジュール４の一例を表したものである。パワーアンプモジュール４は、上記実施の形態およびその変形例に係るＨＥＭＴ１を有して構成されるパワーアンプを同一基板上で多段に接続したものである。図１２には、Ｗ－ＣＤＭＡの仕様要求に適合したパワーアンプモジュール４の回路構成が示されている。
　図１２に示すように、パワーアンプモジュール４は、入力マッチング回路５１と、前段パワーアンプ５２と、中間マッチング回路５３と、後段パワーアンプ５４と、出力マッチング回路５５とを備えている。そして、前段パワーアンプ５２の利得は１５．０ｄＢであり、後段パワーアンプ５４の利得は１４．０ｄＢとなるように設定される。
　そして、前段パワーアンプ５２と後段パワーアンプ５４とは、増幅素子として上記実施の形態およびその変形例に係るＨＥＭＴ１を含んで構成されている。
　このように、本適用例では、上記実施の形態およびその変形例に係るＨＥＭＴ１が用いられている。これにより、省電力性を向上させることが可能となる。
　以上、実施の形態、変形例および適用例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本技術の効果は、本明細書中に記載された効果に限定されるものではない。本技術が、本明細書中に記載された効果以外の効果を持っていてもよい。
　例えば、上記実施の形態等では、半導体層２０は主としてＧａＮ系の半導体によって構成されていたが、主としてＩＩＩ－Ｖ族またはＩＩ－ＶＩ族の半導体によって構成されていてもよく、例えば、主としてＧａＡｓ系の半導体によって構成されていてもよい。
　また、例えば、本技術は以下のような構成を取ることができる。
（１）
　半導体層と、
　ゲート電極と、
　前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と
　を備え、
　前記ゲート絶縁膜は、
　前記半導体層に接する第１絶縁膜と、
　前記第１絶縁膜および前記ゲート電極に接する第２絶縁膜と
　を有し、
　前記第１絶縁膜および前記第２絶縁膜は、以下の関係式（Ａ），（Ｂ），（Ｃ）を満たす
　高電子移動度トランジスタ。
　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧１．４３…（Ａ）
　ＥＯＴ（Ｔ２）≦０．７５ｎｍ…（Ｂ）
　ε１≧ε２…（Ｃ）
　Ｔ１：前記第１絶縁膜の厚さ（ｎｍ）
　Ｔ２：前記第２絶縁膜の厚さ（ｎｍ）
　ＥＯＴ（Ｔ１）：前記第１絶縁膜の等価酸化膜厚
　ＥＯＴ（Ｔ２）：前記第２絶縁膜の等価酸化膜厚
　ε１：前記第１絶縁膜の比誘電率
　ε２：前記第２絶縁膜の比誘電率
　ＥＯＴ：等価酸化膜厚（シリコン酸化膜と静電容量的に等価な膜厚）
（２）
　前記第１絶縁膜および前記第２絶縁膜はともに単層構造となっている
　（１）に記載の高電子移動度トランジスタ。
（３）
　前記第１絶縁膜は単層構造となっており、
　前記第２絶縁膜は、互いに接する膜同士の比誘電率が互いに異なる多層構造となっている
　（１）に記載の高電子移動度トランジスタ。
（４）
　前記第１絶縁膜および前記第２絶縁膜は、以下の関係式（Ｄ）を満たす
　（１）ないし（３）のいずれか１つに記載の高電子移動度トランジスタ。
　ＥＯＴ（Ｔ１）＋ＥＯＴ（Ｔ２）＜２．３ｎｍ…（Ｄ）
（５）
　前記第２絶縁膜の膜厚は、１ｎｍ以下となっている
　（１）ないし（４）のいずれか１つに記載の高電子移動度トランジスタ。
（６）
　前記第２絶縁膜の膜厚は、１ｎｍ以上２ｎｍ未満となっている
　（１）ないし（４）のいずれか１つに記載の高電子移動度トランジスタ。
（７）
　前記第１絶縁膜は、４族もしくは５族の金属元素を含み、
　前記第２絶縁膜は、１３族もしくは１４族の金属元素もしくは半導体元素を含む
　（１）ないし（６）のいずれか１つに記載の高電子移動度トランジスタ。
（８）
　前記半導体層は、少なくとも前記ゲート電極と対向する箇所に、窒化物半導体で構成されたチャネル層を有する
　（１）ないし（７）のいずれか１つに記載の高電子移動度トランジスタ。
（９）
　前記半導体層は、前記ゲート絶縁膜と前記チャネル層との間に、ＡｌｘＩｎ１－ｘＮ（０≦ｘ＜１）、または、Ａｌ１－ｘ－ｙＩｎｘＧａｙＮ（０≦ｘ＜１，０≦ｙ＜１，ｘ＋ｙ＝１）によって構成されたバリア層を有する
　（８）に記載の高電子移動度トランジスタ。
（１０）
　前記半導体層は、前記チャネル層を間にして前記バリア層と対向する箇所に、ＡｌｘＧａｙＩｎｘＮ（ｘ＋ｙ＋ｚ＝１，ｘ≧０，ｙ≧０，ｚ≧０）によって構成されたバックバリア層を有する
　（９）に記載の高電子移動度トランジスタ。
（１１）
　前記第１絶縁膜および前記第２絶縁膜は、以下の関係式（Ｅ）を満たす
　（１）ないし（１０）のいずれか１つに記載の高電子移動度トランジスタ。
　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧２…（Ｅ）
（１２）
　前記第１絶縁膜および前記第２絶縁膜は、以下の関係式（Ｆ）を満たす
　（１）ないし（１０）のいずれか１つに記載の高電子移動度トランジスタ。
　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧３…（Ｆ）
（１３）
　高電子移動度トランジスタを備え、
　前記高電子移動度トランジスタは、
　半導体層と、
　ゲート電極と、
　前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と
　を有し、
　前記ゲート絶縁膜は、
　前記半導体層に接する第１絶縁膜と、
　前記第１絶縁膜および前記ゲート電極に接する第２絶縁膜と
　を有し、
　前記第１絶縁膜および前記第２絶縁膜は、以下の関係式（Ａ），（Ｂ），（Ｃ）を満たす
　ＲＦスイッチ回路。
　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧１．４３…（Ａ）
　ＥＯＴ（Ｔ２）≦０．７５ｎｍ…（Ｂ）
　ε１≧ε２…（Ｃ）
　Ｔ１：前記第１絶縁膜の厚さ（ｎｍ）
　Ｔ２：前記第２絶縁膜の厚さ（ｎｍ）
　ＥＯＴ（Ｔ１）：前記第１絶縁膜の等価酸化膜厚
　ＥＯＴ（Ｔ２）：前記第２絶縁膜の等価酸化膜厚
　ε１：前記第１絶縁膜の比誘電率
　ε２：前記第２絶縁膜の比誘電率
　ＥＯＴ：等価酸化膜厚（シリコン酸化膜と静電容量的に等価な膜厚）
（１４）
　高電子移動度トランジスタを備え、
　前記高電子移動度トランジスタは、
　半導体層と、
　ゲート電極と、
　前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と
　を有し、
　前記ゲート絶縁膜は、
　前記半導体層に接する第１絶縁膜と、
　前記第１絶縁膜および前記ゲート電極に接する第２絶縁膜と
　を有し、
　前記第１絶縁膜および前記第２絶縁膜は、以下の関係式（Ａ），（Ｂ），（Ｃ）を満たす
　パワーアンプ回路。
　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧１．４３…（Ａ）
　ＥＯＴ（Ｔ２）≦０．７５ｎｍ…（Ｂ）
　ε１≧ε２…（Ｃ）
　Ｔ１：前記第１絶縁膜の厚さ（ｎｍ）
　Ｔ２：前記第２絶縁膜の厚さ（ｎｍ）
　ＥＯＴ（Ｔ１）：前記第１絶縁膜の等価酸化膜厚
　ＥＯＴ（Ｔ２）：前記第２絶縁膜の等価酸化膜厚
　ε１：前記第１絶縁膜の比誘電率
　ε２：前記第２絶縁膜の比誘電率
　ＥＯＴ：等価酸化膜厚（シリコン酸化膜と静電容量的に等価な膜厚）
（１５）
　高電子移動度トランジスタを備え、
　前記高電子移動度トランジスタは、
　半導体層と、
　ゲート電極と、
　前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と
　を有し、
　前記ゲート絶縁膜は、
　前記半導体層に接する第１絶縁膜と、
　前記第１絶縁膜および前記ゲート電極に接する第２絶縁膜と
　を有し、
　前記第１絶縁膜および前記第２絶縁膜は、以下の関係式（Ａ），（Ｂ），（Ｃ）を満たす
　無線通信端末。
　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧１．４３…（Ａ）
　ＥＯＴ（Ｔ２）≦０．７５ｎｍ…（Ｂ）
　ε１≧ε２…（Ｃ）
　Ｔ１：前記第１絶縁膜の厚さ（ｎｍ）
　Ｔ２：前記第２絶縁膜の厚さ（ｎｍ）
　ＥＯＴ（Ｔ１）：前記第１絶縁膜の等価酸化膜厚
　ＥＯＴ（Ｔ２）：前記第２絶縁膜の等価酸化膜厚
　ε１：前記第１絶縁膜の比誘電率
　ε２：前記第２絶縁膜の比誘電率
　ＥＯＴ：等価酸化膜厚（シリコン酸化膜と静電容量的に等価な膜厚）
　本出願は、日本国特許庁において２０２３年６月２８日に出願された日本特許出願番号第２０２３－１０６３５１号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (15)

  1. 　半導体層と、
    　ゲート電極と、
    　前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と
    　を備え、
    　前記ゲート絶縁膜は、
    　前記半導体層に接する第１絶縁膜と、
    　前記第１絶縁膜および前記ゲート電極に接する第２絶縁膜と
    　を有し、
    　前記第１絶縁膜および前記第２絶縁膜は、以下の関係式（Ａ），（Ｂ），（Ｃ）を満たす
    　高電子移動度トランジスタ。
    　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧１．４３…（Ａ）
    　ＥＯＴ（Ｔ２）≦０．７５ｎｍ…（Ｂ）
    　ε１≧ε２…（Ｃ）
    　Ｔ１：前記第１絶縁膜の厚さ（ｎｍ）
    　Ｔ２：前記第２絶縁膜の厚さ（ｎｍ）
    　ＥＯＴ（Ｔ１）：前記第１絶縁膜の等価酸化膜厚
    　ＥＯＴ（Ｔ２）：前記第２絶縁膜の等価酸化膜厚
    　ε１：前記第１絶縁膜の比誘電率
    　ε２：前記第２絶縁膜の比誘電率
    　ＥＯＴ：等価酸化膜厚（シリコン酸化膜と静電容量的に等価な膜厚）
  2. 　前記第１絶縁膜および前記第２絶縁膜はともに単層構造となっている
    　請求項１に記載の高電子移動度トランジスタ。
  3. 　前記第１絶縁膜は単層構造となっており、
    　前記第２絶縁膜は、互いに接する膜同士の比誘電率が互いに異なる多層構造となっている
    　請求項１に記載の高電子移動度トランジスタ。
  4. 　前記第１絶縁膜および前記第２絶縁膜は、以下の関係式（Ｄ）を満たす
    　請求項１に記載の高電子移動度トランジスタ。
    　ＥＯＴ（Ｔ１）＋ＥＯＴ（Ｔ２）＜２．３ｎｍ…（Ｄ）
  5. 　前記第２絶縁膜の膜厚は、１ｎｍ以下となっている
    　請求項１に記載の高電子移動度トランジスタ。
  6. 　前記第２絶縁膜の膜厚は、１ｎｍ以上２ｎｍ未満となっている
    　請求項１に記載の高電子移動度トランジスタ。
  7. 　前記第１絶縁膜は、４族もしくは５族の金属元素を含み、
    　前記第２絶縁膜は、１３族もしくは１４族の金属元素もしくは半導体元素を含む
    　請求項１に記載の高電子移動度トランジスタ。
  8. 　前記半導体層は、少なくとも前記ゲート電極と対向する箇所に、窒化物半導体で構成されたチャネル層を有する
    　請求項１に記載の高電子移動度トランジスタ。
  9. 　前記半導体層は、前記ゲート絶縁膜と前記チャネル層との間に、ＡｌｘＩｎ１－ｘＮ（０≦ｘ＜１）、または、Ａｌ１－ｘ－ｙＩｎｘＧａｙＮ（０≦ｘ＜１，０≦ｙ＜１，ｘ＋ｙ＝１）によって構成されたバリア層を有する
    　請求項８に記載の高電子移動度トランジスタ。
  10. 　前記半導体層は、前記チャネル層を間にして前記バリア層と対向する箇所に、ＡｌｘＧａｙＩｎｘＮ（ｘ＋ｙ＋ｚ＝１，ｘ≧０，ｙ≧０，ｚ≧０）によって構成されたバックバリア層を有する
    　請求項９に記載の高電子移動度トランジスタ。
  11. 　前記第１絶縁膜および前記第２絶縁膜は、以下の関係式（Ｅ）を満たす
    　請求項１に記載の高電子移動度トランジスタ。
    　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧２…（Ｅ）
  12. 　前記第１絶縁膜および前記第２絶縁膜は、以下の関係式（Ｆ）を満たす
    　請求項１に記載の高電子移動度トランジスタ。
    　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧３…（Ｆ）
  13. 　高電子移動度トランジスタを備え、
    　前記高電子移動度トランジスタは、
    　半導体層と、
    　ゲート電極と、
    　前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と
    　を有し、
    　前記ゲート絶縁膜は、
    　前記半導体層に接する第１絶縁膜と、
    　前記第１絶縁膜および前記ゲート電極に接する第２絶縁膜と
    　を有し、
    　前記第１絶縁膜および前記第２絶縁膜は、以下の関係式（Ａ），（Ｂ），（Ｃ）を満たす
    　ＲＦスイッチ回路。
    　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧１．４３…（Ａ）
    　ＥＯＴ（Ｔ２）≦０．７５ｎｍ…（Ｂ）
    　ε１≧ε２…（Ｃ）
    　Ｔ１：前記第１絶縁膜の厚さ（ｎｍ）
    　Ｔ２：前記第２絶縁膜の厚さ（ｎｍ）
    　ＥＯＴ（Ｔ１）：前記第１絶縁膜の等価酸化膜厚
    　ＥＯＴ（Ｔ２）：前記第２絶縁膜の等価酸化膜厚
    　ε１：前記第１絶縁膜の比誘電率
    　ε２：前記第２絶縁膜の比誘電率
    　ＥＯＴ：等価酸化膜厚（シリコン酸化膜と静電容量的に等価な膜厚）
  14. 　高電子移動度トランジスタを備え、
    　前記高電子移動度トランジスタは、
    　半導体層と、
    　ゲート電極と、
    　前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と
    　を有し、
    　前記ゲート絶縁膜は、
    　前記半導体層に接する第１絶縁膜と、
    　前記第１絶縁膜および前記ゲート電極に接する第２絶縁膜と
    　を有し、
    　前記第１絶縁膜および前記第２絶縁膜は、以下の関係式（Ａ），（Ｂ），（Ｃ）を満たす
    　パワーアンプ回路。
    　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧１．４３…（Ａ）
    　ＥＯＴ（Ｔ２）≦０．７５ｎｍ…（Ｂ）
    　ε１≧ε２…（Ｃ）
    　Ｔ１：前記第１絶縁膜の厚さ（ｎｍ）
    　Ｔ２：前記第２絶縁膜の厚さ（ｎｍ）
    　ＥＯＴ（Ｔ１）：前記第１絶縁膜の等価酸化膜厚
    　ＥＯＴ（Ｔ２）：前記第２絶縁膜の等価酸化膜厚
    　ε１：前記第１絶縁膜の比誘電率
    　ε２：前記第２絶縁膜の比誘電率
    　ＥＯＴ：等価酸化膜厚（シリコン酸化膜と静電容量的に等価な膜厚）
  15. 　高電子移動度トランジスタを備え、
    　前記高電子移動度トランジスタは、
    　半導体層と、
    　ゲート電極と、
    　前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と
    　を有し、
    　前記ゲート絶縁膜は、
    　前記半導体層に接する第１絶縁膜と、
    　前記第１絶縁膜および前記ゲート電極に接する第２絶縁膜と
    　を有し、
    　前記第１絶縁膜および前記第２絶縁膜は、以下の関係式（Ａ），（Ｂ），（Ｃ）を満たす
    　無線通信端末。
    　ＥＯＴ（Ｔ１）／ＥＯＴ（Ｔ２）≧１．４３…（Ａ）
    　ＥＯＴ（Ｔ２）≦０．７５ｎｍ…（Ｂ）
    　ε１≧ε２…（Ｃ）
    　Ｔ１：前記第１絶縁膜の厚さ（ｎｍ）
    　Ｔ２：前記第２絶縁膜の厚さ（ｎｍ）
    　ＥＯＴ（Ｔ１）：前記第１絶縁膜の等価酸化膜厚
    　ＥＯＴ（Ｔ２）：前記第２絶縁膜の等価酸化膜厚
    　ε１：前記第１絶縁膜の比誘電率
    　ε２：前記第２絶縁膜の比誘電率
    　ＥＯＴ：等価酸化膜厚（シリコン酸化膜と静電容量的に等価な膜厚）
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