WO2024252873A1 - デジタル移相器 - Google Patents

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WO2024252873A1
WO2024252873A1 PCT/JP2024/017964 JP2024017964W WO2024252873A1 WO 2024252873 A1 WO2024252873 A1 WO 2024252873A1 JP 2024017964 W JP2024017964 W JP 2024017964W WO 2024252873 A1 WO2024252873 A1 WO 2024252873A1
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line
digital phase
parallel
electronic switch
phase shift
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PCT/JP2024/017964
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雄介 上道
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Fujikura Ltd
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Fujikura Ltd
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/18—Phase-shifters
    • H01P1/185—Phase-shifters using a diode or a gas filled discharge tube

Definitions

  • Non-Patent Document 1 discloses a digitally controlled phase shift circuit (digital phase shift circuit) for microwaves, quasi-millimeter waves, or millimeter waves.
  • this digital phase shift circuit includes a signal line, a pair of inner lines, a pair of outer lines, a first ground bar, a second ground bar, and a pair of NMOS switches.
  • the pair of inner lines are provided on both sides of the signal line.
  • the pair of outer lines are provided outside the pair of inner lines.
  • the first ground bar is connected to a first end of each inner line and a first end of each outer line.
  • the second ground bar is connected to a second end of each outer line.
  • Each NMOS switch is provided between the second end of each inner line and the second ground bar.
  • Such a digital phase shift circuit switches the operating mode between a low-latency mode and a high-latency mode by switching the return current flowing in a pair of inner lines or a pair of outer lines due to the transmission of a signal wave in the signal line depending on whether a pair of NMOS switches are open or closed. That is, the digital phase shift circuit operates in the low-latency mode when a return current flows in the pair of inner lines, and in the high-latency mode when a return current flows in the pair of outer lines.
  • a digital phase shifter (A1 to A3) is a phase shifter having a plurality of digital phase shift circuits (B, B 1 to B n ) connected in cascade, the digital phase shift circuit including a signal line (10), a first line (21) including a first parallel line (21p1) extending parallel to the signal line, a second parallel line (22p2) extending parallel to the signal line, and a first cross line (22c1) extending from a first end of the second parallel line so as to move away from the signal line in a cross direction (Y) crossing a longitudinal direction of the signal line.
  • a first return current flows in the first parallel line that is a part of the first line
  • a second return current flows in the second parallel line that is a part of the second line.
  • a third return current flows in the bent line, the third parallel line, and the first intersecting line that are part of the second line.
  • the digital phase shifter according to the second aspect of the present invention is the digital phase shifter according to the first aspect of the present invention, in which in a portion where the digital phase shift circuits are adjacent to each other, the bent line of the second line is connected perpendicularly to the first cross line of the second line in the adjacent digital phase shift circuit.
  • the digital phase shifter according to the third aspect of the present invention is the digital phase shifter according to the first or second aspect of the present invention, further comprising a capacitor (60) connected to a first end of the signal line and a third electronic switch (43) provided between the capacitor and the first ground conductor, and the first end of the first ground conductor extends away from the signal line in the cross direction and is connected to the third electronic switch.
  • the digital phase shifter according to the fourth aspect of the present invention is the digital phase shifter according to the third aspect of the present invention, in which the first electronic switch, the second electronic switch, and the third electronic switch are field effect transistors, and the size of the field effect transistors constituting the first electronic switch and the second electronic switch is at least twice the size of the field effect transistor constituting the third electronic switch.
  • the digital phase shifter according to the fifth aspect of the present invention is a digital phase shifter according to any one of the first to fourth aspects of the present invention, further comprising a first upper pad (21d2) provided at the second end of the first parallel line and a second upper pad (22d) provided at the second end of the second parallel line, wherein the maximum value of the dimension of the first upper pad in the cross direction is greater than the width of the first parallel line, and the maximum value of the dimension of the second upper pad in the cross direction is greater than the width of the second parallel line.
  • the digital phase shifter according to the sixth aspect of the present invention is the digital phase shifter according to the fifth aspect of the present invention, further comprising a first lower pad (33a) connected to the first upper pad through a via (50) and to which the first electronic switch is connected, and a second lower pad (33b) connected to the second upper pad through a via (50) and to which the second electronic switch is connected, wherein the maximum value of the dimension of the first lower pad in the cross direction is greater than the maximum value of the dimension of the first upper pad in the cross direction, and the maximum value of the dimension of the second lower pad in the cross direction is greater than the maximum value of the dimension of the second upper pad in the cross direction.
  • the digital phase shifter according to the eighth aspect of the present invention is a digital phase shifter according to any one of the first to seventh aspects of the present invention, in which at least one of the plurality of digital phase shift circuits has a distance (D1) between the center line of the second parallel line and the center line of the third parallel line in the crossing direction that is different from that of the other digital phase shift circuits.
  • FIG. 1 is a plan view showing a basic configuration of a digital phase shift circuit constituting a digital phase shifter according to a first embodiment of the present invention
  • 2 is a cross-sectional view taken along line II-II in FIG. 1.
  • 3 is a cross-sectional view taken along line III-III in FIG. 1.
  • 2 is a plan view showing the connection relationship between connection pads and first and second electronic switches in the digital phase shift circuit according to the first embodiment of the present invention
  • FIG. 1 is a plan view showing a configuration of a main part of a digital phase shifter according to a first embodiment of the present invention
  • FIG. 11 is a plan view showing a configuration of a main part of a digital phase shifter according to a second embodiment of the present invention.
  • FIG. 11 is a plan view showing a configuration of a main part of a digital phase shifter according to a third embodiment of the present invention.
  • Fig. 1 is a plan view showing the basic configuration of a digital phase shift circuit constituting a digital phase shifter according to a first embodiment of the present invention.
  • Fig. 2 is a cross-sectional view taken along line II-II in Fig. 1.
  • Fig. 3 is a cross-sectional view taken along line III-III in Fig. 1.
  • the digital phase shift circuit B includes a signal line 10, a first line 21, a second line 22, an upper pad 25, a first ground conductor 31, and a second ground conductor 32.
  • the first line 21 includes a first parallel line 21p1 and a pair of upper pads 21d1 and 21d2.
  • the second line 22 includes a second parallel line 22p2, a first intersecting line 22c1, a third parallel line 22p3, a bent line 22b, a second intersecting line 22c2, and an upper pad 22d.
  • the digital phase shift circuit B also includes first to fourth electronic switches 41 to 44, a plurality of connecting conductors 50, a capacitor 60, and a plurality of connecting pads P1 to P4 (see also FIG. 2 and FIG. 3).
  • the signal line 10 is a linear strip-shaped conductor that extends in one direction. That is, the signal line 10 is a long, plate-shaped conductor with a constant width, constant thickness, and a specified length.
  • a signal current flows through the signal line 10 from the left side of the paper in FIG. 1 to the right side of the paper, that is, from the end on the left side of the paper (input end) to the end on the right side of the paper (output end).
  • This signal current is a high-frequency signal having a wavelength range of the microwave, quasi-millimeter wave, or millimeter wave described above.
  • the direction intersecting (for example, perpendicular to) both the longitudinal direction X and the cross direction Y is referred to as the up-down direction Z.
  • One direction along the up-down direction Z is referred to as the up-down or +Z direction.
  • the direction opposite to the up-down is referred to as the down-down or -Z direction. Viewing from the up-down direction Z is referred to as a planar view.
  • the up-down direction Z does not have to coincide with the vertical direction.
  • "up" and "down” do not have to coincide with the upper and lower sides in the vertical direction.
  • the +X direction and the -X direction may be defined as the left and the right, respectively.
  • the second short side (-Y side) of the upper pad 21d1 is located closer to the front (-Y side) than the second side edge (-Y side) of the first parallel line 21p1.
  • the dimension of the upper pad 21d1 in the cross direction Y is greater than the width (dimension in the cross direction Y) of the first parallel line 21p1.
  • the second short side (-Y side) of the upper pad 21d2 is located closer to the front (-Y side) than the second side edge (-Y side) of the first parallel line 21p1.
  • the dimension of the upper pad 21d2 in the cross direction Y is greater than the width (dimension in the cross direction Y) of the first parallel line 21p1.
  • the second short side (+Y side) of the upper pad 22d is located further back (+Y side) than the second side edge (+Y side) of the second parallel line 22p2.
  • the dimension of the upper pad 22d in the cross direction Y is greater than the width (dimension in the cross direction Y) of the second parallel line 22p2.
  • the third parallel line 22p3 is a linear strip-shaped conductor connected to the first end (+Y end) of the first intersecting line 22c1.
  • the third parallel line 22p3 is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the third parallel line 22p3 extends from the first end (+Y side) of the first intersecting line 22c1 in parallel (longitudinal direction X) with the signal line 10. That is, the third parallel line 22p3 in this embodiment extends from the first end (+Y side) of the first intersecting line 22c1 toward the right side (+X side).
  • the length of the third parallel line 22p3 is shorter than the length of the second parallel line 22p2.
  • the ends of the third parallel line 22p3 the end located on the +X side is called the first end (one end), and the end located on the -X side is called the second end (the other end).
  • the bent line 22b is a strip-shaped conductor connected to the first end (+X side) of the third parallel line 22p3 and having a bent portion CR.
  • the bent line 22b is composed of a first partial line 22b1 and a second partial line 22b2.
  • the first partial line 22b1 extends from the first end (+X side) of the third parallel line 22p3 so as to approach the signal line 10 in the cross direction Y.
  • the ends of the first partial line 22b1 the end located on the -Y side is referred to as the first end (one end), and the end located on the +Y side is referred to as the second end (the other end).
  • the second partial line 22b2 extends from the first end (-Y side) of the first partial line 22b1 in parallel to the signal line 10 (longitudinal direction X). Of the ends of the second partial line 22b2, the end located on the +X side is referred to as the first end (one end), and the end located on the -X side is referred to as the second end (the other end).
  • the partial lines 22b1 and 22b2 constituting the bent line 22b are long plate-shaped conductors having a constant width, a constant thickness, and a predetermined length.
  • the length of the first partial line 22b1 is shorter than the length of the first cross line 22c1.
  • the first end of the second partial line 22b2 is the first end (one end) of the bent line 22b
  • the second end of the first partial line 22b1 is the second end (the other end) of the bent line 22b.
  • the second crossing line 22c2 extends from the first end (+X side) of the second partial line 22b2 constituting the bent line 22b toward the signal line 10 in the crossing direction Y. That is, the second crossing line 22c2 in this embodiment extends from the first end (+X end) of the bent line 22b toward the near side (-Y side). Of the ends of the second crossing line 22c2, the end located on the -Y side is referred to as the first end (one end), and the end located on the +Y side is referred to as the second end (the other end). The first end of the second crossing line 22c2 is the first end (one end) of the second line 22.
  • the first edge (-Y side) of the second intersecting line 22c2 is located at approximately the same position in the intersecting direction Y as the first short side (-Y side) of the upper pad 22d and the first side edge (-Y side) of the second parallel line 22p2.
  • the upper pad 22d and the second intersecting line 22c2 are arranged with a gap in the longitudinal direction X.
  • the left edge (-X side) of the second intersecting line 22c2 is located at approximately the same position in the longitudinal direction X as the right edge (+X side) of the signal line 10.
  • the first end (-Y side) of the second cross line 22c2 is constantly electrically connected to the second ground conductor 32 (described later) by a conductor not shown.
  • the first end of the second line 22 is constantly electrically connected to the second ground conductor 32 by a conductor not shown.
  • the first intersecting line 22c1, the third parallel line 22p3, the bent line 22b, and the second intersecting line 22c2 described above form a loop line that is convex toward the rear side (+Y side).
  • the second short side (-Y side) of the upper pad 25 is located closer to the front (-Y side) than the second side edge (-Y side) of the first parallel line 21p1. That is, the dimension of the upper pad 25 in the cross direction Y is larger than the width (dimension in the cross direction Y) of the first parallel line 21p1, similar to the upper pads 21d1 and 21d2 that form part of the first line 21. Also, the upper pad 25 is constantly electrically connected to the second ground conductor 32 by a conductor (not shown), similar to the first end (-Y side) of the second cross line 22c2.
  • the first ground conductor 31 is a plate-shaped conductor provided on the input end side (-X side) of the signal line 10.
  • the first ground conductor 31 is electrically grounded.
  • the first ground conductor 31 has a rectangular shape with long sides extending in the cross direction Y and short sides extending in the longitudinal direction X.
  • the first ground conductor 31 also overlaps with the ends of the upper pad 21d1 and the first cross line 22c1 on the near side (-Y side) in the up-down direction Z.
  • the first ground conductor 31 is located below (-Z side) the signal line 10, the first line 21 (upper pad 21d1), and the second line 22 (first cross line 22c1).
  • the end located on the +Y side is called the first end (one end)
  • the end located on the -Y side is called the second end (the other end).
  • the first connection pad P1 includes the above-mentioned upper pad 21d1, the first intermediate pad 71a, the second intermediate pad 71b, the third intermediate pad 71c, and the first ground conductor 31.
  • the upper pad 21d1, the first intermediate pad 71a, the second intermediate pad 71b, the third intermediate pad 71c, and the first ground conductor 31 overlap each other in a planar view.
  • the upper pad 21d1, the first intermediate pad 71a, the second intermediate pad 71b, the third intermediate pad 71c, and the first ground conductor 31 are arranged in this order from the upper side (+Z side) to the lower side (-Z side), and are spaced apart in the vertical direction Z.
  • connection conductor 50 is a conductor that extends in the vertical direction Z and electrically and mechanically connects a member connected to the upper end of the connection conductor 50 with a member connected to the lower end of the connection conductor 50.
  • the connection conductor 50 is, for example, a via that penetrates an insulating layer (not shown) in the vertical direction Z.
  • the second connection pad P2 includes the front side (-Y side) end of the first intersecting line 22c1, the first intermediate pad 72a, the second intermediate pad 72b, the third intermediate pad 72c, and the first ground conductor 31.
  • the front side (-Y side) end of the first intersecting line 22c1, the first intermediate pad 72a, the second intermediate pad 72b, the third intermediate pad 72c, and the first ground conductor 31 overlap each other in a plan view.
  • the end of the first cross line 22c1 on the near side (-Y side) and the first intermediate pad 72a are electrically and mechanically connected by a plurality of connecting conductors 50.
  • the first intermediate pad 72a and the second intermediate pad 72b are electrically and mechanically connected by a plurality of connecting conductors 50.
  • the second intermediate pad 72b and the third intermediate pad 72c are electrically and mechanically connected by a plurality of connecting conductors 50.
  • the third intermediate pad 72c and the first ground conductor 31 are electrically and mechanically connected by a plurality of connecting conductors 50.
  • the second connection pad P2 constantly electrically connects the first end (-X side) of the second parallel line 22p2 and the first ground conductor 31.
  • the third connection pad P3 includes the upper pad 21d2, the first intermediate pad 73a, the second intermediate pad 73b, the third intermediate pad 73c, and the lower pad 33a.
  • the upper pad 21d2, the first intermediate pad 73a, the second intermediate pad 73b, the third intermediate pad 73c, and the lower pad 33a overlap each other in a planar view.
  • the upper pad 21d2, the first intermediate pad 73a, the second intermediate pad 73b, the third intermediate pad 73c, and the lower pad 33a are arranged in this order from the upper side (+Z side) to the lower side (-Z side), and are spaced apart in the vertical direction Z.
  • the lower pad 33a (first lower pad) is a rectangular flat conductor whose long sides extend in the transverse direction Y and whose short sides extend in the longitudinal direction X.
  • the short side located on the +Y side is referred to as the first short side (one short side)
  • the short side located on the -Y side is referred to as the second short side (the other short side).
  • the lower pad 33a is provided separately from the second grounding conductor 32.
  • the lower pad 33a and the second grounding conductor 32 are electrically connected or not connected depending on the state of the first electronic switch 41 (described later). Therefore, the lower pad 33a is electrically grounded or not connected depending on the state of the first electronic switch 41.
  • the upper pad 21d2 and the first intermediate pad 73a are electrically and mechanically connected by a plurality of connecting conductors 50.
  • the first intermediate pad 73a and the second intermediate pad 73b are electrically and mechanically connected by a plurality of connecting conductors 50.
  • the second intermediate pad 73b and the third intermediate pad 73c are electrically and mechanically connected by a plurality of connecting conductors 50.
  • the third intermediate pad 73c and the lower pad 33a are electrically and mechanically connected by a plurality of connecting conductors 50.
  • the third connection pad P3 constantly electrically connects the second end (+X side) of the first parallel line 21p1 and the first electronic switch 41.
  • the fourth connection pad P4 includes the upper pad 22d, the first intermediate pad 74a, the second intermediate pad 74b, the third intermediate pad 74c, and the lower pad 33b.
  • the upper pad 22d, the first intermediate pad 74a, the second intermediate pad 74b, the third intermediate pad 74c, and the lower pad 33b overlap each other in a planar view.
  • the upper pad 22d, the first intermediate pad 74a, the second intermediate pad 74b, the third intermediate pad 74c, and the lower pad 33b are arranged in this order from the upper side (+Z side) to the lower side (-Z side), and are spaced apart in the vertical direction Z.
  • the lower pad 33b (second lower pad) is a rectangular flat conductor whose long sides extend in the transverse direction Y and whose short sides extend in the longitudinal direction X.
  • the short side located on the +Y side is referred to as the first short side (one short side)
  • the short side located on the -Y side is referred to as the second short side (the other short side).
  • the lower pad 33b is provided separately from the second grounding conductor 32 and the lower pad 33a.
  • the lower pad 33b and the second grounding conductor 32 are electrically connected or not connected depending on the state of the second electronic switch 42 (described later). Therefore, the lower pad 33b is electrically grounded or not connected depending on the state of the second electronic switch 42.
  • the upper pad 22d and the first intermediate pad 74a are electrically and mechanically connected by a plurality of connecting conductors 50.
  • the first intermediate pad 74a and the second intermediate pad 74b are electrically and mechanically connected by a plurality of connecting conductors 50.
  • the second intermediate pad 74b and the third intermediate pad 74c are electrically and mechanically connected by a plurality of connecting conductors 50.
  • the third intermediate pad 74c and the lower pad 33b are electrically and mechanically connected by a plurality of connecting conductors 50.
  • the fourth connection pad P4 constantly electrically connects the second end (+X side) of the second parallel line 22p2 and the second electronic switch 42.
  • the dimension D12 in the cross direction Y of the lower pad 33a forming part of the connection pad P3 is larger than the dimension D11 in the cross direction Y of the upper pad 21d2 forming part of the connection pad P3.
  • the dimension D22 in the cross direction Y of the lower pad 33b forming part of the connection pad P4 is larger than the dimension D21 in the cross direction Y of the upper pad 22d forming part of the connection pad P4.
  • the capacitor 60 is a parallel plate whose upper electrode is connected to the signal line 10 and whose lower electrode is connected to the first ground conductor 31 via the third electronic switch 43.
  • the capacitor 60 has a capacitance Ca according to the opposing area of the parallel plates.
  • the capacitance Ca is a circuit constant provided between the signal line 10 and the first ground conductor 31.
  • the capacitor 60 may also be a comb-tooth capacitor.
  • the first electronic switch 41 is a transistor that freely connects the lower pad 33a of the third connection pad P3 and the second ground conductor 32.
  • the first electronic switch 41 in this embodiment is, for example, a MOS type FET, with a drain terminal connected to the lower pad 33a of the third connection pad P3, a source terminal connected to the second ground conductor 32, and a gate terminal connected to the switch control unit 80.
  • the first electronic switch 41 switches the conductive state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input to the gate terminal from the switch control unit 80. That is, the first electronic switch 41 uses the switch control unit 80 to bring the second end (+X side) of the first parallel line 21p1 and the second ground conductor 32 into a conductive state or a cut-off state.
  • the second electronic switch 42 is a transistor that can be freely opened and closed by connecting the lower pad 33b of the fourth connection pad P4 and the second ground conductor 32.
  • the second electronic switch 42 in this embodiment is, for example, a MOS type FET, with a drain terminal connected to the lower pad 33b of the fourth connection pad P4, a source terminal connected to the second ground conductor 32, and a gate terminal connected to the switch control unit 80.
  • the second electronic switch 42 switches the conductive state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input to the gate terminal from the switch control unit 80. That is, the second electronic switch 42 uses the switch control unit 80 to bring the second end (+X side) of the second parallel line 22p2 and the second ground conductor 32 into a conductive state or a cut-off state.
  • FIG. 4 is a plan view showing the connection relationship between the connection pads and the first and second electronic switches in the digital phase shift circuit according to the first embodiment of the present invention.
  • the first electronic switch 41 and the second electronic switch 42 are, for example, MOS type FETs having a rectangular shape in a plan view, and have a drain terminal DT and a source terminal ST. Note that the gate terminal is not shown in FIG. 4.
  • the size (specifically, the gate width W) of the first electronic switch 41 and the second electronic switch 42 is increased to reduce the loss of high-frequency signals.
  • the size of the first electronic switch 41 and the second electronic switch 42 is increased, the length of the drain terminal DT and the source terminal ST in the cross direction Y also increases, as shown in FIG. 4.
  • the dimension D12 of the lower pad 33a in the cross direction Y is made longer to match the length of the drain terminal DT of the first electronic switch 41 in the cross direction Y.
  • the dimension D12 of the lower pad 33a in the cross direction Y is made larger than the dimension D11 of the upper pad 21d2 in the cross direction Y. This allows the entire drain terminal DT of the first electronic switch 41 to be connected to the lower pad 33a.
  • the dimension D22 of the lower pad 33b in the cross direction Y is made longer to match the length of the drain terminal DT of the second electronic switch 42 in the cross direction Y.
  • the dimension D22 of the lower pad 33b in the cross direction Y is made larger than the dimension D21 of the upper pad 22d in the cross direction Y. This allows the entire drain terminal DT of the second electronic switch 42 to be connected to the lower pad 33b.
  • the second short side (-Y side) of the second ground conductor 32 is located at approximately the same position in the cross direction Y as the second short side (-Y side) of the lower pad 33a.
  • the second ground conductor 32 extends in the cross direction Y from the first short side (+Y side) of the lower pad 33b to the second short side (-Y side) of the lower pad 33a. Therefore, as shown in FIG. 4, the source terminals ST of the first electronic switch 41 and the second electronic switch 42 are also entirely connected to the second ground conductor 32.
  • the third electronic switch 43 is a transistor that freely connects the lower electrode of the capacitor 60 and the first ground conductor 31.
  • the third electronic switch 43 is, for example, a MOS type FET, with a drain terminal connected to the lower electrode of the capacitor 60, a source terminal connected to the first ground conductor 31, and a gate terminal connected to the switch control unit 80.
  • the third electronic switch 43 is disposed at a position away from the signal line 10 toward the rear (+Y side). Also, the first end (+Y side) of the first ground conductor 31 extends away from the signal line 10 in the cross direction Y and is connected to the third electronic switch 43.
  • the reason for this arrangement is that there are design rule restrictions on the connection of the lower electrode of the capacitor 60 in certain semiconductor manufacturing equipment.
  • the lower electrode of the capacitor 60 is restricted to first be connected to an upper wiring layer (e.g., the layer in which the signal line 10 is formed) via a connection wire and a via, and then connected from that wiring layer to a lower wiring layer via a via.
  • an upper wiring layer e.g., the layer in which the signal line 10 is formed
  • the connection path between the lower electrode of the capacitor 60 and the third electronic switch 43 is illustrated in a simplified manner. Due to this restriction, the third electronic switch 43 cannot be placed near the position where the capacitor 60 is formed (e.g., the input end side (-X side) of the signal line 10 shown in FIG. 1), and must be placed at a position away from the signal line 10 toward the rear (+Y side).
  • the first ground conductor 31 extends away from the signal line 10 in the cross direction Y in order to be connected to the source terminal of the third electronic switch 43 placed in such a position.
  • the third electronic switch 43 switches the conductive state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input to the gate terminal from the switch control unit 80. That is, the third electronic switch 43 uses the switch control unit 80 to bring the lower electrode of the capacitor 60 and the first ground conductor 31 into a conductive state or a cut-off state.
  • the size (gate width) of the first electronic switch 41 and the second electronic switch 42 is set to, for example, at least twice the size (gate width) of the third electronic switch 43. It is preferable that the size (gate width) of the first electronic switch 41 and the second electronic switch 42 is at least five times the size (gate width) of the third electronic switch 43.
  • the loss of the high frequency signal in the high delay mode can be significantly reduced. Since it is desirable for the difference between the loss of the high frequency signal in the high delay mode and the loss of the high frequency signal in the low delay mode to be as small as possible, if the loss of the high frequency signal in the high delay mode is reduced, it is also necessary to reduce the loss of the high frequency signal in the low delay mode. For this reason, the size of the first electronic switch 41 and the second electronic switch 42 is made larger than the size of the third electronic switch 43.
  • the size of the first electronic switch 41 and the second electronic switch 42 must be set to at least twice the size of the third electronic switch 43. Furthermore, if the size of the first electronic switch 41 and the second electronic switch 42 is set to at least five times the size of the third electronic switch 43, the high-frequency signal loss in the high-latency mode and the low-latency mode can be made to be approximately the same.
  • the fourth electronic switch 44 is a transistor that freely connects the input end side (-X side) of the signal line 10 and the first ground conductor 31.
  • the fourth electronic switch 44 is a MOS type FET, like the first electronic switch 41, the second electronic switch 42, and the third electronic switch 43 described above, and has a drain terminal connected to the input end side (-X side) of the signal line 10, a source terminal connected to the first ground conductor 31, and a gate terminal connected to the switch control unit 80.
  • the fourth electronic switch 44 may be provided between the output end side (+X side) of the signal line 10 and the second ground conductor 32, instead of between the input end side (-X side) of the signal line 10 and the first ground conductor 31.
  • the fourth electronic switch 44 switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input to the gate terminal from the switch control unit 80. That is, the fourth electronic switch 44 uses the switch control unit 80 to establish a conduction state or a cutoff state between the input end side (-X side) of the signal line 10 and the first ground conductor 31.
  • the switch control unit 80 is a control circuit that controls the above-mentioned first electronic switch 41, second electronic switch 42, third electronic switch 43, and fourth electronic switch 44.
  • the switch control unit 80 has four output ports, and outputs gate signals individually from each output port to the gate terminals of the first electronic switch 41, second electronic switch 42, third electronic switch 43, and fourth electronic switch 44. That is, the switch control unit 80 opens or closes the first electronic switch 41, second electronic switch 42, third electronic switch 43, and fourth electronic switch 44 using the gate signals.
  • the digital phase shift circuit B switches between operating modes depending on the conductive states of the first to third electronic switches 41 to 43. That is, the operating modes of the digital phase shift circuit B include a low-delay mode in which the first electronic switch 41 and the second electronic switch 42 are set to a closed state by the switch control unit 80, and the third electronic switch 43 is set to an open state, and a high-delay mode in which the first electronic switch 41 and the second electronic switch 42 are set to an open state by the switch control unit 80, and the third electronic switch 43 is set to a closed state.
  • the switch control unit 80 sets the first electronic switch 41 and the second electronic switch 42 to a closed state, and sets the third electronic switch 43 to an open state. That is, in the low delay mode, the phase at the output end (right end) becomes a first phase ⁇ L smaller than the second phase ⁇ H in the high delay mode due to a first propagation delay time T L until the high frequency signal propagates from the input end (left end) to the output end (right end ) of the signal line 10.
  • T L first propagation delay time
  • the first electronic switch 41 When the first electronic switch 41 is set to a closed state, the second end (+X side) of the first parallel line 21p1 is connected to the second ground conductor 32 via the third connection pad P3 (see FIG. 1). Meanwhile, the first end (-X side) of the first parallel line 21p1 is constantly connected to the first ground conductor 31 via the first connection pad P1 (see FIGS. 1 and 2). Therefore, the first parallel line 21p1 forms a first current path through which a current can flow between the first end (-X side) and the second end (+X side) by connecting the second end (+X side) to the second ground conductor 32 via the first electronic switch 41.
  • the second end (+X side) of the second parallel line 22p2 is connected to the second ground conductor 32 via the fourth connection pad P4 (see FIG. 1).
  • the first end (-X side) of the second parallel line 22p2 is constantly connected to the first ground conductor 31 via the second connection pad P2 (see FIGS. 1 and 2). Therefore, by connecting the second end (+X side) of the second parallel line 22p2 to the second ground conductor 32 via the second electronic switch 42, a second current path is formed through which a current can flow between the first end (-X side) and the second end (+X side).
  • a first return current flows in the opposite direction to the direction of the signal current due to the passage of the signal current in the signal line 10.
  • a second return current flows in the opposite direction to the direction of the signal current, i.e., in the same direction as the first return current, due to the passage of the signal current in the signal line 10.
  • the first return current flowing through the first parallel line 21p1 and the second return current flowing through the second parallel line 22p2 are both opposite to the direction of the signal current. Therefore, the first return current and the second return current act to reduce the overall inductance of the digital phase shift circuit B due to the electromagnetic coupling (mutual induction) between the signal line 10 and the first parallel line 21p1 and the electromagnetic coupling (mutual induction) between the signal line 10 and the second parallel line 22p2.
  • the inductance of the signal line 10 is Ls low
  • the inductance of the return path (the first parallel line 21p1 and the second parallel line 22p2) is Lg low
  • the mutual inductance between the signal line 10 and the return path is M low .
  • the overall inductance L low of the digital phase shift circuit B in the low delay mode is Ls low +Lg low -M low .
  • the signal line 10 has the capacitance C1 as a parasitic capacitance.
  • the third electronic switch 43 is set to an open state, and therefore the capacitor 60 is not connected between the signal line 10 and the first ground conductor 31. That is, the capacitance Ca of the capacitor 60 does not affect the high-frequency signal propagating through the signal line 10. Therefore, a first propagation delay time T L proportional to (L low ⁇ C1) 1/2 acts on the high-frequency signal propagating through the signal line 10.
  • the high frequency signal at the output end of the signal line 10 lags behind the high frequency signal at the input end of the signal line 10 by a first phase ⁇ L. That is, in the low delay mode, the first return current and the second return current cause the overall inductance of the digital phase shift circuit B to become the inductance L low , thereby reducing the propagation delay time.
  • the switch control unit 80 sets the first electronic switch 41 and the second electronic switch 42 to an open state, and sets the third electronic switch 43 to a closed state.
  • the fourth electronic switch 44 is set to an open state. That is, in the high delay mode, the phase at the output end (right end) becomes a second phase ⁇ H that is larger than the first phase ⁇ L in the low delay mode due to the second propagation delay time T H until the high frequency signal propagates from the input end (left end) of the signal line 10 to the output end (right end).
  • the high delay mode will be described in more detail below.
  • the first electronic switch 41 and the second electronic switch 42 are set to an open state. Therefore, the first conductive path described above is not formed in the first parallel line 21p1, and the second conductive path described above is not formed in the second parallel line 22p2. Therefore, the first return current flowing in the first parallel line 21p1 becomes extremely small, and the second return current flowing in the second parallel line 22p2 becomes extremely small.
  • the near side (-Y side) end of the first cross line 22c1 is constantly connected to the first ground conductor 31 via the second connection pad P2 (see FIG. 2).
  • the first end (-Y side) of the second cross line 22c2 is constantly connected to the second ground conductor 32, as described above. Therefore, a third current path through which a current can flow between the first end (-Y side) of the second cross line 22c2 and the near side (-Y side) end of the first cross line 22c1 is formed in advance in the first cross line 22c1, the third parallel line 22p3, the bent line 22b, and the second cross line 22c2.
  • a third return current flows from the first end (-Y side) of the second crossing line 22c2 to the near end (-Y side) of the first crossing line 22c1 via the bent line 22b and the third parallel line 22p3.
  • the third return current flows in the third parallel line 22p3 parallel to the signal line 10 and the second partial line 22b2 of the bent line 22b in a direction opposite to the direction of current flow of the signal current in the signal line 10.
  • the first partial line 22b1 of the bent line 22b, the third parallel line 22p3, and the first cross line 22c1 form a loop line that is convex on the opposite side (+Y side) from the signal line 10. Therefore, the inductance of the return path (path through which the third return current flows) can be increased compared to a conventional configuration in which the return path does not form a loop line. This allows the overall inductance of the digital phase shift circuit B to be increased.
  • the inductance of the signal line 10 is Ls high
  • the inductance of the return path (the second intersecting line 22c2, the bent line 22b, the third parallel line 22p3, and the first intersecting line 22c1)
  • Lg high Ls low
  • M high M high
  • Ls high Ls low
  • the total inductance L high of the digital phase shift circuit B in the high delay mode is Ls high +Lg high -M high .
  • Lg low ⁇ Lg high and M low >M high , and therefore L high >L low .
  • the principle by which the third return current acts to increase the inductance of the return path can be explained as follows. That is, the magnetic field generated when the third return current flows through the first partial line 22b1 of the curved line 22b, the magnetic field generated when the third return current flows through the third parallel line 22p3, and the magnetic field generated when the third return current flows through the first intersecting line 22c1 all have the same direction (+Z direction) within the above-mentioned loop line. Therefore, these magnetic fields reinforce each other. Therefore, compared to the conventional configuration in which the line through which the third return current flows does not form a loop line, the magnetic field generated by the third return current can be made larger, and the inductance of the return path can be increased.
  • the value of the inductance of the return path can be significantly changed by adjusting the height of the loop (i.e., the position of the third parallel line 22p3 in the intersecting direction Y, as well as the first intersecting line 22c1 and the first partial line 22b1 of the curved line 22b.
  • the signal line 10 has a capacitance C1 as a parasitic capacitance.
  • the third electronic switch 43 is set to a closed state, and therefore the capacitor 60 is connected between the signal line 10 and the first ground conductor 31. That is, the signal line 10 has a capacitance Cb which is a sum of the capacitance Ca of the capacitor 60 and the capacitance C1 (parasitic capacitance). Therefore, a second propagation delay time T H related to the increase in inductance of the transmission system and the sum of the capacitance Cb acts on the high frequency signal propagating through the signal line 10.
  • the high frequency signal at the output end of the signal line 10 lags behind the high frequency signal at the input end of the signal line 10 by the second phase ⁇ H. That is, in the high delay mode, the inductance of the transmission system is increased due to the third return current, thereby increasing the propagation delay time.
  • the loss in the signal line 10 may be intentionally increased by setting the electronic switch 44 to a closed state. This loss is intended to make the loss of the high frequency signal in the high delay mode the same as the loss of the high frequency signal in the low delay mode.
  • Digital Phase Shifter Fig. 5 is a plan view showing the main configuration of a digital phase shifter according to a first embodiment of the present invention.
  • a digital phase shifter A1 of this embodiment has a plurality of digital phase shift circuits B1 , B2 , B3 , ..., Bn -1 , Bn cascaded in the longitudinal direction X.
  • the basic configuration of the digital phase shift circuits B1 , B2 , B3 , ..., Bn -1 , Bn is the same as that of the digital phase shift circuit B described using Figs. 1 to 4.
  • the digital phase shifter A1 outputs the high frequency signal input from the digital phase shift circuit B1 from the digital phase shift circuit Bn , or outputs the high frequency signal input from the digital phase shift circuit Bn from the digital phase shift circuit B1 .
  • the following description will be given taking as an example a case where the high frequency signal input from the digital phase shift circuit B1 is output from the digital phase shift circuit Bn .
  • the first electronic switch 41, the second electronic switch 42, and the switch control section 80 are omitted from Fig. 5 and subsequent figures.
  • the digital phase shift circuits B 1 , B 2 , B 3 , ..., B n-1 , B n are cascaded in the longitudinal direction X such that the first lines 21 of all the digital phase shift circuits B 1 , B 2 , B 3 , ..., B n-1 , B n are located on the second side (-Y side) of the signal line 10, and the second lines 22 of all the digital phase shift circuits B 1 , B 2 , B 3 , ..., B n-1 , B n are located on the first side (+Y side) of the signal line 10.
  • the digital phase shifter A1 is configured such that the loop line is disposed only on the first side (+Y side) of the signal line 10. The reason for this configuration is to reduce the size of the digital phase shifter A1.
  • the digital phase shift circuits B 1 to B n-1 are connected to the adjacent digital phase shift circuits B 2 to B n on the right side (+X side) so that a portion of each of them extends into the adjacent digital phase shift circuits B 2 to B n. It can also be said that in the digital phase shifter A1 according to this embodiment, the digital phase shift circuits B 2 to B n are connected to the adjacent digital phase shift circuits B 1 to B n-1 on the left side (-X side) so that a portion of each of them extends into the adjacent digital phase shift circuits B 2 to B n.
  • the first ground conductor 31 and the second ground conductor 32 are commonized, a portion of the first cross line 22c1 and the second cross line 22c2 are commonized, and the upper pad 21d1 and the upper pad 25 are commonized. That is, among the adjacent digital phase shift circuits B, the first ground conductor 31 of one digital phase shift circuit B and the second ground conductor 32 of the other digital phase shift circuit B are commonized, a portion of the first cross line 22c1 of one digital phase shift circuit B and the second cross line 22c2 of the other digital phase shift circuit B are commonized, and the upper pad 21d1 of one digital phase shift circuit B and the upper pad 25 of the other digital phase shift circuit B are commonized.
  • the second ground conductor 32 of the digital phase shift circuit B1 and the first ground conductor 31 of the digital phase shift circuit B2 are shared, the second crossing line 22c2 of the digital phase shift circuit B1 and a part of the first crossing line 22c1 of the digital phase shift circuit B2 are shared, and the upper pad 25 of the digital phase shift circuit B1 and the upper pad 21d1 of the digital phase shift circuit B2 are shared.
  • the first ground conductor 31 of the digital phase shift circuit B2 also functions as the second ground conductor 32 of the digital phase shift circuit B1 .
  • a part of the first cross line 22c1 of the digital phase shift circuit B2 also functions as the second cross line 22c2 of the digital phase shift circuit B1 .
  • the upper pad 21d1 of the digital phase shift circuit B2 also functions as the upper pad 25 of the digital phase shift circuit B1 .
  • the bent line 22b of the second line 22 is connected to the first cross line 22c1 of the second line 22 in the adjacent digital phase shift circuit B. That is, among the adjacent digital phase shift circuits B, the bent line 22b of the second line 22 of one digital phase shift circuit B is connected to the first cross line 22c1 of the second line 22 of the other digital phase shift circuit B.
  • the bent line 22b of the second line 22 is connected perpendicularly to the first cross line 22c1 of the second line 22 in the adjacent digital phase shift circuit B.
  • the second partial line 22b2 forming the bent line 22b of the second line 22 in the digital phase shift circuit B1 is connected perpendicularly to the first cross line 22c1 of the second line 22 in the digital phase shift circuit B2 .
  • the line through which the third return current flows forms a loop line that is convex on the opposite side (+Y side) of the signal line 10. This makes it possible to increase the efficiency of generating a magnetic field compared to the conventional technique. Also, in the digital phase shifter A1 of the present embodiment, as described above, it is possible to reduce the mutual inductance between adjacent digital phase shift circuits B. As a result, the digital phase shifter A1 of the present embodiment can ensure a required amount of phase shift even in a configuration in which a loop line is arranged only on the first side (+Y side) of the signal line 10.
  • the digital phase shifter A1 of this embodiment for example, when the adjacent digital phase shift circuits, except for the digital phase shift circuit B1 , are set to the high delay mode, the third return current flows through a path that does not pass through the second connection pad P2.
  • the digital phase shift circuits B1 to B3 are set to the high delay mode, the third return current flows through the path PT in the figure without passing through obstacles with large losses, such as the second connection pad P2 of the digital phase shift circuits B2 and B3 and the first ground conductor 31 (second ground conductor 32). Therefore, the digital phase shifter A1 of this embodiment can significantly reduce the loss of the high-frequency signal in the high delay mode.
  • the digital phase shifter A1 of this embodiment can significantly reduce the loss of the high frequency signal in the high delay mode.
  • the size of the first electronic switch 41 and the second electronic switch 42 arranged in the current paths of the first return current and the second return current in the low delay mode can be increased. This is because it is desirable for the difference between the loss of the high frequency signal in the high delay mode and the loss of the high frequency signal in the low delay mode to be as small as possible, and therefore if the loss of the high frequency signal in the high delay mode is reduced, it is also necessary to reduce the loss of the high frequency signal in the low delay mode. In this way, the digital phase shifter A1 of this embodiment can reduce the loss of the high frequency signal overall.
  • the digital phase shifter A1 of this embodiment is a phase shifter having a plurality of digital phase shift circuits B1 to Bn connected in cascade.
  • Each of the plurality of digital phase shift circuits B1 to Bn includes a signal line 10, a first line 21, a second line 22, a first ground conductor 31, a second ground conductor 32, a first electronic switch 41, and a second electronic switch 42.
  • the first line 21 includes a first parallel line 21p1 extending parallel to the signal line 10.
  • the second line 22 includes a second parallel line 22p2 extending parallel to the signal line 10, a first intersecting line 22c1 extending from a first end of the second parallel line 22p2 away from the signal line 10 in a crossing direction Y that intersects with the longitudinal direction of the signal line 10, a third parallel line 22p3 extending parallel to the signal line 10 from the first end of the first intersecting line 22c1 and having a length shorter than the second parallel line 22p2, and a bent line 22b connected to the first end of the third parallel line 22p3 and having a bent portion CR formed therein, the bent line 22b extending shorter than the length of the first intersecting line 22c1 so as to approach the signal line 10 in the crossing direction Y and then extending parallel to the signal line 10 in the crossing direction Y.
  • Each of the digital phase shift circuits B 1 to B n includes a first ground conductor 31, a second ground conductor 32, a first electronic switch 41, and a second electronic switch 42.
  • the first ground conductor 31 is electrically connected to a first end of the first parallel line 21p1 and a first end of the second parallel line 22p2, and the second ground conductor 32 is connected to a first end of the second line 22.
  • the first electronic switch 41 is provided between a second end of the first parallel line 21p1 and the second ground conductor 32
  • the second electronic switch 42 is provided between a second end of the second parallel line 22p2 and the second ground conductor 32.
  • the signal line 10 is located between the first parallel line 21p1 and the second parallel line 22p2.
  • the first ground conductor 31 and the second ground conductor 32 are shared in a portion where the digital phase shift circuits are adjacent to each other.
  • the bent line 22b of the second line 22 is connected to the first cross line 22c1 of the second line 22 in the adjacent digital phase shift circuit.
  • Second Embodiment Digital Phase Shifter Fig. 6 is a plan view showing the main configuration of a digital phase shifter according to a second embodiment of the present invention.
  • the digital phase shifter A2 of this embodiment has a configuration generally similar to that of the digital phase shifter A1 shown in Fig. 5, but the basic configurations of the digital phase shift circuits B1 , B2 , B3 , ..., Bn -1 , Bn are slightly different from those of the digital phase shift circuit shown in Fig. 5.
  • the bent line 22b of the second line 22 is made up of first to fourth partial lines 22b1, 22b2 , 22b3 , and 22b4. Note that three or more bends CR may be formed in the bent line 22b of the second line 22.
  • the first partial line 22b1 is a line that extends from the first end (+X side) of the third parallel line 22p3 to a length shorter than the first intersecting line 22c1 so as to approach the signal line 10 in the intersecting direction Y.
  • the second partial line 22b2 is a line that extends from the first end (-Y side) of the first partial line 22b1 in parallel to the signal line 10 (longitudinal direction X) to a length shorter than the second parallel line 22p2.
  • the third partial line 22b3 is a line that extends from the first end (+X side) of the second partial line 22b2 to a length shorter than the first intersecting line 22c1 so as to approach the signal line 10 in the intersecting direction Y.
  • the fourth partial line 22b4 is a line that extends parallel to the signal line 10 (longitudinal direction X) from the first end (-Y side) of the third partial line 22b3, the length of which is shorter than the length of the second parallel line 22p2.
  • the partial lines 22b1, 22b2, 22b3, and 22b4 that form the bent line 22b are each a long, plate-shaped conductor with a constant width, a constant thickness, and a predetermined length.
  • the bent line 22b of the second line 22 included in the digital phase shift circuits B 1 , B 2 , B 3 , ..., B n-1 , B n has two bends CR. This allows the phase shift amount to be greater than that of the digital phase shifter A1 of the first embodiment. Note that, in the present embodiment, an example has been described in which the bent line 22b of the second line 22 included in the digital phase shift circuits B 1 , B 2 , B 3 , ..., B n-1 , B n has two bends CR, but the bent line 22b may have three or more bends CR.
  • the digital phase shifter A2 of this embodiment has a different number of bends CR formed in the bent line 22b, but is basically configured in the same manner as the digital phase shifter A1 shown in FIG. 5. Therefore, like the digital phase shifter A1 shown in FIG. 5, it is possible to achieve the desired phase shifting characteristics while being smaller than conventional ones.
  • FIG. 7 is a plan view showing the main configuration of a digital phase shifter according to a third embodiment of the present invention.
  • the digital phase shifter A3 of this embodiment has a configuration generally similar to that of the digital phase shifter A1 shown in Fig. 5, but the configurations of the digital phase shift circuits B1 , B2 , B3 , ..., Bn-1 , Bn are slightly different from those of the digital phase shifter shown in Fig. 5.
  • the distance D1 (see FIG. 1) between the center line of the second parallel line 22p2 and the center line of the third parallel line 22p3 in the cross direction Y is different between adjacent digital phase shift circuits.
  • the distance D1 in the even-numbered digital phase shift circuits (digital phase shift circuits B 2 , B 4 , B 6 , ...) is set shorter than the distance D1 in the odd-numbered digital phase shift circuits (digital phase shift circuits B 1 , B 3 , B 5 , ).
  • the digital phase shifter A3 of this embodiment can have a larger phase shift amount than the digital phase shifter A1 of the first embodiment.
  • the digital phase shifter A3 of this embodiment has a fundamentally similar configuration to the digital phase shifter A1 shown in FIG. 5, although the distance D1 (see FIG. 1) between the center line of the second parallel line 22p2 and the center line of the third parallel line 22p3 in the cross direction Y is different in adjacent digital phase shift circuits. Therefore, like the digital phase shifter A1 shown in FIG. 5, it is possible to achieve the desired phase shifting characteristics in a smaller size than conventional devices.
  • the distance D1 (see FIG. 1) between the center line of the second parallel line 22p2 and the center line of the third parallel line 22p3 in the cross direction Y is different in adjacent digital phase shift circuits.
  • the distance D1 does not necessarily need to be different in adjacent digital phase shift circuits. It is sufficient that the distance D1 in at least one digital phase shift circuit is different from the distance D1 in the other digital phase shift circuits.
  • the distance D1 is not limited to two types, and may be three or more types.
  • the digital phase shifter according to the embodiment of the present invention has been described above, the present invention is not limited to the above embodiment and can be freely modified within the scope of the present invention.
  • the second embodiment and the third embodiment may be combined. That is, in the digital phase shifter A2 shown in FIG. 6, the distance between the center line of the second parallel line 22p2 and the center line of the third parallel line 22p3 in the cross direction Y of the digital phase shift circuits B 1 , B 2 , B 3 , ..., B n-1 , B n may be made different in adjacent digital phase shift circuits.

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Abstract

デジタル移相器は、縦続接続された複数のデジタル移相回路を有する移相器であって、デジタル移相回路は、信号線路と、第１平行線路を含む第１線路と、第２平行線路と、第１交差線路と、第３平行線路と、屈曲線路と、を含む第２線路と、第１平行線路の第１の端部及び第２平行線路の第１の端部に接続された第１接地導体と、第２線路の第１の端部に接続された第２接地導体と、第１平行線路の第２の端部と第２接地導体との間に設けられた第１電子スイッチと、第２平行線路の第２の端部と第２接地導体との間に設けられた第２電子スイッチと、を備え、第１平行線路と第２平行線路との間に信号線路が位置し、デジタル移相回路が隣り合う部分において、第１接地導体と第２接地導体とが共通化されており、デジタル移相回路が隣り合う部分において、第２線路の屈曲線路は、隣り合うデジタル移相回路における第２線路の第１交差線路に接続されている。

Description

デジタル移相器
　本発明は、デジタル移相器に関する。
　本願は、２０２３年０６月０７日に、日本に出願された特願２０２３－０９３９０６号に基づき優先権を主張し、その内容をここに援用する。
　非特許文献１には、マイクロ波、準ミリ波、或いはミリ波を対象とするデジタル制御型の移相回路（デジタル移相回路）が開示されている。このデジタル移相回路は、非特許文献１の図２に示されているように、信号線路（signal line）、一対の内側線路（inner lines）、一対の外側線路（outer lines）、第１接地バー、第２接地バー、及び一対のＮＭＯＳスイッチ等を備える。一対の内側線路は、信号線路の両側に設けられる。一対の外側線路は、一対の内側線路の外側に設けられる。第１接地バーは、各内側線路の第１端及び各外側線路の第１端に接続される。第２接地バーは、各外側線路の第２端に接続される。各ＮＭＯＳスイッチは、各内側線路の第２端と第２接地バーとの間に設けられる。
　このようなデジタル移相回路は、信号線路における信号波の伝送に起因して一対の内側線路或いは一対の外側線路に流れるリターン電流を一対のＮＭＯＳスイッチの開／閉に応じて切り替えることにより、動作モードを低遅延モードと高遅延モードとに切り替える。即ち、デジタル移相回路は、一対の内側線路にリターン電流が流れる場合に動作モードが低遅延モードとなり、一対の外側線路にリターン電流が流れる場合に動作モードが高遅延モードとなる。
A Ka-band Digitally-Controlled Phase Shifter with sub-degree Phase Precision (2016,IEEE,RFIC)
　上述したようなデジタル移相回路において、限られた面積で移相量を確保するには、回路定数の１つであるインダクタンスについて、高遅延モード時の値（インダクタンス値）を低遅延モード時のインダクタンス値に対して十分に大きくすることが望ましい。しかしながら、上述した従来のデジタル移相回路において、高遅延モード時のインダクタンス値を大きくするためには、信号線路に対して外側線路を離す（或いは、外側線路の長さを長くする）必要があることから、サイズが大きくなってしまう。デジタル移相器は、複数のデジタル移相回路が縦続接続された構成であるから、デジタル移相回路のサイズが大きくなると、デジタル移相器が大型化してしまう。
　本発明は、上記事情に鑑みてなされたものであり、従来よりも小型で所望の移相特性を実現することができるデジタル移相器を提供することを目的とする。
　本発明の第１の態様によるデジタル移相器（Ａ１～Ａ３）は、縦続接続された複数のデジタル移相回路（Ｂ、Ｂ１～Ｂｎ）を有する移相器であって、前記デジタル移相回路は、信号線路（１０）と、前記信号線路と平行に延びる第１平行線路（２１ｐ１）を含む第１線路（２１）と、前記信号線路と平行に延びる第２平行線路（２２ｐ２）と、前記第２平行線路の第１の端部から前記信号線路の長手方向と交差する交差方向（Ｙ）において前記信号線路から遠ざかるように延びる第１交差線路（２２ｃ１）と、前記第１交差線路の第１の端部から前記信号線路と平行に延び、前記第２平行線路（２２ｐ２）の長さより短い第３平行線路（２２ｐ３）と、前記第３平行線路の第１の端部に接続され、前記交差方向において前記信号線路に近づくように前記第１交差線路（２２ｃ１）の長さより短く延びてから前記信号線路と平行に延びる屈曲部（ＣＲ）が形成された屈曲線路（２２ｂ）と、を含む第２線路（２２）と、前記第１平行線路の第１の端部及び前記第２平行線路の第１の端部に電気的に接続された第１接地導体（３１）と、前記第２線路の第１の端部に接続された第２接地導体（３２）と、前記第１平行線路の第２の端部と前記第２接地導体との間に設けられた第１電子スイッチ（４１）と、前記第２平行線路の第２の端部と前記第２接地導体との間に設けられた第２電子スイッチ（４２）と、を備え、前記第１平行線路と前記第２平行線路との間に前記信号線路が位置し、前記デジタル移相回路が隣り合う部分において、前記第１接地導体と前記第２接地導体とが共通化されており、前記デジタル移相回路が隣り合う部分において、前記第２線路の前記屈曲線路は、隣り合う前記デジタル移相回路における前記第２線路の前記第１交差線路に接続されている。
　本発明の第１の態様によるデジタル移相器では、第１電子スイッチ及び第２電子スイッチが閉状態に設定される低遅延モードでは、第１線路の一部をなす第１平行線路に第１リターン電流が流れるとともに、第２線路の一部をなす第２平行線路に第２リターン電流が流れる。これに対し、第１電子スイッチ及び第２電子スイッチがオフ状態に設定される高遅延モードでは、第２線路の一部をなす屈曲線路、第３平行線路、及び第１交差線路に第３リターン電流が流れる。これにより、従来よりも小型で所望の移相特性を実現することができる。
　本発明の第２の態様によるデジタル移相器は、本発明の第１の態様によるデジタル移相器において、前記デジタル移相回路が隣り合う部分において、前記第２線路の前記屈曲線路は、隣り合う前記デジタル移相回路における前記第２線路の前記第１交差線路に対して垂直に接続されている。
　本発明の第３の態様によるデジタル移相器は、本発明の第１又は第２の態様によるデジタル移相器において、前記信号線路の第１の端部に接続されたコンデンサ（６０）と、前記コンデンサと前記第１接地導体との間に設けられた第３電子スイッチ（４３）と、を更に備え、前記第１接地導体の第１の端部が、前記交差方向において前記信号線路から遠ざかるように延びて前記第３電子スイッチに接続されている。
　本発明の第４の態様によるデジタル移相器は、本発明の第３の態様によるデジタル移相器において、前記第１電子スイッチ、前記第２電子スイッチ、及び前記第３電子スイッチが、電界効果トランジスタであり、前記第１電子スイッチ及び前記第２電子スイッチをなす電界効果トランジスタのサイズが、前記第３電子スイッチをなす電界効果トランジスタのサイズの２倍以上である。
　本発明の第５の態様によるデジタル移相器は、本発明の第１から第４の何れかの態様によるデジタル移相器において、前記第１平行線路の第２の端部に設けられた第１上側パッド（２１ｄ２）と、前記第２平行線路の第２の端部に設けられた第２上側パッド（２２ｄ）と、を更に備え、前記第１上側パッドの前記交差方向における寸法の最大値が、前記第１平行線路の幅よりも大きく、前記第２上側パッドの前記交差方向における寸法の最大値は、前記第２平行線路の幅よりも大きい。
　本発明の第６の態様によるデジタル移相器は、本発明の第５の態様によるデジタル移相器において、ビア（５０）を介して前記第１上側パッドに接続されるとともに、前記第１電子スイッチが接続される第１下側パッド（３３ａ）と、ビア（５０）を介して前記第２上側パッドに接続されるとともに、前記第２電子スイッチが接続される第２下側パッド（３３ｂ）と、を更に備え、前記第１下側パッドの前記交差方向における寸法の最大値が、前記第１上側パッドの前記交差方向における寸法の最大値よりも大きく、前記第２下側パッドの前記交差方向における寸法の最大値が、前記第２上側パッドの前記交差方向における寸法の最大値よりも大きい。
　本発明の第７の態様によるデジタル移相器は、本発明の第１から第６の何れかの態様によるデジタル移相器において、前記信号線路の第１の端部と前記第１接地導体との間に設けられた第４電子スイッチ（４４）を更に備える。
　本発明の第８の態様によるデジタル移相器は、本発明の第１から第７の何れかの態様によるデジタル移相器において、前記複数のデジタル移相回路のうち、少なくとも１つのデジタル移相回路は、他のデジタル移相回路と、前記交差方向における前記第２平行線路の中心線と前記第３平行線路の中心線との間の距離（Ｄ１）が異なる。
　本発明の上記態様によれば、従来よりも小型で所望の移相特性を実現することができる。
本発明の第１実施形態によるデジタル移相器を構成するデジタル移相回路の基本構成を示す平面図である。 図１中のＩＩ－ＩＩ線に沿う断面矢視図である。 図１中のＩＩＩ－ＩＩＩ線に沿う断面矢視図である。 本発明の第１実施形態によるデジタル移相回路における接続パッドと第１，第２電子スイッチとの接続関係を示す平面図である。 本発明の第１実施形態によるデジタル移相器の要部構成を示す平面図である。 本発明の第２実施形態によるデジタル移相器の要部構成を示す平面図である。 本発明の第３実施形態によるデジタル移相器の要部構成を示す平面図である。
　以下、図面を参照して本発明の実施形態によるデジタル移相器について詳細に説明する。
〔第１実施形態〕
　〈デジタル移相回路〉
　図１は、本発明の第１実施形態によるデジタル移相器を構成するデジタル移相回路の基本構成を示す平面図である。図２は、図１中のＩＩ－ＩＩ線に沿う断面矢視図である。図３は、図１中のＩＩＩ－ＩＩＩ線に沿う断面矢視図である。
　図１に示す通り、デジタル移相回路Ｂは、信号線路１０と、第１線路２１と、第２線路２２と、上側パッド２５と、第１接地導体３１と、第２接地導体３２と、を備える。本実施形態における第１線路２１は、第１平行線路２１ｐ１と、一対の上側パッド２１ｄ１，２１ｄ２と、を含む。本実施形態における第２線路２２は、第２平行線路２２ｐ２と、第１交差線路２２ｃ１と、第３平行線路２２ｐ３と、屈曲線路２２ｂと、第２交差線路２２ｃ２と、上側パッド２２ｄと、を含む。また、本実施形態におけるデジタル移相回路Ｂは、第１～第４電子スイッチ４１～４４と、複数の接続導体５０と、コンデンサ６０と、複数の接続パッドＰ１～Ｐ４と、を備える（図２及び図３も参照）。
　信号線路１０は、図１に示す通り、一方向に延在する直線状の帯状導体である。即ち、信号線路１０は、一定の幅、一定の厚さ及び所定の長さを有する長尺板状の導体である。信号線路１０には、図１における紙面左側から紙面右側に向かって、つまり紙面左側の端部（入力端）から紙面右側の端部（出力端）に向かって信号電流が流れる。この信号電流は、上述したマイクロ波、準ミリ波、或いはミリ波の波長域を有する高周波信号である。
　ここで、本実施形態では、信号線路１０の長手方向（信号線路１０が延在する方向）を、単に長手方向Ｘという。長手方向Ｘに沿って、信号線路１０の入力端から出力端に向かう向きを、＋Ｘの向き又は右方という。右方とは反対の向きを、左方又は－Ｘの向きという。信号線路１０に交差する（例えば、直交する）方向を、交差方向Ｙという。交差方向Ｙに沿う一つの向きを、奥側又は＋Ｙの向きという。奥側とは反対の向きを、手前側又は－Ｙの向きという。長手方向Ｘ及び交差方向Ｙの双方に交差する（例えば、直交する）方向を、上下方向Ｚという。上下方向Ｚに沿う一つの向きを、上方又は＋Ｚの向きという。上方とは反対の向きを、下方又は－Ｚの向きという。上下方向Ｚから見ることを、平面視という。
　なお、上下方向Ｚは鉛直方向と一致していなくてもよい。また、「上方」および「下方」は、鉛直方向における上側および下側と一致していなくてもよい。また、＋Ｘの向きおよび－Ｘの向きをそれぞれ右方および左方と定義する代わりに、＋Ｘの向きおよび－Ｘの向きをそれぞれ左方および右方としてもよい。
　信号線路１０は、電気的には集中定数回路素子としてのインダクタンスＬ１を有する。インダクタンスＬ１は、信号線路１０の長さ等、信号線路１０の形状に応じた大きさを有する寄生インダクタンスである。また、信号線路１０は、電気的には集中定数回路素子としての静電容量Ｃ１をも有する。静電容量Ｃ１は、信号線路１０と第１平行線路２１ｐ１（詳細は後述）との間、信号線路１０と第２平行線路２２ｐ２（詳細は後述）との間、信号線路１０と第３平行線路２２ｐ３（詳細は後述）との間、または信号線路１０とシリコン基板（不図示）との間等における寄生容量である。
　以下の説明では、信号線路１０に対して交差方向Ｙの一方側（＋Ｙ側）を、信号線路１０の第１の側方といい、信号線路１０に対して交差方向Ｙの他方側（－Ｙ側）を、信号線路１０の第２の側方という。第１平行線路２１ｐ１は、信号線路１０の第２の側方（－Ｙ側）に設けられた直線状の帯状導体である。第１平行線路２１ｐ１は、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。第１平行線路２１ｐ１は、信号線路１０と平行（長手方向Ｘ）に延びている。第１平行線路２１ｐ１と信号線路１０とは、交差方向Ｙに間隔を空けて配されている。第１平行線路２１ｐ１の端のうち、－Ｘ側に位置する端を第１端（一端）といい、＋Ｘ側に位置する端を第２端（他端）という。第１平行線路２１ｐ１の側縁のうち、＋Ｙ側に位置する側縁を、第１の側縁（一方の側縁）といい、－Ｙ側に位置する側縁を、第２の側縁（他方の側縁）という。
　上側パッド２１ｄ１は、第１平行線路２１ｐ１の第１端（－Ｘ側）に接続された長方形状の平板導体である。上側パッド２１ｄ１の長辺は交差方向Ｙに延びており、上側パッド２１ｄ１の短辺は長手方向Ｘに延びている。上側パッド２１ｄ１の短辺のうち、＋Ｙ側に位置する短辺を、第１の短辺（一方の短辺）といい、－Ｙ側に位置する短辺を、第２の短辺（他方の短辺）という。上側パッド２１ｄ１の第１の短辺（＋Ｙ側）は、第１平行線路２１ｐ１の第１の側縁（＋Ｙ側）と交差方向Ｙにおいて略同一の位置にある。また、上側パッド２１ｄ１の第２の短辺（－Ｙ側）は、第１平行線路２１ｐ１の第２の側縁（－Ｙ側）よりも手前側（－Ｙ側）に位置する。つまり、上側パッド２１ｄ１の交差方向Ｙにおける寸法は、第１平行線路２１ｐ１の幅（交差方向Ｙにおける寸法）よりも大きい。
　上側パッド２１ｄ２（第１上側パッド）は、第１平行線路２１ｐ１の第２端（＋Ｘ側）に接続された長方形状の平板導体である。上側パッド２１ｄ２の長辺は交差方向Ｙに延びており、上側パッド２１ｄ２の短辺は長手方向Ｘに延びている。上側パッド２１ｄ２の短辺のうち、＋Ｙ側に位置する短辺を、第１の短辺（一方の短辺）といい、－Ｙ側に位置する短辺を、第２の短辺（他方の短辺）という。上側パッド２１ｄ２の第１の短辺（＋Ｙ側）は、第１平行線路２１ｐ１の第１の側縁（＋Ｙ側）と交差方向Ｙにおいて略同一の位置にある。また、上側パッド２１ｄ２の第２の短辺（－Ｙ側）は、第１平行線路２１ｐ１の第２の側縁（－Ｙ側）よりも手前側（－Ｙ側）に位置する。つまり、上側パッド２１ｄ２の交差方向Ｙにおける寸法は、第１平行線路２１ｐ１の幅（交差方向Ｙにおける寸法）よりも大きい。
　第２平行線路２２ｐ２は、信号線路１０の第１の側方（＋Ｙ側）に設けられた直線状の帯状導体である。第２平行線路２２ｐ２は、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。第２平行線路２２ｐ２は、信号線路１０と平行（長手方向Ｘ）に延びている。第２平行線路２２ｐ２と信号線路１０とは、交差方向Ｙに間隔を空けて配されている。第２平行線路２２ｐ２の端のうち、－Ｘ側に位置する端を第１端（一端）といい、＋Ｘ側に位置する端を第２端（他端）という。第２平行線路２２ｐ２の側縁のうち、－Ｙ側に位置する側縁を、第１の側縁（一方の側縁）といい、＋Ｙ側に位置する側縁を、第２の側縁（他方の側縁）という。
　第２平行線路２２ｐ２は、信号線路１０に対して第１平行線路２１ｐ１とは逆側に設けられている。言い換えれば、第２平行線路２２ｐ２は、信号線路１０が交差方向Ｙにおいて第１平行線路２１ｐ１及び第２平行線路２２ｐ２の間に位置するように、配置されている。
　第１交差線路２２ｃ１は、第２平行線路２２ｐ２の第１端（－Ｘ側）に接続された直線状の帯状導体である。第１交差線路２２ｃ１は、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。第１交差線路２２ｃ１は、第２平行線路２２ｐ２の第１端（－Ｘ側）から、交差方向Ｙにおいて信号線路１０から遠ざかるように延びている。つまり、本実施形態における第１交差線路２２ｃ１は、第２平行線路２２ｐ２の第１端（－Ｘ側）から奥側（＋Ｙ側）に向けて延びている。第１交差線路２２ｃ１の端のうち、＋Ｙ側に位置する端を第１端（一端）または奥側の端といい、－Ｙ側に位置する端を第２端（他端）または手前側の端という。第１交差線路２２ｃ１の手前側の端縁（－Ｙ側）は、第２平行線路２２ｐ２の第１の側縁（－Ｙ側）と交差方向Ｙにおいて略同一の位置にある。
　上側パッド２２ｄ（第２上側パッド）は、第２平行線路２２ｐ２の第２端（＋Ｘ側）に接続された長方形状の平板導体である。上側パッド２２ｄの長辺は交差方向Ｙに延びており、上側パッド２２ｄの短辺は長手方向Ｘに延びている。上側パッド２２ｄの短辺のうち、－Ｙ側に位置する短辺を、第１の短辺（一方の短辺）といい、＋Ｙ側に位置する短辺を、第２の短辺（他方の短辺）という。上側パッド２２ｄの第１の短辺（－Ｙ側）は、第２平行線路２２ｐ２の第１の側縁（－Ｙ側）と交差方向Ｙにおいて略同一の位置にある。また、上側パッド２２ｄの第２の短辺（＋Ｙ側）は、第２平行線路２２ｐ２の第２の側縁（＋Ｙ側）よりも奥側（＋Ｙ側）に位置する。つまり、上側パッド２２ｄの交差方向Ｙにおける寸法は、第２平行線路２２ｐ２の幅（交差方向Ｙにおける寸法）よりも大きい。
　第３平行線路２２ｐ３は、第１交差線路２２ｃ１の第１端（＋Ｙ端）に接続された直線状の帯状導体である。第３平行線路２２ｐ３は、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。第３平行線路２２ｐ３は、第１交差線路２２ｃ１の第１端（＋Ｙ側）から、信号線路１０と平行（長手方向Ｘ）に延びている。つまり、本実施形態における第３平行線路２２ｐ３は、第１交差線路２２ｃ１の第１端（＋Ｙ側）から右側（＋Ｘ側）に向けて延びている。第３平行線路２２ｐ３の長さは第２平行線路２２ｐ２の長さより短い。第３平行線路２２ｐ３の端のうち、＋Ｘ側に位置する端を第１端（一端）といい、－Ｘ側に位置する端を第２端（他端）という。
　第３平行線路２２ｐ３は、信号線路１０の第１の側方（＋Ｙ側）において、第２平行線路２２ｐ２よりも信号線路１０から遠い位置に設けられている。言い換えれば、第３平行線路２２ｐ３は、第２平行線路２２ｐ２が交差方向Ｙにおいて信号線路１０と第３平行線路２２ｐ３との間に位置するように、配置されている。
　図１に示す通り、交差方向Ｙにおいて、第２平行線路２２ｐ２の中心線と第３平行線路２２ｐ３の中心線との間の距離Ｄ１は、第２平行線路２２ｐ２の中心線と第１接地導体３１（後述）の奥側の外縁（第３平行線路２２ｐ３側の外縁）との間の距離Ｄ２よりも大きい。
　屈曲線路２２ｂは、第３平行線路２２ｐ３の第１端（＋Ｘ側）に接続され、屈曲部ＣＲが形成された帯状導体である。屈曲線路２２ｂは、第１部分線路２２ｂ１と、第２部分線路２２ｂ２とからなる。第１部分線路２２ｂ１は、第３平行線路２２ｐ３の第１端（＋Ｘ側）から、交差方向Ｙにおいて信号線路１０に近づくように延びる。第１部分線路２２ｂ１の端のうち、－Ｙ側に位置する端を第１端（一端）といい、＋Ｙ側に位置する端を第２端（他端）という。第２部分線路２２ｂ２は、第１部分線路２２ｂ１の第１端（－Ｙ側）から信号線路１０と平行（長手方向Ｘ）に延びる。第２部分線路２２ｂ２の端のうち、＋Ｘ側に位置する端を第１端（一端）といい、－Ｘ側に位置する端を第２端（他端）という。屈曲線路２２ｂをなす部分線路２２ｂ１，２２ｂ２はそれぞれ、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。第１部分線路２２ｂ１の長さは第１交差線路２２ｃ１の長さより短い。本実施形態において、第２部分線路２２ｂ２の第１端は、屈曲線路２２ｂの第１端（一端）であり、第１部分線路２２ｂ１の第２端は、屈曲線路２２ｂの第２端（他端）である。
　第２交差線路２２ｃ２は、屈曲線路２２ｂを構成する第２部分線路２２ｂ２の第１端（＋Ｘ側）から、交差方向Ｙにおいて信号線路１０に近づくように延びている。つまり、本実施形態における第２交差線路２２ｃ２は、屈曲線路２２ｂの第１端（＋Ｘ端）から手前側（－Ｙ側）に向けて延びている。第２交差線路２２ｃ２の端のうち、－Ｙ側に位置する端を第１端（一端）といい、＋Ｙ側に位置する端を第２端（他端）という。第２交差線路２２ｃ２の第１端は、第２線路２２の第１端（一端）である。
　本実施形態における第２交差線路２２ｃ２の第１端縁（－Ｙ側）は、上側パッド２２ｄの第１の短辺（－Ｙ側）及び第２平行線路２２ｐ２の第１の側縁（－Ｙ側）と交差方向Ｙにおいて略同一の位置にある。また、上側パッド２２ｄと第２交差線路２２ｃ２とは、長手方向Ｘにおいて間隔を空けて配されている。また、本実施形態における第２交差線路２２ｃ２の左側縁（－Ｘ側）は、信号線路１０の右端縁（＋Ｘ側）と長手方向Ｘにおいて略同一の位置にある。
　また、本実施形態における第２交差線路２２ｃ２の第１端（－Ｙ側）は、不図示の導体によって、第２接地導体３２（後述）と常時電気的に接続されている。言い換えれば、第２線路２２の第１端は、不図示の導体によって、第２接地導体３２と常時電気的に接続されている。
　以上説明した第１交差線路２２ｃ１、第３平行線路２２ｐ３、屈曲線路２２ｂ、及び第２交差線路２２ｃ２は、奥側（＋Ｙ側）に凸となるループ線路を構成している。
　上側パッド２５は、第１線路２１の一部をなす上側パッド２１ｄ１，２１ｄ２、及び第２線路２２の一部をなす上側パッド２２ｄと同様の長方形状の平板導体である。上側パッド２５の長辺は交差方向Ｙに延びており、上側パッド２５の短辺は長手方向Ｘに延びている。上側パッド２５の短辺のうち、＋Ｙ側に位置する短辺を、第１の短辺（一方の短辺）といい、－Ｙ側に位置する短辺を、第２の短辺（他方の短辺）という。上側パッド２５の第１の短辺（＋Ｙ側）は、第１平行線路２１ｐ１の第１の側縁（＋Ｙ側）と交差方向Ｙにおいて略同一の位置にある。また、上側パッド２５の第２の短辺（－Ｙ側）は、第１平行線路２１ｐ１の第２の側縁（－Ｙ側）よりも手前側（－Ｙ側）に位置する。つまり、上側パッド２５の交差方向Ｙにおける寸法は、第１線路２１の一部をなす上側パッド２１ｄ１，２１ｄ２と同様に、第１平行線路２１ｐ１の幅（交差方向Ｙにおける寸法）よりも大きい。また、上側パッド２５は、第２交差線路２２ｃ２の第１端（－Ｙ側）と同様に、不図示の導体によって、第２接地導体３２と常時電気的に接続されている。
　第１接地導体３１は、信号線路１０の入力端側（－Ｘ側）に設けられる板状の導体である。第１接地導体３１は、電気的に接地されている。第１接地導体３１は、長辺が交差方向Ｙに延び、短辺が長手方向Ｘに延びる長方形状を有する。また、第１接地導体３１は、上側パッド２１ｄ１及び第１交差線路２２ｃ１の手前側（－Ｙ側）の端部と上下方向Ｚにおいて重なっている。第１接地導体３１は、図２に示す通り、信号線路１０、第１線路２１（上側パッド２１ｄ１）、及び第２線路２２（第１交差線路２２ｃ１）よりも下方（－Ｚ側）に位置する。第１接地導体３１の端のうち、＋Ｙ側に位置する端を第１端（一端）といい、－Ｙ側に位置する端を第２端（他端）という。
　第２接地導体３２は、信号線路１０の出力端側（＋Ｘ側）に設けられる板状の導体である。第２接地導体３２は、電気的に接地されている。詳細な図示は省略するが、第２接地導体３２は、信号線路１０、第１線路２１、第２線路２２（第２交差線路２２ｃ２）、及び上側パッド２５よりも下方（－Ｚ側）に位置する。第２接地導体３２は、長辺が交差方向Ｙに延び、短辺が長手方向Ｘに延びている長方形状を有する。第２接地導体３２の短辺のうち、＋Ｙ側に位置する短辺を、第１の短辺（一方の短辺）といい、－Ｙ側に位置する短辺を、第２の短辺（他方の短辺）という。
　第１接続パッドＰ１は、図２に示す通り、上述した上側パッド２１ｄ１と、第１中間パッド７１ａと、第２中間パッド７１ｂと、第３中間パッド７１ｃと、第１接地導体３１と、を含む。上側パッド２１ｄ１、第１中間パッド７１ａ、第２中間パッド７１ｂ、第３中間パッド７１ｃ、及び第１接地導体３１は、平面視において互いに重なっている。また、上側パッド２１ｄ１、第１中間パッド７１ａ、第２中間パッド７１ｂ、第３中間パッド７１ｃ、及び第１接地導体３１は、上側（＋Ｚ側）から下側（－Ｚ側）に向けてこの順に並んでおり、上下方向Ｚにおいて間隔を空けて配されている。
　図２に示す通り、上側パッド２１ｄ１と第１中間パッド７１ａとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、第１中間パッド７１ａと第２中間パッド７１ｂとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、第２中間パッド７１ｂと第３中間パッド７１ｃとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、第３中間パッド７１ｃと第１接地導体３１とは、複数の接続導体５０によって電気的且つ機械的に接続されている。これにより、第１接続パッドＰ１は、第１平行線路２１ｐ１の第１端（－Ｘ側）と第１接地導体３１とを、常時電気的に接続している。
　尚、本明細書において「接続導体５０」は、上下方向Ｚに延在する導体であり、接続導体５０の上端に接続される部材と接続導体５０の下端に接続される部材とを電気的且つ機械的に接続する部材である。接続導体５０は、例えば絶縁層（不図示）を上下方向Ｚに貫通するビアである。
　第２接続パッドＰ２は、図２に示す通り、上述した第１交差線路２２ｃ１の手前側（－Ｙ側）の端部と、第１中間パッド７２ａと、第２中間パッド７２ｂと、第３中間パッド７２ｃと、第１接地導体３１と、を含む。第１交差線路２２ｃ１の手前側（－Ｙ側）の端部、第１中間パッド７２ａ、第２中間パッド７２ｂ、第３中間パッド７２ｃ、及び第１接地導体３１は、平面視において互いに重なっている。また、第１交差線路２２ｃ１の手前側（－Ｙ側）の端部、第１中間パッド７２ａ、第２中間パッド７２ｂ、第３中間パッド７２ｃ、及び第１接地導体３１は、上側（＋Ｚ側）から下側（－Ｚ側）に向けてこの順に並んでおり、上下方向Ｚにおいて間隔を空けて配されている。
　図２に示す通り、第１交差線路２２ｃ１の手前側（－Ｙ側）の端部と第１中間パッド７２ａとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、第１中間パッド７２ａと第２中間パッド７２ｂとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、第２中間パッド７２ｂと第３中間パッド７２ｃとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、第３中間パッド７２ｃと第１接地導体３１とは、複数の接続導体５０によって電気的且つ機械的に接続されている。これにより、第２接続パッドＰ２は、第２平行線路２２ｐ２の第１端（－Ｘ側）と第１接地導体３１とを、常時電気的に接続している。
　第３接続パッドＰ３は、図３に示す通り、上述した上側パッド２１ｄ２と、第１中間パッド７３ａと、第２中間パッド７３ｂと、第３中間パッド７３ｃと、下側パッド３３ａと、を含む。上側パッド２１ｄ２、第１中間パッド７３ａ、第２中間パッド７３ｂ、第３中間パッド７３ｃ、及び下側パッド３３ａは、平面視において互いに重なっている。また、上側パッド２１ｄ２、第１中間パッド７３ａ、第２中間パッド７３ｂ、第３中間パッド７３ｃ、及び下側パッド３３ａは、上側（＋Ｚ側）から下側（－Ｚ側）に向けてこの順に並んでおり、上下方向Ｚにおいて間隔を空けて配されている。
　ここで、下側パッド３３ａ（第１下側パッド）は、図１に示す通り、長辺が交差方向Ｙに延び、短辺が長手方向Ｘに延びる長方形状の平板導体である。下側パッド３３ａの短辺のうち、＋Ｙ側に位置する短辺を、第１の短辺（一方の短辺）といい、－Ｙ側に位置する短辺を、第２の短辺（他方の短辺）という。下側パッド３３ａは、第２接地導体３２とは別体に設けられる。下側パッド３３ａと第２接地導体３２とは、第１電子スイッチ４１（後述）の状態に応じて、電気的接続の有無が切り替わる。従って、下側パッド３３ａは、第１電子スイッチ４１の状態に応じて、電気的接地の有無が切り替わる。
　図３に示す通り、上側パッド２１ｄ２と第１中間パッド７３ａとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、第１中間パッド７３ａと第２中間パッド７３ｂとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、第２中間パッド７３ｂと第３中間パッド７３ｃとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、第３中間パッド７３ｃと下側パッド３３ａとは、複数の接続導体５０によって電気的且つ機械的に接続されている。これにより、第３接続パッドＰ３は、第１平行線路２１ｐ１の第２端（＋Ｘ側）と第１電子スイッチ４１とを、常時電気的に接続している。
　第４接続パッドＰ４は、図３に示す通り、上述した上側パッド２２ｄと、第１中間パッド７４ａと、第２中間パッド７４ｂと、第３中間パッド７４ｃと、下側パッド３３ｂと、を含む。上側パッド２２ｄ、第１中間パッド７４ａ、第２中間パッド７４ｂ、第３中間パッド７４ｃ、及び下側パッド３３ｂは、平面視において互いに重なっている。また、上側パッド２２ｄ、第１中間パッド７４ａ、第２中間パッド７４ｂ、第３中間パッド７４ｃ、及び下側パッド３３ｂは、上側（＋Ｚ側）から下側（－Ｚ側）に向けてこの順に並んでおり、上下方向Ｚにおいて間隔を空けて配されている。
　ここで、下側パッド３３ｂ（第２下側パッド）は、図１に示す通り、長辺が交差方向Ｙに延び、短辺が長手方向Ｘに延びる長方形状の平板導体である。下側パッド３３ｂの短辺のうち、＋Ｙ側に位置する短辺を、第１の短辺（一方の短辺）といい、－Ｙ側に位置する短辺を、第２の短辺（他方の短辺）という。下側パッド３３ｂは、第２接地導体３２及び下側パッド３３ａとは別体に設けられる。下側パッド３３ｂと第２接地導体３２とは、第２電子スイッチ４２（後述）の状態に応じて、電気的接続の有無が切り替わる。従って、下側パッド３３ｂは、第２電子スイッチ４２の状態に応じて、電気的接地の有無が切り替わる。
　図３に示す通り、上側パッド２２ｄと第１中間パッド７４ａとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、第１中間パッド７４ａと第２中間パッド７４ｂとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、第２中間パッド７４ｂと第３中間パッド７４ｃとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、第３中間パッド７４ｃと下側パッド３３ｂとは、複数の接続導体５０によって電気的且つ機械的に接続されている。これにより、第４接続パッドＰ４は、第２平行線路２２ｐ２の第２端（＋Ｘ側）と第２電子スイッチ４２とを、常時電気的に接続している。
　ここで、図３に示す通り、接続パッドＰ３の一部をなす下側パッド３３ａの交差方向Ｙにおける寸法Ｄ１２は、接続パッドＰ３の一部をなす上側パッド２１ｄ２の交差方向Ｙにおける寸法Ｄ１１よりも大きい。また、接続パッドＰ４の一部をなす下側パッド３３ｂの交差方向Ｙにおける寸法Ｄ２２は、接続パッドＰ４の一部をなす上側パッド２２ｄの交差方向Ｙにおける寸法Ｄ２１よりも大きい。詳細は後述するが、これは高周波信号の損失を低減するために、下側パッド３３ａ，３３ｂに接続される第１電子スイッチ４１及び第２電子スイッチ４２のサイズを大きくしたことに伴うものである。
　コンデンサ６０は、例えば、図２に示す通り、上部電極が信号線路１０に接続され、下部電極が第３電子スイッチ４３を介して第１接地導体３１に接続される平行平板である。コンデンサ６０は、平行平板の対向面積に応じた静電容量Ｃａを有する。即ち、静電容量Ｃａは、信号線路１０と第１接地導体３１との間に設けられる回路定数である。但し、コンデンサ６０は櫛歯型コンデンサであってもよい。
　第１電子スイッチ４１は、図１に示す通り、第３接続パッドＰ３の下側パッド３３ａと第２接地導体３２とを開閉自在に接続するトランジスタである。本実施形態における第１電子スイッチ４１は、図１に示す通り、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が第３接続パッドＰ３の下側パッド３３ａに接続され、ソース端子が第２接地導体３２に接続され、またゲート端子がスイッチ制御部８０に接続されている。
　第１電子スイッチ４１は、スイッチ制御部８０からゲート端子に入力されるゲート信号に基づいて、ドレイン端子とソース端子との導通状態を開状態或いは閉状態に切り替える。即ち、第１電子スイッチ４１は、スイッチ制御部８０によって、第１平行線路２１ｐ１の第２端（＋Ｘ側）と第２接地導体３２との間を導通状態又は遮断状態にする。
　第２電子スイッチ４２は、図１に示す通り、第４接続パッドＰ４の下側パッド３３ｂと第２接地導体３２とを開閉自在に接続するトランジスタである。本実施形態における第２電子スイッチ４２は、図１に示す通り、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が第４接続パッドＰ４の下側パッド３３ｂに接続され、ソース端子が第２接地導体３２に接続され、またゲート端子がスイッチ制御部８０に接続されている。
　第２電子スイッチ４２は、スイッチ制御部８０からゲート端子に入力されるゲート信号に基づいて、ドレイン端子とソース端子との導通状態を開状態或いは閉状態に切り替える。即ち、第２電子スイッチ４２は、スイッチ制御部８０によって、第２平行線路２２ｐ２の第２端（＋Ｘ側）と第２接地導体３２との間を導通状態又は遮断状態にする。
　図４は、本発明の第１実施形態によるデジタル移相回路における接続パッドと第１，第２電子スイッチとの接続関係を示す平面図である。図４に示す通り、第１電子スイッチ４１及び第２電子スイッチ４２は、例えば、平面視形状が矩形形状のＭＯＳ型ＦＥＴであり、ドレイン端子ＤＴ及びソース端子ＳＴを備える。尚、図４においては、ゲート端子の図示は省略している。
　上述した通り、第１電子スイッチ４１及び第２電子スイッチ４２は、高周波信号の損失を低減するためにサイズ（具体的には、ゲート幅Ｗ）を大きくしている。第１電子スイッチ４１及び第２電子スイッチ４２のサイズが大きくなると、図４に示す通り、ドレイン端子ＤＴ及びソース端子ＳＴの交差方向Ｙにおける長さも長くなる。
　下側パッド３３ａの交差方向Ｙにおける寸法Ｄ１２（図３参照）が、上側パッド２１ｄ２の交差方向Ｙにおける寸法Ｄ１１と同程度であると、第１電子スイッチ４１は、ドレイン端子ＤＴの一部のみが下側パッド３３ａに接続されることとなる。同様に、下側パッド３３ｂの交差方向Ｙにおける寸法Ｄ２２（図３参照）が、上側パッド２２ｄの交差方向Ｙにおける寸法Ｄ２１と同程度であると、第２電子スイッチ４２は、ドレイン端子ＤＴの一部のみが下側パッド３３ｂに接続されることとなる。
　本実施形態では、下側パッド３３ａの交差方向Ｙにおける寸法Ｄ１２を、第１電子スイッチ４１のドレイン端子ＤＴの交差方向Ｙにおける長さに合わせて長くしている。つまり、下側パッド３３ａの交差方向Ｙにおける寸法Ｄ１２を、上側パッド２１ｄ２の交差方向Ｙにおける寸法Ｄ１１よりも大きくしている。これにより、第１電子スイッチ４１のドレイン端子ＤＴの全体が下側パッド３３ａに接続されるようにしている。
　同様に、下側パッド３３ｂの交差方向Ｙにおける寸法Ｄ２２を、第２電子スイッチ４２のドレイン端子ＤＴの交差方向Ｙにおける長さに合わせて長くしている。つまり、下側パッド３３ｂの交差方向Ｙにおける寸法Ｄ２２を、上側パッド２２ｄの交差方向Ｙにおける寸法Ｄ２１よりも大きくしている。これにより、第２電子スイッチ４２のドレイン端子ＤＴの全体が下側パッド３３ｂに接続されるようにしている。
　尚、第２接地導体３２の第２の短辺（－Ｙ側）は、下側パッド３３ａの第２の短辺（－Ｙ側）と交差方向Ｙにおいて略同一の位置にある。つまり、第２接地導体３２は、交差方向Ｙにおいて、下側パッド３３ｂの第１の短辺（＋Ｙ側）から下側パッド３３ａの第２の短辺（－Ｙ側）まで延在している。このため、図４に示す通り、第１電子スイッチ４１及び第２電子スイッチ４２のソース端子ＳＴも、全体が第２接地導体３２に接続されている。
　第３電子スイッチ４３は、図２に示す通り、コンデンサ６０の下部電極と第１接地導体３１とを開閉自在に接続するトランジスタである。第３電子スイッチ４３は、例えばＭＯＳ型ＦＥＴであり、ドレイン端子がコンデンサ６０の下部電極に接続され、ソース端子が第１接地導体３１に接続され、またゲート端子がスイッチ制御部８０に接続されている。
　ここで、第３電子スイッチ４３は、図２に示す通り、信号線路１０から奥側（＋Ｙ側）に離れた位置に配置されている。また、第１接地導体３１の第１端（＋Ｙ側）は、交差方向Ｙにおいて、信号線路１０から遠ざかるように延びて第３電子スイッチ４３に接続されている。このような配置にするのは、特定の半導体製造装置において、コンデンサ６０の下部電極の接続には設計ルール上の制約があるためである。
　具体的には、特定の半導体製造装置において、コンデンサ６０の下部電極は、一旦、接続配線及びビアを介して上の配線層（例えば、信号線路１０が形成されている層）に接続し、その配線層からビアを介して下の配線層に接続しなければならないという制約がある。尚、図２においては、コンデンサ６０の下部電極と第３電子スイッチ４３との接続経路を簡略化して図示している。この制約のために、第３電子スイッチ４３を、コンデンサ６０が形成されている位置（例えば、図１に示す信号線路１０の入力端側（－Ｘ側））の近傍に配置することはできず、信号線路１０から奥側（＋Ｙ側）に離れた位置に配置しなければならない。第１接地導体３１は、このような位置に配置された第３電子スイッチ４３のソース端子に接続されるために、交差方向Ｙにおいて、信号線路１０から遠ざかるように延びている。
　第３電子スイッチ４３は、スイッチ制御部８０からゲート端子に入力されるゲート信号に基づいて、ドレイン端子とソース端子との導通状態を開状態或いは閉状態に切り替える。即ち、第３電子スイッチ４３は、スイッチ制御部８０によって、コンデンサ６０の下部電極と第１接地導体３１との間を導通状態又は遮断状態にする。
　ここで、第１電子スイッチ４１及び第２電子スイッチ４２のサイズ（ゲート幅）は、例えば、第３電子スイッチ４３のサイズ（ゲート幅）の２倍以上に設定される。尚、第１電子スイッチ４１及び第２電子スイッチ４２のサイズ（ゲート幅）は、第３電子スイッチ４３のサイズ（ゲート幅）の５倍以上であることが好ましい。
　詳細は後述するが、本実施形態では、高遅延モードにおける高周波信号の損失を格段に低減することができる。高遅延モードにおける高周波信号の損失と低遅延モードにおける高周波信号の損失との差は極力小さいことが望ましいため、高遅延モードにおける高周波信号の損失が低減されれば、低遅延モードにおける高周波信号の損失も低減させる必要がある。このため、第１電子スイッチ４１及び第２電子スイッチ４２のサイズを、第３電子スイッチ４３のサイズよりも大きくしている。
　尚、高遅延モードにおける高周波信号の損失と低遅延モードにおける高周波信号の損失との差を小さくするためには、１電子スイッチ４１及び第２電子スイッチ４２のサイズを、少なくとも第３電子スイッチ４３のサイズの２倍以上に設定する必要がある。また、第１電子スイッチ４１及び第２電子スイッチ４２のサイズを、第３電子スイッチ４３のサイズの５倍以上にすれば、高遅延モードにおける高周波信号の損失と低遅延モードにおける高周波信号の損失とを同程度にすることができる。
　第４電子スイッチ４４は、図２に示す通り、信号線路１０の入力端側（－Ｘ側）と第１接地導体３１とを開閉自在に接続するトランジスタである。第４電子スイッチ４４は、上述した第１電子スイッチ４１、第２電子スイッチ４２、及び第３電子スイッチ４３と同様に、ＭＯＳ型ＦＥＴであり、ドレイン端子が信号線路１０の入力端側（－Ｘ側）に接続され、ソース端子が第１接地導体３１に接続され、またゲート端子がスイッチ制御部８０に接続されている。尚、第４電子スイッチ４４は、信号線路１０の入力端側（－Ｘ側）と第１接地導体３１との間ではなく、信号線路１０の出力端側（＋Ｘ側）と第２接地導体３２との間に設けてもよい。
　第４電子スイッチ４４は、スイッチ制御部８０からゲート端子に入力されるゲート信号に基づいて、ドレイン端子とソース端子との導通状態を開状態或いは閉状態に切り替える。即ち、第４電子スイッチ４４は、スイッチ制御部８０によって、信号線路１０の入力端側（－Ｘ側）と第１接地導体３１との間を導通状態又は遮断状態にする。
　スイッチ制御部８０は、上述した第１電子スイッチ４１、第２電子スイッチ４２、第３電子スイッチ４３、及び第４電子スイッチ４４を制御する制御回路である。スイッチ制御部８０は、４つの出力ポートを備えており、各出力ポートから第１電子スイッチ４１、第２電子スイッチ４２、第３電子スイッチ４３、及び第４電子スイッチ４４の各ゲート端子にゲート信号を個別に出力する。即ち、スイッチ制御部８０は、上記ゲート信号によって、第１電子スイッチ４１、第２電子スイッチ４２、第３電子スイッチ４３、及び第４電子スイッチ４４を開状態又は閉状態にする。
　次に、以上のように構成されたデジタル移相回路Ｂの作用について説明する。
　本実施形態におけるデジタル移相回路Ｂは、第１～第３電子スイッチ４１～４３の導通状態に応じて動作モードが切り替えられる。即ち、デジタル移相回路Ｂの動作モードには、スイッチ制御部８０によって第１電子スイッチ４１及び第２電子スイッチ４２が閉状態に設定され、第３電子スイッチ４３が開状態に設定される低遅延モードと、スイッチ制御部８０によって第１電子スイッチ４１及び第２電子スイッチ４２が開状態に設定され、第３電子スイッチ４３が閉状態に設定される高遅延モードと、がある。
　低遅延モードにおいて、スイッチ制御部８０は、第１電子スイッチ４１及び第２電子スイッチ４２を閉状態に設定し、第３電子スイッチ４３を開状態に設定する。即ち、低遅延モードでは、高周波信号が信号線路１０の入力端（左端）から出力端（右端）まで伝播するまでの第１伝搬遅延時間ＴLによって、出力端（右端）における位相が、高遅延モードにおける第２の位相θHよりも小さな第１の位相θLとなる。以下、低遅延モードについて更に詳しく説明する。
　第１電子スイッチ４１が閉状態に設定されることにより、第１平行線路２１ｐ１の第２端（＋Ｘ側）は、第３接続パッドＰ３を介して、第２接地導体３２と接続される（図１参照）。一方、第１平行線路２１ｐ１の第１端（－Ｘ側）は、第１接続パッドＰ１を介して、第１接地導体３１と常時接続されている（図１及び図２参照）。従って、第１平行線路２１ｐ１は、第２端（＋Ｘ側）が第１電子スイッチ４１を介して第２接地導体３２に接続されることによって、第１端（－Ｘ側）と第２端（＋Ｘ側）との間に電流が流れ得る第１通電経路を形成する。
　また、第２電子スイッチ４２が閉状態に設定されることにより、第２平行線路２２ｐ２の第２端（＋Ｘ側）は、第４接続パッドＰ４を介して、第２接地導体３２と接続される（図１参照）。一方、第２平行線路２２ｐ２の第１端（－Ｘ側）は、第２接続パッドＰ２を介して、第１接地導体３１と常時接続されている（図１及び図２参照）。従って、第２平行線路２２ｐ２は、第２端（＋Ｘ側）が第２電子スイッチ４２を介して第２接地導体３２に接続されることによって、第１端（－Ｘ側）と第２端（＋Ｘ側）との間に電流が流れ得る第２通電経路を形成する。
　そして、第１平行線路２１ｐ１及び第２平行線路２２ｐ２の両端が接続されている状態において、信号線路１０に入力端から出力端に向けた信号電流が流れると、信号電流の伝播に起因して、第１平行線路２１ｐ１及び第２平行線路２２ｐ２にリターン電流が生じる。リターン電流は、第１平行線路２１ｐ１及び第２平行線路２２ｐ２を、第２端（＋Ｘ側）から第１端（－Ｘ側）に向かって流れる。
　即ち、第１通電経路を形成する第１平行線路２１ｐ１には、信号線路１０における信号電流の通電によって、信号電流の通電の向きとは逆向きの第１リターン電流が流れる。また、第２通電経路を形成する第２平行線路２２ｐ２には、信号線路１０における信号電流の通電によって、信号電流の通電の向きとは逆向き、つまり第１リターン電流と同じ向きの第２リターン電流が流れる。
　ここで、第１平行線路２１ｐ１に流れる第１リターン電流及び第２平行線路２２ｐ２に流れる第２リターン電流は、何れも、信号電流の通電の向きとは逆向きである。従って、第１リターン電流及び第２リターン電流は、信号線路１０と第１平行線路２１ｐ１との電磁気的な結合（相互誘導）及び信号線路１０と第２平行線路２２ｐ２との電磁気的な結合（相互誘導）に起因して、デジタル移相回路Ｂの全体のインダクタンスを減少させるように作用する。信号線路１０のインダクタンスをＬｓlow、リターン経路（第１平行線路２１ｐ１及び第２平行線路２２ｐ２）のインダクタンスをＬｇlow、信号線路１０とリターン経路との相互インダクタンスをＭlowとする。低遅延モードにおけるデジタル移相回路Ｂの全体のインダクタンスＬlowは、Ｌｓlow＋Ｌｇlow－Ｍlowとなる。
　また、信号線路１０は、上述した通り寄生容量としての静電容量Ｃ１を有している。低遅延モードでは、第３電子スイッチ４３が開状態に設定されるので、コンデンサ６０は、信号線路１０と第１接地導体３１との間に接続されていない。即ち、コンデンサ６０の静電容量Ｃａは、信号線路１０を伝播する高周波信号に影響を与えない。従って、信号線路１０を伝播する高周波信号には、（Ｌlow×Ｃ１）1/2に比例した第１伝搬遅延時間ＴLが作用する。
　そして、信号線路１０の出力端における高周波信号は、第１伝搬遅延時間ＴLに起因して、信号線路１０の入力端における高周波信号より位相が第１の位相θLだけ遅れたものとなる。即ち、低遅延モードでは、第１リターン電流及び第２リターン電流に起因してデジタル移相回路Ｂの全体のインダクタンスがインダクタンスＬlowになることによって、伝搬遅延時間が減少する。
　一方、高遅延モードにおいて、スイッチ制御部８０は、第１電子スイッチ４１及び第２電子スイッチ４２を開状態に設定し、第３電子スイッチ４３を閉状態に設定する。尚、第４電子スイッチ４４は、開状態に設定される。即ち、高遅延モードでは、高周波信号が信号線路１０の入力端（左端）から出力端（右端）まで伝播するまでの第２伝搬遅延時間ＴHによって、出力端（右端）における位相が、低遅延モードにおける第１の位相θLよりも大きな第２の位相θHとなる。以下、高遅延モードについて更に詳しく説明する。
　上述した通り、高遅延モードでは、第１電子スイッチ４１及び第２電子スイッチ４２が開状態に設定される。よって、第１平行線路２１ｐ１には上述した第１導電経路が形成されず、また、第２平行線路２２ｐ２には上述した第２導電経路が形成されない。従って、第１平行線路２１ｐ１に流れる第１リターン電流は極めて小さくなり、また、第２平行線路２２ｐ２に流れる第２リターン電流は極めて小さくなる。
　これに対して、第１交差線路２２ｃ１の手前側（－Ｙ側）の端部は、第２接続パッドＰ２を介して、第１接地導体３１と常時接続されている（図２参照）。また、第２交差線路２２ｃ２の第１端（－Ｙ側）は、上述した通り、第２接地導体３２と常時接続されている。従って、第１交差線路２２ｃ１、第３平行線路２２ｐ３、屈曲線路２２ｂ、及び第２交差線路２２ｃ２には、第２交差線路２２ｃ２の第１端（－Ｙ側）と第１交差線路２２ｃ１の手前側（－Ｙ側）の端部との間に電流が流れ得る第３通電経路が予め形成されている。このため、高遅延モードでは、信号線路１０における信号電流に起因して、第２交差線路２２ｃ２の第１端（－Ｙ側）から屈曲線路２２ｂ及び第３平行線路２２ｐ３を経由して第１交差線路２２ｃ１の手前側（－Ｙ側）の端部に向かう第３リターン電流が流れる。
　ここで、第３リターン電流は、信号線路１０と平行な第３平行線路２２ｐ３及び屈曲線路２２ｂの第２部分線路２２ｂ２において、信号線路１０における信号電流の通電の向きとは逆向きに流れる。また、屈曲線路２２ｂの第１部分線路２２ｂ１、第３平行線路２２ｐ３、及び第１交差線路２２ｃ１は、信号線路１０とは反対側（＋Ｙ側）に凸となるループ線路を構成している。従って、リターン経路（第３リターン電流が流れる経路）がループ線路を構成していない従来の構成と比較してリターン経路のインダクタンスを増大させることができる。これにより、デジタル移相回路Ｂの全体のインダクタンスを増加させることができる。信号線路１０のインダクタンスをＬｓhigh、リターン経路（第２交差線路２２ｃ２、屈曲線路２２ｂ、第３平行線路２２ｐ３、第１交差線路２２ｃ１）のインダクタンスをＬｇhigh、信号線路１０とリターン経路との相互インダクタンスをＭhighとする。尚、Ｌｓhigh＝Ｌｓlowである。高遅延モードにおけるデジタル移相回路Ｂの全体のインダクタンスＬhighは、Ｌｓhigh＋Ｌｇhigh－Ｍhighとなる。ここで、明らかに、Ｌｇlow＜Ｌｇhigh及びＭlow＞Ｍhighが成り立つから、Ｌhigh＞Ｌlowが成り立つ。
　尚、第３リターン電流がリターン経路のインダクタンスを増加させるように作用する原理は次のように説明できる。つまり、第３リターン電流が屈曲線路２２ｂの第１部分線路２２ｂ１を流れる際に発生させる磁界、第３リターン電流が第３平行線路２２ｐ３を流れる際に発生させる磁界、及び第３リターン電流が第１交差線路２２ｃ１を流れる際に発生させる磁界は、何れも、上記ループ線路内において同一の向き（＋Ｚの向き）である。このため、これらの磁界は互いに強め合う。従って、第３リターン電流が流れる線路がループ線路を構成していない従来の構成と比較して、第３リターン電流が生じさせる磁界を大きくし、リターン経路のインダクタンスを増大させることができる。また、ループの高さ（即ち、第３平行線路２２ｐ３の交差方向Ｙにおける位置、並びに、第１交差線路２２ｃ１及び屈曲線路２２ｂの第１部分線路２２ｂ１を調整することにより、リターン経路のインダクタンスの値を大きく変化させることができる。
　一方、信号線路１０は寄生容量としての静電容量Ｃ１を有している。また、高遅延モードでは、第３電子スイッチ４３が閉状態に設定されるので、信号線路１０と第１接地導体３１との間には、コンデンサ６０が接続されている。即ち、信号線路１０は、コンデンサ６０の静電容量Ｃａと静電容量Ｃ１（寄生容量）とを合算した静電容量Ｃｂを有する。従って、信号線路１０を伝播する高周波信号には、伝送系のインダクタンスの増加と、合算した静電容量Ｃｂと、に係る第２伝搬遅延時間ＴHが作用する。
　そして、信号線路１０の出力端における高周波信号は、このような第２伝搬遅延時間ＴHに起因して、信号線路１０の入力端における高周波信号より位相が第２の位相θHだけ遅れたものとなる。即ち、高遅延モードでは、第３リターン電流に起因して伝送系のインダクタンスが増大されることによって、伝搬遅延時間が増大する。
　ここで、高遅延モードでは、電子スイッチ４４を閉状態に設定することにより、信号線路１０の損失を意図的に増加させてもよい。この損失付与は、高遅延モードにおける高周波信号の損失を、低遅延モードにおける高周波信号の損失と同程度にしようとするためのものである。
　〈デジタル移相器〉
　図５は、本発明の第１実施形態によるデジタル移相器の要部構成を示す平面図である。図５に示す通り、本実施形態のデジタル移相器Ａ１は、複数のデジタル移相回路Ｂ１，Ｂ２，Ｂ３，…，Ｂｎ－１，Ｂｎを長手方向Ｘに縦続接続したものである。尚、デジタル移相回路Ｂ１，Ｂ２，Ｂ３，…，Ｂｎ－１，Ｂｎの基本構成は、図１～図４を用いて説明したデジタル移相回路Ｂと同様である。
　デジタル移相器Ａ１は、デジタル移相回路Ｂ１から入力された高周波信号をデジタル移相回路Ｂｎから出力し、又は、デジタル移相回路Ｂｎから入力された高周波信号をデジタル移相回路Ｂ１から出力する。尚、以下では、デジタル移相回路Ｂ１から入力された高周波信号をデジタル移相回路Ｂｎから出力する場合を例に挙げて説明する。尚、見やすさのため、図５以降の図においては、第１電子スイッチ４１、第２電子スイッチ４２、及びスイッチ制御部８０の図示は省略している。
　図５に示す通り、デジタル移相器Ａ１において、デジタル移相回路Ｂ１，Ｂ２，Ｂ３，…，Ｂｎ－１，Ｂｎは、全てのデジタル移相回路Ｂ１，Ｂ２，Ｂ３，…，Ｂｎ－１，Ｂｎの第１線路２１が信号線路１０の第２の側方（－Ｙ側）に位置し、全てのデジタル移相回路Ｂ１，Ｂ２，Ｂ３，…，Ｂｎ－１，Ｂｎの第２線路２２が信号線路１０の第１の側方（＋Ｙ側）に位置するように長手方向Ｘに縦続接続されている。つまり、デジタル移相器Ａ１は、信号線路１０の第１の側方（＋Ｙ側）にのみループ線路が配置された構成である。このような構成にするのは、デジタル移相器Ａ１の小型化を図るためである。
　本実施形態によるデジタル移相器Ａ１において、デジタル移相回路Ｂ１～Ｂｎ－１は、右側（＋Ｘ側）に隣接するデジタル移相回路Ｂ２～Ｂｎに対し、一部が入り込むように接続されている。尚、実施形態によるデジタル移相器Ａ１において、デジタル移相回路Ｂ２～Ｂｎは、左側（－Ｘ側）に隣接するデジタル移相回路Ｂ１～Ｂｎ－１に対し、一部が入り込むように接続されているということもできる。
　より具体的には、デジタル移相回路Ｂが隣り合う部分において、第１接地導体３１と第２接地導体３２とが共通化されており、第１交差線路２２ｃ１の一部と第２交差線路２２ｃ２とが共通化されており、上側パッド２１ｄ１と上側パッド２５とが共通化されている。すなわち、隣り合うデジタル移相回路Ｂのうち、一方のデジタル移相回路Ｂの第１接地導体３１と他方のデジタル移相回路Ｂの第２接地導体３２とが共通化されており、一方のデジタル移相回路Ｂの第１交差線路２２ｃ１の一部と他方のデジタル移相回路Ｂの第２交差線路２２ｃ２とが共通化されており、一方のデジタル移相回路Ｂの上側パッド２１ｄ１と他方のデジタル移相回路Ｂの上側パッド２５とが共通化されている。図５に示す例では、例えば、デジタル移相回路Ｂ１の第２接地導体３２と、デジタル移相回路Ｂ２の第１接地導体３１とが共通化されており、デジタル移相回路Ｂ１の第２交差線路２２ｃ２と、デジタル移相回路Ｂ２の第１交差線路２２ｃ１の一部とが共通化されており、デジタル移相回路Ｂ１の上側パッド２５と、デジタル移相回路Ｂ２の上側パッド２１ｄ１とが共通化されている。
　このため、デジタル移相回路Ｂ２の第１接地導体３１は、デジタル移相回路Ｂ１の第２接地導体３２としても機能する。また、デジタル移相回路Ｂ２の第１交差線路２２ｃ１の一部は、デジタル移相回路Ｂ１の第２交差線路２２ｃ２としても機能する。また、デジタル移相回路Ｂ２の上側パッド２１ｄ１は、デジタル移相回路Ｂ１の上側パッド２５としても機能する。
　また、デジタル移相回路Ｂが隣り合う部分において、第２線路２２の屈曲線路２２ｂは、隣り合うデジタル移相回路Ｂにおける第２線路２２の第１交差線路２２ｃ１に接続されている。すなわち、隣り合うデジタル移相回路Ｂのうち、一方のデジタル移相回路Ｂの第２線路２２の屈曲線路２２ｂは、他方のデジタル移相回路Ｂの第２線路２２の第１交差線路２２ｃ１に接続されている。ここで、デジタル移相回路Ｂが隣り合う部分において、第２線路２２の屈曲線路２２ｂは、隣り合うデジタル移相回路Ｂにおける第２線路２２の第１交差線路２２ｃ１に対して垂直に接続されているのが望ましい。図５に示す例では、例えば、デジタル移相回路Ｂ１における第２線路２２の屈曲線路２２ｂをなす第２部分線路２２ｂ２は、デジタル移相回路Ｂ２における第２線路２２の第１交差線路２２ｃ１に対して垂直に接続されている。
　このような接続を行うことで、隣り合うデジタル移相回路Ｂが互いに干渉し合うことで生ずる磁界の低下を軽減することができる。その結果、隣り合うデジタル移相回路Ｂの間における相互インダクタンスを小さくすることができる。
　このように、本実施形態のデジタル移相器Ａ１では、前述した通り、デジタル移相回路Ｂ１～Ｂｎの各々において、第３リターン電流が流れる線路が、信号線路１０とは反対側（＋Ｙ側）に凸となるループ線路を構成している。このため、従来に比べて磁界の発生効率を高めることができる。また、本実施形態のデジタル移相器Ａ１では、上述の通り、隣り合うデジタル移相回路Ｂ間における相互インダクタンスを小さくすることができる。これにより、本実施形態のデジタル移相器Ａ１は、信号線路１０の第１の側方（＋Ｙ側）にのみループ線路が配置された構成であっても、必要な移相量を確保することができる。
　また、本実施形態のデジタル移相器Ａ１では、例えば、デジタル移相回路Ｂ１を除き、隣接するデジタル移相回路が高遅延モードに設定された場合に、第３リターン電流が第２接続パッドＰ２を介さない経路を流れる。例えば、デジタル移相回路Ｂ１～Ｂ３が高遅延モードに設定されたとすると、第３リターン電流は、デジタル移相回路Ｂ２，Ｂ３の第２接続パッドＰ２及び第１接地導体３１（第２接地導体３２）等のロスの大きい障害物を介することなく、図中の経路ＰＴを流れる。このため、本実施形態のデジタル移相器Ａ１は、高遅延モードにおいて、高周波信号の損失を格段に低減することができる。
　このように、本実施形態のデジタル移相器Ａ１は、高遅延モードにおいて、高周波信号の損失を格段に低減することができる。その結果、低遅延モードにおける第１リターン電流及び第２リターン電流の電流経路に配置されている第１電子スイッチ４１及び第２電子スイッチ４２の大きさを大きくすることができる。なぜならば、高遅延モードにおける高周波信号の損失と低遅延モードにおける高周波信号の損失との差は極力小さいことが望ましいため、高遅延モードにおける高周波信号の損失が低減されれば、低遅延モードにおける高周波信号の損失も低減させる必要があるからである。このように、本実施形態のデジタル移相器Ａ１は、全体として高周波信号の損失を低減することができる。
　以上の通り、本実施形態のデジタル移相器Ａ１は、縦続接続された複数のデジタル移相回路Ｂ１～Ｂｎを有する移相器である。複数のデジタル移相回路Ｂ１～Ｂｎはそれぞれ、信号線路１０、第１線路２１、第２線路２２、第１接地導体３１、第２接地導体３２、第１電子スイッチ４１、及び第２電子スイッチ４２を備える。第１線路２１は、信号線路１０と平行に延びる第１平行線路２１ｐ１を含む。第２線路２２は、信号線路１０と平行に延びる第２平行線路２２ｐ２と、第２平行線路２２ｐ２の第１の端部から信号線路１０の長手方向と交差する交差方向Ｙにおいて信号線路１０から遠ざかるように延びる第１交差線路２２ｃ１と、第１交差線路２２ｃ１の第１の端部から信号線路１０と平行に延び、第２平行線路２２ｐ２の長さより短い第３平行線路２２ｐ３と、第３平行線路２２ｐ３の第１の端部に接続され、交差方向Ｙにおいて信号線路１０に近づくように第１交差線路２２ｃ１の長さより短く延びてから信号線路１０と平行に延びる屈曲部ＣＲが形成された屈曲線路２２ｂと、を備える。
　また、複数のデジタル移相回路Ｂ１～Ｂｎはそれぞれ、第１接地導体３１と、第２接地導体３２と、第１電子スイッチ４１と、第２電子スイッチ４２と、を備える。第１接地導体３１は、第１平行線路２１ｐ１の第１の端部及び第２平行線路２２ｐ２の第１の端部に電気的に接続されており、第２接地導体３２は、第２線路２２の第１の端部に接続されている。第１電子スイッチ４１は、第１平行線路２１ｐ１の第２の端部と第２接地導体３２との間に設けられており、第２電子スイッチ４２は、第２平行線路２２ｐ２の第２の端部と第２接地導体３２との間に設けられている。
　また、複数のデジタル移相回路Ｂ１～Ｂｎのそれぞれにおいては、第１平行線路２１ｐ１と第２平行線路２２ｐ２との間に信号線路１０が位置する。本実施形態のデジタル移相器Ａ１においては、デジタル移相回路が隣り合う部分において、第１接地導体３１と第２接地導体３２とが共通化されている。また、デジタル移相回路が隣り合う部分において、第２線路２２の屈曲線路２２ｂは、隣り合うデジタル移相回路における第２線路２２の第１交差線路２２ｃ１に接続されている。以上の構成により、従来よりも小型で所望の移相特性を実現することができる。
〔第２実施形態〕
　〈デジタル移相器〉
　図６は、本発明の第２実施形態によるデジタル移相器の要部構成を示す平面図である。図６に示す通り、本実施形態のデジタル移相器Ａ２は、図５に示すデジタル移相器Ａ１と概ね同様の構成であるが、デジタル移相回路Ｂ１，Ｂ２，Ｂ３，…，Ｂｎ－１，Ｂｎの基本構成が、図５に示すデジタル移相回路と若干異なる。
　具体的には、本実施形態におけるデジタル移相回路Ｂ１，Ｂ２，Ｂ３，…，Ｂｎ－１，Ｂｎは、第２線路２２の屈曲線路２２ｂに２つの屈曲部ＣＲが形成されている点が、図５に示すデジタル移相回路とは異なる。つまり、本実施形態において、第２線路２２の屈曲線路２２ｂは、第１～第４部分線路２２ｂ１，２２ｂ２，２２ｂ３，２２ｂ４からなる。尚、第２線路２２の屈曲線路２２ｂには、３つ以上の屈曲部ＣＲが形成されていてもよい。
　第１部分線路２２ｂ１は、第３平行線路２２ｐ３の第１端（＋Ｘ側）から、交差方向Ｙにおいて信号線路１０に近づくように第１交差線路２２ｃ１の長さより短く延びる線路である。第２部分線路２２ｂ２は、第１部分線路２２ｂ１の第１端（－Ｙ側）から信号線路１０と平行（長手方向Ｘ）に第２平行線路２２ｐ２の長さより短く延びる線路である。第３部分線路２２ｂ３は、第２部分線路２２ｂ２の第１端（＋Ｘ側）から、交差方向Ｙにおいて信号線路１０に近づくように第１交差線路２２ｃ１の長さより短く延びる線路である。第４部分線路２２ｂ４は、第３部分線路２２ｂ３の第１端（－Ｙ側）から信号線路１０と平行（長手方向Ｘ）に第２平行線路２２ｐ２の長さより短く延びる線路である。屈曲線路２２ｂをなす部分線路２２ｂ１，２２ｂ２，２２ｂ３，２２ｂ４はそれぞれ、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。
　本実施形態のデジタル移相器Ａ２では、上述した通り、デジタル移相回路Ｂ１，Ｂ２，Ｂ３，…，Ｂｎ－１，Ｂｎが備える第２線路２２の屈曲線路２２ｂには、２つの屈曲部ＣＲが形成されている。このため、第１実施形態のデジタル移相器Ａ１よりも移相量をより大きくすることができる。尚、本実施形態では、デジタル移相回路Ｂ１，Ｂ２，Ｂ３，…，Ｂｎ－１，Ｂｎが備える第２線路２２の屈曲線路２２ｂに、２つの屈曲部ＣＲが形成されている例について説明したが、屈曲線路２２ｂには、３つ以上の屈曲部ＣＲが形成されていてもよい。
　以上の通り、本実施形態のデジタル移相器Ａ２は、屈曲線路２２ｂに形成される屈曲部ＣＲの数が異なるものの、基本的には、図５に示すデジタル移相器Ａ１と同様の構成である。このため、図５に示すデジタル移相器Ａ１と同様に、従来よりも小型で所望の移相特性を実現することができる。
〔第３実施形態〕
　〈デジタル移相器〉
　図７は、本発明の第３実施形態によるデジタル移相器の要部構成を示す平面図である。図７に示す通り、本実施形態のデジタル移相器Ａ３は、図５に示すデジタル移相器Ａ１と概ね同様の構成であるが、デジタル移相回路Ｂ１，Ｂ２，Ｂ３，…，Ｂｎ－１，Ｂｎの構成が、図５に示すデジタル移相回路と若干異なる。
　具体的に、本実施形態におけるデジタル移相回路Ｂ１，Ｂ２，Ｂ３，…，Ｂｎ－１，Ｂｎは、交差方向Ｙにおける第２平行線路２２ｐ２の中心線と第３平行線路２２ｐ３の中心線との間の距離Ｄ１（図１参照）が、隣り合うデジタル移相回路において異なる。例えば、偶数番目のデジタル移相回路（デジタル移相回路Ｂ２，Ｂ４，Ｂ６，…）における上記の距離Ｄ１は、奇数番目のデジタル移相回路（デジタル移相回路Ｂ１，Ｂ３，Ｂ５，…）における上記の距離Ｄ１よりも短く設定されている。これにより、本実施形態のデジタル移相器Ａ３では、第１実施形態のデジタル移相器Ａ１よりも移相量を大きくすることができる。
　以上の通り、本実施形態のデジタル移相器Ａ３は、隣り合うデジタル移相回路において、交差方向Ｙにおける第２平行線路２２ｐ２の中心線と第３平行線路２２ｐ３の中心線との間の距離Ｄ１（図１参照）が異なるものの、基本的には、図５に示すデジタル移相器Ａ１と同様の構成である。このため、図５に示すデジタル移相器Ａ１と同様に、従来よりも小型で所望の移相特性を実現することができる。
　尚、図７に示したデジタル移相器Ａ３は、交差方向Ｙにおける第２平行線路２２ｐ２の中心線と第３平行線路２２ｐ３の中心線との間の距離Ｄ１（図１参照）が、隣り合うデジタル移相回路において異なるものであった。しかしながら、隣り合うデジタル移相回路において上記の距離Ｄ１が異なっている必要は必ずしもない。少なくとも１つのデジタル移相回路における上記の距離Ｄ１が、他のデジタル移相回路における上記の距離Ｄ１と異なっていればよい。また、上記の距離Ｄ１は、２種類に制限される訳ではなく、３種類以上であってもよい。
　以上、本発明の実施形態によるデジタル移相器について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、第２実施形態と第３実施形態とを組み合わせてもよい。つまり、図６に示すデジタル移相器Ａ２において、デジタル移相回路Ｂ１，Ｂ２，Ｂ３，…，Ｂｎ－１，Ｂｎの、交差方向Ｙにおける第２平行線路２２ｐ２の中心線と第３平行線路２２ｐ３の中心線との間の距離を、隣り合うデジタル移相回路において異なるようにしてもよい。
　１０…信号線路、２１…第１線路、２１ｄ２…上側パッド、２１ｐ１…第１平行線路、２２…第２線路、２２ｂ…屈曲線路、２２ｃ１…第１交差線路、２２ｄ…上側パッド、２２ｐ２…第２平行線路、２２ｐ３…第３平行線路、３１…第１接地導体、３２…第２接地導体、３３ａ，３３ｂ…下側パッド、４１…第１電子スイッチ、４２…第２電子スイッチ、４３…第３電子スイッチ、４４…第４電子スイッチ、５０…接続導体、６０…コンデンサ、Ａ１～Ａ３…デジタル移相器、Ｂ，Ｂ１～Ｂｎ…デジタル移相回路、ＣＲ…屈曲部、Ｄ１…距離、Ｙ…交差方向

Claims (8)

  1. 　縦続接続された複数のデジタル移相回路を有する移相器であって、
    　前記デジタル移相回路は、
    　信号線路と、
    　前記信号線路と平行に延びる第１平行線路を含む第１線路と、
    　前記信号線路と平行に延びる第２平行線路と、前記第２平行線路の第１の端部から前記信号線路の長手方向と交差する交差方向において前記信号線路から遠ざかるように延びる第１交差線路と、前記第１交差線路の第１の端部から前記信号線路と平行に延び、前記第２平行線路の長さより短い第３平行線路と、前記第３平行線路の第１の端部に接続され、前記交差方向において前記信号線路に近づくように前記第１交差線路の長さより短く延びてから前記信号線路と平行に延びる屈曲部が形成された屈曲線路と、を含む第２線路と、
    　前記第１平行線路の第１の端部及び前記第２平行線路の第１の端部に電気的に接続された第１接地導体と、
    　前記第２線路の第１の端部に接続された第２接地導体と、
    　前記第１平行線路の第２の端部と前記第２接地導体との間に設けられた第１電子スイッチと、
    　前記第２平行線路の第２の端部と前記第２接地導体との間に設けられた第２電子スイッチと、を備え、
    　前記第１平行線路と前記第２平行線路との間に前記信号線路が位置し、
    　前記デジタル移相回路が隣り合う部分において、前記第１接地導体と前記第２接地導体とが共通化されており、
    　前記デジタル移相回路が隣り合う部分において、前記第２線路の前記屈曲線路は、隣り合う前記デジタル移相回路における前記第２線路の前記第１交差線路に接続されている、
    　デジタル移相器。
  2. 　前記デジタル移相回路が隣り合う部分において、前記第２線路の前記屈曲線路は、隣り合う前記デジタル移相回路における前記第２線路の前記第１交差線路に対して垂直に接続されている、請求項１記載のデジタル移相器。
  3. 　前記信号線路の第１の端部に接続されたコンデンサと、
    　前記コンデンサと前記第１接地導体との間に設けられた第３電子スイッチと、
    　を更に備え、
    　前記第１接地導体の第１の端部は、前記交差方向において前記信号線路から遠ざかるように延びて前記第３電子スイッチに接続されている、
    　請求項１または２記載のデジタル移相器。
  4. 　前記第１電子スイッチ、前記第２電子スイッチ、及び前記第３電子スイッチは、電界効果トランジスタであり、
    　前記第１電子スイッチ及び前記第２電子スイッチをなす電界効果トランジスタのサイズは、前記第３電子スイッチをなす電界効果トランジスタのサイズの２倍以上である、
    　請求項３記載のデジタル移相器。
  5. 　前記第１平行線路の第２の端部に設けられた第１上側パッドと、
    　前記第２平行線路の第２の端部に設けられた第２上側パッドと、
    　を更に備え、
    　前記第１上側パッドの前記交差方向における寸法の最大値は、前記第１平行線路の幅よりも大きく、
    　前記第２上側パッドの前記交差方向における寸法の最大値は、前記第２平行線路の幅よりも大きい、
    　請求項１から請求項４の何れか一項に記載のデジタル移相器。
  6. 　ビアを介して前記第１上側パッドに接続されるとともに、前記第１電子スイッチが接続される第１下側パッドと、
    　ビアを介して前記第２上側パッドに接続されるとともに、前記第２電子スイッチが接続される第２下側パッドと、
    　を更に備え、
    　前記第１下側パッドの前記交差方向における寸法の最大値は、前記第１上側パッドの前記交差方向における寸法の最大値よりも大きく、
    　前記第２下側パッドの前記交差方向における寸法の最大値は、前記第２上側パッドの前記交差方向における寸法の最大値よりも大きい、
    　請求項５記載のデジタル移相器。
  7. 　前記信号線路の第１の端部と前記第１接地導体との間に設けられた第４電子スイッチを更に備える請求項１から請求項６の何れか一項に記載のデジタル移相器。
  8. 　前記複数のデジタル移相回路のうち、少なくとも１つのデジタル位相回路は、他のデジタル移相回路と、前記交差方向における前記第２平行線路の中心線と前記第３平行線路の中心線との間の距離が異なる、請求項１から請求項７の何れか一項に記載のデジタル移相器。
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