WO2024252561A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

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裕一 乃万
敏明 白坂
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Definitions

  • This disclosure relates to a method for manufacturing a semiconductor device, and a semiconductor device.
  • Non-Patent Documents 1 and 2 disclose a method of bonding semiconductor wafers together (wafer to wafer bonding) and a method of bonding singulated semiconductor chips to a semiconductor wafer (chip to wafer bonding).
  • the method of bonding semiconductor wafers together involves stacking wafers on which a large number of semiconductor dies are formed, and has better manufacturing efficiency than a method of bonding singulated semiconductor chips from one semiconductor wafer to the other semiconductor wafer.
  • Non-Patent Document 3 discloses a method of sequentially stacking semiconductor wafers one by one as a method of bonding such semiconductor wafers together.
  • Non-Patent Document 4 discloses that 176 semiconductor layers are stacked in a stacked memory using a wire bonding method.
  • semiconductor wafers are stacked one by one in order, so the time required to produce a stack of semiconductor wafers increases in proportion to the number of layers.
  • the time required to produce the stack increases significantly. Therefore, there is a need to develop a method that can shorten the time required to produce a stack of semiconductor wafers.
  • the present disclosure aims to provide a method for manufacturing a semiconductor device that can shorten the time required to fabricate a semiconductor wafer stack.
  • the present disclosure relates, as one aspect, to a method for manufacturing a semiconductor device.
  • the method for manufacturing a semiconductor device includes the steps of: preparing a first semiconductor wafer having a first semiconductor substrate, a first electrode provided on a first surface of the first semiconductor substrate, a second electrode provided on a second surface of the first semiconductor substrate, and wiring including a first through-hole electrode that penetrates the first semiconductor substrate and connects the first electrode and the second electrode to each other; preparing a second semiconductor wafer having a second semiconductor substrate, a third electrode provided on the first surface of the second semiconductor substrate, a fourth electrode provided on the second surface of the second semiconductor substrate, and wiring including a second through-hole electrode that penetrates the second semiconductor substrate and connects the third electrode and the fourth electrode to each other; and preparing a third semiconductor substrate, a fifth electrode provided on the first surface of the third semiconductor substrate, a sixth electrode provided on the second surface of the third semiconductor substrate, and wiring including a third through-hole electrode that penetrates the third semiconductor substrate and connects the fifth electrode and the
  • the method includes the steps of: preparing a third semiconductor wafer having a fourth semiconductor substrate, a seventh electrode provided on a first surface of the fourth semiconductor substrate, an eighth electrode provided on a second surface of the fourth semiconductor substrate, and wiring including a fourth through-electrode that penetrates the fourth semiconductor substrate and connects the seventh electrode and the eighth electrode to each other; stacking and integrating the first and second semiconductor wafers and connecting the second and third electrodes to produce a first laminated wafer; stacking and integrating the third and fourth semiconductor wafers and connecting the sixth and seventh electrodes to produce a second laminated wafer; and stacking and integrating the first and second laminated wafers and connecting the fourth and fifth electrodes to produce a third laminated wafer.
  • a first semiconductor wafer is stacked with a second semiconductor wafer to produce a first laminated wafer
  • a third semiconductor wafer is stacked with a fourth semiconductor wafer to produce a second laminated wafer.
  • the first laminated wafer and the second laminated wafer are then further stacked to produce a multi-layered third laminated wafer.
  • the number of layers can be multiplied in increments, so the time required to produce a multi-layered semiconductor device can be shortened compared to a method in which layers are stacked one by one in sequence.
  • a first insulating layer may be provided on the first surface of the first semiconductor substrate, and a second insulating layer may be provided on the second surface of the first semiconductor substrate, and a third insulating layer may be provided on the first surface of the second semiconductor substrate, and a fourth insulating layer may be provided on the second surface of the second semiconductor substrate.
  • at least one of heat and pressure may be applied to bond and integrate the second insulating layer and the third insulating layer, and to bond the second electrode and the third electrode.
  • a so-called hybrid bonding method can be used. Therefore, fine electrodes can be bonded to each other, and the height of the laminate can also be reduced.
  • the first surface of the third semiconductor substrate may be provided with a fifth insulating layer, and the second surface of the third semiconductor substrate may be provided with a sixth insulating layer, and the first surface of the fourth semiconductor substrate may be provided with a seventh insulating layer, and the second surface of the fourth semiconductor substrate may be provided with an eighth insulating layer.
  • the sixth insulating layer and the seventh insulating layer may be bonded and integrated by applying at least one of heat and pressure, and the sixth electrode and the seventh electrode may be bonded
  • the fourth insulating layer and the fifth insulating layer may be bonded and integrated by applying at least one of heat and pressure, and the fourth electrode and the fifth electrode may be bonded.
  • a so-called hybrid bonding method can be used. This makes it possible to bond fine electrodes together and also to reduce the height of the laminate.
  • the first insulating layer, the second insulating layer, the third insulating layer, and the fourth insulating layer may contain at least one of an organic insulating material and an inorganic insulating material.
  • each insulating layer contains an organic insulating material, even if unexpected fine particles or debris adhere to the bonding surface during hybrid bonding, it is expected that the organic insulating material will absorb them and reduce bonding defects (see, for example, Non-Patent Document 5).
  • each insulating layer contains an inorganic insulating material, it is easy to form fine insulating layers and electrodes by using BEOL (Back end of line) wiring technology for connecting semiconductor transistors.
  • the fifth insulating layer, sixth insulating layer, seventh insulating layer, and eighth insulating layer may also contain at least one of an organic insulating material and an inorganic insulating material.
  • the organic insulating material preferably contains bismaleimide, polyimide, a polyimide precursor, polyamideimide, benzocyclobutene (BCB), polybenzoxazole (PBO), or a PBO precursor.
  • BCB benzocyclobutene
  • PBO polybenzoxazole
  • the second electrode and the third electrode may be joined by a solder bump.
  • the second electrode and the third electrode can be joined more reliably.
  • the joining of each electrode may be similarly performed by a solder bump.
  • solder bump joining using NCF Non Conductive Film
  • Any of the above semiconductor device manufacturing methods [1] to [6] may further include a step of inspecting the first and second stacked wafers before fabricating the third stacked wafer. In this case, defective semiconductor wafers or semiconductor wafers with a high defect rate are removed, and good semiconductor wafers or semiconductor wafers with a high quality rate are advanced to the next step, thereby improving the quality rate of semiconductor devices overall.
  • the first laminated wafer includes a plurality of first semiconductor chip regions
  • the second laminated wafer includes a plurality of second semiconductor chip regions
  • each of the plurality of first semiconductor chip regions is inspected and each of the plurality of second semiconductor chip regions is inspected
  • a combination of each of the plurality of first semiconductor chip regions and each of the plurality of second semiconductor chip regions may be selected based on the inspection results in the inspecting step.
  • selection may be performed so that the semiconductor chip regions that are determined to be non-defective in the inspection step are overlapped with each other. In this case, the yield rate of the semiconductor device can be further improved.
  • any of the above semiconductor device manufacturing methods [1] to [9] may further include a step of fabricating a plurality of third laminated wafers by performing the step of fabricating the third laminated wafer two or more times, and a step of fabricating a fourth laminated wafer by stacking the plurality of third laminated wafers.
  • the time required to fabricate a multi-layer semiconductor device can be shortened compared to a method of stacking layers one by one in order.
  • the method for manufacturing a semiconductor device may further include a step of singulating the stack including the third stacked wafer into chip-sized pieces to obtain at least one stacked semiconductor chip.
  • the present disclosure relates to a semiconductor device.
  • the semiconductor device includes at least one stacked semiconductor chip manufactured by the semiconductor device manufacturing method described above in [11], and a substrate on which the stacked semiconductor chip is mounted.
  • This disclosure makes it possible to shorten the time required to fabricate a semiconductor wafer stack.
  • FIG. 1 is a cross-sectional view showing an example of a cross-sectional configuration of a semiconductor device according to an embodiment of the present invention.
  • 2A and 2B are cross-sectional views showing a method for manufacturing the semiconductor device shown in FIG. 3A to 3C are cross-sectional views showing a method for manufacturing the semiconductor device shown in FIG. 1, illustrating a step carried out after the step shown in FIG.
  • FIG. 4 is a diagram for explaining a bonding process that reflects the results of the inspection process.
  • FIG. 5 is a diagram for explaining a bonding process that reflects the results of the inspection process.
  • FIG. 6 is a perspective view for explaining the bonding process of FIG. 4 and FIG.
  • the term “layer” includes structures that are formed over the entire surface when viewed in a plan view, as well as structures that are formed on only a portion of the surface.
  • the term “process” includes not only independent processes, but also processes that cannot be clearly distinguished from other processes as long as the intended effect of the process is achieved.
  • a numerical range indicated using “ ⁇ ” indicates a range that includes the numerical values before and after " ⁇ " as the minimum and maximum values, respectively.
  • the upper or lower limit of a numerical range in one stage may be replaced with the upper or lower limit of a numerical range in another stage.
  • the upper or lower limit of the numerical range may be replaced with a value shown in the examples.
  • the semiconductor device 1 (corresponding to the third laminated wafer 120) is a three-dimensional laminate in which four semiconductor wafers are laminated.
  • the semiconductor device 1 has five layers of wiring electrodes 11 to 15, five layers of insulating layers 21 to 25, and semiconductor substrates 31 to 34.
  • the wiring electrode 11 is formed in the insulating layer 21, and the wiring electrode 12 is formed in the insulating layer 22.
  • the wiring electrode 13 is formed in the insulating layer 23.
  • the wiring electrode 14 is formed in the insulating layer 24.
  • the wiring electrode 15 is formed in the insulating layer 25.
  • Each of the semiconductor substrates 31 to 34 is, for example, a silicon wafer, and corresponds to the semiconductor substrates 41, 51, 61, and 71 described later (see FIG. 2).
  • the semiconductor device 1 shown in FIG. 1 shows an example in which, for example, four layers of semiconductor wafers are laminated, but is not limited thereto, and may be a laminate in which a multi-layer semiconductor wafer (for example, eight layers of semiconductor wafers or sixteen layers of semiconductor wafers) is further laminated.
  • the semiconductor device 1 is further provided with through electrodes 36-39 that penetrate each semiconductor wafer.
  • the through electrode 36 penetrates the semiconductor substrate 31 to connect the wiring electrode 11 and the wiring electrode 12.
  • the through electrode 37 penetrates the semiconductor substrate 32 to connect the wiring electrode 12 and the wiring electrode 13.
  • the through electrode 38 penetrates the semiconductor substrate 33 to connect the wiring electrode 13 and the wiring electrode 14.
  • the through electrode 39 penetrates the semiconductor substrate 34 to connect the wiring electrode 14 and the wiring electrode 15.
  • Each of the through electrodes 36-39 is, for example, a through silicon electrode (Through Silicon Via, TSV).
  • each of the through electrodes 36-39 may be configured to directly connect the corresponding wiring electrodes, or may be configured to connect the corresponding wiring electrodes as wiring including two or more through electrodes and electrodes connecting them.
  • Figures 2(a) and 2(b) are cross-sectional views showing a method for manufacturing the semiconductor device shown in Figure 1.
  • Figure 3 is a cross-sectional view showing a method for manufacturing the semiconductor device shown in Figure 1, showing a step carried out after the step shown in Figure 2. This manufacturing method includes the following steps [A] to [G].
  • Step A A step of preparing a first semiconductor wafer having a first semiconductor substrate, a first electrode provided on a first surface of the first semiconductor substrate, a second electrode provided on a second surface of the first semiconductor substrate, and wiring including a first through electrode that penetrates the first semiconductor substrate and connects the first electrode and the second electrode to each other.
  • Step B A step of preparing a second semiconductor wafer having a second semiconductor substrate, a third electrode provided on a first surface of the second semiconductor substrate, a fourth electrode provided on a second surface of the second semiconductor substrate, and wiring including a second through electrode that penetrates the second semiconductor substrate and connects the third electrode and the fourth electrode to each other.
  • Step C A step of preparing a third semiconductor wafer having a third semiconductor substrate, a fifth electrode provided on a first surface of the third semiconductor substrate, a sixth electrode provided on a second surface of the third semiconductor substrate, and wiring including a third through electrode that penetrates the third semiconductor substrate and connects the fifth electrode and the sixth electrode to each other.
  • Step D A step of preparing a fourth semiconductor wafer having a fourth semiconductor substrate, a seventh electrode provided on a first surface of the fourth semiconductor substrate, an eighth electrode provided on a second surface of the fourth semiconductor substrate, and wiring including a fourth through electrode that penetrates the fourth semiconductor substrate and connects the seventh electrode and the eighth electrode to each other.
  • Step E A step of stacking and integrating the first semiconductor wafer and the second semiconductor wafer, and connecting the second electrode and the third electrode to produce a first laminated wafer.
  • Step F A step of stacking and integrating the third semiconductor wafer and the fourth semiconductor wafer, and connecting the sixth electrode and the seventh electrode to produce a second laminated wafer.
  • Step G A step of stacking and integrating the first and second laminated wafers together and connecting the fourth electrode and the fifth electrode to produce a third laminated wafer.
  • a first semiconductor wafer 40 is prepared.
  • the first semiconductor wafer 40 has a semiconductor substrate 41 (first semiconductor substrate), a plurality of electrodes 42 (first electrodes) provided on a first surface 41a of the semiconductor substrate 41, an insulating layer 43 (first insulating layer) provided on the first surface 41a of the semiconductor substrate 41, a plurality of electrodes 44 (second electrodes) provided on a second surface 41b of the semiconductor substrate 41, an insulating layer 45 (second insulating layer) provided on the second surface 41b of the semiconductor substrate 41, and wiring including a through electrode 46 (first through electrode) that penetrates the semiconductor substrate 41 and connects the electrodes 42 and 44 to each other.
  • a through electrode 46 first through electrode
  • a semiconductor substrate 41 is prepared, which is a silicon substrate on which an integrated circuit consisting of semiconductor elements and wiring connecting the elements is formed.
  • the thickness of this semiconductor substrate 41 is, for example, 4 ⁇ m to 775 ⁇ m.
  • holes are then provided through the semiconductor substrate 41 by a specified method, and a plurality of through electrodes 46 are formed to fill the holes.
  • the through electrodes 46 are so-called TSVs, and a known method such as the Bosch process (Non-Patent Document 6) can be used to form them.
  • a plurality of electrodes 42 that will become the wiring electrodes 11 and an insulating layer 43 that will become the insulating layer 21 are formed on the first surface 41a of the semiconductor substrate 41 made of silicon or the like.
  • Each electrode 42 can be formed by a method such as providing a resist opening and depositing a conductive material such as copper in the opening by electroplating.
  • the insulating layer 43 is formed, for example, from an organic insulating material.
  • the insulating layer 43 can be formed by applying liquid polyimide (PI) by spin coating onto the first surface 41a of the semiconductor substrate 41 on which the electrodes 42 are formed, and then curing the liquid.
  • the electrodes 42 and the insulating layer 43 may be formed using other methods.
  • the thickness of the electrodes 42 and the insulating layer 43 is, for example, 1 ⁇ m or more and 10 ⁇ m or less.
  • the organic insulating material used for the insulating layer 43 may be, other than polyimide, a polyimide precursor (e.g., polyimide ester or polyamic acid), polyamideimide, bismaleimide, benzocyclobutene (BCB), polybenzoxazole (PBO), or a PBO precursor.
  • a polyimide precursor e.g., polyimide ester or polyamic acid
  • polyamideimide e.g., polyamideimide, bismaleimide, benzocyclobutene (BCB), polybenzoxazole (PBO), or a PBO precursor.
  • BCB benzocyclobutene
  • PBO polybenzoxazole
  • PBO polybenzoxazole
  • the insulating layer 43 may be formed from an inorganic material such as silicon oxide.
  • a plurality of electrodes 44 that will become part of the wiring electrodes 12 and an insulating layer 45 that will become part of the insulating layer 22 are formed on the second surface 41b of the semiconductor substrate 41 made of silicon or the like.
  • the method of forming the electrodes 44 and the insulating layer 45 can be the same as the method of forming the electrodes 42 and the insulating layer 43 described above, so a description thereof will be omitted.
  • the first semiconductor wafer 40 is formed.
  • the electrodes 42 and 44 are directly connected by the through electrodes 46, but the electrodes 42 and 44 may be connected by wiring including a plurality of through electrodes and electrodes connecting them. The same may be true for the other semiconductor wafers described below.
  • a second semiconductor wafer 50 is prepared.
  • the second semiconductor wafer 50 has a semiconductor substrate 51 (second semiconductor substrate), a plurality of electrodes 52 (third electrodes) provided on the first surface 51a of the semiconductor substrate 51, an insulating layer 53 (third insulating layer) provided on the first surface 51a of the semiconductor substrate 51, a plurality of electrodes 54 (fourth electrodes) provided on the second surface 51b of the semiconductor substrate 51, an insulating layer 55 (fourth insulating layer) provided on the second surface 51b of the semiconductor substrate 51, and wiring including a plurality of through electrodes 56 (second through electrodes) that penetrate the semiconductor substrate 51 and connect the electrodes 52 and 54 to each other.
  • step B the materials and forming methods of the electrodes 52 and 54, the insulating layers 53 and 55, and the through electrodes 56 in the second semiconductor wafer 50 are the same as those of the first semiconductor wafer 40, so detailed description will be omitted.
  • the insulating layer 53 constitutes a part of the insulating layer 22.
  • the electrodes 54 on the second semiconductor wafer 50 constitute a part of the wiring electrodes 13 on the semiconductor device 1 shown in FIG. 1
  • the insulating layer 55 constitutes a part of the insulating layer 23.
  • a third semiconductor wafer 60 is prepared.
  • the third semiconductor wafer 60 has a semiconductor substrate 61 (third semiconductor substrate), a plurality of electrodes 62 (fifth electrodes) provided on the first surface 61a of the semiconductor substrate 61, an insulating layer 63 (fifth insulating layer) provided on the first surface 61a of the semiconductor substrate 61, a plurality of electrodes 64 (sixth electrodes) provided on the second surface 61b of the semiconductor substrate 61, an insulating layer 65 (sixth insulating layer) provided on the second surface 61b of the semiconductor substrate 61, and wiring including a plurality of through electrodes 66 (third through electrodes) that penetrate the semiconductor substrate 61 and connect the electrodes 62 and 64 to each other.
  • step C the materials and forming methods of the electrodes 62 and 64, the insulating layers 63 and 65, and the through electrodes 66 in the third semiconductor wafer 60 are the same as those of the first semiconductor wafer 40, etc., so detailed description will be omitted.
  • the electrode 62 in the third semiconductor wafer 60 constitutes a part of the wiring electrode 13
  • the insulating layer 63 constitutes a part of the insulating layer 23.
  • the electrode 64 in the third semiconductor wafer 60 constitutes a part of the wiring electrode 14
  • the insulating layer 65 constitutes a part of the insulating layer 24, of the semiconductor device 1 shown in FIG.
  • a fourth semiconductor wafer 70 is prepared.
  • the fourth semiconductor wafer 70 has a semiconductor substrate 71 (fourth semiconductor substrate), a plurality of electrodes 72 (seventh electrodes) provided on the first surface 71a of the semiconductor substrate 71, an insulating layer 73 (seventh insulating layer) provided on the first surface 71a of the semiconductor substrate 71, a plurality of electrodes 74 (eighth electrodes) provided on the second surface 71b of the semiconductor substrate 71, an insulating layer 75 (eighth insulating layer) provided on the second surface 71b of the semiconductor substrate 71, and wiring including a plurality of through electrodes 76 (fourth through electrodes) that penetrate the semiconductor substrate 71 and connect the electrodes 72 and 74 to each other.
  • step D the materials and forming methods of the electrodes 72 and 74, the insulating layers 73 and 75, and the through electrodes 76 in the fourth semiconductor wafer 70 are the same as those of the first semiconductor wafer 40, etc., so detailed description will be omitted.
  • the electrode 72 in the fourth semiconductor wafer 70 constitutes a part of the wiring electrode 14
  • the insulating layer 73 constitutes a part of the insulating layer 24.
  • the electrode 74 in the fourth semiconductor wafer 70 constitutes the wiring electrode 15, and the insulating layer 75 constitutes the insulating layer 25, of the semiconductor device 1 shown in FIG.
  • step E As shown in (a) and (b) of FIG. 2, when the preparation of the first semiconductor wafer 40 and the second semiconductor wafer 50 is completed, the first semiconductor wafer 40 and the second semiconductor wafer 50 are stacked and integrated, and each electrode 44 and each electrode 52 are connected to produce the first stacked wafer 100. That is, the first semiconductor wafer 40 and the second semiconductor wafer 50 are heated and pressurized to be integrated by hybrid bonding.
  • the heating temperature for the first semiconductor wafer 40 and the second semiconductor wafer 50 is, for example, 150°C to 400°C, and the pressure is 0.04 MPa to 10 MPa.
  • the insulating layer 45 of the first semiconductor wafer 40 and the insulating layer 53 of the second semiconductor wafer 50 are firmly bonded (connected), and each electrode 44 of the first semiconductor wafer 40 and each electrode 52 of the second semiconductor wafer are firmly bonded (connected).
  • the electrode 44 and the electrode 52 are joined to form an electrode 104 shown in Fig. 2B.
  • the electrode 104 is connected to both the through electrodes 46 and 56, and electrically connects the electrode 42 and the electrode 54.
  • the electrode 104 corresponds to the wiring electrode 12 shown in Fig. 1.
  • step F As shown in (a) and (b) of FIG. 2, when the preparation of the third semiconductor wafer 60 and the fourth semiconductor wafer 70 is completed, the third semiconductor wafer 60 and the fourth semiconductor wafer 70 are stacked and integrated, and the electrodes 64 and the electrodes 72 are connected to each other to produce the second stacked wafer 110. That is, the third semiconductor wafer 60 and the fourth semiconductor wafer 70 are heated and pressurized to be integrated by hybrid bonding.
  • the heating temperature for the third semiconductor wafer 60 and the fourth semiconductor wafer 70 is, for example, 150°C to 400°C, and the pressure is 0.04 MPa to 10 MPa.
  • the insulating layer 65 of the third semiconductor wafer 60 and the insulating layer 73 of the fourth semiconductor wafer 70 are firmly bonded (connected), and the electrodes 64 of the third semiconductor wafer 60 and the electrodes 72 of the fourth semiconductor wafer 70 are firmly bonded (connected).
  • the electrode 64 and the electrode 72 are joined to form an electrode 114 shown in Fig. 2B.
  • the electrode 114 is connected to both the through electrodes 66 and 76, and electrically connects the electrode 62 and the electrode 74.
  • the electrode 114 corresponds to the wiring electrode 14 shown in Fig. 1.
  • step G As shown in FIG. 3, when the preparation of the first laminated wafer 100 and the second laminated wafer 110 is completed, the first laminated wafer 100 and the second laminated wafer 110 are laminated and integrated, and the electrodes 54 and the electrodes 62 are connected to produce the third laminated wafer 120. That is, the first laminated wafer 100 and the second laminated wafer 110 are heated and pressurized to integrate the two by hybrid bonding.
  • the heating temperature for the first laminated wafer 100 and the second laminated wafer 110 is, for example, 150° C. to 400° C., and the pressure is 0.04 MPa to 10 MPa.
  • the insulating layer 55 of the first laminated wafer 100 and the insulating layer 63 of the second laminated wafer 110 are firmly bonded (connected), and the electrodes 54 of the first laminated wafer 100 and the electrodes 62 of the second laminated wafer 110 are firmly bonded (connected).
  • the electrode 54 and the electrode 62 are joined to form the wiring electrode 13 shown in Fig. 1.
  • the wiring electrode 13 is connected to both of the through electrodes 56 and 66, and the electrodes 42, 44, 52, 54, 62, 64, 72, and 74 are electrically connected to one another.
  • a semiconductor device 1 is formed, which is a laminate in which four semiconductor wafers are stacked (see also FIG. 1).
  • the semiconductor device 1 may be singulated to chip size by dicing or the like to obtain a large number of laminated semiconductor chips (at least one laminated semiconductor chip).
  • the singulated laminated semiconductor chips can be mounted on another semiconductor substrate or the like to form a semiconductor device.
  • the method for manufacturing a semiconductor device first, the first semiconductor wafer 40 and the second semiconductor wafer 50 are stacked together to produce the first laminated wafer 100, and then the third semiconductor wafer 60 and the fourth semiconductor wafer 70 are stacked together to produce the second laminated wafer 110.
  • the first laminated wafer 100 and the second laminated wafer 110 are then stacked together to produce the multi-layered third laminated wafer 120.
  • the number of layers can be multiplied in increments, and therefore the time required to manufacture a multi-layered semiconductor device can be shortened compared to a method in which layers are stacked one by one in sequence.
  • the first surface 41a of the semiconductor substrate 41 is provided with an insulating layer 43
  • the second surface 41b of the semiconductor substrate 41 is provided with an insulating layer 45
  • the first surface 51a of the semiconductor substrate 51 is provided with an insulating layer 53
  • the second surface 51b of the semiconductor substrate 51 is provided with an insulating layer 55.
  • the insulating layer 45 and the insulating layer 53 are bonded and integrated, and the electrode 44 and the electrode 52 are bonded by applying heat and pressure.
  • This allows the so-called hybrid bonding method to be used when stacking and integrating the first semiconductor wafer 40 and the second semiconductor wafer 50. This allows fine electrodes to be bonded to each other, and also makes it possible to reduce the height of the laminate.
  • the first surface 61a of the semiconductor substrate 61 is further provided with an insulating layer 63
  • the second surface 61b of the semiconductor substrate 61 is further provided with an insulating layer 65
  • the first surface 71a of the semiconductor substrate 71 is further provided with an insulating layer 73
  • the second surface 71b of the semiconductor substrate 71 is further provided with an insulating layer 75.
  • the insulating layer 65 and the insulating layer 73 are bonded and integrated by applying heat and pressure, and the electrode 64 and the electrode 72 are bonded.
  • the insulating layer 55 and the insulating layer 63 are bonded and integrated by applying heat and pressure, and the electrode 54 and the electrode 62 are bonded.
  • a so-called hybrid bonding method can be used. This makes it possible to bond fine electrodes together and also to reduce the height of the laminate.
  • each of the insulating layers 43, 45, 53, 55, 63, 65, 73, and 75 contains an organic insulating material. This allows the organic insulating material to absorb any debris that adheres to the bonding surface during hybrid bonding, reducing bonding defects. If each of the insulating layers 43, 45, 53, 55, 63, 65, 73, and 75 contains an inorganic insulating material, it becomes easier to form fine insulating layers and electrodes.
  • the organic insulating material constituting each of the insulating layers 43, 45, 53, 55, 63, 65, 73, and 75 preferably contains bismaleimide, polyimide, polyimide precursor, polyamideimide, benzocyclobutene (BCB), polybenzoxazole (PBO), or a PBO precursor.
  • BCB benzocyclobutene
  • PBO polybenzoxazole
  • the present invention is not limited to the above-mentioned embodiments, and appropriate modifications may be made within the scope of the present disclosure.
  • the stacking and bonding of semiconductor wafers and stacking and bonding of stacked semiconductor wafers are performed by hybrid bonding, but the present invention is not limited to this.
  • the electrode 44 and the electrode 52 may be bonded by a solder bump. This method can also reliably bond the electrode 44 and the electrode 52.
  • solder bump bonding using NCF Non Conductive Film
  • underfill may be injected between the wafers in which the electrodes are bonded to each other to fix them.
  • the electrodes may be bonded by a solder bump in the same manner.
  • each semiconductor wafer is laminated and bonded as a unit. Therefore, in the manufacturing method of a semiconductor device according to this embodiment, before producing a wafer laminate (for example, before laminating the first laminated wafer 100 and the second laminated wafer 110 as shown in FIG. 6), a continuity test may be performed on the semiconductor chip areas 100a-100h (plurality of first semiconductor chip areas) and the semiconductor chip areas 110a-110h (plurality of second semiconductor chip areas) included in each laminated wafer, as shown in FIG. 4.
  • each laminated wafer is a large-sized wafer including a plurality of semiconductor chip areas (areas that become semiconductor chips when each is singulated), and the continuity test is performed by inspecting the continuity and insulation of each semiconductor chip area from both sides of the laminated wafer with a fraying probe or the like. If the result of the continuity test indicates that there is a semiconductor chip area that is determined to be defective (Fail) (see FIG. 5), the overall yield rate (yield) can be improved by not manufacturing the part or not using the substrate. 4 shows a case where all semiconductor chip regions are good (OK), and FIG. 5 shows a case where some wiring parts are defective (Fail). In the example of FIG.
  • the semiconductor chip regions judged to be good are selected to be overlapped with each other, and for example, semiconductor chip regions 100d, 110d, semiconductor chip regions 100e, 110e, semiconductor chip regions 100f, 110f, and semiconductor chip regions 100g, 110g are used as subsequent products, while the other semiconductor chip regions are not used in subsequent manufacturing.
  • a plurality of first laminated wafers 100 and a plurality of second laminated wafers 110 may be prepared, and combinations of the first laminated wafers 100 and the second laminated wafers 110 may be selected so that the number of combinations in which the semiconductor chip regions are judged to be good products as a whole is increased.
  • one first laminated wafer 100 and one second laminated wafer 110 are simply combined, so that the number of semiconductor chip regions that are good products in the combination is limited to four.
  • the rate of combinations of good products can be increased, and the overall quality rate of combinations can be increased.
  • This selection process may be performed by calculating the quality rate (yield) of all semiconductor wafers and laminated semiconductor wafers combined using a computer, or other processing methods may be used. In this way, by excluding defective semiconductor wafers or semiconductor wafers with a high defect rate and proceeding to the next process with good semiconductor wafers or semiconductor wafers with a high quality rate, the quality rate of semiconductor devices can be improved overall.
  • the third laminated wafer 120 thus produced through inspection is to be further laminated, a continuity test may be performed in advance, and the optimal combination may be selected and laminated based on the test results.
  • the above-mentioned inspection process and selection process of good products have been described using the example of bonding the first laminated wafer 100 and the second laminated wafer 110, but this is not limited to this, and they may of course also be applied when bonding the first semiconductor wafer 40 and the second semiconductor wafer 50, or when bonding the third semiconductor wafer 60 and the fourth semiconductor wafer 70. By performing such inspection and selection processes, it is possible to reliably improve the rate of good products.
  • 1...semiconductor device (third laminated wafer), 40...first semiconductor wafer, 41...semiconductor substrate (first semiconductor substrate), 41a...first surface, 41b...second surface, 42...electrode (first electrode), 43...insulating layer (first insulating layer), 44...electrode (second electrode), 45...insulating layer (second insulating layer), 46...through electrode (first through electrode), 50...second semiconductor wafer, 51...semiconductor substrate (second semiconductor substrate), 51a...first surface, 51b...second surface, 52...electrode (third electrode), 53...insulating layer (third insulating layer), 54...electrode (fourth electrode), 55...insulating layer (fourth insulating layer), 56...through electrode (second through electrode), 60...third semiconductor wafer Eha, 61...semiconductor substrate (third semiconductor substrate), 61a...first surface, 61b...second surface, 62...electrode (fifth electrode), 63...insulating layer (fifth insulating

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

半導体装置の製造方法の一例として、例えば、４つの半導体ウエハ４０，５０，６０，７０を準備する。この製造方法では、半導体ウエハ４０と半導体ウエハ５０とをハイブリッドボンディングで接合して、積層ウエハ１００を作製する。同様に、半導体ウエハ６０と半導体ウエハ７０とをハイブリッドボンディングで接合して、別の積層ウエハ１１０を作製する。その後、積層ウエハ１００と別の積層ウエハ１１０とを更にハイブリッドボンディングで接合して積層ウエハ１２０を作製する。この方法によれば、一層ずつ順に積層する場合に比べて工程を短縮でき、特に積層数が多い場合に短縮の効果が顕著である。

Description

半導体装置の製造方法、及び、半導体装置
　本開示は、半導体装置の製造方法、及び、半導体装置に関する。
　非特許文献１及び２には、半導体ウエハ同士を接合する方法（Wafer to Wafer bonding）及び個片化された半導体チップを半導体ウエハに接合する方法（Chip to Wafer bonding）が開示されている。半導体ウエハ同士を接合する方法は、多数の半導体ダイが形成されたウエハ同士を積層するものであり、一方の半導体ウエハを個片化した半導体チップを他方の半導体ウエハに接合する方法よりも製造効率は良好である。非特許文献３には、このような半導体ウエハ同士を接合する方法として、半導体ウエハを１枚ずつ逐次積層する方法が開示されている。なお、非特許文献４では、ワイヤボンディング工法による積層メモリにおいて１７６層の半導体層が積層されることが開示されている。
Adel Elsherbini et al., "Enabling Hybrid Bonding on Intel Process", 2021 IEEE International Electron Devices Meeting(IEDM), IEDM21-729 to 732 Fumihiro Inoue et al., "Advanced Dicing Technologies for Combination of Wafer to Wafer and Collective Die to Wafer Direct Bonding", 2019 IEEE 69th Electronic Components and Technology Conference(ECTC), pp.437-445 TaeSeong Kim et al., "Multi-Stack Wafer Bonding Demonstration utilizing Cu to Cu Hybrid Bonding and TSV enabling Diverse 3D Integration", 2021 IEEE 71st Electronic Components and Technology Conference (ECTC), pp. 415-419 "Micron B47R 3D CTF CuA NAND Die, World’s First 176L’195T", [online]、2021年8月19日、［令和５年５月１４日検索］、インターネット＜URL : https://semiengineering.com/micron-b47r-3d-ctf-cua-nand-die-worlds-first-176l-195t/＞ S. Yoneda et al., "A Novel Photosensitive Polyimide Adhesive Material for Hybrid Bonding Processing", 2021 IEEE 71st Electronic Components and Technology Conference (ECTC), San Diego, CA, USA, 2021, pp.680-686 野沢善幸，「Bosch型エッチャーによるシリコン深掘り技術」，Journal of the Vacuum Society of Japan，53巻，7号，pp.446-453，2010
　上述したように、半導体ウエハ同士を接合する方法では、半導体ウエハを一層ずつ順に積層していくため、積層数に比例して、半導体ウエハの積層体を作製する期間が長期化してしまう。特に、多数の層（例えば１０層以上）の半導体ウエハを積層する場合、積層体を作製する期間の長期化が顕著となる。そこで、半導体ウエハの積層体を作製する期間を短縮できる工法の開発が望まれている。
　本開示は、半導体ウエハの積層体を作製する期間を短縮できる半導体装置の製造方法を提供することを目的とする。
　［１］本開示は、一側面として、半導体装置の製造方法に関する。この半導体装置の製造方法は、第１半導体基板と、第１半導体基板の第１面に設けられた第１電極と、第１半導体基板の第２面に設けられた第２電極と、第１半導体基板を貫通し第１電極及び第２電極を互いに接続する、第１貫通電極を含む配線とを有する第１半導体ウエハを準備する工程と、第２半導体基板と、第２半導体基板の第１面に設けられた第３電極と、第２半導体基板の第２面に設けられた第４電極と、第２半導体基板を貫通し第３電極及び第４電極を互いに接続する、第２貫通電極を含む配線とを有する第２半導体ウエハを準備する工程と、第３半導体基板と、第３半導体基板の第１面に設けられた第５電極と、第３半導体基板の第２面に設けられた第６電極と、第３半導体基板を貫通し第５電極及び第６電極を互いに接続する、第３貫通電極を含む配線とを有する第３半導体ウエハを準備する工程と、第４半導体基板と、第４半導体基板の第１面に設けられた第７電極と、第４半導体基板の第２面に設けられた第８電極と、第４半導体基板を貫通し第７電極及び第８電極を互いに接続する、第４貫通電極を含む配線とを有する第４半導体ウエハを準備する工程と、第１半導体ウエハと第２半導体ウエハとを積層して一体化すると共に、第２電極と第３電極とを接続して第１積層ウエハを作製する工程と、第３半導体ウエハと第４半導体ウエハとを積層して一体化すると共に、第６電極と第７電極とを接続して第２積層ウエハを作製する工程と、第１積層ウエハと第２積層ウエハとを積層して一体化すると共に、第４電極と第５電極とを接続して第３積層ウエハを作製する工程と、を備えている。
　この半導体装置の製造方法では、まず、第１半導体ウエハと第２半導体ウエハとを積層して第１積層ウエハを作製すると共に、第３半導体ウエハと第４半導体ウエハとを積層して第２積層ウエハを作製している。そして、第１積層ウエハと第２積層ウエハとを更に積層して多層の第３積層ウエハを作製している。この場合、積層数を倍々で増やしていくことができるため、一層ずつ順に積層していく工法に比べて、多層の半導体装置を作製する期間を短くすることができる。
　［２］上記［１］の半導体装置の製造方法において、第１半導体基板の第１面には第１絶縁層が設けられると共に、第１半導体基板の第２面には第２絶縁層が設けられてもよく、第２半導体基板の第１面には第３絶縁層が設けられると共に、第２半導体基板の第２面には第４絶縁層が設けられてもよい。第１積層ウエハを作製する工程では、加熱及び加圧の少なくとも一方を付与することにより、第２絶縁層と第３絶縁層とを接合して一体化すると共に第２電極と第３電極とを接合してもよい。この場合、第１半導体ウエハと第２半導体ウエハとを積層して一体化する際に、いわゆるハイブリッドボンディング工法を用いることができる。よって、微細な電極同士を接合することができ、また、積層体の低背化も実現することが可能となる。
　［３］上記［２］の半導体装置の製造方法において、第３半導体基板の第１面には第５絶縁層が設けられると共に、第３半導体基板の第２面には第６絶縁層が設けられてもよく、第４半導体基板の第１面には第７絶縁層が設けられると共に、第４半導体基板の第２面には第８絶縁層が設けられてもよい。第２積層ウエハを作製する工程では、加熱及び加圧の少なくとも一方を付与することにより、第６絶縁層と第７絶縁層とを接合して一体化すると共に第６電極と第７電極とを接合してもよく、第３積層ウエハを作製する工程では、加熱及び加圧の少なくとも一方を付与することにより、第４絶縁層と第５絶縁層とを接合して一体化すると共に第４電極と第５電極とを接合してもよい。この場合、第３半導体ウエハと第４半導体ウエハとを積層して一体化する際、及び、第１積層ウエハと第２積層ウエハとを積層して一体化する際に、いわゆるハイブリッドボンディング工法を用いることができる。よって、微細な電極同士を接合することができ、また、積層体の低背化も実現することが可能となる。
　［４］上記［２］又は［３］の半導体装置の製造方法において、第１絶縁層、第２絶縁層、第３絶縁層、及び第４絶縁層は、有機絶縁材料及び無機絶縁材料の少なくとも一方を含んでもよい。各絶縁層が有機絶縁材料を含む場合、ハイブリッドボンディングを行う際に接合面に予期しない微粒子やデブリが付着しても有機絶縁材料で吸収して接合不良を低減することが期待できる（例えば、非特許文献５を参照）。また、各絶縁層が無機絶縁材料を含む場合、半導体トランジスタ同士をつなぐ目的のBEOL(Back end of line)配線技術を利用することで、微細な絶縁層及び電極を形成しやすくなる。なお、第５絶縁層、第６絶縁層、第７絶縁層、及び第８絶縁層も同様に有機絶縁材料及び無機絶縁材料の少なくとも一方を含んでもよい。
　［５］上記［４］の半導体装置の製造方法において、有機絶縁材料は、ビスマレイミド、ポリイミド、ポリイミド前駆体、ポリアミドイミド、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、又は、ＰＢＯ前駆体を含むことが好ましい。この場合、ハイブリッドボンディング製法において各電極を接合する際の加熱温度が高くなったとしても、絶縁層が軟化等して各電極間の接合を阻害してしまうことを抑制できる。
　［６］上記［１］の半導体装置の製造方法において、第１積層ウエハを作製する工程では、第２電極と第３電極とを半田バンプによって接合してもよい。この場合、第２電極と第３電極とをより確実に接合することができる。なお、第２積層ウエハを作製する工程及び第３積層ウエハを作製する工程において、各電極の接合を同様に半田バンプによって行ってもよい。なお、ＮＣＦ（Non Conductive Film）を用いた半田バンプ接合を用いてもよい。
　［７］上記［１］～［６］の何れかの半導体装置の製造方法は、第１積層ウエハ及び第２積層ウエハを、第３積層ウエハを作製する前に検査する工程を更に備えてもよい。この場合、不良の半導体ウエハまたは不良率の高い半導体ウエハを除いて良品の半導体ウエハ又は良品率の高い半導体ウエハを次の工程に進めることで、全体として半導体装置の良品率を向上させることができる。
　［８］上記［７］の半導体装置の製造方法において、第１積層ウエハは、複数の第１半導体チップ領域を含み、第２積層ウエハは、複数の第２半導体チップ領域を含み、検査する工程では、複数の第１半導体チップ領域のそれぞれが検査されると共に、複数の第２半導体チップ領域のそれぞれが検査され、第３積層ウエハを作製する工程では、検査する工程での検査結果に基づいて複数の第１半導体チップ領域それぞれと複数の第２半導体チップ領域それぞれとの組み合わせが選択されてもよい。これにより、不良の半導体ウエハまたは不良率の高い半導体ウエハを除いて良品の半導体ウエハ又は良品率の高い半導体ウエハを次の工程に進めることで、全体として半導体装置の良品率を更に向上させることができる。
　［９］上記［８］の半導体装置の製造方法において、第３積層ウエハを作製する工程では、検査する工程で良品と判断された各半導体チップ領域同士が重ね合わされるように選択が行われてもよい。この場合、半導体装置の良品率を更に向上させることができる。
　［１０］上記［１］～「９」の何れかの半導体装置の製造方法は、第３積層ウエハを作製する工程を２回以上行って複数の第３積層ウエハを作製する工程と、複数の第３積層ウエハを積層して第４積層ウエハを作製する工程と、を更に備えてもよい。この場合、一層ずつ順に積層していく工法に比べて、多層の半導体装置を作製する期間を短くすることができる。
　［１１］上記[１]～［１０］の何れかの半導体装置の製造方法は、第３積層ウエハを含む積層体をチップサイズに個片化し、少なくとも１つの積層半導体チップを得る工程を更に備えてもよい。
　［１２］本開示は、一側面として、半導体装置に関する。この半導体装置は、上記［１１］の半導体装置の製造方法によって製造される少なくとも１つの積層半導体チップと、積層半導体チップが実装される基板と、を備えている。
　本開示によれば、半導体ウエハの積層体を作製する期間を短縮することができる。
図１は、本発明の一実施形態に係る半導体装置の断面構成の一例を示す断面図である。 図２の（ａ）及び（ｂ）は、図１に示す半導体装置の製造方法を示す断面図である。 図３は、図１に示す半導体装置の製造方法を示す断面図であり、図２に示す工程の後に行われる工程を示す。 図４は、検査工程での結果を反映して貼り合わせる工程を説明するための図である。 図５は、検査工程での結果を反映して貼り合わせる工程を説明するための図である。 図６は、図４及び図５の貼り合わせる工程を説明するための斜視図である。
　以下、図面を参照しながら本発明に係る実施形態について詳細に説明する。以下の説明では、同一又は相当部分には同一の符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。更に、図面の寸法比率は図示の比率に限られるものではない。
　本明細書において「層」との語は、平面図として観察したときに、全面に形成されている形状の構造に加え、一部に形成されている形状の構造も包含される。本明細書において「工程」との語は、独立した工程だけではなく、他の工程と明確に区別できない場合であってもその工程の所期の作用が達成されれば、本用語に含まれる。
　本明細書において「～」を用いて示された数値範囲は、「～」の前後に記載される数値をそれぞれ最小値及び最大値として含む範囲を示す。本明細書中に段階的に記載されている数値範囲において、ある段階の数値範囲の上限値又は下限値は、他の段階の数値範囲の上限値又は下限値に置き換えてもよい。本明細書中に記載されている数値範囲において、その数値範囲の上限値又は下限値は、実施例に示されている値に置き換えてもよい。
　図１は、本発明の一実施形態に係る製造方法によって製造される半導体装置の一例を示す図である。図１に示すように、半導体装置１（第３積層ウエハ１２０に対応）は、４つの半導体ウエハが積層された３次元積層体である。半導体装置１は、５層の配線電極１１～１５、５層の絶縁層２１～２５、半導体基板３１～３４を有している。配線電極１１は、絶縁層２１内に形成されている、配線電極１２は、絶縁層２２内に形成されている。配線電極１３は、絶縁層２３内に形成されている。配線電極１４は、絶縁層２４内に形成されている。配線電極１５は、絶縁層２５内に形成されている。各半導体基板３１～３４は、例えば、シリコンウエハであり、後述する半導体基板４１，５１，６１，７１に対応する（図２を参照）。図１に示す半導体装置１では、例えば４層の半導体ウエハが積層された例を示しているが、これに限定されず、更に多層の半導体ウエハ（例えば８層の半導体ウエハ又は１６層の半導体ウエハ）が積層された積層体であってもよい。
　半導体装置１には、更に、各半導体ウエハを貫通する、貫通電極３６～３９が設けられている。貫通電極３６は、半導体基板３１を貫通して配線電極１１と配線電極１２とを接続する。貫通電極３７は、半導体基板３２を貫通して配線電極１２と配線電極１３とを接続する。貫通電極３８と、半導体基板３３を貫通して配線電極１３と配線電極１４とを接続する。貫通電極３９は、半導体基板３４を貫通して配線電極１４と配線電極１５とを接続する。各貫通電極３６～３９は、例えば、シリコン貫通電極（Through Silicon Via, ＴＳＶ）である。また、各貫通電極３６～３９は、対応する配線電極を直接的に接続する構成であってもよいし、２つ以上の貫通電極及びそれらを繋ぐ電極を含む配線として、対応する配線電極を接続する構成であってもよい。
　次に、図２及び図３を参照して、半導体装置１の製造方法について説明する。図２の（ａ）及び（ｂ）は、図１に示す半導体装置の製造方法を示す断面図である。図３は、図１に示す半導体装置の製造方法を示す断面図であり、図２に示す工程の後に行われる工程を示す。この製造方法は、以下の工程［Ａ］～工程［Ｇ］を備えている。
　工程Ａ：第１半導体基板と、第１半導体基板の第１面に設けられた第１電極と、第１半導体基板の第２面に設けられた第２電極と、第１半導体基板を貫通し第１電極及び第２電極を互いに接続する、第１貫通電極を含む配線とを有する第１半導体ウエハを準備する工程。
　工程Ｂ：第２半導体基板と、第２半導体基板の第１面に設けられた第３電極と、第２半導体基板の第２面に設けられた第４電極と、第２半導体基板を貫通し第３電極及び第４電極を互いに接続する、第２貫通電極を含む配線とを有する第２半導体ウエハを準備する工程。
　工程Ｃ：第３半導体基板と、第３半導体基板の第１面に設けられた第５電極と、第３半導体基板の第２面に設けられた第６電極と、第３半導体基板を貫通し第５電極及び第６電極を互いに接続する、第３貫通電極を含む配線とを有する第３半導体ウエハを準備する工程。
　工程Ｄ：第４半導体基板と、第４半導体基板の第１面に設けられた第７電極と、第４半導体基板の第２面に設けられた第８電極と、第４半導体基板を貫通し第７電極及び第８電極を互いに接続する、第４貫通電極を含む配線とを有する第４半導体ウエハを準備する工程。
　工程Ｅ：第１半導体ウエハと第２半導体ウエハとを積層して一体化すると共に、第２電極と第３電極とを接続して第１積層ウエハを作製する工程。
　工程Ｆ：第３半導体ウエハと第４半導体ウエハとを積層して一体化すると共に、第６電極と第７電極とを接続して第２積層ウエハを作製する工程。
　工程Ｇ：第１積層ウエハと第２積層ウエハとを積層して一体化すると共に、第４電極と第５電極とを接続して第３積層ウエハを作製する工程。
［工程Ａ］
　工程Ａでは、図２の（ａ）に示すように、第１半導体ウエハ４０を準備する。第１半導体ウエハ４０は、半導体基板４１（第１半導体基板）と、半導体基板４１の第１面４１ａに設けられた複数の電極４２（第１電極）と、半導体基板４１の第１面４１ａに設けられた絶縁層４３（第１絶縁層）と、半導体基板４１の第２面４１ｂに設けられた複数の電極４４（第２電極）と、半導体基板４１の第２面４１ｂに設けられた絶縁層４５（第２絶縁層）と、半導体基板４１を貫通し、電極４２，４４を互いに接続する、貫通電極４６（第１貫通電極）を含む配線と、を有している。
　工程Ａでは、まず、半導体素子及びそれらを接続する配線などからなる集積回路が形成されたシリコン基板である半導体基板４１を準備する。この半導体基板４１の厚みは、例えば４μｍ～７７５μｍである。半導体基板４１が準備されると、次に、所定の方法により、半導体基板４１を貫通する孔を設けると共に、当該孔を埋める複数の貫通電極４６を形成する。貫通電極４６は、いわゆるＴＳＶであり、その形成方法にはボッシュプロセス（非特許文献６）等の公知の方法を用いることができる。
　続いて、工程Ａでは、シリコン等からなる半導体基板４１の第１面４１ａに、配線電極１１となる複数の電極４２と、絶縁層２１となる絶縁層４３とを形成する。各電極４２は、レジスト開口を設けると共に電気メッキにより当該開口に銅等の導電材料を析出する方法等により、形成することができる。絶縁層４３は、例えば有機絶縁材料から形成される。例えば、液状のポリイミド（ＰＩ）を電極４２が形成された半導体基板４１の第１面４１ａ上にスピンコートにより塗布して硬化することにより、絶縁層４３を形成することができる。電極４２及び絶縁層４３は他の方法を用いて形成してもよい。電極４２及び絶縁層４３の厚みは、例えば１μｍ以上１０μｍ以下である。
　絶縁層４３として用いられる有機絶縁材料は、ポリイミド以外としては、例えば、ポリイミド前駆体（例えばポリイミアミックエステル又はポリアミック酸）、ポリアミドイミド、ビスマレイミド、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、又はＰＢＯ前駆体等を用いることができる。ポリイミドを含むこれら有機絶縁材料は、例えば、酸化シリコン（ＳｉＯ２）等の無機材料に比べて低い弾性率を有しており、柔らかい材料である。このような有機材料を用いることにより、後述する工程Ｅ～工程Ｇで有機絶縁層同士を貼り合わせる際、絶縁層上に微細なデブリがあっても有機絶縁層内に吸収してデブリによる接合不良を防止し、有機絶縁層同士の貼り合わせを確実に行うことが可能となる。なお、絶縁層４３は、酸化シリコン等の無機材料から形成されていてもよい。
　また、工程Ａでは、シリコン等からなる半導体基板４１の第２面４１ｂに、配線電極１２の一部となる複数の電極４４と、絶縁層２２の一部となる絶縁層４５とを形成する。電極４４及び絶縁層４５の形成方法は、上述した電極４２及び絶縁層４３の形成方法と同じ方法を用いることができるため、説明を省略する。以上により、第１半導体ウエハ４０が形成される。なお、第１半導体ウエハ４０において、図２に示す例では、電極４２と電極４４とが貫通電極４６によって直接的に接続されているが、電極４２と電極４４とが複数の貫通電極及びそれらを繋ぐ電極を含む配線によって接続されていてもよい。以下の他の半導体ウエハにおいても同様であってもよい。
［工程Ｂ］
　工程Ｂでは、第２半導体ウエハ５０を準備する。第２半導体ウエハ５０は、半導体基板５１（第２半導体基板）と、半導体基板５１の第１面５１ａに設けられた複数の電極５２（第３電極）と、半導体基板５１の第１面５１ａに設けられた絶縁層５３（第３絶縁層）と、半導体基板５１の第２面５１ｂに設けられた複数の電極５４（第４電極）と、半導体基板５１の第２面５１ｂに設けられた絶縁層５５（第４絶縁層）と、半導体基板５１を貫通し、電極５２，５４を互いに接続する、複数の貫通電極５６（第２貫通電極）を含む配線と、を有している。工程Ｂにおいて、第２半導体ウエハ５０における電極５２，５４、絶縁層５３，５５及び貫通電極５６の材料及び形成方法は、第１半導体ウエハ４０と同様であるため、詳細な説明は省略する。なお、第２半導体ウエハ５０における各電極５２は、図１に示す半導体装置１の配線電極１２の一部を構成し、絶縁層５３は、絶縁層２２の一部を構成する。また、第２半導体ウエハ５０における電極５４は、図１に示す半導体装置１の配線電極１３の一部を構成し、絶縁層５５は、絶縁層２３の一部を構成する。
［工程Ｃ］
　工程Ｃでは、第３半導体ウエハ６０を準備する。第３半導体ウエハ６０は、半導体基板６１（第３半導体基板）と、半導体基板６１の第１面６１ａに設けられた複数の電極６２（第５電極）と、半導体基板６１の第１面６１ａに設けられた絶縁層６３（第５絶縁層）と、半導体基板６１の第２面６１ｂに設けられた複数の電極６４（第６電極）と、半導体基板６１の第２面６１ｂに設けられた絶縁層６５（第６絶縁層）と、半導体基板６１を貫通し、電極６２，６４を互いに接続する、複数の貫通電極６６（第３貫通電極）を含む配線と、を有している。工程Ｃにおいて、第３半導体ウエハ６０における電極６２，６４、絶縁層６３，６５及び貫通電極６６の材料及び形成方法は、第１半導体ウエハ４０等と同様であるため、詳細な説明は省略する。なお、第３半導体ウエハ６０における電極６２は、図１に示す半導体装置１の配線電極１３の一部を構成し、絶縁層６３は、絶縁層２３の一部を構成する。また、第３半導体ウエハ６０における電極６４は、図１に示す半導体装置１の配線電極１４の一部を構成し、絶縁層６５は、絶縁層２４の一部を構成する。
［工程Ｄ］
　工程Ｄでは、第４半導体ウエハ７０を準備する。第４半導体ウエハ７０は、半導体基板７１（第４半導体基板）と、半導体基板７１の第１面７１ａに設けられた複数の電極７２（第７電極）と、半導体基板７１の第１面７１ａに設けられた絶縁層７３（第７絶縁層）と、半導体基板７１の第２面７１ｂに設けられた複数の電極７４（第８電極）と、半導体基板７１の第２面７１ｂに設けられた絶縁層７５（第８絶縁層）と、半導体基板７１を貫通し、電極７２，７４を互いに接続する、複数の貫通電極７６（第４貫通電極）を含む配線と、を有している。工程Ｄにおいて、第４半導体ウエハ７０における電極７２，７４、絶縁層７３，７５及び貫通電極７６の材料及び形成方法は、第１半導体ウエハ４０等と同様であるため、詳細な説明は省略する。なお、第４半導体ウエハ７０における電極７２は、図１に示す半導体装置１の配線電極１４の一部を構成し、絶縁層７３は、絶縁層２４の一部を構成する。また、第４半導体ウエハ７０における電極７４は、図１に示す半導体装置１の配線電極１５を構成し、絶縁層７５は、絶縁層２５を構成する。
［工程Ｅ］
　工程Ｅでは、図２の（ａ）及び（ｂ）に示すように、第１半導体ウエハ４０及び第２半導体ウエハ５０の準備が終了すると、第１半導体ウエハ４０と第２半導体ウエハ５０とを積層して一体化すると共に、各電極４４と各電極５２とを接続して第１積層ウエハ１００を作製する。即ち、第１半導体ウエハ４０と第２半導体ウエハ５０とに対して加熱及び加圧を付与して、ハイブリッド接合によって両者を一体化する。第１半導体ウエハ４０及び第２半導体ウエハ５０に対する加熱温度は、例えば１５０℃～４００℃であり、加圧は、０．０４ＭＰａ～１０ＭＰａである。このような接合によって、第１半導体ウエハ４０の絶縁層４５と第２半導体ウエハ５０の絶縁層５３とが強固に接合（接続）されると共に、第１半導体ウエハ４０の各電極４４と第２半導体ウエハの各電極５２とが強固に接合（接続）される。電極４４と電極５２とが接合されて、図２の（ｂ）に示す電極１０４が形成される。電極１０４は、貫通電極４６，５６の両方に接続され、電極４２と電極５４とを電気的に接続する。電極１０４は、図１に示す配線電極１２に対応する。
［工程Ｆ］
　工程Ｆでは、図２の（ａ）及び（ｂ）に示すように、第３半導体ウエハ６０及び第４半導体ウエハ７０の準備が終了すると、第３半導体ウエハ６０と第４半導体ウエハ７０とを積層して一体化すると共に、各電極６４と各電極７２とを接続して第２積層ウエハ１１０を作製する。即ち、第３半導体ウエハ６０と第４半導体ウエハ７０とに対して加熱及び加圧を付与して、ハイブリッド接合によって両者を一体化する。第３半導体ウエハ６０及び第４半導体ウエハ７０に対する加熱温度は、例えば１５０℃～４００℃であり、加圧は、０．０４ＭＰａ～１０ＭＰａである。このような接合によって、第３半導体ウエハ６０の絶縁層６５と第４半導体ウエハ７０の絶縁層７３とが強固に接合（接続）されると共に、第３半導体ウエハ６０の各電極６４と第４半導体ウエハ７０の各電極７２とが強固に接合（接続）される。電極６４と電極７２とが接合されて、図２の（ｂ）に示す電極１１４が形成される。電極１１４は、貫通電極６６，７６の両方に接続され、電極６２と電極７４とを電気的に接続する。電極１１４は、図１に示す配線電極１４に対応する。
［工程Ｇ］
　工程Ｇでは、図３に示すように、第１積層ウエハ１００及び第２積層ウエハ１１０の準備が終了すると、第１積層ウエハ１００と第２積層ウエハ１１０とを積層して一体化すると共に、各電極５４と各電極６２とを接続して第３積層ウエハ１２０を作製する。即ち、第１積層ウエハ１００と第２積層ウエハ１１０とに対して加熱及び加圧を付与して、ハイブリッド接合によって両者を一体化する。第１積層ウエハ１００及び第２積層ウエハ１１０に対する加熱温度は、例えば１５０℃～４００℃であり、加圧は、０．０４ＭＰａ～１０ＭＰａである。このような接合によって、第１積層ウエハ１００の絶縁層５５と第２積層ウエハ１１０の絶縁層６３とが強固に接合（接続）されると共に、第１積層ウエハ１００の各電極５４と第２積層ウエハ１１０の各電極６２とが強固に接合（接続）される。電極５４と電極６２とが接合されて、図１に示す配線電極１３が形成される。配線電極１３は、貫通電極５６，６６の両方に接続され、電極４２，４４，５２，５４，６２，６４，７２，７４が相互に電気的に接続される。
　このように、４層の半導体ウエハが積層された積層体である半導体装置１が形成される（図１も参照）。半導体装置１が形成された後に、半導体装置１をダイシング等によってチップサイズに個片化し、多数の積層半導体チップ（少なくとも１つの積層半導体チップ）を得るようにしてもよい。この場合、個片化されたた積層半導体チップを別の半導体基板等に実装して半導体装置とすることができる。
　以上、本実施形態に係る半導体装置の製造方法では、まず、第１半導体ウエハ４０と第２半導体ウエハ５０とを積層して第１積層ウエハ１００を作製すると共に、第３半導体ウエハ６０と第４半導体ウエハ７０とを積層して第２積層ウエハ１１０を作製している。そして、第１積層ウエハ１００と第２積層ウエハ１１０とを積層して多層の第３積層ウエハ１２０を作製している。この製造方法によれば、積層数を倍々で増やしていくことができるため、一層ずつ順に積層していく工法に比べて、多層の半導体装置を作製する期間を短くすることができる。
　本実施形態に係る半導体装置の製造方法では、半導体基板４１の第１面４１ａには絶縁層４３が設けられると共に、半導体基板４１の第２面４１ｂには絶縁層４５が設けられ、半導体基板５１の第１面５１ａには絶縁層５３が設けられると共に、半導体基板５１の第２面５１ｂには絶縁層５５が設けられている。そして、この製造方法では、第１積層ウエハ１００を作製する工程において、加熱及び加圧を付与することにより、絶縁層４５と絶縁層５３とを接合して一体化すると共に電極４４と電極５２とを接合している。これにより、第１半導体ウエハ４０と第２半導体ウエハ５０とを積層して一体化する際に、いわゆるハイブリッドボンディング工法を用いることができる。よって、微細な電極同士を接合することができ、また、積層体の低背化も実現することが可能となる。
　本実施形態に係る半導体装置の製造方法では、更に、半導体基板６１の第１面６１ａには絶縁層６３が設けられると共に、半導体基板６１の第２面６１ｂには絶縁層６５が設けられ、半導体基板７１の第１面７１ａには絶縁層７３が設けられると共に、半導体基板７１の第２面７１ｂには絶縁層７５が設けられている。そして、第２積層ウエハ１１０を作製する工程において、加熱及び加圧を付与することにより、絶縁層６５と絶縁層７３とを接合して一体化すると共に電極６４と電極７２とを接合している。また、第３積層ウエハ１２０を作製する工程では、加熱及び加圧を付与することにより、絶縁層５５と絶縁層６３とを接合して一体化すると共に電極５４と電極６２とを接合している。これにより、第３半導体ウエハ６０と第４半導体ウエハ７０とを積層して一体化する際、及び、第１積層ウエハ１００と第２積層ウエハ１１０とを積層して一体化する際に、いわゆるハイブリッドボンディング工法を用いることができる。よって、微細な電極同士を接合することができ、また、積層体の低背化も実現することが可能となる。
　本実施形態に係る半導体装置の製造方法では、各絶縁層４３，４５，５３，５５，６３，６５，７３，７５が有機絶縁材料を含んでいる。これにより、ハイブリッドボンディングを行う際に接合面にデブリが付着しても有機絶縁材料で吸収して接合不良を低減することができる。なお、各絶縁層４３，４５，５３，５５，６３，６５，７３，７５が無機絶縁材料を含む場合、微細は絶縁層及び電極を形成しやすくなる。
　本実施形態に係る半導体装置の製造方法では、各絶縁層４３，４５，５３，５５，６３，６５，７３，７５を構成する有機絶縁材料は、ビスマレイミド、ポリイミド、ポリイミド前駆体、ポリアミドイミド、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、又は、ＰＢＯ前駆体を含むことが好ましい。この場合、ハイブリッドボンディング製法において各電極を接合する際の加熱温度が高くなったとしても、絶縁層が軟化等して各電極間の接合を阻害してしまうことを抑制できる。
　なお、第１積層ウエハ１００と第２積層ウエハ１１０とを接合した第３積層ウエハ１２０（図３を参照）を２つ以上（２回以上）作製し、２つの第３積層ウエハ１２０を第１積層ウエハ１００と第２積層ウエハ１１０との接合のように、ハイブリッド接合を利用して更に積層して第４積層ウエハとしてもよい。この場合、８層の半導体ウエハが積層された半導体装置（第４積層ウエハ）を得ることができ、効率的に作製することができる。
　以上、本開示の実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、その趣旨を逸脱しない範囲で適宜変更を行ってもよい。例えば、上述した実施形態では、半導体ウエハ同士の積層及び接合と、積層半導体ウエハ同士の積層及び接合をハイブリッドボンディングによって行った例を説明したが、これに限定されない。例えば、第１積層ウエハ１００を作製する工程において、電極４４と電極５２とを半田バンプによって接合してもよい。この方法によっても、電極４４と電極５２とを確実に接合することができる。この場合において、ＮＣＦ（Non Conductive Film）を用いた半田バンプ接合を用いてもよいし、電極同士が接合されたウエハ間にアンダーフィルを注入して固定してもよい。また、第２積層ウエハ１１０を作製する工程及び第３積層ウエハ１２０を作製する工程において、各電極の接合を同様に半田バンプによって行ってもよい。
　また、上述した半導体装置の製造方法では、各半導体ウエハを積層体にしたものをユニットとして貼り合わせるようになっている。このため、本実施形態に係る半導体装置の製造方法では、ウエハ積層体を作製する前に（例えば、第１積層ウエハ１００と第２積層ウエハ１１０とを図６に示すように積層する前に）に、図４に示すように、各積層ウエハに含まれる半導体チップ領域１００ａ～１００ｈ（複数の第１半導体チップ領域）と半導体チップ領域１１０ａ～１１０ｈ（複数の第２半導体チップ領域）に対して導通検査を行うようにしてもよい。この場合、各積層ウエハは複数の半導体チップ領域（それぞれが個片化された際に半導体チップとなる領域）を含む大判ウエハであり、導通検査は、積層ウエハの両面からフレイング・プローブ等で各半導体チップ領域の導通や絶縁の検査を行うことにより行われる。導通検査の結果、不良（Ｆａｉｌ）と判定される半導体チップ領域があった場合（図５を参照）、当該部分の製造を行わない又は当該基板を使用しないようにすることで、全体としての良品率（歩留まり）を向上させることができる。図４は、全ての半導体チップ領域が良品（ＯＫ）の場合を示しており、図５は、一部の配線部が不良（Ｆａｉｌ）の場合を示している。図５の例では、例えば、良品（ＯＫ）と判断された各半導体チップ領域同士が重ね合わされるように選択が行われ、例えば、半導体チップ領域１００ｄ，１１０ｄ、半導体チップ領域１００ｅ，１１０ｅ、半導体チップ領域１００ｆ，１１０ｆ、及び、半導体チップ領域１００ｇ，１１０ｇをその後の製品として使用すると共に、他の半導体チップ領域はその後の製造に用いないようにすることができる。
　また、複数の第１積層ウエハ１００と複数の第２積層ウエハ１１０とを準備し、全体として半導体チップ領域が良品と判断される組み合わせが多くなるように、第１積層ウエハ１００と第２積層ウエハ１１０との組み合わせを選択するようにしてもよい。例えば、図５では、１の第１積層ウエハ１００と１の第２積層ウエハ１１０とを単に組み合わせたため、組み合わせで良品となった半導体チップ領域は４個に留まったが、多数の積層ウエハを準備しておくことで、良品同士の組み合わせとなる率を高めて全体として組み合わせの良品率を高めることができる。このような選択処理は、コンピュータを用いて全ての半導体ウエハ、積層半導体ウエハ同士を組み合わせた場合の良品率（歩留まり）を算出することによって選択してもよいし、その他の処理方法を用いてもよい。このように、不良の半導体ウエハまたは不良率の高い半導体ウエハを除いて良品の半導体ウエハ又は良品率の高い半導体ウエハを次の工程に進めることで、全体として半導体装置の良品率を向上させることができる。
　また、このように検査されて作製された第３積層ウエハ１２０を更に積層する場合も、同様に、事前に導通検査を行い、その検査結果に基づいてより最適な組み合わせとなるように選択して積層してもよい。なお、上述した検査工程や良品の選択工程では、第１積層ウエハ１００と第２積層ウエハ１１０とを貼り合わせる際を例にとって説明したが、これに限られるものではなく、第１半導体ウエハ４０と第２半導体ウエハ５０とを貼り合わせる際や、第３半導体ウエハ６０と第４半導体ウエハ７０とを貼り合わせる際に適用してももちろんよい。このような検査及び選択工程を行うことにより、良品率を確実に向上させることができる。
　１…半導体装置（第３積層ウエハ）、４０…第１半導体ウエハ、４１…半導体基板（第１半導体基板）、４１ａ…第１面、４１ｂ…第２面、４２…電極（第１電極）、４３…絶縁層（第１絶縁層）、４４…電極（第２電極）、４５…絶縁層（第２絶縁層）、４６…貫通電極（第１貫通電極）、５０…第２半導体ウエハ、５１…半導体基板（第２半導体基板）、５１ａ…第１面、５１ｂ…第２面、５２…電極（第３電極）、５３…絶縁層（第３絶縁層）、５４…電極（第４電極）、５５…絶縁層（第４絶縁層）、５６…貫通電極（第２貫通電極）、６０…第３半導体ウエハ、６１…半導体基板（第３半導体基板）、６１ａ…第１面、６１ｂ…第２面、６２…電極（第５電極）、６３…絶縁層（第５絶縁層）、６４…電極（第６電極）、６５…絶縁層（第６絶縁層）、６６…貫通電極（第３貫通電極）、７０…第４半導体ウエハ、７１…半導体基板（第４半導体基板）、７１ａ…第１面、７１ｂ…第２面、７２…電極（第７電極）、７３…絶縁層（第７絶縁層）、７４…電極（第８電極）、７５…絶縁層（第８絶縁層）、７６…貫通電極（第４貫通電極）、１００…第１積層ウエハ、１１０…第２積層ウエハ、１２０…第３積層ウエハ。

 

Claims (12)

  1. 　第１半導体基板と、前記第１半導体基板の第１面に設けられた第１電極と、前記第１半導体基板の第２面に設けられた第２電極と、前記第１半導体基板を貫通し前記第１電極及び前記第２電極を互いに接続する、第１貫通電極を含む配線とを有する第１半導体ウエハを準備する工程と、
    　第２半導体基板と、前記第２半導体基板の第１面に設けられた第３電極と、前記第２半導体基板の第２面に設けられた第４電極と、前記第２半導体基板を貫通し前記第３電極及び前記第４電極を互いに接続する、第２貫通電極を含む配線とを有する第２半導体ウエハを準備する工程と、
    　第３半導体基板と、前記第３半導体基板の第１面に設けられた第５電極と、前記第３半導体基板の第２面に設けられた第６電極と、前記第３半導体基板を貫通し前記第５電極及び前記第６電極を互いに接続する、第３貫通電極を含む配線とを有する第３半導体ウエハを準備する工程と、
    　第４半導体基板と、前記第４半導体基板の第１面に設けられた第７電極と、前記第４半導体基板の第２面に設けられた第８電極と、前記第４半導体基板を貫通し前記第７電極及び前記第８電極を互いに接続する、第４貫通電極を含む配線とを有する第４半導体ウエハを準備する工程と、
    　前記第１半導体ウエハと前記第２半導体ウエハとを積層して一体化すると共に、前記第２電極と前記第３電極とを接続して第１積層ウエハを作製する工程と、
    　前記第３半導体ウエハと前記第４半導体ウエハとを積層して一体化すると共に、前記第６電極と前記第７電極とを接続して第２積層ウエハを作製する工程と、
    　前記第１積層ウエハと前記第２積層ウエハとを積層して一体化すると共に、前記第４電極と前記第５電極とを接続して第３積層ウエハを作製する工程と、
    を備える、半導体装置の製造方法。
  2. 　前記第１半導体基板の前記第１面には第１絶縁層が設けられると共に、前記第１半導体基板の前記第２面には第２絶縁層が設けられ、
    　前記第２半導体基板の前記第１面には第３絶縁層が設けられると共に、前記第２半導体基板の前記第２面には第４絶縁層が設けられ、
    　前記第１積層ウエハを作製する工程では、加熱及び加圧の少なくとも一方を付与することにより、前記第２絶縁層と前記第３絶縁層とを接合して一体化すると共に前記第２電極と前記第３電極とを接合する、
    請求項１に記載の半導体装置の製造方法。
  3. 　前記第３半導体基板の前記第１面には第５絶縁層が設けられると共に、前記第３半導体基板の前記第２面には第６絶縁層が設けられ、
    　前記第４半導体基板の前記第１面には第７絶縁層が設けられると共に、前記第４半導体基板の前記第２面には第８絶縁層が設けられ、
    　前記第２積層ウエハを作製する工程では、加熱及び加圧の少なくとも一方を付与することにより、前記第６絶縁層と前記第７絶縁層とを接合して一体化すると共に前記第６電極と前記第７電極とを接合し、
    　前記第３積層ウエハを作製する工程では、加熱及び加圧の少なくとも一方を付与することにより、前記第４絶縁層と前記第５絶縁層とを接合して一体化すると共に前記第４電極と前記第５電極とを接合する、
    請求項２に記載の半導体装置の製造方法。
  4. 　前記第１絶縁層、前記第２絶縁層、前記第３絶縁層、及び前記第４絶縁層は、有機絶縁材料及び無機絶縁材料の少なくとも一方を含む、
    請求項２又は３に記載の半導体装置の製造方法。
  5. 　前記有機絶縁材料は、ビスマレイミド、ポリイミド、ポリイミド前駆体、ポリアミドイミド、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、又は、ＰＢＯ前駆体を含む、
    請求項４に記載の半導体装置の製造方法。
  6. 　前記第１積層ウエハを作製する工程では、前記第２電極と前記第３電極とを半田バンプによって接合する、
    請求項１に記載の半導体装置の製造方法。
  7. 　前記第１積層ウエハ及び前記第２積層ウエハを、前記第３積層ウエハを作製する前に検査する工程を更に備える、
    請求項１～６の何れか一項に記載の半導体装置の製造方法。
  8. 　前記第１積層ウエハは、複数の第１半導体チップ領域を含み、
    　前記第２積層ウエハは、複数の第２半導体チップ領域を含み、
    　前記検査する工程では、前記複数の第１半導体チップ領域のそれぞれが検査されると共に、前記複数の第２半導体チップ領域のそれぞれが検査され、
    　前記第３積層ウエハを作製する工程では、前記検査する工程での検査結果に基づいて前記複数の第１半導体チップ領域それぞれと前記複数の第２半導体チップ領域それぞれとの組み合わせが選択される、
    請求項７に記載の半導体装置の製造方法。
  9. 　前記第３積層ウエハを作製する工程では、前記検査する工程で良品と判断された各半導体チップ領域同士が重ね合わされるように選択が行われる、
    請求項８に記載の半導体装置の製造方法。
  10. 　前記第３積層ウエハを作製する工程を２回以上行って複数の第３積層ウエハを作製する工程と、
    　前記複数の第３積層ウエハを積層して第４積層ウエハを作製する工程と、を更に備える、
    請求項１～９の何れか一項に記載の半導体装置の製造方法。
  11. 　前記第３積層ウエハを含む積層体をチップサイズに個片化し、少なくとも１つの積層半導体チップを得る工程を更に備える、
    請求項１～１０の何れか一項に記載の半導体装置の製造方法。
  12. 　請求項１１に記載の半導体装置の製造方法によって製造される少なくとも１つの積層半導体チップと、
    　前記積層半導体チップが実装される基板と、
    を備える半導体装置。
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