WO2024252488A1 - Ｌｌｃ共振コンバータ回路の制御回路及び制御方法 - Google Patents

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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to an LLC resonant converter circuit.
  • Patent Document 1 discloses a current resonant converter device including a DC power source, a converter transformer, a series circuit of first and second switching elements, a series circuit of the primary winding of the converter transformer and a resonant capacitor, a rectifying and smoothing circuit connected to the secondary winding of the converter transformer and rectifying and smoothing the power obtained at the secondary winding and supplying it to a load, a converter control circuit that controls the on/off frequency of the first and second switching elements, an operational amplifier that detects and amplifies the load voltage supplied to the load, and an optical coupling means that detects the change in the output voltage of the operational amplifier and feeds it back to the converter control circuit.
  • This device adjusts the gain of the operational amplifier based on the detection output of a load current detection circuit that detects the load current flowing through the load, thereby stabilizing the gain characteristics from light loads to heavy loads and preventing abnormal oscillation due
  • the switching frequency (operating frequency) of the switching element is controlled to be above the resonant frequency so that it does not fall below the resonant frequency.
  • FIG. 3 is a graph showing the output characteristics of a typical LLC resonant converter circuit.
  • the operating frequency is controlled within a frequency range from a lower limit frequency fmin to an upper limit frequency fmax, which is higher than the resonant frequency.
  • fmin lower limit frequency
  • fmax upper limit frequency
  • the present invention was made in consideration of these problems, and provides a control technology for an LLC resonant converter circuit that allows the output voltage to be continuously variable over a wide range.
  • an LLC resonant converter circuit including a series resonant circuit, a drive circuit connected to the series resonant circuit and performing switching operations on a plurality of switching elements based on a drive signal, a transformer having a resonant coil constituting the series resonant circuit as a primary winding, and a rectifier circuit that rectifies and smoothes AC power generated in a secondary winding of the transformer, a control circuit for controlling a switching frequency at or above the resonant frequency of the series resonant circuit includes a frequency control terminal and a duty control terminal, and outputs a drive signal to the drive circuit indicating a switching frequency corresponding to the voltage level of the frequency control terminal and a duty ratio corresponding to the voltage level of the duty control terminal, and a control circuit for detecting an output voltage from the LLC resonant converter circuit and setting the output voltage.
  • a control circuit for an LLC resonant converter circuit includes a detection circuit that stabilizes the voltage to a constant voltage level, a voltage divider circuit that divides the input voltage from a control power supply terminal and applies the divided voltage to the duty control terminal as a duty control voltage, and an adjustment circuit that is connected to the voltage divider circuit and the detection circuit and is capable of adjusting the duty control voltage and adjusting the frequency control voltage applied to the frequency control terminal based on the input voltage and the output voltage detected by the detection circuit, and the adjustment circuit varies the duty control voltage so that the duty ratio indicated by the drive signal increases and varies the frequency control voltage so that the switching frequency indicated by the drive signal decreases in response to switching from the input of a first instruction signal to the input of a second instruction signal.
  • a series resonant circuit a drive circuit connected to the series resonant circuit and performing switching operations on a plurality of switching elements based on a drive signal
  • a transformer having a resonant coil constituting the series resonant circuit as a primary winding, a rectifier circuit for rectifying and smoothing AC power generated in a secondary winding of the transformer, a drive control circuit including a frequency control terminal and a duty control terminal, and outputting to the drive circuit a drive signal indicating a switching frequency corresponding to the voltage level of the frequency control terminal and a duty ratio corresponding to the voltage level of the duty control terminal, a detection circuit for detecting an output voltage from the rectifier circuit and stabilizing the output voltage to a set voltage level, and a control power supply terminal for detecting an input power from a control power supply terminal.
  • a control method for an LLC resonant converter circuit including a voltage divider circuit that divides a voltage and applies the divided voltage to the duty control terminal as a duty control voltage, and an adjustment circuit that is connected to the voltage divider circuit and the detection circuit and is capable of adjusting the duty control voltage and adjusting the frequency control voltage applied to the frequency control terminal based on the input power and the output voltage detected by the detection circuit, and that varies the duty control voltage so that the duty ratio of the drive signal increases and varies the frequency control voltage so that the switching frequency of the drive signal decreases in response to switching from the input of a first instruction signal to the input of a second instruction signal.
  • the above-mentioned aspect provides a control technique for an LLC resonant converter circuit that allows the output voltage to be continuously variable over a wide range.
  • FIG. 1 is a circuit diagram of an LLC resonant converter circuit (converter circuit) according to an embodiment.
  • 11 is a graph conceptually showing the change over time in voltage at points A, B, C, and D in the adjustment circuit, and the drive signal at point E. 1 is a graph showing output characteristics of a typical LLC resonant converter circuit.
  • FIG. 1 is a circuit diagram of an LLC resonant converter circuit (hereinafter, sometimes abbreviated as a converter circuit) 1 according to an embodiment.
  • the converter circuit 1 includes at least a primary side circuit 10 connected to a DC power source and including a series resonant circuit 11 , a transformer 3 , a secondary side circuit 20 that obtains AC power from the primary side circuit 10 via the transformer 3 , and a control circuit 30 .
  • the primary side circuit 10 includes a series resonant circuit 11, switching elements Q11 and Q12, a drive circuit 13, a capacitor C10, an input capacitor C11, and the like.
  • the primary side circuit 10 is connected to an external DC power supply via an input terminal (DCVin).
  • the series resonant circuit 11 is formed by the primary coil Np of the transformer 3 and the resonant capacitor Cr, which are connected in series. For this reason, the primary coil Np can also be called a resonant coil.
  • the switching elements Q11 and Q12 are controlled to perform a switching operation by a drive circuit 13.
  • the switching operation of the switching elements Q11 and Q12 switches the direction of a current flowing through a resonant coil (primary coil Np) of the series resonant circuit 11.
  • the switching elements Q11 and Q12 are, for example, field effect transistors (FETs), and an N-channel metal oxide semiconductor field effect transistor (MOSFET) is shown as an example in Fig. 1. For this reason, the switching elements Q11 and Q12 may be referred to as transistors Q11 and Q12.
  • the drain of the transistor Q11 is connected to the input terminal (DCVin) of a DC power supply, the source of the transistor Q11 and the drain of the transistor Q12 are connected, and the source of the transistor Q12 is connected to a ground line from the ground terminal (GND).
  • DCVin input terminal
  • GND ground terminal
  • the drive circuit 13 is connected to the transistors Q11 and Q12 so as to be able to apply a gate-source voltage (hereinafter, sometimes referred to as a VGS voltage) to the transistors Q11 and Q12.
  • the drive circuit 13 alternately applies a VGS voltage exceeding a threshold voltage to the transistor Q11 and the transistor Q12 to alternately switch the on/off states of the transistor Q11 and the transistor Q12 (performs a switching operation).
  • the drive circuit 13 switches the on/off states of the transistors Q11 and Q12 in accordance with the pulse period and duty ratio of the drive signals (VCOoutCH1 and VCOoutCH2) from the drive control circuit 50.
  • the series resonant circuit 11 is connected to the source of the transistor Q11 and is provided between the drain and source of the transistor Q12.
  • a load current can flow between the drain and source of the transistor Q11, the primary coil Np, and the resonant capacitor Cr
  • a load current can flow through the resonant capacitor Cr, the primary coil Np, and between the drain and source of the transistor Q12 due to the power stored in the resonant capacitor Cr.
  • the direction of the current flowing through the primary coil Np is switched by the switching operations of the transistors Q11 and Q12.
  • the capacitor C10 absorbs voltage changes of the DC power supply connected between the input terminal (DCVin) and the ground terminal (GND).
  • the input capacitor C11 is connected to the drain of the transistor Q1 and the source of the transistor Q2, that is, connected in parallel to the transistors Q11 and Q12, and smoothes the input voltage.
  • the transformer 3 is composed of a primary coil Np and a secondary coil Ns, which are electrically insulated from each other, and a core, and magnetically couples the primary coil Np and the secondary coil Ns.
  • Figure 1 does not show the excitation inductance (Lm) and leakage inductance (Lr) of the transformer 3, or parasitic elements such as the output capacitance and parasitic diodes of switching elements Q11 and Q12, which will be described later.
  • the secondary circuit 20 includes output terminals (VOUT+) and (VOUT-), and outputs DC power from these output terminals. There are no particular restrictions on how the output DC power can be used. Loads with various characteristics can be connected to the output terminals.
  • the secondary circuit 20 further includes a secondary coil Ns, which is the secondary winding of the transformer 3, and a rectifier circuit 21 that is connected to the secondary coil Ns and rectifies and smoothes the AC power generated in the secondary coil Ns.
  • the rectifier circuit 21 includes a bridge rectifier circuit composed of rectifier diodes D21, D22, D23, and D24, and a capacitor C20. The AC power generated in the secondary coil Ns is converted to DC power by half-wave rectification by the bridge rectifier circuit and smoothing by the output capacitor C20.
  • the control circuit 30 can control the switching frequency of the switching elements Q11 and Q12 to a frequency equal to or higher than the resonant frequency of the series resonant circuit 11, and can control the duty ratio of the switching operation of the switching elements Q11 and Q12. That is, the control circuit 30 can execute PFM (Pulse Frequency Modulation) control and PWM (Pulse Width Modulation) control, thereby making the output voltage from the converter circuit 1 (secondary side circuit 20) continuously variable over a wide range.
  • PFM Pulse Frequency Modulation
  • PWM Pulse Width Modulation
  • wide range refers to a voltage range including a low output range of the converter output that is difficult to achieve by frequency control alone in a band higher than the resonant frequency in an LLC resonant converter circuit, and a high output range that can be achieved by frequency control alone.
  • control circuit 30 adjusts the voltage level from a predetermined lower limit voltage level within a predetermined low voltage region and stabilizes it at a set voltage level.
  • the set voltage level is set to a level higher than the predetermined low voltage region.
  • the predetermined lower limit voltage level is set to zero, and the control circuit 30 adjusts the output voltage from the converter circuit 1 from zero and stabilizes it at the predetermined set voltage level.
  • the predetermined lower limit voltage level is not limited to zero, and may be set to any voltage level within the predetermined low voltage region.
  • the "predetermined low voltage region” here means a low output region of the converter output that is difficult to realize in an LLC resonant converter circuit only by frequency control in a band higher than the resonant frequency, and refers to a voltage region including zero.
  • the predetermined low voltage region is, for example, a range from 0 (V) to 5 (V).
  • the control circuit 30 includes a detection circuit 40, a drive control circuit 50, a voltage dividing circuit 60, an adjustment circuit 70, an input terminal block CN, and the like.
  • the input terminal block CN includes a control power supply terminal (terminals 1 and 2), an instruction signal terminal (terminal 3), and a ground terminal (terminals 4, 5, and 6).
  • the control power supply terminal receives a voltage supplied from a control power supply
  • the indication signal terminal receives an off signal (corresponding to a first indication signal) or an on signal (corresponding to a second indication signal)
  • the ground terminal is connected to a ground line.
  • the drive control circuit 50 includes a frequency control terminal (VCOin terminal), a duty control terminal (DTin terminal), and output terminals for drive signals for two channels (VCOoutCH1 terminal, VCOoutCH2 terminal), and outputs a drive signal indicating a switching frequency corresponding to the voltage level of the frequency control terminal and a duty ratio corresponding to the voltage level of the duty control terminal to the drive circuit 13.
  • VCOin terminal a frequency control voltage or VCO voltage
  • the voltage applied to the duty control terminal may be referred to as a duty control voltage or DT voltage.
  • the drive control circuit 50 is configured to lower the pulse frequency of the drive signal it outputs as the VCO voltage is higher within a specified range, to increase the pulse frequency of the drive signal it outputs as the VCO voltage is lower within that specified range, to increase the duty ratio of the drive signal it outputs as the DT voltage is higher within that specified range, and to decrease the duty ratio of the drive signal it outputs as the DT voltage is lower within that specified range.
  • the drive control circuit 50 includes a frequency control terminal (VCOin terminal), a duty control terminal (DTin terminal), and output terminals for drive signals on two or more channels. As long as it is possible to control the pulse frequency and duty ratio of the drive signal as described above, there are no limitations on its specific configuration.
  • the voltage divider circuit 60 divides the input voltage from the control power supply terminal of the input terminal block CN and applies the divided voltage to a duty control terminal (DTin terminal) of the drive control circuit 50 as a duty control voltage (DT voltage).
  • the voltage dividing circuit 60 is composed of resistor elements R8 and R9 and a variable resistor VR2 connected in series between the control power supply terminal and the ground terminal, and a line leading to the duty control terminal of the drive control circuit 50 is connected between the resistor elements R8 and R9.
  • the voltage input from the control power supply terminal is divided by the ratio of the resistance of the resistor element R8 to the combined resistance of the resistor elements R8 and R9 and the variable resistor VR2, and applied to the duty control terminal.
  • the upper limit level of the DT voltage applied to the duty control terminal is determined by the resistance values of resistor elements R8 and R9 and variable resistor VR2, and corresponds to the upper limit of the duty ratio (upper limit duty ratio value) controlled by drive control circuit 50.
  • voltage divider circuit 60 determines the upper limit level of the DT voltage that corresponds to the upper limit duty ratio value (maximum duty ratio).
  • the detection circuit 40 detects the output voltage from the secondary circuit 20 and stabilizes the output voltage to a set voltage level.
  • the detection circuit 40 includes capacitors Cd and Cf, resistor elements R41, R42, R43, R44, R45, R46, and R47, a variable resistor VR1, a shunt regulator IC, etc.
  • Capacitor Cd and resistor elements R41 and R42 are connected in series between the output terminals (VOUT+) and (VOUT-) of the secondary circuit 20, and the series connection line of resistor element R43, variable resistor VR1, and resistor element R44 and the series connection line of resistor elements R46 and R47 and the shunt regulator IC are each connected in parallel to capacitor Cd.
  • a branch line from the connection line between resistor element R47 and the cathode of the shunt regulator IC is connected to the slider terminal of variable resistor VR1 (terminal connected to the slider) via capacitor Cf and resistor element R45, which are connected in series.
  • a line extending from the reference terminal of the shunt regulator IC is connected to the connection line between resistor element R45 and the slider terminal of variable resistor VR1.
  • the variable resistor VR1 is provided to enable the set voltage level of the output voltage from the secondary circuit 20 (the voltage between the output terminals (VOUT+) (VOUT-)) to be adjusted in a voltage range higher than the specified low voltage range.
  • the voltage applied to the slider of the variable resistor VR1 is controlled by the shunt regulator IC to be a reference voltage, so the output voltage is set by the resistance elements R43 and R44 and the resistance ratio of the variable resistor VR1 corresponding to the position of the slider. This allows the output voltage of the converter circuit 1 to be variably set.
  • the resistance elements R43 and R44 and the variable resistor VR1 can be described as an output variable circuit that can variably set the voltage level of the output voltage from the converter circuit 1, and the level of the output voltage set by this output variable circuit is described as the set voltage level.
  • the output voltage from the secondary side circuit 20 is detected across the capacitor Cd, and the detected output voltage is divided by the resistance elements R43 and R44 and the resistance of the variable resistor VR1 corresponding to the position of the slider and applied to the reference terminal of the shunt regulator IC, and the divided voltage is controlled to a reference voltage (e.g., 2.5 V). Therefore, the circuit including the shunt regulator IC, resistance elements R46 and R47, etc. can be described as a stabilization circuit that stabilizes the output voltage from the converter circuit 1 to a set voltage level by comparing the divided voltage of the detected output voltage with the reference voltage.
  • a stabilization circuit that stabilizes the output voltage from the converter circuit 1 to a set voltage level by comparing the divided voltage of the detected output voltage with the reference voltage.
  • the adjustment circuit 70 is connected to the voltage divider circuit 60 and the detection circuit 40, and is capable of adjusting the DT voltage applied to the duty control terminal (DTin terminal), and is also capable of adjusting the VCO voltage applied to the frequency control terminal (VCOin terminal) based on the input voltage from the control power supply terminal and the output voltage detected by the detection circuit 40.
  • the adjustment circuit 70 includes photocouplers PC1 and PC2, a switching element QS, a rectifier diode D1, a capacitor Cs, resistor elements R1, R2, R3, R4, R5, and R6, and the like.
  • the photocouplers are electrically insulated between the primary and secondary sides and are composed of a light emitting diode on the primary side and a phototransistor on the secondary side.
  • Photocoupler PC1 is composed of a light emitting diode HD1 on the primary side and a phototransistor PQ1 on the secondary side
  • photocoupler PC2 is composed of a light emitting diode HD2 on the primary side and a phototransistor PQ2 on the secondary side.
  • the photocouplers PC1 and PC2 are turned on (the light emitting diodes HD1 and HD2 on the primary side are in a light emitting state) by application of an input voltage exceeding the non-light emitting forward voltage, and in the on state, the output impedance of the phototransistors PQ1 and PQ2 on the secondary side can be increased or decreased according to an increase or decrease in the current flowing through the light emitting diodes HD1 and HD2 on the primary side.
  • the current flowing through the light emitting diodes on the primary side of the photocoupler may be referred to as the diode current of the photocoupler.
  • the light-emitting diode HD1 of the photocoupler PC1 is connected in parallel to the resistor element R47. That is, the anode of the light-emitting diode HD1 is connected to the connection line between the resistor elements R46 and R47, and the cathode is connected to the connection point between the resistor element R47, the cathode of the shunt regulator IC, and the capacitor Cf.
  • the phototransistor PQ1 of the photocoupler PC1 has a collector terminal connected to a connection line between the cathode of the rectifier diode D1 and the resistor element R3 (corresponding to the photocoupler output line), and an emitter terminal connected to the ground line.
  • the light-emitting diode HD2 and the resistor elements R4 and R5 of the photocoupler PC2 are arranged in series on a line that extends from the control power supply terminal and connects to the ground line.
  • the cathode of the light-emitting diode HD2 is connected to the resistor element R4, and the anode is connected to the resistor element R5.
  • the light-emitting diode HD2 and the resistor elements R4 and R5 that are connected in series are also connected in parallel with the voltage divider circuit 60.
  • the rectifier diode D1 and the resistor element R3 are connected in series to a branch line branched from the output line of the DT voltage from the voltage divider circuit 60 to the duty control terminal, and this branch line is connected to the connection line between the cathode of the light-emitting diode HD2 and the resistor element R4.
  • the cathode of the rectifier diode D1 is connected to the resistor element R3, and the cathode of the light-emitting diode HD2 is connected to the connection line between the resistor elements R3 and R4.
  • a capacitor Cs is provided between the duty control terminal and the ground line. The function of the capacitor Cs is to realize a soft start of the PFM control and PWM control by the control circuit 30.
  • the phototransistor PQ2 and resistive element R6 of the photocoupler PC2 are arranged in series on a line that extends from the frequency control terminal and connects to the ground line.
  • the collector terminal of the phototransistor PQ2 is connected to the frequency control terminal via the resistive element R6, and the emitter terminal is connected to the ground line.
  • a branch line from the connection line between the collector terminal of the phototransistor PQ2 and the resistive element R6 is connected to the ground line via the resistive element R7.
  • the switching element QS is turned on or off in response to an instruction signal input from an instruction signal terminal (terminal 3).
  • the collector terminal of the switching element QS is connected to a line (photocoupler output line) extending from the collector terminal of the phototransistor PQ1, and the emitter terminal is connected to the ground line.
  • the gate terminal of the switching element QS is connected to the ground line via a resistor R1, and is also connected to the instruction signal terminal (terminal 3) via a resistor R2 and a NOT circuit NT.
  • the switching element QS may be, for example, a field effect transistor (FET), and may also be referred to as a transistor QS.
  • the “duty ratio lower limit value” refers to a duty ratio value equal to or greater than zero that can bring the output voltage from the converter circuit 1 (secondary side circuit 20) to a predetermined lower limit voltage level, and in this embodiment, an example is shown in which the duty ratio lower limit value is set to zero.
  • the control circuit 30 also includes capacitors C1 and C2. Capacitors C1 and C2 are arranged in parallel with each other between the line connected to the control power supply terminals (terminals 1 and 2) and the ground line connected to the ground terminals (terminals 4, 5, and 6), and smooth the input voltage from the control power supply terminals.
  • the converter circuit 1 having such a circuit configuration operates as follows.
  • the drive circuit 13 switches the on/off states of the transistors Q11 and Q12 in accordance with the pulse period and duty ratio of the drive signal from the drive control circuit 50. Specifically, the drive circuit 13 switches the on/off state of the transistor Q11 based on the drive signal output from the VCOoutCH1 terminal of the drive control circuit 50, and switches the on/off state of the transistor Q12 based on the drive signal output from the VCOoutCH2 terminal of the drive control circuit 50.
  • the switching operation of the transistors Q11 and Q12 causes a resonant current to flow in the series resonant circuit 11, and AC power is induced in the secondary coil Ns of the transformer 3.
  • the AC power generated in the secondary coil Ns is rectified and smoothed by the rectifier circuit 21, converted into DC power, and output.
  • the detection circuit 40 detects the output voltage from the secondary side circuit 20 and stabilizes the output voltage to a set voltage level. Specifically, the output voltage from the secondary side circuit 20 is detected across the capacitor Cd, and the detected output voltage is divided by the resistance elements R43 and R44 and the resistance of the variable resistor VR1 corresponding to the position of the wiper, and applied to the reference terminal of the shunt regulator IC, and the divided voltage is controlled to be a reference voltage (e.g., 2.5 V).
  • a reference voltage e.g. 2.5 V
  • the diode current of the photocoupler PC1 increases, and when the voltage of the wiper of the variable resistor VR1 attempts to become lower than the reference voltage, the diode current of the photocoupler PC1 decreases.
  • the output impedance on the secondary side increases or decreases according to the magnitude of the diode current on the primary side.
  • the voltage of the resistive element R3 changes, and the diode current of the photocoupler PC2 changes, resulting in increasing or decreasing the VCO voltage applied to the frequency control terminal (VCOin terminal) of the drive control circuit 50.
  • the voltage dividing circuit 60 the input voltage from the control power supply terminal is divided and applied to the duty control terminal (DTin terminal) of the drive control circuit 50 (DT voltage).
  • the DT voltage applied to the duty control terminal and the VCO voltage applied to the frequency control terminal are adjusted by the adjustment circuit 70 in response to the on or off signal input from the instruction signal terminal.
  • FIG. 2 is a graph conceptually showing the change over time in voltage at points A, B, C, and D in the adjustment circuit 70, and the drive signal at point E.
  • the voltage at point C is equal to the voltage at the duty control terminal (DTin terminal)
  • the voltage at point D is proportional to the voltage at the frequency control terminal (VCOin terminal).
  • an OFF signal is input from the instruction signal terminal until timing T1, at which point the signal input from the instruction signal terminal switches from an OFF signal to an ON signal, and the ON signal continues to be input after timing T1.
  • the OFF signal When an OFF signal is input, the OFF signal is inverted by the NOT circuit NT and input to the gate terminal of the transistor QS, turning the transistor QS on.
  • the line (photocoupler output line) extending from the collector terminal of the phototransistor PQ1 and the cathode side of the rectifier diode D1 fall to the ground level.
  • the voltage at point B becomes the ground level (0 V) and the voltage at point C becomes the lower limit.
  • the drive signal output from the drive control circuit 50 shows a duty ratio of zero, and as a result, the output power from the converter circuit 1 becomes zero.
  • the lower limit of the voltage at point C is determined by the forward voltage of the rectifier diode D1 and the collector-emitter saturation voltage of the transistor QS in the on-state, and corresponds to the DT voltage indicating the lower limit of the duty ratio (a duty ratio of zero in this embodiment).
  • the diode current of photocoupler PC2 is at its maximum and the output impedance on the secondary side is at its minimum, so the voltage at point D is at its lower limit and the VCO voltage is also at its lower limit.
  • the switching frequency indicated by the drive signal output from drive control circuit 50 is the upper limit frequency of the specified frequency range.
  • the ON signal is inverted by the NOT circuit NT, so that the transistor QS is turned off.
  • the transistor QS is turned off, the voltages at points B and C rise, and the DT voltage also rises, so the duty ratio indicated by the output drive signal increases.
  • the voltage at point C rises with the time constant of the resistor element R8 and the capacitor Cs, and the voltage at point B also rises through the rectifier diode D1. As a result, the output power from the converter circuit 1 also increases.
  • the adjustment circuit 70 in response to the input of an off signal (corresponding to a first instruction signal), sets the DT voltage to a voltage level corresponding to the lower limit of the duty ratio (zero duty ratio in this embodiment) and sets the VCO voltage to a voltage level corresponding to a predetermined high frequency (upper limit frequency) higher than the resonant frequency of the series resonant circuit 11, and in response to switching from the input of an off signal to the input of an on signal (corresponding to a second instruction signal), the adjustment circuit 70 fluctuates the DT voltage so that the duty ratio indicated by the drive signal increases and the VCO voltage so that the switching frequency indicated by the drive signal decreases.
  • the duty ratio is set to a lower limit value (zero in this embodiment), so that the output voltage from the converter circuit 1 can be set to a predetermined lower limit voltage level (zero in this embodiment) that is difficult to achieve by frequency control alone in the LLC resonant converter circuit. Furthermore, by gradually increasing the duty ratio from the lower limit value, the output voltage from the converter circuit 1 can be gradually increased from the predetermined lower limit voltage level, and thus the output voltage can be adjusted from the predetermined lower limit voltage level in a low voltage region including zero and stabilized at a set voltage level.
  • the C point voltage and DT voltage gradually rise from time T1, and reach their upper limit levels at time T2. As a result, after time T2, the duty ratio indicated by the drive signal also reaches its upper limit (maximum duty ratio).
  • the upper limit levels of the C point and DT voltage are determined by the resistance values of the resistive elements R8 and R9 and the variable resistor VR2.
  • the rise time of the C point voltage and DT voltage (the time from time T1 to time T2) is determined by the time constant of the resistive element R8 and the capacitor Cs, and this time is the period during which PWM control (duty ratio control) is executed.
  • the voltage at point B continues to rise even after the voltage at point C and the DT voltage reach their upper limits.
  • the voltage at point D and the VCO voltage continue to rise, and as a result, the switching frequency indicated by the output drive signal is controlled to decrease from the upper limit frequency.
  • the duty ratio indicated by the drive signal is at the upper limit, and the output voltage from the converter circuit 1 increases.
  • the output voltage detected by the detection circuit 40 rises, and when the voltage of the wiper of the variable resistor VR1 becomes higher than the reference voltage, the diode current of the photocoupler PC1 starts to increase, causing the secondary output impedance to start to decrease, limiting the increase in the voltage at point B. Accordingly, the action of the photocoupler PC2 also limits the increases in the voltage at point D and the VCO voltage, and as a result, the decrease in the switching frequency indicated by the output drive signal is also limited. 2, after which the fluctuation in the switching frequency is stabilized and the output voltage from the converter circuit 1 is stabilized at a predetermined set voltage level. In other words, the time from timing T1 to timing T3 is the period during which PFM control is executed.
  • the adjustment circuit 70 suppresses fluctuations in the frequency control voltage (VCO voltage) when the divided voltage (the voltage of the wiper of the variable resistor VR1) becomes higher than the reference voltage. That is, in this embodiment, the output is controlled to a constant set voltage by PFM control in a certain high output range. Therefore, according to this embodiment, the output voltage from the converter circuit 1 can be adjusted from a predetermined lower limit voltage level within the low voltage region, which includes zero, and stabilized at a set voltage level higher than the low voltage region.
  • the C point voltage and DT voltage gradually increase from timing T1 and are limited at the upper limit level from timing T2 onwards
  • the D point voltage and VCO voltage gradually increase from timing T1 and continue to increase after timing T2 and are limited at timing T3.
  • the duty ratio indicated by the drive signal becomes the upper limit value (maximum duty ratio) from timing T2 onwards
  • the switching frequency indicated by the drive signal becomes the lower limit value (frequency higher than the resonant frequency) from timing T3 onwards.
  • the adjustment circuit 70 is configured so that a first change time of the duty control voltage (DT voltage) accompanying a switch from the input of a first instruction signal (off signal) to the input of a second instruction signal (on signal) is shorter than a second change time of the frequency control voltage (VCO voltage) accompanying the switch, the first change time being the time required to change the duty control voltage (DT voltage) from a voltage level corresponding to the lower limit value of the duty ratio (zero duty ratio in this embodiment) to a voltage level corresponding to the upper limit value of the duty ratio, and the second change time being the time required for the frequency control voltage (VCO voltage) to change from a voltage level corresponding to a predetermined high frequency (upper limit frequency) and be suppressed.
  • the timing at which the frequency control voltage (VCO voltage) is suppressed approaches the timing at which the output voltage reaches a predetermined set voltage level.
  • FIG. 1 shows an example of a configuration in which switching elements Q11 and Q12 are connected in a half-bridge configuration, but this can also be modified to a configuration in which four switching elements are connected in a full-bridge configuration.
  • the drive control circuit 50 may have output terminals for drive signals for four channels, or may have output terminals for drive signals for two channels.
  • the drive circuit 13 may control the operation of the switching elements corresponding to each channel in response to the drive signal for that channel.
  • the drive circuit 13 may control the operation of the switching element pair corresponding to one channel in response to the drive signal for that channel.
  • the above embodiment may be modified so that the switching element QS is turned on by inputting an ON signal, and turned off by inputting an OFF signal.
  • the NOT circuit NT is not required.
  • the above-described embodiment may be modified so that the drive control circuit 50 outputs a drive signal indicating a lower duty ratio as the DT voltage is higher within a predetermined range, and outputs a drive signal indicating a higher duty ratio as the DT voltage is lower within a predetermined range.
  • the drive control circuit 50 may also be configured to output a drive signal indicating a higher switching frequency as the VCO voltage is higher within a predetermined range, and outputs a drive signal indicating a lower switching frequency as the VCO voltage is lower within the predetermined range.
  • the adjustment circuit 70 may be configured to lower the DT voltage so that the duty ratio indicated by the drive signal increases and to lower the VCO voltage so that the switching frequency indicated by the drive signal decreases in response to switching from the input of the first instruction signal (off signal) to the input of the second instruction signal (on signal).
  • a control circuit for controlling a switching frequency at or above a resonant frequency of the series resonant circuit in an LLC resonant converter circuit including a series resonant circuit, a drive circuit connected to the series resonant circuit and performing switching operations on a plurality of switching elements based on a drive signal, a transformer having a resonant coil constituting the series resonant circuit as a primary winding, and a rectifier circuit rectifying and smoothing AC power generated in a secondary winding of the transformer, comprising: a drive control circuit including a frequency control terminal and a duty control terminal, and outputting to the drive circuit a drive signal indicating a switching frequency corresponding to a voltage level of the frequency control terminal and a duty ratio corresponding to the voltage level of the duty control terminal; a detection circuit for detecting an output voltage from the LLC resonant converter circuit and stabilizing the output voltage to a set voltage level; a voltage dividing circuit which divides an input voltage from a control power supply terminal and applies the
  • the adjustment circuit sets the duty control voltage to a voltage level corresponding to a duty ratio lower limit value and sets the frequency control voltage to a voltage level corresponding to a predetermined high frequency higher than the resonant frequency in response to the input of the first instruction signal.
  • the detection circuit includes: an output variable circuit capable of variably setting a voltage level of an output voltage from the LLC resonant converter circuit; a stabilization circuit that stabilizes the output voltage from the LLC resonant converter circuit to the set voltage level set by the output variable circuit by comparing a divided voltage of the detected output voltage with a reference voltage; Including, the adjustment circuit suppresses a fluctuation in the frequency control voltage when the divided voltage is about to become higher than the reference voltage in a state in which the second instruction signal is input.
  • the adjustment circuit is configured so that a first change time of the duty control voltage accompanying a switch from the input of the first instruction signal to the input of the second instruction signal is shorter than a second change time of the frequency control voltage accompanying the switch;
  • the first change time is a time required for changing the duty control voltage from a voltage level corresponding to the duty ratio lower limit value to a voltage level corresponding to the duty ratio upper limit value
  • the second change time is a time period during which the frequency control voltage changes from a voltage level corresponding to the predetermined high frequency to be suppressed.
  • the adjustment circuit includes: a first light-emitting diode through which a current flows when the divided voltage becomes higher than the reference voltage; a first phototransistor constituting a first photocoupler together with the first light emitting diode; a rectifier diode and a first resistor element provided in series on a branch line that branches off from an output line of the duty control voltage from the voltage dividing circuit to the duty control terminal and is connected to a ground line; a second resistor element and a second light-emitting diode connected in parallel with the voltage divider circuit to a line extending from the control power supply terminal and connected to a ground line; a second phototransistor constituting a second photocoupler together with the second light emitting diode; Including, a line in which the second light-emitting diode and the second resistor element are connected in series is connected to the branch line on the cathode side of the second light-emitting diode; the second phototransistor is provided on a line
  • the adjustment circuit further includes a switching element having an emitter terminal connected to a ground line and a collector terminal connected to the photocoupler output line, the switching element being turned on in response to an input of the first instruction signal and turned off in response to an input of the second instruction signal;
  • the switching element When the switching element is turned on, the photocoupler output line and the cathode side of the rectifier diode fall to the ground level, so that the duty control voltage applied to the duty control terminal becomes a voltage level corresponding to the duty ratio lower limit value.
  • a control circuit according to any one of ⁇ 1> to ⁇ 6>;
  • An LLC resonant converter circuit comprising: ⁇ 8> A series resonant circuit; a drive circuit connected to the series resonant circuit and configured to perform switching operations on a plurality of switching elements based on a drive signal; a transformer having a primary winding that is a resonant coil that constitutes the series resonant circuit; a rectifier circuit that rectifies and smoothes the AC power generated in the secondary winding of the transformer; a drive control circuit including a frequency control terminal and a duty control terminal, and outputting to the drive circuit a drive signal indicating a switching frequency corresponding to a voltage level of the frequency control terminal and a duty ratio corresponding to the voltage level of the duty control terminal; a detection circuit that detects an output voltage from the rectifier circuit and stabilizes the output voltage to a set voltage level; a voltage dividing circuit which
  • the method for controlling the LLC resonant converter circuit according to ⁇ 8> further comprises: ⁇ 10> the detection circuit includes an output variable circuit capable of variably setting a voltage level of an output voltage from the LLC resonant converter circuit, and a stabilization circuit that stabilizes the output voltage from the LLC resonant converter circuit to the set voltage level set by the output variable circuit by comparing a divided voltage of the detected output voltage with a reference voltage; suppressing a fluctuation in the frequency control voltage when the divided voltage is about to become higher than the reference voltage in a state in which the second instruction signal is input;

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Abstract

ＬＬＣ共振コンバータ回路の制御回路（３０）は、周波数制御端子の電圧レベルに対応するスイッチング周波数及びデューティー制御端子の電圧レベルに対応するデューティー比を示すドライブ信号をドライブ回路へ出力するドライブ制御回路（５０）、ＬＬＣ共振コンバータ回路からの出力電圧を検出する検出回路（４０）、入力電圧を分圧してデューティー制御電圧としてデューティー制御端子に印加する分圧回路（６０）、分圧回路及び検出回路に接続されており、デューティー制御電圧及び周波数制御電圧を調整可能であり、第一指示信号の入力から第二指示信号の入力への切り替えに応じて、ドライブ信号が示すデューティー比が上がるようにデューティー制御電圧を変動させかつドライブ信号が示すスイッチング周波数が下がるように周波数制御電圧を変動させる調整回路（７０）を備える。

Description

ＬＬＣ共振コンバータ回路の制御回路及び制御方法
　本発明は、ＬＬＣ共振コンバータ回路に関する。
　ＬＬＣ共振コンバータ回路では、二次側回路からの出力電力に対応するフィードバック信号を用いて周波数制御が行われる。例えば、特許文献１には、直流電源と、コンバータトランスと、第１及び第２のスイッチング素子の直列回路と、コンバータトランスの１次巻線と共振用コンデンサの直列回路と、コンバータトランスの２次巻線と接続され、その２次巻線に得られる電力を整流平滑して負荷に供給する整流平滑回路と、第１及び第２のスイッチング素子のオンオフの周波数を制御するコンバータ制御回路と、負荷に供給される負荷電圧を検出して増幅する演算増幅器と、この演算増幅器の出力電圧変化を検出してコンバータ制御回路にフィードバックする光結合手段を備えた電流共振型コンバータ装置が開示されている。そして、この装置は、負荷に流れる負荷電流を検出する負荷電流検出回路の検出出力に基づいて演算増幅器のゲインを調整することで、軽負荷時から重負荷時までゲイン特性が安定化し、重負荷時のゲイン上昇による異常発振を防止している。
特開２００５－３９９７５号公報
　ＬＬＣ共振コンバータ回路において想定していた共振条件から外れた場合にスイッチング素子のボディダイオードのリカバリー電流による貫通電流が発生し、スイッチング損失の増大やスイッチング素子の破損を招くことが知られている。これは、共振外れ現象と呼ばれる。この共振外れ現象を防ぐために、スイッチング素子のスイッチング周波数（動作周波数）が共振周波数よりも低くならないように、共振周波数以上でスイッチング周波数が制御される。
　図３は、一般的なＬＬＣ共振コンバータ回路における出力特性を示すグラフである。
　図３の例では、共振周波数よりも高い下限周波数ｆｍｉｎから上限周波数ｆｍａｘまでの周波数範囲で動作周波数が制御されている。
　ところが、一般的なＬＬＣ共振コンバータ回路では、図３に示されるように、動作周波数をいくら高くしたとしても、コンバータ出力を或るレベルより低くすることは難しい。
　本発明は、このような課題に鑑みてなされたものであり、出力電圧を広範囲で連続的に可変とするＬＬＣ共振コンバータ回路の制御技術を提供する。
　本発明によれば、直列共振回路と、該直列共振回路に接続されておりドライブ信号に基づいて複数のスイッチング素子をスイッチング動作させるドライブ回路と、該直列共振回路を構成する共振コイルを一次巻線とするトランスと、該トランスの二次巻線に生じた交流電力を整流及び平滑化する整流回路とを含むＬＬＣ共振コンバータ回路における、該直列共振回路の共振周波数以上でスイッチング周波数を制御する制御回路であって、周波数制御端子及びデューティー制御端子を含み、該周波数制御端子の電圧レベルに対応するスイッチング周波数及び該デューティー制御端子の電圧レベルに対応するデューティー比を示すドライブ信号を前記ドライブ回路へ出力するドライブ制御回路と、前記ＬＬＣ共振コンバータ回路からの出力電圧を検出して該出力電圧が設定電圧レベルとなるように安定化させる検出回路と、制御電源端子からの入力電圧を分圧してデューティー制御電圧として前記デューティー制御端子に印加する分圧回路と、前記分圧回路及び前記検出回路に接続されており、前記デューティー制御電圧を調整可能であると共に、前記入力電圧及び前記検出回路で検出される出力電圧に基づいて前記周波数制御端子に印加される周波数制御電圧を調整可能である調整回路と、を備え、前記調整回路は、第一指示信号の入力から第二指示信号の入力への切り替えに応じて、前記ドライブ信号が示すデューティー比が上がるように前記デューティー制御電圧を変動させかつ前記ドライブ信号が示すスイッチング周波数が下がるように前記周波数制御電圧を変動させるＬＬＣ共振コンバータ回路の制御回路が提供可能である。
　また、本発明によれば、直列共振回路と、前記直列共振回路に接続されておりドライブ信号に基づいて複数のスイッチング素子をスイッチング動作させるドライブ回路と、前記直列共振回路を構成する共振コイルを一次巻線とするトランスと、前記トランスの二次巻線に生じた交流電力を整流及び平滑化する整流回路と、周波数制御端子及びデューティー制御端子を含み、該周波数制御端子の電圧レベルに対応するスイッチング周波数及び該デューティー制御端子の電圧レベルに対応するデューティー比を示すドライブ信号を前記ドライブ回路へ出力するドライブ制御回路と、前記整流回路からの出力電圧を検出して該出力電圧が設定電圧レベルとなるように安定化させる検出回路と、制御電源端子からの入力電力の電圧を分圧してデューティー制御電圧として前記デューティー制御端子に印加する分圧回路と、前記分圧回路及び前記検出回路に接続されており、前記デューティー制御電圧を調整可能であると共に、前記入力電力及び前記検出回路で検出される出力電圧に基づいて前記周波数制御端子に印加される周波数制御電圧を調整可能である調整回路と、を備えるＬＬＣ共振コンバータ回路の制御方法であって、第一指示信号の入力から第二指示信号の入力への切り替えに応じて、前記ドライブ信号の前記デューティー比が上がるように前記デューティー制御電圧を変動させかつ前記ドライブ信号の前記スイッチング周波数が下がるように前記周波数制御電圧を変動させるＬＬＣ共振コンバータ回路の制御方法も提供可能である。
　上述の態様によれば、出力電圧を広範囲で連続的に可変とするＬＬＣ共振コンバータ回路の制御技術を提供することができる。
実施形態に係るＬＬＣ共振コンバータ回路（コンバータ回路）の回路図である。 調整回路におけるＡ点、Ｂ点、Ｃ点及びＤ点での電圧の経時変化及びＥ点のドライブ信号を概念的に示すグラフである。 一般的なＬＬＣ共振コンバータ回路の出力特性を示すグラフである。
　以下、本発明の実施形態について説明する。なお、以下に挙げる実施形態は例示であり、本発明は以下の実施形態の構成に限定されるものではない。
〔回路構成〕
　図１は、実施形態に係るＬＬＣ共振コンバータ回路（以降、コンバータ回路と略称する場合もある）１の回路図である。
　コンバータ回路１は、直流電源に接続され直列共振回路１１を含む一次側回路１０、トランス３、一次側回路１０からトランス３を介して交流電力を得る二次側回路２０、及び制御回路３０を少なくとも備える。
　一次側回路１０は、直列共振回路１１、スイッチング素子Ｑ１１及びＱ１２、ドライブ回路１３、コンデンサＣ１０、入力コンデンサＣ１１等を含む。
　一次側回路１０は、入力端子（ＤＣＶｉｎ）を介して外部の直流電源と接続されている。
　直列共振回路１１は、直列に接続されるトランス３の一次側コイルＮｐ及び共振コンデンサＣｒにより形成されている。このため一次側コイルＮｐは共振コイルと呼ぶこともできる。
　スイッチング素子Ｑ１１及びＱ１２は、ドライブ回路１３によってスイッチング動作するよう制御される。スイッチング素子Ｑ１１及びＱ１２のスイッチング動作によって直列共振回路１１の共振コイル（一次側コイルＮｐ）に流れる電流の向きが切り替わる。
　スイッチング素子Ｑ１１及びＱ１２には、例えばＦＥＴ（Field Effect Transistor）が利用され、図１には、Ｎチャンネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が例示されている。このため、スイッチング素子Ｑ１１及びＱ１２はトランジスタＱ１１及びＱ１２と表記する場合もある。
　トランジスタＱ１１のドレインが直流電源の入力端子（ＤＣＶｉｎ）に接続されており、トランジスタＱ１１のソースとトランジスタＱ１２のドレインとが接続されており、トランジスタＱ１２のソースがグランド端子（ＧＮＤ）からのグランドラインに接続されている。
　このように図１では、ハーフブリッジ方式で接続されるスイッチング素子Ｑ１１及びＱ１２が例示されているが、フルブリッジ方式で接続される２以上のスイッチング素子に置き換えることも可能である。
　ドライブ回路１３は、トランジスタＱ１１及びＱ１２のゲート－ソース電圧（以降、ＶＧＳ電圧と表記する場合もある）を印加可能にトランジスタＱ１１及びＱ１２に接続されている。
　ドライブ回路１３は、トランジスタＱ１１及びトランジスタＱ１２に対して交互に閾値電圧を超えるＶＧＳ電圧を印加することで、トランジスタＱ１１及びトランジスタＱ１２のオンオフ状態を交互にスイッチングさせる（スイッチング動作させる）。このとき、ドライブ回路１３は、ドライブ制御回路５０からのドライブ信号（ＶＣＯｏｕｔＣＨ１及びＶＣＯｏｕｔＣＨ２）のパルス周期及びデューティー比に合わせてトランジスタＱ１１及びＱ１２のオンオフ状態をスイッチングさせる。
　直列共振回路１１は、トランジスタＱ１１のソースに接続されると共に、トランジスタＱ１２のドレイン・ソース間に設けられている。これにより、トランジスタＱ１１がオン状態でかつトランジスタＱ１２がオフ状態である場合には、トランジスタＱ１１のドレイン‐ソース間、一次側コイルＮｐ、共振コンデンサＣｒへと負荷電流が流れ得るのに対して、トランジスタＱ１１がオフ状態でトランジスタＱ１２がオン状態である場合には、共振コンデンサＣｒに蓄電された電力により、共振コンデンサＣｒ、一次側コイルＮｐ、トランジスタＱ１２のドレイン－ソース間へと負荷電流が流れ得る。
　このようにトランジスタＱ１１及びＱ１２のスイッチング動作により一次側コイルＮｐに流れる電流の向きが切り替えられる。
　コンデンサＣ１０は、入力端子（ＤＣＶｉｎ）とグランド端子（ＧＮＤ）との間に接続される直流電源の電圧変化を吸収する。
　入力コンデンサＣ１１は、トランジスタＱ１のドレインとトランジスタＱ２のソースとに接続、即ちトランジスタＱ１１及びＱ１２に対して並列に接続されており、入力電圧を平滑化する。
　トランス３は、相互に電気的に絶縁された一次側コイルＮｐ及び二次側コイルＮｓ並びにコアから構成されており、一次側コイルＮｐと二次側コイルＮｓとを磁気結合させる。図１には、トランス３の励磁インダクタンス（Ｌｍ）及び漏れインダクタンス（Ｌｒ）、後述するスイッチング素子Ｑ１１及びＱ１２における出力容量や寄生ダイオード等のような寄生要素は図示されていない。
　二次側回路２０は、出力端子（ＶＯＵＴ＋）（ＶＯＵＴ－）を含み、これら出力端子から直流電力を出力する。出力される直流電力の利用形態は特に制限されない。当該出力端子には様々な特性の負荷が接続可能である。
　二次側回路２０は、更に、トランス３の二次巻線である二次側コイルＮｓ、二次側コイルＮｓに接続されており二次側コイルＮｓに生じた交流電力を整流及び平滑化する整流回路２１等を含む。整流回路２１は、整流ダイオードＤ２１、Ｄ２２、Ｄ２３及びＤ２４により構成されるブリッジ整流回路とコンデンサＣ２０等を含む。二次側コイルＮｓに生じた交流電力は、ブリッジ整流回路による半波整流及び出力コンデンサＣ２０による平滑化によって直流電力に変換される。
　制御回路３０は、直列共振回路１１の共振周波数以上でスイッチング素子Ｑ１１及びＱ１２のスイッチング周波数を制御可能であり、かつスイッチング素子Ｑ１１及びＱ１２のスイッチング動作のデューティー比を制御可能である。即ち、制御回路３０は、ＰＦＭ（Pulse Frequency Modulation）制御及びＰＷＭ（Pulse Width Modulation）制御を実行可能であり、これによりコンバータ回路１（二次側回路２０）からの出力電圧を広範囲に連続的に可変とする。
　ここで「広範囲」とは、ＬＬＣ共振コンバータ回路において共振周波数よりも高い帯域での周波数制御のみでは実現することが難しいコンバータ出力の低出力域、及び当該周波数制御のみで実現可能な高出力域を含む電圧範囲である。
　より具体的には、制御回路３０は、所定低電圧領域内の所定下限電圧レベルから電圧レベルを調整し、設定電圧レベルで安定化させる。当該設定電圧レベルは、当該所定低電圧領域よりも高いレベルに設定される。本実施形態では、所定下限電圧レベルをゼロとする例が示され、制御回路３０は、コンバータ回路１からの出力電圧をゼロから調整し、所定の設定電圧レベルに安定化させる。但し、所定下限電圧レベルは、ゼロに限定されず、当該所定低電圧領域内の電圧レベルに設定されればよい。
　ここでの「所定低電圧領域」とは、ＬＬＣ共振コンバータ回路において共振周波数よりも高い帯域での周波数制御のみでは実現することが難しいコンバータ出力の低出力域であって、ゼロを含む電圧領域を意味する。効率が著しく悪い或いは回路素子が損失するような非実用的な設計条件ではない通常の設計条件で動作する出力電力５００ワット（Ｗ）以上のＬＬＣ共振コンバータ回路において、当該所定低電圧領域は、例えば、０（Ｖ）以上５（Ｖ）以下の範囲となる。
　制御回路３０は、検出回路４０、ドライブ制御回路５０、分圧回路６０、調整回路７０、入力端子台ＣＮ等を含む。
　図１の例において入力端子台ＣＮは、制御電源端子（１番端子及び２番端子）、指示信号端子（３番端子）及びグランド端子（４番端子、５番端子及び６番端子）を含む。
　制御電源端子には制御電源から供給される電圧が入力され、指示信号端子にはオフ信号（第一指示信号に相当）又はオン信号（第二指示信号に相当）が入力され、グランド端子にはグランドラインが接続される。
　ドライブ制御回路５０は、周波数制御端子（ＶＣＯｉｎ端子）及びデューティー制御端子（ＤＴｉｎ端子）並びに２チャンネル分のドライブ信号の出力端子（ＶＣＯｏｕｔＣＨ１端子、ＶＣＯｏｕｔＣＨ２端子）を含み、周波数制御端子の電圧レベルに対応するスイッチング周波数及びデューティー制御端子の電圧レベルに対応するデューティー比を示すドライブ信号をドライブ回路１３へ出力する。以降、周波数制御端子に印加される電圧を周波数制御電圧又はＶＣＯ電圧と表記し、デューティー制御端子に印加される電圧をデューティー制御電圧又はＤＴ電圧と表記する場合がある。
　図１の例においてドライブ制御回路５０は、ＶＣＯ電圧が所定範囲内で高い程、出力するドライブ信号のパルス周波数を低くし、ＶＣＯ電圧がその所定範囲内で低い程、出力するドライブ信号のパルス周波数を高くし、ＤＴ電圧が所定範囲内で高い程、出力するドライブ信号のデューティー比を大きくし、ＤＴ電圧がその所定範囲内で低い程、出力するドライブ信号のデューティー比を小さくするよう構成されている。
　ドライブ制御回路５０は、周波数制御端子（ＶＣＯｉｎ端子）、デューティー制御端子（ＤＴｉｎ端子）並びに２チャンネル以上のドライブ信号の出力端子を含んでおり、上述のようにドライブ信号のパルス周波数及びデューティー比を制御可能であれば、その具体的構成は何ら限定されない。
　分圧回路６０は、入力端子台ＣＮの制御電源端子からの入力電圧を分圧してデューティー制御電圧（ＤＴ電圧）としてドライブ制御回路５０のデューティー制御端子（ＤＴｉｎ端子）に印加する。
　図１の例では、分圧回路６０は、制御電源端子とグランド端子との間に直列に接続された抵抗素子Ｒ８及びＲ９並びに可変抵抗器ＶＲ２から構成されており、抵抗素子Ｒ８と抵抗素子Ｒ９との間にドライブ制御回路５０のデューティー制御端子に繋がるラインが接続されている。これにより、制御電源端子から入力される電圧が抵抗素子Ｒ８及びＲ９並びに可変抵抗器ＶＲ２の合成抵抗に対する抵抗素子Ｒ８の抵抗の比で分圧されてデューティー制御端子に印加される。
　このようにデューティー制御端子に印加されるＤＴ電圧の上限レベルは、抵抗素子Ｒ８及びＲ９並びに可変抵抗器ＶＲ２の各抵抗値によって定まり、それは、ドライブ制御回路５０によって制御されるデューティー比の上限（デューティー比上限値）に対応する。即ち、分圧回路６０は、デューティー比上限値（最大デューティー比）に対応するＤＴ電圧の上限レベルを定めている。
　検出回路４０は、二次側回路２０からの出力電圧を検出してその出力電圧を設定電圧レベルとなるように安定化させる。図１の例において検出回路４０は、コンデンサＣｄ及びＣｆ、抵抗素子Ｒ４１、Ｒ４２、Ｒ４３、Ｒ４４、Ｒ４５、Ｒ４６及びＲ４７、可変抵抗器ＶＲ１、シャントレギュレータＩＣ等を含む。
　二次側回路２０の出力端子（ＶＯＵＴ＋）（ＶＯＵＴ－）間にコンデンサＣｄ、抵抗素子Ｒ４１及びＲ４２が直列に接続されており、抵抗素子Ｒ４３、可変抵抗器ＶＲ１及び抵抗素子Ｒ４４の直列接続ラインと抵抗素子Ｒ４６及びＲ４７並びにシャントレギュレータＩＣの直列接続ラインとがそれぞれコンデンサＣｄに対して並列に接続されている。そして、抵抗素子Ｒ４７とシャントレギュレータＩＣのカソードとの接続ラインからの分岐ラインが、直列に接続されたコンデンサＣｆ及び抵抗素子Ｒ４５を介して可変抵抗器ＶＲ１の摺動子端子（摺動子に繋がる端子）に接続されている。また、シャントレギュレータＩＣのリファレンス端子から延びるラインが抵抗素子Ｒ４５と可変抵抗器ＶＲ１の摺動子端子との接続ラインに繋がっている。
　可変抵抗器ＶＲ１は、二次側回路２０からの出力電圧（出力端子（ＶＯＵＴ＋）（ＶＯＵＴ－）間の電圧）の設定電圧レベルを当該所定低電圧領域よりも高い電圧領域で調整可能とするために設けられる。可変抵抗器ＶＲ１の摺動子にかかる電圧がシャントレギュレータＩＣによって基準電圧となるように制御されるため、抵抗素子Ｒ４３及びＲ４４並びに摺動子の位置に対応する可変抵抗器ＶＲ１の抵抗比によって出力電圧が設定される。これによりコンバータ回路１の出力電圧を可変に設定することができる。即ち、抵抗素子Ｒ４３及びＲ４４並びに可変抵抗器ＶＲ１は、コンバータ回路１からの出力電圧の電圧レベルを可変に設定可能な出力可変回路と表記することができ、この出力可変回路により設定された出力電圧のレベルが設定電圧レベルと表記される。
　以上のように、検出回路４０では、コンデンサＣｄの両端で二次側回路２０からの出力電圧が検出され、その検出された出力電圧が抵抗素子Ｒ４３及びＲ４４並びに摺動子の位置に対応する可変抵抗器ＶＲ１の抵抗で分圧されてシャントレギュレータＩＣのリファレンス端子に印加され、分圧された電圧が基準電圧（例えば、２．５Ｖ）となるように制御される。このため、シャントレギュレータＩＣ、抵抗素子Ｒ４６及びＲ４７等を含む回路は、検出された出力電圧の分圧電圧と基準電圧との比較により、コンバータ回路１からの出力電圧を設定電圧レベルとなるように安定化させる安定化回路と表記することができる。
　調整回路７０は、分圧回路６０及び検出回路４０に接続されており、デューティー制御端子（ＤＴｉｎ端子）に印加されるＤＴ電圧を調整可能であると共に、制御電源端子からの入力電圧及び検出回路４０で検出される出力電圧に基づいて周波数制御端子（ＶＣＯｉｎ端子）に印加されるＶＣＯ電圧を調整可能である。
　図１の例において調整回路７０は、フォトカプラＰＣ１及びＰＣ２、スイッチング素子ＱＳ、整流ダイオードＤ１、コンデンサＣｓ、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５及びＲ６等を含む。
　フォトカプラは、一次側と二次側とが電気的に絶縁されており、一次側の発光ダイオードと二次側のフォトトランジスタとから構成されている。フォトカプラＰＣ１は、一次側の発光ダイオードＨＤ１と二次側のフォトトランジスタＰＱ１とから構成され、フォトカプラＰＣ２は、一次側の発光ダイオードＨＤ２と二次側のフォトトランジスタＰＱ２とから構成される。
　フォトカプラＰＣ１及びＰＣ２はそれぞれ、非発光順電圧を超える入力電圧の印加によってオン状態（一次側の発光ダイオードＨＤ１及びＨＤ２の発光状態）となり、オン状態において一次側の発光ダイオードＨＤ１及びＨＤ２に流れる電流の増減に応じて二次側のフォトトランジスタＰＱ１及びＰＱ２の出力インピーダンスを増減させることができる。以降の説明では、フォトカプラの一次側の発光ダイオードに流れる電流をフォトカプラのダイオード電流と表記する場合がある。
　フォトカプラＰＣ１の発光ダイオードＨＤ１は、抵抗素子Ｒ４７に対して並列に接続されている。即ち、発光ダイオードＨＤ１は、アノードが抵抗素子Ｒ４６と抵抗素子Ｒ４７との接続ラインに繋がり、カソードが抵抗素子Ｒ４７とシャントレギュレータＩＣのカソードとコンデンサＣｆとの接続点に繋がっている。
　フォトカプラＰＣ１のフォトトランジスタＰＱ１は、コレクタ端子が整流ダイオードＤ１のカソードと抵抗素子Ｒ３との接続ラインに接続されており（フォトカプラ出力ラインに相当）、エミッタ端子がグランドラインに接続されている。
　フォトカプラＰＣ２の発光ダイオードＨＤ２、抵抗素子Ｒ４及びＲ５は、制御電源端子から延びてグランドラインへと繋がるラインに直列に設けられている。発光ダイオードＨＤ２は、カソードが抵抗素子Ｒ４に接続され、アノードが抵抗素子Ｒ５に接続されている。また、直列に接続される発光ダイオードＨＤ２、抵抗素子Ｒ４及びＲ５は、分圧回路６０とは並列に接続されている。
　整流ダイオードＤ１及び抵抗素子Ｒ３は、分圧回路６０からデューティー制御端子へのＤＴ電圧の出力ラインから分岐した分岐ラインに直列に設けられており、この分岐ラインが発光ダイオードＨＤ２のカソードと抵抗素子Ｒ４との接続ラインに接続されている。整流ダイオードＤ１のカソードが抵抗素子Ｒ３に接続されており、抵抗素子Ｒ３と抵抗素子Ｒ４との接続ラインに発光ダイオードＨＤ２のカソードが接続されている。
　また、デューティー制御端子とグランドラインとの間にコンデンサＣｓが設けられている。コンデンサＣｓの作用により制御回路３０によるＰＦＭ制御及びＰＷＭ制御のソフトスタートが実現される。
　フォトカプラＰＣ２のフォトトランジスタＰＱ２及び抵抗素子Ｒ６は、周波数制御端子から延びてグランドラインへと繋がるラインに直列に設けられている。フォトトランジスタＰＱ２は、コレクタ端子が抵抗素子Ｒ６を介して周波数制御端子に接続されており、エミッタ端子がグランドラインに接続されている。また、フォトトランジスタＰＱ２のコレクタ端子と抵抗素子Ｒ６との接続ラインからの分岐ラインが抵抗素子Ｒ７を介してグランドラインに接続されている。
　スイッチング素子ＱＳは、指示信号端子（３番端子）から入力される指示信号に応じてオン状態又はオフ状態となる。スイッチング素子ＱＳは、コレクタ端子がフォトトランジスタＰＱ１のコレクタ端子から延びるライン（フォトカプラ出力ライン）に接続されており、エミッタ端子がグランドラインに接続されている。スイッチング素子ＱＳのゲート端子は、抵抗素子Ｒ１を介してグランドラインに接続されている一方で、抵抗素子Ｒ２及びＮＯＴ回路ＮＴを介して指示信号端子（３番端子）に接続されている。
　スイッチング素子ＱＳには、例えばＦＥＴ（Field Effect Transistor）が利用され、スイッチング素子ＱＳはトランジスタＱＳと表記する場合もある。
　図１の例において指示信号端子からオフ信号が入力されると、そのオフ信号がＮＯＴ回路ＮＴで反転されてゲート端子に入力されることで、トランジスタＱＳがオン状態となる。逆に、指示信号端子からオン信号が入力されると、そのＯＮ信号がＮＯＴ回路ＮＴで反転されてゲート端子に入力されることで、トランジスタＱＳがオフ状態となる。
　トランジスタＱＳがオン状態になると、フォトトランジスタＰＱ１のコレクタ端子から延びるライン（フォトカプラ出力ライン）及び整流ダイオードＤ１のカソード側がグランドレベルに落ちることになる。結果、後述するように、デューティー制御端子に印加されるＤＴ電圧がデューティー比下限値に対応する電圧レベルとなる。
　ここで「デューティー比下限値」とは、コンバータ回路１（二次側回路２０）からの出力電圧を所定下限電圧レベルとすることができるデューティー比のゼロ以上の値を示し、本実施形態では、デューティー比下限値がゼロとされる例が示される。
　制御回路３０にはその他にコンデンサＣ１及びＣ２が設けられている。
　コンデンサＣ１及びＣ２は、制御電源端子（１番端子及び２番端子）に繋がるラインとグランド端子（４番端子、５番端子及び６番端子）に繋がるグランドラインとの間に相互に並列に設けられており、制御電源端子からの入力電圧を平滑化する。
〔動作〕
　このような回路構成を有するコンバータ回路１は次のように動作する。
　ドライブ回路１３は、ドライブ制御回路５０からのドライブ信号のパルス周期及びデューティー比に合わせてトランジスタＱ１１及びＱ１２のオンオフ状態をスイッチングさせる。具体的には、ドライブ回路１３は、ドライブ制御回路５０のＶＣＯｏｕｔＣＨ１端子から出力されるドライブ信号に基づいてトランジスタＱ１１のオンオフ状態をスイッチングさせ、ドライブ制御回路５０のＶＣＯｏｕｔＣＨ２端子から出力されるドライブ信号に基づいてトランジスタＱ１２のオンオフ状態をスイッチングさせる。
　これにより、トランス３の一次側コイルＮｐに流れる電流の向きが切り替わる。トランジスタＱ１１がオン状態となりトランジスタＱ１２がオフ状態となる場合には、トランジスタＱ１１のドレイン・ソース間、一次側コイルＮｐ、共振コンデンサＣｒの経路で負荷電流が流れ、共振コンデンサＣｒは充電される。トランジスタＱ１１がオフ状態となりトランジスタＱ１２がオン状態になると、共振コンデンサＣｒに充電された電力により、トランジスタＱ１２のドレイン・ソース間、共振コンデンサＣｒ、一次側コイルＮｐの経路で上述の場合とは逆向きに負荷電流が流れる。
　一次側回路１０では、このようなトランジスタＱ１１及びＱ１２のスイッチング動作により直列共振回路１１に共振電流が流れ、トランス３の二次側コイルＮｓには交流電力が誘起される。二次側回路２０では、二次側コイルＮｓで生じた交流電力が整流回路２１で整流及び平滑化されて直流電力に変換され出力される。
　検出回路４０は、二次側回路２０からの出力電圧を検出し、出力電圧が設定電圧レベルとなるように安定化させる。具体的には、コンデンサＣｄの両端で二次側回路２０からの出力電圧が検出され、その検出された出力電圧が抵抗素子Ｒ４３及びＲ４４並びに摺動子の位置に対応する可変抵抗器ＶＲ１の抵抗で分圧されてシャントレギュレータＩＣのリファレンス端子に印加され、分圧された電圧が基準電圧（例えば、２．５Ｖ）となるように制御される。
　これにより可変抵抗器ＶＲ１の摺動子の電圧が基準電圧よりも高くなろうとすると、フォトカプラＰＣ１のダイオード電流が大きくなり、可変抵抗器ＶＲ１の摺動子の電圧が基準電圧よりも低くなろうとすると、フォトカプラＰＣ１のダイオード電流が小さくなる。
　フォトカプラＰＣ１によれば一次側のダイオード電流の大きさに応じて二次側の出力インピーダンスが増減する。これにより、トランジスタＱＳがオフ状態の場合には、抵抗素子Ｒ３の電圧が変化してフォトカプラＰＣ２のダイオード電流が変わり、結果としてドライブ制御回路５０の周波数制御端子（ＶＣＯｉｎ端子）に印加されるＶＣＯ電圧を上下させることになる。
　一方で、分圧回路６０では、制御電源端子からの入力電圧が分圧されてドライブ制御回路５０のデューティー制御端子（ＤＴｉｎ端子）に印加される（ＤＴ電圧）。
　このようにデューティー制御端子に印加されるＤＴ電圧及び周波数制御端子に印加されるＶＣＯ電圧は、指示信号端子から入力されるオン信号又はオフ信号に応じて調整回路７０により調整される。
　以下、図２を用いて、調整回路７０によるＤＴ電圧及びＶＣＯ電圧の調整動作について詳細に説明する。図２は、調整回路７０におけるＡ点、Ｂ点、Ｃ点及びＤ点での電圧の経時変化及びＥ点のドライブ信号を概念的に示すグラフである。ここで、Ｃ点の電圧はデューティー制御端子（ＤＴｉｎ端子）の電圧と等しく、Ｄ点の電圧は周波数制御端子（ＶＣＯｉｎ端子）の電圧と比例する。
　Ａ点のグラフで示されるように、タイミングＴ１までの時間、指示信号端子からオフ信号が入力されており、タイミングＴ１に指示信号端子から入力される信号がオフ信号からオン信号に切り替わり、タイミングＴ１以降、オン信号の入力が継続される。
　オフ信号が入力されている状態では、そのオフ信号がＮＯＴ回路ＮＴで反転されてトランジスタＱＳのゲート端子に入力され、トランジスタＱＳがオン状態となる。
　トランジスタＱＳがオン状態では、フォトトランジスタＰＱ１のコレクタ端子から延びるライン（フォトカプラ出力ライン）及び整流ダイオードＤ１のカソード側がグランドレベルに落ちる。これにより、Ｂ点の電圧はグランドレベル（０Ｖ）となり、Ｃ点の電圧は下限値となる。そしてドライブ制御回路５０から出力されるドライブ信号はデューティー比ゼロを示し、結果、コンバータ回路１からの出力電力はゼロとなる。
　ここで、図１の例においてＣ点の電圧の下限値は、整流ダイオードＤ１の順方向電圧及びオン状態のトランジスタＱＳのコレクタエミッタ間飽和電圧によって定まり、デューティー比下限値（本実施形態ではデューティー比ゼロ）を示すＤＴ電圧に対応する。
　このとき、フォトカプラＰＣ２のダイオード電流は最大となり、２次側の出力インピーダンスは最小となることから、Ｄ点の電圧も下限値となり、ＶＣＯ電圧も下限値となる。そして、ドライブ制御回路５０から出力されるドライブ信号が示すスイッチング周波数は、所定の周波数範囲の上限周波数となる。
　タイミングＴ１でオフ信号からオン信号に切り替わると、そのオン信号がＮＯＴ回路ＮＴで反転されるため、トランジスタＱＳがオフ状態となる。
　トランジスタＱＳがオフ状態となることで、Ｂ点及びＣ点の電圧が上昇し、ＤＴ電圧も上昇することから、出力されるドライブ信号が示すデューティー比は増加していく。ここで、Ｃ点の電圧は抵抗素子Ｒ８及びコンデンサＣｓの時定数で上昇し、Ｂ点の電圧も整流ダイオードＤ１を通じて上昇する。結果、コンバータ回路１からの出力電力も増加していくことになる。
　一方で、Ｂ点及びＣ点の電圧の上昇に伴い、フォトカプラＰＣ２の発光ダイオードＨＤ２に流れる電流（ダイオード電流）は逆に減少していく。これによりフォトカプラＰＣ２の２次側の出力インピーダンスが増加して、Ｄ点の電圧がドライブ制御回路５０の周波数制御端子（ＶＣＯｉｎ端子）から流れ出す電流により上昇し、ＶＣＯ電圧も上昇する。結果、出力されるドライブ信号が示すスイッチング周波数は、上限周波数から低下する方向で制御される。
　このように本実施形態において、調整回路７０は、オフ信号（第一指示信号に相当）の入力に応じて、ＤＴ電圧をデューティー比下限値（本実施形態ではデューティー比ゼロ）に対応する電圧レベルにしかつＶＣＯ電圧を直列共振回路１１の共振周波数よりも高い所定高周波数（上限周波数）に対応する電圧レベルにし、オフ信号の入力からオン信号（第二指示信号に相当）の入力への切り替えに応じて、ドライブ信号が示すデューティー比が上がるようにＤＴ電圧を変動させかつドライブ信号が示すスイッチング周波数が下がるようにＶＣＯ電圧を変動させる。
　従って、本実施形態によれば、共振周波数よりも高い周波数範囲で動作周波数を設定しながらも、デューティー比を下限値（本実施形態ではデューティー比ゼロ）とすることで、コンバータ回路１からの出力電圧をＬＬＣ共振コンバータ回路における周波数制御のみでは実現することが難しい所定下限電圧レベル（本実施形態ではゼロ）とすることができる。更に、デューティー比を下限値から徐々に増加させることで、コンバータ回路１からの出力電圧を所定下限電圧レベルから徐々に増加させることができ、ひいては、出力電圧をゼロを含む低電圧領域内の所定下限電圧レベルから調整していき設定電圧レベルで安定化させることができる。
　Ｃ点電圧及びＤＴ電圧はタイミングＴ１から徐々に上昇し、タイミングＴ２で上限レベルに達する。結果、タイミングＴ２以降は、ドライブ信号が示すデューティー比も上限値（最大デューティー比）となる。Ｃ点及びＤＴ電圧の上限レベルは、上述したように、抵抗素子Ｒ８及びＲ９並びに可変抵抗器ＶＲ２の各抵抗値によって定まる。また、Ｃ点電圧及びＤＴ電圧の上昇時間（タイミングＴ１からタイミングＴ２までの時間）は、上述したとおり、抵抗素子Ｒ８及びコンデンサＣｓの時定数に応じて決まり、その時間は、ＰＷＭ制御（デューティー比制御）が実行される期間となる。
　一方で、Ｂ点の電圧は、Ｃ点の電圧及びＤＴ電圧が上限に達してもなお上昇していく。
　このときＤ点の電圧及びＶＣＯ電圧もなお上昇していき、結果、出力されるドライブ信号が示すスイッチング周波数についても上限周波数から低下する方向で制御される。このとき、そのドライブ信号が示すデューティー比は上限値となっており、コンバータ回路１からの出力電圧は上昇していく。
　これにより検出回路４０により検出される出力電圧が上昇していき、可変抵抗器ＶＲ１の摺動子の電圧が基準電圧よりも高くなろうとすると、フォトカプラＰＣ１のダイオード電流が増加に転じることで二次側の出力インピーダンスが減少に転じ、Ｂ点の電圧の上昇が制限されることになる。これに伴い、フォトカプラＰＣ２の作用により、Ｄ点の電圧及びＶＣＯ電圧の上昇も制限されることになり、結果として、出力されるドライブ信号が示すスイッチング周波数の低下も制限される。
　このタイミングは、図２のグラフにおいてタイミングＴ３で示されており、以降、スイッチング周波数の変動が安定化されて、コンバータ回路１からの出力電圧が所定の設定電圧レベルで安定化される。つまり、タイミングＴ１からタイミングＴ３までの時間は、ＰＦＭ制御が実行される期間となる。
　このように本実施形態において、調整回路７０は、第二指示信号（オン信号）が入力された状態において、分圧電圧（可変抵抗器ＶＲ１の摺動子の電圧）が基準電圧よりも高くなろうとした場合に周波数制御電圧（ＶＣＯ電圧）の変動を抑制する。即ち、本実施形態では、或る程度の高さの出力域ではＰＦＭ制御により一定の設定電圧となるように出力を制御する。
　従って、本実施形態によれば、コンバータ回路１からの出力電圧をゼロを含む当該低電圧領域内の所定下限電圧レベルから調整し、当該低電圧領域よりも高い設定電圧レベルで安定化させることができる。
　また、上述したとおり、Ｃ点電圧及びＤＴ電圧は、タイミングＴ１から徐々に上昇し、タイミングＴ２以降、上限レベルで制限され、Ｄ点電圧及びＶＣＯ電圧は、タイミングＴ１から徐々に上昇し、タイミングＴ２以降も上昇し続け、タイミングＴ３で制限される。これにより、タイミングＴ１で指示信号がオフ信号からオン信号に切り替えられてから、タイミングＴ２以降は、ドライブ信号が示すデューティー比が上限値（最大デューティー比）となり、タイミングＴ３以降は、ドライブ信号が示すスイッチング周波数が下限値（共振周波数よりも高い周波数）となる。
　即ち、本実施形態において調整回路７０は、第一指示信号（オフ信号）の入力から第二指示信号（オン信号）の入力への切り替えに伴うデューティー制御電圧（ＤＴ電圧）の第一変動時間が当該切り替えに伴う周波数制御電圧（ＶＣＯ電圧）の第二変動時間よりも短くなるように構成されており、当該第一変動時間は、デューティー制御電圧（ＤＴ電圧）をデューティー比下限値（本実施形態ではデューティー比ゼロ）に対応する電圧レベルからデューティー比上限値に対応する電圧レベルまで変動させるのに要する時間であり、当該第二変動時間は、周波数制御電圧（ＶＣＯ電圧）が所定高周波数（上限周波数）に対応する電圧レベルから変動して抑制されるまでの時間である。
　なお、周波数制御電圧（ＶＣＯ電圧）が抑制されるタイミングは、出力電圧が所定の設定電圧レベルに到達したタイミングに近似する。
　このようにＤＴ電圧の第一変動時間をＶＣＯ電圧の第二変動時間よりも短くすることで、ＰＷＭ制御（デューティー比制御）により低出力域を実現しながら、或る程度の高さの出力域ではＰＷＭ制御を止めてＰＦＭ制御により一定の設定電圧となるように出力を制御することができる。ＰＷＭ制御ではハードスイッチングとなるが、低出力域のみでの実行に留めているため、回路上、特段問題は生じない。
［変形例］
　上述の実施形態の内容は適宜変形可能である。即ち、本実施形態は、図１に例示される回路構成に限定されない。
　図１には、スイッチング素子Ｑ１１及びＱ１２がハーフブリッジ方式で接続される構成が例示されているが、４つスイッチング素子がフルブリッジ方式で接続される構成に変形させることもできる。この変形例においては、ドライブ制御回路５０は、４チャンネル分のドライブ信号の出力端子を備えていてもよいし、２チャンネル分のドライブ信号の出力端子を備えていてもよい。前者の場合には、ドライブ回路１３は、各チャンネルのドライブ信号に応じて、各チャンネルに対応するスイッチング素子の動作をそれぞれ制御すればよい。後者の場合には、ドライブ回路１３は、１チャンネルのドライブ信号に応じてそのチャンネルに対応するスイッチング素子ペアの動作を制御すればよい。
　また、上述の実施形態を変形させて、オン信号の入力によってスイッチング素子ＱＳをオン状態とし、オフ信号の入力によってスイッチング素子ＱＳをオフ状態とするようにしてもよい。この場合、ＮＯＴ回路ＮＴは不要となる。
　また、上述の実施形態を変形させて、ドライブ制御回路５０が、ＤＴ電圧が所定範囲内で高い程、低いデューティー比を示すドライブ信号を出力し、ＤＴ電圧が所定範囲内で低い程、高いデューティー比を示すドライブ信号を出力するように構成されてもよい。また、ドライブ制御回路５０が、ＶＣＯ電圧が所定範囲内で高い程、高スイッチング周波数を示すドライブ信号を出力し、ＶＣＯ電圧がその所定範囲内で低い程、低スイッチング周波数を示すドライブ信号を出力するように構成されてもよい。この場合には、調整回路７０は、第一指示信号（オフ信号）の入力から第二指示信号（オン信号）の入力への切り替えに応じて、ドライブ信号が示すデューティー比が上がるようにＤＴ電圧を低下させ、かつドライブ信号が示すスイッチング周波数が下がるようにＶＣＯ電圧を低下させるよう構成されればよい。
　上述の実施形態及び変形例の一部又は全部は、次のようにも特定され得る。但し、上述の実施形態及び変形例が以下の記載に制限されるものではない。
＜１＞
　直列共振回路と、該直列共振回路に接続されておりドライブ信号に基づいて複数のスイッチング素子をスイッチング動作させるドライブ回路と、該直列共振回路を構成する共振コイルを一次巻線とするトランスと、該トランスの二次巻線に生じた交流電力を整流及び平滑化する整流回路とを含むＬＬＣ共振コンバータ回路において、該直列共振回路の共振周波数以上でスイッチング周波数を制御する制御回路であって、
　周波数制御端子及びデューティー制御端子を含み、該周波数制御端子の電圧レベルに対応するスイッチング周波数及び該デューティー制御端子の電圧レベルに対応するデューティー比を示すドライブ信号を前記ドライブ回路へ出力するドライブ制御回路と、
　前記ＬＬＣ共振コンバータ回路からの出力電圧を検出して該出力電圧が設定電圧レベルとなるように安定化させる検出回路と、
　制御電源端子からの入力電圧を分圧してデューティー制御電圧として前記デューティー制御端子に印加する分圧回路と、
　前記分圧回路及び前記検出回路に接続されており、前記デューティー制御電圧を調整可能であると共に、前記入力電圧及び前記検出回路で検出される出力電圧に基づいて前記周波数制御端子に印加される周波数制御電圧を調整可能である調整回路と、
　を備え、
　前記調整回路は、第一指示信号の入力から第二指示信号の入力への切り替えに応じて、前記ドライブ信号が示すデューティー比が上がるように前記デューティー制御電圧を変動させかつ前記ドライブ信号が示すスイッチング周波数が下がるように前記周波数制御電圧を変動させる、
　ＬＬＣ共振コンバータ回路の制御回路。
＜２＞
　前記調整回路は、前記第一指示信号の入力に応じて、前記デューティー制御電圧をデューティー比下限値に対応する電圧レベルにしかつ前記周波数制御電圧を前記共振周波数よりも高い所定高周波数に対応する電圧レベルにする、
　＜１＞に記載のＬＬＣ共振コンバータ回路の制御回路。
＜３＞
　前記検出回路は、
　　前記ＬＬＣ共振コンバータ回路からの出力電圧の電圧レベルを可変に設定可能な出力可変回路と、
　　検出された出力電圧の分圧電圧と基準電圧との比較により、前記ＬＬＣ共振コンバータ回路からの出力電圧を前記出力可変回路により設定された前記設定電圧レベルとなるように安定化させる安定化回路と、
　を含み、
　前記調整回路は、前記第二指示信号が入力された状態において、前記分圧電圧が前記基準電圧よりも高くなろうとした場合に前記周波数制御電圧の変動を抑制する、
　＜２＞に記載のＬＬＣ共振コンバータ回路の制御回路。
＜４＞
　前記調整回路は、前記第一指示信号の入力から第二指示信号の入力への切り替えに伴う前記デューティー制御電圧の第一変動時間が該切り替えに伴う前記周波数制御電圧の第二変動時間よりも短くなるように構成されており、
　前記第一変動時間は、前記デューティー制御電圧を前記デューティー比下限値に対応する電圧レベルからデューティー比上限値に対応する電圧レベルまで変動させるのに要する時間であり、
　前記第二変動時間は、前記周波数制御電圧が前記所定高周波数に対応する電圧レベルから変動して抑制されるまでの時間である、
　＜３＞に記載のＬＬＣ共振コンバータ回路の制御回路。
＜５＞
　前記調整回路は、
　　前記分圧電圧が前記基準電圧よりも高くなろうとした場合に流れる電流が大きくなる第一発光ダイオードと、
　　前記第一発光ダイオードと共に第一フォトカプラを構成する第一フォトトランジスタと、
　　前記分圧回路から前記デューティー制御端子への前記デューティー制御電圧の出力ラインから分岐してグランドラインへ繋がる分岐ラインに直列に設けられた整流ダイオード及び第一抵抗素子と、
　　前記制御電源端子から延びてグランドラインへと繋がるラインに前記分圧回路と並列に接続される第二抵抗素子及び第二発光ダイオードと、
　　前記第二発光ダイオードと共に第二フォトカプラを構成する第二フォトトランジスタと、
　を含み、
　前記第二発光ダイオード及び前記第二抵抗素子が直列に設けられたラインが前記第二発光ダイオードのカソード側で前記分岐ラインと接続されており、
　前記周波数制御端子から延びてグランドラインへと繋がるラインに前記第二フォトトランジスタが設けられており、
　前記第一フォトトランジスタのエミッタ端子はグランドラインに接続されており、
　前記第一フォトトランジスタのコレクタ端子から延びるフォトカプラ出力ラインが前記分岐ラインにおける前記整流ダイオードのカソードと前記第一抵抗素子との間に接続されている、
　＜３＞又は＜４＞に記載のＬＬＣ共振コンバータ回路の制御回路。
＜６＞
　前記調整回路は、エミッタ端子がグランドラインに接続されており、コレクタ端子が前記フォトカプラ出力ラインに接続されており、前記第一指示信号の入力に応じてオン状態となり前記第二指示信号の入力に応じてオフ状態となるスイッチング素子を更に含み、
　前記スイッチング素子がオン状態になると、前記フォトカプラ出力ライン及び前記整流ダイオードのカソード側がグランドレベルに落ちることで、前記デューティー制御端子に印加される前記デューティー制御電圧が前記デューティー比下限値に対応する電圧レベルになる、
　＜５＞に記載のＬＬＣ共振コンバータ回路の制御回路。
＜７＞
　＜１＞から＜６＞のいずれか一つに記載の制御回路と、
　前記直列共振回路と、
　前記ドライブ回路と、
　前記トランスと、
　前記整流回路と、
　を備えるＬＬＣ共振コンバータ回路。
＜８＞
　直列共振回路と、
　前記直列共振回路に接続されておりドライブ信号に基づいて複数のスイッチング素子をスイッチング動作させるドライブ回路と、
　前記直列共振回路を構成する共振コイルを一次巻線とするトランスと、
　前記トランスの二次巻線に生じた交流電力を整流及び平滑化する整流回路と、
　周波数制御端子及びデューティー制御端子を含み、該周波数制御端子の電圧レベルに対応するスイッチング周波数及び該デューティー制御端子の電圧レベルに対応するデューティー比を示すドライブ信号を前記ドライブ回路へ出力するドライブ制御回路と、
　前記整流回路からの出力電圧を検出して該出力電圧が設定電圧レベルとなるように安定化させる検出回路と、
　制御電源端子からの入力電力の電圧を分圧してデューティー制御電圧として前記デューティー制御端子に印加する分圧回路と、
　前記分圧回路及び前記検出回路に接続されており、前記デューティー制御電圧を調整可能であると共に、前記入力電力及び前記検出回路で検出される出力電圧に基づいて前記周波数制御端子に印加される周波数制御電圧を調整可能である調整回路と、
　を備えるＬＬＣ共振コンバータ回路の制御方法であって、
　第一指示信号の入力から第二指示信号の入力への切り替えに応じて、前記ドライブ信号の前記デューティー比が上がるように前記デューティー制御電圧を変動させかつ前記ドライブ信号の前記スイッチング周波数が下がるように前記周波数制御電圧を変動させる、
　ＬＬＣ共振コンバータ回路の制御方法。
＜９＞
　前記第一指示信号の入力に応じて、前記デューティー制御電圧をデューティー比下限値に対応する電圧レベルにしかつ前記周波数制御電圧を前記直列共振回路の共振周波数よりも高い所定高周波数に対応する電圧レベルにする、
　ことを更に含む＜８＞に記載のＬＬＣ共振コンバータ回路の制御方法。
＜１０＞
　前記検出回路は、前記ＬＬＣ共振コンバータ回路からの出力電圧の電圧レベルを可変に設定可能な出力可変回路と、検出された出力電圧の分圧電圧と基準電圧との比較により、前記ＬＬＣ共振コンバータ回路からの出力電圧を前記出力可変回路により設定された前記設定電圧レベルとなるように安定化させる安定化回路とを含み、
　前記第二指示信号が入力された状態において、前記分圧電圧が前記基準電圧よりも高くなろうとした場合に前記周波数制御電圧の変動を抑制する、
　ことを更に含む＜９＞に記載のＬＬＣ共振コンバータ回路の制御方法。
＜１１＞
　前記第一指示信号の入力から第二指示信号の入力への切り替えに伴う前記デューティー制御電圧の第一変動時間が該切り替えに伴う前記周波数制御電圧の第二変動時間よりも短く、
　前記第一変動時間は、前記デューティー制御電圧を前記デューティー比下限値に対応する電圧レベルからデューティー比上限値に対応する電圧レベルまで変動させるのに要する時間であり、
　前記第二変動時間は、前記周波数制御電圧が前記所定高周波数に対応する電圧レベルから変動して抑制されるまでの時間である、
　＜１０＞に記載のＬＬＣ共振コンバータ回路の制御方法。
　１　ＬＬＣ共振コンバータ回路（コンバータ回路）
　３　トランス
　１０　一次側回路
　１１　直列共振回路
　１３　ドライブ回路
　２０　二次側回路
　２１　整流回路
　３０　制御回路
　４０　検出回路
　５０　ドライブ制御回路
　６０　分圧回路
　７０　調整回路
　ＶＲ１、ＶＲ２　可変抵抗器
　ＩＣ　シャントレギュレータ
　ＰＣ１、ＰＣ２　フォトカプラ
　ＱＳ、Ｑ１１、Ｑ１２　スイッチング素子（トランジスタ）
　ＮＴ　ＮＯＴ回路
　ＨＤ１、ＨＤ２　発光ダイオード
　ＰＱ１、ＰＱ２　フォトトランジスタ

Claims (11)

  1. 　直列共振回路と、該直列共振回路に接続されておりドライブ信号に基づいて複数のスイッチング素子をスイッチング動作させるドライブ回路と、該直列共振回路を構成する共振コイルを一次巻線とするトランスと、該トランスの二次巻線に生じた交流電力を整流及び平滑化する整流回路とを含むＬＬＣ共振コンバータ回路における、該直列共振回路の共振周波数以上でスイッチング周波数を制御する制御回路であって、
    　周波数制御端子及びデューティー制御端子を含み、該周波数制御端子の電圧レベルに対応するスイッチング周波数及び該デューティー制御端子の電圧レベルに対応するデューティー比を示すドライブ信号を前記ドライブ回路へ出力するドライブ制御回路と、
    　前記ＬＬＣ共振コンバータ回路からの出力電圧を検出して該出力電圧が設定電圧レベルとなるように安定化させる検出回路と、
    　制御電源端子からの入力電圧を分圧してデューティー制御電圧として前記デューティー制御端子に印加する分圧回路と、
    　前記分圧回路及び前記検出回路に接続されており、前記デューティー制御電圧を調整可能であると共に、前記入力電圧及び前記検出回路で検出される出力電圧に基づいて前記周波数制御端子に印加される周波数制御電圧を調整可能である調整回路と、
    　を備え、
    　前記調整回路は、第一指示信号の入力から第二指示信号の入力への切り替えに応じて、前記ドライブ信号が示すデューティー比が上がるように前記デューティー制御電圧を変動させかつ前記ドライブ信号が示すスイッチング周波数が下がるように前記周波数制御電圧を変動させる、
    　ＬＬＣ共振コンバータ回路の制御回路。
  2. 　前記調整回路は、前記第一指示信号の入力に応じて、前記デューティー制御電圧をデューティー比下限値に対応する電圧レベルにしかつ前記周波数制御電圧を前記共振周波数よりも高い所定高周波数に対応する電圧レベルにする、
    　請求項１に記載のＬＬＣ共振コンバータ回路の制御回路。
  3. 　前記検出回路は、
    　　前記ＬＬＣ共振コンバータ回路からの出力電圧の電圧レベルを可変に設定可能な出力可変回路と、
    　　検出された出力電圧の分圧電圧と基準電圧との比較により、前記ＬＬＣ共振コンバータ回路からの出力電圧を前記出力可変回路により設定された前記設定電圧レベルとなるように安定化させる安定化回路と、
    　を含み、
    　前記調整回路は、前記第二指示信号が入力された状態において、前記分圧電圧が前記基準電圧よりも高くなろうとした場合に前記周波数制御電圧の変動を抑制する、
    　請求項２に記載のＬＬＣ共振コンバータ回路の制御回路。
  4. 　前記調整回路は、前記第一指示信号の入力から第二指示信号の入力への切り替えに伴う前記デューティー制御電圧の第一変動時間が該切り替えに伴う前記周波数制御電圧の第二変動時間よりも短くなるように構成されており、
    　前記第一変動時間は、前記デューティー制御電圧を前記デューティー比下限値に対応する電圧レベルからデューティー比上限値に対応する電圧レベルまで変動させるのに要する時間であり、
    　前記第二変動時間は、前記周波数制御電圧が前記所定高周波数に対応する電圧レベルから変動して抑制されるまでの時間である、
    　請求項３に記載のＬＬＣ共振コンバータ回路の制御回路。
  5. 　前記調整回路は、
    　　前記分圧電圧が前記基準電圧よりも高くなろうとした場合に流れる電流が大きくなる第一発光ダイオードと、
    　　前記第一発光ダイオードと共に第一フォトカプラを構成する第一フォトトランジスタと、
    　　前記分圧回路から前記デューティー制御端子への前記デューティー制御電圧の出力ラインから分岐してグランドラインへ繋がる分岐ラインに直列に設けられた整流ダイオード及び第一抵抗素子と、
    　　前記制御電源端子から延びてグランドラインへと繋がるラインに前記分圧回路と並列に接続される第二抵抗素子及び第二発光ダイオードと、
    　　前記第二発光ダイオードと共に第二フォトカプラを構成する第二フォトトランジスタと、
    　を含み、
    　前記第二発光ダイオード及び前記第二抵抗素子が直列に設けられたラインが前記第二発光ダイオードのカソード側で前記分岐ラインと接続されており、
    　前記周波数制御端子から延びてグランドラインへと繋がるラインに前記第二フォトトランジスタが設けられており、
    　前記第一フォトトランジスタのエミッタ端子はグランドラインに接続されており、
    　前記第一フォトトランジスタのコレクタ端子から延びるフォトカプラ出力ラインが前記分岐ラインにおける前記整流ダイオードのカソードと前記第一抵抗素子との間に接続されている、
    　請求項３又は４に記載のＬＬＣ共振コンバータ回路の制御回路。
  6. 　前記調整回路は、エミッタ端子がグランドラインに接続されており、コレクタ端子が前記フォトカプラ出力ラインに接続されており、前記第一指示信号の入力に応じてオン状態となり前記第二指示信号の入力に応じてオフ状態となるスイッチング素子を更に含み、
    　前記スイッチング素子がオン状態になると、前記フォトカプラ出力ライン及び前記整流ダイオードのカソード側がグランドレベルに落ちることで、前記デューティー制御端子に印加される前記デューティー制御電圧が前記デューティー比下限値に対応する電圧レベルになる、
    　請求項５に記載のＬＬＣ共振コンバータ回路の制御回路。
  7. 　請求項１から６のいずれか一項に記載の制御回路と、
    　前記直列共振回路と、
    　前記ドライブ回路と、
    　前記トランスと、
    　前記整流回路と、
    　を備えるＬＬＣ共振コンバータ回路。
  8. 　直列共振回路と、
    　前記直列共振回路に接続されておりドライブ信号に基づいて複数のスイッチング素子をスイッチング動作させるドライブ回路と、
    　前記直列共振回路を構成する共振コイルを一次巻線とするトランスと、
    　前記トランスの二次巻線に生じた交流電力を整流及び平滑化する整流回路と、
    　周波数制御端子及びデューティー制御端子を含み、該周波数制御端子の電圧レベルに対応するスイッチング周波数及び該デューティー制御端子の電圧レベルに対応するデューティー比を示すドライブ信号を前記ドライブ回路へ出力するドライブ制御回路と、
    　前記整流回路からの出力電圧を検出して該出力電圧が設定電圧レベルとなるように安定化させる検出回路と、
    　制御電源端子からの入力電力の電圧を分圧してデューティー制御電圧として前記デューティー制御端子に印加する分圧回路と、
    　前記分圧回路及び前記検出回路に接続されており、前記デューティー制御電圧を調整可能であると共に、前記入力電力及び前記検出回路で検出される出力電圧に基づいて前記周波数制御端子に印加される周波数制御電圧を調整可能である調整回路と、
    　を備えるＬＬＣ共振コンバータ回路の制御方法であって、
    　第一指示信号の入力から第二指示信号の入力への切り替えに応じて、前記ドライブ信号の前記デューティー比が上がるように前記デューティー制御電圧を変動させかつ前記ドライブ信号の前記スイッチング周波数が下がるように前記周波数制御電圧を変動させる、
    　ＬＬＣ共振コンバータ回路の制御方法。
  9. 　前記第一指示信号の入力に応じて、前記デューティー制御電圧をデューティー比下限値に対応する電圧レベルにしかつ前記周波数制御電圧を前記直列共振回路の共振周波数よりも高い所定高周波数に対応する電圧レベルにする、
    　ことを更に含む請求項８に記載のＬＬＣ共振コンバータ回路の制御方法。
  10. 　前記検出回路は、前記ＬＬＣ共振コンバータ回路からの出力電圧の電圧レベルを可変に設定可能な出力可変回路と、検出された出力電圧の分圧電圧と基準電圧との比較により、前記ＬＬＣ共振コンバータ回路からの出力電圧を前記出力可変回路により設定された前記設定電圧レベルとなるように安定化させる安定化回路とを含み、
    　前記第二指示信号が入力された状態において、前記分圧電圧が前記基準電圧よりも高くなろうとした場合に前記周波数制御電圧の変動を抑制する、
    　ことを更に含む請求項９に記載のＬＬＣ共振コンバータ回路の制御方法。
  11. 　前記第一指示信号の入力から第二指示信号の入力への切り替えに伴う前記デューティー制御電圧の第一変動時間が該切り替えに伴う前記周波数制御電圧の第二変動時間よりも短く、
    　前記第一変動時間は、前記デューティー制御電圧を前記デューティー比下限値に対応する電圧レベルからデューティー比上限値に対応する電圧レベルまで変動させるのに要する時間であり、
    　前記第二変動時間は、前記周波数制御電圧が前記所定高周波数に対応する電圧レベルから変動して抑制されるまでの時間である、
    　請求項１０に記載のＬＬＣ共振コンバータ回路の制御方法。
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