WO2024201685A1 - 自発光型表示装置および自発光型表示装置の製造方法 - Google Patents

自発光型表示装置および自発光型表示装置の製造方法 Download PDF

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]

Definitions

  • This disclosure relates to a self-luminous display device and a method for manufacturing a self-luminous display device.
  • Patent document 1 discloses that the thickness of the gate insulating film affects the threshold value of a transistor.
  • the threshold value of a transistor is affected by the gate length and the carrier concentration in the channel layer. This means that the actual threshold value of the transistor varies, which can easily lead to a decrease in display quality.
  • a self-luminous display device includes a first pixel circuit including a first transistor having a first channel layer including an oxide semiconductor, and a second pixel circuit having the same circuit configuration as the first pixel circuit, including a second transistor corresponding to the first transistor and having a second channel layer including an oxide semiconductor, the gate length of the second transistor being greater than the gate length of the first transistor, and the oxide semiconductor included in the second channel layer being more reduced than the oxide semiconductor included in the first channel layer.
  • a method for manufacturing a self-luminous display device includes the steps of forming a channel layer including an oxide semiconductor of a transistor, forming a first insulating layer in contact with the channel layer, etching the first insulating layer with a first plasma to form a hole penetrating the first insulating layer or introducing oxygen into the first insulating layer, annealing the channel layer and the first insulating layer after the step using the first plasma, forming a conductor layer that will be the material of the gate electrode of the transistor, and etching the conductor layer with a second plasma to form the gate electrode of the transistor from the conductor layer.
  • FIG. 1 is a plan view illustrating a configuration example of a self-luminous display device according to an embodiment of the present disclosure.
  • 2 is a plan view perspective diagram showing a configuration example of a first transistor and a second transistor shown in FIG. 1 .
  • 2 is a cross-sectional view showing a configuration example of a first transistor and a second transistor shown in FIG. 1 .
  • 2 is a cross-sectional view showing a configuration example of a first transistor and a second transistor shown in FIG. 1 .
  • 1A to 1C are cross-sectional views illustrating an example of a method for manufacturing a self-luminous display device according to an embodiment of the present disclosure.
  • FIG. 6 is a plan view showing an example of the intensity distribution of the plasma shown in FIG. 5 .
  • 1 is a cross-sectional view showing a configuration example of a self-luminous display device according to an embodiment of the present disclosure.
  • 1A to 1C are cross-sectional views illustrating an example of a method for manufacturing a self-luminous display device according to an embodiment of the present disclosure.
  • 1 is a cross-sectional view showing a configuration example of a self-luminous display device according to an embodiment of the present disclosure.
  • 1A to 1C are cross-sectional views illustrating an example of a method for manufacturing a self-luminous display device according to an embodiment of the present disclosure.
  • 1A to 1C are cross-sectional views illustrating an example of a method for manufacturing a self-luminous display device according to an embodiment of the present disclosure.
  • FIG. 1 is a plan view showing an example of the configuration of a self-luminous display device according to an embodiment of the present disclosure.
  • the self-luminous display device 1 includes a display unit DA including a plurality of pixels PX, and a drive circuit 10 that drives the display unit DA.
  • Each of the plurality of pixels PX includes a light-emitting element 2 and a pixel circuit 3 that controls a current or voltage applied to the light-emitting element 2.
  • Each of the pixel circuits 3 includes a transistor TX, and each of the transistors TX has a channel layer including an oxide semiconductor.
  • the self-luminous display device 1 includes a first pixel circuit 31 including a first transistor T1 having a first channel layer including an oxide semiconductor, and a second pixel circuit 32 having the same circuit configuration as the first pixel circuit 31, corresponding to the first transistor T1, and including a second transistor T2 having a second channel layer including an oxide semiconductor. More specifically, the second pixel circuit 32 has the same circuit element arrangement and connection relationship as the first pixel circuit 31 in terms of design, and the characteristics of the corresponding circuit elements are the same. The characteristics of the circuit elements are, for example, the threshold value of the transistor and the capacitance value of the capacitance element.
  • the threshold value of the gate voltage of a transistor using an oxide semiconductor depends on the gate length of the transistor and the degree of reduction of the oxide semiconductor in the transistor. Therefore, the first transistor T1 and the second transistor T2 have the same threshold value, gate length, and degree of reduction in terms of design.
  • the first transistor T1 and the second transistor T2 may be drive transistors. Hereinafter, attention will be paid to the first transistor T1 and the second transistor T2.
  • FIGS. 2, 3, and 4 are plan perspective, cross-sectional, and cross-sectional views showing configuration examples of the first and second transistors shown in FIG. 1.
  • FIG. 3 shows the ABCD cross section of FIG. 2
  • FIG. 4 shows the EFGHIJ cross section of FIG. 2.
  • the first transistor T1 has a gate electrode G1, a source electrode S1, a drain electrode D1, and a first channel layer C1 including an oxide semiconductor.
  • the second transistor T2 has a gate electrode G2, a source electrode S2, a drain electrode D2, and a second channel layer C2 including an oxide semiconductor.
  • the actual gate length L2 of the second transistor T2 is greater than the actual gate length L1 of the first transistor T1, and the oxide semiconductor contained in the actual second channel layer C2 is more reduced than the oxide semiconductor contained in the actual first channel layer C1.
  • the difference between the gate lengths L1 and L2 acts to make the threshold of the second transistor T2 larger than the threshold of the first transistor T1.
  • the difference in the degree of reduction of the oxide semiconductor acts to make the threshold of the second transistor T2 smaller than the threshold of the first transistor T1.
  • the difference in gate length directly leads to a difference in threshold value, and the difference in threshold value is large.
  • a large difference in threshold value causes uneven brightness and deteriorates display quality.
  • adjustments are usually made before shipping so that the uneven brightness is no longer visible (so-called "demura processing"), but there are cases where uneven brightness remains to a degree that is difficult to adjust.
  • the difference in threshold value leads to differences in aging, causing uneven brightness after aging and deteriorating display quality.
  • the difference in threshold value is small, and therefore the unevenness in raw luminance before the demurration process is small. This makes it possible to improve the display quality of the self-luminous display device 1, and in particular to improve the display quality after deterioration over time.
  • the first transistor T1 and the second transistor T2 may each be a thin film transistor.
  • the oxide semiconductor contained in the first channel layer C1 and the oxide semiconductor contained in the second channel layer C2 may be the same material.
  • the oxide semiconductor may be, for example, copper oxide, silver oxide, zinc oxide, gallium oxide, tin oxide, indium oxide, indium gallium zinc oxide, indium tin oxide, indium zinc oxide, titanium oxide, indium titanium oxide, or indium titanium zinc oxide.
  • the gate electrode G1 and the gate electrode G2 are formed from the same layer as each other, and the first channel layer C1 and the second channel layer C2 are formed from the same layer as each other.
  • the source electrodes S1, S2 and the drain electrodes D1, D2 may each be formed from the same layer as each other.
  • the self-luminous display device 1 includes a first insulating layer I1 having a first portion P1 in contact with the upper surface of the first channel layer C1 and a second portion P2 in contact with the upper surface of the second channel layer C2.
  • the density of hydrogen contained in the second portion P2 is greater than the density of hydrogen contained in the first portion P1.
  • the diameter of the second hole H2 penetrating the vicinity of the second portion P2 is smaller than the diameter of the first hole H1 penetrating the vicinity of the first portion P1.
  • the first hole H1 is a through hole for dehydrogenating the first portion P1
  • the second hole H2 is a through hole for dehydrogenating the second portion P2.
  • the diameter of the second hole H2 may be 0, in other words, there may be no dehydrogenation hole in the vicinity of the second portion P2.
  • the first insulating layer I1 may be an inorganic insulating layer and may include, for example, silicon nitride (SiN), silicon oxide (SiO), or silicon oxynitride (SiNO).
  • (Production method) 5 is a cross-sectional view showing an example of a method for manufacturing a self-luminous display device according to an embodiment of the present disclosure.
  • a first channel layer CX including an oxide semiconductor of a transistor is formed (step S10), and a first insulating layer I1 in contact with the channel layer CX is formed (step S20).
  • the channel layer CX includes a first channel layer C1 and a second channel layer C2.
  • the first insulating layer I1 is formed on the channel layer CX.
  • the first insulating layer I1 contains hydrogen when it is formed.
  • a photoresist layer 21 having an opening OX is formed on the first insulating layer I1 (step S22).
  • the opening OX includes a first opening O1 overlapping the intended position of the first hole H1 and a second opening O2 overlapping the intended position of the second hole H2.
  • the depth and diameter of the second opening O2 are the same as the depth and diameter of the first opening O1. It is beneficial that the opening OX does not penetrate through the substrate.
  • the photoresist layer 21 having a non-penetrating opening OX can be realized using a halftone mask or a graytone mask.
  • the photoresist layer 21 and the first insulating layer I1 are etched by the first plasma 41 so as to form holes HX penetrating the first insulating layer I1 (step S24), and the photoresist layer 21 is removed (step S26).
  • the openings OX overlap with the holes HX in a plan view.
  • the holes HX penetrating the first insulating layer I1 include a first hole H1 and a second hole H2.
  • the stronger the first plasma 41 is the larger the diameters of the openings OX and holes HX become.
  • the diameter of the first holes H1 formed in the area where the strength of the first plasma 41 is strong is larger than the diameter of the second holes H2 formed in the area where the strength of the first plasma 41 is weak.
  • step S24 the photoresist layer 21 is etched by the first plasma 41 so that the opening OX penetrates the photoresist layer 21, and the first insulating layer I1 is further etched to form a hole HX.
  • the diameter of the second hole H2 can be set to 0, in other words, a dehydrogenation hole is not formed in an area where the first plasma 41 is weak.
  • the channel layer CX and the first insulating layer I1 are annealed (step S30).
  • the annealing process liberates hydrogen from the first insulating layer I1, and some of the liberated hydrogen reduces the oxide semiconductor contained in the channel layer CX, while another part escapes without being reduced.
  • the larger the diameter of the hole HX the easier it is for hydrogen to escape through the hole HX, and therefore the oxide semiconductor near the hole HX is not reduced as much.
  • hydrogen liberated from the first portion P1 to the first channel layer C1 side is more likely to escape than hydrogen liberated from the second portion P2 to the second channel layer C2 side. Therefore, the oxide semiconductor contained in the second channel layer C2 is reduced more than the oxide semiconductor contained in the first channel layer C1.
  • a conductor layer 13 that will be the material of the transistor gate electrode GX is formed (step S40), and a patterned template layer 51 is formed on the conductor layer 13 (step S42).
  • the conductor layer 13 is etched by the second plasma 42 so as to form the transistor gate electrode GX from the conductor layer 13 (step S44), and the template layer 51 is removed.
  • the gate electrode GX includes a gate electrode G1 and a gate electrode G2.
  • This manufacturing method (at least partially) cancels out the effects of the gate length and the degree of reduction of the oxide semiconductor on the transistor threshold, thereby reducing the difference between the design threshold and the actual threshold of the transistor. It also reduces the difference in threshold between the first transistor T1 formed in an area with a strong plasma and the second transistor T2 formed in an area with a weak plasma.
  • the first and second plasmas 41, 42 may each have a spatially non-uniform intensity distribution.
  • the plasma is weak in the central region F1 and the outer peripheral region F2, and is strong in the intermediate region F3 therebetween.
  • the shape of the intermediate region F3 corresponds to the shape of the plasma generating electrode and is usually annular. It is beneficial that the intensity distributions of the first and second plasmas 41, 42 are approximately the same as each other.
  • the first and second plasmas 41, 42 are strong in the region where the first transistor T1 is formed, and the first and second plasmas 41, 42 are weak in the region where the second transistor T2 is formed.
  • the intensity distribution may be measured, or the intensity distribution may be estimated from the configuration of the plasma generating device. If the shape and arrangement of the plasma generating electrodes are the same, it can be determined that the intensity distributions of the first and second plasmas 41, 42 are the same.
  • the first and second plasmas 41 and 42 may also be generated by the same device.
  • the self-luminous display device 1 includes a second insulating layer I2 having a third portion P3 in contact with the lower surface of the first channel layer C1 and a fourth portion P4 in contact with the lower surface of the second channel layer C2.
  • the density of hydrogen contained in the fourth portion P4 is greater than the density of hydrogen contained in the third portion P3.
  • the diameter of the fourth hole H4 penetrating the vicinity of the fourth portion P4 is smaller than the diameter of the third hole H3 penetrating the vicinity of the third portion P3.
  • the third hole H3 is a through hole for dehydrogenating from the third portion P3, and the fourth hole H4 is a through hole for dehydrogenating from the fourth portion P4.
  • the diameter of the fourth hole H4 may be 0, in other words, there may be no dehydrogenation hole in the vicinity of the fourth portion P4.
  • the second insulating layer I2 may be an inorganic insulating layer and may contain, for example, silicon nitride (SiN), silicon oxide (SiO), or silicon oxynitride (SiNO).
  • the third hole H3 may or may not overlap the first hole H1 in a planar view.
  • the fourth hole H4 may or may not overlap the second hole H2 in a planar view.
  • a second insulating layer I2 is formed on the opposite side of the first insulating layer I1 and in contact with the channel layer CX (step S50).
  • the channel layer CX is to be formed on the second insulating layer
  • the first insulating layer I1 is to be formed on the channel layer CX.
  • the second insulating layer I2 also contains hydrogen when formed.
  • a photoresist layer 22 having an opening OY is formed on the second insulating layer I2 (step S52).
  • the opening OY includes a third opening O3 overlapping the planned position for forming the third hole H3 and a fourth opening O4 overlapping the planned position for forming the fourth hole H4.
  • the depth and diameter of the fourth opening O4 are the same as the depth and diameter of the third opening O3. It is beneficial that the opening OY does not penetrate through either.
  • the photoresist layer 22 and the second insulating layer I2 are etched by the third plasma 43 so as to form a hole HY penetrating the second insulating layer I2 (step S54), and the photoresist layer 22 is removed (step S56).
  • the photoresist layer 22 is etched by the third plasma 43 so as to penetrating the photoresist layer 22 with an opening OY
  • the second insulating layer I2 is further etched so as to form a hole HY.
  • the opening OY overlaps with the hole HY in a plan view.
  • the hole HY penetrating the second insulating layer I2 includes a third hole H3 and a fourth hole H4.
  • the diameter of the third hole H3 formed in the region where the strength of the third plasma 43 is strong is larger than the diameter of the fourth hole H4 formed in the region where the strength of the third plasma 43 is weak.
  • the diameter of the fourth hole H4 may be 0.
  • the third plasma 43 may have a spatially non-uniform intensity distribution. It is beneficial that the intensity distribution of the third plasma 43 is the same as the intensity distributions of the first and second plasmas 41, 42. In addition, the first to third plasmas 41 to 43 may be generated by the same device.
  • the channel layer CX and the second insulating layer I2 are annealed (step S60).
  • the annealing process liberates hydrogen from the second insulating layer I2, and some of the liberated hydrogen reduces the oxide semiconductor contained in the channel layer CX.
  • step S10 and the subsequent steps are performed in order.
  • the annealing processes in steps S60 and S30 may be performed in the same process.
  • the channel layer CX, the first insulating layer I1, and the second insulating layer I2 may be annealed after the process using the first plasma 41 and after the process using the third plasma 43.
  • FIG. 9 is a perspective plan view showing a configuration example of a self-luminous display device according to an embodiment of the present disclosure.
  • the ABCD cross section of FIG. 9 is the same as FIG. 3.
  • dehydrogenation holes are not provided near the first channel layer C1 and the second channel layer C2, and the first insulating layer I1 is doped with oxygen.
  • FIG. 9 shows that in the self-luminous display device 1 according to the present disclosure, dehydrogenation holes are not provided near the first channel layer C1 and the second channel layer C2, and the first insulating layer I1 is doped with oxygen.
  • the self-luminous display device 1 includes a first insulating layer I1 having a first portion P1 in contact with the upper surface of the first channel layer C1 and a second portion P2 in contact with the upper surface of the second channel layer C2, and the density of oxygen contained in the second portion P2 is smaller than the density of oxygen contained in the first portion P1.
  • FIG. 10 is a cross-sectional view showing an example of a method for manufacturing a self-luminous display device according to an embodiment of the present disclosure.
  • steps S10 and S20 are performed in order, and then, with the entire upper surface of the first insulating layer I1 exposed, oxygen is introduced into the first insulating layer I1 by the first plasma 41 (step S28).
  • This can be achieved by using oxygen in the first plasma 41, and is a so-called "oxygen plasma treatment.”
  • the stronger the first plasma 41 is, the greater the amount of oxygen introduced. Specifically, more oxygen is introduced into the first portion P1 located in an area where the strength of the first plasma 41 is strong than into the second portion P2 located in an area where the strength of the first plasma 41 is weak.
  • step S30 is performed.
  • the annealing process liberates oxygen from the first insulating layer I1, oxidizing the oxide semiconductor contained in the channel layer CX.
  • the more oxygen contained in the first insulating layer I1 the more oxygen is liberated, and therefore the more the oxide semiconductor is oxidized.
  • the oxide semiconductor contained in the first channel layer C1 is more oxidized than the oxide semiconductor contained in the second channel layer C2. Additionally or alternatively, oxygen reacts with hydrogen, and the more oxygen there is, the less the oxide semiconductor is reduced by hydrogen.
  • steps S40, S42, and S44 are performed to remove the template layer 51.
  • This manufacturing method also (at least partially) cancels out the effects of the gate length and the degree of reduction of the oxide semiconductor on the transistor threshold, thereby reducing the difference between the design threshold and the actual threshold of the transistor. It also reduces the difference in threshold between the first transistor T1 formed in an area with a strong plasma and the second transistor T2 formed in an area with a weak plasma.
  • the self-luminous display device 1 may have the second insulating layer I2 doped with oxygen.
  • the self-luminous display device 1 includes the second insulating layer I2 having a third portion P3 in contact with the upper surface of the first channel layer C1 and a fourth portion P4 in contact with the upper surface of the second channel layer C2, and the density of oxygen contained in the fourth portion P4 is smaller than the density of oxygen contained in the third portion P3.
  • FIG. 11 is a cross-sectional view showing an example of a method for manufacturing a self-luminous display device according to an embodiment of the present disclosure.
  • a second insulating layer I2 is formed on the opposite side of the first insulating layer I1 and in contact with the channel layer CX (step S50).
  • the channel layer CX is to be formed on the second insulating layer
  • the first insulating layer I1 is to be formed on the channel layer CX.
  • oxygen is introduced into the second insulating layer I2 by the third plasma 43 (step S58). This can be achieved by using oxygen for the third plasma 43. More oxygen is introduced into the third portion P3 located in the region where the strength of the third plasma 43 is strong than into the fourth portion P4 located in the region where the strength of the third plasma 43 is weak.
  • the channel layer CX and the second insulating layer I2 are annealed (step S60).
  • the annealing process liberates oxygen from the second insulating layer I2, oxidizing the oxide semiconductor contained in the channel layer CX. Due to the difference in the amount of oxygen in the third portion P3 and the fourth portion P4, the oxide semiconductor contained in the first channel layer C1 is more oxidized than the oxide semiconductor contained in the second channel layer C2. Additionally or alternatively, oxygen reacts with hydrogen, and the more oxygen there is, the less the oxide semiconductor is reduced by hydrogen. Then, step S10 and the subsequent steps are performed in order. The annealing processes in steps S60 and S30 may be performed in the same process.
  • dehydrogenation holes may be formed only in the insulating layer in contact with the lower surface of the channel layer.
  • oxygen may be doped only in the insulating layer in contact with the lower surface of the channel layer.
  • dehydrogenation holes may be formed in the insulating layer in contact with one surface of the channel layer, and oxygen may be doped in the insulating layer in contact with the other surface.

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Abstract

本開示に係る自発光型表示装置は、酸化物半導体を含む第１チャネル層（Ｃ１）を有する第１トランジスタ（Ｔ１）を含む第１画素回路と、第１画素回路と同一回路構成を有し、第１トランジスタ（Ｔ１）に対応し、酸化物半導体を含む第２チャネル層（Ｃ２）を有する第２トランジスタ（Ｔ２）を含む第２画素回路と、を備え、第２トランジスタ（Ｔ２）のゲート長（Ｌ２）が第１トランジスタ（Ｔ１）のゲート長（Ｌ１）よりも大きく、第２トランジスタ（Ｔ２）が含む酸化物半導体は、第１トランジスタ（Ｔ１）が含む酸化物半導体よりも還元されている。

Description

自発光型表示装置および自発光型表示装置の製造方法
　本開示は、自発光型表示装置および自発光型表示装置の製造方法に関する。
　特許文献１は、ゲート絶縁膜の膜厚がトランジスタの閾値に影響することを開示している。
特開２０１５－０６０９９６号（２０１５年３月３０日）
　トランジスタの閾値は、ゲート長およびチャネル層のキャリア濃度に影響される。このため、トランジスタの実際の閾値がばらつき、表示品位が低下しやすい。
　本開示の一態様に係る自発光型表示装置は、酸化物半導体を含む第１チャネル層を有する第１トランジスタを含む第１画素回路と、前記第１画素回路と同一回路構成を有し、前記第１トランジスタに対応し、酸化物半導体を含む第２チャネル層を有する第２トランジスタを含む第２画素回路と、を備え、前記第２トランジスタのゲート長が前記第１トランジスタのゲート長よりも大きく、前記第２チャネル層が含む酸化物半導体は、前記第１チャネル層が含む酸化物半導体よりも還元されている、構成である。
　本開示の一態様に係る自発光型表示装置の製造方法は、トランジスタの酸化物半導体を含むチャネル層を形成する工程と、前記チャネル層と接する第１絶縁層を形成する工程と、第１プラズマによって、前記第１絶縁層を貫通する孔を形成するように前記第１絶縁層をエッチングするか、または前記第１絶縁層に酸素を導入する工程と、前記第１プラズマによる工程よりも後に、前記チャネル層および前記第１絶縁層をアニール処理する工程と、前記トランジスタのゲート電極の材料となる導体層を形成する工程と、第２プラズマによって、前記導体層から前記トランジスタのゲート電極を形成するように、前記導体層をエッチングする工程と、を含む方法である。
　本開示の一態様によれば、表示装置の表示品位を向上することができる。
本開示の一実施形態に係る自発光型表示装置の構成例を示す平面図である。 図１に示した、第１トランジスタおよび第２トランジスタの構成例を示す平面透視図である。 図１に示した、第１トランジスタおよび第２トランジスタの構成例を示す断面図である。 図１に示した、第１トランジスタおよび第２トランジスタの構成例を示す断面図である。 本開示の一実施形態に係る自発光型表示装置の製造方法の一例を示す断面図である。 図５に示したプラズマの強度分布の一例を示す平面図である。 本開示の一実施形態に係る自発光型表示装置の構成例を示す断面図である。 本開示の一実施形態に係る自発光型表示装置の製造方法の一例を示す断面図である。 本開示の一実施形態に係る自発光型表示装置の構成例を示す断面図である。 本開示の一実施形態に係る自発光型表示装置の製造方法の一例を示す断面図である。 本開示の一実施形態に係る自発光型表示装置の製造方法の一例を示す断面図である。
　〔実施形態１〕
　（構成）
　図１は、本開示の一実施形態に係る自発光型表示装置の構成例を示す平面図である。図１に示すように、本開示に係る自発光型表示装置１は、複数の画素ＰＸを含む表示部ＤＡと、表示部ＤＡを駆動する駆動回路１０と、を備える。複数の画素ＰＸはそれぞれ、発光素子２と、発光素子２に印加する電流または電圧を制御する画素回路３とを有する。画素回路３はそれぞれ、トランジスタＴＸを含み、トランジスタＴＸはそれぞれ、酸化物半導体を含むチャネル層を有する。
　自発光型表示装置１は、酸化物半導体を含む第１チャネル層を有する第１トランジスタＴ１を含む第１画素回路３１と、第１画素回路３１と同一回路構成を有し、第１トランジスタＴ１に対応し、酸化物半導体を含む第２チャネル層を有する第２トランジスタＴ２を含む第２画素回路３２と、を備える。第２画素回路３２は、より詳細に言えば、設計上、回路素子の配置および接続関係が第１画素回路３１と同一であり、対応する回路素子の特性が同一である。回路素子の特性は、例えば、トランジスタの閾値および容量素子の容量値などである。酸化物半導体を用いたトランジスタのゲート電圧の閾値は、周知のように、当該トランジスタのゲート長と、当該トランジスタにおける酸化物半導体の還元の程度と、に依存する。したがって、第１トランジスタＴ１および第２トランジスタＴ２は、設計上、閾値が同一であり、ゲート長および還元の程度が同一である。第１トランジスタＴ１および第２トランジスタＴ２は、駆動トランジスタであってよい。以降、第１トランジスタＴ１および第２トランジスタＴ２に注目する。
　図２、図３および図４は、図１に示した、第１トランジスタおよび第２トランジスタの構成例を示す平面透視図、断面図および断面図である。図３は図２のＡＢＣＤ断面を示し、図４は、図２のＥＦＧＨＩＪ断面を示す。図２～図４に示すように、第１トランジスタＴ１は、ゲート電極Ｇ１、ソース電極Ｓ１、ドレイン電極Ｄ１、および酸化物半導体を含む第１チャネル層Ｃ１を有する。第２トランジスタＴ２は、ゲート電極Ｇ２、ソース電極Ｓ２、ドレイン電極Ｄ２、および酸化物半導体を含む第２チャネル層Ｃ２を有する。
　第２トランジスタＴ２の実際のゲート長Ｌ２が第１トランジスタＴ１の実際のゲート長Ｌ１よりも大きく、実際の第２チャネル層Ｃ２が含む酸化物半導体は、実際の第１チャネル層Ｃ１が含む酸化物半導体よりも還元されている。これら実際での差異は、製造プロセスに起因する。以降、「設計上」または「理想的」などと断らない限り、実際の値および差異について述べる。
　上記構成によれば、ゲート長Ｌ１，Ｌ２の差異は、第２トランジスタＴ２の閾値を第１トランジスタＴ１の閾値よりも大きくするように作用する。一方、酸化物半導体の還元の程度の差異は、第２トランジスタＴ２の閾値を第１トランジスタＴ１の閾値よりも小さくするように作用する。これらの作用が（少なくとも部分的に）打消し合う結果、第１トランジスタＴ１と第２トランジスタＴ２との閾値の差異を低減することができる。
　比較例として、ゲート長が異なり、酸化物半導体の還元の程度が同一であるトランジスタを考える。この場合、ゲート長の差異が閾値の差異に直結し、閾値の差異が大きい。自発光型表示装置の複数の画素回路において、このように大きな閾値の差異は、輝度ムラを生じさせ、表示品位を悪くする。商業的には通常、出荷前に輝度ムラが視認されなくなる調整（いわゆる「デムラ処理」）を行うが、調整困難な程度の輝度ムラが残ることがある。また、閾値の差異は、経年変化の差異に繋がり、経年変化後に輝度ムラを生じさせ、表示品位を悪くする。
　本開示の構成によれば、閾値の差異が小さく、このため、デムラ処理前の素の輝度ムラが小さい。したがって、自発光型表示装置１の表示品位を向上でき、特に経年変化後の表示品位を向上できる。
　第１トランジスタＴ１および第２トランジスタＴ２はそれぞれ、薄膜トランジスタであってよい。第１チャネル層Ｃ１が含む酸化物半導体と、第２チャネル層Ｃ２が含む酸化物半導体とは互いに同一材料であってよい。酸化物半導体は、例えば、酸化銅、酸化銀、酸化亜鉛、酸化ガリウム、酸化スズ、酸化インジウム、酸化インジウムガリウム亜鉛、酸化インジウムスズ、酸化インジウム亜鉛、酸化チタン、酸化インジウムチタン、酸化インジウムチタン亜鉛であってよい。ゲート電極Ｇ１およびゲート電極Ｇ２は、互いと同一層から形成され、第１チャネル層Ｃ１および第２チャネル層Ｃ２は、互いと同一層から形成される。ソース電極Ｓ１，Ｓ２およびドレイン電極Ｄ１，Ｄ２は、互いと同一層から形成されてよい。
　自発光型表示装置１は、第１チャネル層Ｃ１の上面と接する第１部分Ｐ１と、第２チャネル層Ｃ２の上面と接する第２部分Ｐ２とを有する第１絶縁層Ｉ１を備える。第２部分Ｐ２が含む水素の密度が、第１部分Ｐ１が含む水素に密度よりも大きい。また、第１部分Ｐ１の近傍を貫通している第１孔Ｈ１の径よりも、第２部分Ｐ２の近傍を貫通している第２孔Ｈ２の径が小さい。第１孔Ｈ１は、第１部分Ｐ１から脱水素するための貫通孔であり、第２孔Ｈ２は、第２部分Ｐ２から脱水素するための貫通孔である。第２孔Ｈ２の径が０であってもよく、換言すると、第２部分Ｐ２の近傍に脱水素用孔が無くてもよい。第１絶縁層Ｉ１は、無機絶縁層であってよく、例えば、窒化シリコン（ＳｉＮ），酸化シリコン（ＳｉＯ）、窒酸化シリコン（ＳｉＮＯ）を含んでよい。
　（製造方法）
　図５は、本開示の一実施形態に係る自発光型表示装置の製造方法の一例を示す断面図である。図５に示すように、まず、トランジスタの酸化物半導体を含む第１チャネル層ＣＸを形成し（ステップＳ１０）、チャネル層ＣＸと接する第１絶縁層Ｉ１を形成する（ステップＳ２０）。チャネル層ＣＸは、第１チャネル層Ｃ１および第２チャネル層Ｃ２を含む。第１絶縁層Ｉ１は、チャネル層ＣＸの上に形成される。第１絶縁層Ｉ１は、形成された時点で、水素を含有している。
　続いて、第１絶縁層Ｉ１の上に、開口ＯＸを有するフォトレジスト層２１を形成する（ステップＳ２２）。開口ＯＸは、第１孔Ｈ１の形成予定位置と重なる第１開口Ｏ１と、第２孔Ｈ２の形成予定位置と重なる第２開口Ｏ２と、を含む。理想的には、第２開口Ｏ２の深さおよび径が、第１開口Ｏ１の深さおよび径と同一である。開口ＯＸは貫通していないことが有益である。貫通していない開口ＯＸを有するフォトレジスト層２１は、ハーフトーンマスクまたはグレートーンマスクを用いて実現できる。
　そして、第１プラズマ４１によって、第１絶縁層Ｉ１を貫通する孔ＨＸを形成するように、フォトレジスト層２１および第１絶縁層Ｉ１をエッチングし（ステップＳ２４）、フォトレジスト層２１を除去する（ステップＳ２６）。開口ＯＸは、平面視で孔ＨＸと重なる。第１絶縁層Ｉ１を貫通する孔ＨＸは、第１孔Ｈ１および第２孔Ｈ２を含む。ステップＳ２４において、第１プラズマ４１が強いほど、開口ＯＸおよび孔ＨＸの径が広がる。具体的には、第１プラズマ４１の強度が強い領域に形成される第１孔Ｈ１の径が、第１プラズマ４１が弱い領域に形成される第２孔Ｈ２の径よりも大きい。
　ステップＳ２２において開口ＯＸが貫通していない場合、ステップＳ２４において、第１プラズマ４１によって、開口ＯＸがフォトレジスト層２１を貫通するように、フォトレジスト層２１をエッチングし、さらに、孔ＨＸを形成するように、第１絶縁層Ｉ１をエッチングする。このため、第１孔Ｈ１および第２孔Ｈ２の径に差異を付けやすい。特に、第２孔Ｈ２の径を０にすることができ、換言すると、第１プラズマ４１が弱い領域に脱水素用孔を形成しないことができる。
　第１プラズマ４１による工程よりも後に、チャネル層ＣＸおよび第１絶縁層Ｉ１をアニール処理する（ステップＳ３０）。アニール処理によって、水素が第１絶縁層Ｉ１から遊離し、遊離した水素の一部はチャネル層ＣＸが含む酸化物半導体を還元し、別の一部は還元せずに逃げる。孔ＨＸの径が大きいほど、水素が孔ＨＸを通って逃げやすく、したがって、孔ＨＸの近傍の酸化物半導体があまり還元されない。具体的には、第１孔Ｈ１および第２孔Ｈ２の径の差異に起因して、第１部分Ｐ１から第１チャネル層Ｃ１側へ遊離した水素は、第２部分Ｐ２から第２チャネル層Ｃ２側へ遊離した水素よりも逃げやすい。したがって、第２チャネル層Ｃ２が含む酸化物半導体は、第１チャネル層Ｃ１が含む酸化物半導体よりも還元される。
　続いて、トランジスタのゲート電極ＧＸの材料となる導体層１３を形成し（ステップＳ４０）、導体層１３の上にパターニングされたテンプレート層５１を形成する（ステップＳ４２）。そして、テンプレート層５１に従って、第２プラズマ４２によって、導体層１３からトランジスタのゲート電極ＧＸを形成するように、導体層１３をエッチングし（ステップＳ４４）、テンプレート層５１を除去する。ゲート電極ＧＸは、ゲート電極Ｇ１およびゲート電極Ｇ２を含む。ステップＳ４４において、第２プラズマ４２が強いほど、ゲート長が小さい。具体的には、第２プラズマ４２が強い領域に形成される第１トランジスタＴ１のゲート長Ｌ１が、第２プラズマ４２の強度が弱い領域に形成される第２トランジスタＴ２のゲート長Ｌ２よりも小さい。
　この製造方法によれば、トランジスタの閾値に対するゲート長および酸化物半導体の還元の程度の影響が（少なくとも部分的に）打消し合う結果、トランジスタの設計上の閾値と、トランジスタの実際の閾値との差異を低減できる。また、プラズマの強度が強い領域に形成される第１トランジスタＴ１と、プラズマが弱い領域に形成される第２トランジスタＴ２との閾値の差異を低減できる。
　図６は、図５に示したプラズマの強度分布の一例を示す平面図である。図６に示すように、第１および第２プラズマ４１，４２はそれぞれ、空間的に不均一な強度分布を有していてよい。典型的には、プラズマ発生するチャンバ４０内のうち、中心領域Ｆ１および外周領域Ｆ２でプラズマが弱く、その間の中間領域Ｆ３でプラズマが強い。中間領域Ｆ３の形状は、プラズマ発生電極の形状に対応し、通常、円環形状である。第１および第２プラズマ４１，４２の強度分布は、互いに略同一であることが有益である。具体的には、第１トランジスタＴ１が形成される領域で、第１および第２プラズマ４１，４２が強く、第２トランジスタＴ２が形成される領域で、第１および第２プラズマ４１，４２が弱いことが有益である。強度分布を測定しても、プラズマ発生装置の構成から強度分布を推定してもよい。プラズマ発生電極の形状および配置が同一である場合、第１および第２プラズマ４１，４２の強度分布が、同一であると判断できる。また、第１および第２プラズマ４１，４２を、同一装置によって生成してよい。
　〔実施形態２〕
　本開示の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
　図７は、本開示の一実施形態に係る自発光型表示装置の構成例を示す断面図である。図７に示すように、本開示に係る自発光型表示装置１は、第１チャネル層Ｃ１の下面と接する第３部分Ｐ３と、第２チャネル層Ｃ２の下面と接する第４部分Ｐ４とを有する第２絶縁層Ｉ２を備える。第４部分Ｐ４が含む水素の密度が、第３部分Ｐ３が含む水素に密度よりも大きい。また、第３部分Ｐ３の近傍を貫通している第３孔Ｈ３の径よりも、第４部分Ｐ４の近傍を貫通している第４孔Ｈ４の径が小さい。第３孔Ｈ３は、第３部分Ｐ３から脱水素するための貫通孔であり、第４孔Ｈ４は、第４部分Ｐ４から脱水素するための貫通孔である。第４孔Ｈ４の径が０であってもよく、換言すると、第４部分Ｐ４の近傍に脱水素用孔が無くてもよい。第２絶縁層Ｉ２は、無機絶縁層であってよく、例えば、窒化シリコン（ＳｉＮ），酸化シリコン（ＳｉＯ）、窒酸化シリコン（ＳｉＮＯ）を含んでよい。第３孔Ｈ３は、平面視で第１孔Ｈ１と重なっても、重ならなくてもよい。第４孔Ｈ４は、平面視で第２孔Ｈ２と重なっても、重ならなくてもよい。
　図８は、本開示の一実施形態に係る自発光型表示装置の製造方法の一例を示す断面図である。図８に示すように、第１絶縁層Ｉ１と反対側でチャネル層ＣＸと接する第２絶縁層Ｉ２を形成する（ステップＳ５０）。図８に示す例において、チャネル層ＣＸは、第２絶縁層の上に形成予定であり、第１絶縁層Ｉ１は、チャネル層ＣＸの上に形成予定である。第２絶縁層Ｉ２も、形成された時点で、水素を含有している。続いて、第２絶縁層Ｉ２の上に、開口ＯＹを有するフォトレジスト層２２を形成する（ステップＳ５２）。開口ＯＹは、第３孔Ｈ３の形成予定位置と重なる第３開口Ｏ３と、第４孔Ｈ４の形成予定位置と重なる第４開口Ｏ４と、を含む。理想的には、第４開口Ｏ４の深さおよび径が、第３開口Ｏ３の深さおよび径と同一である。開口ＯＹも貫通していないことが有益である。
　そして、第３プラズマ４３によって、第２絶縁層Ｉ２を貫通する孔ＨＹを形成するように、フォトレジスト層２２および第２絶縁層Ｉ２をエッチングし（ステップＳ５４）、フォトレジスト層２２を除去する（ステップＳ５６）。換言すると、第３プラズマ４３によって、開口ＯＹがフォトレジスト層２２を貫通するように、フォトレジスト層２２をエッチングし、さらに、孔ＨＹを形成するように、第２絶縁層Ｉ２をエッチングする。開口ＯＹは、平面視で孔ＨＹと重なる。第２絶縁層Ｉ２を貫通する孔ＨＹは、第３孔Ｈ３および第４孔Ｈ４を含む。第３プラズマ４３の強度が強い領域に形成される第３孔Ｈ３の径が、第３プラズマ４３が弱い領域に形成される第４孔Ｈ４の径よりも大きい。第４孔Ｈ４の径が０であってもよい。
　第３プラズマ４３は、空間的に不均一な強度分布を有していてよい。第３プラズマ４３の強度分布は、第１および第２プラズマ４１，４２の強度分布と同一であることが有益である。また、第１～第３プラズマ４１～４３を、同一装置によって生成してよい。
　第３プラズマ４３による工程よりも後に、チャネル層ＣＸおよび第２絶縁層Ｉ２をアニール処理する（ステップＳ６０）。アニール処理によって、水素が第２絶縁層Ｉ２から遊離し、遊離した水素の一部はチャネル層ＣＸが含む酸化物半導体を還元する。そして、ステップＳ１０およびそれ以降のステップを順に行う。ステップＳ６０およびステップＳ３０におけるアニール処理は、同一工程で行われてもよい。換言すると、第１プラズマ４１による工程よりも後、かつ、第３プラズマ４３により工程よりも後に、チャネル層ＣＸ、第１絶縁層Ｉ１および第２絶縁層Ｉ２をアニール処理してよい。
　〔実施形態３〕
　図９は、本開示の一実施形態に係る自発光型表示装置の構成例を示す透視平面図である。図９のＡＢＣＤ断面は、図３と同一である。図９に示すように、本開示に係る自発光型表示装置１は、脱水素用孔が、第１チャネル層Ｃ１および第２チャネル層Ｃ２の近傍に設けられておらず、第１絶縁層Ｉ１に酸素をドーピングされている。図３に示すように、自発光型表示装置１は、第１チャネル層Ｃ１の上面と接する第１部分Ｐ１と、第２チャネル層Ｃ２の上面と接する第２部分Ｐ２とを有する第１絶縁層Ｉ１を備え、第２部分Ｐ２が含む酸素の密度が、第１部分Ｐ１が含む酸素の密度よりも小さい。
　図１０は、本開示の一実施形態に係る自発光型表示装置の製造方法の一例を示す断面図である。図１０に示すように、ステップＳ１０，Ｓ２０を順に行い、続いて、第１絶縁層Ｉ１の上面が全て露出した状態で、第１プラズマ４１によって、第１絶縁層Ｉ１に酸素を導入する（ステップＳ２８）。これは、第１プラズマ４１に、酸素を用いることによって、実現でき、いわゆる「酸素プラズマ処理」である。ステップＳ２８において、第１プラズマ４１が強いほど、酸素の導入量が多い。具体的には、第１プラズマ４１の強度が強い領域に位置する第１部分Ｐ１に、第１プラズマ４１が弱い領域に位置する第２部分Ｐ２によりも、酸素が多く導入される。
　そして、ステップＳ３０を行う。アニール処理によって、酸素が第１絶縁層Ｉ１から遊離し、チャネル層ＣＸが含む酸化物半導体を酸化する。第１絶縁層Ｉ１が含有する酸素が多いほど、遊離する酸素が多く、したがって、酸化物半導体がより酸化される。具体的には、第１部分Ｐ１および第２部分Ｐ２における酸素量の差異に起因して、第１チャネル層Ｃ１が含む酸化物半導体は、第２チャネル層Ｃ２が含む酸化物半導体よりも酸化される。加えてまたはあるいは、酸素が水素と反応し、酸素が多いほど、水素による酸化物半導体の還元があまり行われない。
　続いて、ステップＳ４０，Ｓ４２，Ｓ４４を行い、テンプレート層５１を除去する。
　この製造方法によっても、トランジスタの閾値に対するゲート長および酸化物半導体の還元の程度の影響が（少なくとも部分的に）打消し合う結果、トランジスタの設計上の閾値と、トランジスタの実際の閾値との差異を低減できる。また、プラズマの強度が強い領域に形成される第１トランジスタＴ１と、プラズマが弱い領域に形成される第２トランジスタＴ２との閾値の差異を低減できる。
　〔実施形態４〕
　図９および図３を再度参照して、本開示に係る自発光型表示装置１は、第２絶縁層Ｉ２に酸素をドーピングされていてもよい。自発光型表示装置１は、第１チャネル層Ｃ１の上面と接する第３部分Ｐ３と、第２チャネル層Ｃ２の上面と接する第４部分Ｐ４とを有する第２絶縁層Ｉ２を備え、第４部分Ｐ４が含む酸素の密度が、第３部分Ｐ３が含む酸素の密度よりも小さい。
　図１１は、本開示の一実施形態に係る自発光型表示装置の製造方法の一例を示す断面図である。図１１に示すように、第１絶縁層Ｉ１と反対側でチャネル層ＣＸと接する第２絶縁層Ｉ２を形成する（ステップＳ５０）。図１１に示す例において、チャネル層ＣＸは、第２絶縁層の上に形成予定であり、第１絶縁層Ｉ１は、チャネル層ＣＸの上に形成予定である。続いて、第２絶縁層Ｉ２の上面が全て露出した状態で、第３プラズマ４３によって、第２絶縁層Ｉ２に酸素を導入する（ステップＳ５８）。これは、第３プラズマ４３に、酸素を用いることによって、実現できる。第３プラズマ４３の強度が強い領域に位置する第３部分Ｐ３に、第３プラズマ４３が弱い領域に位置する第４部分Ｐ４によりも、酸素が多く導入される。
　第３プラズマ４３による工程よりも後に、チャネル層ＣＸおよび第２絶縁層Ｉ２をアニール処理する（ステップＳ６０）。アニール処理によって、酸素が第２絶縁層Ｉ２から遊離し、チャネル層ＣＸが含む酸化物半導体を酸化する。第３部分Ｐ３および第４部分Ｐ４における酸素量の差異に起因して、第１チャネル層Ｃ１が含む酸化物半導体は、第２チャネル層Ｃ２が含む酸化物半導体よりも酸化される。加えてまたはあるいは、酸素が水素と反応し、酸素が多いほど、水素による酸化物半導体の還元があまり行われない。そして、ステップＳ１０およびそれ以降のステップを順に行う。ステップＳ６０およびステップＳ３０におけるアニール処理は、同一工程で行われてもよい。
　本開示は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　例えば、チャネル層の下面と接する絶縁層のみに、脱水素用孔を形成してよい。例えば、チャネル層の下面と接する絶縁層のみに、酸素をドーピングしてよい。例えば、チャネル層の一方面と接する絶縁層に脱水素用孔を形成し、他方面に接する絶縁層に酸素をドーピングしてよい。
　１　自発光型表示装置
　１３　導体層
　２１、２２　フォトレジスト層
　３１　第１画素回路
　３２　第２画素回路
　４１　第１プラズマ
　４２　第２プラズマ
　４３　第３プラズマ
　Ｃ１　第１チャネル層
　Ｃ２　第２チャネル層
　ＣＸ　チャネル層
　Ｇ１，Ｇ２，ＧＸ　ゲート電極
　Ｈ１　第１孔
　Ｈ２　第２孔
　Ｈ３　第３孔
　Ｈ４　第４孔
　ＨＸ　孔
　Ｉ１　第１絶縁層
　Ｉ２　第２絶縁層
　Ｌ１，Ｌ２　ゲート長
　ＯＸ，ＯＹ　開口
　Ｔ１　第１トランジスタ
　Ｔ２　第２トランジスタ
　Ｐ１　第１部分
　Ｐ２　第２部分
　Ｐ３　第３部分
　Ｐ４　第４部分

Claims (20)

  1. 　酸化物半導体を含む第１チャネル層を有する第１トランジスタを含む第１画素回路と、
    　前記第１画素回路と同一回路構成を有し、前記第１トランジスタに対応し、酸化物半導体を含む第２チャネル層を有する第２トランジスタを含む第２画素回路と、を備え、
    　前記第２トランジスタのゲート長が前記第１トランジスタのゲート長よりも大きく、前記第２チャネル層が含む酸化物半導体は、前記第１チャネル層が含む酸化物半導体よりも還元されている、自発光型表示装置。
  2. 　前記第１トランジスタおよび前記第２トランジスタはそれぞれ、薄膜トランジスタである、請求項１に記載の自発光型表示装置。
  3. 　前記第１チャネル層が含む酸化物半導体と、前記第２チャネル層が含む酸化物半導体とは互いに同一材料である、請求項１または２に記載の自発光型表示装置。
  4. 　前記第１トランジスタのゲート電極と、前記第２トランジスタのゲート電極とは、互いと同一の層から形成され、
    　前記第１チャネル層と前記第２チャネル層とは、互いと同一の層から形成されている、請求項１～３の何れか１項に記載の自発光型表示装置。
  5. 　前記第１チャネル層の上面と接する第１部分と、前記第２チャネル層の上面と接する第２部分とを有する第１絶縁層を備え、
    　前記第２部分が含む水素の密度が、前記第１部分が含む水素の密度よりも大きい、請求項１～４の何れか１項に記載の自発光型表示装置。
  6. 　前記第１チャネル層の上面と接する第１部分と、前記第２チャネル層の上面と接する第２部分とを有する第１絶縁層を備え、
    　前記第１部分の近傍を貫通している第１孔の径よりも、前記第２部分の近傍を貫通している第２孔の径が小さい、請求項１～５の何れか１項に記載の自発光型表示装置。
  7. 　前記第１チャネル層の上面と接する第１部分と、前記第２チャネル層の上面と接する第２部分とを有する第１絶縁層を備え、
    　前記第２部分が含む酸素の密度が、前記第１部分が含む酸素の密度よりも小さい、請求項１～４の何れか１項に記載の自発光型表示装置。
  8. 　前記第１チャネル層の下面と接する第３部分と、前記第２チャネル層の下面と接する第４部分とを有する第２絶縁層を備え、
    　前記第４部分が含む水素の密度が、前記第３部分が含む水素の密度よりも大きい、請求項１～７の何れか１項に記載の自発光型表示装置。
  9. 　前記第１チャネル層の下面と接する第３部分と、前記第２チャネル層の下面と接する第４部分とを有する第２絶縁層を備え、
    　前記第３部分の近傍を貫通している第３孔の径よりも、前記第４部分の近傍を貫通している第４孔の径が小さい、請求項１～８の何れか１項に記載の自発光型表示装置。
  10. 　前記第１チャネル層の下面と接する第３部分と、前記第２チャネル層の下面と接する第４部分とを有する第２絶縁層を備え、
    　前記第３部分が含む酸素の密度が、前記第４部分が含む酸素の密度よりも小さい、請求項１～７の何れか１項に記載の自発光型表示装置。
  11. 　トランジスタの酸化物半導体を含むチャネル層を形成する工程と、
    　前記チャネル層と接する第１絶縁層を形成する工程と、
    　第１プラズマによって、前記第１絶縁層を貫通する孔を形成するように前記第１絶縁層をエッチングするか、または前記第１絶縁層に酸素を導入する工程と、
    　前記第１プラズマによる工程よりも後に、前記チャネル層および前記第１絶縁層をアニール処理する工程と、
    　前記トランジスタのゲート電極の材料となる導体層を形成する工程と、
    　第２プラズマによって、前記導体層から前記トランジスタのゲート電極を形成するように、前記導体層をエッチングする工程と、を含む自発光型表示装置の製造方法。
  12. 　前記第１および第２プラズマはそれぞれ、空間的に不均一な強度分布を有する請求項１１に記載の自発光型表示装置の製造方法。
  13. 　前記第１および第２プラズマの強度分布は、互いに同一である、請求項１１または１２に記載の自発光型表示装置の製造方法。
  14. 　前記第１および第２プラズマを、同一装置によって生成する、請求項１１～１３の何れか１項に記載の自発光型表示装置の製造方法。
  15. 　前記第１絶縁層の上に、貫通していない開口を有するフォトレジスト層を形成する工程をさらに含み、
    　前記第１プラズマによって、前記フォトレジスト層および前記第１絶縁層をエッチングする、請求項１１～１４の何れか１項に記載の自発光型表示装置の製造方法。
  16. 　前記第１プラズマによって、前記開口が前記フォトレジスト層を貫通するように、前記フォトレジスト層をエッチングし、
    　前記開口は、平面視で前記孔と重なる、請求項１５に記載の自発光型表示装置の製造方法。
  17. 　前記第１絶縁層の上面が全て露出した状態で、前記第１プラズマによって前記第１絶縁層に酸素を導入する、請求項１１～１６の何れか１項に記載の自発光型表示装置の製造方法。
  18. 　前記第１プラズマに酸素を用いる、請求項１７の何れか１項に記載の自発光型表示装置の製造方法。
  19. 　前記チャネル層の上に前記第１絶縁層を形成する、請求項１１～１８の何れか１項に記載の自発光型表示装置の製造方法。
  20. 　前記第１絶縁層と反対側で前記チャネル層と接する第２絶縁層を形成する工程と、
    　第３プラズマによって、前記第２絶縁層を貫通する孔を形成するように前記第２絶縁層をエッチングするか、または前記第２絶縁層に酸素を導入する工程と、
    　前記第３プラズマによる工程よりも後に、前記チャネル層および前記第２絶縁層をアニール処理する工程と、をさらに含む請求項１１～１９の何れか１項に記載の自発光型表示装置の製造方法。
PCT/JP2023/012359 2023-03-28 2023-03-28 自発光型表示装置および自発光型表示装置の製造方法 Ceased WO2024201685A1 (ja)

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