WO2024185693A1 - 半導体記憶装置 - Google Patents

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memory cell
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions

Definitions

  • This disclosure relates to semiconductor memory devices, and in particular to static random access memories (SRAMs).
  • SRAMs static random access memories
  • SRAM is widely used as one of the main memories installed in semiconductor integrated circuit devices.
  • Patent Document 1 discloses a semiconductor memory device in which the transfer gate (access transistor) of the transistors that make up an SRAM memory cell is made up of a P-type transistor.
  • Patent Document 1 shows a circuit diagram of a memory cell whose transfer gate is composed of a P-type transistor, it does not disclose the peripheral circuitry of an SRAM that uses this memory cell.
  • This disclosure describes peripheral circuits for SRAM that use SRAM memory cells that use P-type transistors as access transistors, and in particular circuits related to writing to the SRAM.
  • a semiconductor memory device includes a memory cell and a write circuit, and the memory cell includes a first P-type transistor having a gate connected to a first node, a source connected to a first power supply, and a drain connected to a second node, a first N-type transistor having a gate connected to the first node, a source connected to a second power supply, and a drain connected to the second node, a second P-type transistor having a gate connected to the second node, a source connected to the first power supply, and a drain connected to the first node, a second N-type transistor having a gate connected to the second node, a source connected to the second power supply, and a drain connected to the first node, and a write circuit.
  • the write circuit is characterized by comprising a column selection circuit having a fifth P-type transistor provided between the first bit line and the first power supply, and a sixth P-type transistor provided between the second bit line and the first power supply, and a pre-discharge circuit having a third N-type transistor provided between the first bit line and the second power supply, and a fourth N-type transistor provided between the second bit line and the second power supply.
  • a peripheral circuit for an SRAM uses an SRAM memory cell that uses a P-type transistor as the access transistor.
  • FIG. 1 is a diagram showing an example of the configuration of a memory cell array constituting a semiconductor memory device according to a first embodiment
  • FIG. 1 is a diagram showing an example of the configuration of a write circuit constituting a semiconductor memory device according to a first embodiment
  • 1 is a timing chart showing an example of an operation of the semiconductor memory device according to the first embodiment
  • FIG. 1 is a diagram showing a modification of a memory cell array according to the first embodiment
  • FIG. 1 is a diagram showing a modification of a write circuit according to the first embodiment
  • FIG. 13 is a diagram showing an example of the configuration of a write circuit constituting a semiconductor memory device according to a second embodiment
  • 10 is a timing chart showing an example of the operation of the semiconductor memory device according to the second embodiment
  • FIG. 13 is a diagram for explaining a write assist operation of the semiconductor memory device according to the second embodiment;
  • FIG. 13 is a diagram showing a modification of the write circuit according to the second embodiment;
  • FIG. 13 is a diagram showing an example of the configuration of a memory cell array constituting a semiconductor memory device according to a third embodiment;
  • FIG. 13 is a diagram showing an example of the configuration of a write circuit constituting a semiconductor memory device according to a third embodiment;
  • 11 is a timing chart showing an example of the operation of the semiconductor memory device according to the third embodiment;
  • FIG. 13 is a diagram for explaining a write assist operation of the semiconductor memory device according to the third embodiment;
  • FIG. 13 is a diagram showing a modification of the memory cell array according to the third embodiment;
  • FIG. 13 is a diagram showing a modification of the write circuit according to the third embodiment;
  • connection is used as a concept that includes not only direct connections between elements, but also indirect connections between elements via elements such as transistors.
  • First Embodiment 1 and 2 show an example of the configuration of a semiconductor memory device MD according to this embodiment.
  • the semiconductor memory device MD according to this embodiment is a single column memory device, and includes a memory cell array 1 shown in FIG. 1 and a write circuit 2 shown in FIG.
  • the memory cell array 1 includes a plurality of memory cells 11 arranged in an array of n rows (n is a natural number) by m sets (m is a natural number).
  • the memory cells 11 in each row are connected to different word lines WLB[0] to WLB[n-1].
  • the memory cell array 1 is configured by n word lines WLB[0] to WLB[n-1] and n ⁇ m memory cells 11.
  • FIG. 1 illustrates one set of the m sets of memory cells 11.
  • word lines WLB[0] to WLB[n-1] may be simply referred to as "word lines WLB".
  • the memory cell 11 includes P-type drive transistors TPM0 and TPM1, N-type load transistors TNM0 and TNM1, and P-type access transistors TPM2 and TPM3.
  • the drive transistor TPM0 (corresponding to the first P-type transistor) has a gate connected to node DB (corresponding to the first node), a source connected to a power supply VDD (corresponding to the first power supply), and a drain connected to node D (corresponding to the second node).
  • the load transistor TNM0 (corresponding to the first N-type transistor) has a gate connected to node DB, a source connected to ground VSS (corresponding to the second power supply), and a drain connected to node D.
  • the drive transistor TPM0 and the load transistor TNM0 are connected in series between the power supply VDD and ground VSS.
  • the drive transistor TPM1 (corresponding to a second P-type transistor) has a gate connected to node D, a source connected to the power supply VDD, and a drain connected to node DB.
  • the load transistor TNM1 (corresponding to a second N-type transistor) has a gate connected to node D, a source connected to ground VSS, and a drain connected to node DB.
  • the drive transistor TPM1 and the load transistor TNM1 are connected in series between the power supply VDD and ground VSS.
  • the drive transistors TPM0 and TPM1 and the load transistors TNM0 and TNM1 form a latch.
  • the access transistor TPM2 (corresponding to a third P-type transistor) is provided between the node D and the bit line BL (corresponding to a first bit line), and its gate is connected to the word line WLB.
  • the access transistor TPM3 (corresponding to a fourth P-type transistor) is provided between the node DB and the bit line BLB (corresponding to a second bit line), and its gate is connected to the word line WLB.
  • the pair of the bit line BL and the bit line BLB may be referred to as the "bit line pair BL, BLB".
  • the write circuit 2 includes a pull-down circuit 3, a pre-discharge circuit 4, a column selection circuit 5, and a write driver 6.
  • the pull-down circuit 3 includes N-type transistors TNW0 and TNW1.
  • the transistor TNW0 is provided between the bit line BL and ground VSS, and the bit line BLB is connected to its gate.
  • the transistor TNW1 is provided between the bit line BLB and ground VSS, and the bit line BL is connected to its gate.
  • the pre-discharge circuit 4 includes N-type transistors TNEQ, TN0, and TN1.
  • the transistor TNEQ (corresponding to a fifth N-type transistor) is provided between the bit line BL and the bit line BLB.
  • the transistor TN0 (corresponding to a third N-type transistor) is provided between the bit line BL and ground VSS.
  • the transistor TN1 (corresponding to a fourth N-type transistor) is provided between the bit line BLB and ground VSS.
  • a pre-discharge control signal NPCG is provided to the gates of the transistors TNEQ, TN0, and TN1.
  • the pre-discharge circuit 4 When the memory cell 11 is in an inactive state, if the pre-discharge control signal NPCG goes to 'H', the pre-discharge circuit 4 turns on the transistors TN0 and TN1 and discharges the bit line pair BL and BLB to 'L'.
  • the column selection circuit 5 includes P-type transistors TP0 and TP1.
  • the transistor TP0 (corresponding to a fifth P-type transistor) is provided between the power supply VDD and the bit line BL, and an output signal WC0 of the write driver 6 is applied to its gate.
  • the transistor TP1 (corresponding to a sixth P-type transistor) is provided between the power supply VDD and the bit line BLB, and an output signal WC1 of the write driver 6 is applied to its gate.
  • the write driver 6 includes two-input NAND circuits 60 and 61 and an inverter 62.
  • the NAND circuit 60 receives as inputs an inverted signal of the write data WD and a write control signal WRITE, and outputs an output signal WC0.
  • the NAND circuit 61 receives as inputs the write data WD and a write control signal WRITE, and outputs an output signal WC1.
  • transistor TP1 of column selection circuit 5 is turned off and transistor TNW1 of pull-down circuit 3 is turned on, so BLB remains at 'L'.
  • the semiconductor memory device MD of this modified example is a multi-column type.
  • FIG. 4 is a diagram equivalent to FIG. 1 for this modified example
  • FIG. 5 is a diagram equivalent to FIG. 2 for this modified example.
  • components corresponding to those in FIG. 1 are given the same reference numerals as in FIG. 1.
  • components corresponding to those in FIG. 2 are given the same reference numerals as in FIG. 2.
  • the differences from the first embodiment will be mainly explained.
  • the memory cell array 1 includes a plurality of memory cells 11 arranged in an array of n rows (n is a natural number) x c columns (c is a natural number) x m sets (m is a natural number). Note that FIG. 4 illustrates one set of the m sets of memory cells 11.
  • the memory cells 11 in each row are connected to different word lines WLB[0] to WLB[n-1].
  • the memory cells 11 in each column are connected to different bit line pairs BL[0] to BL[c-1], BLB[0] to BLB[c-1].
  • the memory cell array 1 is composed of n word lines WLB[0] to WLB[n-1], c bit line pairs BL[0] to BL[c-1], BLB[0] to BLB[c-1], and n ⁇ c ⁇ m memory cells 11.
  • bit lines BL when there is no need to distinguish between the bit lines BL[0] to BL[c-1], they may simply be referred to as "bit lines BL.”
  • bit lines BLB the bit line pair BL, BLB.
  • each column is provided with a pull-down circuit 3, a pre-discharge circuit 4, and a column selection circuit 5.
  • the pull-down circuit 3 and the pre-discharge circuit 4 have the same configurations as those in the first embodiment (for example, the configurations in FIG. 2).
  • a bit line address signal NCAD[0:c-1] is added to select a memory cell column to be written to, in comparison with the single-column write circuit 2 shown in Fig. 2. Also, with the addition of the bit line address signal NCAD[0:c-1], the configuration of the column selection circuit 5 differs from that shown in Fig. 2.
  • the column selection circuit 5 also includes P-type transistors TP2 and TP3 and N-type transistors TN2 and TN3.
  • the source of transistor TP2 is connected to the power supply VDD, and the drain is connected to the gate of transistor TP0.
  • the source of transistor TN2 is connected to the bit line address signal NCAD, and the drain is connected to the gate of transistor TP0.
  • the output signal WC0 of the write driver 6 is applied to the gates of transistors TP2 and TN2.
  • the source of transistor TP3 is connected to the power supply VDD, and the drain is connected to the gate of transistor TP1.
  • the source of transistor TN3 is connected to the bit line address signal NCAD, and the drain is connected to the gate of transistor TP1.
  • the output signal WC1 of the write driver 6 is applied to the gates of transistors TP3 and TN3.
  • the write operation of this modified example differs from that of the first embodiment described above in that data is written to a memory cell 11 connected to a bit line pair BL, BLB of a column (0 to c-1) selected by a bit line address signal NCAD[0:c-1].
  • the operation is the same as that described above with reference to FIG. 3. Specifically, a switch operation is performed from the state before the write operation starts to the write mode. Then, WD is set to 'L' or 'H' and WRITE is set to 'H', and writing to memory cell 11 is performed. After that, when writing is completed, WLB[n-1] is set to 'H' and the written data is retained.
  • the semiconductor memory device MD of this embodiment is a single column, and the configuration of the memory cell array 1 is the same as that of the first embodiment (for example, the configuration of FIG. 1).
  • the write circuit 2 includes a voltage control circuit 7 in addition to a pull-down circuit 3, a pre-discharge circuit 4, a column selection circuit 5, and a write driver 6.
  • the present embodiment differs from the first embodiment in that the bit line BL is connected to the internal power supply line WVDD via the transistor TP0, and the bit line BLB is connected to the internal power supply line WVDD via the transistor TP1.
  • the internal power supply line WVDD supplies a high-level voltage to the bit line pair BL, BLB.
  • the voltage control circuit 7 controls the voltage of the internal power supply line WVDD via the capacitance element NCAP. More specifically, the voltage control circuit 7 has a function of making the bit line (BL or BLB) on the high potential side higher than the power supply voltage VDD in response to the boost control signal WTA by the action of the capacitance element NCAP connected to the internal power supply line WVDD.
  • a P-type transistor TPU (corresponding to the seventh P-type transistor) that is turned on/off by the boost control signal WTA.
  • the P-type transistor TPU has the function of controlling the voltage of the internal power supply line WVDD to the power supply voltage VDD.
  • a buffer 71 that delays the boost control signal WTA is provided between the capacitive element NCAP and the boost control signal WTA.
  • the output of the buffer 71 and the capacitive element NCAP are connected at the node WACP.
  • FIG. 6 shows an example in which the capacitance element NCAP is configured with an N-type transistor (corresponding to a sixth N-type transistor).
  • the capacitance element NCAP is not limited to an N-type transistor.
  • the capacitance element NCAP may be configured with a P-type transistor, or may be configured with elements other than transistors, wiring, etc.
  • the mode is switched from the state before the write operation begins to the write mode.
  • WTA 'L'
  • transistor TPU turns on, and the voltage of the internal power line WVDD becomes VDD.
  • WLB[n-1] 'L'
  • NPCG 'L'
  • WD 'L'
  • WRITE 'H'
  • FIG. 8 The effect of providing the voltage control circuit 7 of this embodiment will be described in detail with reference to FIG. 8.
  • BL is indicated by a thick line
  • BLB is indicated by a thin line
  • D is indicated by a thick line
  • DB is indicated by a thin line. The same applies to FIG. 13 described later.
  • the conductance, i.e., the driving capability, of the access transistor TPM2 can be increased. This increases the amount of current flowing from the bit line BL to the node D, and the voltage of the node D becomes higher than when the voltage control circuit 7 is not provided, making it easier to turn on the load transistor TNM1.
  • writing to the memory cell 11 is assisted, and normal writing can be achieved (see "During write assist operation" in Figure 8).
  • WTA is set to 'L', transistor TPU is turned on, and the voltage of the internal power line WVDD becomes VDD.
  • the semiconductor memory device MD of this modification is a multi-column device, and the configuration of the memory cell array 1 is the same as that of modification 1 of the first embodiment (for example, the configuration of FIG. 4).
  • FIG. 9 is a diagram equivalent to FIG. 6 for this modified example. Note that in FIG. 9, components corresponding to those in FIG. 6 are given the same reference numerals. Here, the differences from the second embodiment (single column) will be mainly described.
  • each column is provided with a pull-down circuit 3, a pre-discharge circuit 4, and a column selection circuit 5.
  • the pull-down circuit 3 and the pre-discharge circuit 4 are similar to those in the second embodiment (for example, the configuration in FIG. 6).
  • a bit line address signal NCAD[0:c-1] is added to select a memory cell column to be written.
  • the configuration of the column selection circuit 5 is changed with the addition of the bit line address signal NCAD[0:c-1].
  • the configuration shown in FIG. 9 is the same as the column selection circuit 5 (see FIG. 5) in the modification 1 of the first embodiment, and has the same functions. That is, the column selection circuit 5 has a function of selecting a column to be written from among multiple columns, in addition to a function of selecting a bit line (BL or BLB) to be written.
  • the write operation of this modified example differs from the second embodiment in that data is written to a memory cell 11 connected to a bit line pair BL, BLB of a column (0 to c-1) selected by a bit line address signal NCAD[0:c-1].
  • the operation is the same as that described above with reference to FIG. 7, and a switch operation is performed from the state before the write operation starts to the write mode. Then, after the boost mode operation, writing to memory cell 11 is performed. After that, when the writing is completed, WLB[n-1] is set to 'H' and the written data is retained.
  • the semiconductor memory device MD of this embodiment is a single column type.
  • FIG. 10 is a diagram equivalent to FIG. 1 for this embodiment
  • FIG. 11 is a diagram equivalent to FIG. 6 for this embodiment.
  • components corresponding to those in FIG. 1 are given the same reference numerals.
  • components corresponding to those in FIG. 6 are given the same reference numerals.
  • the differences from the previous embodiments will be mainly described.
  • this embodiment differs from the first and second embodiments in that in each memory cell 11 constituting the memory cell array 1, the sources of the load transistors TNM0 and TNM1 are connected to a common internal ground line MCVSS (corresponding to an internal power supply line).
  • the voltage of the internal ground line MCVSS is controlled by the write circuit 2.
  • the configuration of the voltage control circuit 7 is different from that in the second embodiment.
  • the voltage control circuit 7 controls the voltage of the internal ground line MCVSS connected to the memory cell 11. Also, the voltage control circuit 7 is configured to set the potential of the internal ground line MCVSS to a higher potential than the ground VSS when writing to the memory cell.
  • the voltage control circuit 7 includes P-type transistors TPU, TPWA0, and TPWA1, and an N-type transistor TND.
  • the source of the transistor TPU is connected to the power supply VDD, the drain is connected to the sources of the transistors TPWA0 and TPWA1, and the boost control signal NWTA is applied to the gate.
  • the boost control signal NWTA is a signal with the polarity inverted from the boost control signal WTA in the second embodiment.
  • the sources and drains of transistors TPWA0 and TPWA1 are connected to each other.
  • the gate of transistor TPWA0 is connected to output node WC0 of write driver 6, and the gate of transistor TPWA1 is connected to output node WC1 of write driver 6.
  • Transistor TND (corresponding to the fifth N-type transistor) has a gate connected to the power supply VDD, a source connected to the ground VSS, and a drain connected to the internal ground line MCVSS and the drains of transistors TPWA0 and TPWA1.
  • the mode is switched from the state before the write operation starts to the write mode.
  • NWTA is set to 'H' and transistor TPU is turned off.
  • Transistor TND is turned on, so the voltage of the internal ground line MCVSS becomes VSS.
  • the memory cell 11 operates without problems as described in the first embodiment (see “Normal operation” in Figure 13).
  • NWTA is set to 'H' and transistor TPU is turned off. Since transistor TND is on, the voltage of the internal ground line MCVSS becomes VSS.
  • the semiconductor memory device MD of this modified example is multi-column.
  • FIG. 14 is a diagram equivalent to FIG. 10 for this embodiment
  • FIG. 15 is a diagram equivalent to FIG. 11 for this embodiment. Note that in FIG. 14, components corresponding to those in FIG. 10 are given the same reference numerals. Similarly, in FIG. 15, components corresponding to those in FIG. 11 are given the same reference numerals.
  • the differences with the third embodiment (single column) and the modified example of the second embodiment (multi-column) will be mainly described.
  • the memory cell array 1 includes a plurality of memory cells 11 arranged in an array of n rows (n is a natural number) x c columns (c is a natural number) x m sets (m is a natural number). Note that FIG. 14 illustrates one set of the m sets of memory cells 11.
  • the memory cells 11 in each column are connected to different bit line pairs BL[0] to BL[c-1], BLB[0] to BLB[c-1] and internal ground lines MCVSS[0] to MCVSS[c-1].
  • the memory cells 11 in the 0th column are connected to a common bit line pair BL[0], BLB[0] and a common internal ground line MCVSS[0]. The same is true for the 1st to (c-1)th columns.
  • [Write circuit] 15 in the write circuit 2 of this modification a pull-down circuit 3, a pre-discharge circuit 4, a column selection circuit 5, and a voltage control circuit 7 are provided for each column.
  • the configurations of the pull-down circuit 3, the pre-discharge circuit 4, and the write driver 6 are similar to those of the modification of the second embodiment (for example, the configuration of FIG. 9).
  • the gates of transistors TP0 and TPWA0 which are provided in the same column, are connected to each other, and the gates of transistors TP1 and TPWA1 are connected to each other.
  • the configuration of the voltage control circuit 7 shown in FIG. 15 is similar to that of the third embodiment (see FIG. 11) and has similar functions.
  • the write operation of this modified example differs from the third embodiment in that data is written to a memory cell 11 connected to a bit line pair BL, BLB of a column (0 to c-1) selected by a bit line address signal NCAD[0:c-1].
  • the operation is the same as that described above with reference to FIG. 12, and a switch operation is performed from the state before the write operation starts to the write mode. Then, after the boost mode operation, writing to memory cell 11 is performed. After that, when the writing is completed, WLB[n-1] is set to 'H' and the written data is retained.
  • This disclosure is extremely useful because it can provide peripheral circuits for SRAM that use SRAM memory cells that use P-type transistors as access transistors.
  • MD Semiconductor memory device 1 Memory cell array 2 Write circuit 4 Pre-discharge circuit 5
  • Column selection circuit 7 Voltage control circuit 11
  • Memory cell Bit line (first bit line) BLB bit line (second bit line) D Node (second node) DB node (first node) MCVSS Internal ground line (internal power supply line)
  • NCAP Capacitive element TN0 Transistor (third N-type transistor) TN1 transistor (fourth N-type transistor) TNEQ transistor (fifth N-type transistor) TNM0 Load transistor (first N-type transistor) TNM1 Load transistor (second N-type transistor) TP0 transistor (fifth P-type transistor) TP1 transistor (sixth P-type transistor) TPM0 drive transistor (first P-type transistor) TPM1 drive transistor (second P-type transistor) TPM2 access transistor (third P-type transistor) TPM3 access transistor (fourth P-type transistor) TPU transistor (seventh P-type transistor) VDD Power supply (first power supply)

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

半導体記憶装置（ＭＤ）は、メモリセル（１１）と書き込み回路（２）とを備えている。メモリセルは、Ｐ型のドライブトランジスタ（ＴＰＭ０，ＴＰＭ１）と、Ｎ型のロードトランジスタ（ＴＮＭ０，ＴＮＭ１）と、ビット線対（ＢＬ，ＢＬＢ）に接続されたＰ型のアクセストランジスタ（ＴＰＭ２，ＴＰＭ３）とを備えている。書き込み回路（２）は、Ｐ型のトランジスタ（ＴＰ０，ＴＰ１）とを有するカラム選択回路（５）と、Ｎ型のトランジスタ（ＴＮ０，ＴＮ１）とを有するプリディスチャージ回路（４）とを備えている。

Description

半導体記憶装置
　本開示は、半導体記憶装置に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に関する。
　ＳＲＡＭは、半導体集積回路装置内に搭載される主要なメモリの１つとして広く使用されている。
　従来技術として、例えば、特許文献１には、ＳＲＡＭメモリセルを構成するトランジスタのうちトランスファーゲート(アクセストランジスタ)がＰ型トランジスタで構成される半導体記憶装置が開示されている。
特開２００９－１７６４０７号公報
　しかしながら、特許文献１を含む従来技術において、トランスファーゲートがＰ型トランジスタで構成されるメモリセルの回路図は示されているものの、このメモリセルを使用したＳＲＡＭの周辺回路については開示されていない。
　本開示では、アクセストランジスタにＰ型トランジスタを用いたＳＲＡＭメモリセルを用いたＳＲＡＭの周辺回路、特にその書き込みに関わる回路について開示するものである。
　本開示の第１態様において、半導体記憶装置は、メモリセルと書き込み回路とを備え、前記メモリセルは、ゲートが第１のノードに接続され、ソースが第１の電源に接続され、ドレインが第２のノードに接続される第１のＰ型トランジスタと、ゲートが前記第１のノードに接続され、ソースが第２の電源に接続され、ドレインが前記第２のノードに接続される第１のＮ型トランジスタと、ゲートが前記第２のノードに接続され、ソースが前記第１の電源に接続され、ドレインが前記第１のノードに接続される第２のＰ型トランジスタと、ゲートが前記第２のノードに接続され、ソースが前記第２の電源に接続され、ドレインが前記第１のノードに接続される第２のＮ型トランジスタと、前記第２のノードと第１のビット線との間に設けられ、ゲートがワード線に接続される第３のＰ型トランジスタと、前記第１のノードと第２のビット線との間に設けられ、ゲートが前記ワード線に接続される第４のＰ型トランジスタとを備え、前記書き込み回路は、前記第１のビット線と前記第１の電源との間に設けられた第５のＰ型トランジスタと、前記第２のビット線と前記第１の電源との間に設けられた第６のＰ型トランジスタとを有するカラム選択回路と、前記第１のビット線と前記第２の電源との間に設けられた第３のＮ型トランジスタと、前記第２のビット線と前記第２の電源との間に設けられた第４のＮ型トランジスタとを有するプリディスチャージ回路とを備えていることを特徴とする。
　本開示によると、アクセストランジスタにＰ型トランジスタを用いたＳＲＡＭメモリセルを用いたＳＲＡＭの周辺回路を提供している。
第１の実施形態に係る半導体記憶装置を構成するメモリセルアレイの構成例を示す図 第１の実施形態に係る半導体記憶装置を構成する書き込み回路の構成例を示す図 第１の実施形態に係る半導体記憶装置の動作例を示すタイミングチャート 第１の実施形態に係るメモリセルアレイの変形例を示す図 第１の実施形態に係る書き込み回路の変形例を示す図 第２の実施形態に係る半導体記憶装置を構成する書き込み回路の構成例を示す図 第２の実施形態に係る半導体記憶装置の動作例を示すタイミングチャート 第２の実施形態に係る半導体記憶装置のライトアシスト動作を説明するための図 第２の実施形態に係る書き込み回路の変形例を示す図 第３の実施形態に係る半導体記憶装置を構成するメモリセルアレイの構成例を示す図 第３の実施形態に係る半導体記憶装置を構成する書き込み回路の構成例を示す図 第３の実施形態に係る半導体記憶装置の動作例を示すタイミングチャート 第３の実施形態に係る半導体記憶装置のライトアシスト動作を説明するための図 第３の実施形態に係るメモリセルアレイの変形例を示す図 第３の実施形態に係る書き込み回路の変形例を示す図
　以下、実施の形態について、図面を参照して説明する。なお、以下の説明において、信号線（ノード）とその信号線（ノード）を通る信号とについて、同じ符号を用いて説明する場合がある。同様に、電源ノードと、その電源ノードに供給される電圧とに同じ符号を用いて説明する場合がある。また、本開示において、「接続」との用語は、相互間が直接接続される場合に加えて、トランジスタなどの素子を介して相互間が間接的に接続されているものを含む概念として用いる。
　＜第１の実施形態＞
　　図１および図２には、本実施形態に係る半導体記憶装置ＭＤの構成例を示す。本実施形態に係る半導体記憶装置ＭＤは、シングルカラムであり、図１に示すメモリセルアレイ１と、図２に示す書き込み回路２とを備える。
　［メモリセルアレイ］
  本実施形態において、メモリセルアレイ１は、ｎ行（ｎは自然数）×ｍ組（ｍは自然数）のアレイ状に配置された複数のメモリセル１１を備える。また、各行のメモリセル１１は、それぞれ異なるワード線ＷＬＢ［０］～ＷＬＢ［ｎ－１］に接続される。言い換えると、この例では、メモリセルアレイ１は、ｎ本のワード線ＷＬＢ［０］～ＷＬＢ［ｎ－１］およびｎ×ｍ個のメモリセル１１によって構成される。なお、図１では、ｍ組のメモリセル１１のうちの１組を図示している。以下の説明では、ワード線ＷＬＢ［０］～ＷＬＢ［ｎ－１］を区別せずに説明する場合に、単に「ワード線ＷＬＢ」として説明する場合がある。
　［メモリセル］
　メモリセル１１は、Ｐ型のドライブトランジスタＴＰＭ０，ＴＰＭ１と、Ｎ型のロードトランジスタＴＮＭ０，ＴＮＭ１と、Ｐ型のアクセストランジスタＴＰＭ２，ＴＰＭ３とを備える。
　ドライブトランジスタＴＰＭ０（第１のＰ型トランジスタに相当）は、ゲートがノードＤＢ（第１のノードに相当）に接続され、ソースが電源ＶＤＤ（第１の電源に相当）に接続され、ドレインがノードＤ（第２のノードに相当）に接続される。ロードトランジスタＴＮＭ０（第１のＮ型トランジスタに相当）は、ゲートがノードＤＢに接続され、ソースがグランドＶＳＳ（第２の電源に相当）に接続され、ドレインがノードＤに接続される。すなわち、ドライブトランジスタＴＰＭ０とロードトランジスタＴＮＭ０は、電源ＶＤＤとグランドＶＳＳとの間に直列に接続される。
　ドライブトランジスタＴＰＭ１（第２のＰ型トランジスタに相当）は、ゲートがノードＤに接続され、ソースが電源ＶＤＤに接続され、ドレインがノードＤＢに接続される。ロードトランジスタＴＮＭ１（第２のＮ型トランジスタに相当）は、ゲートがノードＤに接続され、ソースがグランドＶＳＳに接続され、ドレインがノードＤＢに接続される。すなわち、ドライブトランジスタＴＰＭ１とロードトランジスタＴＮＭ１は、電源ＶＤＤとグランドＶＳＳとの間に直列に接続される。また、ドライブトランジスタＴＰＭ０，ＴＰＭ１とロードトランジスタＴＮＭ０，ＴＮＭ１とにより、ラッチが構成される。
　アクセストランジスタＴＰＭ２（第３のＰ型トランジスタに相当）は、ノードＤとビット線ＢＬ（第１のビット線に相当）との間に設けられ、ゲートがワード線ＷＬＢに接続される。アクセストランジスタＴＰＭ３（第４のＰ型トランジスタに相当）は、ノードＤＢとビット線ＢＬＢ（第２のビット線に相当）との間に設けられ、ゲートがワード線ＷＬＢに接続される。なお、以下の説明では、ビット線ＢＬとビット線ＢＬＢとのペアについて「ビット線対ＢＬ，ＢＬＢ」と呼んで説明する場合がある。
　［書き込み回路］
　メモリセルアレイ１のビット線対ＢＬ，ＢＬＢには、図２に示す書き込み回路２が接続される。書き込み回路２は、メモリセルアレイ１の組ごとに設けられる。すなわち、この例では、ｍ組のメモリセル１１に対してｍ個の書き込み回路２が設けられる。なお、図２では、１つの書き込み回路２を例示している。
　書き込み回路２は、プルダウン回路３と、プリディスチャージ回路４と、カラム選択回路５と、書き込みドライバ６とを備える。
　［プルダウン回路］
　プルダウン回路３は、ビット線対ＢＬ，ＢＬＢの一方のビット線が’Ｈ’（Ｈｉｇｈレベル）の場合に、他方のビット線を’Ｌ’（Ｌｏｗレベル）にする。以下において、Ｈｉｇｈレベルの信号を単に’Ｈ’と記載し、Ｌｏｗレベルの信号を単に’Ｌ’と記載する。
　この例では、プルダウン回路３は、Ｎ型のトランジスタＴＮＷ０，ＴＮＷ１を備える。トランジスタＴＮＷ０は、ビット線ＢＬとグランドＶＳＳとの間に設けられ、ゲートにビット線ＢＬＢが接続される。トランジスタＴＮＷ１は、ビット線ＢＬＢとグランドＶＳＳとの間に設けられ、ゲートにビット線ＢＬが接続される。
　［プリディスチャージ回路］
　プリディスチャージ回路４は、Ｎ型のトランジスタＴＮＥＱ，ＴＮ０，ＴＮ１を備える。トランジスタＴＮＥＱ（第５のＮ型トランジスタに相当）は、ビット線ＢＬとビット線ＢＬＢとの間に設けられる。トランジスタＴＮ０（第３のＮ型トランジスタに相当）は、ビット線ＢＬとグランドＶＳＳとの間に設けられる。トランジスタＴＮ１（第４のＮ型トランジスタに相当）は、ビット線ＢＬＢとグランドＶＳＳとの間に設けられる。そして、トランジスタＴＮＥＱ，ＴＮ０，ＴＮ１のそれぞれのゲートには、プリディスチャージ制御信号ＮＰＣＧが与えられる。
　プリディスチャージ回路４は、メモリセル１１が非活性化状態のときに、プリディスチャージ制御信号ＮＰＣＧが’Ｈ’になると、トランジスタＴＮ０，ＴＮ１がオンして、ビット線対ＢＬ，ＢＬＢを’Ｌ’にディスチャージする。
　［カラム選択回路］
　カラム選択回路５は、Ｐ型のトランジスタＴＰ０，ＴＰ１を備える。トランジスタＴＰ０（第５のＰ型トランジスタに相当）は、電源ＶＤＤとビット線ＢＬとの間に設けられ、ゲートに書き込みドライバ６の出力信号ＷＣ０が与えられる。トランジスタＴＰ１（第６のＰ型トランジスタに相当）は、電源ＶＤＤとビット線ＢＬＢとの間に設けられ、ゲートに書き込みドライバ６の出力信号ＷＣ１が与えられる。
　　カラム選択回路５は、書き込みドライバ６の出力信号ＷＣ０，ＷＣ１に基づいて、トランジスタＴＰ０，ＴＰ１のいずれかがオンし、書き込み対象となるビット線（ＢＬまたはＢＬＢ）を選択する。
　［書き込みドライバ］
　書き込みドライバ６は、書き込み制御信号ＷＲＩＴＥが’Ｈ’のときに書き込み状態となり、書き込みデータＷＤに応じて書き込み対象のビット線（ＢＬまたはＢＬＢ）を選択する出力信号ＷＣ０，ＷＣ１を出力する。ここで、出力信号ＷＣ０と出力信号ＷＣ１とは、同時に’Ｌ’（選択状態）にならない信号である。
　この例では、書き込みドライバ６は、２入力のＮＡＮＤ回路６０，６１と、インバータ６２とを備える。ＮＡＮＤ回路６０は、書き込みデータＷＤの反転信号と、書き込み制御信号ＷＲＩＴＥとを入力として受け、出力信号ＷＣ０を出力する。ＮＡＮＤ回路６１は、書き込みデータＷＤと、書き込み制御信号ＷＲＩＴＥとを入力として受け、出力信号ＷＣ１を出力する。
　（データの書き込み動作）
　次に、図３を参照しつつ、メモリセル１１へのデータの書き込み動作について説明する。以下の説明において、便宜上、信号の符号のみを用いて説明する場合がある。例えば、ビット線ＢＬの信号について単に「ＢＬ」の符号のみを用いて説明する場合がある。他の信号についても同様であり、後述する変形例および他の実施形態についても同様である。
　（動作例１－１）
　まず、図１上段のメモリセル１１に対する、Ｄ＝’Ｌ’から’Ｈ’およびＤＢ＝’Ｈ’から’Ｌ’の書き込み動作について説明する（図３左側参照）。
　書き込み動作開始前の状態において、ＷＬＢ［ｎ－１］＝ＮＰＣＧ＝ＷＤ＝’Ｈ’である。これにより、プリディスチャージ回路４がプリディスチャージされた状態（トランジスタＴＮ０，ＴＮ１がオン）であり、ＢＬ＝ＢＬＢ＝’Ｌ’となる。また、ＷＲＩＴＥ＝’Ｌ’であり、トランジスタＴＰ０，ＴＰ１がオフである。メモリセル１１では、ドライブトランジスタＴＰＭ１とロードトランジスタＴＮＭ０がオンして、Ｄ＝’Ｌ’、ＤＢ＝’Ｈ’となっている。
　ここで、書き込みモードへの切り替え動作が実行される。
　具体的に、ＷＬＢ［ｎ－１］＝’Ｌ’とされることで、アクセストランジスタＴＰＭ２，ＴＰＭ３がオンされ、メモリセル１１からビット線対ＢＬ，ＢＬＢへのアクセスが可能になる。
　ＮＰＣＧ＝’Ｌ’とされることで、プリディスチャージ回路４のトランジスタＴＮ０，ＴＮ１がオフされ、ビット線対ＢＬ，ＢＬＢのディスチャージ（’Ｌ’固定）が解除される。
　ＷＤ＝’Ｌ’およびＷＲＩＴＥ＝’Ｈ’とされることで、カラム選択回路５のトランジスタＴＰ０がオンされてＢＬ＝’Ｈ’になる。このとき、カラム選択回路５のトランジスタＴＰ１はオフされ、かつ、プルダウン回路３のトランジスタＴＮＷ１がオンされるので、ＢＬＢ＝’Ｌ’のままである。
　アクセストランジスタＴＰＭ２，ＴＰＭ３がオンされた状態でＢＬ＝’Ｈ’になると、Ｄが’Ｌ’から’Ｈ’に書き換えられ、ＤＢが’Ｈ’から’Ｌ’に書き換えられる。そして、メモリセル１１への書き込みが終了すると、ＷＬＢ［ｎ－１］＝’Ｈ’とされる。これにより、アクセストランジスタＴＰＭ２，ＴＰＭ３がオフされ、Ｄ＝’Ｈ’、ＤＢ＝’Ｌ’が保持される。
　（動作例１－２）
　次に、図１上段のメモリセル１１に対する、Ｄ＝’Ｈ’から’Ｌ’およびＤＢ＝’Ｌ’から’Ｈ’の書き込み動作について説明する（図３右側参照）。ここでは、上記の「動作例１－１」との相違点を中心に説明する。
　書き込みモードへの切り替え動作において、動作例１－１と同様に、ＷＬＢ［ｎ－１］＝’Ｌ’とされることで、アクセストランジスタＴＰＭ２，ＴＰＭ３がオンされる。また、ＷＤ＝’Ｈ’およびＷＲＩＴＥ＝’Ｈ’とされることで、カラム選択回路５のトランジスタＴＰ１がオンされてＢＬＢ＝’Ｈ’になり、ＢＬ＝’Ｌ’となる。
　アクセストランジスタＴＰＭ２，ＴＰＭ３がオンされた状態でＢＬＢ＝’Ｈ’になると、ＤＢが’Ｌ’から’Ｈ’に書き換えられ、Ｄが’Ｈ’から’Ｌ’に書き換えられる。そして、メモリセル１１への書き込みが終了すると、ＷＬＢ［ｎ－１］＝’Ｈ’とされる。これにより、アクセストランジスタＴＰＭ２，ＴＰＭ３がオフされ、Ｄ＝’Ｌ’、ＤＢ＝’Ｈ’が保持される。
　－変形例１－
　ここでは、第１実施形態に係る半導体記憶装置ＭＤの変形例について説明する。本変形例の半導体記憶装置ＭＤは、マルチカラムである。
　図４は、本変形例についての図１相当図であり、図５は、本変形例についての図２相当図である。なお、図４において図１と対応する構成について、図１と共通の符号を付している。同様に、図５において図２と対応する構成について、図２と共通の符号を付している。ここでは、第１の実施形態（シングルカラム）との相違点を中心に説明する。
　［メモリセルアレイ］
　本変形例において、メモリセルアレイ１は、ｎ行（ｎは自然数）×ｃ列（ｃは自然数）×ｍ組（ｍは自然数）のアレイ状に配置された複数のメモリセル１１を備える。なお、図４では、ｍ組のメモリセル１１のうちの１組を図示している。
　図４に示すように、各行のメモリセル１１は、それぞれ異なるワード線ＷＬＢ［０］～ＷＬＢ［ｎ－１］に接続される。また、各列のメモリセル１１は、それぞれ異なるビット線対ＢＬ［０］～ＢＬ［ｃ－１］，ＢＬＢ［０］～ＢＬＢ［ｃ－１］に接続される。すなわち、メモリセルアレイ１は、ｎ本のワード線ＷＬＢ［０］～ＷＬＢ［ｎ－１］、ｃ本のビット線対ＢＬ［０］～ＢＬ［ｃ－１］，ＢＬＢ［０］～ＢＬＢ［ｃ－１］およびｎ×ｃ×ｍ個のメモリセル１１によって構成される。
　以下の説明では、ワード線ＷＬＢと同様に、ビット線ＢＬ［０］～ＢＬ［ｃ－１］を区別せずに説明する場合に、単に「ビット線ＢＬ」として説明する場合がある。ビット線ＢＬＢおよびビット線対ＢＬ，ＢＬＢについても同様である。
　［書き込み回路］
　図５に示すように、本変形例の書き込み回路２では、それぞれのカラムごとにプルダウン回路３、プリディスチャージ回路４およびカラム選択回路５が設けられる。プルダウン回路３およびプリディスチャージ回路４は、第１の実施形態の構成（例えば、図２の構成）と同様である。
　［カラム選択回路］
　本変形例では、図２に示したシングルカラムの書き込み回路２と比較すると、書き込み対象のメモリセル列を選択するために、ビット線アドレス信号ＮＣＡＤ［０：ｃ－１］が追加されている。また、ビット線アドレス信号ＮＣＡＤ［０：ｃ－１］の追加に伴い、カラム選択回路５の構成が図２と異なっている。
　本変形例では、カラム選択回路５は、書き込み対象となるビット線（ＢＬまたはＢＬＢ）を選択する機能に加えて、データの書き込み対象となるカラムを選択する機能を有する。具体的には、ビット線アドレス信号ＮＣＡＤ［０：ｃ－１］で選択された列（０～ｃ－１）のビット線対ＢＬ，ＢＬＢに接続されたメモリセル１１にデータが書き込まれる。
　本変形例において、カラム選択回路５は、前述のトランジスタＴＰ０，ＴＰ１に加えて、Ｐ型のトランジスタＴＰ２，ＴＰ３およびＮ型のトランジスタＴＮ２，ＴＮ３を備える。
　トランジスタＴＰ２は、ソースが電源ＶＤＤに接続され、ドレインがトランジスタＴＰ０のゲートに接続されている。トランジスタＴＮ２は、ソースがビット線アドレス信号ＮＣＡＤに接続され、ドレインがトランジスタＴＰ０のゲートに接続される。そして、トランジスタＴＰ２およびトランジスタＴＮ２のゲートには、書き込みドライバ６の出力信号ＷＣ０が与えられる。
　トランジスタＴＰ３は、ソースが電源ＶＤＤに接続され、ドレインがトランジスタＴＰ１のゲートに接続される。トランジスタＴＮ３は、ソースがビット線アドレス信号ＮＣＡＤに接続され、ドレインがトランジスタＴＰ１のゲートに接続される。そして、トランジスタＴＰ３およびトランジスタＴＮ３のゲートには、書き込みドライバ６の出力信号ＷＣ１が与えられる。
　［書き込みドライバ］
　本変形例では、書き込みドライバ６において、ＮＡＮＤ回路６０と出力ノードＷＣ０との間にインバータ６４が設けられ、ＮＡＮＤ回路６１と出力ノードＷＣ１との間にインバータ６５が設けられている。これにより、前述の第１の実施形態とは、出力信号ＷＣ０，ＷＣ１の極性が反転している。
　（データの書き込み動作）
　本変形例の書き込み動作については、ビット線アドレス信号ＮＣＡＤ［０：ｃ－１］で選択された列（０～ｃ－１）のビット線対ＢＬ，ＢＬＢに接続されたメモリセル１１にデータが書き込まれる点が、前述の第１の実施形態と異なる。
　それ以外の動作については、前述の図３を用いた動作説明と同様である。具体的に、書き込み動作開始前の状態から書き込みモードへの切り替え動作が実行される。そして、ＷＤ＝’Ｌ’または’Ｈ’とされ、かつ、ＷＲＩＴＥ＝’Ｈ’とされることで、メモリセル１１への書き込みが実行される。その後、書き込みが終了すると、ＷＬＢ［ｎ－１］＝’Ｈ’とされて書き込まれたデータが保持される。
　＜第２の実施形態＞
　ここでは、第２実施形態に係る半導体記憶装置ＭＤについて説明する。
　本実施形態の半導体記憶装置ＭＤは、シングルカラムであり、メモリセルアレイ１の構成は、第１の実施形態（例えば、図１の構成）と同じである。
　図６は、本実施形態についての図２相当図である。なお、図６において図２と対応する構成について、図２と共通の符号を付している。ここでは、第１の実施形態との相違点を中心に説明する。
　本実施形態では、書き込み回路２において、プルダウン回路３、プリディスチャージ回路４、カラム選択回路５および書き込みドライバ６に加えて、電圧制御回路７を備える点が第１の実施形態と異なる。
　また、ビット線ＢＬが、トランジスタＴＰ０を介して内部電源線ＷＶＤＤに接続され、ビット線ＢＬＢがトランジスタＴＰ１を介して内部電源線ＷＶＤＤに接続されている点が第１の実施形態と異なる。言い換えると、内部電源線ＷＶＤＤは、ビット線対ＢＬ，ＢＬＢにＨｉｇｈレベルの電圧を供給する。
　［電圧制御回路］
　電圧制御回路７は、容量素子ＮＣＡＰを介して内部電源線ＷＶＤＤの電圧を制御する。より具体的には、電圧制御回路７は、内部電源線ＷＶＤＤに接続された容量素子ＮＣＡＰの作用によって、ブースト制御信号ＷＴＡに応じて高電位側のビット線（ＢＬまたはＢＬＢ）を電源電圧ＶＤＤよりも高電位にする機能を有する。
　電源ＶＤＤと内部電源線ＷＶＤＤとの間には、ブースト制御信号ＷＴＡでオン／オフするＰ型のトランジスタＴＰＵ（第７のＰ型トランジスタに相当）が設けられている。言い換えると、Ｐ型のトランジスタＴＰＵは、内部電源線ＷＶＤＤの電圧を電源電圧ＶＤＤに制御する機能を有する。
　また、容量素子ＮＣＡＰとブースト制御信号ＷＴＡとの間には、ブースト制御信号ＷＴＡを遅延させるバッファ７１が設けられている。バッファ７１の出力と容量素子ＮＣＡＰとは、ノードＷＡＣＰで接続される。
　なお、図６では、容量素子ＮＣＡＰをＮ型のトランジスタ（第６のＮ型トランジスタに相当）で構成した例を示している。ただし、容量素子ＮＣＡＰは、Ｎ型のトランジスタに限定されない。例えば、容量素子ＮＣＡＰをＰ型のトランジスタで構成してもよいし、トランジスタ以外の素子や配線などで構成してもよい。
　（データの書き込み動作）
　次に、図７を参照しつつ、メモリセル１１へのデータの書き込み動作について説明する。本実施形態では、書き込みモードへの切り替え動作と、メモリセル１１へのデータの書き込みとの間に、ブーストモードの期間がある点において第１の実施形態と異なる。ここでは、第１の実施形態との相違点を中心に説明する。
　（動作例２－１）
　まず、図１上段のメモリセル１１に対する、Ｄ＝’Ｌ’から’Ｈ’およびＤＢ＝’Ｈ’から’Ｌ’の書き込み動作について説明する（図７左側参照）。
　図３と同様に、書き込み動作開始前の状態から、書き込みモードへの切り替え動作が実行される。
　具体的に、書き込みモードへの切り替え動作において、ＷＴＡ＝’Ｌ’となっており、トランジスタＴＰＵがオンし、内部電源線ＷＶＤＤの電圧がＶＤＤになる。また、ＷＬＢ［ｎ－１］＝’Ｌ’，ＮＰＣＧ＝’Ｌ’，ＷＤ＝’Ｌ’およびＷＲＩＴＥ＝’Ｈ’とされることで、ＢＬが’Ｈ’となり、ＢＬＢは’Ｌ’のままである。
　次のブーストモードにおいて、ＷＴＡ＝’Ｈ’になると、トランジスタＴＰＵがオフされるので、内部電源線ＷＶＤＤおよびビット線ＢＬが電源ＶＤＤから遮断されてフローティング状態になる。そして、ＷＴＡ＝’Ｈ’となってからバッファ７１による遅延時間が経過すると、ＷＡＣＰが’Ｌ’から’Ｈ’になることで、容量素子ＮＣＡＰの電荷が内部電源線ＷＶＤＤの配線容量などに充電され、内部電源線ＷＶＤＤおよびビット線ＢＬの電圧が電源電圧ＶＤＤより上昇する。これにより、アクセストランジスタＴＰＭ２のコンダクタンスすなわち駆動能力が高くなり、ビット線ＢＬからノードＤに流入する電流量が増加し、ノードＤの電圧は、第１の実施形態の構成よりも上昇する。
　そして、Ｄの電位がロードトランジスタＴＮＭ１の閾値まで上がると、ロードトランジスタＴＮＭ１がオンして、ＤＢは’Ｈ’から’Ｌ’に書き換えられる。また、ドライブトランジスタＴＰＭ０がオンするので、Ｄは’Ｌ’から’Ｈ’に書き換えられる。メモリセル１１への書き込みが終了すると、ＷＬＢ［ｎ－１］＝’Ｈ’とされる。これにより、アクセストランジスタＴＰＭ２，ＴＰＭ３がオフされ、Ｄ＝’Ｈ’、ＤＢ＝’Ｌ’が保持される。
　本実施形態の電圧制御回路７を設けることによる作用効果について、図８を参照しつつ詳細に説明する。図８では、ＢＬを太線で示し、ＢＬＢを細線で示している。また、Ｄを太線で示し、ＤＢを細線で示している。後述する図１３についても同様である。
　まず、アクセストランジスタＴＰＭ２のコンダクタンスが十分な大きさに設定されている場合には、実施形態１で説明したようにメモリセル１１は問題なく動作する（図８の「正常動作時」参照）。
　一方で、アクセストランジスタＴＰＭ２のコンダクタンス(駆動能力)が相対的に低い場合、アクセストランジスタＴＰＭ２はオンするものの、ビット線ＢＬからノードＤに流入する電流量が十分に確保されなくなる。そうすると、Ｄの電圧がロードトランジスタＴＮＭ１の閾値電圧まで上昇せずに、ロードトランジスタＴＮＭ１がオンしないことがある。この場合には、Ｄを’Ｌ’から’Ｈ’に書き換えること、および、ＤＢを’Ｈ’から’Ｌ’に書き換えることができない（図８の「誤動作時」参照）。
　このような場合に、電圧制御回路７を設けることで、アクセストランジスタＴＰＭ２のコンダクタンスすなわち駆動能力を高めることができる。これにより、ビット線ＢＬからノードＤに流入する電流量が増加し、電圧制御回路７を設けない場合と比較して、ノードＤの電圧が高くなるので、ロードトランジスタＴＮＭ１をオンさせやすくなる。言い換えると、電圧制御回路７を設けることで、メモリセル１１の書き込みがアシストされて、正常な書き込みが実現できる（図８の「ライトアシスト動作時」参照）。
　（動作例２－２）
　次に、図１上段のメモリセル１１において、Ｄ＝’Ｈ’から’Ｌ’およびＤＢ＝’Ｌ’から’Ｈ’への書き込み動作について説明する（図７右側参照）。ここでは、上記の「動作例２－１」との相違点を中心に説明する。
　書き込みモードへの切り替え動作において、動作例２－１と同様に、ＷＴＡ＝’Ｌ’とされてトランジスタＴＰＵがオンし、内部電源線ＷＶＤＤの電圧がＶＤＤになる。また、ＷＬＢ［ｎ－１］＝’Ｌ’，ＮＰＣＧ＝’Ｌ’，ＷＲＩＴＥ＝’Ｈ’に加えて、ＷＤ＝’Ｈ’とされることで、ＢＬＢが’Ｈ’となり、ＢＬは’Ｌ’のままである。
　次のブーストモードの動作において、ＷＴＡ＝’Ｈ’になると、トランジスタＴＰＵがオフされるので、内部電源線ＷＶＤＤおよびビット線ＢＬＢが電源ＶＤＤから遮断されてフローティング状態になる。そして、ＷＴＡ＝’Ｈ’となってからバッファ７１による遅延時間が経過すると、ＷＡＣＰが’Ｌ’から’Ｈ’になることで、容量素子ＮＣＡＰの電荷が内部電源線ＷＶＤＤの配線容量などに充電され、内部電源線ＷＶＤＤおよびビット線ＢＬＢの電圧が電源電圧ＶＤＤより上昇する。これにより、アクセストランジスタＴＰＭ３のコンダクタンスすなわち駆動能力が高くなり、ビット線ＢＬＢからノードＤＢに流入する電流量が増加し、ノードＤＢの電圧は、第１の実施形態の構成よりも上昇する。
　そして、ＤＢの電位がロードトランジスタＴＮＭ０の閾値まで上がると、ロードトランジスタＴＮＭ０がオンして、Ｄは’Ｈ’から’Ｌ’に書き換えられる。また、ドライブトランジスタＴＰＭ１がオンするので、ＤＢは’Ｌ’から’Ｈ’に書き換えられる。メモリセル１１への書き込みが終了すると、ＷＬＢ［ｎ－１］＝’Ｈ’とされる。これにより、アクセストランジスタＴＰＭ２，ＴＰＭ３がオフされ、Ｄ＝’Ｌ’、ＤＢ＝’Ｈ’が保持される。
　－変形例２－
　ここでは、第２実施形態に係る半導体記憶装置ＭＤの変形例について説明する。
　本変形例の半導体記憶装置ＭＤは、マルチカラムであり、メモリセルアレイ１の構成は、第１の実施形態の変形例１（例えば、図４の構成）と同じである。
　図９は、本変形例についての図６相当図である。なお、図９において図６と対応する構成について、共通の符号を付している。ここでは、第２の実施形態（シングルカラム）との相違点を中心に説明する。
　［書き込み回路］
　図９に示すように、本変形例の書き込み回路２では、それぞれのカラムごとにプルダウン回路３、プリディスチャージ回路４およびカラム選択回路５が設けられる。プルダウン回路３およびプリディスチャージ回路４は、第２の実施形態（例えば、図６の構成）と同様である。
　［カラム選択回路］
　図６に示したシングルカラムの書き込み回路２と比較すると、本変形例では、書き込み対象のメモリセル列を選択するために、ビット線アドレス信号ＮＣＡＤ［０：ｃ－１］が追加されている。また、ビット線アドレス信号ＮＣＡＤ［０：ｃ－１］の追加に伴い、カラム選択回路５の構成が変更されている。図９に示す構成は、第１の実施形態の変形例１のカラム選択回路５（図５参照）と同じであり、同様の機能を有する。すなわち、カラム選択回路５は、書き込み対象となるビット線（ＢＬまたはＢＬＢ）を選択する機能に加えて、複数のカラムの中からデータの書き込み対象となるカラムを選択する機能を有する。
　［書き込みドライバ］
　本変形例では、書き込みドライバ６において、ＮＡＮＤ回路６０と出力ノードＷＣ０との間にインバータ６４が設けられ、ＮＡＮＤ回路６１と出力ノードＷＣ１との間にインバータ６５が設けられている。これにより、第２の実施形態とは、出力信号ＷＣ０，ＷＣ１の極性が反転している。
　（データの書き込み動作）
　本変形例の書き込み動作については、ビット線アドレス信号ＮＣＡＤ［０：ｃ－１］で選択された列（０～ｃ－１）のビット線対ＢＬ，ＢＬＢに接続されたメモリセル１１にデータが書き込まれる点で、第２の実施形態と異なる。
　それ以外の動作については、前述の図７を用いた動作説明と同様であり、書き込み動作開始前の状態から書き込みモードへの切り替え動作が実行される。そして、ブーストモードの動作を経て、メモリセル１１への書き込みが実行される。その後、書き込みが終了すると、ＷＬＢ［ｎ－１］＝’Ｈ’とされて書き込まれたデータが保持される。
　＜第３の実施形態＞
　ここでは、第３実施形態に係る半導体記憶装置ＭＤについて説明する。本実施形態の半導体記憶装置ＭＤは、シングルカラムである。
　図１０は、本実施形態についての図１相当図であり、図１１は、本実施形態についての図６相当図である。なお、図１０において図１と対応する構成について、共通の符号を付している。同様に、図１１において図６と対応する構成について、共通の符号を付している。ここでは、前述の実施形態（特に、第２の実施形態）との相違点を中心に説明する。
　図１０に示すように、本実施形態では、メモリセルアレイ１を構成する各メモリセル１１において、ロードトランジスタＴＮＭ０，ＴＮＭ１のソースが共通の内部グランド線ＭＣＶＳＳ（内部電源線に相当）に接続されている点で、第１および第２実施形態と異なる。内部グランド線ＭＣＶＳＳの電圧は、書き込み回路２によって制御される。
　また、図１１に示すように、本実施形態では、電圧制御回路７の構成が第２の実施形態と異なっている。
　［電圧制御回路］
　電圧制御回路７は、メモリセル１１に接続された内部グランド線ＭＣＶＳＳの電圧を制御する。また、メモリセルへの書き込みの際に、内部グランド線ＭＣＶＳＳの電位をグランドＶＳＳよりも高電位にするように構成されている。
　電圧制御回路７は、Ｐ型のトランジスタＴＰＵ，ＴＰＷＡ０，ＴＰＷＡ１と、Ｎ型のトランジスタＴＮＤとを備える。
　トランジスタＴＰＵは、ソースが電源ＶＤＤに接続され、ドレインがトランジスタＴＰＷＡ０，ＴＰＷＡ１のソースに接続され、ゲートにブースト制御信号ＮＷＴＡが与えられる。なお、ブースト制御信号ＮＷＴＡは、第２の実施形態におけるブースト制御信号ＷＴＡと極性が反転した信号である。
　トランジスタＴＰＷＡ０とトランジスタＴＰＷＡ１は、ソース同士およびドレイン同士が接続される。また、トランジスタＴＰＷＡ０のゲートには、書き込みドライバ６の出力ノードＷＣ０が接続され、トランジスタＴＰＷＡ１のゲートには、書き込みドライバ６の出力ノードＷＣ１が接続される。
　トランジスタＴＮＤ（第５のＮ型トランジスタに相当）は、ゲートが電源ＶＤＤに接続され、ソースがグランドＶＳＳに接続され、ドレインが内部グランド線ＭＣＶＳＳおよびトランジスタＴＰＷＡ０，ＴＰＷＡ１のドレインに接続される。
　（データの書き込み動作）
　次に、図１２を参照しつつ、メモリセル１１へのデータの書き込み動作について説明する。ここでは、第２の実施形態（図７参照）との相違点を中心に説明する。
　（動作例３－１）
　まず、図１０上段のメモリセル１１に対する、Ｄ＝’Ｌ’から’Ｈ’およびＤＢ＝’Ｈ’から’Ｌ’の書き込み動作について説明する（図１２左側参照）。
　図７と同様に、書き込み動作開始前の状態から、書き込みモードへの切り替え動作が実行される。
　具体的に、書き込みモードへの切り替え動作では、ＮＷＴＡ＝’Ｈ’となっており、トランジスタＴＰＵがオフされる。トランジスタＴＮＤはオンしているので、内部グランド線ＭＣＶＳＳの電圧はＶＳＳになる。
　ＷＤ＝’Ｌ’およびＷＲＩＴＥ＝’Ｈ’とされることで、トランジスタＴＰ０がオンされ、ＢＬ＝’Ｈ’になる。このとき、トランジスタＴＰ１はオフされるので、プルダウン回路３のトランジスタＴＮＷ１がオンして、ＢＬＢ＝’Ｌ’になる。
　次のブーストモードにおいて、ＮＷＴＡ＝’Ｌ’になると、トランジスタＴＰＵがオンされるので、トランジスタＴＰＷＡ０がオンされる。これにより、内部グランド線ＭＣＶＳＳの電圧が、トランジスタＴＰＵ、トランジスタＴＰＷＡ０およびトランジスタＴＮＤのオン抵抗の分圧になり、グランド電位ＶＳＳから上昇する。これにより、ロードトランジスタＴＮＭ０のコンダクタンスすなわち駆動能力が低くなる。そうすると、ノードＤの電圧が、電圧制御回路７を設けない場合（例えば、第１の実施形態）と比較して高くなる。
　そして、Ｄの電位がロードトランジスタＴＮＭ１の閾値まで上がると、ロードトランジスタＴＮＭ１がオンして、ＤＢは’Ｈ’から’Ｌ’に書き換えられる。また、ドライブトランジスタＴＰＭ０がオンするので、Ｄは’Ｌ’から’Ｈ’に書き換えられる。メモリセル１１への書き込みが終了すると、ＷＬＢ［ｎ－１］＝’Ｈ’とされる。これにより、アクセストランジスタＴＰＭ２，ＴＰＭ３がオフされ、Ｄ＝’Ｈ’、ＤＢ＝’Ｌ’が保持される。
　本実施形態の電圧制御回路７を設けることによる作用効果について、図１３を参照しつつ説明する。
　まず、アクセストランジスタＴＰＭ２のコンダクタンスが十分な大きさに設定されている場合には、実施形態１で説明したようにメモリセル１１は問題なく動作する（図１３の「正常動作時」参照）。
　一方で、アクセストランジスタＴＰＭ２のコンダクタンス(駆動能力)が相対的に低い場合、アクセストランジスタＴＰＭ２はオンするものの、ビット線ＢＬからノードＤに流入する電流量が十分に確保されなくなる。そうすると、Ｄの電圧がロードトランジスタＴＮＭ１の閾値電圧まで上昇せずに、ロードトランジスタＴＮＭ１がオンしないことがある。この場合には、Ｄを’Ｌ’から’Ｈ’に書き換えること、および、ＤＢを’Ｈ’から’Ｌ’に書き換えることができない（図１３の「誤動作時」参照）。
　 このような場合に、電圧制御回路７を設けて、内部グランド線ＭＣＶＳＳつまりロードトランジスタＴＮＭ０のソース電圧を上げることで、電圧制御回路７を設けない場合と比較して、ノードＤの電圧が高くなるので、ロードトランジスタＴＮＭ１をオンさせやすくなる。言い換えると、電圧制御回路７を設けることで、メモリセル１１の書き込みがアシストされて、正常な書き込みが実現できる（図１３の「ライトアシスト動作時」参照）。
　（動作例３－２）
　次に、図１０上段のメモリセル１１に対する、Ｄ＝’Ｈ’から’Ｌ’およびＤＢ＝’Ｌ’から’Ｈ’への書き込み動作について説明する（図１２右側参照）。ここでは、上記の「動作例３－１」との相違点を中心に説明する。
　書き込みモードへの切り替え動作において、動作例３－１と同様に、ＮＷＴＡ＝’Ｈ’となっており、トランジスタＴＰＵがオフされる。トランジスタＴＮＤはオンしているので、内部グランド線ＭＣＶＳＳの電圧はＶＳＳになる。
　ＷＤ＝’Ｈ’およびＷＲＩＴＥ＝’Ｈ’とされることで、トランジスタＴＰ１がオンされ、ＢＬＢ＝’Ｈ’になる。このとき、トランジスタＴＰ０はオフされるので、プルダウン回路３のトランジスタＴＮＷ０がオンして、ＢＬ＝’Ｌ’になる。
　次のブーストモードにおいて、ＮＷＴＡ＝’Ｌ’になると、トランジスタＴＰＵがオンされるので、トランジスタＴＰＷＡ１がオンされる。これにより、内部グランド線ＭＣＶＳＳの電圧が、トランジスタＴＰＵ、トランジスタＴＰＷＡ１およびトランジスタＴＮＤのオン抵抗の分圧になり、グランド電位ＶＳＳから上昇する。これにより、ロードトランジスタＴＮＭ１のコンダクタンスすなわち駆動能力が低くなる。そうすると、ノードＤＢの電圧が、電圧制御回路７を設けない場合（例えば、第１の実施形態）と比較して高くなる。
　そして、ＤＢの電位がロードトランジスタＴＮＭ０の閾値まで上がると、ロードトランジスタＴＮＭ０がオンして、Ｄは’Ｈ’から’Ｌ’に書き換えられる。また、ドライブトランジスタＴＰＭ１がオンするので、ＤＢは’Ｌ’から’Ｈ’に書き換えられる。メモリセル１１への書き込みが終了すると、ＷＬＢ［ｎ－１］＝’Ｈ’とされる。これにより、アクセストランジスタＴＰＭ２，ＴＰＭ３がオフされ、Ｄ＝’Ｌ’、ＤＢ＝’Ｈ’が保持される。
　－変形例３－
　ここでは、第３実施形態に係る半導体記憶装置ＭＤの変形例について説明する。
　本変形例の半導体記憶装置ＭＤは、マルチカラムである。
　図１４は、本実施形態についての図１０相当図であり、図１５は、本実施形態についての図１１相当図である。なお、図１４において図１０と対応する構成について、共通の符号を付している。同様に、図１５において図１１と対応する構成について、共通の符号を付している。ここでは、第３の実施形態（シングルカラム）および第２の実施形態の変形例（マルチカラム）との相違点を中心に説明する。
　［メモリセルアレイ］
　本変形例において、メモリセルアレイ１は、ｎ行（ｎは自然数）×ｃ列（ｃは自然数）×ｍ組（ｍは自然数）のアレイ状に配置された複数のメモリセル１１を備える。なお、図１４では、ｍ組のメモリセル１１のうちの１組を図示している。
　図１４に示すように、各列のメモリセル１１は、それぞれ異なるビット線対ＢＬ［０］～ＢＬ［ｃ－１］，ＢＬＢ［０］～ＢＬＢ［ｃ－１］および内部グランド線ＭＣＶＳＳ［０］～ＭＣＶＳＳ［ｃ－１］に接続される。例えば、０列目のメモリセル１１は、共通のビット線対ＢＬ［０］，ＢＬＢ［０］および共通の内部グランド線ＭＣＶＳＳ［０］に接続される。１列目～（ｃ－１）列目についても同様である。
　［書き込み回路］
　図１５に示すように、本変形例の書き込み回路２では、それぞれのカラムごとにプルダウン回路３、プリディスチャージ回路４、カラム選択回路５および電圧制御回路７が設けられる。プルダウン回路３、プリディスチャージ回路４および書き込みドライバ６の構成は、第２の実施形態の変形例（例えば、図９の構成）と同様である。
　［カラム選択回路］
　本変形例では、図１１に示したシングルカラムの書き込み回路２と比較すると、書き込み対象のメモリセル列を選択するために、ビット線アドレス信号ＮＣＡＤ［０：ｃ－１］が追加されている。また、ビット線アドレス信号ＮＣＡＤ［０：ｃ－１］の追加に伴い、カラム選択回路５の構成が変更されている。図１５に示すカラム選択回路５の構成は、第２の実施形態の変形例２のカラム選択回路５（図９参照）とほぼ同じ構成であり、同様の機能を有する。すなわち、本変形例においても、カラム選択回路５は、書き込み対象となるビット線（ＢＬまたはＢＬＢ）を選択する機能に加えて、複数のカラムの中からデータの書き込み対象となるカラムを選択する機能を有する。
　また、本変形例では、同じカラムに設けられているトランジスタＴＰ０のゲートとトランジスタＴＰＷＡ０のゲートが互いに接続され、トランジスタＴＰ１のゲートとトランジスタＴＰＷＡ１のゲートが互いに接続されている。
　図１５に示す電圧制御回路７の構成は、第３の実施形態の構成（図１１参照）と同様であり、同様の機能を有する。
　（データの書き込み動作）
　本変形例の書き込み動作については、ビット線アドレス信号ＮＣＡＤ［０：ｃ－１］で選択された列（０～ｃ－１）のビット線対ＢＬ，ＢＬＢに接続されたメモリセル１１にデータが書き込まれる点が、第３の実施形態と異なる。
　それ以外の動作については、前述の図１２を用いた動作説明と同様であり、書き込み動作開始前の状態から書き込みモードへの切り替え動作が実行される。そして、ブーストモードの動作を経て、メモリセル１１への書き込みが実行される。その後、書き込みが終了すると、ＷＬＢ［ｎ－１］＝’Ｈ’とされて書き込まれたデータが保持される。
　なお、本開示における技術は、上記実施形態での説明した構成に限定されず、適宜、変更、置き換え、付加、省略などを行った実施形態にも適用が可能である。また、上記実施形態で説明した各構成要素を組み合わせて、新たな実施形態とすることも可能である。
　本開示によると、アクセストランジスタにＰ型トランジスタを用いたＳＲＡＭメモリセルを用いたＳＲＡＭの周辺回路を提供することができるので、極めて有用である。
ＭＤ　半導体記憶装置
１　メモリセルアレイ
２　書き込み回路
４　プリディスチャージ回路
５　カラム選択回路
７　電圧制御回路
１１　メモリセル
ＢＬ　ビット線（第１のビット線）
ＢＬＢ　ビット線（第２のビット線）
Ｄ　ノード（第２のノード）
ＤＢ　ノード（第１のノード）
ＭＣＶＳＳ　内部グランド線（内部電源線）
ＮＣＡＰ　容量素子
ＴＮ０　トランジスタ（第３のＮ型トランジスタ）
ＴＮ１　トランジスタ（第４のＮ型トランジスタ）
ＴＮＥＱ　トランジスタ（第５のＮ型トランジスタ）
ＴＮＭ０　ロードトランジスタ（第１のＮ型トランジスタ）
ＴＮＭ１　ロードトランジスタ（第２のＮ型トランジスタ）
ＴＰ０　トランジスタ（第５のＰ型トランジスタ）
ＴＰ１　トランジスタ（第６のＰ型トランジスタ）
ＴＰＭ０　ドライブトランジスタ（第１のＰ型トランジスタ）
ＴＰＭ１　ドライブトランジスタ（第２のＰ型トランジスタ）
ＴＰＭ２　アクセストランジスタ（第３のＰ型トランジスタ）
ＴＰＭ３　アクセストランジスタ（第４のＰ型トランジスタ）
ＴＰＵ　トランジスタ（第７のＰ型トランジスタ）
ＶＤＤ　電源（第１の電源）
ＶＳＳ　グランド（第２の電源）
ＷＬＢ　ワード線
ＷＶＤＤ　内部電源線
 

Claims (10)

  1. 　メモリセルと書き込み回路とを備え、
    　前記メモリセルは、
    　　ゲートが第１のノードに接続され、ソースが第１の電源に接続され、ドレインが第２のノードに接続される第１のＰ型トランジスタと、
    　　ゲートが前記第１のノードに接続され、ソースが第２の電源に接続され、ドレインが前記第２のノードに接続される第１のＮ型トランジスタと、
    　　ゲートが前記第２のノードに接続され、ソースが前記第１の電源に接続され、ドレインが前記第１のノードに接続される第２のＰ型トランジスタと、
    　　ゲートが前記第２のノードに接続され、ソースが前記第２の電源に接続され、ドレインが前記第１のノードに接続される第２のＮ型トランジスタと、
    　　前記第２のノードと第１のビット線との間に設けられ、ゲートがワード線に接続される第３のＰ型トランジスタと、
    　　前記第１のノードと第２のビット線との間に設けられ、ゲートが前記ワード線に接続される第４のＰ型トランジスタとを備え、
    　前記書き込み回路は、
    　　前記第１のビット線と前記第１の電源との間に設けられた第５のＰ型トランジスタと、前記第２のビット線と前記第１の電源との間に設けられた第６のＰ型トランジスタとを有するカラム選択回路と、
    　　前記第１のビット線と前記第２の電源との間に設けられた第３のＮ型トランジスタと、前記第２のビット線と前記第２の電源との間に設けられた第４のＮ型トランジスタとを有するプリディスチャージ回路とを備えている
    ことを特徴とする半導体記憶装置。
  2. 　請求項１に記載の半導体記憶装置において、
    　前記プリディスチャージ回路は、前記第１のビット線と前記第２のビット線との間に設けられた第５のＮ型トランジスタを備えている
    ことを特徴とする半導体記憶装置。
  3. 　請求項１に記載の半導体記憶装置において、
    　共通の前記第１のビット線および共通の前記第２のビット線に接続された前記メモリセル同士をユニットとする複数のカラムで構成されたメモリセルアレイを備え、
    　前記カラム選択回路は、前記複数のカラムから選択されたデータの書き込み対象となるカラムの前記第５のＰ型トランジスタおよび／または前記第６のＰ型トランジスタを動作させるように構成されている
    ことを特徴とする半導体記憶装置。
  4. 　メモリセルと書き込み回路とを備え、
    　前記メモリセルは、
    　　ゲートが第１のノードに接続され、ソースが第１の電源に接続され、ドレインが第２のノードに接続される第１のＰ型トランジスタと、
    　　ゲートが前記第１のノードに接続され、ソースが第２の電源に接続され、ドレインが前記第２のノードに接続される第１のＮ型トランジスタと、
    　　ゲートが前記第２のノードに接続され、ソースが前記第１の電源に接続され、ドレインが前記第１のノードに接続される第２のＰ型トランジスタと、
    　　ゲートが前記第２のノードに接続され、ソースが前記第２の電源に接続され、ドレインが前記第１のノードに接続される第２のＮ型トランジスタと、
    　　前記第２のノードと第１のビット線との間に設けられ、ゲートがワード線に接続される第３のＰ型トランジスタと、
    　　前記第１のノードと第２のビット線との間に設けられ、ゲートが前記ワード線に接続される第４のＰ型トランジスタとを備え、
    　前記書き込み回路は、
    　　前記第１のビット線と内部電源線との間に設けられた第５のＰ型トランジスタと、前記第２のビット線と前記内部電源線との間に設けられた第６のＰ型トランジスタとを有するカラム選択回路と、
    　　前記第１のビット線と前記第２の電源との間に設けられた第３のＮ型トランジスタと、前記第２のビット線と前記第２の電源との間に設けられた第４のＮ型トランジスタとを有するプリディスチャージ回路と、
    　　前記第１の電源と前記内部電源線との間に設けられた第７のＰ型トランジスタと、前記メモリセルへの書き込みの際に、前記内部電源線の電位を前記第１の電源よりも高電位にする容量素子とを有する電圧制御回路とを備えている
    ことを特徴とする半導体記憶装置。
  5. 　請求項４に記載の半導体記憶装置において、
    　前記プリディスチャージ回路は、前記第１のビット線と前記第２のビット線との間に設けられた第５のＮ型トランジスタを備えている
    ことを特徴とする半導体記憶装置。
  6. 　請求項４に記載の半導体記憶装置において、
    　前記容量素子は、第６のＮ型トランジスタで形成される
    ことを特徴とする半導体記憶装置。
  7. 　請求項４に記載の半導体記憶装置において、
    　共通の前記第１のビット線および共通の前記第２のビット線に接続された前記メモリセル同士をユニットとする複数のカラムで構成されたメモリセルアレイを備え、
    　前記カラム選択回路は、前記複数のカラムから選択されたデータの書き込み対象となるカラムの前記第５のＰ型トランジスタおよび／または前記第６のＰ型トランジスタを動作させるように構成されている
    ことを特徴とする半導体記憶装置。
  8. 　メモリセルと書き込み回路とを備え、
    　前記メモリセルは、
    　　ゲートが第１のノードに接続され、ソースが第１の電源に接続され、ドレインが第２のノードに接続される第１のＰ型トランジスタと、
    　　ゲートが前記第１のノードに接続され、ソースが内部電源線に接続され、ドレインが前記第２のノードに接続される第１のＮ型トランジスタと、
    　　ゲートが前記第２のノードに接続され、ソースが前記第１の電源に接続され、ドレインが前記第１のノードに接続される第２のＰ型トランジスタと、
    　　ゲートが前記第２のノードに接続され、ソースが前記内部電源線に接続され、ドレインが前記第１のノードに接続される第２のＮ型トランジスタと、
    　　前記第２のノードと第１のビット線との間に設けられ、ゲートがワード線に接続される第３のＰ型トランジスタと、
    　　前記第１のノードと第２のビット線との間に設けられ、ゲートが前記ワード線に接続される第４のＰ型トランジスタとを備え、
    　前記書き込み回路は、
    　　前記第１のビット線と前記第１の電源との間に設けられた第５のＰ型トランジスタと、前記第２のビット線と前記第１の電源との間に設けられた第６のＰ型トランジスタとを有するカラム選択回路と、
    　　前記第１のビット線と第２の電源との間に設けられた第３のＮ型トランジスタと、前記第２のビット線と前記第２の電源との間に設けられた第４のＮ型トランジスタとを有するプリディスチャージ回路と、
    　　前記第２の電源と前記内部電源線との間に設けられた第５のＮ型トランジスタと、前記メモリセルへの書き込みの際に、前記内部電源線の電位を前記第２の電源よりも高電位にする第７のＰ型トランジスタとを備えている
    ことを特徴とする半導体記憶装置。
  9. 　請求項８に記載の半導体記憶装置において、
    　前記プリディスチャージ回路は、前記第１のビット線と前記第２のビット線との間に設けられた第６のＮ型トランジスタを備えている
    ことを特徴とする半導体記憶装置。
  10. 　請求項８に記載の半導体記憶装置において、
    　共通の前記第１のビット線および共通の前記第２のビット線に接続された前記メモリセル同士をユニットとする複数のカラムで構成されたメモリセルアレイを備え、
    　前記カラム選択回路は、前記複数のカラムから選択されたデータの書き込み対象となるカラムの前記第５のＰ型トランジスタおよび／または前記第６のＰ型トランジスタを動作させるように構成されている
    ことを特徴とする半導体記憶装置。
     
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