WO2024162013A1 - 固体撮像素子および製造方法、並びに電子機器 - Google Patents

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Definitions

  • the present disclosure relates to a solid-state imaging device and a manufacturing method thereof, and to an electronic device, and in particular to a solid-state imaging device and a manufacturing method thereof that enable improvement of pixel characteristics, and to an electronic device.
  • CMOS Complementary Metal-Oxide-Semiconductor
  • isolation sections have been proposed in which polysilicon is embedded in the entire trench processed from the front side of the semiconductor layer, and isolation sections with a two-layer structure in which polysilicon is embedded from the front side of a trench processed from the front side of the semiconductor layer and an insulator (for example, an oxide such as SiO2) is embedded from the back side of the semiconductor layer.
  • an insulator for example, an oxide such as SiO2
  • Patent Document 1 also discloses an isolation structure configured so that FDTI (Front Deep Trench Isolation) formed based on a trench processed from the front side of the semiconductor layer and RDTI (Rear Deep Trench Isolation) formed based on a trench processed from the back side of the semiconductor layer are in direct contact with each other.
  • FDTI Front Deep Trench Isolation
  • RDTI Rear Deep Trench Isolation
  • misalignment could occur in the in-plane direction at the locations where the FDTI and RDTI are provided. Furthermore, in the two-layer structure of polysilicon and insulator as described above, variation could occur in the depth direction at the boundary between these layers. There is concern that such misalignment and variation in the separation section could adversely affect pixel characteristics.
  • a solid-state imaging element includes a semiconductor substrate having a first surface that is a light incident surface and a second surface that is opposite to the first surface, a first photoelectric conversion unit provided within the semiconductor substrate, a second photoelectric conversion unit provided adjacent to the first photoelectric conversion unit, and a pixel separation unit provided between the first photoelectric conversion unit and the second photoelectric conversion unit, the pixel separation unit having a layered structure in which a first layer, a second layer, and a third layer are layered in this order from the first surface side in a cross-sectional view, and the second layer has a shape in which the widths on the first layer side and the third layer side in a cross-sectional view are different.
  • a manufacturing method is a manufacturing method for a solid-state imaging device comprising a semiconductor substrate having a first surface that is a light incident surface and a second surface opposite to the first surface, a first photoelectric conversion unit provided within the semiconductor substrate, a second photoelectric conversion unit provided adjacent to the first photoelectric conversion unit, and a pixel separation unit provided between the first photoelectric conversion unit and the second photoelectric conversion unit, the pixel separation unit having a layered structure in which a first layer, a second layer, and a third layer are layered in this order from the first surface side in a cross-sectional view, and the second layer has a shape in which the width differs between the first layer side and the third layer side in a cross-sectional view, and includes forming the second layer in a self-aligned manner at a predetermined position in the in-plane direction and the depth direction of the semiconductor substrate by utilizing a step portion formed in the middle of a trench provided in the semiconductor substrate.
  • An electronic device includes a semiconductor substrate having a first surface that is a light incident surface and a second surface that is opposite to the first surface, a first photoelectric conversion unit provided within the semiconductor substrate, a second photoelectric conversion unit provided adjacent to the first photoelectric conversion unit, and a pixel separation unit provided between the first photoelectric conversion unit and the second photoelectric conversion unit, the pixel separation unit having a layered structure in which a first layer, a second layer, and a third layer are layered in this order from the first surface side in a cross-sectional view, and the second layer includes a solid-state imaging element having a shape in which the widths on the first layer side and the third layer side are different in a cross-sectional view.
  • the semiconductor substrate has a first surface that is a light incidence surface and a second surface opposite to the first surface, a first photoelectric conversion unit is provided within the semiconductor substrate, a second photoelectric conversion unit is provided adjacent to the first photoelectric conversion unit, and a pixel separation unit is provided between the first photoelectric conversion unit and the second photoelectric conversion unit.
  • the pixel separation unit has a layered structure in which a first layer, a second layer, and a third layer are layered in this order from the first surface side in a cross-sectional view, and the second layer has a shape in which the width differs between the first layer side and the third layer side in a cross-sectional view.
  • the second layer is formed in a self-aligned manner at a predetermined position in the in-plane direction and the depth direction of the semiconductor substrate by utilizing a step portion formed in the middle of a trench provided in the semiconductor substrate.
  • FIG. 1 is a block diagram showing an example of the configuration of an embodiment of an imaging element to which the present technology is applied.
  • FIG. 2 is a diagram showing an example of a planar configuration of a pixel.
  • 3A to 3C are diagrams illustrating first to third steps of a manufacturing method for an image sensor.
  • 11A to 11C are diagrams illustrating fourth to sixth steps of the manufacturing method of the image sensor.
  • 7A to 7C are diagrams illustrating seventh to ninth steps of the manufacturing method of the image sensor.
  • 10A to 12B are diagrams illustrating tenth to twelfth steps of a manufacturing method of an image sensor.
  • 13A to 15C are diagrams illustrating thirteenth to fifteenth steps of the manufacturing method of an image sensor.
  • 16A to 18C are diagrams illustrating the 16th to 18th steps of the manufacturing method of an image sensor.
  • FIG. 1 is a block diagram showing an example of the configuration of an imaging apparatus.
  • FIG. 1 is a diagram showing an example of use of an image
  • FIG. 1 is a diagram showing an example of the configuration of an embodiment of an imaging element to which the present technology is applied.
  • the imaging element 11 is configured with a pixel region in which a plurality of pixels 21 are arranged in an array, and a peripheral region that is provided to surround the periphery of the pixel region.
  • the imaging element 11 is also configured with a wiring layer 23 laminated on a surface (hereinafter referred to as the FEOL surface) of a sensor layer 22 in which a photoelectric conversion unit PD is provided for each pixel 21, and an on-chip lens layer 24 laminated on a back surface (hereinafter referred to as the REOL surface) of the sensor layer 22.
  • the REOL surface is the first surface that is the light incident surface of the semiconductor substrate 31, and the FEOL surface is the second surface of the semiconductor substrate 31 that is opposite to the REOL surface.
  • the sensor layer 22 is configured, for example, by forming photoelectric conversion units PD by ion-implanting N-type impurities into a semiconductor substrate 31 in which a P-type well is provided.
  • Pixel isolation units 32 are provided between the photoelectric conversion units PD in the semiconductor substrate 31 so as to surround each photoelectric conversion unit PD and separate the pixels 21 from each other.
  • Isolation units 33 are also provided in the semiconductor substrate 31 that forms the peripheral region of the sensor layer 22. Note that in the semiconductor substrate 31 shown in FIG. 1, the narrow-pitch hatched regions that are in contact with the side surfaces of the pixel isolation units 32 and isolation units 33 indicate that the side surfaces of the trenches are doped by adding impurities such as boron (B).
  • the wiring layer 23 is configured by providing, within an insulating film 36, a gate electrode 34 of a transistor that drives the pixel 21, a contact electrode 35 electrically connected to the gate electrode 34, wiring (not shown), and the like.
  • a contact electrode 37 electrically connected to the polysilicon layer 44A of the separation section 33 is provided within the insulating film 36.
  • the on-chip lens layer 24 is laminated on the REOL surface of the semiconductor substrate 31 via a high dielectric constant film 46 and a second insulating layer 47, and the pixel region is configured with a microlens 38 that focuses light for each pixel 21.
  • a transparent material that constitutes the microlens 38 is provided flatly in the peripheral region of the on-chip lens layer 24.
  • the pixel separation section 32 is configured by providing a connection layer 41 made of a semiconductor in the middle of a trench provided to penetrate the semiconductor substrate 31, connecting the semiconductor substrates 31 on both sides of the trench.
  • the connection layer 41 is formed of a semiconductor (single crystal silicon of the same P type as the well of the pixel 21) epitaxially grown from both the connection portion 42a with one semiconductor substrate 31 separated by the pixel separation section 32 and the connection portion 42b with the other semiconductor substrate 31 separated by the pixel separation section 32, and electrically connects the connection portion 42a and the connection portion 42b.
  • connection layer 41 is not limited to being formed by epitaxial growth, as long as it can electrically connect the well of one pixel 21 to the well of the other pixel 21 and can be formed of a material that can be formed in a self-aligned manner using the connection portion 42a and the connection portion 42b.
  • the pixel separation section 32 is configured such that an insulating film 43 is provided to cover the FEOL surface side of the connection layer 41 and both side surfaces of the trench that are closer to the FEOL surface than the connection parts 42a and 42b, and a polysilicon layer 44 and a first insulating layer 45 are embedded inside the trench via the insulating film 43. That is, the polysilicon layer 44 is provided on the FEOL surface side of the connection layer 41 via the insulating film 43, and the first insulating layer 45 is provided on the FEOL surface side of the polysilicon layer 44. As shown enlarged on the left side of FIG.
  • the insulating film 43 is formed such that an insulating film 43a is provided between the connection layer 41 and the polysilicon layer 44, insulating films 43b and 43c are provided on both side surfaces of the connection layer 41, and insulating films 43c and 43d are provided on both side surfaces of the polysilicon layer 44.
  • the pixel separation section 32 is also configured such that a high dielectric constant film 46 is provided to cover the REOL surface side of the connection layer 41 and both side surfaces of the trench that are closer to the REOL surface than the connection layer 41, and a second insulating layer 47 is embedded inside the trench via the high dielectric constant film 46. Furthermore, the high dielectric constant film 46 is laminated on the REOL surface of the semiconductor substrate 31, and the second insulating layer 47 is laminated on the REOL surface of the semiconductor substrate 31 via the high dielectric constant film 46.
  • the pixel separation section 32 has a laminated structure in which the region where the connection layer 41 is provided is the second layer, the REOL surface side of the connection layer 41 is the first layer, and the FEOL surface side of the connection layer 41 is the third layer.
  • the pixel separation section 32 is formed in a shape in which a step is provided in the width of the connection layer 41 in the second layer, and the pixel separation section 32 is formed in a shape in which the width is different on the first layer side and the third layer side in a cross-sectional view.
  • the pixel separation section 32 is formed so that the cross-sectional shape is convex, so that the REOL surface side of the connection layer 41 is narrow and the FEOL surface side of the connection layer 41 is wide. Accordingly, the pixel separation section 32 is configured so that the width D1 of the first layer on the REOL surface side is narrow, and the width D3 of the third layer on the FEOL surface side is wide.
  • the semiconductor substrate 31 can be formed to a thickness of up to 6 ⁇ m, and the pixel separation section 32 can be formed so that the first layer is provided at a depth from the FEOL surface in the range of 0.2 to 6 ⁇ m, the second layer is provided at a position at a depth from the FEOL surface in the range of 0.1 to 6 ⁇ m with a width of 0.1 ⁇ m or more, and the third layer is provided at a depth from the FEOL surface in the range of 0.1 to 1 ⁇ m.
  • the separation section 33 is configured similarly to the pixel separation section 32, but differs from the pixel separation section 32 in that a polysilicon layer 44A is embedded in the region in which the first insulating layer 45 and the polysilicon layer 44 are embedded in the pixel separation section 32.
  • a contact electrode 37 is connected to the polysilicon layer 44A, and a bias voltage can be applied via the contact electrode 37.
  • the image sensor 11 is constructed, and the pixel separation section 32 can be formed with greater precision by forming the connection layer 41 from a material that can be formed in a self-aligned manner (e.g., single crystal silicon formed by epitaxial growth) based on the connection portion 42a and the connection portion 42b on both sides of the middle of the trench that is provided to penetrate the silicon substrate, which is the semiconductor substrate 31.
  • a self-aligned manner e.g., single crystal silicon formed by epitaxial growth
  • the connection layer 41 is formed in a self-aligned manner at a predetermined position in the in-plane direction and depth direction of the semiconductor substrate 31 by utilizing the step portion (see the second step in Figure 5) formed in the middle of the trench.
  • the image sensor 11 can avoid the occurrence of misalignment and variation that would adversely affect the pixel characteristics, and as a result, the characteristics of the pixel 21 can be improved.
  • the imaging element 11 has a polysilicon layer 44 on a portion of the FEOL surface side, and a second insulating layer 47 is embedded on the REOL surface side via a high dielectric constant film 46.
  • This configuration makes it possible to avoid a decrease in quantum efficiency Qe due to light absorption and suppress deterioration of dark current, compared to a configuration in which polysilicon is embedded in the entire separation section, for example.
  • the image sensor 11 can be configured to eliminate the need for well taps that were previously provided to connect those wells.
  • FIG. 2 shows an example of a planar configuration of four pixels 21 arranged in a 2 ⁇ 2 array.
  • the pixels 21 can be configured to have a rectangular shape in a plan view.
  • the pixel separator 32 is provided to surround each pixel 21.
  • the pixels 21 can be configured to have a rectangular shape in which two opposing sides (the upper side and the lower side in the illustrated example) have inwardly directed notches in a plan view.
  • the pixel separators 32 are provided so as to surround each pixel 21, and are also provided in the notches of each pixel 21.
  • pixel 21 may have a planar shape other than the shape shown in FIG. 2.
  • a semiconductor substrate 31 is prepared that has been processed to a predetermined thickness (e.g., 6 ⁇ m or more).
  • a SiN film 51, a SiO layer 52, and a polysilicon film 53 used as a hard mask are laminated on the surface of the semiconductor substrate 31.
  • the SiN film 51 and the SiO layer 52 are processed so that the area where the pixel separation portion 32 is to be formed is opened, and the semiconductor substrate 31 is shallowly excavated using the SiN film 51 and the SiO layer 52 as a hard mask to form a trench 61.
  • the depth of the trench 61 is set according to the distance from the FEOL surface of the area where the first insulating layer 45 shown in FIG. 1 is embedded.
  • a SiN film 54 is formed. As shown in the figure, the SiN film 54 is provided so as to cover the bottom and side surfaces of the trench 61 and the surface of the SiO layer 52.
  • the SiN film 54 on the bottom surface of the trench 61 is removed, and the semiconductor substrate 31 on the bottom surface is dug in to deepen the depth of the trench 61.
  • the depth of the trench 61 is set according to the distance from the FEOL surface to the region in which the polysilicon layer 44 shown in FIG. 1 is embedded.
  • a SiO film 55 is formed. As shown in the figure, the SiO film 55 is provided so as to cover the bottom and side surfaces of the trench 61, as well as the surface of the SiO layer 52 via the SiN film 54.
  • the SiO film 55 on the bottom surface of the trench 61 is removed, and the semiconductor substrate 31 on the bottom surface is dug in to deepen the depth of the trench 61.
  • the depth of the trench 61 is set to be greater than or equal to the thickness of the sensor layer 22 shown in FIG. 1.
  • the SiO film 55 is removed. This forms a stepped portion with a step in the middle of the trench 61.
  • the side of the trench 61 is doped by, for example, ion implantation of boron into the side of the semiconductor substrate 31 in the region of the side of the trench 61 where the SiN film 54 is not formed.
  • a SiO film 56 is formed. As shown in the figure, the SiO film 56 is provided to cover the bottom and side surfaces of the trench 61 and to cover the surface of the SiO layer 52 via the SiN film 54.
  • an etch-back is performed on the SiO film 56.
  • This removes the SiO film 56 that was stacked on the step formed in the middle of the trench 61, exposing the semiconductor substrate 31 at the portions that will become the connection portions 42a and 42b (see FIG. 1).
  • the SiO film 56 that was stacked on the bottom surface of the trench 61 is removed to expose the semiconductor substrate 31, and the SiO film 56 that was stacked on the surface of the SiO layer 52 is also removed.
  • a semiconductor is epitaxially grown from the step portion and bottom surface of the trench 61 where the semiconductor substrate 31 is exposed.
  • a connection layer 41 is formed in the step portion formed in the middle of the trench 61, and a bottom layer 57 is formed on the bottom surface of the trench 61.
  • the space sandwiched between the connection layer 41 and the bottom layer 57 becomes a cavity 62 that is not filled with anything.
  • the SiO film 56 in the area other than the cavity 62 is removed, and the SiN film 54 is removed.
  • an insulating film 43 is formed on the side surface of the trench 61 and the surface of the connection layer 41, and a polysilicon layer 44 and a first insulating layer 45 are embedded inside the trench 61.
  • the SiN film 51 and the SiO layer 52 used as a hard mask are removed.
  • a wiring layer 23 is laminated on the front surface of the semiconductor substrate 31, and a logic substrate 25 having a logic circuit formed thereon is bonded via the wiring layer 23.
  • the semiconductor substrate 31 is then inverted to carry out processes on the rear surface side.
  • the semiconductor substrate 31 is thinned to the thickness of the sensor layer 22. This removes the bottom layer 57 and opens the back side of the cavity 62, thereby providing a trench 63.
  • the SiO film 56 on the side of the trench 63 is removed, and then a high-dielectric film 46 is formed using, for example, aluminum oxide (AlO) or hafnium oxide (HfO). As shown in the figure, the high-dielectric film 46 is provided so as to cover the bottom and side of the trench 63, as well as the back surface of the semiconductor substrate 31.
  • AlO aluminum oxide
  • HfO hafnium oxide
  • the second insulating layer 47 is formed. As shown in the figure, the second insulating layer 47 is embedded inside the trench 63 via the high dielectric constant film 46, and is provided so as to cover the back surface of the semiconductor substrate 31 via the high dielectric constant film 46.
  • the sensor layer 22 can be formed in the pixel separation section 32.
  • a step portion (see the second row in FIG. 5) formed in the middle of a trench 61 provided in the semiconductor substrate 31 can be used to form the connection layer 41 in a self-aligned manner at a predetermined position in the in-plane direction and depth direction of the semiconductor substrate 31 (see the third row in FIG. 6). This allows the pixel separation section 32 to be formed with high precision, thereby improving the characteristics of the pixel 21.
  • the pixel separator 32 can be configured to have a metal film such as tungsten, aluminum, or silver deposited instead of the high dielectric constant film 46, or can be configured to have a metal such as tungsten or copper embedded instead of the polysilicon layer 44.
  • the imaging element 11 as described above can be applied to various electronic devices, such as imaging systems such as digital still cameras and digital video cameras, mobile phones with imaging functions, and other devices with imaging functions.
  • FIG. 9 is a block diagram showing an example of the configuration of an imaging device installed in an electronic device.
  • the imaging device 101 is configured with an optical system 102, an imaging element 103, a signal processing circuit 104, a monitor 105, and a memory 106, and is capable of capturing still images and moving images.
  • the optical system 102 is composed of one or more lenses, and guides image light (incident light) from a subject to the image sensor 103, forming an image on the light receiving surface (sensor section) of the image sensor 103.
  • the imaging element 103 is the imaging element 11 described above. Electrons are accumulated in the imaging element 103 for a certain period of time according to the image formed on the light receiving surface via the optical system 102. Then, a signal according to the electrons accumulated in the imaging element 103 is supplied to the signal processing circuit 104.
  • the signal processing circuit 104 performs various signal processing on the pixel signals output from the image sensor 103.
  • the image (image data) obtained by performing the signal processing by the signal processing circuit 104 is supplied to the monitor 105 for display, or supplied to the memory 106 for storage (recording).
  • the imaging device 101 configured in this manner, by applying the imaging element 11 described above, it is possible to capture images with higher image quality, for example.
  • FIG. 10 is a diagram showing an example of using the above-mentioned image sensor (imaging element).
  • the image sensor described above can be used in a variety of cases, such as sensing visible light, infrared light, ultraviolet light, X-rays, etc., as follows:
  • - Devices that take images for viewing such as digital cameras and mobile devices with camera functions
  • - Devices for traffic purposes such as in-vehicle sensors that take images of the front and rear of a car, the surroundings, and the interior of the car for safe driving such as automatic stopping and for recognizing the driver's state, surveillance cameras that monitor moving vehicles and roads, and distance measuring sensors that measure the distance between vehicles, etc.
  • - Devices for home appliances such as TVs, refrigerators, and air conditioners that take images of users' gestures and operate devices in accordance with those gestures
  • - Devices for medical and healthcare purposes such as endoscopes and devices that take images of blood vessels by receiving infrared light
  • - Devices for security purposes such as surveillance cameras for crime prevention and cameras for person authentication
  • - Devices for beauty purposes such as skin measuring devices that take images of the skin and microscopes that take images of the scalp
  • - Devices for sports purposes such as action cameras and wearable cameras for sports purposes, etc.
  • - Devices for agricultural purposes such as cameras
  • the present technology can also be configured as follows. (1) a semiconductor substrate having a first surface serving as a light incident surface and a second surface opposite to the first surface; A first photoelectric conversion unit provided in the semiconductor substrate; A second photoelectric conversion unit provided adjacent to the first photoelectric conversion unit; a pixel separator provided between the first photoelectric conversion unit and the second photoelectric conversion unit, the pixel separation section has a laminated structure in which a first layer, a second layer, and a third layer are laminated in this order from the first surface side in a cross-sectional view, the second layer has a shape in which a width on the first layer side and a width on the third layer side are different in a cross-sectional view.
  • the insulating film is provided between the second layer and the third layer, and on both side surfaces of the third layer;
  • a high dielectric constant film is provided between the first layer and the second layer and on both side surfaces of the first layer;
  • a semiconductor substrate having a first surface serving as a light incident surface and a second surface opposite to the first surface; A first photoelectric conversion unit provided in the semiconductor substrate; A second photoelectric conversion unit provided adjacent to the first photoelectric conversion unit; a pixel separator provided between the first photoelectric conversion unit and the second photoelectric conversion unit, the pixel separation section has a laminated structure in which a first layer, a second layer, and a third layer are laminated in this order from the first surface side in a cross-sectional view, the second layer has a shape having a different width on the first layer side and on the third layer side in a cross-sectional view, forming the second layer in a self-aligned manner at a predetermined position in an in-plane direction and a depth direction of the semiconductor substrate by utilizing a step portion formed in the middle of a trench provided in the semiconductor substrate.
  • a semiconductor substrate having a first surface serving as a light incident surface and a second surface opposite to the first surface; A first photoelectric conversion unit provided in the semiconductor substrate; A second photoelectric conversion unit provided adjacent to the first photoelectric conversion unit; a pixel separation unit provided between the first photoelectric conversion unit and the second photoelectric conversion unit, the pixel separation section has a laminated structure in which a first layer, a second layer, and a third layer are laminated in this order from the first surface side in a cross-sectional view, the second layer has a shape in which a width differs between the first layer side and the third layer side in a cross-sectional view.
  • 11 imaging element 21 pixel, 22 sensor layer, 23 wiring layer, 24 on-chip lens layer, 25 logic substrate, 31 semiconductor substrate, 32 pixel separation section, 33 separation section, 34 gate electrode, 35 contact electrode, 36 insulating film, 37 contact electrode, 38 microlens, 41 connection layer, 42 connection section, 43 insulating film, 44 polysilicon layer, 45 first insulating layer, 46 high dielectric constant film, 47 second insulating layer, 51 SiN film, 52 SiO layer, 53 polysilicon film, 54 SiN film, 55 and 56 SiO film, 57 bottom layer, 61 trench, 62 cavity, 63 trench

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Abstract

本開示は、画素の特性の向上を図ることができるようにする固体撮像素子および製造方法、並びに電子機器に関する。 固体撮像素子は、光入射面となる第１面と、第１面とは反対側となる第２面とを有する半導体基板と、半導体基板内に設けられた第１光電変換部と、第１光電変換部に隣接して設けられた第２光電変換部と、第１光電変換部と第２光電変換部との間に設けられた画素分離部とを備える。そして、画素分離部は、断面視で第１面側から順に第１層、第２層、および第３層が積層された積層構造となっており、第２層は、断面視で第１層側と第３層側とで幅が異なる形状である。また、第２層は、半導体基板に設けられたトレンチの中間に形成される段差部を利用して、半導体基板の面内方向および深さ方向の所定位置に自己整合的に形成される。本技術は、例えば、積層型のCMOSイメージセンサに適用できる。

Description

固体撮像素子および製造方法、並びに電子機器
　本開示は、固体撮像素子および製造方法、並びに電子機器に関し、特に、画素の特性の向上を図ることができるようにした固体撮像素子および製造方法、並びに電子機器に関する。
　従来、積層型のCMOS（Complementary Metal-Oxide-Semiconductor）イメージセンサなどの固体撮像素子では、隣接する画素どうしの混色を抑制するために、それぞれの画素の間に分離部を設ける構造が採用されている。例えば、半導体層の表面側から加工されたトレンチの全体にポリシリコンを埋め込んだ構造の分離部や、半導体層の表面側から加工されたトレンチの表面側からポリシリコンを埋め込み、半導体層の裏面側から絶縁物（例えば、SiO2などの酸化物）を埋め込んだ２層構造の分離部などが提案されている。
　また、特許文献１には、半導体層の表面側から加工されたトレンチに基づき形成されたFDTI（Front Deep Trench Isolation）と、半導体層の裏面側から加工されたトレンチに基づき形成されたRDTI（Rear Deep Trench Isolation）とが直接接するように構成された分離部の構造が開示されている。
特開２０２１－１６６３０４号公報
　しかしながら、特許文献１で開示されている分離部の構造では、FDTIおよびRDTIが設けられる位置の面内方向にズレが発生することがあった。また、上述したようなポリシリコンと絶縁物との２層構造では、それらの層の境界の深さ方向にバラつきが発生することがあった。このように、分離部に発生するズレやバラつきが、画素の特性に悪影響を及ぼすことが懸念される。
　本開示は、このような状況に鑑みてなされたものであり、画素の特性の向上を図ることができるようにするものである。
　本開示の一側面の固体撮像素子は、光入射面となる第１面と、前記第１面とは反対側となる第２面とを有する半導体基板と、前記半導体基板内に設けられた第１光電変換部と、前記第１光電変換部に隣接して設けられた第２光電変換部と、前記第１光電変換部と前記第２光電変換部との間に設けられた画素分離部とを備え、前記画素分離部は、断面視で前記第１面側から順に第１層、第２層、および第３層が積層された積層構造となっており、前記第２層は、断面視で前記第１層側と前記第３層側とで幅が異なる形状である。
　本開示の一側面の製造方法は、光入射面となる第１面と、前記第１面とは反対側となる第２面とを有する半導体基板と、前記半導体基板内に設けられた第１光電変換部と、前記第１光電変換部に隣接して設けられた第２光電変換部と、前記第１光電変換部と前記第２光電変換部との間に設けられた画素分離部とを備え、前記画素分離部は、断面視で前記第１面側から順に第１層、第２層、および第３層が積層された積層構造となっており、前記第２層は、断面視で前記第１層側と前記第３層側とで幅が異なる形状である固体撮像素子の製造方法であって、前記第２層を、前記半導体基板に設けられたトレンチの中間に形成される段差部を利用して、前記半導体基板の面内方向および深さ方向の所定位置に自己整合的に形成することを含む。
　本開示の一側面の電子機器は、光入射面となる第１面と、前記第１面とは反対側となる第２面とを有する半導体基板と、前記半導体基板内に設けられた第１光電変換部と、前記第１光電変換部に隣接して設けられた第２光電変換部と、前記第１光電変換部と前記第２光電変換部との間に設けられた画素分離部とを有し、前記画素分離部は、断面視で前記第１面側から順に第１層、第２層、および第３層が積層された積層構造となっており、前記第２層は、断面視で前記第１層側と前記第３層側とで幅が異なる形状である固体撮像素子を備える。
　本開示の一側面においては、半導体基板は、光入射面となる第１面と、第１面とは反対側となる第２面とを有し、第１光電変換部が半導体基板内に設けられ、第２光電変換部が第１光電変換部に隣接して設けられ、画素分離部が第１光電変換部と第２光電変換部との間に設けられる。そして、画素分離部は、断面視で第１面側から順に第１層、第２層、および第３層が積層された積層構造とされ、第２層は、断面視で第１層側と第３層側とで幅が異なる形状とされる。また、第２層は、半導体基板に設けられたトレンチの中間に形成される段差部を利用して、半導体基板の面内方向および深さ方向の所定位置に自己整合的に形成される。
本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。 画素の平面的な構成例を示す図である。 撮像素子の製造方法の第１乃至第３の工程を説明する図である。 撮像素子の製造方法の第４乃至第６の工程を説明する図である。 撮像素子の製造方法の第７乃至第９の工程を説明する図である。 撮像素子の製造方法の第１０乃至第１２の工程を説明する図である。 撮像素子の製造方法の第１３乃至第１５の工程を説明する図である。 撮像素子の製造方法の第１６乃至第１８の工程を説明する図である。 撮像装置の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
　＜撮像素子の構成例＞
　図１は、本技術を適用した撮像素子の一実施の形態の構成例を示す図である。
　図１に示すように、撮像素子１１は、複数の画素２１がアレイ状に配置されている画素領域、および、画素領域の周辺を囲うように周辺領域が設けられて構成される。また、撮像素子１１は、画素２１ごとに光電変換部ＰＤが設けられるセンサ層２２の表面（以下、FEOL面と称する）に対して配線層２３が積層され、センサ層２２の裏面（以下、REOL面と称する）側にオンチップレンズ層２４が積層されて構成される。なお、REOL面は、半導体基板３１の光入射面となる第１面であり、FEOL面は、REOL面とは反対側となる半導体基板３１の第２面である。
　センサ層２２は、例えば、Ｐ型のウェルが設けられた半導体基板３１に対してＮ型の不純物をイオン注入することによって光電変換部ＰＤが形成されて構成される。そして、半導体基板３１には、それぞれの光電変換部ＰＤを囲って画素２１どうしを分離するように、光電変換部ＰＤの間に画素分離部３２が設けられる。また、センサ層２２の周辺領域となる半導体基板３１にも、分離部３３が設けられている。なお、図１に示す半導体基板３１において、画素分離部３２および分離部３３の側面に接するように施されているピッチが狭いハッチングの領域は、例えば、ホウ素（Ｂ）などの不純物を添加することによってトレンチの側面がドーピングされていることを表している。
　配線層２３は、画素２１を駆動するトランジスタのゲート電極３４や、ゲート電極３４と電気的に接続されるコンタクト電極３５、図示しない配線などが絶縁膜３６内に設けられて構成される。また、配線層２３の周辺領域には、分離部３３のポリシリコン層４４Ａと電気的に接続されるコンタクト電極３７が絶縁膜３６内に設けられている。
　オンチップレンズ層２４は、半導体基板３１のREOL面に対して高誘電率膜４６および第２の絶縁層４７を介して積層されており、画素領域には、画素２１ごとに光を集光するマイクロレンズ３８が配置されて構成される。また、オンチップレンズ層２４の周辺領域には、マイクロレンズ３８を構成する透明材料が平坦に設けられている。
　画素分離部３２は、半導体基板３１を貫通するように設けられたトレンチの中間に、そのトレンチの両側の半導体基板３１を接続する半導体からなる接続層４１が設けられて構成される。例えば、接続層４１は、画素分離部３２により分離される一方の半導体基板３１との接続部分４２ａ、および、画素分離部３２により分離される他方の半導体基板３１との接続部分４２ｂの両方からエピタキシャル成長させた半導体（画素２１のウェルと同一のＰ型の単結晶シリコン）よって形成され、接続部分４２ａと接続部分４２ｂとを電気的に接続する。なお、接続層４１は、一方の画素２１のウェルと他方の画素２１のウェルとを電気的に接続することができ、接続部分４２ａおよび接続部分４２ｂを利用してセルフアラインで形成可能な材料で形成することができれば、エピタキシャル成長により形成されることに限定されることはない。
　また、画素分離部３２は、接続層４１のFEOL面側の表面、並びに、接続部分４２ａおよび接続部分４２ｂよりもFEOL面側となるトレンチの両側面を覆うように絶縁膜４３が設けられ、トレンチの内部に絶縁膜４３を介してポリシリコン層４４および第１の絶縁層４５が埋め込まれて構成される。つまり、接続層４１のFEOL面側に絶縁膜４３を介してポリシリコン層４４が設けられ、ポリシリコン層４４のFEOL面側に第１の絶縁層４５が設けられている。また、絶縁膜４３は、図１の左側に拡大して示すように、接続層４１とポリシリコン層４４との間に絶縁膜４３ａが設けられ、接続層４１の両側面に絶縁膜４３ｂおよび絶縁膜４３ｃが設けられ、ポリシリコン層４４の両側面に絶縁膜４３ｃおよび絶縁膜４３ｄが設けられるように成膜される。
　また、画素分離部３２は、接続層４１のREOL面側の表面、および、接続層４１よりもREOL面側となるトレンチの両側面を覆うように高誘電率膜４６が設けられ、トレンチの内部に高誘電率膜４６を介して第２の絶縁層４７が埋め込まれて構成される。さらに、高誘電率膜４６は、半導体基板３１のREOL面に積層されており、第２の絶縁層４７は、高誘電率膜４６を介して半導体基板３１のREOL面に積層されている。
　ここで、画素分離部３２は、図１の左側に示すように、接続層４１が設けられている領域を第２層として、接続層４１よりREOL面側を第１層とし、接続層４１よりFEOL面側を第３層とした積層構造となっている。そして、画素分離部３２は、第２層において接続層４１の幅に段差が設けられる形状となっており、断面視で第１層側と第３層側とで幅が異なる形状に形成される。即ち、画素分離部３２は、接続層４１のREOL面側が幅狭となり、かつ、接続層４１のFEOL面側が幅広となるように、断面形状が凸形状となるように形成されている。これに応じて、画素分離部３２は、REOL面側となる第１層の幅Ｄ１が狭く、かつ、FEOL面側となる第３層の幅Ｄ３が広くなるように構成される。
　また、半導体基板３１は、６μｍまでの厚みに形成することが可能であり、画素分離部３２は、第１層が、FEOL面からの深さが０．２～６μｍの範囲に設けられ、第２層が、FEOL面からの深さが０．１～６μｍの範囲いずれかの位置に０．１μｍ以上の幅で設けられ、第３層が、FEOL面からの深さが０．１～１μｍの範囲に設けられるように形成することができる。
　分離部３３は、画素分離部３２と同様に構成されているが、画素分離部３２において第１の絶縁層４５およびポリシリコン層４４が埋め込まれている領域に、ポリシリコン層４４Ａが埋め込まれている点で、画素分離部３２と異なる構成となっている。そして、ポリシリコン層４４Ａには、コンタクト電極３７が接続されており、コンタクト電極３７を介してバイアス電圧を印加することができる。
　以上のように、撮像素子１１は構成されており、半導体基板３１であるシリコン基板を貫通するように設けられたトレンチの中間の両側面にある接続部分４２ａおよび接続部分４２ｂに基づいてセルフアラインで形成可能な材料（例えば、エピタキシャル成長により形成される単結晶シリコン）で接続層４１を形成することによって、より精度良く画素分離部３２を形成することができる。つまり、接続層４１を形成するための位置合わせが不要で、トレンチの中間に形成される段差部（図５の２段目参照）を利用して、接続層４１は、半導体基板３１の面内方向および深さ方向の所定位置に自己整合的に形成される。
　例えば、上述したような従来の分離部では、ズレやバラつきが発生する構造であることによって画素の特性が低下することが懸念されていた。これに対して、撮像素子１１では、半導体基板３１のREOL面側から埋め込まれる第２の絶縁層４７により構成される第１層と、半導体基板３１のFEOL面側から埋め込まれる第１の絶縁層４５およびポリシリコン層４４により構成される第３層とが面内方向にズレが発生することがなく、第１層と第３層との間に設けられる第２層の深さ方向にバラつきが発生することもないため、画素分離部３２を高精度に形成することができる。従って、撮像素子１１は、画素の特性に悪影響を及ぼすようなズレやバラつきの発生を回避することができる結果、画素２１の特性の向上を図ることができる。
　また、撮像素子１１は、FEOL面側の一部分にポリシリコン層４４を設けるとともに、REOL面側に高誘電率膜４６を介して第２の絶縁層４７を埋め込む構成によって、例えば、分離部の全体にポリシリコンが埋め込まれた構成と比較して、光吸収による量子効率Ｑｅの低下を回避したり、暗電流の悪化を抑制したりすることができる。
　また、撮像素子１１は、導電性のある接続層４１によって隣接する画素２１のウェルどうしを電気的に接続するように画素分離部３２を構成することによって、例えば、それらのウェルを接続するために設けられていたウェルタップを不要な構成とすることができる。
　図２には、２×２で配置された４つの画素２１の平面的な構成例が示されている。
　図２のＡに示すように、画素２１は、平面視して、矩形形状となるように構成することができる。そして、画素分離部３２は、それぞれの画素２１を囲うように設けられる。
　図２のＢに示すように、画素２１は、平面視して、矩形形状の向かい合う２辺（図示する例では、上側の辺および下側の辺）において内側に向かうような切り込み部が設けられる形状となるように構成することができる。そして、画素分離部３２は、それぞれの画素２１を囲うように設けられるとともに、各画素２１の切り込み部にも設けられる。
　もちろん、画素２１は、図２に示すような形状以外の平面的な形状を採用してもよい。
　＜撮像素子の製造方法＞
　図３乃至図８を参照して、撮像素子１１の製造方法のうち、画素分離部３２を形成する工程について説明する。
　第１の工程において、図３の１段目に示すように、所定の厚み（例えば、６μｍ）以上となるように加工された半導体基板３１が用意される。
　第２の工程において、図３の２段目に示すように、半導体基板３１の表面に対して、ハードマスクとして利用されるＳｉＮ膜５１、ＳｉＯ層５２、およびポリシリコン膜５３が積層される。
　第３の工程において、図３の３段目に示すように、画素分離部３２が形成される領域が開口するようにＳｉＮ膜５１およびＳｉＯ層５２を加工し、ＳｉＮ膜５１およびＳｉＯ層５２をハードマスクとして半導体基板３１を浅く掘り込むことによりトレンチ６１を形成する加工が行われる。例えば、第３の工程では、トレンチ６１の深さは、図１に示した第１の絶縁層４５が埋め込まれる領域のFEOL面からの距離に応じて設定される。
　第４の工程において、図４の１段目に示すように、ＳｉＮ膜５４が成膜される。図示するように、ＳｉＮ膜５４は、トレンチ６１の底面および側面、並びに、ＳｉＯ層５２の表面を覆うように設けられる。
　第５の工程において、図４の２段目に示すように、トレンチ６１の底面のＳｉＮ膜５４が除去され、その底面の半導体基板３１が掘り込まれて、トレンチ６１の深さを深くする加工が行われる。例えば、第５の工程では、トレンチ６１の深さは、図１に示したポリシリコン層４４が埋め込まれる領域のFEOL面からの距離に応じて設定される。
　第６の工程において、図４の３段目に示すように、ＳｉＯ膜５５が成膜される。図示するように、ＳｉＯ膜５５は、トレンチ６１の底面および側面、並びに、ＳｉＮ膜５４を介してＳｉＯ層５２の表面を覆うように設けられる。
　第７の工程において、図５の１段目に示すように、トレンチ６１の底面のＳｉＯ膜５５が除去され、その底面の半導体基板３１が掘り込まれて、トレンチ６１の深さを深くする加工が行われる。例えば、第７の工程では、トレンチ６１の深さは、図１に示したセンサ層２２の厚み以上の深さになるように設定される。
　第８の工程において、図５の２段目に示すように、ＳｉＯ膜５５が除去される。これにより、トレンチ６１の中間に段差が設けられた形状の段差部が形成される。
　第９の工程において、図５の３段目に示すように、トレンチ６１の側面のうちのＳｉＮ膜５４が成膜されていない領域における半導体基板３１の側面に対して、例えば、ホウ素をイオン注入することによって、トレンチ６１の側面をドーピングする加工が行われる。
　第１０の工程において、図６の１段目に示すように、ＳｉＯ膜５６が成膜される。図示するように、ＳｉＯ膜５６は、トレンチ６１の底面および側面を覆うとともに、ＳｉＮ膜５４を介してＳｉＯ層５２の表面を覆うように設けられる。
　第１１の工程において、図６の２段目に示すように、ＳｉＯ膜５６に対するエッチバックが行われる。これにより、トレンチ６１の中間に形成されている段差部に積層されていたＳｉＯ膜５６が除去されて、接続部分４２ａおよび４２ｂ（図１参照）となる部分において半導体基板３１が露出する。同時に、トレンチ６１の底面に積層されていたＳｉＯ膜５６が除去されて半導体基板３１が露出するとともに、ＳｉＯ層５２の表面に積層されていたＳｉＯ膜５６も除去される。
　第１２の工程において、図６の３段目に示すように、トレンチ６１の段差部および底面において半導体基板３１が露出している個所から半導体をエピタキシャル成長させる。これにより、トレンチ６１の中間に形成されている段差部において接続層４１が形成されるとともに、トレンチ６１の底面において底面層５７が形成される。このとき、接続層４１および底面層５７によって挟まれた空間は、何も埋め込まれていない空洞６２となっている。
　第１３の工程において、図７の１段目に示すように、空洞６２以外の領域にあるＳｉＯ膜５６が除去され、ＳｉＮ膜５４が除去される。
　第１４の工程において、図７の２段目に示すように、トレンチ６１の側面および接続層４１の表面に対して絶縁膜４３を成膜して、トレンチ６１の内部にポリシリコン層４４および第１の絶縁層４５が埋め込まれる。また、ハードマスクとして利用していたＳｉＮ膜５１およびＳｉＯ層５２が除去される。
　第１５の工程において、図７の３段目に示すように、半導体基板３１の表面に対して配線層２３を積層し、さらに配線層２３を介して、ロジック回路が設けられたロジック基板２５を張り合わせた後、半導体基板３１の裏面側に対する工程を行うために反転させる。
　第１６の工程において、図８の１段目に示すように、センサ層２２の厚みとなるまで半導体基板３１を薄膜化する加工が行われる。これにより、底面層５７が除去されて空洞６２の裏面側が開放されることによってトレンチ６３が設けられる。
　第１７の工程において、図８の２段目に示すように、トレンチ６３の側面のＳｉＯ膜５６が除去された後、例えば、酸化アルミニウム（AlO）や酸化ハフニウム（HfO）などを用いて高誘電率膜４６が成膜される。図示するように、高誘電率膜４６は、トレンチ６３の底面および側面、並びに、半導体基板３１の裏面を覆うように設けられる。
　第１８の工程において、図８の３段目に示すように、第２の絶縁層４７が形成される。図示するように、第２の絶縁層４７は、高誘電率膜４６を介してトレンチ６３の内部に埋め込まれるとともに、高誘電率膜４６を介して半導体基板３１の裏面を覆うように設けられる。
　以上のような工程によって、画素分離部３２にセンサ層２２を形成することができる。例えば、画素分離部３２では、半導体基板３１に設けられたトレンチ６１の中間に形成される段差部（図５の２段目参照）を利用して、半導体基板３１の面内方向および深さ方向の所定位置に自己整合的に接続層４１を形成（図６の３段目参照）することができる。これにより、画素分離部３２を高精度に形成することができる結果、画素２１の特性の向上を図ることができる。
　なお、画素分離部３２は、高誘電率膜４６に替えて、タングステンや、アルミニウム、銀などの金属を成膜した構成を採用したり、ポリシリコン層４４に替えて、タングステンや銅などの金属を埋め込んだ構成を採用したりすることができる。
　＜電子機器の構成例＞
　上述したような撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図９は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
　図９に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
　光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
　撮像素子１０３としては、上述した撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
　信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置１０１では、上述した撮像素子１１を適用することで、例えば、より高画質な画像を撮像することができる。
　＜イメージセンサの使用例＞
　図１０は、上述のイメージセンサ（撮像素子）を使用する使用例を示す図である。
　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　＜構成の組み合わせ例＞
　なお、本技術は以下のような構成も取ることができる。
（１）
　光入射面となる第１面と、前記第１面とは反対側となる第２面とを有する半導体基板と、
　前記半導体基板内に設けられた第１光電変換部と、
　前記第１光電変換部に隣接して設けられた第２光電変換部と、
　前記第１光電変換部と前記第２光電変換部との間に設けられた画素分離部と
　を備え、
　前記画素分離部は、断面視で前記第１面側から順に第１層、第２層、および第３層が積層された積層構造となっており、
　前記第２層は、断面視で前記第１層側と前記第３層側とで幅が異なる形状である
　固体撮像素子。
（２）
　前記第２層は、前記半導体基板に設けられたトレンチの中間に形成される段差部を利用して、前記半導体基板の面内方向および深さ方向の所定位置に自己整合的に形成される
　上記（１）に記載の固体撮像素子。
（３）
　前記第２層は、前記半導体基板のウェルと同一の導電型の半導体によって構成され、
　断面視で前記第２層の両側面には、前記半導体基板と電気的に接続される接続部が設けられる
　上記（１）または（２）に記載の固体撮像素子。
（４）
　前記第２層は、前記半導体基板であるシリコン基板に設けられたトレンチの中間において、そのトレンチの両側面にある前記接続部からエピタキシャル成長により形成される単結晶シリコンにより構成される
　上記（３）に記載の固体撮像素子。
（５）
　前記第２層は、前記第１層側が幅狭となり、かつ、前記第３層側が幅広となる断面形状となっており、その幅広となる個所の両側面に絶縁膜が設けられる
　上記（１）から（４）までのいずれかに記載の固体撮像素子。
（６）
　前記絶縁膜は、前記第２層と前記第３層との間にも設けられるとともに、前記第３層の両側面にも設けられ、
　前記絶縁膜を介してポリシリコン層および第１の絶縁層が積層されて前記第３層が構成される
　上記（５）に記載の固体撮像素子。
（７）
　前記第１層と前記第２層との間、および、前記第１層の両側面に高誘電率膜が設けられ、
　前記高誘電率膜を介して第２の絶縁層が積層されて前記第１層が構成される
　上記（６）に記載の固体撮像素子。
（８）
　前記画素分離部の側面となる前記半導体基板のうち、前記第１層および前記第２層の領域、並びに、前記第３層の前記ポリシリコン層が設けられている領域における側面が不純物によってドーピングされている
　上記（７）に記載の固体撮像素子。
（９）
　光入射面となる第１面と、前記第１面とは反対側となる第２面とを有する半導体基板と、
　前記半導体基板内に設けられた第１光電変換部と、
　前記第１光電変換部に隣接して設けられた第２光電変換部と、
　前記第１光電変換部と前記第２光電変換部との間に設けられた画素分離部と
　を備え、
　前記画素分離部は、断面視で前記第１面側から順に第１層、第２層、および第３層が積層された積層構造となっており、
　前記第２層は、断面視で前記第１層側と前記第３層側とで幅が異なる形状である
　固体撮像素子の製造方法であって、
　前記第２層を、前記半導体基板に設けられたトレンチの中間に形成される段差部を利用して、前記半導体基板の面内方向および深さ方向の所定位置に自己整合的に形成すること
　を含む製造方法。
（１０）
　光入射面となる第１面と、前記第１面とは反対側となる第２面とを有する半導体基板と、
　前記半導体基板内に設けられた第１光電変換部と、
　前記第１光電変換部に隣接して設けられた第２光電変換部と、
　前記第１光電変換部と前記第２光電変換部との間に設けられた画素分離部と
　を有し、
　前記画素分離部は、断面視で前記第１面側から順に第１層、第２層、および第３層が積層された積層構造となっており、
　前記第２層は、断面視で前記第１層側と前記第３層側とで幅が異なる形状である
　固体撮像素子を備える電子機器。
　なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　１１　撮像素子，　２１　画素，　２２　センサ層，　２３　配線層，　２４　オンチップレンズ層，　２５　ロジック基板，　３１　半導体基板，　３２　画素分離部，　３３　分離部，　３４　ゲート電極，　３５　コンタクト電極，　３６　絶縁膜，　３７　コンタクト電極，　３８　マイクロレンズ，　４１　接続層，　４２　接続部分，　４３　絶縁膜，　４４　ポリシリコン層，　４５　第１の絶縁層，　４６　高誘電率膜，　４７　第２の絶縁層，　５１　ＳｉＮ膜，　５２　ＳｉＯ層，　５３　ポリシリコン膜，　５４　ＳｉＮ膜，　５５および５６　ＳｉＯ膜，　５７　底面層，　６１　トレンチ，　６２　空洞，　６３　トレンチ

Claims (10)

  1. 　光入射面となる第１面と、前記第１面とは反対側となる第２面とを有する半導体基板と、
    　前記半導体基板内に設けられた第１光電変換部と、
    　前記第１光電変換部に隣接して設けられた第２光電変換部と、
    　前記第１光電変換部と前記第２光電変換部との間に設けられた画素分離部と
    　を備え、
    　前記画素分離部は、断面視で前記第１面側から順に第１層、第２層、および第３層が積層された積層構造となっており、
    　前記第２層は、断面視で前記第１層側と前記第３層側とで幅が異なる形状である
    　固体撮像素子。
  2. 　前記第２層は、前記半導体基板に設けられたトレンチの中間に形成される段差部を利用して、前記半導体基板の面内方向および深さ方向の所定位置に自己整合的に形成される
    　請求項１に記載の固体撮像素子。
  3. 　前記第２層は、前記半導体基板のウェルと同一の導電型の半導体によって構成され、
    　断面視で前記第２層の両側面には、前記半導体基板と電気的に接続される接続部が設けられる
    　請求項１に記載の固体撮像素子。
  4. 　前記第２層は、前記半導体基板であるシリコン基板に設けられたトレンチの中間において、そのトレンチの両側面にある前記接続部からエピタキシャル成長により形成される単結晶シリコンにより構成される
    　請求項３に記載の固体撮像素子。
  5. 　前記第２層は、前記第１層側が幅狭となり、かつ、前記第３層側が幅広となる断面形状となっており、その幅広となる個所の両側面に絶縁膜が設けられる
    　請求項１に記載の固体撮像素子。
  6. 　前記絶縁膜は、前記第２層と前記第３層との間にも設けられるとともに、前記第３層の両側面にも設けられ、
    　前記絶縁膜を介してポリシリコン層および第１の絶縁層が積層されて前記第３層が構成される
    　請求項５に記載の固体撮像素子。
  7. 　前記第１層と前記第２層との間、および、前記第１層の両側面に高誘電率膜が設けられ、
    　前記高誘電率膜を介して第２の絶縁層が積層されて前記第１層が構成される
    　請求項６に記載の固体撮像素子。
  8. 　前記画素分離部の側面となる前記半導体基板のうち、前記第１層および前記第２層の領域、並びに、前記第３層の前記ポリシリコン層が設けられている領域における側面が不純物によってドーピングされている
    　請求項７に記載の固体撮像素子。
  9. 　光入射面となる第１面と、前記第１面とは反対側となる第２面とを有する半導体基板と、
    　前記半導体基板内に設けられた第１光電変換部と、
    　前記第１光電変換部に隣接して設けられた第２光電変換部と、
    　前記第１光電変換部と前記第２光電変換部との間に設けられた画素分離部と
    　を備え、
    　前記画素分離部は、断面視で前記第１面側から順に第１層、第２層、および第３層が積層された積層構造となっており、
    　前記第２層は、断面視で前記第１層側と前記第３層側とで幅が異なる形状である
    　固体撮像素子の製造方法であって、
    　前記第２層を、前記半導体基板に設けられたトレンチの中間に形成される段差部を利用して、前記半導体基板の面内方向および深さ方向の所定位置に自己整合的に形成すること
    　を含む製造方法。
  10. 　光入射面となる第１面と、前記第１面とは反対側となる第２面とを有する半導体基板と、
    　前記半導体基板内に設けられた第１光電変換部と、
    　前記第１光電変換部に隣接して設けられた第２光電変換部と、
    　前記第１光電変換部と前記第２光電変換部との間に設けられた画素分離部と
    　を有し、
    　前記画素分離部は、断面視で前記第１面側から順に第１層、第２層、および第３層が積層された積層構造となっており、
    　前記第２層は、断面視で前記第１層側と前記第３層側とで幅が異なる形状である
    　固体撮像素子を備える電子機器。
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