WO2024136124A1 - 메모리 소자 및 그 제조 방법 - Google Patents

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Definitions

  • the present invention relates to semiconductor/electronic devices and methods for manufacturing the same, and more particularly, to memory devices and methods for manufacturing the same.
  • oxide semiconductors have the disadvantage of being vulnerable to etching damage, when they are applied to semiconductor devices, etching damage occurs during the patterning process, which causes the characteristics of the semiconductor devices to deteriorate and become unstable. In particular, oxide semiconductors may be vulnerable to dry etching.
  • the properties of an oxide semiconductor may be deteriorated by a hydrogen (H 2 ) process, and the properties may also be deteriorated by a thermal process.
  • H 2 hydrogen
  • the oxide semiconductor may suffer damage from hydrogen (i.e., H 2 damage) or damage from heat (i.e., thermal damage).
  • the technical problem to be achieved by the present invention is to provide a memory device that can increase the degree of integration and realize excellent performance, and a method of manufacturing the same.
  • the technical problem to be achieved by the present invention is to provide a method of manufacturing a memory device that can suppress property deterioration due to etching damage of a semiconductor material (eg, an oxide semiconductor material) and a memory device manufactured by the method.
  • a semiconductor material eg, an oxide semiconductor material
  • the technical problem to be achieved by the present invention is to provide memory that can prevent or minimize characteristic deterioration due to etching damage of semiconductor materials (e.g., oxide semiconductor materials), damage due to hydrogen (H 2 ) process, damage due to thermal process, etc.
  • semiconductor materials e.g., oxide semiconductor materials
  • H 2 hydrogen
  • the object is to provide a method of manufacturing a device and a memory device manufactured by the method.
  • a laminate including a first insulating layer, a first sacrificial layer, and a second insulating layer sequentially laminated on the first insulating layer;
  • the laminate is patterned to form a patterned laminate having at least one pattern portion having a first sacrificial layer pattern obtained from the first sacrificial layer, wherein the pattern portion has a shape extending in a first direction, forming the patterned laminate having empty spaces on both sides of the pattern portion along a second direction perpendicular to the first direction; filling empty spaces on both sides of the at least one pattern portion with an insulating material to form a structure including the patterned laminate and the insulating material; forming a first vertical hole penetrating the first sacrificial layer pattern of the pattern portion in the structure; forming a horizontal hole extending in the first direction by removing the first sacrificial layer pattern exposed by the first vertical hole; forming a gate insulating material layer on inner surfaces of the first vertical hole and
  • the entire first sacrificial layer pattern may be removed.
  • the first insulating layer, the second insulating layer, and the insulating material may include silicon nitride, and the first sacrificial layer may include silicon oxide.
  • the channel material layer may include an oxide semiconductor.
  • Defining the transistor by forming the word line may include forming a word line material layer surrounding the exposed portion of the gate insulating material layer in the transistor formation region; forming a through hole by etching a region corresponding to the second vertical hole in the word line material layer; recessing a portion of the word line material layer exposed through the through hole so that the one end of the channel material layer protrudes toward the through hole rather than the word line material layer; And it may include forming a body insulating layer that fills the through hole.
  • the method may further include recessing a portion of the word line material layer exposed by the first recess.
  • Forming the bit line may include forming a third vertical hole in a region of the body insulating layer corresponding to the second vertical hole; and forming the bit line in the third vertical hole.
  • the method may further include forming an insertion insulating layer surrounding the exposed portion of the gate insulating material layer in the capacitor formation area, wherein the mold insulating layer may be formed to fill the first recess and the first trench on the insertion insulating layer, and further includes forming a second trench in a region corresponding to the first trench in the mold insulating layer.
  • the second recess may be formed by etching the channel material layer, the gate insulating material layer, and the insertion insulating layer exposed by the second trench.
  • the method may further include exposing an outer surface of the electrode member by etching the mold insulating layer, and after etching the mold insulating layer, the dielectric layer and the plate electrode are sequentially formed. can be formed.
  • the laminate may further include a second sacrificial layer and a third insulating layer sequentially stacked on the second insulating layer, and the laminate may have a vertically symmetrical structure with respect to the second insulating layer. there is.
  • the second insulating layer may have a thickness greater than each of the first insulating layer, the third insulating layer, the first sacrificial layer, and the second sacrificial layer.
  • the transistor may be a first transistor
  • the capacitor may be a first capacitor
  • the memory element further includes a second transistor disposed on the first transistor and a second capacitor disposed on the first capacitor. can do.
  • each of the plurality of memory cells includes a transistor and a capacitor electrically connected to the transistor laterally, and the transistor includes a channel material. It includes a layer, a word line surrounding the same, and a gate insulating layer disposed between them, wherein the capacitor includes an electrode member electrically connected to the transistor, a dielectric layer disposed on a surface of the electrode member, and a plate disposed on the surface of the dielectric layer.
  • a memory device includes an electrode, is connected to a plurality of transistors of the plurality of memory cells, is provided with a bit line extending in a vertical direction, and surrounds at least a portion of an outer surface of the bit line between the bit line and the word line.
  • a memory device is provided that includes a body insulating layer and a fill insulating layer that is a material layer separate from the body insulating layer between two adjacent word lines of the plurality of transistors.
  • the transistor may have a gate-all-around (GAA) structure.
  • GAA gate-all-around
  • the body insulating layer may have a line shape extending in the same direction as the word line.
  • An insertion insulating layer may be further provided surrounding a portion of the gate insulating layer adjacent to the electrode member and extending to cover a side of the word line, and the insertion insulating layer may be separate from the body insulating layer and the filling insulating layer. It may be a material layer of
  • the body insulating layer may be in contact with a first side of the filling insulating layer, and the insertion insulating layer may be in contact with a second side of the filling insulating layer.
  • the insertion insulating layer may be an atomic layer deposition (ALD) material layer.
  • ALD atomic layer deposition
  • a laminate including a first insulating layer, a first sacrificial layer, and a second insulating layer sequentially laminated on the first insulating layer;
  • the laminate is patterned to form a patterned laminate having at least one pattern portion having a first sacrificial layer pattern obtained from the first sacrificial layer, wherein the pattern portion has a shape extending in a first direction, forming the patterned laminate having empty spaces on both sides of the pattern portion along a second direction perpendicular to the first direction; filling empty spaces on both sides of the at least one pattern portion with an insulating material to form a structure including the patterned laminate and the insulating material; forming a first vertical hole penetrating the first sacrificial layer pattern of the pattern portion in the structure; forming a horizontal hole extending in the first direction by removing the first sacrificial layer pattern exposed by the first vertical hole; Forming a gate insulating material layer on inner surfaces of the first vertical hole and
  • electrodes sequentially to form a capacitor including the electrode member, the dielectric layer, and the plate electrode; forming an empty channel space by removing the dummy channel material layer from the transistor formation area, and forming a channel material layer connected to the capacitor in the empty channel space to define a transistor including the channel material layer; and forming a bit line connected to the channel material layer.
  • the first insulating layer, the second insulating layer, and the insulating material may include silicon nitride, and the first sacrificial layer may include silicon oxide.
  • the dummy channel material layer may include poly-silicon (poly-Si).
  • the channel material layer may include an oxide semiconductor.
  • Forming the word line may include forming a word line material layer surrounding the exposed portion of the gate insulating material layer in the transistor formation region; forming a through hole by etching a region corresponding to the second vertical hole in the word line material layer; recessing a portion of the word line material layer exposed through the through hole so that one end of the dummy channel material layer protrudes toward the through hole rather than the word line material layer; And it may include forming a body insulating layer that fills the through hole.
  • the method may further include recessing a portion of the word line material layer exposed by the first recess.
  • Forming the empty channel space and forming the channel material layer may include forming a third vertical hole in a region corresponding to the second vertical hole of the body insulating layer; forming the empty channel space by removing the dummy channel material layer exposed by the third vertical hole; and forming the channel material layer in the empty channel space and the third vertical hole.
  • Forming the bit line may include removing a portion of the channel material layer formed in the third vertical hole to reform the third vertical hole; and forming the bit line within the reformed third vertical hole.
  • the method may further include forming an insertion insulating layer surrounding the exposed portion of the gate insulating material layer in the capacitor formation area, wherein the mold insulating layer may be formed to fill the first recess and the first trench on the insertion insulating layer, and further includes forming a second trench in a region corresponding to the first trench in the mold insulating layer.
  • the second recess may be formed by etching the dummy channel material layer, the gate insulating material layer, and the insertion insulating layer exposed by the second trench.
  • the method may further include exposing an outer surface of the electrode member by etching the mold insulating layer, and after etching the mold insulating layer, the dielectric layer and the plate electrode are sequentially formed. can be formed.
  • the laminate may further include a second sacrificial layer and a third insulating layer sequentially stacked on the second insulating layer, and the laminate may have a vertically symmetrical structure with respect to the second insulating layer. there is.
  • the second insulating layer may have a thickness greater than each of the first insulating layer, the third insulating layer, the first sacrificial layer, and the second sacrificial layer.
  • the transistor may be a first transistor
  • the capacitor may be a first capacitor
  • the memory element further includes a second transistor disposed on the first transistor and a second capacitor disposed on the first capacitor. It can be formed to do so.
  • each of the plurality of memory cells includes a transistor and a capacitor electrically connected to the transistor laterally, and the transistor includes a channel material. It includes a layer, a word line surrounding the same, and a gate insulating layer disposed between them, wherein the capacitor includes an electrode member electrically connected to the transistor, a dielectric layer disposed on a surface of the electrode member, and a plate disposed on the surface of the dielectric layer.
  • It includes an electrode, is connected to a plurality of transistors of the plurality of memory cells, is provided with a bit line extending in a vertical direction, and surrounds at least a portion of an outer surface of the bit line between the bit line and the word line.
  • a body insulating layer is provided, the body insulating layer has a line shape extending in the same direction as the word line when viewed from above, and a filling insulating layer is provided between two mutually adjacent word lines of the plurality of transistors.
  • a memory element is provided.
  • the transistor may have a gate-all-around (GAA) structure.
  • GAA gate-all-around
  • An insertion insulating layer may be further provided surrounding a portion of the gate insulating layer adjacent to the electrode member and extending to cover a side of the word line, and the insertion insulating layer may be separate from the body insulating layer and the filling insulating layer. It may be a material layer of
  • the body insulating layer may be in contact with a first side of the filling insulating layer, and the insertion insulating layer may be in contact with a second side of the filling insulating layer.
  • the insertion insulating layer may be an atomic layer deposition (ALD) material layer.
  • ALD atomic layer deposition
  • a stacked memory device that can improve integration and have excellent performance and operation characteristics can be implemented.
  • a semiconductor material e.g., an oxide semiconductor material
  • a method of manufacturing a stacked memory device that can suppress/prevent property deterioration due to etch damage of an oxide semiconductor material (e.g., oxide semiconductor material) can be implemented.
  • a method of manufacturing a memory device can be implemented. For example, according to embodiments of the present invention, after patterning the sacrificial layer according to a given method, a dummy material is formed in the area (space) where the pattern of the sacrificial layer was removed, and then, when the manufacturing of the device is almost completed, the sacrificial layer is patterned according to a given method.
  • a semiconductor material e.g., oxide semiconductor material
  • H 2 hydrogen
  • an effective semiconductor material e.g., an oxide semiconductor material
  • property deterioration due to etching damage, damage by hydrogen (H 2 ), or heat damage of the effective semiconductor material is prevented.
  • a method of manufacturing a stacked memory device that can be minimized can be implemented.
  • the stacked memory device may be configured to include a horizontally stacked DRAM device.
  • 1A to 26A are cross-sectional views illustrating a method of manufacturing a memory device according to an embodiment of the present invention.
  • 1B to 26B are diagrams for exemplarily explaining a method of manufacturing a memory device according to an embodiment of the present invention.
  • 1C to 19C are cross-sectional views illustrating a method of manufacturing a memory device according to an embodiment of the present invention.
  • FIGS. 26A and 26B are diagrams for explaining a memory device according to an embodiment of the present invention.
  • Figure 27a, Figure 28a, Figure 29a, Figure 30a, Figure 31a, Figure 32a, Figure 33a, Figure 34a, Figure 35a, Figure 36a, Figure 37a, Figure 38a, Figure 39a, Figure 40a, Figure 41a, Figure 42a, Figure 43a , Figures 44a, 45a, 46a, 47a, 48a, 49a, 50a, 51a, 52a, 53a, 54a and 55a show a method of manufacturing a memory device according to an embodiment of the present invention. This is a cross-sectional view to illustrate by way of example.
  • Figures 27c, 28c, 29c, 30c, 31c, 32c, 33c, 34c, 35c, 36c, 37c and 38c show a method of manufacturing a memory device according to an embodiment of the present invention. This is a cross-sectional view for illustrative purposes.
  • Figures 55A and 55B are diagrams for explaining a memory device according to an embodiment of the present invention.
  • connection used in this specification not only means that certain members are directly connected, but also includes indirectly connected members with other members interposed between them.
  • a member when a member is said to be located “on” another member in the present specification, this includes not only the case where a member is in contact with another member, but also the case where another member exists between the two members.
  • the term “and/or” includes any one and all combinations of one or more of the listed items.
  • terms such as “about” and “substantially” used in the specification herein are used in the sense of a range or close to the numerical value or degree, taking into account unique manufacturing and material tolerances, and to aid understanding of the present application. Precise or absolute figures provided for this purpose are used to prevent infringers from taking unfair advantage of the stated disclosure.
  • 1A to 26B are diagrams for exemplarily explaining a method of manufacturing a memory device (stacked memory device) according to an embodiment of the present invention.
  • FIGS. 1A-26B refer to the same steps.
  • FIGS. 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, and 26A are cross-sectional views cut along the XZ plane.
  • 18B, 19B, 20B, 21B, 22B, 23B, 24B, 25B, and 26B are plan views viewed from above (i.e., top-view) or cross-sectional views cut along the XY plane (i.e., Z -cut view).
  • Figures 18c and 19c are cross-sectional views cut along the YZ plane.
  • a laminate S10 may be formed on a predetermined substrate (not shown).
  • the material of the substrate may be selected from a variety of materials.
  • the substrate may include a semiconductor material or an insulating material.
  • the substrate may include a semiconductor wafer.
  • the substrate may be a bulk silicon substrate, a silicon-on-insulator (SOI) substrate, a germanium substrate, or a germanium-on-insulator (GOI). It may include a substrate, a silicon-germanium substrate, or a substrate formed by an epitaxial growth process.
  • a laminate (S10) may be formed on the substrate.
  • the laminate S10 may include a first insulating layer NL10, a first sacrificial layer SL10, and a second insulating layer NL20 sequentially stacked on the first insulating layer NL10.
  • the first insulating layer NL10 and the second insulating layer NL20 may include silicon nitride (ex, SiN x ) or may be formed of silicon nitride (ex, SiN x ).
  • the first sacrificial layer SL10 may include silicon oxide (ex, SiO 2 ) or may be formed of silicon oxide (ex, SiO 2 ).
  • the first insulating layer NL10 and the first sacrificial layer SL10 may have an etch selectivity, and similarly, the second insulating layer NL20 and the first sacrificial layer SL10 may have an etch selectivity. there is.
  • the first insulating layer NL10, first sacrificial layer SL10, and second insulating layer NL20 may be formed through a deposition process.
  • the laminate S10 may further include a second sacrificial layer SL20 and a third insulating layer NL30 sequentially stacked on the second insulating layer NL20.
  • the laminate S10 may have a vertically symmetrical structure with respect to the second insulating layer NL20.
  • the second sacrificial layer SL20 may be formed of the same material as the first sacrificial layer SL10
  • the third insulating layer NL30 may be formed of the first insulating layer NL10 and/or the second insulating layer NL20. Can be formed from the same material.
  • the second sacrificial layer (SL20) and the third insulating layer (NL30) may be formed through a deposition process.
  • the second insulating layer NL20 may have a thickness greater than each of the first insulating layer NL10, the third insulating layer NL30, the first sacrificial layer SL10, and the second sacrificial layer SL20.
  • the second insulating layer NL20 is about 1.5 times thicker than the first insulating layer NL10, the third insulating layer NL30, the first sacrificial layer SL10, and the second sacrificial layer SL20. It can have a thickness that is about 2.5 times greater.
  • the first insulating layer NL10 and the third insulating layer NL30 may have the same thickness or substantially the same thickness.
  • the first sacrificial layer SL10 and the second sacrificial layer SL20 may have the same thickness or substantially the same thickness.
  • the first insulating layer NL10, third insulating layer NL30, first sacrificial layer SL10, and second sacrificial layer SL20 may have the same thickness or substantially the same thickness.
  • the laminate (S10 in FIG. 1A ) may be patterned to form a patterned laminate (S11) having at least one pattern portion (SP1).
  • the pattern portion SP1 may have a shape extending in a first direction, for example, the An empty space may be provided.
  • the plurality of pattern parts SP1 may be spaced apart in the Y-axis direction and arranged side by side in the X-axis direction. In this step, the remaining areas, excluding the area extending from the channel area to be formed later, can be removed by patterning.
  • the pattern portion SP1 includes a patterned first insulating layer NL11, a patterned first sacrificial layer SL11, a patterned second insulating layer NL21, a patterned second sacrificial layer SL21, and a patterned third sacrificial layer. It may include an insulating layer (NL31).
  • the patterned first sacrificial layer SL11 may be referred to as the first sacrificial layer pattern SL11 obtained from the first sacrificial layer (SL10 in FIG. 1A).
  • the patterned second sacrificial layer SL21 may be referred to as the second sacrificial layer pattern SL21 obtained from the second sacrificial layer (SL20 in FIG. 1A).
  • the plurality of first sacrificial layer patterns SL11 may be spaced apart from each other in the Y-axis direction and extend parallel to each other in the X-axis direction.
  • the plurality of second sacrificial layer patterns SL21 may be spaced apart from each other in the Y-axis direction. Thus, they can extend side by side in the X-axis direction.
  • Each of the first sacrificial layer patterns SL11 and the second sacrificial layer patterns SL21 may have a line shape.
  • the first mask pattern M10 disposed on the laminate may be used.
  • the first mask pattern M10 may have a predetermined pattern structure.
  • the first mask pattern M10 may be, for example, a photoresist pattern. After the patterning process, the first mask pattern M10 may be removed.
  • FIGS. 3A to 3C the empty spaces on both sides of at least one pattern portion SP1 are filled with an insulating material NM1 to form the patterned laminate (S11 in FIG. 2A) and the insulating material ( A structure (S20) containing NM1) can be formed.
  • FIG. 3B may be a cross-sectional view taken along line (A) of FIG. 3A.
  • the insulating material NM1 may be referred to as an 'insulating material layer' or an 'insulating material layer pattern', and may have the same (or substantially the same) height as the pattern portion SP1.
  • the insulating material NM1 may be formed of the same material as the first to third insulating layers NL11, NL21, and NL31.
  • the insulating material NM1 may include silicon nitride (ex, SiN x ) or may be formed of silicon nitride (ex, SiN x ).
  • a plurality of first sacrificial layer patterns SL11 and a plurality of second sacrificial layer patterns SL21 formed of a second material having an etch selectivity are disposed in the matrix material layer formed of the first material.
  • a first vertical hole H10 penetrating the first sacrificial layer pattern SL11 of the pattern portion SP1 may be formed in the structure S20.
  • the first vertical hole H10 may be formed to penetrate the second sacrificial layer pattern S21 and the first sacrificial layer pattern S11.
  • the first vertical hole H10 may be formed to penetrate from the third insulating layer NL31 to the first insulating layer NL11 of the pattern portion SP1 in a predetermined area of the structure S20.
  • the first vertical hole H10 may correspond to an area where a bit line will be formed later.
  • the first vertical hole H10 may be formed in a region of the structure S20 where a transistor will be formed, that is, a transistor formation region (transistor formation region).
  • a plurality of first vertical holes H10 may be formed to be spaced apart from each other in the Y-axis direction. As the first vertical hole H10 is formed, side surfaces of the first sacrificial layer pattern S11 and the second sacrificial layer pattern S21 may be exposed.
  • the second mask pattern M20 may be used.
  • the second mask pattern M20 may have a predetermined opening pattern.
  • the second mask pattern M20 may be, for example, a photoresist pattern. After forming the first vertical hole H10, the second mask pattern M20 may be removed.
  • the first sacrificial layer pattern (SL11 in FIG. 4A) and the second sacrificial layer pattern (SL21 in FIG. 4A) exposed by the first vertical hole (H10) are removed to form the first sacrificial layer pattern (SL21 in FIG. 4A).
  • a horizontal hole H15 extending in a direction, for example, the X-axis direction, may be formed.
  • the horizontal hole H15 formed by removing the first sacrificial layer pattern (SL11 in FIG. 4A) may be referred to as a first horizontal hole
  • the horizontal hole H15 formed by removing the second sacrificial layer pattern (SL21 in FIG. 4A) may be referred to as a first horizontal hole
  • the horizontal hole H15 may be referred to as a second horizontal hole.
  • the horizontal hole H15 may have a line shape extending in the X-axis direction.
  • the entire first sacrificial layer pattern (SL11 in FIG. 4A) may be removed. Additionally, in the step of forming the horizontal hole H15, the entire second sacrificial layer pattern (SL21 in FIG. 4A) may be removed. Accordingly, the horizontal hole H15 may be formed to extend not only to the area where the transistor will be formed (i.e., the transistor formation area) but also to the area where the capacitor will be formed (i.e., the capacitor formation area). In this step, when the entire first sacrificial layer pattern (SL11 in FIG. 4A) and the entire second sacrificial layer pattern (SL21 in FIG. 4A) are removed, the process can be simplified.
  • a gate insulating material layer GN1 may be formed on the inner surfaces of the first vertical hole H10 and the first horizontal hole H15.
  • the gate insulating material layer GN1 may be formed conformally according to the shape of the inner surfaces of the first vertical hole H10 and the horizontal hole H15.
  • the gate insulating material layer GN1 may be formed, for example, through an atomic layer deposition (ALD) process.
  • the gate insulating material layer GN1 may be formed to include at least one of silicon oxide, silicon nitride, silicon nitride, and a high-k material.
  • the high-k material may be a material with a higher dielectric constant than silicon nitride.
  • the specific material of the gate insulating material layer GN1 is not limited to the above and may vary in various ways.
  • the gate insulating material layer GN1 may be formed so thin that it does not fill the interior of the first vertical hole H10 and the horizontal hole H15.
  • the gate insulating material layer GN1 can be formed without a patterning process by dry etching, problems of etch damage and property deterioration of the gate insulating material layer GN1 are prevented or suppressed. You can get the effect.
  • a channel material layer (CM1) filling the first vertical hole (H10) and the horizontal hole (H15) may be formed on the gate insulating material layer (GN1).
  • the channel material layer CM1 may be formed, for example, through an ALD process.
  • the channel material layer CM1 may include at least one of various semiconductor materials.
  • the channel material layer CM1 may include an oxide semiconductor or a non-oxide semiconductor.
  • the oxide semiconductor may include an amorphous oxide semiconductor (AOS).
  • AOS amorphous oxide semiconductor
  • the oxide semiconductor may include at least one selected from the group consisting of indium gallium zinc oxide (IGZO), zinc tin oxide (ZTO), and indium tin oxide (ITO).
  • IGZO indium gallium zinc oxide
  • ZTO zinc tin oxide
  • ITO indium tin oxide
  • the specific material of the channel material layer CM1 is not limited to the above and may vary in various ways.
  • the channel material layer (CM1) may be a single layer or a
  • CM1 channel material layer
  • effects such as securing high mobility characteristics and low off-current characteristics can be obtained.
  • oxide semiconductors have the disadvantage of being vulnerable to etching damage, in the general semiconductor device manufacturing process, etching damage occurs in the oxide semiconductor during the patterning process, which causes the characteristics of the semiconductor device to deteriorate and become unstable. do. In particular, oxide semiconductors may be vulnerable to dry etching.
  • a patterned horizontal hole (H15) is formed using a sacrificial layer pattern (SL11, SL21 in Figure 3a), and then the patterned horizontal hole (H15) is filled with a channel material.
  • the channel material layer CM1 Since the channel material layer CM1 is formed using this method, the channel material layer CM1 can be formed without a patterning process such as dry etching. Therefore, even if an oxide semiconductor is applied to the channel material layer CM1, etching damage due to dry etching/patterning can be prevented or suppressed, and as a result, a memory device with excellent characteristics can be implemented.
  • the gate insulating material layer GN1 can be formed without a patterning process by dry etching, so the gate insulating material layer (GN1) The effect of preventing or suppressing etch damage and property deterioration problems for GN1) can be obtained.
  • a second vertical hole is formed in a region corresponding to the first vertical hole (H10 in FIG. 7A).
  • the second vertical hole H20 may be formed to penetrate from the third insulating layer NL31 to the first insulating layer NL11.
  • a third mask pattern M30 may be used.
  • the third mask pattern M30 may have a predetermined opening pattern.
  • the third mask pattern M30 may be, for example, a photoresist pattern. After forming the second vertical hole H20, the third mask pattern M30 may be removed.
  • the first to third insulating layers NL11, NL21, and NL31 and the insulating material in the transistor formation area (transistor formation area) around the second vertical hole H20 of the structure S20. (NM1) may be removed to expose the gate insulating material layer (GN1).
  • a fourth mask pattern M40 may be formed on a capacitor formation area (a capacitor formation area) adjacent to the transistor formation area (a transistor formation area), and the fourth mask pattern M40 may be formed on the transistor formation area. It can be formed to expose.
  • the first to third insulating layers NL11, NL21, and NL31 and the insulating material NM1 may be etched and removed from the transistor formation region using the fourth mask pattern M40 as an etch mask. Afterwards, the fourth mask pattern M40 may be removed.
  • FIG. 9C may be a cross-sectional view taken along line (B) of FIG. 9A.
  • a word line (WL1 in FIG. 15A) surrounding the exposed portion of the gate insulating material layer GN1 in the transistor formation region is formed and included.
  • a transistor can be defined.
  • a word line material layer WM1 may be formed surrounding the exposed portion of the gate insulating material layer GN1 in the transistor formation region.
  • the word line material layer WM1 may be formed substantially conformally according to the shape of the surface regions exposed in the transistor formation region.
  • the word line material layer WM1 may be formed through, for example, an ALD process.
  • the gap in the Z-axis direction between the lower and upper channel material layers (CM1) may be approximately twice the thickness of the word line material layer (WM1).
  • the gap in the Z-axis direction between the lower/upper gate insulating material layers GN1 may be greater than about twice the thickness of the word line material layer WM1.
  • the gap in the Y-axis direction between the two channel material layers (CM1) spaced apart in the Y-axis direction may be less than about twice the thickness of the word line material layer (WM1). there is. Additionally, the gap in the Y-axis direction between the two gate insulating material layers GN1 spaced apart in the Y-axis direction may be less than about twice the thickness of the word line material layer WM1.
  • the word line material layer WM1 may be formed to surround each channel material layer CM1 in the transistor formation region. Additionally, the word line material layer WM1 may have a line shape extending in the Y-axis direction.
  • a through hole H25 may be formed by etching an area corresponding to the second vertical hole (H20 in FIG. 8A) in the word line material layer WM1.
  • the through hole (H25) may be a vertical hole.
  • the fifth mask pattern M50 may be used.
  • the fifth mask pattern M50 may have a predetermined opening pattern.
  • the fifth mask pattern M50 may be, for example, a photoresist pattern.
  • a filling insulating layer NF1 may be formed to fill the empty space of the curved portion (refracted portion) of the word line material layer WM1.
  • the filling insulating layer NF1 may be a type of gap fill material layer.
  • the filling insulating layer NF1 may be formed of an insulating oxide or another insulating material.
  • a through hole (H25) can be formed through hole etching again.
  • a portion of the word line material layer (WM1) exposed through the through hole (H25) is removed so that one end of the channel material layer (CM1) protrudes toward the through hole (H25) rather than the word line material layer (WM1). You can recess. Accordingly, a portion of the word line material layer WM1 may be etched around the through hole H25, and a trench structure extending in the Y-axis direction may be formed. It can be seen that a through hole (H25) is included in the trench structure.
  • a body insulating layer BN1 may be formed to fill the through hole H25 and the trench structure around it.
  • the body insulating layer BN1 may be formed of an insulating oxide or another insulating material.
  • the body insulating layer BN1 may be formed of the same material as the filling insulating layer NF1 or may be formed of a different material.
  • a first trench T10 may be formed in the capacitor formation region adjacent to the transistor formation region of the structure S20.
  • the first trench T10 may be disposed to be spaced apart from the word line material layer WM1, may be formed to penetrate from the third insulating layer NL31 to the first insulating layer NL11, and may extend in the Y-axis direction. It may have an extended form.
  • the sixth mask pattern M60 may be used.
  • the sixth mask pattern M60 may have a predetermined opening area.
  • the sixth mask pattern M60 may be, for example, a photoresist pattern. After forming the first trench T10, the sixth mask pattern M60 may be removed.
  • the first to third insulating layers (NL11, NL21, and NL31 in FIG. 13a) and the insulating material (NL11, NL21, and NL31 in FIG. 13b) exposed by the first trench T10 in the capacitor formation area are NM1) may be removed (etched) to form a first recess (R1) exposing the gate insulating material layer (GN1). Since the first to third insulating layers (NL11, NL21, and NL31 in FIG. 13a) and the insulating material (NM1 in FIG. 13b) may be the same material, they can be easily removed using an etching method with etch selectivity. there is.
  • the material layer for the word line (WM1 in FIG. 14A) is exposed by the first recess (R1). Part of can be recessed. In other words, a portion of the word line material layer (WM1 in FIG. 14A) exposed toward the capacitor formation area may be recessed. As a result, the portion of the word line material layer surrounding the lower channel material layer CM1 and the portion of the word line material layer surrounding the upper channel material layer CM1 may be separated from each other. Here, the separated portion of the material layer for the word line may be referred to as the word line WL1.
  • the method of forming the word line WL1 has been described in detail with reference to FIGS. 10A to 15C, this is merely an example, and the method of forming the word line WL1 may vary depending on the case.
  • an insertion insulating layer NN1 is formed surrounding the exposed portion of the gate insulating material layer GN1 in the capacitor formation region. ) can be formed.
  • the insertion insulating layer NN1 may be conformally formed on the surface area exposed to the first recess R1.
  • the insertion insulating layer NN1 may be formed to cover surfaces of the gate insulating material layer GN1, the channel material layer CM1, and the word line WL1 exposed in the capacitor formation area.
  • the insertion insulating layer NN1 may be formed through, for example, an ALD process.
  • the thickness of the insertion insulating layer NN1 may be as thin as several tens of nm or less.
  • the insertion insulating layer NN1 may be formed of an insulating oxide or another insulating material.
  • a mold insulating layer (MN1) filling the first recess (R1) may be formed.
  • the mold insulating layer MN1 may be formed to fill the first recess R1 and the first trench T10 on the insertion insulating layer NN1.
  • the mold insulating layer MN1 may include, for example, silicon nitride (ex, SiN x ) or may be formed of silicon nitride (ex, SiN x ).
  • a planarization process may be further performed on the upper surface and surrounding area.
  • a third vertical hole H30 may be formed in an area corresponding to the second vertical hole (H20 in FIG. 8A) of the body insulating layer BN1.
  • the seventh mask pattern M70 may be used.
  • the seventh mask pattern M70 may have a predetermined opening pattern.
  • the seventh mask pattern M70 may be, for example, a photoresist pattern.
  • FIG. 18C may be a cross-sectional view viewed from a cross-sectional area along line (C) of FIG. 18A.
  • a bit line BL1 may be formed in the third vertical hole H30.
  • the bit line BL1 may be connected (contacted) to one end of the channel material layer CM1. Accordingly, the bit line BL1 may be formed to be connected to (contact) one end of the channel material layer CM1 in a region corresponding to the second vertical hole (H20 in FIG. 8A) in the transistor formation region.
  • the bit line BL1 may have a pillar shape penetrating the structure S20 in the vertical direction.
  • the bit line BL1 may be electrically connected to one end of the channel material layer CM1 in the lateral direction.
  • a plurality of bit lines BL1 connected to a plurality of channel material layers CM1 may be formed.
  • bit line BL1 if there is a conductive material of the bit line BL1 deposited above the third vertical hole H30, it can be removed through, for example, an etchback process.
  • a second trench T20 may be formed in an area corresponding to the first trench (T10 in FIG. 13A ) in the mold insulating layer MN1.
  • the second trench T20 may be formed by etching a portion of the mold insulating layer MN1 and a portion of the insertion insulating layer NN1. Accordingly, the end of the gate insulating material layer GN1 and the end of the channel material layer CM1 may be exposed toward the second trench T20.
  • the second trench T20 may have a line shape extending in the Y-axis direction.
  • the eighth mask pattern M80 may be used.
  • the eighth mask pattern M80 may have a predetermined opening area.
  • the eighth mask pattern M80 may be, for example, a photoresist pattern. After forming the second trench T20, the eighth mask pattern M80 may be removed.
  • the channel material layer (CM1), gate insulating material layer (GN1), and insertion insulating layer (NN1) exposed by the second trench (T20) are etched to form a second recess (R2). ) can be formed.
  • a predetermined wet etchant that is, a wet etching solution, is injected through the second trench T20 to etch the channel material layer CM1, the gate insulating material layer GN1, and the insertion insulating layer NN1. You can. At this time, one or more wet etchants may be used.
  • the second recess R2 may be formed to an area somewhat spaced apart from the word line WL1. By adjusting the conditions of the etching process, the etching range of the channel material layer (CM1), the gate insulating material layer (GN1), and the insertion insulating layer (NN1) can be controlled.
  • the second recess portion R2 is formed by the remaining gate insulating material layer ( GN1) It can be formed to have a larger width. Accordingly, the width of the second recess R2 in the Z-axis direction may be larger than the width of the remaining gate insulating material layer GN1 in the Z-axis direction. Additionally, the width of the second recess R2 in the Y-axis direction may be larger than the width of the remaining gate insulating material layer GN1 in the Y-axis direction.
  • the process margin for forming a capacitor in a subsequent process can be increased.
  • the formation of the above-described insertion insulating layer NN1 may be optional and may be omitted in some cases.
  • the channel material layer (CM1) can be removed by etching using a wet etching process in the capacitor formation area, so this wet etching hardly causes etch damage to the channel material layer (CM1). It may occur or may occur at a fairly limited level.
  • an electrode member EL1 connected to the other end of the channel material layer CM1 may be formed on the inner surface of the second recess (R2 in FIG. 21A).
  • the electrode member EL1 can be said to be an electrode layer (first electrode layer) for a capacitor.
  • the electrode member EL1 may be conformally formed along the surface shape of the mold insulating layer MN1.
  • the electrode member EL1 may be formed, for example, through an ALD process.
  • a third trench T30 may be formed in an area corresponding to the second trench (T20 in FIG. 20A) in the capacitor formation area.
  • a portion of the electrode member EL1 may be etched to form the third trench T30.
  • the third trench T30 may have a line shape extending in the Y-axis direction. Through this process, the electrode member EL1 can be separated into individual capacitor regions. In other words, the electrode member EL1 may be divided into unit cell regions.
  • the ninth mask pattern M90 may be used.
  • the ninth mask pattern M90 may have a predetermined opening area.
  • the ninth mask pattern M90 may be, for example, a photoresist pattern. After forming the third trench T30, the ninth mask pattern M90 may be removed.
  • the mold insulating layer (MN1 in FIG. 23A) may be etched to expose the outer surface of the electrode member EL1.
  • the etching range of the mold insulating layer (MN1 in FIG. 23A) can be appropriately adjusted.
  • at least part of the ninth mask pattern (M90 in FIG. 23A) can be temporarily maintained, or a separate hard mask (not shown) can be used.
  • a portion of the mold insulating layer (MN1 in FIG. 23A) adjacent to the insertion insulating layer NN1 may be left without being etched. However, in some cases, the entire mold insulating layer (MN1 in FIG. 23A) may be removed in this step to expose the insertion insulating layer NN1.
  • a dielectric layer DL1 may be formed on the electrode member EL1 in the capacitor formation area.
  • the dielectric layer DL1 may be a dielectric layer for a capacitor.
  • the dielectric layer DL1 may be formed conformally according to the surface shape of the electrode member EL1.
  • the dielectric layer DL1 may be formed (deposited) through, for example, an ALD process.
  • the dielectric layer DL1 may be formed to include at least one of various dielectric materials.
  • the dielectric layer DL1 may include a high-k material with a higher dielectric constant than silicon nitride.
  • the specific material of the dielectric layer DL1 may vary.
  • a plate electrode PL1 may be formed on the dielectric layer DL1 in the capacitor formation area.
  • the plate electrode PL1 can be said to be an electrode layer (second electrode layer) for a capacitor.
  • the plate electrode PL1 may be formed to fill the third trench (T30 in FIG. 25A) and the space between the inside of the electrode member EL1 and the electrode member EL1.
  • the plate electrode PL1 may be formed to include one or more of various electrode materials used in semiconductor device processing.
  • the plate electrode PL1 may have a type of line shape. Therefore, the plate electrode PL1 can be said to be a plate electrode line.
  • the electrode member EL1, the dielectric layer DL1, and the plate electrode PL1 may form a capacitor.
  • 22A to 26B illustrate and describe the method of forming the capacitor as an example, but in some cases, the method of forming the capacitor and the specific structure of the capacitor may vary.
  • the lower channel material layer (CM1), the word line (WL1) surrounding it, and the gate insulating material layer (GN1) between them can be said to constitute the first transistor (TR1).
  • the lower electrode member EL1 electrically connected to the first transistor TR1 on the side of the first transistor TR1 and the dielectric layer DL1 and plate electrode PL1 in contact with the first transistor TR1 constitute the first capacitor CP1. It can be said that it does.
  • the first transistor TR1 and the first capacitor CP1 constitute one memory cell (lower memory cell).
  • the first transistor TR1 and the first capacitor CP1 may be arranged in a horizontal direction.
  • the upper channel material layer CM1, the word line WL1 surrounding it, and the gate insulating material layer GN1 between them can be said to constitute the second transistor TR2.
  • the upper electrode member EL1 electrically connected to the second transistor TR2 on the side of the second transistor TR2 and the dielectric layer DL1 and plate electrode PL1 in contact with the second transistor TR2 constitute the second capacitor CP2. It can be said that it does.
  • the second transistor TR2 and the second capacitor CP2 constitute one memory cell (upper memory cell).
  • the second transistor TR2 and the second capacitor CP2 may be arranged in a horizontal direction.
  • the second transistor TR2 may be placed on the first transistor TR1, and the second capacitor CP2 may be placed on the first capacitor CP1.
  • device structures such as those of FIGS. 26A and 26B may be repeatedly arranged in the Z-axis direction, may be repeatedly arranged in the X-axis direction, and may be repeatedly arranged in the Y-axis direction.
  • a memory device that can significantly improve integration and have excellent performance and operation characteristics can be implemented.
  • the memory device may be a gate-all-around (GAA) type stacked memory device having a horizontal arrangement and a stacked structure.
  • the memory device according to an embodiment of the present invention may be a vertical DRAM device or a three-dimensional DRAM device.
  • FIGS. 26A and 26B a memory device according to an embodiment of the present invention will be additionally described with reference to FIGS. 26A and 26B.
  • a memory device may include a plurality of memory cells stacked in a vertical direction.
  • Each of the plurality of memory cells may include a transistor and a capacitor electrically connected to the transistor laterally.
  • the transistor may correspond to TR1 and TR2, and the capacitor may correspond to CP1 and CP2.
  • the transistor may include a channel material layer (CM1), a word line (WL1) surrounding the channel material layer (CM1), and a gate insulating layer (GN1) disposed between them.
  • the capacitor may include an electrode member EL1 electrically connected to the transistor, a dielectric layer DL1 disposed on the surface of the electrode member EL1, and a plate electrode PL1 disposed on the surface of the dielectric layer DL1.
  • the memory element may include a bit line BL1 connected to a plurality of transistors of the plurality of memory cells.
  • the bit line BL1 may extend in the vertical direction.
  • a body insulating layer BN1 surrounding at least a portion of the outer surface of the bit line BL1 may be disposed between the bit line BL1 and the word line WL1.
  • a body insulating layer BN1 and a fill insulating layer NF1, which is a separate material layer, may be disposed between two adjacent word lines WL1 of the plurality of transistors.
  • the transistor may have a gate-all-around (GAA) structure.
  • GAA gate-all-around
  • the transistor and the memory device including it may have excellent characteristics.
  • the body insulating layer BN1 may have a line shape extending in the same direction as the word line WL1 when viewed from above, as shown in FIG. 26B.
  • a plurality of bit lines BL1 may be arranged to be spaced apart from each other in a horizontal direction, that is, a horizontal direction in which the word line WL1 extends.
  • the memory element may further include an insertion insulating layer NN1 extending to cover a side of the word line WL1 while surrounding a portion (end) of the gate insulating layer GN1 adjacent to the electrode member EL1.
  • the insertion insulating layer NN1 may be a separate material layer from the body insulating layer BN1 and the filling insulating layer NF1.
  • the insertion insulating layer NN1 may be, for example, an atomic layer deposition (ALD) material layer.
  • the body insulating layer BN1 may be in contact with the first side (first end) of the filling insulating layer NF1, and the body insulating layer BN1 may be in contact with the second side (second end) of the filling insulating layer NF1.
  • the insertion insulating layer NN1 may be contacted. A portion of the insertion insulating layer NN1 may be in contact with the electrode member EL1.
  • the side surface of the insertion insulating layer NN1 may not be in planar contact with the side surface of the dielectric layer DL1.
  • a remaining mold insulating layer (MN1 in FIG. 23B) may be disposed between the insertion insulating layer NN1 and the dielectric layer DL1.
  • the remaining mold insulating layer (MN1 in FIG. 23b) may be disposed between the word line (WL1) and the dielectric layer (DL1), and between the mold insulating layer (MN1 in FIG. 23b) and the word line (WL1) and the mold insulating layer (
  • An insertion insulating layer NN1 may be disposed between MN1 in FIG. 23B and the gate insulating layer GN1.
  • a memory device may have structural features as shown in FIGS. 26A and 26B.
  • the memory device may have a stacked structure and may have features in the structures of the body insulating layer (BN1), the filling insulating layer (NF1), the insertion insulating layer (NN1) and their peripheral portions, and the transistor and capacitor. there is.
  • a stacked memory device that can improve integration and have excellent performance and operation characteristics can be implemented.
  • a semiconductor material e.g., an oxide semiconductor material
  • a method of manufacturing a stacked memory device that can suppress/prevent property deterioration due to etch damage of an oxide semiconductor material (e.g., an oxide semiconductor material) can be implemented.
  • the stacked memory device may be configured to include a DRAM device.
  • the device structures and manufacturing methods according to embodiments of the present invention may be used not only for DRAM devices, but also for other memory devices (e.g., PRAM, RRAM, SRAM, flash memory, MRAM, FRAM, etc.) or logic circuits. It can also be applied to technical fields that implement integrated logic devices.
  • 27A to 55B are diagrams for exemplarily explaining a method of manufacturing a memory device (stacked memory device) according to an embodiment of the present invention.
  • Figures 27A-55B represent the same steps.
  • Figure 27a, Figure 28a, Figure 29a, Figure 30a, Figure 31a, Figure 32a, Figure 33a, Figure 34a, Figure 35a, Figure 36a, Figure 37a, Figure 38a, Figure 39a, Figure 40a, Figure 41a, Figure 42a, Figure 43a , Figures 44a, 45a, 46a, 47a, 48a, 49a, 50a, 51a, 52a, 53a, 54a, and 55a are cross-sectional views cut along the XZ plane.
  • Figures 44b, 45b, 46b, 47b, 48b, 49b, 50b, 51b, 52b, 53b, 54b, and 55b are plan views (i.e. top-view) or This is a cross-sectional view cut in a plane (i.e. Z-cut view).
  • Figures 27c, 28c, 29c, 30c, 31c, 32c, 33c, 34c, 35c, 36c, 37c, and 38c are cross-sectional views cut along the YZ plane.
  • a laminate S10 may be formed on a predetermined substrate (not shown).
  • the material of the substrate may be selected from a variety of materials.
  • the substrate may include a semiconductor material or an insulating material.
  • the substrate may include a semiconductor wafer.
  • the substrate may be a bulk silicon substrate, a silicon-on-insulator (SOI) substrate, a germanium substrate, or a germanium-on-insulator (GOI). It may include a substrate, a silicon-germanium substrate, or a substrate formed by an epitaxial growth process.
  • a laminate (S10) may be formed on the substrate.
  • the laminate S10 may include a first insulating layer NL10, a first sacrificial layer SL10, and a second insulating layer NL20 sequentially stacked on the first insulating layer NL10.
  • the first insulating layer NL10 and the second insulating layer NL20 may include silicon nitride (ex, SiN x ) or may be formed of silicon nitride (ex, SiN x ).
  • the first sacrificial layer SL10 may include silicon oxide (ex, SiO 2 ) or may be formed of silicon oxide (ex, SiO 2 ).
  • the first insulating layer NL10 and the first sacrificial layer SL10 may have an etch selectivity, and similarly, the second insulating layer NL20 and the first sacrificial layer SL10 may have an etch selectivity. there is.
  • the first insulating layer NL10, first sacrificial layer SL10, and second insulating layer NL20 may be formed through a deposition process.
  • the laminate S10 may further include a second sacrificial layer SL20 and a third insulating layer NL30 sequentially stacked on the second insulating layer NL20.
  • the laminate S10 may have a vertically symmetrical structure with respect to the second insulating layer NL20.
  • the second sacrificial layer SL20 may be formed of the same material as the first sacrificial layer SL10
  • the third insulating layer NL30 may be formed of the first insulating layer NL10 and/or the second insulating layer NL20. Can be formed from the same material.
  • the second sacrificial layer (SL20) and the third insulating layer (NL30) may be formed through a deposition process.
  • the second insulating layer NL20 may have a thickness greater than each of the first insulating layer NL10, the third insulating layer NL30, the first sacrificial layer SL10, and the second sacrificial layer SL20.
  • the second insulating layer NL20 is about 1.5 times thicker than the first insulating layer NL10, the third insulating layer NL30, the first sacrificial layer SL10, and the second sacrificial layer SL20. It can have a thickness that is about 2.5 times greater.
  • the first insulating layer NL10 and the third insulating layer NL30 may have the same thickness or substantially the same thickness.
  • the first sacrificial layer SL10 and the second sacrificial layer SL20 may have the same thickness or substantially the same thickness.
  • the first insulating layer NL10, third insulating layer NL30, first sacrificial layer SL10, and second sacrificial layer SL20 may have the same thickness or substantially the same thickness.
  • the laminate (S10 in FIG. 27A) may be patterned to form a patterned laminate (S11) having at least one pattern portion (SP1).
  • the pattern portion SP1 may have a shape extending in a first direction, for example, the An empty space may be provided.
  • the plurality of pattern parts SP1 may be spaced apart in the Y-axis direction and arranged side by side in the X-axis direction.
  • the remaining areas excluding the area extending from the channel area to be formed later, can be removed by patterning. In other words, in this step, the remaining areas except the channel scheduled area and the area extended therefrom can be removed.
  • the pattern portion SP1 includes a patterned first insulating layer NL11, a patterned first sacrificial layer SL11, a patterned second insulating layer NL21, a patterned second sacrificial layer SL21, and a patterned third sacrificial layer. It may include an insulating layer (NL31).
  • the patterned first sacrificial layer SL11 may be referred to as the first sacrificial layer pattern SL11 obtained from the first sacrificial layer (SL10 in FIG. 27A).
  • the patterned second sacrificial layer SL21 may be referred to as the second sacrificial layer pattern SL21 obtained from the second sacrificial layer (SL20 in FIG. 27A).
  • the plurality of first sacrificial layer patterns SL11 may be spaced apart from each other in the Y-axis direction and extend parallel to each other in the X-axis direction.
  • the plurality of second sacrificial layer patterns SL21 may be spaced apart from each other in the Y-axis direction. Thus, they can extend side by side in the X-axis direction.
  • Each of the first sacrificial layer patterns SL11 and the second sacrificial layer patterns SL21 may have a line shape.
  • the first mask pattern M10 disposed on the laminate may be used.
  • the first mask pattern M10 may have a predetermined pattern structure.
  • the first mask pattern M10 may be, for example, a photoresist pattern. After the patterning process, the first mask pattern M10 may be removed.
  • FIGS. 29A to 29C the empty space on both sides of at least one pattern portion SP1 is filled with an insulating material NM1 to form the patterned laminate (S11 in FIG. 28A) and the insulating material ( A structure (S20) containing NM1) can be formed.
  • FIG. 29b may be a cross-sectional view taken along line (A) of FIG. 29a.
  • the insulating material NM1 may be referred to as an 'insulating material layer' or an 'insulating material layer pattern', and may have the same (or substantially the same) height as the pattern portion SP1.
  • the insulating material NM1 may be formed of the same material as the first to third insulating layers NL11, NL21, and NL31.
  • the insulating material NM1 may include silicon nitride (ex, SiN x ) or may be formed of silicon nitride (ex, SiN x ).
  • a plurality of first sacrificial layer patterns SL11 and a plurality of second sacrificial layer patterns SL21 formed of a second material having an etch selectivity are disposed in the matrix material layer formed of the first material.
  • a first vertical hole H10 penetrating the first sacrificial layer pattern SL11 of the pattern portion SP1 may be formed in the structure S20.
  • the first vertical hole H10 may be formed to penetrate the second sacrificial layer pattern S21 and the first sacrificial layer pattern S11.
  • the first vertical hole H10 may be formed to penetrate from the third insulating layer NL31 to the first insulating layer NL11 of the pattern portion SP1 in a predetermined area of the structure S20.
  • the first vertical hole H10 may correspond to an area where a bit line will be formed later.
  • the first vertical hole H10 may be formed in a region of the structure S20 where a transistor will be formed, that is, a transistor formation region (transistor formation region).
  • a plurality of first vertical holes H10 may be formed to be spaced apart from each other in the Y-axis direction. As the first vertical hole H10 is formed, side surfaces of the first sacrificial layer pattern S11 and the second sacrificial layer pattern S21 may be exposed.
  • the second mask pattern M20 may be used.
  • the second mask pattern M20 may have a predetermined opening pattern.
  • the second mask pattern M20 may be, for example, a photoresist pattern. After forming the first vertical hole H10, the second mask pattern M20 may be removed.
  • the first sacrificial layer pattern (SL11 in FIG. 30A) and the second sacrificial layer pattern (SL21 in FIG. 30A) exposed by the first vertical hole (H10) are removed to form the first sacrificial layer pattern (SL21 in FIG. 30A).
  • a horizontal hole H15 extending in a direction, for example, the X-axis direction, may be formed.
  • the horizontal hole H15 formed by removing the first sacrificial layer pattern (SL11 in FIG. 30A) may be referred to as a first horizontal hole
  • the horizontal hole H15 formed by removing the second sacrificial layer pattern (SL21 in FIG. 30A) may be referred to as a first horizontal hole
  • the horizontal hole H15 may be referred to as a second horizontal hole.
  • the horizontal hole H15 may have a line shape extending in the X-axis direction.
  • the entire first sacrificial layer pattern (SL11 in FIG. 30A) may be removed in the step of forming the horizontal hole H15. Additionally, in the step of forming the horizontal hole H15, the entire second sacrificial layer pattern (SL21 in FIG. 30A) may be removed. Accordingly, the horizontal hole H15 may be formed to extend not only to the area where the transistor will be formed (i.e., the transistor formation area) but also to the area where the capacitor will be formed (i.e., the capacitor formation area). In this step, when the entire first sacrificial layer pattern (SL11 in FIG. 30A) and the entire second sacrificial layer pattern (SL21 in FIG. 30A) are removed, the process can be simplified.
  • a gate insulating material layer GN1 may be formed on the inner surfaces of the first vertical hole H10 and the horizontal hole H15.
  • the gate insulating material layer GN1 may be formed conformally according to the shape of the inner surfaces of the first vertical hole H10 and the horizontal hole H15.
  • the gate insulating material layer GN1 may be formed, for example, through an atomic layer deposition (ALD) process.
  • the gate insulating material layer GN1 may be formed to include at least one of silicon oxide, silicon nitride, silicon nitride, and a high-k material.
  • the high-k material may be a material with a higher dielectric constant than silicon nitride.
  • the specific material of the gate insulating material layer GN1 is not limited to the above and may vary in various ways.
  • the gate insulating material layer GN1 may be formed so thin that it does not fill the interior of the first vertical hole H10 and the horizontal hole H15.
  • the gate insulating material layer GN1 can be formed without a patterning process by dry etching, thereby preventing or suppressing problems of etch damage and characteristic deterioration of the gate insulating material layer GN1. You can get the effect.
  • a dummy channel material layer DM1 may be formed on the gate insulating material layer GN1 to fill the first vertical hole H10 and the horizontal hole H15.
  • the dummy channel material layer DM1 may be a dummy layer temporarily formed in an area where a channel is to be formed and an area extending therefrom.
  • the dummy channel material layer DM1 may be formed of a certain semiconductor material.
  • the dummy channel material layer DM1 may include poly-silicon (poly-Si) or be formed of poly-silicon (poly-Si).
  • the dummy channel material layer DM1 includes poly-silicon (poly-Si)
  • poly-silicon poly-silicon
  • formation and selective removal of the dummy channel material layer DM1 may be easy. Since poly-silicon (poly-Si) can have a high etch selectivity for certain insulating layers, it can be advantageous in performing various subsequent processes, and selective removal of the dummy channel material layer DM1 can also be easy. there is.
  • the material of the dummy channel material layer DM1 is not limited to poly-silicon (poly-Si) and may vary depending on the case.
  • the dummy channel material layer DM1 may include amorphous silicon or another semiconductor material, or in some cases, a non-semiconductor material.
  • a patterned horizontal hole (H15) is formed using a sacrificial layer pattern (SL11, SL21 in Figure 29a), and then the patterned horizontal hole (H15) is filled with a dummy material. Since the dummy channel material layer DM1 is formed, the dummy channel material layer DM1 can be formed without a patterning process such as dry etching.
  • a second vertical hole is formed in an area corresponding to the first vertical hole (H10 in FIG. 33A).
  • a hole (H20) can be formed.
  • the second vertical hole H20 may be formed to penetrate from the third insulating layer NL31 to the first insulating layer NL11.
  • a third mask pattern M30 may be used.
  • the third mask pattern M30 may have a predetermined opening pattern.
  • the third mask pattern M30 may be, for example, a photoresist pattern. After forming the second vertical hole H20, the third mask pattern M30 may be removed.
  • FIG. 35C may be a cross-sectional view taken along line (B) of FIG. 35A.
  • a word line (WL1 in FIG. 41A) surrounding the exposed portion of the gate insulating material layer GN1 in the transistor formation region can be formed.
  • a word line material layer WM1 may be formed surrounding the exposed portion of the gate insulating material layer GN1 in the transistor formation region.
  • the word line material layer WM1 may be formed substantially conformally according to the shape of the surface regions exposed in the transistor formation region.
  • the word line material layer WM1 may be formed through, for example, an ALD process.
  • the gap in the Z-axis direction between the lower dummy channel material layer DM1 and the upper dummy channel material layer DM1 is the distance of the word line material layer WM1. It can be greater than about twice the thickness.
  • the gap in the Z-axis direction between the lower gate insulating material layer GN1 and the upper gate insulating material layer GN1 may be approximately twice the thickness of the word line material layer WM1. Meanwhile, as shown in FIG. 36b, the gap in the Y-axis direction between the two dummy channel material layers DM1 spaced apart in the Y-axis direction is less than about twice the thickness of the word line material layer WM1. You can. Additionally, the gap in the Y-axis direction between the two gate insulating material layers GN1 spaced apart in the Y-axis direction may be less than about twice the thickness of the word line material layer WM1.
  • the word line material layer WM1 may be formed to surround each dummy channel material layer DM1 in the transistor formation region. Additionally, the word line material layer WM1 may have a line shape extending in the Y-axis direction.
  • a through hole H25 may be formed by etching an area corresponding to the second vertical hole (H20 in FIG. 34A) in the word line material layer WM1.
  • the through hole (H25) may be a vertical hole.
  • the fifth mask pattern M50 may be used.
  • the fifth mask pattern M50 may have a predetermined opening pattern.
  • the fifth mask pattern M50 may be, for example, a photoresist pattern.
  • a filling insulating layer NF1 may be formed to fill the empty space of the curved portion (refracted portion) of the word line material layer WM1.
  • the filling insulating layer NF1 may be a type of gap fill material layer.
  • the filling insulating layer NF1 may be formed of an insulating oxide or another insulating material.
  • a through hole (H25) can be formed through hole etching again.
  • a portion of the word line material layer (WM1) exposed through the through hole (H25) is formed so that one end of the dummy channel material layer (DM1) protrudes toward the through hole (H25) rather than the word line material layer (WM1). It can be recessed. Accordingly, a portion of the word line material layer WM1 may be etched around the through hole H25, and a trench structure extending in the Y-axis direction (i.e., body trench) may be formed. It can be seen that a through hole H25 is included in the trench structure (i.e., body trench).
  • a body insulating layer BN1 may be formed to fill the through hole H25 and the trench structure (i.e., body trench) around the through hole H25.
  • the body insulating layer BN1 may be formed of an insulating oxide or another insulating material.
  • the body insulating layer BN1 may be formed of the same material as the filling insulating layer NF1 or may be formed of a different material.
  • a first trench T10 may be formed in the capacitor formation region adjacent to the transistor formation region of the structure S20.
  • the first trench T10 may be disposed to be spaced apart from the word line material layer WM1, may be formed to penetrate from the third insulating layer NL31 to the first insulating layer NL11, and may extend in the Y-axis direction. It may have an extended form.
  • the sixth mask pattern M60 may be used.
  • the sixth mask pattern M60 may have a predetermined opening area.
  • the sixth mask pattern M60 may be, for example, a photoresist pattern. After forming the first trench T10, the sixth mask pattern M60 may be removed.
  • the first to third insulating layers (NL11, NL21, and NL31 in FIG. 39A) and the insulating material (NL11, NL21, and NL31 in FIG. 39A) exposed by the first trench (T10) in the capacitor formation region are exposed.
  • NM1 may be removed (etched) to form a first recess (R1) exposing the gate insulating material layer (GN1). Since the first to third insulating layers (NL11, NL21, and NL31 in Figure 39a) and the insulating material (NM1 in Figure 39b) may be the same material, they can be easily removed using an etching method with etch selectivity. there is.
  • the word line material layer (WM1 in FIG. 40A) is exposed by the first recess (R1). Part of can be recessed. In other words, a portion of the word line material layer (WM1 in FIG. 40A) exposed toward the capacitor formation area may be recessed. As a result, the word line material layer portion surrounding the lower dummy channel material layer DM1 and the word line material layer portion surrounding the upper dummy channel material layer DM1 may be separated from each other. Here, the separated portion of the material layer for the word line may be referred to as the word line WL1.
  • the method of forming the word line WL1 has been described in detail with reference to FIGS. 36A to 41B, this is merely an example, and the method of forming the word line WL1 may vary depending on the case. For example, if only one of the lower cell and the upper cell is formed, the 'separation process' as described in FIGS. 41A and 41B may not be performed.
  • an insertion insulating layer NN1 is formed surrounding the exposed portion of the gate insulating material layer GN1 in the capacitor formation region. ) can be formed.
  • the insertion insulating layer NN1 may be conformally formed on the surface area exposed to the first recess R1.
  • the insertion insulating layer NN1 may be formed to cover surfaces of the gate insulating material layer GN1, the dummy channel material layer DM1, and the word line WL1 exposed in the capacitor formation area.
  • the insertion insulating layer NN1 may be formed through, for example, an ALD process.
  • the thickness of the insertion insulating layer NN1 may be as thin as several tens of nm or less.
  • the insertion insulating layer NN1 may be formed of an insulating oxide or another insulating material.
  • a mold insulating layer (MN1) filling the first recess (R1) may be formed.
  • the mold insulating layer MN1 may be formed to fill the first recess R1 and the first trench T10 on the insertion insulating layer NN1.
  • the mold insulating layer MN1 may include, for example, silicon nitride (ex, SiN x ) or may be formed of silicon nitride (ex, SiN x ).
  • a planarization process may be further performed on the upper surface and surrounding area.
  • a second trench T20 may be formed in an area corresponding to the first trench (T10 in FIG. 39A) in the mold insulating layer MN1.
  • the second trench T20 may be formed by etching a portion of the mold insulating layer MN1 and a portion of the insertion insulating layer NN1. Accordingly, the end of the gate insulating material layer GN1 and the end of the dummy channel material layer DM1 may be exposed toward the second trench T20.
  • the second trench T20 may have a line shape extending in the Y-axis direction.
  • the seventh mask pattern M70 may be used.
  • the seventh mask pattern M70 may have a predetermined opening area.
  • the seventh mask pattern M70 may be, for example, a photoresist pattern. After forming the second trench T20, the seventh mask pattern M70 may be removed.
  • the dummy channel material layer DM1, gate insulating material layer GN1, and insertion insulating layer NN1 exposed by the second trench T20 are etched to form a second recessed portion ( R2) can be formed.
  • a wet etchant that is, a wet etching solution, is injected through the second trench T20 to etch the dummy channel material layer DM1, the gate insulating material layer GN1, and the insertion insulating layer NN1. can do. At this time, one or more wet etchants may be used.
  • the second recess R2 may be formed to an area somewhat spaced apart from the word line WL1. By adjusting the conditions of the etching process, the etching range of the dummy channel material layer DM1, the gate insulating material layer GN1, and the insertion insulating layer NN1 can be controlled.
  • the second recess portion R2 is formed by the remaining gate insulating material layer ( It can be formed to have a width larger than the outer diameter of GN1). Accordingly, the width of the second recess R2 in the Z-axis direction may be larger than the width of the remaining gate insulating material layer GN1 in the Z-axis direction (width corresponding to the outer diameter).
  • the width of the second recess R2 in the Y-axis direction may be larger than the width of the remaining gate insulating material layer GN1 in the Y-axis direction (width corresponding to the outer diameter).
  • the process margin for forming a capacitor in a subsequent process can be increased.
  • the formation of the above-described insertion insulating layer NN1 may be optional and may be omitted in some cases.
  • an electrode member EL1 connected to the dummy channel material layer DM1 may be formed on the inner surface of the second recess (R2 in FIG. 45A).
  • the electrode member EL1 can be said to be an electrode layer (first electrode layer) for a capacitor.
  • the electrode member EL1 may be conformally formed along the surface shape of the mold insulating layer MN1.
  • the electrode member EL1 may be formed, for example, through an ALD process.
  • a third trench T30 may be formed in an area corresponding to the second trench (T20 in FIG. 44A) in the capacitor formation area.
  • a portion of the electrode member EL1 may be etched to form the third trench T30.
  • the third trench T30 may have a line shape extending in the Y-axis direction. Through this process, the electrode member EL1 can be separated into individual capacitor regions. In other words, the electrode member EL1 may be divided into unit cell regions.
  • the eighth mask pattern M80 may be used.
  • the eighth mask pattern M80 may have a predetermined opening area.
  • the eighth mask pattern M80 may be, for example, a photoresist pattern. After forming the third trench T30, the eighth mask pattern M80 may be removed.
  • the mold insulating layer (MN1 in FIG. 47A) may be etched to expose the outer surface of the electrode member EL1.
  • the etching range of the mold insulating layer (MN1 in Figure 47a) can be appropriately adjusted.
  • at least part of the eighth mask pattern (M80 in FIG. 47A) can be temporarily maintained, or a separate hard mask (not shown) can be used. If necessary, a portion of the mold insulating layer (MN1 in FIG. 47A) adjacent to the insertion insulating layer NN1 may be left without being etched.
  • the entire mold insulating layer (MN1 in FIG. 47A) may be removed to expose the insertion insulating layer NN1. Most or all of the mold insulating layer (MN1 in FIG. 47A) may be removed from the capacitor formation area.
  • a dielectric layer DL1 may be formed on the electrode member EL1 in the capacitor formation area.
  • the dielectric layer DL1 may be a dielectric layer for a capacitor.
  • the dielectric layer DL1 may be formed conformally according to the surface shape of the electrode member EL1.
  • the dielectric layer DL1 may be formed (deposited) through, for example, an ALD process.
  • the dielectric layer DL1 may be formed to include at least one of various dielectric materials.
  • the dielectric layer DL1 may include a high-k material with a higher dielectric constant than silicon nitride.
  • the specific material of the dielectric layer DL1 may vary.
  • a plate electrode PL1 may be formed on the dielectric layer DL1 in the capacitor formation area.
  • the plate electrode PL1 can be said to be an electrode layer (second electrode layer) for a capacitor.
  • the plate electrode PL1 may be formed to fill the space between the inside of the third trench (T30 in FIG. 49A) and the electrode member EL1.
  • the plate electrode PL1 may be formed to include one or more of various electrode materials used in semiconductor device processing.
  • the plate electrode PL1 may have a type of line shape. Therefore, the plate electrode PL1 can be said to be a plate electrode line.
  • the electrode member EL1, the dielectric layer DL1, and the plate electrode PL1 may form a capacitor.
  • a process using hydrogen (H 2 ) and a heat process may be applied.
  • H 2 hydrogen
  • a heat process may be applied.
  • the method of forming the capacitor is exemplarily shown and described in FIGS. 46A to 50B, the method of forming the capacitor and the specific structure of the capacitor may vary depending on the case.
  • the dummy channel material layer DM1 is removed from the transistor formation region to form an empty channel space, and a channel connected to the capacitor is formed within the empty channel space.
  • a material layer (effective channel material layer) (CM1 in FIG. 54A) can be formed to define a transistor including the channel material layer (CM1 in FIG. 54A), and a bit connected to the channel material layer (CM1 in FIG. 54A)
  • a line (BL1 in FIG. 55A) can be formed.
  • a third vertical hole H30 may be formed in an area corresponding to the second vertical hole (H20 in FIG. 34A) of the body insulating layer BN1.
  • the ninth mask pattern M90 may be used.
  • the ninth mask pattern M90 may have a predetermined opening pattern.
  • the ninth mask pattern M90 may be, for example, a photoresist pattern.
  • the ninth mask pattern M90 may be removed. The end (side) of the dummy channel material layer DM1 may be exposed by the third vertical hole H30.
  • the dummy channel material layer (DM1 in FIG. 51A ) exposed by the third vertical hole H30 may be removed to form an empty channel space ES1.
  • the entire dummy channel material layer (DM1 in FIG. 51A) may be removed from the transistor formation area.
  • a wet etchant having etch selectivity for the dummy channel material layer (DM1 in FIG. 51A), that is, a wet etching solution, is injected through the third vertical hole (H30) to etch the dummy channel material layer (DM1 in FIG. 51A).
  • DM1 can be selectively etched.
  • the empty channel space ES1 may have, for example, a line shape or a bar shape extending in the X-axis direction.
  • a channel material layer (effective channel material layer) (CM1) may be formed in the empty channel space (ES1) and the third vertical hole (H30).
  • the channel material layer CM1 may be formed, for example, through an ALD process.
  • the channel material layer CM1 may include at least one of various semiconductor materials.
  • the channel material layer CM1 may include an oxide semiconductor or a non-oxide semiconductor.
  • the oxide semiconductor may include an amorphous oxide semiconductor (AOS).
  • AOS amorphous oxide semiconductor
  • the oxide semiconductor may include at least one selected from the group consisting of indium gallium zinc oxide (IGZO), zinc tin oxide (ZTO), and indium tin oxide (ITO).
  • IGZO indium gallium zinc oxide
  • ZTO zinc tin oxide
  • ITO indium tin oxide
  • the specific material of the channel material layer CM1 is not limited to the above and may vary in various ways.
  • the channel material layer (CM1) may be a single layer or a multilayer.
  • CM1 channel material layer
  • effects such as securing high mobility characteristics and low off-current characteristics can be obtained.
  • oxide semiconductors have the disadvantage of being vulnerable to etching damage, in the general semiconductor device manufacturing process, etching damage occurs in the oxide semiconductor during the patterning process, which causes the characteristics of the semiconductor device to deteriorate and become unstable. do.
  • a patterned horizontal hole (H15) is formed using a sacrificial layer pattern (SL11, SL21 in Figure 29a), and then a dummy channel material layer (DM1) is formed within the patterned horizontal hole (H15).
  • the channel material layer (CM1) can be formed by replacing the dummy channel material layer (DM1) with the channel material layer (CM1) when the manufacturing of the capacitor and transistor is completed (or almost completed). Therefore, the channel material layer CM1 can be formed without a patterning process such as etching. Therefore, even if an oxide semiconductor is applied to the channel material layer CM1, etch damage due to etching/patterning can be prevented or minimized, and as a result, a memory device with excellent characteristics can be implemented.
  • the hydrogen (H 2 ) Damage i.e., H 2 damage and thermal damage
  • the channel material layer (CM1) due to processing and thermal processes
  • a memory device having excellent characteristics can be manufactured while preventing or minimizing etching damage, damage due to hydrogen (H 2 ), damage due to heat, etc. to the channel material layer CM1.
  • the third vertical hole (H30 in FIG. 53A) can be reformed by removing a portion of the channel material layer (CM1) formed in the third vertical hole (H30 in FIG. 53A).
  • the reformed third vertical hole is indicated by reference number H30'.
  • the reformed third vertical hole H30' may also be referred to as a fourth vertical hole.
  • the tenth mask pattern M100 may be used.
  • the tenth mask pattern M100 may have a predetermined opening pattern.
  • the tenth mask pattern M100 may be, for example, a photoresist pattern. After forming the reformed third vertical hole H30', the tenth mask pattern M100 may be removed.
  • the bit line BL1 may be formed within the reformed third vertical hole H30'.
  • the bit line BL1 may be connected (contacted) to one end of the channel material layer CM1.
  • the bit line BL1 may be formed in an area corresponding to the second vertical hole (H20 in FIG. 34A) in the transistor formation area, and may be formed to be connected to (contact) one end of the channel material layer CM1. You can.
  • the other end of the channel material layer (CM1) may be connected (in contact) to the electrode member (EL1) of the capacitor.
  • the bit line BL1 may have a pillar shape penetrating the structure S20 in the vertical direction.
  • the bit line BL1 may be electrically connected to one end of the channel material layer CM1 in the lateral direction.
  • a plurality of bit lines BL1 connected to a plurality of channel material layers CM1 may be formed.
  • the conductive material of the bit line BL1 is deposited above the reformed third vertical hole H30', it can be removed through, for example, an etchback process.
  • FIGS. 51A to 55B a method of removing the dummy channel material layer DM1 to form an empty channel space ES1 and forming a channel material layer CM1 within the empty channel space ES1, and the channel material layer CM1 ) has been described in detail, but this is only an example, and the method of replacing the dummy channel material layer (DM1) with the channel material layer (CM1) and the The formation method may vary depending on the case.
  • the lower channel material layer CM1, the word line WL1 surrounding it, and the gate insulating material layer GN1 between them can be said to constitute the first transistor TR1.
  • the lower electrode member EL1 electrically connected to the first transistor TR1 on the side of the first transistor TR1 and the dielectric layer DL1 and plate electrode PL1 in contact with the first transistor TR1 constitute the first capacitor CP1. It can be said that it does.
  • the first transistor TR1 and the first capacitor CP1 constitute one memory cell (lower memory cell).
  • the first transistor TR1 and the first capacitor CP1 may be arranged in a horizontal direction.
  • the upper channel material layer CM1, the word line WL1 surrounding it, and the gate insulating material layer GN1 between them can be said to constitute the second transistor TR2.
  • the upper electrode member EL1 electrically connected to the second transistor TR2 on the side of the second transistor TR2 and the dielectric layer DL1 and plate electrode PL1 in contact with the second transistor TR2 constitute the second capacitor CP2. It can be said that it does.
  • the second transistor TR2 and the second capacitor CP2 constitute one memory cell (upper memory cell).
  • the second transistor TR2 and the second capacitor CP2 may be arranged in a horizontal direction.
  • the second transistor TR2 may be placed on the first transistor TR1, and the second capacitor CP2 may be placed on the first capacitor CP1.
  • device structures such as those in FIGS. 55A and 55B may be repeatedly arranged in the Z-axis direction, may be repeatedly arranged in the X-axis direction, and may be repeatedly arranged in the Y-axis direction. According to these embodiments of the present invention, it is possible to implement a memory device that can significantly improve integration and have excellent performance and operation characteristics.
  • the memory device may be a gate-all-around (GAA) type stacked memory device having a horizontal arrangement and a stacked structure. Additionally, the memory device according to an embodiment of the present invention may be a vertical DRAM device or a three-dimensional DRAM device.
  • GAA gate-all-around
  • FIGS. 55A and 55B a memory device according to an embodiment of the present invention will be additionally described with reference to FIGS. 55A and 55B.
  • a memory device may include a plurality of memory cells stacked in a vertical direction.
  • Each of the plurality of memory cells may include a transistor and a capacitor electrically connected to the transistor laterally.
  • the transistor may correspond to TR1 and TR2, and the capacitor may correspond to CP1 and CP2.
  • the transistor may include a channel material layer (CM1), a word line (WL1) surrounding the channel material layer (CM1), and a gate insulating layer (GN1) disposed between them.
  • the capacitor may include an electrode member EL1 electrically connected to the transistor, a dielectric layer DL1 disposed on the surface of the electrode member EL1, and a plate electrode PL1 disposed on the surface of the dielectric layer DL1.
  • the memory element may include a bit line BL1 connected to a plurality of transistors of the plurality of memory cells.
  • the bit line BL1 may extend in the vertical direction.
  • a body insulating layer BN1 surrounding at least a portion of the outer surface of the bit line BL1 may be disposed between the bit line BL1 and the word line WL1.
  • a body insulating layer BN1 and a fill insulating layer NF1, which is a separate material layer, may be disposed between two adjacent word lines WL1 of the plurality of transistors.
  • the transistor may have a gate-all-around (GAA) structure.
  • GAA gate-all-around
  • the transistor and the memory device including it may have excellent characteristics.
  • the body insulating layer BN1 may have a line shape extending in the same direction as the word line WL1 when viewed from above, as shown in FIG. 55B.
  • a plurality of bit lines BL1 may be arranged to be spaced apart from each other in a horizontal direction, that is, a horizontal direction in which the word line WL1 extends.
  • the memory element may further include an insertion insulating layer NN1 extending to cover a side of the word line WL1 while surrounding a portion (end) of the gate insulating layer GN1 adjacent to the electrode member EL1.
  • the insertion insulating layer NN1 may be a separate material layer from the body insulating layer BN1 and the filling insulating layer NF1.
  • the insertion insulating layer NN1 may be, for example, an atomic layer deposition (ALD) material layer.
  • the body insulating layer BN1 may be in contact with the first side (first end) of the filling insulating layer NF1, and the body insulating layer BN1 may be in contact with the second side (second end) of the filling insulating layer NF1.
  • the insertion insulating layer NN1 may be contacted. A portion of the insertion insulating layer NN1 may be in contact with the electrode member EL1.
  • the side surface of the insertion insulating layer NN1 may contact the side surface of the dielectric layer DL1.
  • the word line WL1 may contact the first side of the insertion insulating layer NN1, and the dielectric layer DL1 may contact the second side of the insertion insulating layer NN1.
  • a memory device may have structural features as shown in FIGS. 55A and 55B.
  • the memory device may have a stacked structure and may have features in the structures of the body insulating layer (BN1), the filling insulating layer (NF1), the insertion insulating layer (NN1) and their peripheral portions, and the transistor and capacitor. there is.
  • a stacked memory device that can improve integration and have excellent performance and operation characteristics can be implemented.
  • a method of manufacturing a memory device can be implemented.
  • a dummy material is formed in the area (space) where the pattern of the sacrificial layer was removed, and then, when the manufacturing of the device is almost completed, the sacrificial layer is patterned according to a given method.
  • an effective semiconductor material e.g., an oxide semiconductor material
  • property deterioration due to etching damage, damage by hydrogen (H 2 ), and heat damage of the effective semiconductor material is prevented.
  • a method of manufacturing a stacked memory device that can be minimized can be implemented.
  • the stacked memory device may be configured to include a horizontally stacked DRAM device.
  • DRAM dynamic random access memory
  • the device structures and manufacturing methods according to embodiments of the present invention may be used not only for DRAM devices, but also for other memory devices (e.g., PRAM, RRAM, SRAM, flash memory, MRAM, FRAM, etc.) or logic circuits. It can also be applied to technical fields that implement integrated logic devices.
  • Embodiments of the present invention can be applied to semiconductor/electronic devices and manufacturing methods thereof.
  • embodiments of the present invention can be applied to memory devices and methods of manufacturing them.

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 소자 및 그 제조 방법에 관해 개시되어 있다. 개시된 메모리 소자의 제조 방법은 제 1 절연층과 상기 제 1 절연층 상에 순차로 적층된 제 1 희생층 및 제 2 절연층을 포함하는 적층체를 형성하는 단계, 상기 적층체를 패터닝하여 상기 제 1 희생층으로부터 얻어진 제 1 희생층 패턴을 구비한 적어도 하나의 패턴부를 갖는 패턴화된 적층체를 형성하는 단계, 상기 적어도 하나의 패턴부의 양측의 빈공간에 절연 물질을 충진하여 상기 패턴화된 적층체와 상기 절연 물질을 포함하는 구조체를 형성하는 단계, 상기 구조체에 상기 패턴부의 상기 제 1 희생층 패턴을 관통하는 제 1 수직홀을 형성하는 단계, 상기 제 1 수직홀에 의해 노출된 상기 제 1 희생층 패턴을 제거하여 수평홀을 형성하는 단계, 상기 제 1 수직홀 및 상기 수평홀의 내측면에 게이트 절연 물질층을 형성하는 단계 및 상기 게이트 절연 물질층 상에 상기 제 1 수직홀 및 상기 수평홀을 충진하는 채널 물질층을 형성하는 단계를 포함할 수 있다. 상기 메모리 소자의 제조 방법은 상기 채널 물질층을 포함하는 트랜지스터를 형성하는 단계 및 상기 트랜지스터와 전기적으로 연결된 커패시터를 형성하는 단계를 더 포함할 수 있다.

Description

메모리 소자 및 그 제조 방법
본 발명은 반도체/전자 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 성능 및 반도체 소자의 집적도를 증가시키는 것은 계속적으로 요구되고 있다. 반도체 소자의 단위 셀(unit cell)들을 2차원적으로, 즉, 평면적으로 배치하는 것으로는, 반도체 소자의 집적도를 증가시키는데 한계에 다다르고 있다. 이에, 반도체 소자의 단위 셀들을 3차원적으로 집적함으로써, 반도체 소자의 집적도를 크게 증가시키는 기술에 대한 시도들이 이루어지고 있다. 이와 관련해서, 낸드(NAND) 소자나 디램(DRAM) 소자와 같은 메모리(memory) 소자의 집적도를 증가시키려는 시도들이 다양한 형태로 시도되고 있다. 아울러, 메모리 소자의 성능 및 동작 특성을 개선하기 위한 연구 및 개발도 지속적으로 이루어지고 있다.
최근에는, 높은 이동도(mobility) 특성 및 낮은 오프-커런트(Off-current) 특성을 확보하기 위해서, 실리콘 기반의 반도체를 비정질 산화물 반도체(amorphous oxide semiconductor) 등으로 대체하려는 시도가 이루어지고 있다. 그러나, 산화물 반도체는 식각 손상(etching damage)에 취약한 단점을 갖기 때문에, 이를 반도체 소자에 적용하였을 때, 패터닝 과정 등에 의해 식각 손상이 발생하여 반도체 소자의 특성이 열화되고 불안정해지는 문제가 발생하게 된다. 특히, 산화물 반도체는 건식 식각(dry etching)에 대하여 취약할 수 있다.
또한, 산화물 반도체는 수소(H2) 공정에 의해 특성이 열화될 수 있고, 열 공정에 의해서도 특성이 열화될 수 있다. 다시 말해, 산화물 반도체를 형성한 후, 후속의 수소 공정이나 열 공정을 수행할 경우, 산화물 반도체는 수소에 의한 손상(즉, H2 damage)이나 열에 의한 손상(즉, thermal damage)을 겪을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 집적도를 높일 수 있고 우수한 성능을 구현할 수 있는 메모리 소자 및 그 제조 방법을 제공하는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 반도체 물질(예컨대, 산화물 반도체 물질)의 식각 손상에 의한 특성 열화를 억제할 수 있는 메모리 소자의 제조 방법 및 이 방법으로 제조된 메모리 소자를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 반도체 물질(예컨대, 산화물 반도체 물질)의 식각 손상, 수소(H2) 공정에 의한 손상, 열 공정에 의한 손상 등에 따른 특성 열화를 방지 내지 최소화할 수 있는 메모리 소자의 제조 방법 및 이 방법으로 제조된 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 제 1 절연층과 상기 제 1 절연층 상에 순차로 적층된 제 1 희생층 및 제 2 절연층을 포함하는 적층체를 형성하는 단계; 상기 적층체를 패터닝하여 상기 제 1 희생층으로부터 얻어진 제 1 희생층 패턴을 구비한 적어도 하나의 패턴부를 갖는 패턴화된 적층체를 형성하되, 상기 패턴부는 제 1 방향으로 연장된 형태를 갖고, 상기 제 1 방향과 수직한 제 2 방향에 따른 상기 패턴부의 양측에 빈공간이 구비된 상기 패턴화된 적층체를 형성하는 단계; 상기 적어도 하나의 패턴부의 양측의 빈공간에 절연 물질을 충진하여 상기 패턴화된 적층체와 상기 절연 물질을 포함하는 구조체를 형성하는 단계; 상기 구조체에 상기 패턴부의 상기 제 1 희생층 패턴을 관통하는 제 1 수직홀을 형성하는 단계; 상기 제 1 수직홀에 의해 노출된 상기 제 1 희생층 패턴을 제거하여 상기 제 1 방향으로 연장된 수평홀을 형성하는 단계; 상기 제 1 수직홀 및 상기 수평홀의 내측면에 게이트 절연 물질층을 형성하고, 상기 게이트 절연 물질층 상에 상기 제 1 수직홀 및 상기 수평홀을 충진하는 채널 물질층을 형성하는 단계; 상기 게이트 절연 물질층 및 상기 채널 물질층이 형성된 상기 구조체에서 상기 제 1 수직홀에 대응하는 영역에 제 2 수직홀을 형성하는 단계; 상기 구조체의 상기 제 2 수직홀 주위의 트랜지스터 형성 영역에서 상기 제 1 및 제 2 절연층과 상기 절연 물질을 제거하여 상기 게이트 절연 물질층을 노출시키는 단계; 상기 트랜지스터 형성 영역에서 상기 노출된 게이트 절연 물질층 부분을 둘러싸는 워드 라인을 형성하여 이를 포함하는 트랜지스터를 정의하는 단계; 상기 구조체의 상기 트랜지스터 형성 영역과 인접한 커패시터 형성 영역에 제 1 트렌치를 형성하는 단계; 상기 커패시터 형성 영역에서 상기 제 1 트렌치에 의해 노출된 상기 제 1 및 제 2 절연층과 상기 절연 물질을 제거하여 상기 게이트 절연 물질층을 노출시키는 제 1 리세스부를 형성하는 단계; 상기 제 1 리세스부를 충진하는 몰드 절연층을 형성하는 단계; 상기 트랜지스터 형성 영역에서 상기 제 2 수직홀에 대응하는 영역에 상기 채널 물질층의 일단에 연결된 비트 라인을 형성하는 단계; 및 상기 커패시터 형성 영역에서 상기 채널 물질층 및 상기 게이트 절연 물질층을 제거하여 제 2 리세스부를 형성하고, 상기 제 2 리세스부의 내측면에 상기 채널 물질층의 타단과 연결된 전극 부재를 형성하고, 상기 전극 부재 상에 유전층 및 플레이트 전극을 순차로 형성하여 상기 전극 부재와 상기 유전층 및 상기 플레이트 전극을 포함하는 커패시터를 형성하는 단계를 포함하는 메모리 소자의 제조 방법이 제공된다.
상기 수평홀을 형성하는 단계에서 상기 제 1 희생층 패턴 전체를 제거할 수 있다.
상기 제 1 절연층, 상기 제 2 절연층 및 상기 절연 물질은 실리콘 질화물을 포함할 수 있고, 상기 제 1 희생층은 실리콘 산화물을 포함할 수 있다.
상기 채널 물질층은 산화물 반도체를 포함할 수 있다.
상기 워드 라인을 형성하여 상기 트랜지스터를 정의하는 단계는 상기 트랜지스터 형성 영역에서 상기 노출된 게이트 절연 물질층 부분을 둘러싸는 워드 라인용 물질층을 형성하는 단계; 상기 워드 라인용 물질층에서 상기 제 2 수직홀에 대응하는 영역을 식각하여 관통홀을 형성하는 단계; 상기 채널 물질층의 상기 일단이 상기 워드 라인용 물질층 보다 상기 관통홀 쪽으로 돌출되도록 상기 관통홀을 통해 노출된 상기 워드 라인용 물질층의 일부를 리세스하는 단계; 및 상기 관통홀을 충진하는 바디 절연층을 형성하는 단계를 포함할 수 있다.
상기 커패시터 형성 영역에 상기 제 1 리세스부를 형성하는 단계 후, 상기 제 1 리세스부에 의해 노출된 상기 워드 라인용 물질층의 일부를 리세스하는 단계를 더 포함할 수 있다.
상기 비트 라인을 형성하는 단계는 상기 바디 절연층의 상기 제 2 수직홀에 대응하는 영역에 제 3 수직홀을 형성하는 단계; 및 상기 제 3 수직홀 내에 상기 비트 라인을 형성하는 단계를 포함할 수 있다.
상기 커패시터 형성 영역에 상기 제 1 리세스부를 형성하는 단계 후, 상기 커패시터 형성 영역에서 상기 노출된 상기 게이트 절연 물질층 부분을 감싸는 삽입 절연층을 형성하는 단계를 더 포함할 수 있고, 상기 몰드 절연층은 상기 삽입 절연층 상에 상기 제 1 리세스부 및 상기 제 1 트렌치를 충진하도록 형성될 수 있고, 상기 몰드 절연층에서 상기 제 1 트렌치에 대응하는 영역에 제 2 트렌치를 형성하는 단계를 더 포함할 수 있으며, 상기 제 2 트렌치에 의해 노출된 상기 채널 물질층, 상기 게이트 절연 물질층 및 상기 삽입 절연층을 식각하여 상기 제 2 리세스부를 형성할 수 있다.
상기 전극 부재를 형성한 후, 상기 몰드 절연층을 식각하여 상기 전극 부재의 외측면을 노출시키는 단계를 더 포함할 수 있고, 상기 몰드 절연층을 식각한 후, 상기 유전층 및 상기 플레이트 전극을 순차로 형성할 수 있다.
상기 적층체는 상기 제 2 절연층 상에 순차로 적층된 제 2 희생층 및 제 3 절연층을 더 포함할 수 있고, 상기 적층체는 상기 제 2 절연층을 기준으로 상하 대칭적인 구조를 가질 수 있다.
상기 제 2 절연층은 상기 제 1 절연층, 상기 제 3 절연층, 상기 제 1 희생층 및 상기 제 2 희생층 각각의 두께 보다 큰 두께를 가질 수 있다.
상기 트랜지스터는 제 1 트랜지스터일 수 있고, 상기 커패시터는 제 1 커패시터일 수 있으며, 상기 메모리 소자는 상기 제 1 트랜지스터 상에 배치되는 제 2 트랜지스터 및 상기 제 1 커패시터 상에 배치되는 제 2 커패시터를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 수직 방향으로 적층된 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀 각각은 트랜지스터 및 상기 트랜지스터의 측방으로 이와 전기적으로 연결된 커패시터를 포함하고, 상기 트랜지스터는 채널 물질층과 이를 둘러싸는 워드 라인 및 이들 사이에 배치된 게이트 절연층을 포함하고, 상기 커패시터는 상기 트랜지스터와 전기적으로 연결된 전극 부재, 상기 전극 부재의 표면에 배치된 유전층 및 상기 유전층의 표면에 배치된 플레이트 전극을 포함하고, 상기 복수의 메모리 셀의 복수의 트랜지스터에 연결된 것으로, 수직 방향으로 연장된 비트 라인이 구비되고, 상기 비트 라인과 상기 워드 라인 사이에서 상기 비트 라인의 외측면의 적어도 일부를 둘러싸는 바디 절연층이 구비되고, 상기 복수의 트랜지스터의 상호 인접한 두 개의 워드 라인 사이에 상기 바디 절연층과 별도의 물질층인 충진 절연층이 구비된 메모리 소자가 제공된다.
상기 트랜지스터는 GAA(gate-all-around) 구조를 가질 수 있다.
상기 바디 절연층은, 위에서 보았을 때, 상기 워드 라인과 동일한 방향으로 연장된 라인 형태를 가질 수 있다.
상기 전극 부재에 인접한 상기 게이트 절연층의 일부를 둘러싸면서 상기 워드 라인의 측면을 덮도록 연장된 삽입 절연층이 더 구비될 수 있고, 상기 삽입 절연층은 상기 바디 절연층 및 상기 충진 절연층과 별도의 물질층일 수 있다.
상기 충진 절연층의 제 1 측면에 상기 바디 절연층이 접촉될 수 있고, 상기 충진 절연층의 제 2 측면에 상기 삽입 절연층이 접촉될 수 있다.
상기 삽입 절연층은 ALD(atomic layer deposition) 물질층일 수 있다.
본 발명의 다른 실시예에 따르면, 제 1 절연층과 상기 제 1 절연층 상에 순차로 적층된 제 1 희생층 및 제 2 절연층을 포함하는 적층체를 형성하는 단계; 상기 적층체를 패터닝하여 상기 제 1 희생층으로부터 얻어진 제 1 희생층 패턴을 구비한 적어도 하나의 패턴부를 갖는 패턴화된 적층체를 형성하되, 상기 패턴부는 제 1 방향으로 연장된 형태를 갖고, 상기 제 1 방향과 수직한 제 2 방향에 따른 상기 패턴부의 양측에 빈공간이 구비된 상기 패턴화된 적층체를 형성하는 단계; 상기 적어도 하나의 패턴부의 양측의 빈공간에 절연 물질을 충진하여 상기 패턴화된 적층체와 상기 절연 물질을 포함하는 구조체를 형성하는 단계; 상기 구조체에 상기 패턴부의 상기 제 1 희생층 패턴을 관통하는 제 1 수직홀을 형성하는 단계; 상기 제 1 수직홀에 의해 노출된 상기 제 1 희생층 패턴을 제거하여 상기 제 1 방향으로 연장된 수평홀을 형성하는 단계; 상기 제 1 수직홀 및 상기 수평홀의 내측면에 게이트 절연 물질층을 형성하고, 상기 게이트 절연 물질층 상에 상기 제 1 수직홀 및 상기 수평홀을 충진하는 더미(dummy) 채널 물질층을 형성하는 단계; 상기 게이트 절연 물질층 및 상기 더미 채널 물질층이 형성된 상기 구조체에서 상기 제 1 수직홀에 대응하는 영역에 제 2 수직홀을 형성하는 단계; 상기 구조체의 상기 제 2 수직홀 주위의 트랜지스터 형성 영역에서 상기 제 1 및 제 2 절연층과 상기 절연 물질을 제거하여 상기 게이트 절연 물질층을 노출시키는 단계; 상기 트랜지스터 형성 영역에서 상기 노출된 게이트 절연 물질층 부분을 둘러싸는 워드 라인을 형성하는 단계; 상기 구조체의 상기 트랜지스터 형성 영역과 인접한 커패시터 형성 영역에 제 1 트렌치를 형성하는 단계; 상기 커패시터 형성 영역에서 상기 제 1 트렌치에 의해 노출된 상기 제 1 및 제 2 절연층과 상기 절연 물질을 제거하여 상기 게이트 절연 물질층을 노출시키는 제 1 리세스부를 형성하는 단계; 상기 제 1 리세스부를 충진하는 몰드 절연층을 형성하는 단계; 상기 커패시터 형성 영역에서 상기 더미 채널 물질층 및 상기 게이트 절연 물질층을 제거하여 제 2 리세스부를 형성하고, 상기 제 2 리세스부의 내측면에 전극 부재를 형성하고, 상기 전극 부재 상에 유전층 및 플레이트 전극을 순차로 형성하여 상기 전극 부재와 상기 유전층 및 상기 플레이트 전극을 포함하는 커패시터를 형성하는 단계; 상기 트랜지스터 형성 영역에서 상기 더미 채널 물질층을 제거하여 빈 채널 공간을 형성하고, 상기 빈 채널 공간 내에 상기 커패시터와 연결된 채널 물질층을 형성하여 상기 채널 물질층을 포함하는 트랜지스터를 정의하는 단계; 및 상기 채널 물질층에 연결된 비트 라인을 형성하는 단계를 포함하는 메모리 소자의 제조 방법이 제공된다.
상기 제 1 절연층, 상기 제 2 절연층 및 상기 절연 물질은 실리콘 질화물을 포함할 수 있고, 상기 제 1 희생층은 실리콘 산화물을 포함할 수 있다.
상기 더미 채널 물질층은 폴리실리콘(poly-Si)을 포함할 수 있다.
상기 채널 물질층은 산화물 반도체를 포함할 수 있다.
상기 워드 라인을 형성하는 단계는 상기 트랜지스터 형성 영역에서 상기 노출된 게이트 절연 물질층 부분을 둘러싸는 워드 라인용 물질층을 형성하는 단계; 상기 워드 라인용 물질층에서 상기 제 2 수직홀에 대응하는 영역을 식각하여 관통홀을 형성하는 단계; 상기 더미 채널 물질층의 일단이 상기 워드 라인용 물질층 보다 상기 관통홀 쪽으로 돌출되도록 상기 관통홀을 통해 노출된 상기 워드 라인용 물질층의 일부를 리세스하는 단계; 및 상기 관통홀을 충진하는 바디 절연층을 형성하는 단계를 포함할 수 있다.
상기 커패시터 형성 영역에 상기 제 1 리세스부를 형성하는 단계 후, 상기 제 1 리세스부에 의해 노출된 상기 워드 라인용 물질층의 일부를 리세스하는 단계를 더 포함할 수 있다.
상기 빈 채널 공간을 형성하고 상기 채널 물질층을 형성하는 단계는 상기 바디 절연층의 상기 제 2 수직홀에 대응하는 영역에 제 3 수직홀을 형성하는 단계; 상기 제 3 수직홀에 의해 노출된 상기 더미 채널 물질층을 제거하여 상기 빈 채널 공간을 형성하는 단계; 및 상기 빈 채널 공간 및 상기 제 3 수직홀 내에 상기 채널 물질층을 형성하는 단계를 포함할 수 있다.
상기 비트 라인을 형성하는 단계는 상기 제 3 수직홀 내에 형성된 상기 채널 물질층 부분을 제거하여 상기 제 3 수직홀을 재형성하는 단계; 및 상기 재형성된 제 3 수직홀 내에 상기 비트 라인을 형성하는 단계를 포함할 수 있다.
상기 커패시터 형성 영역에 상기 제 1 리세스부를 형성하는 단계 후, 상기 커패시터 형성 영역에서 상기 노출된 상기 게이트 절연 물질층 부분을 감싸는 삽입 절연층을 형성하는 단계를 더 포함할 수 있고, 상기 몰드 절연층은 상기 삽입 절연층 상에 상기 제 1 리세스부 및 상기 제 1 트렌치를 충진하도록 형성될 수 있고, 상기 몰드 절연층에서 상기 제 1 트렌치에 대응하는 영역에 제 2 트렌치를 형성하는 단계를 더 포함할 수 있으며, 상기 제 2 트렌치에 의해 노출된 상기 더미 채널 물질층, 상기 게이트 절연 물질층 및 상기 삽입 절연층을 식각하여 상기 제 2 리세스부를 형성할 수 있다.
상기 전극 부재를 형성한 후, 상기 몰드 절연층을 식각하여 상기 전극 부재의 외측면을 노출시키는 단계를 더 포함할 수 있고, 상기 몰드 절연층을 식각한 후, 상기 유전층 및 상기 플레이트 전극을 순차로 형성할 수 있다.
상기 적층체는 상기 제 2 절연층 상에 순차로 적층된 제 2 희생층 및 제 3 절연층을 더 포함할 수 있고, 상기 적층체는 상기 제 2 절연층을 기준으로 상하 대칭적인 구조를 가질 수 있다.
상기 제 2 절연층은 상기 제 1 절연층, 상기 제 3 절연층, 상기 제 1 희생층 및 상기 제 2 희생층 각각의 두께 보다 큰 두께를 가질 수 있다.
상기 트랜지스터는 제 1 트랜지스터일 수 있고, 상기 커패시터는 제 1 커패시터일 수 있으며, 상기 메모리 소자는 상기 제 1 트랜지스터 상에 배치되는 제 2 트랜지스터 및 상기 제 1 커패시터 상에 배치되는 제 2 커패시터를 더 포함하도록 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 수직 방향으로 적층된 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀 각각은 트랜지스터 및 상기 트랜지스터의 측방으로 이와 전기적으로 연결된 커패시터를 포함하고, 상기 트랜지스터는 채널 물질층과 이를 둘러싸는 워드 라인 및 이들 사이에 배치된 게이트 절연층을 포함하고, 상기 커패시터는 상기 트랜지스터와 전기적으로 연결된 전극 부재, 상기 전극 부재의 표면에 배치된 유전층 및 상기 유전층의 표면에 배치된 플레이트 전극을 포함하고, 상기 복수의 메모리 셀의 복수의 트랜지스터에 연결된 것으로, 수직 방향으로 연장된 비트 라인이 구비되고, 상기 비트 라인과 상기 워드 라인 사이에서 상기 비트 라인의 외측면의 적어도 일부를 둘러싸는 바디 절연층이 구비되고, 상기 바디 절연층은, 위에서 보았을 때, 상기 워드 라인과 동일한 방향으로 연장된 라인 형태를 갖고, 상기 복수의 트랜지스터의 상호 인접한 두 개의 워드 라인 사이에 충진 절연층이 구비된 메모리 소자가 제공된다.
상기 트랜지스터는 GAA(gate-all-around) 구조를 가질 수 있다.
상기 전극 부재에 인접한 상기 게이트 절연층의 일부를 둘러싸면서 상기 워드 라인의 측면을 덮도록 연장된 삽입 절연층이 더 구비될 수 있고, 상기 삽입 절연층은 상기 바디 절연층 및 상기 충진 절연층과 별도의 물질층일 수 있다.
상기 충진 절연층의 제 1 측면에 상기 바디 절연층이 접촉될 수 있고, 상기 충진 절연층의 제 2 측면에 상기 삽입 절연층이 접촉될 수 있다.
상기 삽입 절연층은 ALD(atomic layer deposition) 물질층일 수 있다.
본 발명의 실시예들에 따르면, 집적도를 향상시킬 수 있으면서 우수한 성능 및 동작 특성을 가질 수 있는 적층형 메모리 소자를 구현할 수 있다. 특히, 본 발명의 실시예들에 따르면, 주어진 방식에 따라 희생층을 패터닝한 후, 상기 희생층의 패턴을 제거한 영역(공간)에 반도체 물질(예컨대, 산화물 반도체 물질)을 나중에 형성함으로써, 반도체 물질(예컨대, 산화물 반도체 물질)의 식각 손상에 의한 특성 열화를 억제/방지할 수 있는 적층형 메모리 소자의 제조 방법을 구현할 수 있다.
또한, 본 발명의 실시예들에 따르면, 반도체 물질(예컨대, 산화물 반도체 물질)의 식각 손상, 수소(H2) 공정에 의한 손상, 열 공정에 의한 손상 등에 따른 특성 열화를 방지 내지 최소화할 수 있는 메모리 소자의 제조 방법을 구현할 수 있다. 예컨대, 본 발명의 실시예들에 따르면, 주어진 방식에 따라 희생층을 패터닝한 후, 상기 희생층의 패턴을 제거한 영역(공간)에 더미 물질을 형성한 다음, 소자의 제조가 거의 완료된 상태에서 상기 더미 물질을 유효 반도체 물질(예컨대, 산화물 반도체 물질)로 대체함으로써, 유효 반도체 물질(예컨대, 산화물 반도체 물질)의 식각 손상, 수소(H2)에 의한 손상, 열에 의한 손상 등에 따른 특성 열화를 방지 내지 최소화할 수 있는 적층형 메모리 소자의 제조 방법을 구현할 수 있다.
일례에 따르면, 상기 적층형 메모리 소자는 수평 적층형 디램(DRAM) 소자를 포함하여 구성될 수 있다.
그러나, 본 발명의 효과는 상기 효과들로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1a 내지 도 26a는 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법을 예시적으로 설명하기 위한 단면도이다.
도 1b 내지 도 26b는 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법을 예시적으로 설명하기 위한 도면이다.
도 1c 내지 도 19c는 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법을 예시적으로 설명하기 위한 단면도이다.
도 26a 및 도 26b는 본 발명의 일 실시예에 따른 메모리 소자를 설명하기 위한 도면이다.
도 27a, 도 28a, 도 29a, 도 30a, 도 31a, 도 32a, 도 33a, 도 34a, 도 35a, 도 36a, 도 37a, 도 38a, 도 39a, 도 40a, 도 41a, 도 42a, 도 43a, 도 44a, 도 45a, 도 46a, 도 47a, 도 48a, 도 49a, 도 50a, 도 51a, 도 52a, 도 53a, 도 54a 및 도 55a는 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법을 예시적으로 설명하기 위한 단면도이다.
도 27b, 도 28b, 도 29b, 도 30b, 도 31b, 도 32b, 도 33b, 도 34b, 도 35b, 도 36b, 도 37b, 도 38b, 도 39b, 도 40b, 도 41b, 도 42b, 도 43b, 도 44b, 도 45b, 도 46b, 도 47b, 도 48b, 도 49b, 도 50b, 도 51b, 도 52b, 도 53b, 도 54b 및 도 55b는 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법을 예시적으로 설명하기 위한 도면이다.
도 27c, 도 28c, 도 29c, 도 30c, 도 31c, 도 32c, 도 33c, 도 34c, 도 35c, 도 36c, 도 37c 및 도 38c는 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법을 예시적으로 설명하기 위한 단면도이다.
도 55a 및 도 55b는 본 발명의 일 실시예에 따른 메모리 소자를 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
이하에서 설명할 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 명확하게 설명하기 위하여 제공되는 것이고, 본 발명의 범위가 하기 실시예에 의해 한정되는 것은 아니며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용되는 단수 형태의 용어는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이라는 용어는 언급한 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재 또는 부가를 배제하는 것이 아니다. 또한, 본 명세서에서 사용된 "연결"이라는 용어는 어떤 부재들이 직접적으로 연결된 것을 의미할 뿐만 아니라, 부재들 사이에 다른 부재가 더 개재되어 간접적으로 연결된 것까지 포함하는 개념이다.
또한, 본 명세서의 기재에서 "제1" 및 "제2", "상부(upper or top)"및 "하부(lower or bottom)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니고, 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 제한하는 것은 아니다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다.
아울러, 본원 명세서에서 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 본 명세서에서 사용된 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본원 명세서에서 사용되는 "약", "실질적으로" 등의 정도의 용어는 고유한 제조 및 물질 허용 오차를 감안하여, 그 수치나 정도의 범주 또는 이에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 제공된 정확하거나 절대적인 수치가 언급된 개시 내용을 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 첨부된 도면에 도시된 영역이나 파트들의 사이즈나 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1a 내지 도 26b는 본 발명의 일 실시예에 따른 메모리 소자(적층형 메모리 소자)의 제조 방법을 예시적으로 설명하기 위한 도면이다.
도 1a 내지 도 26b에서 동일한 도면 번호(예를 들어, 도 1a, 도 1b, 도 1c에서의 도 1)는 동일한 단계를 나타낸다. 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a는 XZ 평면으로 절단한 단면도이다. 도 1b, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 24b, 도 25b, 도 26b는 상부에서 바라본 평면도(즉, top-view)이거나 XY 평면으로 절단한 단면도(즉, Z-cut view)이다. 도 1c, 도 2c, 도 3c, 도 4c, 도 5c, 도 6c, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 도 19c는 YZ 평면으로 절단한 단면도이다.
도 1a 내지 도 1c를 참조하면, 소정의 기판(미도시) 상에 적층체(S10)를 형성할 수 있다. 상기 기판의 물질은 다양한 물질 중에서 선택될 수 있다. 상기 기판은 반도체 물질 또는 절연 물질을 포함하여 이루어질 수 있다. 상기 기판은 반도체 웨이퍼(wafer)를 포함할 수 있다. 상기 기판은 벌크 실리콘 기판(bulk silicon substrate), 실리콘-온-인슐레이터(silicon-on-insulator)(SOI) 기판, 게르마늄(germanium) 기판, 게르마늄-온-인슐레이터(germanium-on-insulator)(GOI) 기판, 실리콘-게르마늄 기판 또는 에피택셜 성장(epitaxial growth) 공정으로 형성된 기판을 포함할 수도 있다.
상기 기판 상에 적층체(S10)를 형성할 수 있다. 적층체(S10)는 제 1 절연층(NL10)과 제 1 절연층(NL10) 상에 순차로 적층된 제 1 희생층(SL10) 및 제 2 절연층(NL20)을 포함할 수 있다. 제 1 절연층(NL10)과 제 2 절연층(NL20)은, 비제한적인 예로서, 실리콘 질화물(ex, SiNx)을 포함하거나 실리콘 질화물(ex, SiNx)로 형성될 수 있다. 제 1 희생층(SL10)은, 비제한적인 예로서, 실리콘 산화물(ex, SiO2)을 포함하거나 실리콘 산화물(ex, SiO2)로 형성될 수 있다. 제 1 절연층(NL10)과 제 1 희생층(SL10)은 식각 선택비를 가질 수 있고, 이와 유사하게, 제 2 절연층(NL20)과 제 1 희생층(SL10)은 식각 선택비를 가질 수 있다. 제 1 절연층(NL10), 제 1 희생층(SL10) 및 제 2 절연층(NL20)은 증착 공정으로 형성될 수 있다.
또한, 일 실시예에 따르면, 적층체(S10)는 제 2 절연층(NL20) 상에 순차로 적층된 제 2 희생층(SL20) 및 제 3 절연층(NL30)을 더 포함할 수 있다. 이 경우, 적층체(S10)는 제 2 절연층(NL20)을 기준으로 상하 대칭적인 구조를 가질 수 있다. 제 2 희생층(SL20)은 제 1 희생층(SL10)과 동일한 물질로 형성될 수 있고, 제 3 절연층(NL30)은 제 1 절연층(NL10) 및/또는 제 2 절연층(NL20)과 동일한 물질로 형성될 수 있다. 제 2 희생층(SL20) 및 제 3 절연층(NL30)은 증착 공정으로 형성될 수 있다.
제 2 절연층(NL20)은 제 1 절연층(NL10), 제 3 절연층(NL30), 제 1 희생층(SL10) 및 제 2 희생층(SL20) 각각의 두께 보다 큰 두께를 가질 수 있다. 예를 들어, 제 2 절연층(NL20)은 제 1 절연층(NL10), 제 3 절연층(NL30), 제 1 희생층(SL10) 및 제 2 희생층(SL20) 각각의 두께 보다 약 1.5배 내지 2.5배 정도 큰 두께를 가질 수 있다. 제 2 절연층(NL20)을 상대적으로 두껍게 형성함으로써, 추후에 형성될 상하부 셀(cell) 간의 간격을 확보할 수 있다. 제 1 절연층(NL10)과 제 3 절연층(NL30)은 동일한 두께를 갖거나 실질적으로 동일한 두께를 가질 수 있다. 제 1 희생층(SL10)과 제 2 희생층(SL20)은 동일한 두께를 갖거나 실질적으로 동일한 두께를 가질 수 있다. 제 1 절연층(NL10), 제 3 절연층(NL30), 제 1 희생층(SL10) 및 제 2 희생층(SL20)은 동일한 두께를 갖거나 실질적으로 동일한 두께를 가질 수 있다.
도 2a 내지 도 2c를 참조하면, 상기 적층체(도 1a의 S10)를 패터닝하여 적어도 하나의 패턴부(SP1)를 갖는 패턴화된 적층체(S11)를 형성할 수 있다. 패턴부(SP1)는 제 1 방향, 예컨대, X축 방향으로 연장된 형태를 가질 수 있고, 상기 제 1 방향과 수직한 제 2 방향, 예컨대, Y축 방향에 따른 패턴부(SP1)의 양측에 빈공간이 구비될 수 있다. 복수의 패턴부(SP1)가 Y축 방향으로 이격하여 X축 방향으로 상호 나란하게 배치될 수 있다. 본 단계에서 추후에 형성될 채널 영역으로부터 연장된 영역을 제외한 나머지 영역들을 패터닝 방식으로 제거할 수 있다.
패턴부(SP1)는 패터닝된 제 1 절연층(NL11), 패터닝된 제 1 희생층(SL11), 패터닝된 제 2 절연층(NL21), 패터닝된 제 2 희생층(SL21) 및 패터닝된 제 3 절연층(NL31)을 포함할 수 있다. 여기서, 패터닝된 제 1 희생층(SL11)은 상기 제 1 희생층(도 1a의 SL10)으로부터 얻어진 제 1 희생층 패턴(SL11)이라고 할 수 있다. 또한, 패터닝된 제 2 희생층(SL21)은 상기 제 2 희생층(도 1a의 SL20)으로부터 얻어진 제 2 희생층 패턴(SL21)이라고 할 수 있다. 복수의 제 1 희생층 패턴(SL11)이 Y축 방향으로 상호 이격하여 X축 방향으로 상호 나란히 연장될 수 있고, 이와 유사하게, 복수의 제 2 희생층 패턴(SL21)이 Y축 방향으로 상호 이격하여 X축 방향으로 상호 나란히 연장될 수 있다. 복수의 제 1 희생층 패턴(SL11) 및 복수의 제 2 희생층 패턴(SL21) 각각은 라인(line) 형상을 가질 수 있다.
도 2a 내지 도 2c의 패터닝 공정을 위해, 적층체(도 1a의 S10) 상에 배치된 제 1 마스크 패턴(M10)이 사용될 수 있다. 제 1 마스크 패턴(M10)은 소정의 패턴 구조를 가질 수 있다. 제 1 마스크 패턴(M10)은, 예컨대, 포토레지스트 패턴(photoresist pattern)일 수 있다. 상기 패터닝 공정 후, 제 1 마스크 패턴(M10)은 제거될 수 있다.
도 3a 내지 도 3c를 참조하면, 적어도 하나의 패턴부(SP1)의 양측의 빈공간에 절연 물질(NM1)을 충진(filling)하여 상기 패턴화된 적층체(도 2a의 S11)와 절연 물질(NM1)을 포함하는 구조체(S20)를 형성할 수 있다. 여기서, 도 3b는 도 3a의 (A)선에 따른 단면도일 수 있다.
절연 물질(NM1)은 '절연 물질층' 또는 '절연 물질층 패턴'이라고 할 수 있고, 패턴부(SP1)와 동일한(혹은, 실질적으로 동일한) 높이를 가질 수 있다. 절연 물질(NM1)은 제 1 내지 제 3 절연층(NL11, NL21, NL31)과 동일한 물질로 형성될 수 있다. 예를 들어, 절연 물질(NM1)은 실리콘 질화물(ex, SiNx)을 포함하거나 실리콘 질화물(ex, SiNx)로 형성될 수 있다. 따라서, 제 1 물질로 형성된 매트릭스 물질층 내에 이와 식각 선택비를 갖는 제 2 물질로 형성된 복수의 제 1 희생층 패턴(SL11) 및 복수의 제 2 희생층 패턴(SL21)이 배치되었다고 할 수 있다.
도 4a 내지 도 4c를 참조하면, 구조체(S20)에 패턴부(SP1)의 제 1 희생층 패턴(SL11)을 관통하는 제 1 수직홀(H10)을 형성할 수 있다. 제 1 수직홀(H10)은 제 2 희생층 패턴(S21) 및 제 1 희생층 패턴(S11)을 관통하도록 형성될 수 있다. 제 1 수직홀(H10)은 구조체(S20)의 소정 영역에서 패턴부(SP1)의 제 3 절연층(NL31)부터 제 1 절연층(NL11)까지 관통하도록 형성될 수 있다. 제 1 수직홀(H10)은 추후에 비트 라인이 형성될 영역에 대응될 수 있다. 제 1 수직홀(H10)은 구조체(S20)에서 트랜지스터가 형성될 영역, 즉, 트랜지스터 형성 영역(트랜지스터 형성 예정 영역)에 형성될 수 있다. 복수의 제 1 수직홀(H10)이 Y축 방향으로 상호 이격하여 형성될 수 있다. 제 1 수직홀(H10)의 형성에 따라, 제 1 희생층 패턴(S11) 및 제 2 희생층 패턴(S21)의 측면들이 노출될 수 있다.
제 1 수직홀(H10)의 형성을 위해, 제 2 마스크 패턴(M20)이 사용될 수 있다. 제 2 마스크 패턴(M20)은 소정의 개구 패턴을 가질 수 있다. 제 2 마스크 패턴(M20)은, 예컨대, 포토레지스트 패턴일 수 있다. 제 1 수직홀(H10)의 형성 후, 제 2 마스크 패턴(M20)은 제거될 수 있다.
도 5a 내지 도 5c를 참조하면, 제 1 수직홀(H10)에 의해 노출된 상기 제 1 희생층 패턴(도 4a의 SL11) 및 제 2 희생층 패턴(도 4a의 SL21)을 제거하여 상기 제 1 방향, 예컨대, X축 방향으로 연장된 수평홀(H15)을 형성할 수 있다. 상기 제 1 희생층 패턴(도 4a의 SL11) 및 제 2 희생층 패턴(도 4a의 SL21)에 식각 선택성을 갖는 습식 에천트(wet etchant)를 이용한 습식 식각 공정을 이용해서, 상기 제 1 희생층 패턴(도 4a의 SL11) 및 제 2 희생층 패턴(도 4a의 SL21)을 선택적으로 제거할 수 있다. 상기 제 1 희생층 패턴(도 4a의 SL11)의 제거에 의해 형성된 수평홀(H15)은 제 1 수평홀이라고 지칭할 수 있고, 상기 제 2 희생층 패턴(도 4a의 SL21)의 제거에 의해 형성된 수평홀(H15)은 제 2 수평홀이라고 지칭할 수 있다. 수평홀(H15)은 X축 방향으로 연장된 라인 형태를 가질 수 있다.
일 실시예에 따르면, 수평홀(H15)을 형성하는 단계에서 상기 제 1 희생층 패턴(도 4a의 SL11) 전체를 제거할 수 있다. 또한, 수평홀(H15)을 형성하는 단계에서 상기 제 2 희생층 패턴(도 4a의 SL21) 전체를 제거할 수 있다. 따라서, 수평홀(H15)은 트랜지스터가 형성될 영역(즉, 트랜지스터 형성 영역) 뿐만 아니라 커패시터가 형성될 영역(즉, 커패시터 형성 영역)까지 연장되도록 형성될 수 있다. 본 단계에서 상기 제 1 희생층 패턴(도 4a의 SL11) 전체 및 상기 제 2 희생층 패턴(도 4a의 SL21) 전체를 제거하는 경우, 이와 관련해서, 공정이 단순화되는 효과를 얻을 수 있다.
도 6a 내지 도 6c를 참조하면, 제 1 수직홀(H10) 및 수평홀(H15)의 내측면에 게이트 절연 물질층(GN1)을 형성할 수 있다. 게이트 절연 물질층(GN1)은 제 1 수직홀(H10) 및 수평홀(H15)의 상기 내측면의 형상을 따라 컨포멀하게(conformally) 형성될 수 있다. 게이트 절연 물질층(GN1)은, 예를 들어, ALD(atomic layer deposition) 공정으로 형성될 수 있다. 게이트 절연 물질층(GN1)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물 및 고유전(high-k) 물질 중 적어도 하나를 포함하도록 형성될 수 있다. 여기서, 상기 고유전(high-k) 물질은 실리콘 질화물 보다 높은 유전 상수를 갖는 물질일 수 있다. 게이트 절연 물질층(GN1)의 구체적인 물질은 상술한 바에 한정되지 않고, 다양하게 변화될 수 있다. 게이트 절연 물질층(GN1)은 제 1 수직홀(H10) 및 수평홀(H15)의 내부를 충진하지 않는 얇은 두께로 형성될 수 있다. 도 6a 내지 도 6c의 단계에서, 건식 식각에 의한 패터닝 공정 없이 게이트 절연 물질층(GN1)을 형성할 수 있기 때문에, 게이트 절연 물질층(GN1)에 대한 식각 손상 및 특성 열화 문제를 방지 내지 억제하는 효과를 얻을 수 있다.
도 7a 내지 도 7c를 참조하면, 게이트 절연 물질층(GN1) 상에 제 1 수직홀(H10) 및 수평홀(H15)을 충진하는 채널 물질층(CM1)을 형성할 수 있다. 채널 물질층(CM1)은, 예를 들어, ALD 공정으로 형성될 수 있다. 채널 물질층(CM1)은 다양한 반도체 물질 중 적어도 하나를 포함할 수 있다. 채널 물질층(CM1)은 산화물 반도체나 비산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 비정질 산화물 반도체(amorphous oxide semiconductor)(AOS)를 포함할 수 있다. 상기 산화물 반도체는, 예를 들어, IGZO(indium gallium zinc oxide), ZTO(zinc tin oxide), ITO(indium tin oxide) 등으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다. 그러나, 채널 물질층(CM1)의 구체적인 물질은 상기한 바에 한정되지 않고, 다양하게 변화될 수 있다. 채널 물질층(CM1)은 단일층이거나 다중층일 수 있다.
채널 물질층(CM1)을 상기 산화물 반도체로 형성할 경우, 높은 이동도(mobility) 특성 및 낮은 오프-커런트(Off-current) 특성 확보 등의 효과를 얻을 수 있다. 그런데, 산화물 반도체는 식각 손상(etching damage)에 취약한 단점을 갖기 때문에, 일반적인 반도체 소자의 제조 공정에서는 패터닝 과정 등에 의해 산화물 반도체에 식각 손상이 발생하여 반도체 소자의 특성이 열화되고 불안정해지는 문제가 발생하게 된다. 특히, 산화물 반도체는 건식 식각(dry etching)에 대하여 취약할 수 있다. 그러나, 본 발명의 실시예에서는 희생층 패턴(도 3a의 SL11, SL21)을 이용해서 패턴화된 수평홀(H15)을 형성한 다음에, 패턴화된 수평홀(H15) 내에 채널 물질을 채워 넣는 방식으로 채널 물질층(CM1)을 형성하기 때문에, 건식 식각 등에 의한 패터닝 공정 없이 채널 물질층(CM1)을 형성할 수 있다. 따라서, 채널 물질층(CM1)에 산화물 반도체를 적용하더라도, 건식 식각/패터닝에 의한 식각 손상을 방지 내지 억제할 수 있고, 결과적으로, 우수한 특성을 갖는 메모리 소자를 구현할 수 있다.
또한, 앞서 도 6a 내지 도 6c를 참조하여 설명한 게이트 절연 물질층(GN1)의 형성 과정에서도, 건식 식각에 의한 패터닝 공정 없이 게이트 절연 물질층(GN1)을 형성할 수 있기 때문에, 게이트 절연 물질층(GN1)에 대한 식각 손상 및 특성 열화 문제도 방지 내지 억제하는 효과를 얻을 수 있다.
도 8a 내지 도 8c를 참조하면, 게이트 절연 물질층(GN1) 및 채널 물질층(CM1)이 형성된 구조체(S20)에서 상기 제 1 수직홀(도 7a의 H10)에 대응하는 영역에 제 2 수직홀(H20)을 형성할 수 있다. 제 2 수직홀(H20)은 제 3 절연층(NL31)으로부터 제 1 절연층(NL11)까지 관통하도록 형성될 수 있다.
제 2 수직홀(H20)의 형성을 위해, 제 3 마스크 패턴(M30)이 사용될 수 있다. 제 3 마스크 패턴(M30)은 소정의 개구 패턴을 가질 수 있다. 제 3 마스크 패턴(M30)은, 예컨대, 포토레지스트 패턴일 수 있다. 제 2 수직홀(H20)의 형성 후, 제 3 마스크 패턴(M30)은 제거될 수 있다.
도 9a 내지 도 9c를 참조하면, 구조체(S20)의 제 2 수직홀(H20) 주위의 트랜지스터 형성 영역(트랜지스터 형성 예정 영역)에서 제 1 내지 제 3 절연층(NL11, NL21, NL31)과 절연 물질(NM1)을 제거하여 게이트 절연 물질층(GN1)을 노출시킬 수 있다. 이때, 상기 트랜지스터 형성 영역(트랜지스터 형성 예정 영역)에 인접한 커패시터 형성 영역(커패시터 형성 예정 영역) 상에는 제 4 마스크 패턴(M40)을 형성할 수 있고, 제 4 마스크 패턴(M40)는 상기 트랜지스터 형성 영역을 노출시키도록 형성될 수 있다. 제 4 마스크 패턴(M40)을 식각 마스크로 이용해서 상기 트랜지스터 형성 영역에서 제 1 내지 제 3 절연층(NL11, NL21, NL31)과 절연 물질(NM1)을 식각하여 제거할 수 있다. 이후, 제 4 마스크 패턴(M40)은 제거될 수 있다. 도 9c는 도 9a의 (B)선에 따른 단면도일 수 있다.
그런 다음, 도 10a 내지 도 15c에 예시된 바와 같은 방법을 이용해서, 상기 트랜지스터 형성 영역에서 상기 노출된 게이트 절연 물질층(GN1) 부분을 둘러싸는 워드 라인(도 15a의 WL1)을 형성하여 이를 포함하는 트랜지스터를 정의할 수 있다.
도 10a 내지 도 10c를 참조하면, 상기 트랜지스터 형성 영역에서 상기 노출된 게이트 절연 물질층(GN1) 부분을 둘러싸는 워드 라인용 물질층(WM1)을 형성할 수 있다. 워드 라인용 물질층(WM1)은 상기 트랜지스터 형성 영역에서 노출된 표면 영역들의 형상을 따라서 대체로 컨포멀하게(conformally) 형성될 수 있다. 워드 라인용 물질층(WM1)은, 예를 들어, ALD 공정으로 형성될 수 있다. 이때, 도 10a 및 도 10c에 도시된 바와 같이, 하부/상부의 채널 물질층(CM1) 사이의 Z축 방향으로의 간격은 워드 라인용 물질층(WM1)의 두께의 약 2배 보다 클 수 있다. 또한, 하부/상부의 게이트 절연 물질층(GN1) 사이의 Z축 방향으로의 간격은 워드 라인용 물질층(WM1)의 두께의 약 2배 보다 클 수 있다. 한편, 도 10b에 도시된 바와 같이, Y축 방향으로 이격된 두 개의 채널 물질층(CM1) 사이의 Y축 방향으로의 간격은 워드 라인용 물질층(WM1)의 두께의 약 2배 보다 작을 수 있다. 또한, Y축 방향으로 이격된 두 개의 게이트 절연 물질층(GN1) 사이의 Y축 방향으로의 간격은 워드 라인용 물질층(WM1)의 두께의 약 2배 보다 작을 수 있다.
워드 라인용 물질층(WM1)은 상기 트랜지스터 형성 영역에서 각각의 채널 물질층(CM1)을 둘러싸도록 형성될 수 있다. 또한, 워드 라인용 물질층(WM1)은 Y축 방향으로 연장된 라인 형태를 가질 수 있다.
도 11a 내지 도 11c를 참조하면, 워드 라인용 물질층(WM1)에서 상기 제 2 수직홀(도 8a의 H20)에 대응하는 영역을 식각하여 관통홀(H25)을 형성할 수 있다. 관통홀(H25)은 수직한 홀일 수 있다. 관통홀(H25)의 형성을 위해, 제 5 마스크 패턴(M50)이 사용될 수 있다. 제 5 마스크 패턴(M50)은 소정의 개구 패턴을 가질 수 있다. 제 5 마스크 패턴(M50)은, 예컨대, 포토레지스트 패턴일 수 있다.
다음으로, 워드 라인용 물질층(WM1)의 굴곡부(굴절부)의 빈공간을 채우는 충진 절연층(NF1)을 형성할 수 있다. 충진 절연층(NF1)은 일종의 갭필(gap fill) 물질층일 수 있다. 충진 절연층(NF1)은 절연성 산화물로 형성되거나 그 밖에 다른 절연 물질로 형성될 수 있다. 그런 다음, 다시 홀(hole) 에칭을 통해서 관통홀(H25)을 형성할 수 있다.
그러고 나서, 채널 물질층(CM1)의 일단이 워드 라인용 물질층(WM1) 보다 관통홀(H25) 쪽으로 돌출되도록 관통홀(H25)을 통해 노출된 워드 라인용 물질층(WM1)의 일부를 리세스(recess)할 수 있다. 따라서, 관통홀(H25) 주위에서 워드 라인용 물질층(WM1)의 일부가 식각되고, Y축 방향으로 연장된 트렌치 구조가 형성될 수 있다. 상기 트렌치 구조 내에 관통홀(H25)이 포함된 것으로 볼 수 있다.
도 12a 내지 도 12c를 참조하면, 관통홀(H25) 및 그 주위의 상기 트렌치 구조를 충진하는 바디 절연층(BN1)을 형성할 수 있다. 바디 절연층(BN1)은 절연성 산화물로 형성되거나 그 밖에 다른 절연 물질로 형성될 수 있다. 바디 절연층(BN1)은 충진 절연층(NF1)과 동일한 물질로 형성되거나 다른 물질로 형성될 수도 있다.
도 13a 내지 도 13c를 참조하면, 구조체(S20)의 상기 트랜지스터 형성 영역과 인접한 상기 커패시터 형성 영역에 제 1 트렌치(T10)를 형성할 수 있다. 제 1 트렌치(T10)는 워드 라인용 물질층(WM1)과 이격하여 배치될 수 있고, 제 3 절연층(NL31)으로부터 제 1 절연층(NL11)까지 관통하도록 형성될 수 있으며, Y축 방향으로 연장된 형태를 가질 수 있다.
제 1 트렌치(T10)의 형성을 위해, 제 6 마스크 패턴(M60)이 사용될 수 있다. 제 6 마스크 패턴(M60)은 소정의 개구 영역을 가질 수 있다. 제 6 마스크 패턴(M60)은, 예컨대, 포토레지스트 패턴일 수 있다. 제 1 트렌치(T10)의 형성 후, 제 6 마스크 패턴(M60)은 제거될 수 있다.
도 14a 내지 도 14c를 참조하면, 상기 커패시터 형성 영역에서 제 1 트렌치(T10)에 의해 노출된 상기 제 1 내지 제 3 절연층(도 13a의 NL11, NL21, NL31)과 상기 절연 물질(도 13b의 NM1)을 제거(식각)하여 게이트 절연 물질층(GN1)을 노출시키는 제 1 리세스부(R1)를 형성할 수 있다. 상기 제 1 내지 제 3 절연층(도 13a의 NL11, NL21, NL31)과 상기 절연 물질(도 13b의 NM1)은 동일한 물질일 수 있으므로, 식각 선택성을 갖는 식각 방식을 이용해서 이들을 용이하게 제거할 수 있다.
도 15a 내지 도 15c를 참조하면, 상기 커패시터 형성 영역에 제 1 리세스부(R1)를 형성한 후, 제 1 리세스부(R1)에 의해 노출된 워드 라인용 물질층(도 14a의 WM1)의 일부를 리세스할 수 있다. 다시 말해, 상기 커패시터 형성 영역 쪽으로 노출된 워드 라인용 물질층(도 14a의 WM1)의 일부를 리세스할 수 있다. 그 결과, 하부의 채널 물질층(CM1)을 감싸는 워드 라인용 물질층 부분과 상부의 채널 물질층(CM1)을 감싸는 워드 라인용 물질층 부분이 상호 분리될 수 있다. 여기서, 분리된 상기 워드 라인용 물질층 부분을 워드 라인(WL1)이라고 지칭할 수 있다.
도 10a 내지 도 15c를 참조하여 워드 라인(WL1)의 형성 방법 등을 구체적으로 설명하였지만, 이는 예시적인 것에 불과하고, 워드 라인(WL1)의 형성 방법 등은 경우에 따라 다양하게 변화될 수 있다.
도 16a 내지 도 16c를 참조하면, 상기 커패시터 형성 영역에 제 1 리세스부(R1)를 형성한 후, 상기 커패시터 형성 영역에서 상기 노출된 게이트 절연 물질층(GN1) 부분을 감싸는 삽입 절연층(NN1)을 형성할 수 있다. 삽입 절연층(NN1)은 제 1 리세스부(R1)에 노출된 표면 영역에 컨포멀하게(conformally) 형성될 수 있다. 삽입 절연층(NN1)은 상기 커패시터 형성 영역에 노출된 게이트 절연 물질층(GN1), 채널 물질층(CM1) 및 워드 라인(WL1) 등의 표면을 덮도록 형성될 수 있다. 삽입 절연층(NN1)은, 예컨대, ALD 공정으로 형성될 수 있다. 삽입 절연층(NN1)의 두께는 수십 nm 이하로 얇을 수 있다. 삽입 절연층(NN1)은 절연성 산화물로 형성되거나 그 밖에 다른 절연 물질로 형성될 수 있다.
도 17a 내지 도 17c를 참조하면, 제 1 리세스부(R1)를 충진하는 몰드 절연층(MN1)을 형성할 수 있다. 몰드 절연층(MN1)은 삽입 절연층(NN1) 상에 제 1 리세스부(R1) 및 제 1 트렌치(T10)를 충진하도록 형성될 수 있다. 몰드 절연층(MN1)은, 예를 들어, 실리콘 질화물(ex, SiNx)을 포함하거나 실리콘 질화물(ex, SiNx)로 형성될 수 있다. 몰드 절연층(MN1)의 형성시, 몰드 절연층(MN1)용 절연체의 증착 후 그 상면 및 주변 영역에 대한 평탄화 공정을 더 수행할 수 있다.
도 18a 내지 도 18c를 참조하면, 바디 절연층(BN1)의 상기 제 2 수직홀(도 8a의 H20)에 대응하는 영역에 제 3 수직홀(H30)을 형성할 수 있다. 제 3 수직홀(H30)의 형성을 위해, 제 7 마스크 패턴(M70)이 사용될 수 있다. 제 7 마스크 패턴(M70)은 소정의 개구 패턴을 가질 수 있다. 제 7 마스크 패턴(M70)은, 예컨대, 포토레지스트 패턴일 수 있다. 제 3 수직홀(H30)의 형성 후, 제 7 마스크 패턴(M70)은 제거될 수 있다. 도 18c는 도 18a의 (C)선에 따른 단면 영역에서 바라본 단면도일 수 있다.
도 19a 내지 도 19c를 참조하면, 제 3 수직홀(H30) 내에 비트 라인(BL1)을 형성할 수 있다. 비트 라인(BL1)은 채널 물질층(CM1)의 일단에 연결(접촉)될 수 있다. 따라서, 비트 라인(BL1)은 상기 트랜지스터 형성 영역에서 상기 제 2 수직홀(도 8a의 H20)에 대응하는 영역에 채널 물질층(CM1)의 일단에 연결(접촉)되도록 형성될 수 있다. 비트 라인(BL1)은 구조체(S20)를 수직 방향으로 관통하는 기둥 형상을 가질 수 있다. 비트 라인(BL1)은 측방향으로 채널 물질층(CM1)의 일단에 전기적으로 접속될 수 있다. 복수의 채널 물질층(CM1)에 연결된 복수의 비트 라인(BL1)이 형성될 수 있다.
도시하지는 않았지만, 제 3 수직홀(H30)의 위쪽에 증착되어 있는 비트 라인(BL1)의 도전 물질이 있는 경우, 예를 들어, 에치백(etchback) 공정을 통해 이를 제거할 수 있다.
도 20a 및 도 20b를 참조하면, 몰드 절연층(MN1)에서 상기 제 1 트렌치(도 13a의 T10)에 대응하는 영역에 제 2 트렌치(T20)를 형성할 수 있다. 몰드 절연층(MN1)의 일부 및 삽입 절연층(NN1)의 일부를 식각하여 제 2 트렌치(T20)를 형성할 수 있다. 따라서, 게이트 절연 물질층(GN1)의 단부와 채널 물질층(CM1)의 단부가 제 2 트렌치(T20) 측으로 노출될 수 있다. 제 2 트렌치(T20)는 Y축 방향으로 연장된 라인 형상을 가질 수 있다.
제 2 트렌치(T20)의 형성을 위해, 제 8 마스크 패턴(M80)이 사용될 수 있다. 제 8 마스크 패턴(M80)은 소정의 개구 영역을 가질 수 있다. 제 8 마스크 패턴(M80)은, 예컨대, 포토레지스트 패턴일 수 있다. 제 2 트렌치(T20)의 형성 후, 제 8 마스크 패턴(M80)은 제거될 수 있다.
도 21a 및 도 21b를 참조하면, 제 2 트렌치(T20)에 의해 노출된 채널 물질층(CM1), 게이트 절연 물질층(GN1) 및 삽입 절연층(NN1)을 식각하여 제 2 리세스부(R2)를 형성할 수 있다. 제 2 트렌치(T20)를 통해서 소정의 습식 에천트(wet etchant), 즉, 습식 식각 용액을 투입하여 채널 물질층(CM1), 게이트 절연 물질층(GN1) 및 삽입 절연층(NN1)을 식각할 수 있다. 이때, 하나 이상의 습식 에천트가 사용될 수 있다. 제 2 리세스부(R2)는 워드 라인(WL1)과 다소 이격한 영역까지 형성될 수 있다. 식각 공정의 조건을 조절하여 채널 물질층(CM1), 게이트 절연 물질층(GN1) 및 삽입 절연층(NN1)의 식각 범위를 제어할 수 있다.
앞서 도 16a의 단계에서 삽입 절연층(NN1)을 먼저 형성한 후, 도 21a의 단계에서 삽입 절연층(NN1)을 제거할 경우, 제 2 리세스부(R2)는 잔류된 게이트 절연 물질층(GN1) 보다 큰 폭을 갖도록 형성될 수 있다. 따라서, 제 2 리세스부(R2)의 Z축 방향으로의 폭은 잔류된 게이트 절연 물질층(GN1)의 Z축 방향으로의 폭 보다 클 수 있다. 또한, 제 2 리세스부(R2)의 Y축 방향으로의 폭은 잔류된 게이트 절연 물질층(GN1)의 Y축 방향으로의 폭 보다 클 수 있다. 결과적으로, 후속하는 공정에서 커패시터를 형성하기 위한 공정 마진이 증가할 수 있다. 공정 마진 확보 등을 위해서는, 삽입 절연층(NN1)을 형성하는 것이 바람직할 수 있다. 그러나, 상기한 삽입 절연층(NN1)의 형성은 선택적인(optional) 것일 수 있고, 경우에 따라, 생략할 수도 있다.
한편, 도 21a의 단계에서는 상기 커패시터 형성 영역에서 습식 식각 공정을 이용해서 채널 물질층(CM1) 부분을 식각하여 제거할 수 있으므로, 이러한 습식 식각은 채널 물질층(CM1)에 식각 손상을 거의 유발하지 않거나 상당히 제한된 수준으로 유발할 수 있다.
도 22a 및 도 22b를 참조하면, 상기 제 2 리세스부(도 21a의 R2)의 내측면에 채널 물질층(CM1)의 타단과 연결된 전극 부재(EL1)를 형성할 수 있다. 전극 부재(EL1)는 커패시터용 전극층(제 1 전극층)이라고 할 수 있다. 전극 부재(EL1)는 몰드 절연층(MN1)의 표면 형상을 따라 컨포멀하게(conformally) 형성될 수 있다. 전극 부재(EL1)는, 예를 들어, ALD 공정으로 형성될 수 있다.
도 23a 및 도 23b를 참조하면, 상기 커패시터 형성 영역에서 상기 제 2 트렌치(도 20a의 T20)에 대응하는 영역에 제 3 트렌치(T30)를 형성할 수 있다. 전극 부재(EL1)의 일부를 식각하여 제 3 트렌치(T30)를 형성할 수 있다. 제 3 트렌치(T30)는 Y축 방향으로 연장된 라인 형상을 가질 수 있다. 이러한 과정을 통해서 전극 부재(EL1)는 개별 커패시터 영역으로 분리될 수 있다. 다시 말해, 전극 부재(EL1)는 단위 셀 영역으로 분리될 수 있다.
제 3 트렌치(T30)의 형성을 위해, 제 9 마스크 패턴(M90)이 사용될 수 있다. 제 9 마스크 패턴(M90)은 소정의 개구 영역을 가질 수 있다. 제 9 마스크 패턴(M90)은, 예컨대, 포토레지스트 패턴일 수 있다. 제 3 트렌치(T30)의 형성 후, 제 9 마스크 패턴(M90)은 제거될 수 있다.
도 24a 및 도 24b를 참조하면, 전극 부재(EL1)를 형성한 후, 상기 몰드 절연층(도 23a의 MN1)을 식각하여 전극 부재(EL1)의 외측면을 노출시킬 수 있다. 이때, 상기 몰드 절연층(도 23a의 MN1)의 식각 범위는 적절히 조절될 수 있다. 상기 식각 범위를 조절하는 방법으로 제 9 마스크 패턴(도 23a의 M90)의 적어도 일부를 임시로 유지시키거나, 별도의 하드 마스크(미도시) 등을 사용할 수도 있다. 필요에 따라, 삽입 절연층(NN1)에 인접한 상기 몰드 절연층(도 23a의 MN1)의 일부는 식각하지 않고 잔류시킬 수 있다. 그러나, 경우에 따라, 본 단계에서 상기 몰드 절연층(도 23a의 MN1)을 모두 제거하여 삽입 절연층(NN1)을 노출시킬 수도 있다.
도 25a 및 도 25b를 참조하면, 상기 커패시터 형성 영역에서 전극 부재(EL1) 상에 유전층(DL1)을 형성할 수 있다. 유전층(DL1)은 커패시터용 유전층일 수 있다. 유전층(DL1)은 전극 부재(EL1)의 표면 형상을 따라 컨포멀하게(conformally) 형성될 수 있다. 유전층(DL1)은, 예를 들어, ALD 공정으로 형성(증착)될 수 있다. 유전층(DL1)은 다양한 유전 물질 중 적어도 하나를 포함하도록 형성될 수 있다. 예컨대, 유전층(DL1)은 실리콘 질화물 보다 유전 상수가 높은 고유전(high-k) 물질을 포함할 수 있다. 유전층(DL1)의 구체적인 물질은 다양하게 변화될 수 있다.
도 26a 및 도 26b를 참조하면, 상기 커패시터 형성 영역에서 유전층(DL1) 상에 플레이트 전극(PL1)을 형성할 수 있다. 플레이트 전극(PL1)은 커패시터용 전극층(제 2 전극층)이라고 할 수 있다. 플레이트 전극(PL1)은 상기 제 3 트렌치(도 25a의 T30) 및 전극 부재(EL1)의 내부와 전극 부재(EL1)들 사이의 공간을 메우도록 형성될 수 있다. 플레이트 전극(PL1)은 반도체 소자 공정에서 사용하는 다양한 전극 물질 중 하나 이상을 포함하도록 형성될 수 있다. 플레이트 전극(PL1)은 일종의 라인 형태를 가질 수 있다. 따라서, 플레이트 전극(PL1)은 플레이트 전극 라인이라고 할 수 있다. 전극 부재(EL1)와 유전층(DL1) 및 플레이트 전극(PL1)은 커패시터를 구성할 수 있다.
도 22a 내지 도 26b에서는 상기 커패시터의 형성 방법을 예시적으로 도시하고 설명하였지만, 경우에 따라, 상기 커패시터의 형성 방법 및 상기 커패시터의 구체적 구조는 다양하게 변화될 수 있다.
도 26a의 소자 구조에서 하부의 채널 물질층(CM1)과 이를 둘러싸는 워드 라인(WL1) 및 이들 사이의 게이트 절연 물질층(GN1) 등은 제 1 트랜지스터(TR1)를 구성한다고 할 수 있다. 또한, 제 1 트랜지스터(TR1)의 측방으로 제 1 트랜지스터(TR1)와 전기적으로 연결된 하부의 전극 부재(EL1) 및 이와 접하는 유전층(DL1) 및 플레이트 전극(PL1)은 제 1 커패시터(CP1)를 구성한다고 할 수 있다. 또한, 제 1 트랜지스터(TR1)와 제 1 커패시터(CP1)는 하나의 메모리 셀(하부 메모리 셀)을 구성한다고 할 수 있다. 제 1 트랜지스터(TR1)와 제 1 커패시터(CP1)는 수평 방향으로 배열될 수 있다.
또한, 상부의 채널 물질층(CM1)과 이를 둘러싸는 워드 라인(WL1) 및 이들 사이의 게이트 절연 물질층(GN1) 등은 제 2 트랜지스터(TR2)를 구성한다고 할 수 있다. 또한, 제 2 트랜지스터(TR2)의 측방으로 제 2 트랜지스터(TR2)와 전기적으로 연결된 상부의 전극 부재(EL1) 및 이와 접하는 유전층(DL1) 및 플레이트 전극(PL1)은 제 2 커패시터(CP2)를 구성한다고 할 수 있다. 또한, 제 2 트랜지스터(TR2)와 제 2 커패시터(CP2)는 하나의 메모리 셀(상부 메모리 셀)을 구성한다고 할 수 있다. 제 2 트랜지스터(TR2)와 제 2 커패시터(CP2)는 수평 방향으로 배열될 수 있다. 제 2 트랜지스터(TR2)는 제 1 트랜지스터(TR1) 상에 배치될 수 있고, 제 2 커패시터(CP2)는 제 1 커패시터(CP1) 상에 배치될 수 있다.
도시하지는 않았지만, 도 26a 및 도 26b와 같은 소자 구조가 Z축 방향으로 반복적으로 배치될 수 있고, X축 방향으로 반복적으로 배치될 수 있으며, Y축 방향으로도 반복적으로 배치될 수 있다. 이러한 본 발명의 실시예들에 따르면, 집적도를 크게 향상시킬 수 있으면서 우수한 성능 및 동작 특성을 가질 수 있는 메모리 소자를 구현할 수 있다. 상기 메모리 소자는 수평 배열 및 적층형 구조를 갖는 GAA(gate-all-around) 타입의 적층형 메모리 소자일 수 있다. 또한, 본 발명의 일 실시예에 따른 메모리 소자는 수직형 디램(DRAM) 소자 또는 3차원 디램(DRAM) 소자일 수 있다.
이하에서는, 도 26a 및 도 26b를 참조하여 본 발명의 일 실시예에 따른 메모리 소자에 대해서 추가적으로 설명하도록 한다.
도 26a 및 도 26b를 참조하면, 본 발명의 일 실시예에 따른 메모리 소자는 수직 방향으로 적층된 복수의 메모리 셀을 포함할 수 있다. 상기 복수의 메모리 셀 각각은 트랜지스터 및 상기 트랜지스터의 측방으로 이와 전기적으로 연결된 커패시터를 포함할 수 있다. 상기 트랜지스터는 TR1 및 TR2에 해당할 수 있고, 상기 커패시터는 CP1 및 CP2에 해당할 수 있다. 상기 트랜지스터는 채널 물질층(CM1)과 이를 둘러싸는 워드 라인(WL1) 및 이들 사이에 배치된 게이트 절연층(GN1)을 포함할 수 있다. 상기 커패시터는 상기 트랜지스터와 전기적으로 연결된 전극 부재(EL1), 전극 부재(EL1)의 표면에 배치된 유전층(DL1) 및 유전층(DL1)의 표면에 배치된 플레이트 전극(PL1)을 포함할 수 있다.
또한, 상기 메모리 소자는 상기 복수의 메모리 셀의 복수의 트랜지스터에 연결된 비트 라인(BL1)을 포함할 수 있다. 비트 라인(BL1)은 수직 방향으로 연장될 수 있다. 비트 라인(BL1)과 워드 라인(WL1) 사이에서 비트 라인(BL1)의 외측면의 적어도 일부를 둘러싸는 바디 절연층(BN1)이 배치될 수 있다. 상기 복수의 트랜지스터의 상호 인접한 두 개의 워드 라인(WL1) 사이에는 바디 절연층(BN1)과 별도의 물질층인 충진 절연층(NF1)이 배치될 수 있다.
본 발명의 실시예에서 상기 트랜지스터는 GAA(gate-all-around) 구조를 가질 수 있다. 이와 관련해서, 상기 트랜지스터와 이를 포함하는 메모리 소자는 우수한 특성을 가질 수 있다.
바디 절연층(BN1)은, 도 26b에 도시된 바와 같이 위에서 보았을 때, 워드 라인(WL1)과 동일한 방향으로 연장된 라인 형태를 가질 수 있다. 바디 절연층(BN1) 내에 복수의 비트 라인(BL1)이 수평 방향, 즉, 워드 라인(WL1)이 연장된 수평 방향으로 상호 이격하여 배치될 수 있다.
부가해서, 상기 메모리 소자는 전극 부재(EL1)에 인접한 게이트 절연층(GN1)의 일부(단부)를 둘러싸면서 워드 라인(WL1)의 측면을 덮도록 연장된 삽입 절연층(NN1)을 더 포함할 수 있다. 삽입 절연층(NN1)은 바디 절연층(BN1) 및 충진 절연층(NF1)과 별도의 물질층일 수 있다. 삽입 절연층(NN1)은, 예컨대, ALD(atomic layer deposition) 물질층일 수 있다.
일 실시예에 따르면, 충진 절연층(NF1)의 제 1 측면(제 1 단부)에 바디 절연층(BN1)이 접촉될 수 있고, 충진 절연층(NF1)의 제 2 측면(제 2 단부)에 삽입 절연층(NN1)이 접촉될 수 있다. 삽입 절연층(NN1)의 일부는 전극 부재(EL1)에 접촉될 수 있다.
또한, 일 실시예에 따르면, 삽입 절연층(NN1)의 측면은 유전층(DL1)의 측면에 면상으로 접촉하지 않을 수 있다. 삽입 절연층(NN1)과 유전층(DL1) 사이에는 잔류된 몰드 절연층(도 23b의 MN1)이 배치될 수 있다. 워드 라인(WL1)과 유전층(DL1) 사이에 잔류된 몰드 절연층(도 23b의 MN1)이 배치될 수 있고, 몰드 절연층(도 23b의 MN1)과 워드 라인(WL1) 사이 및 몰드 절연층(도 23b의 MN1)과 게이트 절연층(GN1) 사이에 삽입 절연층(NN1)이 배치될 수 있다. 그러나, 이러한 구조에 한정되지 않고, 변형 가능할 수 있다.
본 발명의 일 실시예에 따른 메모리 소자는 도 26a 및 도 26b에 도시된 바와 같은 구조적 특징들을 가질 수 있다. 예를 들어, 상기 메모리 소자는 적층형 구조를 가지면서 바디 절연층(BN1), 충진 절연층(NF1), 삽입 절연층(NN1) 및 이들의 주변부, 그리고, 트랜지스터 및 커패시터의 구조에서 특징들을 가질 수 있다.
이상에서 설명한 본 발명의 실시예들에 따르면, 집적도를 향상시킬 수 있으면서 우수한 성능 및 동작 특성을 가질 수 있는 적층형 메모리 소자를 구현할 수 있다. 특히, 본 발명의 실시예들에 따르면, 주어진 방식에 따라 희생층을 패터닝한 후, 상기 희생층의 패턴을 제거한 영역(공간)에 반도체 물질(예컨대, 산화물 반도체 물질)을 나중에 형성함으로써, 반도체 물질(예컨대, 산화물 반도체 물질)의 식각 손상에 의한 특성 열화를 억제/방지할 수 있는 적층형 메모리 소자의 제조 방법을 구현할 수 있다. 일례에 따르면, 상기 적층형 메모리 소자는 디램(DRAM) 소자를 포함하여 구성될 수 있다. 그러나, 본 발명의 실시예들에 따른 소자 구조 및 제조 방법의 적어도 일부는 디램(DRAM) 소자뿐 아니라, 다른 메모리 소자(예컨대, PRAM, RRAM, SRAM, flash 메모리, MRAM, FRAM 등) 또는 논리 회로가 집적된 로직(logic) 소자를 구현하는 기술 분야 등에도 적용될 수 있다.
도 27a 내지 도 55b는 본 발명의 일 실시예에 따른 메모리 소자(적층형 메모리 소자)의 제조 방법을 예시적으로 설명하기 위한 도면이다.
도 27a 내지 도 55b에서 동일한 도면 번호(예를 들어, 도 27a, 도 27b, 도 27c에서의 도 1)는 동일한 단계를 나타낸다. 도 27a, 도 28a, 도 29a, 도 30a, 도 31a, 도 32a, 도 33a, 도 34a, 도 35a, 도 36a, 도 37a, 도 38a, 도 39a, 도 40a, 도 41a, 도 42a, 도 43a, 도 44a, 도 45a, 도 46a, 도 47a, 도 48a, 도 49a, 도 50a, 도 51a, 도 52a, 도 53a, 도 54a, 도 55a는 XZ 평면으로 절단한 단면도이다. 도 27b, 도 28b, 도 29b, 도 30b, 도 31b, 도 32b, 도 33b, 도 34b, 도 35b, 도 36b, 도 37b, 도 38b, 도 39b, 도 40b, 도 41b, 도 42b, 도 43b, 도 44b, 도 45b, 도 46b, 도 47b, 도 48b, 도 49b, 도 50b, 도 51b, 도 52b, 도 53b, 도 54b, 도 55b는 상부에서 바라본 평면도(즉, top-view)이거나 XY 평면으로 절단한 단면도(즉, Z-cut view)이다. 도 27c, 도 28c, 도 29c, 도 30c, 도 31c, 도 32c, 도 33c, 도 34c, 도 35c, 도 36c, 도 37c, 도 38c는 YZ 평면으로 절단한 단면도이다.
도 27a 내지 도 27c를 참조하면, 소정의 기판(미도시) 상에 적층체(S10)를 형성할 수 있다. 상기 기판의 물질은 다양한 물질 중에서 선택될 수 있다. 상기 기판은 반도체 물질 또는 절연 물질을 포함하여 이루어질 수 있다. 상기 기판은 반도체 웨이퍼(wafer)를 포함할 수 있다. 상기 기판은 벌크 실리콘 기판(bulk silicon substrate), 실리콘-온-인슐레이터(silicon-on-insulator)(SOI) 기판, 게르마늄(germanium) 기판, 게르마늄-온-인슐레이터(germanium-on-insulator)(GOI) 기판, 실리콘-게르마늄 기판 또는 에피택셜 성장(epitaxial growth) 공정으로 형성된 기판을 포함할 수도 있다.
상기 기판 상에 적층체(S10)를 형성할 수 있다. 적층체(S10)는 제 1 절연층(NL10)과 제 1 절연층(NL10) 상에 순차로 적층된 제 1 희생층(SL10) 및 제 2 절연층(NL20)을 포함할 수 있다. 제 1 절연층(NL10)과 제 2 절연층(NL20)은, 비제한적인 예로서, 실리콘 질화물(ex, SiNx)을 포함하거나 실리콘 질화물(ex, SiNx)로 형성될 수 있다. 제 1 희생층(SL10)은, 비제한적인 예로서, 실리콘 산화물(ex, SiO2)을 포함하거나 실리콘 산화물(ex, SiO2)로 형성될 수 있다. 제 1 절연층(NL10)과 제 1 희생층(SL10)은 식각 선택비를 가질 수 있고, 이와 유사하게, 제 2 절연층(NL20)과 제 1 희생층(SL10)은 식각 선택비를 가질 수 있다. 제 1 절연층(NL10), 제 1 희생층(SL10) 및 제 2 절연층(NL20)은 증착 공정으로 형성될 수 있다.
또한, 일 실시예에 따르면, 적층체(S10)는 제 2 절연층(NL20) 상에 순차로 적층된 제 2 희생층(SL20) 및 제 3 절연층(NL30)을 더 포함할 수 있다. 이 경우, 적층체(S10)는 제 2 절연층(NL20)을 기준으로 상하 대칭적인 구조를 가질 수 있다. 제 2 희생층(SL20)은 제 1 희생층(SL10)과 동일한 물질로 형성될 수 있고, 제 3 절연층(NL30)은 제 1 절연층(NL10) 및/또는 제 2 절연층(NL20)과 동일한 물질로 형성될 수 있다. 제 2 희생층(SL20) 및 제 3 절연층(NL30)은 증착 공정으로 형성될 수 있다.
제 2 절연층(NL20)은 제 1 절연층(NL10), 제 3 절연층(NL30), 제 1 희생층(SL10) 및 제 2 희생층(SL20) 각각의 두께 보다 큰 두께를 가질 수 있다. 예를 들어, 제 2 절연층(NL20)은 제 1 절연층(NL10), 제 3 절연층(NL30), 제 1 희생층(SL10) 및 제 2 희생층(SL20) 각각의 두께 보다 약 1.5배 내지 2.5배 정도 큰 두께를 가질 수 있다. 제 2 절연층(NL20)을 상대적으로 두껍게 형성함으로써, 추후에 형성될 상하부 셀(cell) 간의 간격을 확보할 수 있다. 제 1 절연층(NL10)과 제 3 절연층(NL30)은 동일한 두께를 갖거나 실질적으로 동일한 두께를 가질 수 있다. 제 1 희생층(SL10)과 제 2 희생층(SL20)은 동일한 두께를 갖거나 실질적으로 동일한 두께를 가질 수 있다. 제 1 절연층(NL10), 제 3 절연층(NL30), 제 1 희생층(SL10) 및 제 2 희생층(SL20)은 동일한 두께를 갖거나 실질적으로 동일한 두께를 가질 수 있다.
도 28a 내지 도 28c를 참조하면, 상기 적층체(도 27a의 S10)를 패터닝하여 적어도 하나의 패턴부(SP1)를 갖는 패턴화된 적층체(S11)를 형성할 수 있다. 패턴부(SP1)는 제 1 방향, 예컨대, X축 방향으로 연장된 형태를 가질 수 있고, 상기 제 1 방향과 수직한 제 2 방향, 예컨대, Y축 방향에 따른 패턴부(SP1)의 양측에 빈공간이 구비될 수 있다. 복수의 패턴부(SP1)가 Y축 방향으로 이격하여 X축 방향으로 상호 나란하게 배치될 수 있다. 본 단계에서, 추후에 형성될 채널 영역으로부터 연장된 영역을 제외한 나머지 영역들을 패터닝 방식으로 제거할 수 있다. 다시 말해, 본 단계에서 채널 예정 영역 및 그로부터 연장된 영역을 제외한 나머지 영역을 제거할 수 있다.
패턴부(SP1)는 패터닝된 제 1 절연층(NL11), 패터닝된 제 1 희생층(SL11), 패터닝된 제 2 절연층(NL21), 패터닝된 제 2 희생층(SL21) 및 패터닝된 제 3 절연층(NL31)을 포함할 수 있다. 여기서, 패터닝된 제 1 희생층(SL11)은 상기 제 1 희생층(도 27a의 SL10)으로부터 얻어진 제 1 희생층 패턴(SL11)이라고 할 수 있다. 또한, 패터닝된 제 2 희생층(SL21)은 상기 제 2 희생층(도 27a의 SL20)으로부터 얻어진 제 2 희생층 패턴(SL21)이라고 할 수 있다. 복수의 제 1 희생층 패턴(SL11)이 Y축 방향으로 상호 이격하여 X축 방향으로 상호 나란히 연장될 수 있고, 이와 유사하게, 복수의 제 2 희생층 패턴(SL21)이 Y축 방향으로 상호 이격하여 X축 방향으로 상호 나란히 연장될 수 있다. 복수의 제 1 희생층 패턴(SL11) 및 복수의 제 2 희생층 패턴(SL21) 각각은 라인(line) 형상을 가질 수 있다.
도 28a 내지 도 28c의 패터닝 공정을 위해, 적층체(도 27a의 S10) 상에 배치된 제 1 마스크 패턴(M10)이 사용될 수 있다. 제 1 마스크 패턴(M10)은 소정의 패턴 구조를 가질 수 있다. 제 1 마스크 패턴(M10)은, 예컨대, 포토레지스트 패턴(photoresist pattern)일 수 있다. 상기 패터닝 공정 후, 제 1 마스크 패턴(M10)은 제거될 수 있다.
도 29a 내지 도 29c를 참조하면, 적어도 하나의 패턴부(SP1)의 양측의 빈공간에 절연 물질(NM1)을 충진(filling)하여 상기 패턴화된 적층체(도 28a의 S11)와 절연 물질(NM1)을 포함하는 구조체(S20)를 형성할 수 있다. 여기서, 도 29b는 도 29a의 (A)선에 따른 단면도일 수 있다.
절연 물질(NM1)은 '절연 물질층' 또는 '절연 물질층 패턴'이라고 할 수 있고, 패턴부(SP1)와 동일한(혹은, 실질적으로 동일한) 높이를 가질 수 있다. 절연 물질(NM1)은 제 1 내지 제 3 절연층(NL11, NL21, NL31)과 동일한 물질로 형성될 수 있다. 예를 들어, 절연 물질(NM1)은 실리콘 질화물(ex, SiNx)을 포함하거나 실리콘 질화물(ex, SiNx)로 형성될 수 있다. 따라서, 제 1 물질로 형성된 매트릭스 물질층 내에 이와 식각 선택비를 갖는 제 2 물질로 형성된 복수의 제 1 희생층 패턴(SL11) 및 복수의 제 2 희생층 패턴(SL21)이 배치되었다고 할 수 있다.
도 30a 내지 도 30c를 참조하면, 구조체(S20)에 패턴부(SP1)의 제 1 희생층 패턴(SL11)을 관통하는 제 1 수직홀(H10)을 형성할 수 있다. 제 1 수직홀(H10)은 제 2 희생층 패턴(S21) 및 제 1 희생층 패턴(S11)을 관통하도록 형성될 수 있다. 제 1 수직홀(H10)은 구조체(S20)의 소정 영역에서 패턴부(SP1)의 제 3 절연층(NL31)부터 제 1 절연층(NL11)까지 관통하도록 형성될 수 있다. 제 1 수직홀(H10)은 추후에 비트 라인이 형성될 영역에 대응될 수 있다. 제 1 수직홀(H10)은 구조체(S20)에서 트랜지스터가 형성될 영역, 즉, 트랜지스터 형성 영역(트랜지스터 형성 예정 영역)에 형성될 수 있다. 복수의 제 1 수직홀(H10)이 Y축 방향으로 상호 이격하여 형성될 수 있다. 제 1 수직홀(H10)의 형성에 따라, 제 1 희생층 패턴(S11) 및 제 2 희생층 패턴(S21)의 측면들이 노출될 수 있다.
제 1 수직홀(H10)의 형성을 위해, 제 2 마스크 패턴(M20)이 사용될 수 있다. 제 2 마스크 패턴(M20)은 소정의 개구 패턴을 가질 수 있다. 제 2 마스크 패턴(M20)은, 예컨대, 포토레지스트 패턴일 수 있다. 제 1 수직홀(H10)의 형성 후, 제 2 마스크 패턴(M20)은 제거될 수 있다.
도 31a 내지 도 31c를 참조하면, 제 1 수직홀(H10)에 의해 노출된 상기 제 1 희생층 패턴(도 30a의 SL11) 및 제 2 희생층 패턴(도 30a의 SL21)을 제거하여 상기 제 1 방향, 예컨대, X축 방향으로 연장된 수평홀(H15)을 형성할 수 있다. 상기 제 1 희생층 패턴(도 30a의 SL11) 및 제 2 희생층 패턴(도 30a의 SL21)에 식각 선택성을 갖는 습식 에천트(wet etchant)를 이용한 습식 식각 공정을 이용해서, 상기 제 1 희생층 패턴(도 30a의 SL11) 및 제 2 희생층 패턴(도 30a의 SL21)을 선택적으로 제거할 수 있다. 상기 제 1 희생층 패턴(도 30a의 SL11)의 제거에 의해 형성된 수평홀(H15)은 제 1 수평홀이라고 지칭할 수 있고, 상기 제 2 희생층 패턴(도 30a의 SL21)의 제거에 의해 형성된 수평홀(H15)은 제 2 수평홀이라고 지칭할 수 있다. 수평홀(H15)은 X축 방향으로 연장된 라인 형태를 가질 수 있다.
일 실시예에 따르면, 수평홀(H15)을 형성하는 단계에서 상기 제 1 희생층 패턴(도 30a의 SL11) 전체를 제거할 수 있다. 또한, 수평홀(H15)을 형성하는 단계에서 상기 제 2 희생층 패턴(도 30a의 SL21) 전체를 제거할 수 있다. 따라서, 수평홀(H15)은 트랜지스터가 형성될 영역(즉, 트랜지스터 형성 영역) 뿐만 아니라 커패시터가 형성될 영역(즉, 커패시터 형성 영역)까지 연장되도록 형성될 수 있다. 본 단계에서 상기 제 1 희생층 패턴(도 30a의 SL11) 전체 및 상기 제 2 희생층 패턴(도 30a의 SL21) 전체를 제거하는 경우, 이와 관련해서, 공정이 단순화되는 효과를 얻을 수 있다.
도 32a 내지 도 32c를 참조하면, 제 1 수직홀(H10) 및 수평홀(H15)의 내측면에 게이트 절연 물질층(GN1)을 형성할 수 있다. 게이트 절연 물질층(GN1)은 제 1 수직홀(H10) 및 수평홀(H15)의 상기 내측면의 형상을 따라 컨포멀하게(conformally) 형성될 수 있다. 게이트 절연 물질층(GN1)은, 예를 들어, ALD(atomic layer deposition) 공정으로 형성될 수 있다. 게이트 절연 물질층(GN1)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물 및 고유전(high-k) 물질 중 적어도 하나를 포함하도록 형성될 수 있다. 여기서, 상기 고유전(high-k) 물질은 실리콘 질화물 보다 높은 유전 상수를 갖는 물질일 수 있다. 게이트 절연 물질층(GN1)의 구체적인 물질은 상술한 바에 한정되지 않고, 다양하게 변화될 수 있다. 게이트 절연 물질층(GN1)은 제 1 수직홀(H10) 및 수평홀(H15)의 내부를 충진하지 않는 얇은 두께로 형성될 수 있다.
도 32a 내지 도 32c의 단계에서, 건식 식각에 의한 패터닝 공정 없이 게이트 절연 물질층(GN1)을 형성할 수 있기 때문에, 게이트 절연 물질층(GN1)에 대한 식각 손상 및 특성 열화 문제를 방지 내지 억제하는 효과를 얻을 수 있다.
도 33a 내지 도 33c를 참조하면, 게이트 절연 물질층(GN1) 상에 제 1 수직홀(H10) 및 수평홀(H15)을 충진하는 더미(dummy) 채널 물질층(DM1)을 형성할 수 있다. 더미 채널 물질층(DM1)은 채널이 형성될 영역 및 이로부터 연장된 영역 내에 임시로 형성하는 더미층일 수 있다. 더미 채널 물질층(DM1)은 소정의 반도체 물질로 형성될 수 있다. 예를 들어, 더미 채널 물질층(DM1)은 폴리실리콘(poly-Si)을 포함하거나 폴리실리콘(poly-Si)으로 형성될 수 있다. 더미 채널 물질층(DM1)이 폴리실리콘(poly-Si)을 포함하는 경우, 더미 채널 물질층(DM1)의 형성 및 선택적 제거가 용이할 수 있다. 폴리실리콘(poly-Si)은 소정의 절연층들에 대하여 높은 식각 선택비를 가질 수 있기 때문에, 후속하는 다양한 공정의 수행에 유리할 수 있고, 더미 채널 물질층(DM1)의 선택적 제거 또한 용이할 수 있다. 그러나, 더미 채널 물질층(DM1)의 물질은 폴리실리콘(poly-Si)으로 한정되지 아니하고, 경우에 따라, 다양하게 변화될 수 있다. 예컨대, 더미 채널 물질층(DM1)은 비정질 실리콘이나 그 밖에 다른 반도체 물질을 포함하거나, 경우에 따라서는, 비반도체 물질을 포함할 수도 있다.
본 발명의 실시예에서는 희생층 패턴(도 29a의 SL11, SL21)을 이용해서 패턴화된 수평홀(H15)을 형성한 다음에, 패턴화된 수평홀(H15) 내에 더미 물질을 채워 넣는 방식으로 더미 채널 물질층(DM1)을 형성하기 때문에, 건식 식각 등에 의한 패터닝 공정 없이 더미 채널 물질층(DM1)을 형성할 수 있다.
도 34a 내지 도 34c를 참조하면, 게이트 절연 물질층(GN1) 및 더미 채널 물질층(DM1)이 형성된 구조체(S20)에서 상기 제 1 수직홀(도 33a의 H10)에 대응하는 영역에 제 2 수직홀(H20)을 형성할 수 있다. 제 2 수직홀(H20)은 제 3 절연층(NL31)으로부터 제 1 절연층(NL11)까지 관통하도록 형성될 수 있다.
제 2 수직홀(H20)의 형성을 위해, 제 3 마스크 패턴(M30)이 사용될 수 있다. 제 3 마스크 패턴(M30)은 소정의 개구 패턴을 가질 수 있다. 제 3 마스크 패턴(M30)은, 예컨대, 포토레지스트 패턴일 수 있다. 제 2 수직홀(H20)의 형성 후, 제 3 마스크 패턴(M30)은 제거될 수 있다.
도 35a 내지 도 35c를 참조하면, 구조체(S20)의 제 2 수직홀(H20) 주위의 트랜지스터 형성 영역(트랜지스터 형성 예정 영역)에서 제 1 내지 제 3 절연층(NL11, NL21, NL31)과 절연 물질(NM1)을 제거하여 게이트 절연 물질층(GN1)을 노출시킬 수 있다. 이때, 상기 트랜지스터 형성 영역(트랜지스터 형성 예정 영역)에 인접한 커패시터 형성 영역(커패시터 형성 예정 영역) 상에는 제 4 마스크 패턴(M40)을 형성할 수 있고, 제 4 마스크 패턴(M40)은 상기 트랜지스터 형성 영역을 노출시키도록 형성될 수 있다. 제 4 마스크 패턴(M40)을 식각 마스크로 이용해서 상기 트랜지스터 형성 영역에서 제 1 내지 제 3 절연층(NL11, NL21, NL31)과 절연 물질(NM1)을 식각하여 제거할 수 있다. 이후, 제 4 마스크 패턴(M40)은 제거될 수 있다. 도 35c는 도 35a의 (B)선에 따른 단면도일 수 있다.
그런 다음, 도 36a 내지 도 41b에 예시된 바와 같은 방법을 이용해서, 상기 트랜지스터 형성 영역에서 상기 노출된 게이트 절연 물질층(GN1) 부분을 둘러싸는 워드 라인(도 41a의 WL1)을 형성할 수 있다.
도 36a 내지 도 36c를 참조하면, 상기 트랜지스터 형성 영역에서 상기 노출된 게이트 절연 물질층(GN1) 부분을 둘러싸는 워드 라인용 물질층(WM1)을 형성할 수 있다. 워드 라인용 물질층(WM1)은 상기 트랜지스터 형성 영역에서 노출된 표면 영역들의 형상을 따라서 대체로 컨포멀하게(conformally) 형성될 수 있다. 워드 라인용 물질층(WM1)은, 예를 들어, ALD 공정으로 형성될 수 있다. 이때, 도 36a 및 도 36c에 도시된 바와 같이, 하부의 더미 채널 물질층(DM1)과 상부의 더미 채널 물질층(DM1) 사이의 Z축 방향으로의 간격은 워드 라인용 물질층(WM1)의 두께의 약 2배 보다 클 수 있다. 또한, 하부의 게이트 절연 물질층(GN1)과 상부의 게이트 절연 물질층(GN1) 사이의 Z축 방향으로의 간격은 워드 라인용 물질층(WM1)의 두께의 약 2배 보다 클 수 있다. 한편, 도 36b에 도시된 바와 같이, Y축 방향으로 이격된 두 개의 더미 채널 물질층(DM1) 사이의 Y축 방향으로의 간격은 워드 라인용 물질층(WM1)의 두께의 약 2배 보다 작을 수 있다. 또한, Y축 방향으로 이격된 두 개의 게이트 절연 물질층(GN1) 사이의 Y축 방향으로의 간격은 워드 라인용 물질층(WM1)의 두께의 약 2배 보다 작을 수 있다.
워드 라인용 물질층(WM1)은 상기 트랜지스터 형성 영역에서 각각의 더미 채널 물질층(DM1)을 둘러싸도록 형성될 수 있다. 또한, 워드 라인용 물질층(WM1)은 Y축 방향으로 연장된 라인 형태를 가질 수 있다.
도 37a 내지 도 37c를 참조하면, 워드 라인용 물질층(WM1)에서 상기 제 2 수직홀(도 34a의 H20)에 대응하는 영역을 식각하여 관통홀(H25)을 형성할 수 있다. 관통홀(H25)은 수직한 홀일 수 있다. 관통홀(H25)의 형성을 위해, 제 5 마스크 패턴(M50)이 사용될 수 있다. 제 5 마스크 패턴(M50)은 소정의 개구 패턴을 가질 수 있다. 제 5 마스크 패턴(M50)은, 예컨대, 포토레지스트 패턴일 수 있다.
다음으로, 워드 라인용 물질층(WM1)의 굴곡부(굴절부)의 빈공간을 채우는 충진 절연층(NF1)을 형성할 수 있다. 충진 절연층(NF1)은 일종의 갭필(gap fill) 물질층일 수 있다. 충진 절연층(NF1)은 절연성 산화물로 형성되거나 그 밖에 다른 절연 물질로 형성될 수 있다. 그런 다음, 다시 홀(hole) 에칭을 통해서 관통홀(H25)을 형성할 수 있다.
그러고 나서, 더미 채널 물질층(DM1)의 일단이 워드 라인용 물질층(WM1) 보다 관통홀(H25) 쪽으로 돌출되도록 관통홀(H25)을 통해 노출된 워드 라인용 물질층(WM1)의 일부를 리세스(recess)할 수 있다. 따라서, 관통홀(H25) 주위에서 워드 라인용 물질층(WM1)의 일부가 식각되고, Y축 방향으로 연장된 트렌치 구조(즉, 바디부 트렌치)가 형성될 수 있다. 상기 트렌치 구조(즉, 바디부 트렌치) 내에 관통홀(H25)이 포함된 것으로 볼 수 있다.
도 38a 내지 도 38c를 참조하면, 관통홀(H25) 및 그 주위의 상기 트렌치 구조(즉, 바디부 트렌치)를 충진하는 바디 절연층(BN1)을 형성할 수 있다. 바디 절연층(BN1)은 절연성 산화물로 형성되거나 그 밖에 다른 절연 물질로 형성될 수 있다. 바디 절연층(BN1)은 충진 절연층(NF1)과 동일한 물질로 형성되거나 다른 물질로 형성될 수도 있다.
도 39a 및 도 39b를 참조하면, 구조체(S20)의 상기 트랜지스터 형성 영역과 인접한 상기 커패시터 형성 영역에 제 1 트렌치(T10)를 형성할 수 있다. 제 1 트렌치(T10)는 워드 라인용 물질층(WM1)과 이격하여 배치될 수 있고, 제 3 절연층(NL31)으로부터 제 1 절연층(NL11)까지 관통하도록 형성될 수 있으며, Y축 방향으로 연장된 형태를 가질 수 있다.
제 1 트렌치(T10)의 형성을 위해, 제 6 마스크 패턴(M60)이 사용될 수 있다. 제 6 마스크 패턴(M60)은 소정의 개구 영역을 가질 수 있다. 제 6 마스크 패턴(M60)은, 예컨대, 포토레지스트 패턴일 수 있다. 제 1 트렌치(T10)의 형성 후, 제 6 마스크 패턴(M60)은 제거될 수 있다.
도 40a 및 도 40b를 참조하면, 상기 커패시터 형성 영역에서 제 1 트렌치(T10)에 의해 노출된 상기 제 1 내지 제 3 절연층(도 39a의 NL11, NL21, NL31)과 상기 절연 물질(도 39b의 NM1)을 제거(식각)하여 게이트 절연 물질층(GN1)을 노출시키는 제 1 리세스부(R1)를 형성할 수 있다. 상기 제 1 내지 제 3 절연층(도 39a의 NL11, NL21, NL31)과 상기 절연 물질(도 39b의 NM1)은 동일한 물질일 수 있으므로, 식각 선택성을 갖는 식각 방식을 이용해서 이들을 용이하게 제거할 수 있다.
도 41a 및 도 41b를 참조하면, 상기 커패시터 형성 영역에 제 1 리세스부(R1)를 형성한 후, 제 1 리세스부(R1)에 의해 노출된 워드 라인용 물질층(도 40a의 WM1)의 일부를 리세스할 수 있다. 다시 말해, 상기 커패시터 형성 영역 쪽으로 노출된 워드 라인용 물질층(도 40a의 WM1)의 일부를 리세스할 수 있다. 그 결과, 하부의 더미 채널 물질층(DM1)을 감싸는 워드 라인용 물질층 부분과 상부의 더미 채널 물질층(DM1)을 감싸는 워드 라인용 물질층 부분이 상호 분리될 수 있다. 여기서, 분리된 상기 워드 라인용 물질층 부분을 워드 라인(WL1)이라고 지칭할 수 있다.
도 36a 내지 도 41b를 참조하여 워드 라인(WL1)의 형성 방법 등을 구체적으로 설명하였지만, 이는 예시적인 것에 불과하고, 워드 라인(WL1)의 형성 방법 등은 경우에 따라 다양하게 변화될 수 있다. 예를 들어, 하부 셀과 상부 셀 중에서 어느 하나만 형성하는 경우라면, 도 41a 및 도 41b에서 설명한 바와 같은 '분리 공정'은 수행하지 않을 수도 있다.
도 42a 및 도 42b를 참조하면, 상기 커패시터 형성 영역에 제 1 리세스부(R1)를 형성한 후, 상기 커패시터 형성 영역에서 상기 노출된 게이트 절연 물질층(GN1) 부분을 감싸는 삽입 절연층(NN1)을 형성할 수 있다. 삽입 절연층(NN1)은 제 1 리세스부(R1)에 노출된 표면 영역에 컨포멀하게(conformally) 형성될 수 있다. 삽입 절연층(NN1)은 상기 커패시터 형성 영역에 노출된 게이트 절연 물질층(GN1), 더미 채널 물질층(DM1) 및 워드 라인(WL1) 등의 표면을 덮도록 형성될 수 있다. 삽입 절연층(NN1)은, 예컨대, ALD 공정으로 형성될 수 있다. 삽입 절연층(NN1)의 두께는 수십 nm 이하로 얇을 수 있다. 삽입 절연층(NN1)은 절연성 산화물로 형성되거나 그 밖에 다른 절연 물질로 형성될 수 있다.
도 43a 및 도 43b를 참조하면, 제 1 리세스부(R1)를 충진하는 몰드 절연층(MN1)을 형성할 수 있다. 몰드 절연층(MN1)은 삽입 절연층(NN1) 상에 제 1 리세스부(R1) 및 제 1 트렌치(T10)를 충진하도록 형성될 수 있다. 몰드 절연층(MN1)은, 예를 들어, 실리콘 질화물(ex, SiNx)을 포함하거나 실리콘 질화물(ex, SiNx)로 형성될 수 있다. 몰드 절연층(MN1)의 형성시, 몰드 절연층(MN1)용 절연체의 증착 후 그 상면 및 주변 영역에 대한 평탄화 공정을 더 수행할 수 있다.
도 44a 및 도 44b를 참조하면, 몰드 절연층(MN1)에서 상기 제 1 트렌치(도 39a의 T10)에 대응하는 영역에 제 2 트렌치(T20)를 형성할 수 있다. 몰드 절연층(MN1)의 일부 및 삽입 절연층(NN1)의 일부를 식각하여 제 2 트렌치(T20)를 형성할 수 있다. 따라서, 게이트 절연 물질층(GN1)의 단부와 더미 채널 물질층(DM1)의 단부가 제 2 트렌치(T20) 측으로 노출될 수 있다. 제 2 트렌치(T20)는 Y축 방향으로 연장된 라인 형상을 가질 수 있다.
제 2 트렌치(T20)의 형성을 위해, 제 7 마스크 패턴(M70)이 사용될 수 있다. 제 7 마스크 패턴(M70)은 소정의 개구 영역을 가질 수 있다. 제 7 마스크 패턴(M70)은, 예컨대, 포토레지스트 패턴일 수 있다. 제 2 트렌치(T20)의 형성 후, 제 7 마스크 패턴(M70)은 제거될 수 있다.
도 45a 및 도 45b를 참조하면, 제 2 트렌치(T20)에 의해 노출된 더미 채널 물질층(DM1), 게이트 절연 물질층(GN1) 및 삽입 절연층(NN1)을 식각하여 제 2 리세스부(R2)를 형성할 수 있다. 제 2 트렌치(T20)를 통해서 소정의 습식 에천트(wet etchant), 즉, 습식 식각 용액을 투입하여 더미 채널 물질층(DM1), 게이트 절연 물질층(GN1) 및 삽입 절연층(NN1)을 식각할 수 있다. 이때, 하나 이상의 습식 에천트가 사용될 수 있다. 제 2 리세스부(R2)는 워드 라인(WL1)과 다소 이격한 영역까지 형성될 수 있다. 식각 공정의 조건을 조절하여 더미 채널 물질층(DM1), 게이트 절연 물질층(GN1) 및 삽입 절연층(NN1)의 식각 범위를 제어할 수 있다.
앞서 도 42a의 단계에서 삽입 절연층(NN1)을 먼저 형성한 후, 도 45a의 단계에서 삽입 절연층(NN1)을 제거할 경우, 제 2 리세스부(R2)는 잔류된 게이트 절연 물질층(GN1)의 외경 보다 큰 폭을 갖도록 형성될 수 있다. 따라서, 제 2 리세스부(R2)의 Z축 방향으로의 폭은 잔류된 게이트 절연 물질층(GN1)의 Z축 방향으로의 폭(외경에 해당하는 폭) 보다 클 수 있다. 또한, 제 2 리세스부(R2)의 Y축 방향으로의 폭은 잔류된 게이트 절연 물질층(GN1)의 Y축 방향으로의 폭(외경에 해당하는 폭) 보다 클 수 있다. 결과적으로, 후속하는 공정에서 커패시터를 형성하기 위한 공정 마진이 증가할 수 있다. 공정 마진 확보 등을 위해서는, 삽입 절연층(NN1)을 형성하는 것이 바람직할 수 있다. 그러나, 상기한 삽입 절연층(NN1)의 형성은 선택적인(optional) 것일 수 있고, 경우에 따라, 생략할 수도 있다.
도 46a 및 도 46b를 참조하면, 상기 제 2 리세스부(도 45a의 R2)의 내측면에 더미 채널 물질층(DM1)과 연결된 전극 부재(EL1)를 형성할 수 있다. 전극 부재(EL1)는 커패시터용 전극층(제 1 전극층)이라고 할 수 있다. 전극 부재(EL1)는 몰드 절연층(MN1)의 표면 형상을 따라 컨포멀하게(conformally) 형성될 수 있다. 전극 부재(EL1)는, 예를 들어, ALD 공정으로 형성될 수 있다.
도 47a 및 도 47b를 참조하면, 상기 커패시터 형성 영역에서 상기 제 2 트렌치(도 44a의 T20)에 대응하는 영역에 제 3 트렌치(T30)를 형성할 수 있다. 전극 부재(EL1)의 일부를 식각하여 제 3 트렌치(T30)를 형성할 수 있다. 제 3 트렌치(T30)는 Y축 방향으로 연장된 라인 형상을 가질 수 있다. 이러한 과정을 통해서 전극 부재(EL1)는 개별 커패시터 영역으로 분리될 수 있다. 다시 말해, 전극 부재(EL1)는 단위 셀 영역으로 분리될 수 있다.
제 3 트렌치(T30)의 형성을 위해, 제 8 마스크 패턴(M80)이 사용될 수 있다. 제 8 마스크 패턴(M80)은 소정의 개구 영역을 가질 수 있다. 제 8 마스크 패턴(M80)은, 예컨대, 포토레지스트 패턴일 수 있다. 제 3 트렌치(T30)의 형성 후, 제 8 마스크 패턴(M80)은 제거될 수 있다.
도 48a 및 도 48b를 참조하면, 전극 부재(EL1)를 형성한 후, 상기 몰드 절연층(도 47a의 MN1)을 식각하여 전극 부재(EL1)의 외측면을 노출시킬 수 있다. 이때, 상기 몰드 절연층(도 47a의 MN1)의 식각 범위는 적절히 조절될 수 있다. 상기 식각 범위를 조절하는 방법으로 제 8 마스크 패턴(도 47a의 M80)의 적어도 일부를 임시로 유지시키거나, 별도의 하드 마스크(미도시) 등을 사용할 수도 있다. 필요에 따라, 삽입 절연층(NN1)에 인접한 상기 몰드 절연층(도 47a의 MN1)의 일부는 식각하지 않고 잔류시킬 수도 있다. 그러나, 본 단계에서 상기 몰드 절연층(도 47a의 MN1)을 모두 제거하여 삽입 절연층(NN1)을 노출시킬 수도 있다. 상기 커패시터 형성 영역에서 상기 몰드 절연층(도 47a의 MN1)의 대부분이 제거되거나 전체가 제거될 수 있다.
도 49a 및 도 49b를 참조하면, 상기 커패시터 형성 영역에서 전극 부재(EL1) 상에 유전층(DL1)을 형성할 수 있다. 유전층(DL1)은 커패시터용 유전층일 수 있다. 유전층(DL1)은 전극 부재(EL1)의 표면 형상을 따라 컨포멀하게(conformally) 형성될 수 있다. 유전층(DL1)은, 예를 들어, ALD 공정으로 형성(증착)될 수 있다. 유전층(DL1)은 다양한 유전 물질 중 적어도 하나를 포함하도록 형성될 수 있다. 예컨대, 유전층(DL1)은 실리콘 질화물 보다 유전 상수가 높은 고유전(high-k) 물질을 포함할 수 있다. 유전층(DL1)의 구체적인 물질은 다양하게 변화될 수 있다.
도 50a 및 도 50b를 참조하면, 상기 커패시터 형성 영역에서 유전층(DL1) 상에 플레이트 전극(PL1)을 형성할 수 있다. 플레이트 전극(PL1)은 커패시터용 전극층(제 2 전극층)이라고 할 수 있다. 플레이트 전극(PL1)은 상기 제 3 트렌치(도 49a의 T30) 및 전극 부재(EL1)의 내부와 전극 부재(EL1)들 사이의 공간을 메우도록 형성될 수 있다. 플레이트 전극(PL1)은 반도체 소자 공정에서 사용하는 다양한 전극 물질 중 하나 이상을 포함하도록 형성될 수 있다. 플레이트 전극(PL1)은 일종의 라인 형태를 가질 수 있다. 따라서, 플레이트 전극(PL1)은 플레이트 전극 라인이라고 할 수 있다. 전극 부재(EL1)와 유전층(DL1) 및 플레이트 전극(PL1)은 커패시터를 구성할 수 있다.
도 46a 내지 도 50b를 참조하여 설명한 상기 커패시터의 형성 과정에서 수소(H2)를 이용하는 공정 및 열 공정 등이 적용될 수 있다. 또한, 도 46a 내지 도 50b에서는 상기 커패시터의 형성 방법을 예시적으로 도시하고 설명하였지만, 경우에 따라, 상기 커패시터의 형성 방법 및 상기 커패시터의 구체적 구조는 다양하게 변화될 수 있다.
다음으로, 도 51a 내지 도 55b에 예시된 바와 같은 방법을 이용해서, 상기 트랜지스터 형성 영역에서 더미 채널 물질층(DM1)을 제거하여 빈 채널 공간을 형성하고, 상기 빈 채널 공간 내에 상기 커패시터와 연결된 채널 물질층(유효 채널 물질층)(도 54a의 CM1)을 형성하여 상기 채널 물질층(도 54a의 CM1)을 포함하는 트랜지스터를 정의할 수 있고, 상기 채널 물질층(도 54a의 CM1)에 연결된 비트 라인(도 55a의 BL1)을 형성할 수 있다.
도 51a 및 도 51b를 참조하면, 바디 절연층(BN1)의 상기 제 2 수직홀(도 34a의 H20)에 대응하는 영역에 제 3 수직홀(H30)을 형성할 수 있다. 제 3 수직홀(H30)의 형성을 위해, 제 9 마스크 패턴(M90)이 사용될 수 있다. 제 9 마스크 패턴(M90)은 소정의 개구 패턴을 가질 수 있다. 제 9 마스크 패턴(M90)은, 예컨대, 포토레지스트 패턴일 수 있다. 제 3 수직홀(H30)의 형성 후, 제 9 마스크 패턴(M90)은 제거될 수 있다. 제 3 수직홀(H30)에 의해 더미 채널 물질층(DM1)의 단부(측면)가 노출될 수 있다.
도 52a 및 도 52b를 참조하면, 제 3 수직홀(H30)에 의해 노출된 상기 더미 채널 물질층(도 51a의 DM1)을 제거하여 빈 채널 공간(ES1)을 형성할 수 있다. 이때, 상기 트랜지스터 형성 영역에서 상기 더미 채널 물질층(도 51a의 DM1) 전체가 제거될 수 있다. 제 3 수직홀(H30)을 통해서 상기 더미 채널 물질층(도 51a의 DM1)에 대해 식각 선택성을 갖는 습식 에천트(wet etchant), 즉, 습식 식각 용액을 투입하여 상기 더미 채널 물질층(도 51a의 DM1)을 선택적으로 식각할 수 있다. 빈 채널 공간(ES1)은, 예를 들어, X축 방향으로 연장된 라인 형태 또는 바(bar) 형태를 가질 수 있다.
도 53a 및 도 53b를 참조하면, 상기 빈 채널 공간(ES1) 및 제 3 수직홀(H30) 내에 채널 물질층(유효 채널 물질층)(CM1)을 형성할 수 있다. 채널 물질층(CM1)은, 예를 들어, ALD 공정으로 형성될 수 있다. 채널 물질층(CM1)은 다양한 반도체 물질 중 적어도 하나를 포함할 수 있다. 채널 물질층(CM1)은 산화물 반도체나 비산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 비정질 산화물 반도체(amorphous oxide semiconductor)(AOS)를 포함할 수 있다. 상기 산화물 반도체는, 예를 들어, IGZO(indium gallium zinc oxide), ZTO(zinc tin oxide), ITO(indium tin oxide) 등으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다. 그러나, 채널 물질층(CM1)의 구체적인 물질은 상기한 바에 한정되지 않고, 다양하게 변화될 수 있다. 채널 물질층(CM1)은 단일층이거나 다중층일 수 있다.
채널 물질층(CM1)을 상기 산화물 반도체로 형성할 경우, 높은 이동도(mobility) 특성 및 낮은 오프-커런트(Off-current) 특성 확보 등의 효과를 얻을 수 있다. 그런데, 산화물 반도체는 식각 손상(etching damage)에 취약한 단점을 갖기 때문에, 일반적인 반도체 소자의 제조 공정에서는 패터닝 과정 등에 의해 산화물 반도체에 식각 손상이 발생하여 반도체 소자의 특성이 열화되고 불안정해지는 문제가 발생하게 된다. 그러나, 본 발명의 실시예에서는 희생층 패턴(도 29a의 SL11, SL21)을 이용해서 패턴화된 수평홀(H15)을 형성한 다음, 패턴화된 수평홀(H15) 내에 더미 채널 물질층(DM1)을 형성하고, 상기 커패시터와 트랜지스터의 제조가 완료된(혹은, 거의 완료된) 시점에 더미 채널 물질층(DM1)을 채널 물질층(CM1)으로 대체하는 방식으로 채널 물질층(CM1)을 형성할 수 있으므로, 식각 등에 의한 패터닝 공정 없이 채널 물질층(CM1)을 형성할 수 있다. 따라서, 채널 물질층(CM1)에 산화물 반도체를 적용하더라도, 식각/패터닝에 의한 식각 손상을 방지 내지 최소화할 수 있고, 결과적으로, 우수한 특성을 갖는 메모리 소자를 구현할 수 있다. 특히, 본 발명의 실시예들에 따르면, 상기 커패시터의 제조가 완료된 상태에서 더미 채널 물질층(DM1)을 채널 물질층(CM1)으로 대체하기 때문에, 상기 커패시터 등의 제조 시에 요구되는 수소(H2) 공정 및 열 공정에 의한 채널 물질층(CM1)의 손상(즉, H2 damage 및 thermal damage)을 회피할 수 있다. 따라서, 채널 물질층(CM1)에 대한 식각 손상, 수소(H2)에 의한 손상, 열에 의한 손상 등을 방지 내지 최소화하면서 우수한 특성을 갖는 메모리 소자를 제조할 수 있다.
도 54a 및 도 54b를 참조하면, 상기 제 3 수직홀(도 53a의 H30) 내에 형성된 채널 물질층(CM1) 부분을 제거하여 상기 제 3 수직홀(도 53a의 H30)을 재형성할 수 있다. 상기 재형성된 제 3 수직홀은 참조번호 H30'로 표시하였다. 재형성된 제 3 수직홀(H30')은 제 4 수직홀이라고 지칭할 수도 있다.
재형성된 제 3 수직홀(H30')의 형성을 위해, 제 10 마스크 패턴(M100)이 사용될 수 있다. 제 10 마스크 패턴(M100)은 소정의 개구 패턴을 가질 수 있다. 제 10 마스크 패턴(M100)은, 예컨대, 포토레지스트 패턴일 수 있다. 재형성된 제 3 수직홀(H30')의 형성 후, 제 10 마스크 패턴(M100)은 제거될 수 있다.
도 55a 및 도 55b를 참조하면, 재형성된 제 3 수직홀(H30') 내에 비트 라인(BL1)을 형성할 수 있다. 비트 라인(BL1)은 채널 물질층(CM1)의 일단에 연결(접촉)될 수 있다. 따라서, 비트 라인(BL1)은 상기 트랜지스터 형성 영역에서 상기 제 2 수직홀(도 34a의 H20)에 대응하는 영역에 형성될 수 있고, 채널 물질층(CM1)의 일단에 연결(접촉)되도록 형성될 수 있다. 채널 물질층(CM1)의 타단은 상기 커패시터의 전극 부재(EL1)에 연결(접촉)될 수 있다. 비트 라인(BL1)은 구조체(S20)를 수직 방향으로 관통하는 기둥 형상을 가질 수 있다. 비트 라인(BL1)은 측방향으로 채널 물질층(CM1)의 일단에 전기적으로 접속될 수 있다. 복수의 채널 물질층(CM1)에 연결된 복수의 비트 라인(BL1)이 형성될 수 있다.
도시하지는 않았지만, 재형성된 제 3 수직홀(H30')의 위쪽에 증착되어 있는 비트 라인(BL1)의 도전 물질이 있는 경우, 예를 들어, 에치백(etchback) 공정을 통해 이를 제거할 수 있다.
도 51a 내지 도 55b를 참조하여 더미 채널 물질층(DM1)을 제거하여 빈 채널 공간(ES1)을 형성하고 빈 채널 공간(ES1) 내에 채널 물질층(CM1)을 형성하는 방법 및 채널 물질층(CM1)에 연결된 비트 라인(BL1)을 형성하는 방법을 구체적으로 설명하였지만, 이는 예시적인 것에 불과하고, 더미 채널 물질층(DM1)을 채널 물질층(CM1)으로 대체하는 방법 및 비트 라인(BL1)의 형성 방법은, 경우에 따라, 다양하게 변화될 수 있다.
도 55a의 소자 구조에서 하부의 채널 물질층(CM1)과 이를 둘러싸는 워드 라인(WL1) 및 이들 사이의 게이트 절연 물질층(GN1) 등은 제 1 트랜지스터(TR1)를 구성한다고 할 수 있다. 또한, 제 1 트랜지스터(TR1)의 측방으로 제 1 트랜지스터(TR1)와 전기적으로 연결된 하부의 전극 부재(EL1) 및 이와 접하는 유전층(DL1) 및 플레이트 전극(PL1)은 제 1 커패시터(CP1)를 구성한다고 할 수 있다. 또한, 제 1 트랜지스터(TR1)와 제 1 커패시터(CP1)는 하나의 메모리 셀(하부 메모리 셀)을 구성한다고 할 수 있다. 제 1 트랜지스터(TR1)와 제 1 커패시터(CP1)는 수평 방향으로 배열될 수 있다.
또한, 상부의 채널 물질층(CM1)과 이를 둘러싸는 워드 라인(WL1) 및 이들 사이의 게이트 절연 물질층(GN1) 등은 제 2 트랜지스터(TR2)를 구성한다고 할 수 있다. 또한, 제 2 트랜지스터(TR2)의 측방으로 제 2 트랜지스터(TR2)와 전기적으로 연결된 상부의 전극 부재(EL1) 및 이와 접하는 유전층(DL1) 및 플레이트 전극(PL1)은 제 2 커패시터(CP2)를 구성한다고 할 수 있다. 또한, 제 2 트랜지스터(TR2)와 제 2 커패시터(CP2)는 하나의 메모리 셀(상부 메모리 셀)을 구성한다고 할 수 있다. 제 2 트랜지스터(TR2)와 제 2 커패시터(CP2)는 수평 방향으로 배열될 수 있다. 제 2 트랜지스터(TR2)는 제 1 트랜지스터(TR1) 상에 배치될 수 있고, 제 2 커패시터(CP2)는 제 1 커패시터(CP1) 상에 배치될 수 있다.
도시하지는 않았지만, 도 55a 및 도 55b와 같은 소자 구조가 Z축 방향으로 반복적으로 배치될 수 있고, X축 방향으로 반복적으로 배치될 수 있으며, Y축 방향으로도 반복적으로 배치될 수 있다. 이러한 본 발명의 실시예들에 따르면, 집적도를 크게 향상시킬 수 있으면서 우수한 성능 및 동작 특성을 가질 수 있는 메모리 소자를 구현할 수 있다. 상기 메모리 소자는 수평 배열 및 적층형 구조를 갖는 GAA(gate-all-around) 타입의 적층형 메모리 소자일 수 있다. 또한, 본 발명의 일 실시예에 따른 메모리 소자는 수직형 디램(DRAM) 소자 또는 3차원 디램(DRAM) 소자일 수 있다.
이하에서는, 도 55a 및 도 55b를 참조하여 본 발명의 일 실시예에 따른 메모리 소자에 대해서 추가적으로 설명하도록 한다.
도 55a 및 도 55b를 참조하면, 본 발명의 일 실시예에 따른 메모리 소자는 수직 방향으로 적층된 복수의 메모리 셀을 포함할 수 있다. 상기 복수의 메모리 셀 각각은 트랜지스터 및 상기 트랜지스터의 측방으로 이와 전기적으로 연결된 커패시터를 포함할 수 있다. 상기 트랜지스터는 TR1 및 TR2에 해당할 수 있고, 상기 커패시터는 CP1 및 CP2에 해당할 수 있다. 상기 트랜지스터는 채널 물질층(CM1)과 이를 둘러싸는 워드 라인(WL1) 및 이들 사이에 배치된 게이트 절연층(GN1)을 포함할 수 있다. 상기 커패시터는 상기 트랜지스터와 전기적으로 연결된 전극 부재(EL1), 전극 부재(EL1)의 표면에 배치된 유전층(DL1) 및 유전층(DL1)의 표면에 배치된 플레이트 전극(PL1)을 포함할 수 있다.
또한, 상기 메모리 소자는 상기 복수의 메모리 셀의 복수의 트랜지스터에 연결된 비트 라인(BL1)을 포함할 수 있다. 비트 라인(BL1)은 수직 방향으로 연장될 수 있다. 비트 라인(BL1)과 워드 라인(WL1) 사이에서 비트 라인(BL1)의 외측면의 적어도 일부를 둘러싸는 바디 절연층(BN1)이 배치될 수 있다. 상기 복수의 트랜지스터의 상호 인접한 두 개의 워드 라인(WL1) 사이에는 바디 절연층(BN1)과 별도의 물질층인 충진 절연층(NF1)이 배치될 수 있다.
본 발명의 실시예에서 상기 트랜지스터는 GAA(gate-all-around) 구조를 가질 수 있다. 이와 관련해서, 상기 트랜지스터와 이를 포함하는 메모리 소자는 우수한 특성을 가질 수 있다.
바디 절연층(BN1)은, 도 55b에 도시된 바와 같이 위에서 보았을 때, 워드 라인(WL1)과 동일한 방향으로 연장된 라인 형태를 가질 수 있다. 바디 절연층(BN1) 내에 복수의 비트 라인(BL1)이 수평 방향, 즉, 워드 라인(WL1)이 연장된 수평 방향으로 상호 이격하여 배치될 수 있다.
부가해서, 상기 메모리 소자는 전극 부재(EL1)에 인접한 게이트 절연층(GN1)의 일부(단부)를 둘러싸면서 워드 라인(WL1)의 측면을 덮도록 연장된 삽입 절연층(NN1)을 더 포함할 수 있다. 삽입 절연층(NN1)은 바디 절연층(BN1) 및 충진 절연층(NF1)과 별도의 물질층일 수 있다. 삽입 절연층(NN1)은, 예컨대, ALD(atomic layer deposition) 물질층일 수 있다.
일 실시예에 따르면, 충진 절연층(NF1)의 제 1 측면(제 1 단부)에 바디 절연층(BN1)이 접촉될 수 있고, 충진 절연층(NF1)의 제 2 측면(제 2 단부)에 삽입 절연층(NN1)이 접촉될 수 있다. 삽입 절연층(NN1)의 일부는 전극 부재(EL1)에 접촉될 수 있다.
또한, 일 실시예에 따르면, 삽입 절연층(NN1)의 측면은 유전층(DL1)의 측면에 접촉될 수 있다. 삽입 절연층(NN1)의 제 1 측면에 워드 라인(WL1)이 접촉될 수 있고, 삽입 절연층(NN1)의 제 2 측면에 유전층(DL1)이 접촉될 수 있다. 그러나, 이러한 구조에 한정되지 않고, 변형 가능할 수 있다.
본 발명의 일 실시예에 따른 메모리 소자는 도 55a 및 도 55b에 도시된 바와 같은 구조적 특징들을 가질 수 있다. 예를 들어, 상기 메모리 소자는 적층형 구조를 가지면서 바디 절연층(BN1), 충진 절연층(NF1), 삽입 절연층(NN1) 및 이들의 주변부, 그리고, 트랜지스터 및 커패시터의 구조에서 특징들을 가질 수 있다.
이상에서 설명한 본 발명의 실시예들에 따르면, 집적도를 향상시킬 수 있으면서 우수한 성능 및 동작 특성을 가질 수 있는 적층형 메모리 소자를 구현할 수 있다. 또한, 본 발명의 실시예들에 따르면, 반도체 물질(예컨대, 산화물 반도체 물질)의 식각 손상, 수소(H2) 공정에 의한 손상, 열 공정에 의한 손상 등에 따른 특성 열화를 방지 내지 최소화할 수 있는 메모리 소자의 제조 방법을 구현할 수 있다. 예컨대, 본 발명의 실시예들에 따르면, 주어진 방식에 따라 희생층을 패터닝한 후, 상기 희생층의 패턴을 제거한 영역(공간)에 더미 물질을 형성한 다음, 소자의 제조가 거의 완료된 상태에서 상기 더미 물질을 유효 반도체 물질(예컨대, 산화물 반도체 물질)로 대체함으로써, 유효 반도체 물질(예컨대, 산화물 반도체 물질)의 식각 손상, 수소(H2)에 의한 손상, 열에 의한 손상 등에 따른 특성 열화를 방지 내지 최소화할 수 있는 적층형 메모리 소자의 제조 방법을 구현할 수 있다. 일례에 따르면, 상기 적층형 메모리 소자는 수평 적층형 디램(DRAM) 소자를 포함하여 구성될 수 있다. 그러나, 본 발명의 실시예들에 따른 소자 구조 및 제조 방법의 적어도 일부는 디램(DRAM) 소자뿐 아니라, 다른 메모리 소자(예컨대, PRAM, RRAM, SRAM, flash 메모리, MRAM, FRAM 등) 또는 논리 회로가 집적된 로직(logic) 소자를 구현하는 기술 분야 등에도 적용될 수 있다.
본 명세서에서는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다. 해당 기술 분야에서 통상의 지식을 가진 자라면, 도 1a 내지 도 26b 및 도 27a 내지 도 55b를 참조하여 설명한 실시예에 따른 메모리 소자 및 그 제조 방법이, 본 발명의 기술적 사상이 벗어나지 않는 범위 내에서, 다양하게 치환, 변경 및 변형될 수 있음을 알 수 있을 것이다. 때문에 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명의 실시예들은 반도체/전자 소자 및 그 제조 방법에 적용될 수 있다. 예컨대, 본 발명의 실시예들은 메모리 소자 및 그 제조 방법에 적용될 수 있다.

Claims (31)

  1. 제 1 절연층과 상기 제 1 절연층 상에 순차로 적층된 제 1 희생층 및 제 2 절연층을 포함하는 적층체를 형성하는 단계;
    상기 적층체를 패터닝하여 상기 제 1 희생층으로부터 얻어진 제 1 희생층 패턴을 구비한 적어도 하나의 패턴부를 갖는 패턴화된 적층체를 형성하되, 상기 패턴부는 제 1 방향으로 연장된 형태를 갖고, 상기 제 1 방향과 수직한 제 2 방향에 따른 상기 패턴부의 양측에 빈공간이 구비된 상기 패턴화된 적층체를 형성하는 단계;
    상기 적어도 하나의 패턴부의 양측의 빈공간에 절연 물질을 충진하여 상기 패턴화된 적층체와 상기 절연 물질을 포함하는 구조체를 형성하는 단계;
    상기 구조체에 상기 패턴부의 상기 제 1 희생층 패턴을 관통하는 제 1 수직홀을 형성하는 단계;
    상기 제 1 수직홀에 의해 노출된 상기 제 1 희생층 패턴을 제거하여 상기 제 1 방향으로 연장된 수평홀을 형성하는 단계;
    상기 제 1 수직홀 및 상기 수평홀의 내측면에 게이트 절연 물질층을 형성하고, 상기 게이트 절연 물질층 상에 상기 제 1 수직홀 및 상기 수평홀을 충진하는 채널 물질층을 형성하는 단계;
    상기 게이트 절연 물질층 및 상기 채널 물질층이 형성된 상기 구조체에서 상기 제 1 수직홀에 대응하는 영역에 제 2 수직홀을 형성하는 단계;
    상기 구조체의 상기 제 2 수직홀 주위의 트랜지스터 형성 영역에서 상기 제 1 및 제 2 절연층과 상기 절연 물질을 제거하여 상기 게이트 절연 물질층을 노출시키는 단계;
    상기 트랜지스터 형성 영역에서 상기 노출된 게이트 절연 물질층 부분을 둘러싸는 워드 라인을 형성하여 이를 포함하는 트랜지스터를 정의하는 단계;
    상기 구조체의 상기 트랜지스터 형성 영역과 인접한 커패시터 형성 영역에 제 1 트렌치를 형성하는 단계;
    상기 커패시터 형성 영역에서 상기 제 1 트렌치에 의해 노출된 상기 제 1 및 제 2 절연층과 상기 절연 물질을 제거하여 상기 게이트 절연 물질층을 노출시키는 제 1 리세스부를 형성하는 단계;
    상기 제 1 리세스부를 충진하는 몰드 절연층을 형성하는 단계;
    상기 트랜지스터 형성 영역에서 상기 제 2 수직홀에 대응하는 영역에 상기 채널 물질층의 일단에 연결된 비트 라인을 형성하는 단계; 및
    상기 커패시터 형성 영역에서 상기 채널 물질층 및 상기 게이트 절연 물질층을 제거하여 제 2 리세스부를 형성하고, 상기 제 2 리세스부의 내측면에 상기 채널 물질층의 타단과 연결된 전극 부재를 형성하고, 상기 전극 부재 상에 유전층 및 플레이트 전극을 순차로 형성하여 상기 전극 부재와 상기 유전층 및 상기 플레이트 전극을 포함하는 커패시터를 형성하는 단계를 포함하는 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 수평홀을 형성하는 단계에서 상기 제 1 희생층 패턴 전체를 제거하는 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 절연층, 상기 제 2 절연층 및 상기 절연 물질은 실리콘 질화물을 포함하고,
    상기 제 1 희생층은 실리콘 산화물을 포함하는 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 채널 물질층은 산화물 반도체를 포함하는 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 워드 라인을 형성하여 상기 트랜지스터를 정의하는 단계는,
    상기 트랜지스터 형성 영역에서 상기 노출된 게이트 절연 물질층 부분을 둘러싸는 워드 라인용 물질층을 형성하는 단계;
    상기 워드 라인용 물질층에서 상기 제 2 수직홀에 대응하는 영역을 식각하여 관통홀을 형성하는 단계;
    상기 채널 물질층의 상기 일단이 상기 워드 라인용 물질층 보다 상기 관통홀 쪽으로 돌출되도록 상기 관통홀을 통해 노출된 상기 워드 라인용 물질층의 일부를 리세스하는 단계; 및
    상기 관통홀을 충진하는 바디 절연층을 형성하는 단계를 포함하는 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 커패시터 형성 영역에 상기 제 1 리세스부를 형성하는 단계 후, 상기 제 1 리세스부에 의해 노출된 상기 워드 라인용 물질층의 일부를 리세스하는 단계를 더 포함하는 메모리 소자의 제조 방법.
  7. 제 5 항에 있어서, 상기 비트 라인을 형성하는 단계는,
    상기 바디 절연층의 상기 제 2 수직홀에 대응하는 영역에 제 3 수직홀을 형성하는 단계; 및
    상기 제 3 수직홀 내에 상기 비트 라인을 형성하는 단계를 포함하는 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 커패시터 형성 영역에 상기 제 1 리세스부를 형성하는 단계 후, 상기 커패시터 형성 영역에서 상기 노출된 상기 게이트 절연 물질층 부분을 감싸는 삽입 절연층을 형성하는 단계를 더 포함하고,
    상기 몰드 절연층은 상기 삽입 절연층 상에 상기 제 1 리세스부 및 상기 제 1 트렌치를 충진하도록 형성되고,
    상기 몰드 절연층에서 상기 제 1 트렌치에 대응하는 영역에 제 2 트렌치를 형성하는 단계를 더 포함하며,
    상기 제 2 트렌치에 의해 노출된 상기 채널 물질층, 상기 게이트 절연 물질층 및 상기 삽입 절연층을 식각하여 상기 제 2 리세스부를 형성하는 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 전극 부재를 형성한 후, 상기 몰드 절연층을 식각하여 상기 전극 부재의 외측면을 노출시키는 단계를 더 포함하고,
    상기 몰드 절연층을 식각한 후, 상기 유전층 및 상기 플레이트 전극을 순차로 형성하는 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 적층체는 상기 제 2 절연층 상에 순차로 적층된 제 2 희생층 및 제 3 절연층을 더 포함하고,
    상기 적층체는 상기 제 2 절연층을 기준으로 상하 대칭적인 구조를 갖는 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 2 절연층은 상기 제 1 절연층, 상기 제 3 절연층, 상기 제 1 희생층 및 상기 제 2 희생층 각각의 두께 보다 큰 두께를 갖는 메모리 소자의 제조 방법.
  12. 제 10 항에 있어서,
    상기 트랜지스터는 제 1 트랜지스터이고,
    상기 커패시터는 제 1 커패시터이며,
    상기 메모리 소자는 상기 제 1 트랜지스터 상에 배치되는 제 2 트랜지스터 및 상기 제 1 커패시터 상에 배치되는 제 2 커패시터를 더 포함하도록 형성되는 메모리 소자의 제조 방법.
  13. 제 1 절연층과 상기 제 1 절연층 상에 순차로 적층된 제 1 희생층 및 제 2 절연층을 포함하는 적층체를 형성하는 단계;
    상기 적층체를 패터닝하여 상기 제 1 희생층으로부터 얻어진 제 1 희생층 패턴을 구비한 적어도 하나의 패턴부를 갖는 패턴화된 적층체를 형성하되, 상기 패턴부는 제 1 방향으로 연장된 형태를 갖고, 상기 제 1 방향과 수직한 제 2 방향에 따른 상기 패턴부의 양측에 빈공간이 구비된 상기 패턴화된 적층체를 형성하는 단계;
    상기 적어도 하나의 패턴부의 양측의 빈공간에 절연 물질을 충진하여 상기 패턴화된 적층체와 상기 절연 물질을 포함하는 구조체를 형성하는 단계;
    상기 구조체에 상기 패턴부의 상기 제 1 희생층 패턴을 관통하는 제 1 수직홀을 형성하는 단계;
    상기 제 1 수직홀에 의해 노출된 상기 제 1 희생층 패턴을 제거하여 상기 제 1 방향으로 연장된 수평홀을 형성하는 단계;
    상기 제 1 수직홀 및 상기 수평홀의 내측면에 게이트 절연 물질층을 형성하고, 상기 게이트 절연 물질층 상에 상기 제 1 수직홀 및 상기 수평홀을 충진하는 더미(dummy) 채널 물질층을 형성하는 단계;
    상기 게이트 절연 물질층 및 상기 더미 채널 물질층이 형성된 상기 구조체에서 상기 제 1 수직홀에 대응하는 영역에 제 2 수직홀을 형성하는 단계;
    상기 구조체의 상기 제 2 수직홀 주위의 트랜지스터 형성 영역에서 상기 제 1 및 제 2 절연층과 상기 절연 물질을 제거하여 상기 게이트 절연 물질층을 노출시키는 단계;
    상기 트랜지스터 형성 영역에서 상기 노출된 게이트 절연 물질층 부분을 둘러싸는 워드 라인을 형성하는 단계;
    상기 구조체의 상기 트랜지스터 형성 영역과 인접한 커패시터 형성 영역에 제 1 트렌치를 형성하는 단계;
    상기 커패시터 형성 영역에서 상기 제 1 트렌치에 의해 노출된 상기 제 1 및 제 2 절연층과 상기 절연 물질을 제거하여 상기 게이트 절연 물질층을 노출시키는 제 1 리세스부를 형성하는 단계;
    상기 제 1 리세스부를 충진하는 몰드 절연층을 형성하는 단계;
    상기 커패시터 형성 영역에서 상기 더미 채널 물질층 및 상기 게이트 절연 물질층을 제거하여 제 2 리세스부를 형성하고, 상기 제 2 리세스부의 내측면에 전극 부재를 형성하고, 상기 전극 부재 상에 유전층 및 플레이트 전극을 순차로 형성하여 상기 전극 부재와 상기 유전층 및 상기 플레이트 전극을 포함하는 커패시터를 형성하는 단계;
    상기 트랜지스터 형성 영역에서 상기 더미 채널 물질층을 제거하여 빈 채널 공간을 형성하고, 상기 빈 채널 공간 내에 상기 커패시터와 연결된 채널 물질층을 형성하여 상기 채널 물질층을 포함하는 트랜지스터를 정의하는 단계; 및
    상기 채널 물질층에 연결된 비트 라인을 형성하는 단계를 포함하는 메모리 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 절연층, 상기 제 2 절연층 및 상기 절연 물질은 실리콘 질화물을 포함하고,
    상기 제 1 희생층은 실리콘 산화물을 포함하는 메모리 소자의 제조 방법.
  15. 제 13 항에 있어서,
    상기 더미 채널 물질층은 폴리실리콘(poly-Si)을 포함하는 메모리 소자의 제조 방법.
  16. 제 13 항에 있어서,
    상기 채널 물질층은 산화물 반도체를 포함하는 메모리 소자의 제조 방법.
  17. 제 13 항에 있어서, 상기 워드 라인을 형성하는 단계는,
    상기 트랜지스터 형성 영역에서 상기 노출된 게이트 절연 물질층 부분을 둘러싸는 워드 라인용 물질층을 형성하는 단계;
    상기 워드 라인용 물질층에서 상기 제 2 수직홀에 대응하는 영역을 식각하여 관통홀을 형성하는 단계;
    상기 더미 채널 물질층의 일단이 상기 워드 라인용 물질층 보다 상기 관통홀 쪽으로 돌출되도록 상기 관통홀을 통해 노출된 상기 워드 라인용 물질층의 일부를 리세스하는 단계; 및
    상기 관통홀을 충진하는 바디 절연층을 형성하는 단계를 포함하는 메모리 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 커패시터 형성 영역에 상기 제 1 리세스부를 형성하는 단계 후, 상기 제 1 리세스부에 의해 노출된 상기 워드 라인용 물질층의 일부를 리세스하는 단계를 더 포함하는 메모리 소자의 제조 방법.
  19. 제 17 항에 있어서, 상기 빈 채널 공간을 형성하고 상기 채널 물질층을 형성하는 단계는,
    상기 바디 절연층의 상기 제 2 수직홀에 대응하는 영역에 제 3 수직홀을 형성하는 단계;
    상기 제 3 수직홀에 의해 노출된 상기 더미 채널 물질층을 제거하여 상기 빈 채널 공간을 형성하는 단계; 및
    상기 빈 채널 공간 및 상기 제 3 수직홀 내에 상기 채널 물질층을 형성하는 단계를 포함하는 메모리 소자의 제조 방법.
  20. 제 19 항에 있어서, 상기 비트 라인을 형성하는 단계는,
    상기 제 3 수직홀 내에 형성된 상기 채널 물질층 부분을 제거하여 상기 제 3 수직홀을 재형성하는 단계; 및
    상기 재형성된 제 3 수직홀 내에 상기 비트 라인을 형성하는 단계를 포함하는 메모리 소자의 제조 방법.
  21. 제 13 항에 있어서,
    상기 커패시터 형성 영역에 상기 제 1 리세스부를 형성하는 단계 후, 상기 커패시터 형성 영역에서 상기 노출된 상기 게이트 절연 물질층 부분을 감싸는 삽입 절연층을 형성하는 단계를 더 포함하고,
    상기 몰드 절연층은 상기 삽입 절연층 상에 상기 제 1 리세스부 및 상기 제 1 트렌치를 충진하도록 형성되고,
    상기 몰드 절연층에서 상기 제 1 트렌치에 대응하는 영역에 제 2 트렌치를 형성하는 단계를 더 포함하며,
    상기 제 2 트렌치에 의해 노출된 상기 더미 채널 물질층, 상기 게이트 절연 물질층 및 상기 삽입 절연층을 식각하여 상기 제 2 리세스부를 형성하는 메모리 소자의 제조 방법.
  22. 제 13 항에 있어서,
    상기 전극 부재를 형성한 후, 상기 몰드 절연층을 식각하여 상기 전극 부재의 외측면을 노출시키는 단계를 더 포함하고,
    상기 몰드 절연층을 식각한 후, 상기 유전층 및 상기 플레이트 전극을 순차로 형성하는 메모리 소자의 제조 방법.
  23. 제 13 항에 있어서,
    상기 적층체는 상기 제 2 절연층 상에 순차로 적층된 제 2 희생층 및 제 3 절연층을 더 포함하고,
    상기 적층체는 상기 제 2 절연층을 기준으로 상하 대칭적인 구조를 갖는 메모리 소자의 제조 방법.
  24. 제 23 항에 있어서,
    상기 제 2 절연층은 상기 제 1 절연층, 상기 제 3 절연층, 상기 제 1 희생층 및 상기 제 2 희생층 각각의 두께 보다 큰 두께를 갖는 메모리 소자의 제조 방법.
  25. 제 23 항에 있어서,
    상기 트랜지스터는 제 1 트랜지스터이고,
    상기 커패시터는 제 1 커패시터이며,
    상기 메모리 소자는 상기 제 1 트랜지스터 상에 배치되는 제 2 트랜지스터 및 상기 제 1 커패시터 상에 배치되는 제 2 커패시터를 더 포함하도록 형성되는 메모리 소자의 제조 방법.
  26. 수직 방향으로 적층된 복수의 메모리 셀을 포함하고,
    상기 복수의 메모리 셀 각각은 트랜지스터 및 상기 트랜지스터의 측방으로 이와 전기적으로 연결된 커패시터를 포함하고,
    상기 트랜지스터는 채널 물질층과 이를 둘러싸는 워드 라인 및 이들 사이에 배치된 게이트 절연층을 포함하고,
    상기 커패시터는 상기 트랜지스터와 전기적으로 연결된 전극 부재, 상기 전극 부재의 표면에 배치된 유전층 및 상기 유전층의 표면에 배치된 플레이트 전극을 포함하고,
    상기 복수의 메모리 셀의 복수의 트랜지스터에 연결된 것으로, 수직 방향으로 연장된 비트 라인이 구비되고,
    상기 비트 라인과 상기 워드 라인 사이에서 상기 비트 라인의 외측면의 적어도 일부를 둘러싸는 바디 절연층이 구비되고,
    상기 복수의 트랜지스터의 상호 인접한 두 개의 워드 라인 사이에 상기 바디 절연층과 별도의 물질층인 충진 절연층이 구비된 메모리 소자.
  27. 제 26 항에 있어서,
    상기 트랜지스터는 GAA(gate-all-around) 구조를 갖는 메모리 소자.
  28. 제 26 항에 있어서,
    상기 바디 절연층은, 위에서 보았을 때, 상기 워드 라인과 동일한 방향으로 연장된 라인 형태를 갖는 메모리 소자.
  29. 제 26 항에 있어서,
    상기 전극 부재에 인접한 상기 게이트 절연층의 일부를 둘러싸면서 상기 워드 라인의 측면을 덮도록 연장된 삽입 절연층을 더 포함하고,
    상기 삽입 절연층은 상기 바디 절연층 및 상기 충진 절연층과 별도의 물질층인 메모리 소자.
  30. 제 29 항에 있어서,
    상기 충진 절연층의 제 1 측면에 상기 바디 절연층이 접촉되고,
    상기 충진 절연층의 제 2 측면에 상기 삽입 절연층이 접촉된 메모리 소자.
  31. 제 29 항에 있어서,
    상기 삽입 절연층은 ALD(atomic layer deposition) 물질층인 메모리 소자.
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