WO2024125468A1 - 封装结构及其制作方法 - Google Patents

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WO2024125468A1
WO2024125468A1 PCT/CN2023/137997 CN2023137997W WO2024125468A1 WO 2024125468 A1 WO2024125468 A1 WO 2024125468A1 CN 2023137997 W CN2023137997 W CN 2023137997W WO 2024125468 A1 WO2024125468 A1 WO 2024125468A1
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WO
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semiconductor chip
chip
optical coupling
dummy
semiconductor
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PCT/CN2023/137997
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English (en)
French (fr)
Inventor
孟怀宇
沈亦晨
严其新
江卢山
吴建华
Original Assignee
南京光智元科技有限公司
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Definitions

  • the present application relates to the field of semiconductor packaging, and in particular to a packaging structure and a manufacturing method thereof.
  • packaging structures with high integration density are becoming more and more important.
  • 3D packaging structures can be used to stack chips on top of each other.
  • EIC chip electronic integrated circuit chip
  • PIC chip photonic integrated circuit chip
  • 3D stacking interconnection In order to shorten the signal transmission path and obtain good enough electrical performance, it is becoming more and more a trend for PIC chip-EIC chip to use 3D stacking interconnection to replace traditional wire bonding interconnection.
  • the optical fiber structure and the PIC chip are coupled with the grating coupler (GC) by surface coupling, then it is necessary to reserve space for coupling, and it is required that no organic matter should remain on the coupling surface to block the transmission of light.
  • GC grating coupler
  • the use of 3D stacking interconnection generally also uses plastic sealing technology, so that the surface of the PIC chip facing the EIC chip is completely wrapped by the plastic sealing layer to provide effective physical protection for the EIC chip and the PIC chip. Therefore, the requirements of coupling space and physical protection conflict.
  • the current mainstream surface coupling operation process is to first use passive alignment to place the optical fiber structure within a certain range from the target position, and then use active alignment to read the coupling efficiency data to determine the final position, which makes the operation efficiency of the entire surface coupling process low.
  • the coupling loss of the grating coupler is to be controlled within 1dB
  • the patch accuracy of the patch equipment in the X-Y direction needs to be controlled within ⁇ 2.5 ⁇ m. Therefore, higher requirements are also placed on the patch accuracy of the patch equipment.
  • the embodiments of the present application provide a packaging structure and a manufacturing method thereof.
  • a method for manufacturing a packaging structure comprising:
  • a semiconductor wafer comprising a plurality of first semiconductor chips, each of the first semiconductor chips has a first surface and a second surface opposite to each other, an optical coupling region and a non-optical coupling region surrounding the optical coupling region are arranged on the first surface, and an optical coupling interface is arranged in the optical coupling region;
  • At least one second semiconductor chip corresponding to the first semiconductor chip is provided, and the at least one second semiconductor chip is fixed on the first surface of the first semiconductor chip; wherein a dummy area is provided on a second semiconductor chip corresponding to the first semiconductor chip, the dummy area is an area where no circuit is provided, the shape of the dummy area is adapted to the shape of the optical coupling area, and the dummy area of the second semiconductor chip is correspondingly covered above the optical coupling area, and at the same time, for the second semiconductor chip correspondingly covering the optical coupling area, the substrate of the second semiconductor chip has a light-transmitting property for light of a preset wavelength;
  • a first microlens is fabricated on the dummy region on a second semiconductor chip corresponding to the optical coupling region, so as to correct the light input into the optical coupling region for optical coupling.
  • the curvature of the first microlens and the distance between the first microlens and the optical coupling interface are modulated so as to converge the light incident on the first microlens to the optical coupling interface.
  • a substrate of the second semiconductor chip includes silicon.
  • the method of manufacturing a first microlens on the dummy area on a second semiconductor chip corresponding to the light coupling area for each of the first semiconductor chips includes:
  • the arc-shaped protrusion structure is etched by an etching process to form a The first microlens is formed on the second semiconductor chip.
  • the method further includes: before fixing the at least one second semiconductor chip on the first surface of the first semiconductor chip, making a plurality of metal connecting pillars in each of the first semiconductor chips, and exposing one side surface of each of the metal connecting pillars from the surface of the first semiconductor chip.
  • fixing the at least one second semiconductor chip on the first semiconductor chip includes: fixing the at least one second semiconductor chip on the first surface of the first semiconductor chip by hybrid bonding.
  • the method further includes: after the first microlens is fabricated on the dummy area on a second semiconductor chip corresponding to the optical coupling area for each of the first semiconductor chips, the surface of each of the second semiconductor chips facing away from the first semiconductor chip is temporarily bonded to the first carrier substrate through a temporary bonding adhesive; the body of the first semiconductor chip is thinned on the side of the first semiconductor chip away from the at least one second semiconductor chip to expose the surface of the metal connecting column away from the at least one second semiconductor chip; and after the surface of the metal connecting column away from the at least one second semiconductor chip is exposed, a first conductive bump is fabricated on the exposed surface of each of the metal connecting columns.
  • the method further includes: after forming the first conductive bump on the exposed surface of each of the metal connecting pillars, debonding the first carrier substrate; bonding the side surface of each of the second semiconductor chips facing away from the first semiconductor chip with a cutting tape; and cutting at the position of the cutting line between two adjacent first semiconductor chips to obtain a plurality of separate chip packaging components, wherein each of the chip packaging components includes a first semiconductor chip and at least one corresponding second semiconductor chip.
  • the method further includes: after obtaining a plurality of separated chip packaging components, installing each chip packaging component on a corresponding packaging substrate; after installing the chip packaging components on the corresponding packaging substrate, installing the optical fiber structure on the first microlens.
  • a method for manufacturing a packaging structure comprising:
  • a semiconductor wafer comprising a plurality of first semiconductor chips, each of the first semiconductor chips having a first surface and a second surface opposite to each other, and an optical coupling A region and a non-optical coupling region surrounding the optical coupling region, wherein an optical coupling interface is arranged in the optical coupling region;
  • At least one dummy chip corresponding to the first semiconductor chip is provided, and the at least one dummy chip is fixed on the first surface of the first semiconductor chip; wherein a dummy chip corresponding to the first semiconductor chip is covered above the optical coupling area, and at the same time, for the dummy chip corresponding to the optical coupling area, the substrate of the dummy chip has a light-transmitting property for light of a preset wavelength;
  • a second microlens is manufactured on a dummy chip corresponding to the optical coupling region to correct the light input into the optical coupling region for optical coupling.
  • At least one second semiconductor chip corresponding to the first semiconductor chip is provided, and the at least one second semiconductor chip is fixed on the non-optical coupling region of the first surface of the first semiconductor chip.
  • the curvature of the second microlens and the distance between the second microlens and the optical coupling interface are modulated so as to converge the light incident on the second microlens to the optical coupling interface.
  • a substrate of the dummy chip includes silicon or glass.
  • a top surface of the at least one dummy chip away from the first surface is flush with a top surface of the at least one second semiconductor chip away from the first surface.
  • the method of manufacturing a second microlens on a dummy chip corresponding to the light coupling region for each of the first semiconductor chips includes:
  • the arc-shaped protrusion structure is etched by an etching process to form the second microlens on each of the dummy chips corresponding to the light coupling region.
  • the method further comprises: before placing the at least one second semiconductor chip Before being fixed on the first surface of the first semiconductor chip, a plurality of metal connection pillars are manufactured in each of the first semiconductor chips, and one side surface of each of the metal connection pillars is exposed from the surface of the first semiconductor chip.
  • fixing the at least one second semiconductor chip and the at least one dummy chip on the first semiconductor chip includes: fixing the at least one second semiconductor chip on the first surface of the first semiconductor chip by hot pressing, reflow soldering or hybrid bonding; fixing each of the dummy chips to the first semiconductor chip by hybrid bonding.
  • the method further includes: after completing the production of a second microlens on a dummy chip corresponding to the optical coupling region for each of the first semiconductor chips, temporarily bonding the surface of each dummy chip facing away from the first semiconductor chip to the first carrier substrate via a temporary bonding adhesive; thinning the body of the first semiconductor chip on the side of the first semiconductor chip away from the at least one dummy chip to expose the surface of the metal connecting column away from the at least one dummy chip; and, after exposing the surface of the metal connecting column away from the at least one dummy chip, producing a second conductive bump on the exposed surface of each of the metal connecting columns.
  • the method further includes: after forming a second conductive bump on the exposed surface of each of the metal connecting pillars, debonding the first carrier substrate; bonding a surface of each of the second semiconductor chips and each of the dummy chips facing away from the first semiconductor chip with a cutting tape; and cutting at the position of the cutting line between two adjacent first semiconductor chips to obtain a plurality of separate chip packaging components, each of the chip packaging components including a first semiconductor chip and at least one corresponding dummy chip.
  • a packaging structure comprising:
  • a first semiconductor chip wherein the first semiconductor chip has a first surface and a second surface opposite to each other, an optical coupling region and a non-optical coupling region surrounding the optical coupling region are arranged on the first surface, and an optical coupling interface is arranged in the optical coupling region;
  • a substrate of the second semiconductor chip includes silicon.
  • each of the metal connecting pillars is electrically connected to the corresponding packaging substrate through a first conductive bump; the packaging structure also includes an optical fiber structure, which is mounted to a side surface of the first microlens that is away from the corresponding first semiconductor chip.
  • a first semiconductor chip wherein the first semiconductor chip has a first surface and a second surface opposite to each other, an optical coupling region and a non-optical coupling region surrounding the optical coupling region are arranged on the first surface, and an optical coupling interface is arranged in the optical coupling region;
  • At least one dummy chip the at least one dummy chip being fixed on the first surface, wherein a dummy chip corresponding to the first semiconductor chip covers above the optical coupling area, and at the same time, for the dummy chip corresponding to the dummy chip covering the optical coupling area, a substrate of the dummy chip has a light-transmitting property for light of a preset wavelength;
  • plastic encapsulation layer located on the first surface of the first semiconductor chip and covering the at least one dummy chip
  • a second microlens is manufactured on a dummy chip corresponding to the light coupling region.
  • the package structure further includes at least one second semiconductor chip. At least one second semiconductor chip is fixed on the non-light coupling region of the first surface of the first semiconductor chip.
  • a top surface of the at least one dummy chip away from the first surface is flush with a top surface of the at least one second semiconductor chip away from the first surface.
  • the curvature of the second microlens and the distance between the second microlens and the optical coupling interface are modulated so as to converge the light incident on the second microlens to the optical coupling interface.
  • a substrate of the dummy chip includes silicon or glass.
  • a plurality of metal connection pillars are disposed in each of the first semiconductor chips, and a side surface of each of the metal connection pillars is exposed from a surface of the first semiconductor chip.
  • each of the metal connecting pillars is electrically connected to the corresponding substrate via a second conductive bump; the packaging structure further includes an optical fiber structure, which is mounted to a side surface of the second microlens facing away from the corresponding first semiconductor chip.
  • a packaging structure comprising:
  • a first semiconductor chip wherein the first semiconductor chip has a first surface and a second surface opposite to each other, an optical coupling region and a non-optical coupling region surrounding the optical coupling region are arranged on the first surface, and an optical coupling interface is arranged in the optical coupling region;
  • At least one dummy chip the at least one dummy chip being fixed on the first surface, wherein a dummy chip corresponding to the first semiconductor chip covers above the optical coupling area, and at the same time, for the dummy chip corresponding to the dummy chip covering the optical coupling area, a substrate of the dummy chip has a light-transmitting property for light of a preset wavelength;
  • An optical fiber structure is provided on a dummy chip corresponding to the optical coupling region, and a third microlens corresponding one-to-one to the optical fiber in the optical fiber structure is provided at a light outlet end of the optical fiber structure.
  • the packaging structure further includes: a plastic encapsulation layer, wherein the plastic encapsulation layer is located on the first surface of the first semiconductor chip and covers a side surface of the at least one dummy chip.
  • the package structure further includes at least one second semiconductor chip, wherein the at least one second semiconductor chip is fixed to the non-conductive surface of the first surface of the first semiconductor chip.
  • Optical coupling area Optical coupling area.
  • the packaging structure further includes at least one second semiconductor chip, and the at least one second semiconductor chip is fixed on the non-optical coupling region of the first surface of the first semiconductor chip.
  • a substrate of the dummy chip includes silicon or glass.
  • an upper surface of the dummy chip has an anti-reflection coating.
  • a plurality of metal connection pillars are disposed in each of the first semiconductor chips, and a side surface of each of the metal connection pillars is exposed from a surface of the first semiconductor chip, and each of the metal connection pillars is electrically connected to a corresponding substrate through a second conductive bump.
  • the method for manufacturing a packaging structure includes: providing a semiconductor wafer, the semiconductor wafer includes a plurality of first semiconductor chips, and for each first semiconductor chip, manufacturing a microlens on a second semiconductor chip or a dummy chip corresponding to the optical coupling region to correct the light input into the optical coupling region for optical coupling; at the same time, for the second semiconductor chip or the dummy chip corresponding to the optical coupling region, the substrate of the second semiconductor chip or the substrate of the dummy chip has a light-transmitting property for light of a preset wavelength.
  • the microlens can converge the light incident on the microlens to the optical coupling interface, the subsequent optical coupling accuracy requirements are greatly reduced, and the operating efficiency of the surface coupling process is also improved, and the tolerance value for the patch alignment tolerance of the patch equipment is higher.
  • Another embodiment of the present invention provides a packaging structure including a first semiconductor chip, wherein the first semiconductor chip has a first surface and a second surface relative to each other, an optical coupling area and a non-optical coupling area surrounding the optical coupling area are provided on the first surface, an optical coupling interface is provided in the optical coupling area, and an optical fiber structure having a third microlens at the light output port is provided on a dummy chip corresponding to the light coupling area to correct the light input into the optical coupling area for optical coupling; since the microlens can converge the light emitted from the optical fiber structure and then transmit it to the optical coupling interface through the dummy chip, the subsequent optical coupling accuracy requirements are greatly reduced, while the operating efficiency of the surface coupling process is also improved, and the tolerance value for the patch alignment tolerance of the patch equipment is higher.
  • the substrate of the dummy chip has a high light transmittance property for light of a preset wavelength, and through the The light focused by the microlens is transmitted through the dummy chip with little loss, and the dummy chip has a certain thickness, which supports the optical fiber structure, greatly reduces the stress generated by the optical fiber structure on the first semiconductor chip, and provides stability for the packaging structure.
  • FIG. 1 is a flow chart of a method for manufacturing a packaging structure according to a first embodiment of the present invention.
  • 2A-2J are schematic diagrams of the manufacturing process of the packaging structure manufacturing method provided according to the first embodiment of the present invention.
  • FIG. 3 is a schematic diagram of a planar structure of a first semiconductor chip provided according to an embodiment of the present invention.
  • FIG. 4 is a schematic diagram of a chip-scale packaging structure provided according to the first embodiment of the present invention.
  • FIG. 5 is a schematic diagram showing the connection between a chip-scale packaging structure and a packaging substrate according to the first embodiment of the present invention.
  • FIG. 6 is a flow chart of a method for manufacturing a packaging structure according to a second embodiment of the present invention.
  • FIGS. 7A-7J are schematic diagrams of manufacturing processes of a method for manufacturing a packaging structure provided according to the second embodiment of the present invention.
  • FIG. 8 is a schematic diagram of a chip-scale packaging structure provided according to a second embodiment of the present invention.
  • FIG. 9 is a schematic diagram showing the connection between a chip-scale packaging structure and a packaging substrate according to a second embodiment of the present invention.
  • FIG. 10 is a flow chart of a method for manufacturing a packaging structure according to a third embodiment of the present invention.
  • 11A-11E are schematic diagrams of manufacturing processes of a method for manufacturing a packaging structure provided according to Embodiment 3 of the present invention.
  • FIG. 12 is a schematic diagram of a chip-scale packaging structure provided according to a third embodiment of the present invention.
  • FIG. 13 is a schematic diagram showing the connection between a chip-scale packaging structure and a packaging substrate according to a third embodiment of the present invention.
  • the terms “installed”, “connected” and “connected” should be understood in a broad sense.
  • it can be a fixed connection, a detachable connection, or an integral connection; it can be a mechanical connection, an electrical connection, or can communicate with each other; it can be directly connected, or indirectly connected through an intermediate medium, it can be the internal connection of two elements or the interaction relationship between two elements.
  • the meaning of chip in this article may include bare chips.
  • the sequence illustrated in this article represents an exemplary scheme, but does not represent a limitation on the sequence. For ordinary technicians in this field, the specific meanings of the above terms in the present invention can be understood according to specific circumstances.
  • FIG. 1 is a flow chart of a method for manufacturing a packaging structure according to a first embodiment of the present invention.
  • the method for making the structure includes:
  • the semiconductor wafer comprises a plurality of first semiconductor chips, each of the first semiconductor chips having a first surface and a second surface opposite to each other, an optical coupling region and a non-optical coupling region surrounding the optical coupling region are arranged on the first surface, and an optical coupling interface is arranged in the optical coupling region;
  • S12 for each of the first semiconductor chips, provide at least one second semiconductor chip corresponding to the first semiconductor chip, and fix the at least one second semiconductor chip on the first surface of the first semiconductor chip; wherein a dummy area is provided on a second semiconductor chip corresponding to the first semiconductor chip, the dummy area is an area where no circuit is provided, and the shape of the dummy area is adapted to the shape of the optical coupling area; and the dummy area of the second semiconductor chip is correspondingly covered above the optical coupling area; and at the same time, for the second semiconductor chip correspondingly covering the optical coupling area, the substrate of the second semiconductor chip has a light-transmitting property to light of a preset wavelength;
  • Figures 2A-2J are schematic diagrams of the manufacturing process of the packaging structure manufacturing method provided according to the first embodiment of the present invention.
  • Figure 3 is a schematic diagram of the planar structure of the first semiconductor chip provided according to the embodiment of the present invention.
  • Figure 4 is a schematic diagram of the chip-level packaging structure provided according to the first embodiment of the present invention.
  • an optical coupling region 1024 and a non-optical coupling region 1025 surrounding the optical coupling region 1024 are provided on the first surface 102a of the first semiconductor chip 102, and an optical coupling interface 104 is provided in the optical coupling region 1024.
  • Light provided by an external light source can be input into the optical coupling interface 104 through an optical fiber structure, for example, by being coupled into the first semiconductor chip 102 through a grating coupler in the optical coupling interface 104.
  • other optical interconnection interfaces or devices for transmitting optical signals can also be correspondingly provided in the optical coupling interface 104.
  • the substrate of the second semiconductor chip 103 has a light-transmitting property to light of a preset wavelength.
  • a plastic encapsulation layer 106 is formed to improve the overall packaging strength.
  • the plastic encapsulation layer 106 wraps the at least one second semiconductor chip 103.
  • the conductive chip 103 covers the remaining first surface 102 a, and the plastic encapsulation layer 106 exposes a side surface of each second semiconductor chip 103 that is away from the first semiconductor chip 102 .
  • a first microlens 910 is fabricated on the dummy area 400 on a second semiconductor chip 103 corresponding to the optical coupling area 1024 to correct the light input into the optical coupling area 1024 for optical coupling.
  • the light incident on the first microlens 910 is converged to the optical coupling interface 104 by modulating the curvature of the first microlens 910 and the distance between the first microlens 910 and the optical coupling interface 104 .
  • the first microlens 910 can play the role of converging the light incident on the first microlens 910 to the optical coupling interface 104, that is, the light for optical coupling incident on the first microlens 910 from all directions can be corrected and focused to be incident on the optical coupling interface 104. Therefore, the requirements for subsequent optical coupling accuracy are greatly reduced, and the operating efficiency of the surface coupling process is also improved.
  • the position, curvature, etc. of the first microlens 910 can also be calculated in advance according to the needs of the optical path design, so that the light incident on the first microlens 910 is finally converged to the optical coupling interface 104 in the corresponding optical coupling area 1024.
  • the alignment tolerance between the optical fiber structure and the optical coupling interface 104 can be expanded to ⁇ 7 ⁇ m to ⁇ 9 ⁇ m, so that the commonly used patch equipment can easily meet the above patch accuracy requirements.
  • the method for manufacturing the first microlens on the dummy area on a second semiconductor chip corresponding to the optical coupling area for each of the first semiconductor chips includes:
  • Step S101 forming a photoresist layer 107 on the exposed surface of each second semiconductor chip 103 ; wherein the material of the photoresist layer 107 includes photoresist.
  • Step S102 patterning the photoresist layer 107 by using a mask process, so that the remaining photoresist layer 107 forms an arc-shaped convex structure corresponding to the light coupling region 1024; illustratively, for example, patterning the photoresist layer 107 by using a mask with a gradient grayscale to cure part of the photoresist layer 107, and removing the uncured part of the photoresist layer 107, thereby Part of the photoresist layer 107 is formed into a corresponding arc-shaped protruding structure (eg, the protruding morphology formed by the photoresist layer 107 shown in FIG. 2F ), and part of the photoresist layer 107 covering the remaining surface of the second semiconductor chip 103 is used as an etching protection layer.
  • a mask process e.g, the protruding morphology formed by the photoresist layer 107 shown in FIG. 2F
  • Step S103 etching the arc-shaped protruding structure by using an etching process to form the first microlens 910 on each of the second semiconductor chips 103 corresponding to the light coupling region 1024.
  • the first microlens 910 is successfully transferred to the dummy region 400 of the corresponding second semiconductor chip 103 by using photolithography technology and etching technology, a portion of the photolithography layer 107 covering the remaining surface of the second semiconductor chip 103 is removed to expose a side surface of each second semiconductor chip 103 away from the first semiconductor chip 102.
  • the method also includes: before fixing the at least one second semiconductor chip 103 on the first surface 102a of the first semiconductor chip 102, making a plurality of metal connecting pillars 1021 in each of the first semiconductor chips 102, and exposing one side surface of each of the metal connecting pillars 1021 from the surface of the first semiconductor chip 102.
  • a hybrid bonding method is used to fix the at least one second semiconductor chip 103 on the first surface 102a corresponding to the first semiconductor chip 102. At this time, the surface of the at least one second semiconductor chip 103 is directly and tightly connected to the corresponding surface of the first semiconductor chip 102 through intermolecular van der Waals forces.
  • the method further includes: after the first microlens 910 is manufactured on the dummy area 400 on a second semiconductor chip 103 corresponding to the optical coupling area 1024 for each of the first semiconductor chips 102, a surface of each of the second semiconductor chips 103 facing away from the first semiconductor chip 102 is temporarily bonded to the first carrier substrate 200 through a temporary bonding adhesive 500; then, a body of the first semiconductor chip 102 is thinned on a side of the first semiconductor chip 102 away from the at least one second semiconductor chip 103 to expose the metal connecting column 1021 away from the at least one second semiconductor chip 103. and, after exposing the surface of the metal connecting column 1021 away from the at least one second semiconductor chip 103 on one side, forming a first conductive bump 1023 on the exposed surface of each of the metal connecting columns 1021.
  • each chip packaging component includes a first semiconductor chip and at least one corresponding second semiconductor chip.
  • the dicing tape 600 can be used to buffer the cutting stress on the at least one second semiconductor chip 103 during dicing, and can be used to protect the first microlens 910 from being scratched during the dicing process.
  • each of the chip package components 1000 includes a first semiconductor chip 102 and corresponding at least one second semiconductor chip 103. It should be understood that the embodiment shown in FIG4 only illustrates that one second semiconductor chip 103 is formed above the first semiconductor chip 102. In actual use, there may be more than one second semiconductor chip 103, such as 2, 3, 4 or more, which can be flexibly selected according to actual needs.
  • FIG. 5 is a schematic diagram showing the connection between a chip-scale packaging structure and a packaging substrate according to the first embodiment of the present invention.
  • the method for manufacturing the package structure further includes: after obtaining a plurality of separated chip package components 1000, each of the chip package components 1000 is mounted on a corresponding package substrate 700. Specifically, the first conductive bump 1023 on the chip package component 1000 having at least one first conductive bump 1023 is joined to an electrical connection point (not shown) on the substrate 700. According to actual needs, discrete components such as capacitors, resistors, and inductors may be additionally mounted or integrated on the package substrate 700.
  • an optical fiber structure is mounted on the first microlens 910, so that light provided by an external light source is incident on the corresponding first microlens 910 via the optical fiber structure, and then is converged and incident on the corresponding optical coupling interface 104.
  • a packaging structure is provided.
  • the packaging structure includes:
  • a first semiconductor chip 102 wherein the first semiconductor chip 102 has a first surface and a second surface opposite to each other, wherein an optical coupling region 1024 and a non-optical coupling region 1025 surrounding the optical coupling region 1024 are disposed on the first surface, and an optical coupling interface 104 is disposed in the optical coupling region 1024;
  • the substrate of the second semiconductor chip 103 has a light-transmitting property for light of a preset wavelength
  • a first microlens 910 is manufactured on the dummy region 400 on a second semiconductor chip 103 corresponding to the light coupling region 1024 .
  • the packaging structure may further include a plastic encapsulation layer, wherein the plastic encapsulation layer is located on the first surface of the first semiconductor chip and covers a side surface of the at least one second semiconductor chip.
  • the curvature of the first microlens 910 and the distance between the first microlens 910 and the optical coupling interface 104 are modulated to converge the light incident on the first microlens 910 to the optical coupling interface 104 .
  • the substrate of the second semiconductor chip 103 includes silicon. This is because the transmittance of the pure silicon material can generally reach 95% or even higher in the wavelength range of 1 to 7 microns.
  • the wavelengths used in optical computing and optical communication are usually between 1260nm and 1360nm or between 1530nm and 1565nm. Therefore, the transmittance of the entire silicon-based second semiconductor chip 103 is extremely high.
  • a plurality of metal connection pillars 1021 are disposed in each of the first semiconductor chips 102 , and a side surface of each of the metal connection pillars 1021 is exposed from the surface of the first semiconductor chip 102 .
  • each of the metal connection pillars 1021 is electrically connected to the corresponding package substrate 700 through a first conductive bump 1023; the package structure further includes an optical fiber structure.
  • the optical fiber structure is mounted on a surface of the first microlens 910 that is away from the corresponding first semiconductor chip 102 .
  • FIG6 is a flow chart of a method for manufacturing a packaging structure according to a second embodiment of the present invention.
  • the method for manufacturing a packaging structure includes:
  • the semiconductor wafer comprises a plurality of first semiconductor chips, each of the first semiconductor chips having a first surface and a second surface opposite to each other, an optical coupling region and a non-optical coupling region surrounding the optical coupling region are arranged on the first surface, and an optical coupling interface is arranged in the optical coupling region;
  • a second microlens is manufactured on a dummy chip corresponding to the optical coupling region to correct the light input into the optical coupling region for optical coupling.
  • FIGS. 7A-7J are schematic diagrams of the manufacturing process of a method for manufacturing a packaging structure provided according to the second embodiment of the present invention.
  • FIG8 is a schematic diagram of a chip-level packaging structure provided according to the second embodiment of the present invention.
  • the difference between the manufacturing method provided in the first embodiment and the manufacturing method provided in the present embodiment is that the manufacturing method provided in the present embodiment is to manufacture a second microlens 920 on a dummy chip 800 (a chip on which no photonic devices and electronic devices are integrated or have) corresponding to the light coupling region 1024, so as to correct the light input into the light coupling region 1024 for light coupling.
  • the manufacturing method provided in the present embodiment is to manufacture a second microlens 920 on a dummy chip 800 (a chip on which no photonic devices and electronic devices are integrated or have) corresponding to the light coupling region 1024, so as to correct the light input into the light coupling region 1024 for light coupling.
  • the substrate of each dummy chip 800 corresponding to the light coupling area 1024 needs to be transparent to light of a preset wavelength
  • a pure silicon material or a glass material is selected as the substrate of the dummy chip 800 for each dummy chip 800 corresponding to the light coupling area 1024. That is, the dummy chip 800 is a silicon-based dummy chip or a glass-based dummy chip. Fake chip.
  • a semiconductor wafer 100 is first provided.
  • the semiconductor wafer 100 includes a plurality of first semiconductor chips 102 .
  • Each of the first semiconductor chips 102 has a first surface 102 a and a second surface 102 b opposite to each other.
  • the method for manufacturing the packaging structure also includes: for each of the first semiconductor chips 102, providing at least one second semiconductor chip 103 corresponding to the first semiconductor chip 102, and fixing the at least one second semiconductor chip 103 on the non-optical coupling area 1025 of the first surface 102a of the first semiconductor chip 102.
  • a plastic encapsulation layer 106 is formed to improve the overall packaging strength. For each of the first semiconductor chips 102, the plastic encapsulation layer 106 wraps the at least one dummy chip 800 and covers the remaining first surface 102a, and the plastic encapsulation layer 106 exposes a side surface of each of the dummy chips 800 away from the first semiconductor chip 102.
  • a plastic encapsulation layer 106 is made to improve the overall packaging strength.
  • the plastic encapsulation layer 106 wraps the side of the at least one dummy chip 800 and the at least one second semiconductor chip 103 and covers the remaining first surface 102a, as shown in FIG7E , and the plastic encapsulation layer 106 exposes a side surface of each dummy chip 800 and each second semiconductor chip 103 away from the first semiconductor chip 102.
  • the method for manufacturing the second microlens on a dummy chip corresponding to the optical coupling region for each of the first semiconductor chips includes:
  • the method further includes: before fixing the at least one second semiconductor chip 103 on the first surface 102a of the first semiconductor chip 102, making a plurality of metal connecting pillars 1021 in each of the first semiconductor chips 102, and exposing one side surface of each of the metal connecting pillars 1021 from the surface of the first semiconductor chip 102.
  • the fixing of the at least one second semiconductor chip and the at least one dummy chip on the first semiconductor chip includes: fixing the at least one second semiconductor chip 103 on the first semiconductor chip by thermal compression bonding (TCB), reflow soldering or hybrid bonding.
  • the first surface 102a of the chip 102 is formed on the second semiconductor chip 103.
  • the second semiconductor chip 103 is soldered to the first semiconductor chip 102 by flip-chip soldering.
  • an under fill is filled in the gap between each second semiconductor chip 103 and the first surface 102a to further reinforce each second semiconductor chip 103.
  • a plastic encapsulation layer 106 is manufactured, and the plastic encapsulation layer 106 covers the side surfaces of each of the second semiconductor chips 103 and each of the dummy chips 800 .
  • Step S201 forming a photoresist layer 107 on the exposed surface of each of the second semiconductor chips 103 and each of the dummy chips 800 ; wherein the material of the photoresist layer 107 includes photoresist.
  • Step S202 patterning the photoresist layer 107 by using a mask process, so that the remaining photoresist layer 107 forms an arc-shaped convex structure corresponding to the light coupling region 1024; illustratively, for example, patterning the photoresist layer 107 by using a mask having a gradient grayscale.
  • the photoresist layer 107 is partially irradiated to solidify the photoresist layer 107 and remove the unsolidified photoresist layer 107, thereby forming a corresponding arc-shaped protruding structure (eg, the protruding morphology formed by the photoresist layer 107 shown in FIG. 7F ) on the photoresist layer 107.
  • Step S203 etching the arc-shaped protruding structure by using an etching process to form the second microlens 920 on each of the second semiconductor chips 103 corresponding to the light coupling region 1024.
  • the second microlens 920 is successfully transferred to the corresponding dummy chip 800 by using photolithography technology and etching technology, part of the photolithography layer 107 covering the remaining surface of the second semiconductor chip 103 and the dummy chip is removed to expose a side surface of each of the dummy chips 800 away from the first semiconductor chip 102, and expose a side surface of each of the second semiconductor chips 103 away from the first semiconductor chip 102.
  • the method further includes: after the second microlens 920 is fabricated on a dummy chip 800 corresponding to the optical coupling region 1024 for each of the first semiconductor chips 102, a surface of each dummy chip 800 facing away from the first semiconductor chip 102 is temporarily bonded to the first carrier substrate 200 through a temporary bonding adhesive 500; then, as shown in FIG7I, the body of the first semiconductor chip 102 is thinned on a side of the first semiconductor chip 102 away from the at least one dummy chip 800 to expose a surface of the metal connecting column 1021 away from the at least one dummy chip 800; and, after the surface of the metal connecting column 1021 away from the at least one dummy chip 800 is exposed, a second conductive bump 1026 is fabricated on the exposed surface of each of the metal connecting columns 1021.
  • each chip packaging component includes a first semiconductor chip and at least one corresponding dummy chip.
  • each chip packaging component includes a first semiconductor chip, at least one corresponding dummy chip, and at least one corresponding second semiconductor chip.
  • the dicing tape 600 can be used to buffer the cutting stress on the at least one dummy chip 800 during dicing, and can be used to protect the second microlens 920 from being damaged during the dicing process. Scratch.
  • each of the chip package components 1000 includes a first semiconductor chip 102, at least one corresponding dummy chip 800, and at least one second semiconductor chip 103. It should be understood that the embodiment shown in FIG8 only illustrates that one second semiconductor chip 103 is formed above the first semiconductor chip 102. In actual use, there may be more than one second semiconductor chip 103, such as 2, 3, 4 or more, which can be flexibly selected according to actual needs.
  • FIG. 9 is a schematic diagram showing the connection between a chip-scale packaging structure and a packaging substrate according to a second embodiment of the present invention.
  • the method for manufacturing the package structure further includes: after obtaining a plurality of separated chip package components 1000, each of the chip package components 1000 is mounted on a corresponding package substrate 700. Specifically, the second conductive bump 1026 on the chip package component 1000 having at least one second conductive bump 1026 is joined to an electrical connection point (not shown) on the substrate 700. According to actual needs, discrete components such as capacitors, resistors, and inductors may be additionally mounted or integrated on the package substrate 700.
  • an optical fiber structure is mounted on the second microlens 920, so that light provided by an external light source is incident on the corresponding second microlens 920 via the optical fiber structure, and then is converged and incident on the corresponding optical coupling interface 104.
  • a packaging structure is provided.
  • the packaging structure includes:
  • a first semiconductor chip 102 wherein the first semiconductor chip 102 has a first surface and a second surface opposite to each other, wherein an optical coupling region 1024 and a non-optical coupling region 1025 surrounding the optical coupling region 1024 are disposed on the first surface, and an optical coupling interface 104 is disposed in the optical coupling region 1025;
  • At least one dummy chip 800 wherein the at least one dummy chip 800 is fixed on the first surface, wherein a dummy chip 800 corresponding to the first semiconductor chip 102 covers the optical coupling region 1024, and at the same time, for the dummy chip 800 corresponding to the optical coupling region 1024, the substrate of the dummy chip 800 has a light-transmitting property for light of a preset wavelength;
  • a plastic encapsulation layer 106 wherein the plastic encapsulation layer 106 is located on the first surface of the first semiconductor chip 102 and covers the at least one dummy chip 800 ;
  • a second microlens 920 wherein the second microlens 920 is manufactured on a dummy chip 800 corresponding to the light coupling region 1024 .
  • the dummy chip 800 is a wafer on which no photonic devices or electronic devices are integrated or provided.
  • the packaging structure further includes at least one second semiconductor chip 103, and the at least one second semiconductor chip 103 is fixed on the non-optical coupling area 1025 of the first surface of the first semiconductor chip 102.
  • the plastic encapsulation layer 106 is located on the first surface of the first semiconductor chip 102 and covers the at least one dummy chip 800 and the side surface of the at least one second semiconductor chip 103.
  • the top surface of the at least one dummy chip 800 away from the first surface is flush with the top surface of the at least one second semiconductor chip 103 away from the first surface. That is, the at least one second semiconductor chip 103 and the at least one dummy chip 800 after packaging have the same height, so that the surface of the plastic-encapsulated 3D chip stacking packaging structure is flat, not easy to be damaged, and has high reliability.
  • the curvature of the second microlens 920 and the distance between the second microlens 920 and the optical coupling interface 104 are modulated so as to converge the light incident on the second microlens 920 to the optical coupling interface 104 .
  • the substrate of each dummy chip 800 corresponding to the light coupling area 1024 needs to be transparent to light of a preset wavelength
  • a silicon material or a glass material can be selected as the substrate of the dummy chip 800 for each dummy chip 800 corresponding to the light coupling area 1024. That is, the dummy chip 800 is a silicon-based dummy chip or a glass-based dummy chip.
  • a plurality of metal connection pillars 1021 are disposed in each of the first semiconductor chips 102 , and a side surface of each of the metal connection pillars 1021 is exposed from the surface of the first semiconductor chip 102 .
  • each of the metal connecting pillars 1021 is electrically connected to the corresponding packaging substrate 700 through a second conductive bump 1026 ; the packaging structure also includes an optical fiber structure, which is mounted to a side surface of the second microlens 920 that is away from the corresponding first semiconductor chip 102 .
  • FIG10 is a flow chart of a method for manufacturing a packaging structure according to a third embodiment of the present invention.
  • the method for manufacturing a packaging structure includes:
  • the semiconductor wafer comprises a plurality of first semiconductor chips, wherein each of the first semiconductor chips has a first surface and a second surface opposite to each other, wherein an optical coupling region and a non-optical coupling region surrounding the optical coupling region are disposed on the first surface, and an optical coupling interface is disposed in the optical coupling region;
  • optical fiber structure wherein the optical fiber structure is configured to be provided with a third microlens at its light outlet end corresponding one-to-one to the optical fiber in the optical fiber structure, and the optical fiber structure is arranged on the surface of a pseudo chip in the corresponding optical coupling area, so that the third microlens is used to focus the light beam emitted from the optical fiber structure.
  • FIGS. 11A-11E are schematic diagrams of the manufacturing process of a method for manufacturing a packaging structure provided according to Embodiment 3 of the present invention.
  • FIG12 is a schematic diagram of a chip-scale packaging structure provided according to Embodiment 3 of the present invention.
  • FIG13 is a schematic diagram of the connection between the chip-scale packaging structure provided according to Embodiment 3 of the present invention and a packaging substrate.
  • FIG. 11A to FIG. 11E The embodiment of the present invention will be described in detail below with reference to FIG. 11A to FIG. 11E , FIG. 12 , and FIG. 13 .
  • Example 1 The difference between the manufacturing method provided in Example 1 and Example 2 is that the manufacturing method provided in this embodiment is to set an optical fiber structure with a third microlens at the light output port part on a dummy chip corresponding to the light coupling area to correct the light input into the light coupling area for light coupling.
  • the at least one second semiconductor chip 103 and a dummy chip 800 corresponding to the first semiconductor chip 102 are provided, and the at least one second semiconductor chip 103 is fixed on the non-optical coupling area 1025 of the first surface 102a of the first semiconductor chip 102, and the at least one dummy chip 800 is fixed on the optical coupling area 1025 of the first surface 102a of the first semiconductor chip 102. 1024 up.
  • the at least one second semiconductor chip 103 is fixed on the first surface 102a of the first semiconductor chip 102 by thermal compression bonding (TCB), reflow soldering or hybrid bonding.
  • TBC thermal compression bonding
  • an under fill is filled in the gap between each second semiconductor chip 103 and the first surface 102a to further reinforce each second semiconductor chip 103.
  • Each of the dummy chips 800 is fixed on the first surface 102a corresponding to the first semiconductor chip 102 by hybrid bonding. At this time, the surface of each of the dummy chips 800 is directly and tightly connected to the surface of the corresponding first semiconductor chip 102 through intermolecular van der Waals forces.
  • a plurality of metal connecting pillars 1021 are fabricated in each of the first semiconductor chips 102, and one side surface of each of the metal connecting pillars 1021 is exposed from the surface of the first semiconductor chip 102.
  • a plastic encapsulation layer 106 is manufactured so that the plastic encapsulation layer 106 covers the side surfaces of each of the second semiconductor chips 103 and each of the dummy chips 800 .
  • the method also includes: temporarily bonding the side surface of each dummy chip 800 away from the first semiconductor chip 102 to the first carrier substrate 200 through a temporary bonding glue 500; then, as shown in Figure 11D, thinning the body of the first semiconductor chip 102 on the side of the first semiconductor chip 102 away from the at least one dummy chip 800 to expose the surface of the metal connecting column 1021 away from the at least one dummy chip 800; and, after exposing the surface of the metal connecting column 1021 away from the at least one dummy chip 800, making a second conductive bump 1026 on the exposed surface of each metal connecting column 1021.
  • each chip packaging component includes a first semiconductor chip and at least one corresponding dummy chip.
  • each chip packaging component includes a first semiconductor chip, at least one corresponding dummy chip, and at least one corresponding A second semiconductor chip.
  • the dicing tape 600 can be used to buffer the cutting stress on the at least one dummy chip 800 during dicing.
  • each of the chip package components 1000 includes a first semiconductor chip 102, at least one corresponding dummy chip 800, and at least one second semiconductor chip 103. It should be understood that the embodiment shown in FIG8 only illustrates the formation of one second semiconductor chip 103 above the first semiconductor chip 102. In actual use, there may be more than one second semiconductor chip 103, such as 2, 3, 4 or more, which can be flexibly selected according to actual needs.
  • each of the chip package components 1000 is mounted on a corresponding package substrate 700.
  • the second conductive bump 1026 on the chip package component 1000 having at least one second conductive bump 1026 is joined to an electrical connection point (not shown) on the substrate 700.
  • additional discrete devices such as capacitors, resistors, and inductors may be mounted or integrated on the package substrate 700.
  • the optical fiber structure 810 with the third microlens is installed on a dummy chip 800 above the corresponding optical coupling area 1024.
  • one side end of the optical fiber structure 810 may be an inclined surface having a preset angle with its main body, for example, the preset angle is 45°.
  • the main body of the optical fiber structure 810 is installed flat on a side surface of the first substrate layer 401 away from the first semiconductor chip 102, so that the light transmitted in the optical fiber structure 810 is totally reflected on the inclined surface at its end and then enters the third microlens 930 in turn, and after being converged by the third microlens 930, it is incident on the corresponding optical coupling interface 104 via the dummy chip 800.
  • a fiber structure having a third microlens at the light output port is provided on a dummy chip corresponding to the light coupling region, so as to correct the light input into the light coupling region for light coupling; since the third microlens can converge the light emitted from the fiber structure and then transmit it to the light coupling interface through the dummy chip, the subsequent optical coupling accuracy requirements are greatly reduced, while the operating efficiency of the surface coupling process is also improved, and the tolerance value for the patch alignment tolerance of the patch equipment is higher.
  • the substrate of the dummy chip has a high light transmittance property for light of a preset wavelength, and the light converged by the microlens has basically no loss after being transmitted through the dummy chip, and the dummy chip has a certain thickness, which supports the fiber structure, greatly reduces the stress generated by the fiber structure on the first semiconductor chip, and provides a sealing effect.
  • the stability of the installed structure is not limited to the first semiconductor chip.
  • a packaging structure is provided.
  • the packaging structure includes:
  • a first semiconductor chip wherein the first semiconductor chip 102 has a first surface and a second surface opposite to each other, an optical coupling region 1024 and a non-optical coupling region 1025 surrounding the optical coupling region 1024 are arranged on the first surface, and an optical coupling interface 104 is arranged in the optical coupling region 1025;
  • At least one dummy chip 800 wherein the at least one dummy chip 800 is fixed on the first surface, wherein a dummy chip 800 corresponding to the first semiconductor chip 102 covers above the optical coupling region, and at the same time, for the dummy chip 800 corresponding to the optical coupling region 1024, the substrate of the dummy chip 800 has a light-transmitting property for light of a preset wavelength;
  • the optical fiber structure 810 is arranged on a dummy chip 800 corresponding to the optical coupling region 1024 , and a third microlens 930 corresponding to the optical fiber in the optical fiber structure 810 is arranged at the light outlet end of the optical fiber structure 810 .
  • the packaging structure further includes: a plastic encapsulation layer 106 , wherein the plastic encapsulation layer 106 is located on the first surface of the first semiconductor chip 102 and covers a side surface of the at least one dummy chip 800 .
  • the packaging structure further includes at least one second semiconductor chip 103 , and the at least one second semiconductor chip 103 is fixed on the non-optical coupling region 1025 of the first surface of the first semiconductor chip 102 .
  • the substrate of the dummy chip 800 includes silicon or glass.
  • the upper surface of the dummy chip 800 has an anti-reflection coating.
  • the anti-reflection coating is used to prevent light from being reflected on the surface of the dummy chip 800 when light is transmitted from the optical fiber to the dummy chip 800, thereby preventing light loss.
  • the anti-reflection coating is light-transmissive.
  • a plurality of metal connection pillars 1021 are provided in each of the first semiconductor chips 102, and one side surface of each of the metal connection pillars 1021 is exposed from the surface of the first semiconductor chip 102, and each of the metal connection pillars 1021 is electrically connected to the corresponding substrate 700 through the second conductive bump 1026.
  • the method for manufacturing the packaging structure includes: providing a semiconductor wafer, the semiconductor wafer includes a plurality of first semiconductor chips, and for each first semiconductor chip, a microlens is made on a second semiconductor chip or a dummy chip corresponding to the optical coupling area to correct the light input into the optical coupling area for optical coupling; at the same time, for the second semiconductor chip or the dummy chip corresponding to the optical coupling area, the substrate of the second semiconductor chip or the substrate of the dummy chip has a light-transmitting property for light of a preset wavelength.
  • the microlens can converge the light incident on the microlens to the optical coupling interface, the subsequent optical coupling accuracy requirements are greatly reduced, and the operating efficiency of the surface coupling process is also improved, and the tolerance value of the patch alignment tolerance of the patch equipment is higher.
  • an optical fiber structure having a third microlens at the light output port is provided on a dummy chip corresponding to the light coupling region, so as to correct the light input into the light coupling region for light coupling; since the microlens can converge the light emitted from the optical fiber structure and then transmit it to the light coupling interface through the dummy chip, the subsequent optical coupling accuracy requirements are greatly reduced, while the operating efficiency of the surface coupling process is also improved, and the tolerance value of the patch alignment tolerance of the patch equipment is higher.
  • the substrate of the dummy chip has a high light transmittance property for light of a preset wavelength, and the light converged by the microlens is basically not lost after being transmitted through the dummy chip, and the dummy chip has a certain thickness, which supports the optical fiber structure, greatly reduces the stress generated by the optical fiber structure on the first semiconductor chip, and provides the stability of the packaging structure.

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Abstract

公开封装结构及其制作方法，所述方法包括：提供半导体晶片，所述半导体晶片包括多个第一半导体芯片，针对每个第一半导体芯片，在对应覆盖光耦合区的一个第二半导体芯片或者一个伪芯片上制作微透镜，以对输入至所述光耦合区内用于光耦合的光线进行矫正；同时针对对应覆盖所述光耦合区的所述第二半导体芯片或者所述伪芯片，该第二半导体芯片的基材或者该伪芯片的基材对预设波长的光具有透光属性。由于微透镜能够起到将入射到所述微透镜的光汇聚到光耦合接口的作用，因此，极大地降低了后续的光学耦合精度的要求，同时也提升了面耦合过程的作业效率，且对贴片设备的贴片对准公差的容忍值更高。

Description

封装结构及其制作方法
本申请要求于2022年12月12日提交中国专利局、申请号为202211610924.4、发明名称为“封装结构及其制作方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及半导体封装领域，特别涉及一种封装结构及其制作方法。
背景技术
随着半导体技术的日益发展，具有高的集成密度的封装结构越来越重要。例如，采用3D封装结构可以实现芯片与芯片之间的相互堆叠。
目前现有的硅光芯片中的电子集成电路芯片(Electronic integrated circuit chip，EIC芯片)和光子集成电路芯片(Photonic integrated circuit chip，PIC芯片)由于采用不同的晶圆生产工艺制程，采用芯片级别的互连(例如打线或倒装的互连方式)来实现EIC芯片与PIC芯片之间的连接，形成三维互连结构。
为了缩短信号传输路径获取足够好的电性能，PIC芯片-EIC芯片采用3D堆叠互联替换传统的打线互联越来越成为趋势。同时，如果光纤结构与PIC芯片采用面耦合的方式来实现与光栅耦合器(Grating Couple，GC)进行耦合时，那么需要预留出用于耦合空间，同时要求耦合面上不能够有有机物残留从而阻挡光线的传输，而采用3D堆叠互联一般也会用到塑封工艺，使得PIC芯片朝向EIC芯片一侧的表面上全部被塑封层包裹，以对EIC芯片和PIC芯片提供有效的物理保护，因此，导致耦合空间和物理保护两者的要求相冲突。此外，目前主流的面耦合作业流程是先采用被动对准，使光纤结构放置在距离目标位置一定的范围内，然后再采用主动对准，读取耦合效率数据，以确定最终位置，这使得整个面耦合过程的作业效率较低，此外，在现有的面耦合结构中，如果要控制光栅耦合器的耦合损失在1dB以内，则需要将贴片设备在X-Y方向上的贴片精度控制在±2.5μm以内，因此，对贴片设备的贴片精度也提出了更高的要求。
技术解决方案
本申请实施例提供了一种封装结构及其制作方法。
在一个示例性的实施方式中，提供一种封装结构的制作方法，所述方法包括：
提供半导体晶片，所述半导体晶片包括多个第一半导体芯片，每个所述第一半导体芯片具有相对的第一表面和第二表面，所述第一表面上设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口；
针对每个所述第一半导体芯片，提供与该第一半导体芯片对应的至少一个第二半导体芯片，并将所述至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面上；其中，在与该第一半导体芯片对应的一个第二半导体芯片上设置有虚设区，所述虚设区为不设置有电路的区域，所述虚设区的形状与所述光耦合区的形状相适应，以及将该第二半导体芯片的所述虚设区对应覆盖在所述光耦合区上方，同时针对对应覆盖所述光耦合区的所述第二半导体芯片，该第二半导体芯片的基材对预设波长的光具有透光属性；
制作塑封层，并使所述塑封层露出每个所述第二半导体芯片背离所述第一半导体芯片的一侧表面；
针对每个所述第一半导体芯片，在对应所述光耦合区的一个第二半导体芯片上的所述虚设区上制作第一微透镜，以对输入至所述光耦合区内用于光耦合的光线进行矫正。
在一些实施方式中，通过调制所述第一微透镜的弧度及所述第一微透镜与所述光耦合接口的距离，以将入射到所述第一微透镜的光汇聚到所述光耦合接口。
在一些实施方式中，针对对应覆盖所述光耦合区的每个所述第二半导体芯片，该第二半导体芯片的基材包括硅。
在一些实施方式中，所述针对每个所述第一半导体芯片，在对应所述光耦合区的一个第二半导体芯片上的所述虚设区上制作第一微透镜的方法包括：
在每个所述第二半导体芯片露出的一侧表面上形成光刻层；
对所述光刻层采用掩膜版工艺进行图案化光刻蚀，以使剩余的所述光刻层形成对应所述光耦合区的弧形凸起结构；
对所述弧形凸起结构采用蚀刻工艺进行刻蚀，以在对应所述光耦合区的每 个所述第二半导体芯片上形成所述第一微透镜。
在一些实施方式中，所述方法还包括：在将所述至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面上之前，在每个所述第一半导体芯片内制作多个金属连接柱，并将每个所述金属连接柱的一侧表面从所述第一半导体芯片的表面露出。
在一些实施方式中，所述将所述至少一个第二半导体芯片固定在所述第一半导体芯片上包括：将所述至少一个第二半导体芯片通过混合键合的方式固定在所述第一半导体芯片的所述第一表面上。
在一些实施方式中，所述方法还包括：所述针对每个所述第一半导体芯片，在对应所述光耦合区的一个第二半导体芯片上的所述虚设区上制作第一微透镜制作完成之后，将每个所述第二半导体芯片背离所述第一半导体芯片的一侧表面通过临时键合胶与第一承载基板进行临时键合；在所述第一半导体芯片远离所述至少一个第二半导体芯片的一侧对所述第一半导体芯片的本体进行减薄处理，以露出所述金属连接柱远离所述至少一个第二半导体芯片一侧的表面；以及，在露出所述金属连接柱远离所述至少一个第二半导体芯片一侧的表面之后，在每个所述金属连接柱露出的表面上制作第一导电凸点。
在一些实施方式中，所述方法还包括：在每个所述金属连接柱露出的表面上制作第一导电凸点制作完成之后，将所述第一承载基板解键合；将每个所述第二半导体芯片背离所述第一半导体芯片的一侧表面与切割胶带贴合；以及在相邻两个第一半导体芯片之间的切割道的位置进行切割以得到多个分离的芯片封装组件，其中，每个所述芯片封装组件包括一个第一半导体芯片、对应的至少一个第二半导体芯片。
在一些实施方式中，所述方法还包括：在得到多个分离的所述芯片封装组件之后，将每个所述芯片封装组件安装至对应的封装基底上；在将所述芯片封装组件安装至对应的封装基底上之后，将光纤结构安装至所述第一微透镜上。
在一个示例性的实施方式中，还提供一种封装结构的制作方法，所述方法包括：
提供半导体晶片，所述半导体晶片包括多个第一半导体芯片，每个所述第一半导体芯片具有相对的第一表面和第二表面，所述第一表面上设置有光耦合 区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口；
针对每个所述第一半导体芯片，提供与该第一半导体芯片对应的至少一个伪芯片，并将所述至少一个伪芯片固定在该第一半导体芯片的所述第一表面上；其中，将与该第一半导体芯片对应的一个伪芯片覆盖在所述光耦合区上方，同时针对对应覆盖所述光耦合区的所述伪芯片，所述伪芯片的基材对预设波长的光具有透光属性；
制作塑封层，并使所述塑封层露出每个所述伪芯片背离所述第一半导体芯片的一侧表面；
针对每个所述第一半导体芯片，在对应所述光耦合区的一个伪芯片上制作第二微透镜，以对输入至所述光耦合区内用于光耦合的光线进行矫正。
在一些实施方式中，针对每个所述第一半导体芯片，提供与该第一半导体芯片对应的至少一个第二半导体芯片，并将所述至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面的所述非光耦合区上。
在一些实施方式中，通过调制所述第二微透镜的弧度及所述第二微透镜与所述光耦合接口的距离，以将入射到所述第二微透镜的光汇聚到所述光耦合接口。
在一些实施方式中，针对对应覆盖所述光耦合区的每个所述伪芯片，该伪芯片的基材包括硅或者玻璃。
在一些实施方式中，在垂直于对应的第一半导体芯片的所述第一表面的方向上，所述至少一个伪芯片的远离所述第一表面的一侧顶面与所述至少一个第二半导体芯片的远离所述第一表面的一侧顶面齐平。
在一些实施方式中，所述针对每个所述第一半导体芯片，在对应所述光耦合区的一个伪芯片上制作第二微透镜的方法包括：
在每个所述伪芯片露出的一侧表面上形成光刻层；
对所述光刻层采用掩膜版工艺进行图案化光刻蚀，以使剩余的所述光刻层形成对应所述光耦合区的弧形凸起结构；
对所述弧形凸起结构采用蚀刻工艺进行刻蚀，以在对应所述光耦合区的每个所述伪芯片上形成所述第二微透镜。
在一些实施方式中，所述方法还包括：在将所述至少一个第二半导体芯片 固定在该第一半导体芯片的所述第一表面上之前，在每个所述第一半导体芯片内制作多个金属连接柱，并将每个所述金属连接柱的一侧表面从所述第一半导体芯片的表面露出。
在一些实施方式中，所述将所述至少一个第二半导体芯片以及将所述至少一个伪芯片固定在所述第一半导体芯片上包括：将所述至少一个第二半导体芯片通过采用热压焊、回流焊或者混合键合的方式固定在所述第一半导体芯片的所述第一表面上；将每个所述伪芯片采用混合键合的方式固定到所述第一半导体芯片上。
在一些实施方式中，所述方法还包括：所述针对每个所述第一半导体芯片，在对应所述光耦合区的一个伪芯片上制作第二微透镜制作完成之后，将每个所述伪芯片背离所述第一半导体芯片的一侧表面通过临时键合胶与第一承载基板进行临时键合；在所述第一半导体芯片远离所述至少一个伪芯片的一侧对所述第一半导体芯片的本体进行减薄处理，以露出所述金属连接柱远离所述至少一个伪芯片一侧的表面；以及，在露出所述金属连接柱远离所述至少一个伪芯片一侧的表面之后，在每个所述金属连接柱露出的表面上制作第二导电凸点。
在一些实施方式中，所述方法还包括：在每个所述金属连接柱露出的表面上制作第二导电凸点制作完成之后，将所述第一承载基板解键合；将每个所述第二半导体芯片以及每个所述伪芯片背离所述第一半导体芯片的一侧表面与切割胶带贴合；以及在相邻两个第一半导体芯片之间的切割道的位置进行切割以得到多个分离的芯片封装组件，每个所述芯片封装组件包括一个第一半导体芯片、对应的至少一个伪芯片。
在一些实施方式中，所述方法还包括：在得到多个分离的所述芯片封装组件之后，将每个所述芯片封装组件安装至对应的基底上；在将所述芯片封装组件安装至对应的基底上之后，将光纤结构安装至所述第二微透镜上。
在一个示例性的实施方式中，提供一种封装结构，所述封装结构包括：
第一半导体芯片，所述第一半导体芯片具有相对的第一表面和第二表面，在所述第一表面设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口；
至少一个第二半导体芯片，所述至少一个第二半导体芯片固定在所述第一 表面上，其中，在与该第一半导体芯片对应的一个第二半导体芯片上设置有虚设区，所述虚设区为不设置有电路的区域，所述虚设区的形状与所述光耦合区的形状相适应并且覆盖在所述光耦合区上方，同时针对对应覆盖所述光耦合区的所述第二半导体芯片，该第二半导体芯片的基材对预设波长的光具有透光属性；
第一微透镜，所述第一微透镜制造在对应所述光耦合区的一个第二半导体芯片上的所述虚设区上。
在一些实施方式中，通过调制所述第一微透镜的弧度及所述第一微透镜与所述光耦合接口的距离，以将入射到所述第一微透镜的光汇聚到所述光耦合接口。
在一些实施方式中，针对对应覆盖所述光耦合区的每个所述第二半导体芯片，该第二半导体芯片的基材包括硅。
在一些实施方式中，在每个所述第一半导体芯片内设置有多个金属连接柱，并且每个所述金属连接柱的一侧表面从所述第一半导体芯片的表面露出。
在一些实施方式中，每个所述金属连接柱通过第一导电凸点与对应的封装基底电性连接；所述封装结构还包括光纤结构，所述光纤结构被安装至所述第一微透镜背离对应的所述第一半导体芯片的一侧表面。
在一个示例性的实施方式中，提供一种封装结构，所述封装结构包括：
第一半导体芯片，所述第一半导体芯片具有相对的第一表面和第二表面，在所述第一表面设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口；
至少一个伪芯片，所述至少一个伪芯片固定在所述第一表面上，其中，与该第一半导体芯片对应的一个伪芯片覆盖在所述光耦合区上方，同时针对对应覆盖所述光耦合区的所述伪芯片，该伪芯片的基材对预设波长的光具有透光属性；
塑封层，所述塑封层位于所述第一半导体芯片的所述第一表面上并且包覆所述至少一个伪芯片；
第二微透镜，所述第二微透镜制造在对应所述光耦合区的一个伪芯片上。
在一些实施方式中，所述封装结构还包括至少一个第二半导体芯片，所述 至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面的所述非光耦合区上。
在一些实施方式中，在垂直于对应的第一半导体芯片的所述第一表面的方向上，所述至少一个伪芯片的远离所述第一表面的一侧顶面与所述至少一个第二半导体芯片的远离所述第一表面的一侧顶面齐平。
在一些实施方式中，通过调制所述第二微透镜的弧度及所述第二微透镜与所述光耦合接口的距离，以将入射到所述第二微透镜的光汇聚到所述光耦合接口。
在一些实施方式中，针对对应覆盖所述光耦合区的每个所述伪芯片，该伪芯片的基材包括硅或者玻璃。
在一些实施方式中，在每个所述第一半导体芯片内设置有多个金属连接柱，并且每个所述金属连接柱的一侧表面从所述第一半导体芯片的表面露出。
在一些实施方式中，每个所述金属连接柱通过第二导电凸点与对应的基底电性连接；所述封装结构还包括光纤结构，所述光纤结构被安装至所述第二微透镜背离对应的所述第一半导体芯片的一侧表面。
在一个示例性的实施方式中，提供一种封装结构，所述封装结构包括：
第一半导体芯片，所述第一半导体芯片具有相对的第一表面和第二表面，在所述第一表面设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口；
至少一个伪芯片，所述至少一个伪芯片固定在所述第一表面上，其中，与该第一半导体芯片对应的一个伪芯片覆盖在所述光耦合区上方，同时针对对应覆盖所述光耦合区的所述伪芯片，该伪芯片的基材对预设波长的光具有透光属性；
光纤结构，所述光纤结构设置在对应所述光耦合区的一个伪芯片上，所述光纤结构的出光口端设置有与所述光纤结构中的光纤一一对应的第三微透镜。
在一些实施方式中，所述封装结构还包括：塑封层，所述塑封层位于所述第一半导体芯片的所述第一表面上并且包覆所述至少一个伪芯片的侧面。
在一些实施方式中，所述封装结构还包括至少一个第二半导体芯片，所述至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面的所述非 光耦合区上。
在一些实施方式中，所述封装结构还包括至少一个第二半导体芯片，所述至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面的所述非光耦合区上。
在一些实施方式中，针对对应覆盖所述光耦合区的每个所述伪芯片，该伪芯片的基材包括硅或者玻璃。
在一些实施方式中，针对对应覆盖所述光耦合区的每个所述伪芯片，该伪芯片的上表面具有抗反射涂层。
在一些实施方式中，在每个所述第一半导体芯片内设置有多个金属连接柱，并且每个所述金属连接柱的一侧表面从所述第一半导体芯片的表面露出，每个所述金属连接柱通过第二导电凸点与对应的基底电性连接。
本发明实施例提供的封装结构的制作方法，所述方法包括：提供半导体晶片，所述半导体晶片包括多个第一半导体芯片，针对每个第一半导体芯片，在对应覆盖光耦合区的一个第二半导体芯片或者一个伪芯片上制作微透镜，以对输入至所述光耦合区内用于光耦合的光线进行矫正；同时针对对应覆盖所述光耦合区的所述第二半导体芯片或者所述伪芯片，该第二半导体芯片的基材或者该伪芯片的基材对预设波长的光具有透光属性。由于微透镜能够起到将入射到所述微透镜的光汇聚到光耦合接口的作用，因此，极大地降低了后续的光学耦合精度的要求，同时也提升了面耦合过程的作业效率，且对贴片设备的贴片对准公差的容忍值更高。
本发明另一实施例提供的封装结构，包括第一半导体芯片，所述第一半导体芯片具有相对的第一表面和第二表面，在所述第一表面设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口，通过在对应覆盖光耦合区的一个伪芯片上设置出光端口部具有第三微透镜的光纤结构，以对输入至所述光耦合区内用于光耦合的光线进行矫正；由于微透镜能够起到将从光纤结构出射的光汇聚，再通过伪芯片传输到光耦合接口，因此，极大地降低了后续的光学耦合精度的要求，同时也提升了面耦合过程的作业效率，且对贴片设备的贴片对准公差的容忍值更高。同时针对对应覆盖所述光耦合区的所述伪芯片，该伪芯片的基材对预设波长的光具有高透光属性，经所述 微透镜汇聚后的光经过该伪芯片传输之后基本没有损失，并且伪芯片具有一定的厚度，对光纤结构起到支撑的作用，大大减小了光纤结构对所述第一半导体芯片产生的应力，提供了封装结构的稳定性。
本发明实施方式的各个方面、特征、优点等将在下文结合附图进行具体描述。根据以下结合附图的具体描述，本发明的上述方面、特征、优点等将会变得更加清楚。
参照后文的说明和附图，详细公开了本发明的特定实施例，指明了本发明的原理可以被采用的方式。应该理解，本发明的实施例在范围上并不因而受到限制。在所附权利要求的精神和条款的范围内，本发明的实施例包括许多改变、修改和等同。
针对一种实施例描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施例中使用，与其它实施例中的特征相组合，或替代其它实施例中的特征。
应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例一提供的封装结构的制作方法的流程图。
图2A-图2J是根据本发明实施例一提供的封装结构的制作方法的制作工序示意图。
图3是根据本发明实施例提供的第一半导体芯片的平面结构示意图。
图4是根据本发明实施例一提供的芯片级封装结构的示意图。
图5是根据本发明实施例一提供的芯片级封装结构与封装基底的连接示意图。
图6是根据本发明实施例二提供的封装结构的制作方法的流程图。
图7A-图7J是根据本发明实施例二提供的一种封装结构的制作方法的制作工序示意图。
图8是根据本发明实施例二提供的芯片级封装结构的示意图。
图9是根据本发明实施例二提供的芯片级封装结构与封装基底的连接示意图。
图10是根据本发明实施例三提供的封装结构的制作方法的流程图。
图11A-图11E是根据本发明实施例三提供的一种封装结构的制作方法的制作工序示意图。
图12是根据本发明实施例三提供的芯片级封装结构的示意图。
图13是根据本发明实施例三提供的芯片级封装结构与封装基底的连接示意图。
本发明的实施方式
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。本文中芯片的含义可以包括裸芯片。在涉及方法步骤时，本文图示的先后顺序代表了一种示例性的方案，但不表示对先后顺序的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
为使本发明的目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
实施例一
图1是根据本发明实施例一提供的封装结构的制作方法的流程图。所述封 装结构的制作方法包括：
S11，提供半导体晶片，所述半导体晶片包括多个第一半导体芯片，每个所述第一半导体芯片具有相对的第一表面和第二表面，所述第一表面上设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口；
S12，针对每个所述第一半导体芯片，提供与该第一半导体芯片对应的至少一个第二半导体芯片，并将所述至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面上；其中，在与该第一半导体芯片对应的一个第二半导体芯片上设置有虚设区，所述虚设区为不设置有电路的区域，所述虚设区的形状与所述光耦合区的形状相适应；以及将该第二半导体芯片的所述虚设区对应覆盖在所述光耦合区上方；同时针对对应覆盖所述光耦合区的所述第二半导体芯片，该第二半导体芯片的基材对预设波长的光具有透光属性；
S13，制作塑封层，并使所述塑封层露出每个所述第二半导体芯片背离所述第一半导体芯片的一侧表面；
S14，针对每个所述第一半导体芯片，在对应所述光耦合区的一个第二半导体芯片上的所述虚设区上制作第一微透镜，以对输入至所述光耦合区内用于光耦合的光线进行矫正。
图2A-图2J是根据本发明实施例一提供的封装结构的制作方法的制作工序示意图。图3是根据本发明实施例提供的第一半导体芯片的平面结构示意图。图4是根据本发明实施例一提供的芯片级封装结构的示意图。
以下将结合图2A-图2J、图3以及图4对本发明实施例进行详细说明。
在本发明实施例中，示例性地，所述第一半导体芯片102是光子集成电路芯片(PIC芯片)，其中，光子集成电路芯片是用光子为信息载体进行信息的处理与数据的传送，其可以是基于硅的光子集成电路芯片，所述第二半导体芯片103是电子集成电路芯片(EIC芯片)，其中，电子集成电路芯片是用电子为信息载体进行信息的处理与数据的传送，例如基于硅的电子集成电路芯片、基于锗的电子集成电路芯片或者化合物半导体电子集成电路芯片，通过将所述第一半导体芯片102和所述第二半导体芯片103进行堆叠可实现光子集成电路芯片和电子集成电路芯片的集成。
示例性地，请参阅图2A所示，首先提供半导体晶片100，所述半导体晶片100包括多个第一半导体芯片102，每个所述第一半导体芯片102具有相对的第一表面102a和第二表面102b。
如图3所示，示例性地，所述第一半导体芯片102的第一表面102a上设置有光耦合区1024以及围绕所述光耦合区1024的非光耦合区1025，所述光耦合区1024内设置有光耦合接口104，外部光源提供的光可以通过光纤结构输入到光耦合接口104中，例如通过与光耦合接口104内的光栅耦合器耦合进第一半导体芯片102。需要说明的是，在其他实施例中，也可以在光耦合接口104内相应的设置其他用于传输光信号的光互连接口或者器件。
如图2B-图2C所示，针对每个所述第一半导体芯片102，提供与该第一半导体芯片102对应的至少一个第二半导体芯片103，并将所述至少一个第二半导体芯片103固定在该第一半导体芯片102的所述第一表面102a上，其中，在与该第一半导体芯片102对应的一个第二半导体芯片103上设置有虚设区400，所述虚设区400为不设置有电路的区域，所述虚设区400的形状与所述光耦合区1024的形状相适应，以及将该第二半导体芯片103的所述虚设区400对应覆盖在所述光耦合区1024上方，同时针对对应覆盖所述光耦合区1024的所述第二半导体芯片103，该第二半导体芯片103的基材对预设波长的光具有透光属性。
在本实施例中，由于需要对应覆盖所述光耦合区1024的每个所述第二半导体芯片103的基材对预设波长的光需要是透明的，故，针对对应覆盖所述光耦合区1024的每个所述第二半导体芯片103，可以选择硅作为该第二半导体芯片103的基材，也即，该第二半导体芯片103是基于硅的电子集成电路芯片。实际上，纯度高的硅在1～7微米的波段范围内透光率一般可以达到95％甚至更高。而光计算、光通信采用的波段通常在1260nm～1360nm或者在1530nm～1565nm，因此，整个基于硅的第二半导体芯片103的透光率都是极高的。
示例性地，如图2D-图2E所示，在对应的第一半导体芯片102上堆叠至少一个第二半导体芯片103完成之后，制作塑封层106以提高整体的封装强度，针对每个所述第一半导体芯片102，所述塑封层106包裹所述至少一个第二半 导体芯片103以及覆盖剩余的所述第一表面102a。并使所述塑封层106露出每个所述第二半导体芯片103背离所述第一半导体芯片102的一侧表面。
进一步地，如图2F-图2G所示，针对每个所述第一半导体芯片102，在对应所述光耦合区1024的一个第二半导体芯片103上的所述虚设区400上制作第一微透镜910，以对输入至所述光耦合区1024内用于光耦合的光线进行矫正。
进一步地，通过调制所述第一微透镜910的弧度及所述第一微透镜910与所述光耦合接口104的距离，以将入射到所述第一微透镜910的光汇聚到所述光耦合接口104。
在实施例中，第一微透镜910能够起到将入射到所述第一微透镜910的光汇聚到所述光耦合接口104的作用，也即，可以将从各个方向入射到所述第一微透镜910上的用于光耦合的光线矫正后聚焦入射至所述光耦合接口104。因此，极大地降低了后续的光学耦合精度的要求，同时也提升了面耦合过程的作业效率。此外，关于所述第一微透镜910的位置、曲率等也可以根据光路设计需要提前计算得到，使得入射到所述第一微透镜910上的光最终汇聚到对应的光耦合区域1024内的光耦合接口104中。因此，相比于常用技术中如果要控制光栅耦合器的耦合损失在1dB以内，则需要将贴片设备在X-Y方向上的贴片精度控制在±2.5μm以内的严格要求，采用本发明实施例提供的技术方案，可以将光纤结构与光耦合接口104之间的对准公差扩大到±7μm～±9μm，从而使得一般常用的贴片设备都可以较容易的满足上述贴片精度要求。
具体地，如图2F-图2G所示，所述针对每个所述第一半导体芯片，在对应所述光耦合区的一个第二半导体芯片上的所述虚设区上制作第一微透镜的方法包括：
步骤S101，在每个所述第二半导体芯片103露出的一侧表面上形成光刻层107；其中，所述光刻层107的材料包括光刻胶。
步骤S102，对所述光刻层107采用掩膜版工艺进行图案化光刻蚀，以使剩余的所述光刻层107形成对应所述光耦合区1024的弧形凸起结构；示例性地，例如使用具有梯度渐变灰度级的掩膜版对所述光刻层107进行图案化照射，以固化部分所述光刻层107，并去除未被固化的部分所述光刻层107，从 而将部分所述光刻层107形成对应的弧形凸起结构(例如附图2F所示的光刻层107所形成的凸起形貌)，以及将覆盖在所述第二半导体芯片103剩余表面的部分所述光刻层107作为刻蚀保护层。
步骤S103，对所述弧形凸起结构采用蚀刻工艺进行刻蚀，以在对应所述光耦合区1024的每个所述第二半导体芯片103上形成所述第一微透镜910。具体地，当运用光刻技术以及刻蚀技术成功的将所述第一微透镜910转移到对应的第二半导体芯片103的虚设区400上时，去除覆盖在所述第二半导体芯片103剩余表面的部分所述光刻层107，以露出每个所述第二半导体芯片103背离所述第一半导体芯片102的一侧表面。
可选地，继续参考附图2A所示，所述方法还包括：在将所述至少一个第二半导体芯片103固定在该第一半导体芯片102的所述第一表面102a上之前，在每个所述第一半导体芯片102内制作多个金属连接柱1021，并将每个所述金属连接柱1021的一侧表面从所述第一半导体芯片102的表面露出。
需要说明的是，由于第一微透镜910是制作在位于光耦合区1024上方的一个第二半导体芯片103上的，因此，在光路设计中，为了尽可能的减小具有第一微透镜910的第二半导体芯片103与光耦合接口104之间的垂直间隙，以及为了避免光线经过过多的介质层所导致的光路传播方向发生偏移所导致的不必要的光路损失，优选地，如图2C所示，采用混合键合(Hybrid bonding)的方式将所述至少一个第二半导体芯片103固定在所述第一半导体芯片102对应的所述第一表面102a上，此时，所述至少一个第二半导体芯片103的表面与对应的所述第一半导体芯片102的表面直接通过分子间的范德华力紧密连接。
进一步地，如图2H-图2I所示，所述方法还包括：所述针对每个所述第一半导体芯片102，在对应所述光耦合区1024的一个第二半导体芯片103上的所述虚设区400上制作第一微透镜910制作完成之后，将每个所述第二半导体芯片103背离所述第一半导体芯片102的一侧表面通过临时键合胶500与第一承载基板200进行临时键合；接着，在所述第一半导体芯片102远离所述至少一个第二半导体芯片103的一侧对所述第一半导体芯片102的本体进行减薄处理，以露出所述金属连接柱1021远离所述至少一个第二半导体芯片103一 侧的表面；以及，在露出所述金属连接柱1021远离所述至少一个第二半导体芯片103一侧的表面之后，在每个所述金属连接柱1021露出的表面上制作第一导电凸点1023。
如图2I-图2J所示，所述在每个所述金属连接柱1021露出的表面上制作第一导电凸点1023制作完成之后，将所述第一承载基板200解键合；将每个所述第二半导体芯片103背离所述第一半导体芯片102的一侧表面与切割胶带600贴合；以及在相邻两个第一半导体芯片102之间的切割道的位置进行切割以得到多个分离的芯片封装组件，其中，每个所述芯片封装组件包括一个第一半导体芯片、对应的至少一个第二半导体芯片。
应理解，在本实施例中，切割胶带600可以用来缓冲切割时对至少一个第二半导体芯片103的切割应力，并能够用于保护所述第一微透镜910在切割过程中不被划伤。
具体地，如图4所示，每个所述芯片封装组件1000包括一个第一半导体芯片102以及对应的至少一个第二半导体芯片103。应理解，图4中示出的实施例中仅示意了在所述第一半导体芯片102上方形成一个所述第二半导体芯片103，在实际使用中，可以是多于一个的所述第二半导体芯片103，例如2个、3个、4个或者更多，可以根据实际需要灵活选择。
图5是根据本发明实施例一提供的芯片级封装结构与封装基底的连接示意图。
如图5所示，所述封装结构的制作方法还包括：在得到多个分离的芯片封装组件1000之后，将每个所述芯片封装组件1000安装至对应的封装基底700上。具体地，将具有至少一个第一导电凸点1023的芯片封装组件1000上的所述第一导电凸点1023与基底700上的电连接点(图未标示)接合。根据实际需要还可以额外在封装基底700上贴装或者集成有电容、电阻、电感等分立器件。
进一步地，在将至少一个具有第一导电凸点1023的芯片封装组件1000与封装基底700上的电连接点接合后，将光纤结构安装至所述第一微透镜910上，从而使得外部光源提供的光经由光纤结构入射至对应的所述第一微透镜910上，然后被汇聚入射至对应的所述光耦合接口104中。
根据本发明的又一方面，还提供了一种封装结构。
具体地，参考图4所示，所述封装结构包括：
第一半导体芯片102，所述第一半导体芯片102具有相对的第一表面和第二表面，在所述第一表面设置有光耦合区1024以及围绕所述光耦合区1024的非光耦合区1025，所述光耦合区1024内设置有光耦合接口104；
至少一个第二半导体芯片103，所述至少一个第二半导体芯片103固定在所述第一表面上，其中，在与该第一半导体芯片102对应的一个第二半导体芯片103上设置有虚设区400，所述虚设区400为不设置有电路的区域，所述虚设区400的形状与所述光耦合区1024的形状相适应并且覆盖在所述光耦合区1024上方，同时针对对应覆盖所述光耦合区1024的所述第二半导体芯片103，该第二半导体芯片103的基材对预设波长的光具有透光属性；
第一微透镜910，所述第一微透镜910制造在对应所述光耦合区1024的一个第二半导体芯片103上的所述虚设区400上。
可选地，在一些实施例中，所述封装结构还可以包括塑封层，所述塑封层位于所述第一半导体芯片的所述第一表面上并且包覆所述至少一个第二半导体芯片的侧面。
示例性地，通过调制所述第一微透镜910的弧度及所述第一微透镜910与所述光耦合接口104的距离，以将入射到所述第一微透镜910的光汇聚到所述光耦合接口104。
具体地，针对对应覆盖所述光耦合区1024的每个所述第二半导体芯片103，该第二半导体芯片103的基材包括硅。这是因为选纯硅材质在1～7微米的波段范围内透光率一般可以达到95％甚至更高。而光计算、光通信采用的波段通常在1260nm～1360nm或者在1530nm～1565nm，因此，整个基于硅的第二半导体芯片103的透光率都是极高的。
进一步地，在每个所述第一半导体芯片102内设置有多个金属连接柱1021，并且每个所述金属连接柱1021的一侧表面从所述第一半导体芯片102的表面露出。
进一步地，参考附图5所示，每个所述金属连接柱1021通过第一导电凸点1023与对应的封装基底700电性连接；所述封装结构还包括光纤结构，所 述光纤结构被安装至所述第一微透镜910背离对应的所述第一半导体芯片102的一侧表面。
实施例二
图6是根据本发明实施例二提供的封装结构的制作方法的流程图。所述封装结构的制作方法包括：
S21，提供半导体晶片，所述半导体晶片包括多个第一半导体芯片，每个所述第一半导体芯片具有相对的第一表面和第二表面，所述第一表面上设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口；
S22，针对每个所述第一半导体芯片，提供与该第一半导体芯片对应的至少一个伪芯片，并将所述至少一个伪芯片固定在该第一半导体芯片的所述第一表面上；其中，将与该第一半导体芯片对应的一个伪芯片覆盖在所述光耦合区上方，同时针对对应覆盖所述光耦合区的所述伪芯片，所述伪芯片的基材对预设波长的光具有透光属性；
S23，制作塑封层，并使所述塑封层露出每个所述伪芯片背离所述第一半导体芯片的一侧表面；
S24，针对每个所述第一半导体芯片，在对应所述光耦合区的一个伪芯片上制作第二微透镜，以对输入至所述光耦合区内用于光耦合的光线进行矫正。
图7A-图7J是根据本发明实施例二提供的一种封装结构的制作方法的制作工序示意图。图8是根据本发明实施例二提供的芯片级封装结构的示意图。
以下将结合图7A-图7J、图8对本发明实施例进行详细说明。
与实施例一提供的制作方法的差异在于：本实施例提供制作方法的是在对应覆盖所述光耦合区1024的一个伪芯片800(其上不集成或者不具有任何光子器件和电子器件的晶片)上制作第二微透镜920，以对输入至所述光耦合区1024内用于光耦合的光线进行矫正。
在本实施例中，由于针对对应覆盖所述光耦合区1024的每个所述伪芯片800，该伪芯片800的基材需要对预设波长的光是透明的，故，针对对应覆盖所述光耦合区1024的每个所述伪芯片800，选择纯硅材质或者玻璃材质作为该伪芯片800的基材。也即，该伪芯片800是基于硅的伪芯片或者是基于玻璃 的伪芯片。
示例性地，在本实施例中，如图7A所示，首先提供半导体晶片100，所述半导体晶片100包括多个第一半导体芯片102，每个所述第一半导体芯片102具有相对的第一表面102a和第二表面102b。
继续参考附图3所示，示例性地，所述第一半导体芯片102的第一表面102a上设置有光耦合区1024以及围绕所述光耦合区1024的非光耦合区1025，所述光耦合区1024内设置有光耦合接口104，外部光源提供的光可以通过光纤结构输入到光耦合接口104中，例如通过与光耦合接口104内的光栅耦合器耦合进第一半导体芯片102。需要说明的是，在其他实施例中，也可以在光耦合接口104内相应的设置其他用于传输光信号的光互连接口或者器件。
如图7B-图7C所示，在一些实施例中，所述封装结构的制作方法还包括：针对每个所述第一半导体芯片102，提供与该第一半导体芯片102对应的至少一个第二半导体芯片103，并将所述至少一个第二半导体芯片103固定在该第一半导体芯片102的所述第一表面102a的所述非光耦合区1025上。
示例性地，在一些实施例中，在对应的第一半导体芯片102上堆叠至少一个伪芯片800之后，制作塑封层106以提高整体的封装强度。针对每个所述第一半导体芯片102，所述塑封层106包裹所述至少一个伪芯片800以及覆盖剩余的所述第一表面102a，并使所述塑封层106露出每个所述伪芯片800背离所述第一半导体芯片102的一侧表面。
示例性地，在另一些实施例中，如图7D所示，在对应的第一半导体芯片102上堆叠至少一个伪芯片800以及至少一个第二半导体芯片103完成之后，制作塑封层106以提高整体的封装强度。针对每个所述第一半导体芯片102，所述塑封层106包裹所述至少一个伪芯片800以及所述至少一个第二半导体芯片103的侧面以及覆盖剩余的所述第一表面102a，如图7E所示，并使所述塑封层106露出每个伪芯片800以及每个所述第二半导体芯片103背离所述第一半导体芯片102的一侧表面。
进一步地，如图7C-图7E所示，在垂直于对应的第一半导体芯片102的所述第一表面102a的方向上，所述至少一个伪芯片800的远离所述第一表面102a的一侧顶面与所述至少一个第二半导体芯片103的远离所述第一表面 102a的一侧顶面齐平。也即，封装后的至少一个第二半导体芯片103以及至少一个伪芯片800具有相同的高度，使得塑封3D芯片堆叠封装结构表面平整、不易损坏，可靠性高。并且在对塑封层106进行减薄之后，也能够得到一个较为平坦的塑封表面以用于制作第二微透镜920。
具体地，如图7F-图7G所示，所述针对每个所述第一半导体芯片，在对应所述光耦合区的一个伪芯片上制作第二微透镜的方法包括：
步骤S201，在每个所述伪芯片800露出的一侧表面上形成光刻层107；其中，所述光刻层107的材料包括光刻胶。
步骤S202，对所述光刻层107采用掩膜版工艺进行图案化光刻蚀，以使剩余的所述光刻层107形成对应所述光耦合区1024的弧形凸起结构；示例性地，例如使用具有梯度渐变灰度级的掩膜版对所述光刻层107进行图案化照射，以固化部分所述光刻层107，并去除未被固化的部分所述光刻层107，从而将部分所述光刻层107形成对应的弧形凸起结构(例如附图2F所示的光刻层107所形成的凸起形貌)，以及将覆盖在所述伪芯片800剩余表面的部分所述光刻层107作为刻蚀保护层。
步骤S203，对所述弧形凸起结构采用蚀刻工艺进行刻蚀，以在对应所述光耦合区1024的每个所述伪芯片800上形成所述第二微透镜920。具体地，当运用光刻技术以及刻蚀技术成功的将所述第二微透镜920转移到对应的伪芯片800上时，去除覆盖在所述伪芯片800剩余表面的部分所述光刻层107，以露出每个所述伪芯片800背离所述第一半导体芯片102的一侧表面。
可选地，继续参考附图7A所示，在一些实施例中，所述方法还包括：在将所述至少一个第二半导体芯片103固定在该第一半导体芯片102的所述第一表面102a上之前，在每个所述第一半导体芯片102内制作多个金属连接柱1021，并将每个所述金属连接柱1021的一侧表面从所述第一半导体芯片102的表面露出。
进一步地，继续参考附图7B-图7C所示，所述将所述至少一个第二半导体芯片以及将所述至少一个伪芯片固定在所述第一半导体芯片上包括：将所述至少一个第二半导体芯片103通过采用热压焊(Thermal Compress Bonding，TCB)、回流焊或者混合键合(Hybrid bonding)的方式固定在所述第一半导体 芯片102的所述第一表面102a上。示例性地，本实施例中，所述第二半导体芯片103采用倒装焊接的方式焊接到所述第一半导体芯片102上。可选地，在每个所述第二半导体芯片103与所述第一表面102a之间的缝隙处填充底胶(under fill)以进一步地加固每个所述第二半导体芯片103。
需要说明的是，由于第二微透镜920是制作在位于光耦合区1024上方的一个伪芯片800上的，因此，在光路设计中，为了尽可能的减小具有第二微透镜920的伪芯片800与光耦合接口104之间的垂直间隙，以及为了避免光线经过过多的介质层所导致的光路传播方向发生偏移所导致的不必要的光路损失，优选地，如图7C所示，采用混合键合的方式将所述每个所述伪芯片800固定在所述第一半导体芯片102对应的所述第一表面102a上，此时，每个所述伪芯片800的表面与对应的所述第一半导体芯片102的表面直接通过分子间的范德华力紧密连接。
在垂直于对应的第一半导体芯片102的所述第一表面的方向上，所述至少一个伪芯片800的远离所述第一表面的一侧顶面与所述至少一个第二半导体芯片103的远离所述第一表面的一侧顶面齐平，使得封装后的至少一个第二半导体芯片103以及至少一个伪芯片800具有相同的高度，使得塑封3D芯片堆叠封装结构表面平整、不易损坏，可靠性高。
如图7D所示，制作塑封层106，所述塑封层106包覆每个所述第二半导体芯片103以及每个所述伪芯片800的侧面。
如图7E所示，对所述塑封层106进行研磨处理，以将每个所述第二半导体芯片103背离所述第一半导体芯片102的一侧表面露出以及将每个所述伪芯片800背离所述第一半导体芯片102的一侧表面露出。
如图7F-图7G所示，所述针对每个所述伪芯片，在对应所述光耦合区的一个伪芯片上制作第二微透镜的方法包括：
步骤S201，在每个所述第二半导体芯片103以及每个所述伪芯片800露出的一侧表面上形成光刻层107；其中，所述光刻层107的材料包括光刻胶。
步骤S202，对所述光刻层107采用掩膜版工艺进行图案化光刻蚀，以使剩余的所述光刻层107形成对应所述光耦合区1024的弧形凸起结构；示例性地，例如使用具有梯度渐变灰度级的掩膜版对所述光刻层107进行图案化照 射，以固化部分所述光刻层107，并去除未被固化的部分所述光刻层107，从而将部分所述光刻层107形成对应的弧形凸起结构(例如附图7F所示的光刻层107所形成的凸起形貌)。
步骤S203，对所述弧形凸起结构采用蚀刻工艺进行刻蚀，以在对应所述光耦合区1024的每个所述第二半导体芯片103上形成所述第二微透镜920。具体地，当运用光刻技术以及刻蚀技术成功的将所述第二微透镜920转移到对应的伪芯片800上时，去除覆盖在所述第二半导体芯片103以及所述伪芯片剩余表面的部分所述光刻层107，以露出每个所述伪芯片800背离所述第一半导体芯片102的一侧表面，以及露出每个所述第二半导体芯片103背离所述第一半导体芯片102的一侧表面。
进一步地，如图7H所示，所述方法还包括：所述针对每个所述第一半导体芯片102，在对应所述光耦合区1024的一个伪芯片800上制作第二微透镜920制作完成之后，将每个所述伪芯片800背离所述第一半导体芯片102的一侧表面通过临时键合胶500与第一承载基板200进行临时键合；接着，如图7I所示，在所述第一半导体芯片102远离所述至少一个伪芯片800的一侧对所述第一半导体芯片102的本体进行减薄处理，以露出所述金属连接柱1021远离所述至少一个伪芯片800一侧的表面；以及，在露出所述金属连接柱1021远离所述至少一个伪芯片800一侧的表面之后，在每个所述金属连接柱1021露出的表面上制作第二导电凸点1026。
如图7J所示，所述在每个所述金属连接柱1021露出的表面上制作第二导电凸点1026制作完成之后，将所述第一承载基板200解键合；将每个所述伪芯片800背离所述第一半导体芯片102的一侧表面与切割胶带600贴合；以及在相邻两个第一半导体芯片102之间的切割道的位置进行切割以得到多个分离的芯片封装组件，其中，在一些实施例中，每个所述芯片封装组件包括一个第一半导体芯片、对应的至少一个伪芯片。在另一些实施例中，每个所述芯片封装组件包括一个第一半导体芯片、对应的至少一个伪芯片以及对应的至少一个第二半导体芯片。
应理解，在本实施例中，切割胶带600可以用来缓冲切割时对至少一个伪芯片800的切割应力，并能够用于保护所述第二微透镜920在切割过程中不被 划伤。
具体地，如图8所示，每个所述芯片封装组件1000包括一个第一半导体芯片102、对应的至少一个伪芯片800以及至少一个第二半导体芯片103。应理解，图8中示出的实施例中仅示意了在所述第一半导体芯片102上方形成一个所述第二半导体芯片103，在实际使用中，可以是多于一个的所述第二半导体芯片103，例如2个、3个、4个或者更多，可以根据实际需要灵活选择。
图9是根据本发明实施例二提供的芯片级封装结构与封装基底的连接示意图。
如图9所示，所述封装结构的制作方法还包括：在得到多个分离的芯片封装组件1000之后，将每个所述芯片封装组件1000安装至对应的封装基底700上。具体地，将具有至少一个第二导电凸点1026的芯片封装组件1000上的所述第二导电凸点1026与基底700上的电连接点(图未标示)接合。根据实际需要还可以额外在封装基底700上贴装或者集成有电容、电阻、电感等分立器件。
进一步地，在将至少一个具有第二导电凸点1026的芯片封装组件1000与封装基底700上的电连接点接合后，将光纤结构安装至所述第二微透镜920上，从而使得外部光源提供的光经由光纤结构入射至对应的所述第二微透镜920上，然后被汇聚入射至对应的所述光耦合接口104中。
根据本发明的又一方面，还提供了一种封装结构。
具体地，参考图8所示，所述封装结构包括：
第一半导体芯片102，所述第一半导体芯片102具有相对的第一表面和第二表面，在所述第一表面设置有光耦合区1024以及围绕所述光耦合区1024的非光耦合区1025，所述光耦合区1025内设置有光耦合接口104；
至少一个伪芯片800，所述至少一个伪芯片800固定在所述第一表面上，其中，与该第一半导体芯片102对应的一个伪芯片800覆盖在所述光耦合区1024上方，同时针对对应覆盖所述光耦合区1024的所述伪芯片800，该伪芯片800的基材对预设波长的光具有透光属性；
塑封层106，所述塑封层106位于所述第一半导体芯片102的所述第一表面上并且包覆所述至少一个伪芯片800；
第二微透镜920，所述第二微透镜920制造在对应所述光耦合区1024的一个伪芯片800上。
需要说明的是，在本实施例中，伪芯片800为其上不集成或者不具有任何光子器件和电子器件的晶片。
可选地，在一些实施例中，所述封装结构还包括至少一个第二半导体芯片103，所述至少一个第二半导体芯片103固定在该第一半导体芯片102的所述第一表面的所述非光耦合区1025上。应理解，在该实施例中，所述塑封层106位于所述第一半导体芯片102的所述第一表面上并且包覆所述至少一个伪芯片800以及所述至少一个第二半导体芯片103的侧面。
进一步地，在垂直于对应的第一半导体芯片102的所述第一表面的方向上，所述至少一个伪芯片800的远离所述第一表面的一侧顶面与所述至少一个第二半导体芯片103的远离所述第一表面的一侧顶面齐平。也即，封装后的至少一个第二半导体芯片103以及至少一个伪芯片800具有相同的高度，使得塑封3D芯片堆叠封装结构表面平整、不易损坏，可靠性高。
示例性地，通过调制所述第二微透镜920的弧度及所述第二微透镜920与所述光耦合接口104的距离，以将入射到所述第二微透镜920的光汇聚到所述光耦合接口104。
具体地，在本实施例中，由于针对对应覆盖所述光耦合区1024的每个所述伪芯片800，该伪芯片800的基材对预设波长的光需要是透明的，故，针对对应覆盖所述光耦合区1024的每个所述伪芯片800，可以选择硅材质或者玻璃材质作为该伪芯片800的基材。也即，该伪芯片800是基于硅的伪芯片或者是基于玻璃的伪芯片。
进一步地，在每个所述第一半导体芯片102内设置有多个金属连接柱1021，并且每个所述金属连接柱1021的一侧表面从所述第一半导体芯片102的表面露出。
进一步地，参考附图9所示，每个所述金属连接柱1021通过第二导电凸点1026与对应的封装基底700电性连接；所述封装结构还包括光纤结构，所述光纤结构被安装至所述第二微透镜920背离对应的所述第一半导体芯片102的一侧表面。
实施例三
图10是根据本发明实施例三提供的封装结构的制作方法的流程图。所述封装结构的制作方法包括：
S31，提供半导体晶片，所述半导体晶片包括多个第一半导体芯片，所述半导体晶片包括多个第一半导体芯片，每个所述第一半导体芯片具有相对的第一表面和第二表面，所述第一表面上设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口；
S32，针对每个所述第一半导体芯片，提供与该第一半导体芯片对应的至少一个伪芯片，并将所述至少一个伪芯片固定在该第一半导体芯片的所述第一表面上；其中，将与该第一半导体芯片对应的一个伪芯片覆盖在所述光耦合区上方，同时针对对应覆盖所述光耦合区的所述伪芯片，所述伪芯片的基材对预设波长的光具有透光属性；
S33，提供光纤结构，所述光纤结构被配置为在其出光口端设置有与所述光纤结构中的光纤一一对应的第三微透镜，将所述光纤结构设置在对应的所述光耦合区的一个伪芯片的表面，使得所述第三微透镜用来聚焦来自所述光纤结构发出的光束。
图11A-图11E是根据本发明实施例三提供的一种封装结构的制作方法的制作工序示意图。图12是根据本发明实施例三提供的芯片级封装结构的示意图。图13是根据本发明实施例三提供的芯片级封装结构与封装基底的连接示意图。
以下将结合图11A-图11E、图12、图13对本发明实施例进行详细说明。
与实施例一、实施例二提供的制作方法的差异在于：本实施例提供制作方法的是在对应覆盖光耦合区的一个伪芯片上设置出光端口部具有第三微透镜的光纤结构，以对输入至所述光耦合区内用于光耦合的光线进行矫正。
示例性地，在本实施例中，如图11A所示，针对每个所述第一半导体芯片102，提供与该第一半导体芯片102对应的至少一个第二半导体芯片103以及伪芯片800，并将所述至少一个第二半导体芯片103固定在该第一半导体芯片102的所述第一表面102a的所述非光耦合区1025上以及将所述至少一个伪芯片800固定在该第一半导体芯片102的所述第一表面102a的所述光耦合区 1024上。
具体地，将所述至少一个第二半导体芯片103通过采用热压焊(Thermal Compress Bonding，TCB)、回流焊或者混合键合(Hybrid bonding)的方式固定在所述第一半导体芯片102的所述第一表面102a上。可选地，在每个所述第二半导体芯片103与所述第一表面102a之间的缝隙处填充底胶(under fill)以进一步地加固每个所述第二半导体芯片103。
采用混合键合的方式将所述每个所述伪芯片800固定在所述第一半导体芯片102对应的所述第一表面102a上，此时，每个所述伪芯片800的表面与对应的所述第一半导体芯片102的表面直接通过分子间的范德华力紧密连接。
可选地，在一些实施例中，在将所述至少一个第二半导体芯片103固定在该第一半导体芯片102的所述第一表面102a上之前，在每个所述第一半导体芯片102内制作多个金属连接柱1021，并将每个所述金属连接柱1021的一侧表面从所述第一半导体芯片102的表面露出。
如图11B所示，制作塑封层106，使得所述塑封层106包覆每个所述第二半导体芯片103以及每个所述伪芯片800的侧面。
如图11C所示，所述方法还包括：将每个所述伪芯片800背离所述第一半导体芯片102的一侧表面通过临时键合胶500与第一承载基板200进行临时键合；接着，如图11D所示，在所述第一半导体芯片102远离所述至少一个伪芯片800的一侧对所述第一半导体芯片102的本体进行减薄处理，以露出所述金属连接柱1021远离所述至少一个伪芯片800一侧的表面；以及，在露出所述金属连接柱1021远离所述至少一个伪芯片800一侧的表面之后，在每个所述金属连接柱1021露出的表面上制作第二导电凸点1026。
如图11E所示，在每个所述金属连接柱1021露出的表面上制作第二导电凸点1026制作完成之后，将所述第一承载基板200解键合；将每个所述伪芯片800背离所述第一半导体芯片102的一侧表面与切割胶带600贴合；以及在相邻两个第一半导体芯片102之间的切割道的位置进行切割以得到多个分离的芯片封装组件，其中，在一些实施例中，每个所述芯片封装组件包括一个第一半导体芯片、对应的至少一个伪芯片。在另一些实施例中，每个所述芯片封装组件包括一个第一半导体芯片、对应的至少一个伪芯片以及对应的至少一个 第二半导体芯片。
应理解，在本实施例中，切割胶带600可以用来缓冲切割时对至少一个伪芯片800的切割应力。
具体地，如图12所示，每个所述芯片封装组件1000包括一个第一半导体芯片102、对应的至少一个伪芯片800以及至少一个第二半导体芯片103。应理解，图8中示出的实施例中仅示意了在所述第一半导体芯片102上方形成一个所述第二半导体芯片103，在实际使用中，可以是多于一个的所述第二半导体芯片103，例如2个、3个、4个或者更多，可以根据实际需要灵活选择。
如图13所示，在得到多个分离的芯片封装组件1000之后，将每个所述芯片封装组件1000安装至对应的封装基底700上。具体地，将具有至少一个第二导电凸点1026的芯片封装组件1000上的所述第二导电凸点1026与基底700上的电连接点(图未标示)接合。根据实际需要还可以额外在封装基底700上贴装或者集成有电容、电阻、电感等分立器件。
将具有第三微透镜的光纤结构810安装在对应的光耦合区1024上方的一个伪芯片800上，在本实施例中，光纤结构810的一侧端部可以是与其主体部之间具有预设夹角的倾斜面，例如，该预设夹角为45°；将光纤结构810的主体部平铺安装于所述第一基材层401的远离所述第一半导体芯片102的一侧表面，使得所述光纤结构810内传输的光在其端部的倾斜面上发生全反射后先后进入至所述第三微透镜930，并在被所述第三微透镜930汇聚后经由所述伪芯片800入射至对应的所述光耦合接口104中。
在本实施例中，针对每个第一半导体芯片，在对应覆盖光耦合区的一个伪芯片上设置出光端口部具有第三微透镜的光纤结构，以对输入至所述光耦合区内用于光耦合的光线进行矫正；由于第三微透镜能够起到将从光纤结构出射的光汇聚，再通过伪芯片传输到光耦合接口，因此，极大地降低了后续的光学耦合精度的要求，同时也提升了面耦合过程的作业效率，且对贴片设备的贴片对准公差的容忍值更高。同时针对对应覆盖所述光耦合区的所述伪芯片，该伪芯片的基材对预设波长的光具有高透光属性，经所述微透镜汇聚后的光经过该伪芯片传输之后基本没有损失，并且伪芯片具有一定的厚度，对光纤结构起到支撑的作用，大大减小了光纤结构对所述第一半导体芯片产生的应力，提供了封 装结构的稳定性。
根据本发明的另一方面，还提供了一种封装结构。
具体地，如图12和图13所示，所述封装结构包括：
第一半导体芯片，所述第一半导体芯片102具有相对的第一表面和第二表面，在所述第一表面设置有光耦合区1024以及围绕所述光耦合区1024的非光耦合区1025，所述光耦合区内1025设置有光耦合接口104；
至少一个伪芯片800，所述至少一个伪芯片800固定在所述第一表面上，其中，与该第一半导体芯片102对应的一个伪芯片800覆盖在所述光耦合区上方，同时针对对应覆盖所述光耦合区1024的所述伪芯片800，该伪芯片800的基材对预设波长的光具有透光属性；
光纤结构810，所述光纤结构810设置在对应所述光耦合区1024的一个伪芯片800上，所述光纤结构810的出光口端设置有与所述光纤结构810中的光纤一一对应的第三微透镜930。
进一步地，所述封装结构还包括：塑封层106，所述塑封层106位于所述第一半导体芯片102的所述第一表面上并且包覆所述至少一个伪芯片800的侧面。
进一步地，所述封装结构还包括至少一个第二半导体芯片103，所述至少一个第二半导体芯片103固定在该第一半导体芯片102的所述第一表面的所述非光耦合区1025上。
进一步地，针对对应覆盖所述光耦合区1024的每个所述伪芯片800，该伪芯片800的基材包括硅或者玻璃。
进一步地，针对对应覆盖所述光耦合区1024的每个所述伪芯片800，该伪芯片800的上表面具有抗反射涂层。该抗反射涂层用于避免光从光纤传输到伪芯片800时在伪芯片800的表面产生反射，造成光损失。并且抗反射涂层是透光的。
进一步地，在每个所述第一半导体芯片102内设置有多个金属连接柱1021，并且每个所述金属连接柱1021的一侧表面从所述第一半导体芯片102的表面露出，每个所述金属连接柱1021通过第二导电凸点1026与对应的基底700电性连接。由上述内容可知，本发明实施例提供的封装结构的制作方法， 所述方法包括：提供半导体晶片，所述半导体晶片包括多个第一半导体芯片，针对每个第一半导体芯片，在对应覆盖光耦合区的一个第二半导体芯片或者一个伪芯片上制作微透镜，以对输入至所述光耦合区内用于光耦合的光线进行矫正；同时针对对应覆盖所述光耦合区的所述第二半导体芯片或者所述伪芯片，该第二半导体芯片的基材或者该伪芯片的基材对预设波长的光具有透光属性。由于微透镜能够起到将入射到所述微透镜的光汇聚到光耦合接口的作用，因此，极大地降低了后续的光学耦合精度的要求，同时也提升了面耦合过程的作业效率，且对贴片设备的贴片对准公差的容忍值更高。
在另一些实施方式中，通过在对应覆盖光耦合区的一个伪芯片上设置出光端口部具有第三微透镜的光纤结构，以对输入至所述光耦合区内用于光耦合的光线进行矫正；由于微透镜能够起到将从光纤结构出射的光汇聚，再通过伪芯片传输到光耦合接口，因此，极大地降低了后续的光学耦合精度的要求，同时也提升了面耦合过程的作业效率，且对贴片设备的贴片对准公差的容忍值更高。同时针对对应覆盖所述光耦合区的所述伪芯片，该伪芯片的基材对预设波长的光具有高透光属性，经所述微透镜汇聚后的光经过该伪芯片传输之后基本没有损失，并且伪芯片具有一定的厚度，对光纤结构起到支撑的作用，大大减小了光纤结构对所述第一半导体芯片产生的应力，提供了封装结构的稳定性。
本领技术人员应当理解，以上所公开的仅为本发明的实施方式而已，当然不能以此来限定本发明请求专利保护的权利范围，依本发明实施方式所作的等同变化，仍属本发明之权利要求所涵盖的范围。

Claims (38)

  1. 一种封装结构的制作方法，所述方法包括：
    提供半导体晶片，所述半导体晶片包括多个第一半导体芯片，每个所述第一半导体芯片具有相对的第一表面和第二表面，所述第一表面上设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口；
    针对每个所述第一半导体芯片，提供与该第一半导体芯片对应的至少一个第二半导体芯片，并将所述至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面上；其中，在与该第一半导体芯片对应的一个第二半导体芯片上设置有虚设区，所述虚设区为不设置有电路的区域，所述虚设区的形状与所述光耦合区的形状相适应，以及将该第二半导体芯片的所述虚设区对应覆盖在所述光耦合区上方，同时针对对应覆盖所述光耦合区的所述第二半导体芯片，该第二半导体芯片的基材对预设波长的光具有透光属性；
    制作塑封层，并使所述塑封层露出每个所述第二半导体芯片背离所述第一半导体芯片的一侧表面；
    针对每个所述第一半导体芯片，在对应所述光耦合区的一个第二半导体芯片上的所述虚设区上制作第一微透镜，以对输入至所述光耦合区内用于光耦合的光线进行矫正。
  2. 如权利要求1所述的封装结构的制作方法，其中，通过调制所述第一微透镜的弧度及所述第一微透镜与所述光耦合接口的距离，以将入射到所述第一微透镜的光汇聚到所述光耦合接口。
  3. 如权利要求1所述的封装结构的制作方法，其中，针对对应覆盖所述光耦合区的每个所述第二半导体芯片，该第二半导体芯片的基材包括硅。
  4. 如权利要求2所述的封装结构的制作方法，其中，
    所述针对每个所述第一半导体芯片，在对应所述光耦合区的一个第二半导体芯片上的所述虚设区上制作第一微透镜的方法包括：
    在每个所述第二半导体芯片露出的一侧表面上形成光刻层；
    对所述光刻层采用掩膜版工艺进行图案化光刻蚀，以使剩余的所述光刻层形成对应所述光耦合区的弧形凸起结构；
    对所述弧形凸起结构采用蚀刻工艺进行刻蚀，以在对应所述光耦合区的每 个所述第二半导体芯片上形成所述第一微透镜。
  5. 如权利要求1所述的封装结构的制作方法，其中，
    所述方法还包括：
    在将所述至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面上之前，在每个所述第一半导体芯片内制作多个金属连接柱，并将每个所述金属连接柱的一侧表面从所述第一半导体芯片的表面露出。
  6. 如权利要求5所述的封装结构的制作方法，其中，
    所述将所述至少一个第二半导体芯片固定在所述第一半导体芯片上包括：
    将所述至少一个第二半导体芯片通过混合键合的方式固定在所述第一半导体芯片的所述第一表面上。
  7. 如权利要求6所述的封装结构的制作方法，其中，
    所述方法还包括：
    所述针对每个所述第一半导体芯片，在对应所述光耦合区的一个第二半导体芯片上的所述虚设区上制作第一微透镜制作完成之后，将每个所述第二半导体芯片背离所述第一半导体芯片的一侧表面通过临时键合胶与第一承载基板进行临时键合；
    在所述第一半导体芯片远离所述至少一个第二半导体芯片的一侧对所述第一半导体芯片的本体进行减薄处理，以露出所述金属连接柱远离所述至少一个第二半导体芯片一侧的表面；以及，
    在露出所述金属连接柱远离所述至少一个第二半导体芯片一侧的表面之后，在每个所述金属连接柱露出的表面上制作第一导电凸点。
  8. 如权利要求7所述的封装结构的制作方法，其中，所述方法还包括：
    在每个所述金属连接柱露出的表面上制作第一导电凸点制作完成之后，将所述第一承载基板解键合；
    将每个所述第二半导体芯片背离所述第一半导体芯片的一侧表面与切割胶带贴合；以及
    在相邻两个第一半导体芯片之间的切割道的位置进行切割以得到多个分离的芯片封装组件，其中，每个所述芯片封装组件包括一个第一半导体芯片、对应的至少一个第二半导体芯片。
  9. 如权利要求8所述的封装结构的制作方法，其中，所述方法还包括：
    在得到多个分离的所述芯片封装组件之后，将每个所述芯片封装组件安装至对应的封装基底上；
    在将所述芯片封装组件安装至对应的封装基底上之后，将光纤结构安装至所述第一微透镜上。
  10. 一种封装结构的制作方法，所述方法包括：
    提供半导体晶片，所述半导体晶片包括多个第一半导体芯片，每个所述第一半导体芯片具有相对的第一表面和第二表面，所述第一表面上设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口；
    针对每个所述第一半导体芯片，提供与该第一半导体芯片对应的至少一个伪芯片，并将所述至少一个伪芯片固定在该第一半导体芯片的所述第一表面上；其中，将与该第一半导体芯片对应的一个伪芯片覆盖在所述光耦合区上方，同时针对对应覆盖所述光耦合区的所述伪芯片，所述伪芯片的基材对预设波长的光具有透光属性；
    制作塑封层，并使所述塑封层露出每个所述伪芯片背离所述第一半导体芯片的一侧表面；
    针对每个所述第一半导体芯片，在对应所述光耦合区的一个伪芯片上制作第二微透镜，以对输入至所述光耦合区内用于光耦合的光线进行矫正。
  11. 如权利要求10所述的封装结构的制作方法，其中，
    针对每个所述第一半导体芯片，提供与该第一半导体芯片对应的至少一个第二半导体芯片，并将所述至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面的所述非光耦合区上。
  12. 如权利要求10或11所述的封装结构的制作方法，其中，通过调制所述第二微透镜的弧度及所述第二微透镜与所述光耦合接口的距离，以将入射到所述第二微透镜的光汇聚到所述光耦合接口。
  13. 如权利要求10所述的封装结构的制作方法，其中，针对对应覆盖所述光耦合区的每个所述伪芯片，该伪芯片的基材包括硅或者玻璃。
  14. 如权利要求11所述的封装结构的制作方法，其中，在垂直于对应的第一半导体芯片的所述第一表面的方向上，所述至少一个伪芯片的远离所述第 一表面的一侧顶面与所述至少一个第二半导体芯片的远离所述第一表面的一侧顶面齐平。
  15. 如权利要求13所述的封装结构的制作方法，其中，所述针对每个所述第一半导体芯片，在对应所述光耦合区的一个伪芯片上制作第二微透镜的方法包括：
    在每个所述伪芯片露出的一侧表面上形成光刻层；
    对所述光刻层采用掩膜版工艺进行图案化光刻蚀，以使剩余的所述光刻层形成对应所述光耦合区的弧形凸起结构；
    对所述弧形凸起结构采用蚀刻工艺进行刻蚀，以在对应所述光耦合区的每个所述伪芯片上形成所述第二微透镜。
  16. 如权利要求11所述的封装结构的制作方法，其中，所述方法还包括：
    在将所述至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面上之前，在每个所述第一半导体芯片内制作多个金属连接柱，并将每个所述金属连接柱的一侧表面从所述第一半导体芯片的表面露出。
  17. 如权利要求16所述的封装结构的制作方法，其中，所述将所述至少一个第二半导体芯片以及将所述至少一个伪芯片固定在所述第一半导体芯片上包括：
    将所述至少一个第二半导体芯片通过采用热压焊、回流焊或者混合键合的方式固定在所述第一半导体芯片的所述第一表面上；
    将每个所述伪芯片采用混合键合的方式固定到所述第一半导体芯片上。
  18. 如权利要求17所述的封装结构的制作方法，其中，所述方法还包括：
    所述针对每个所述第一半导体芯片，在对应所述光耦合区的一个伪芯片上制作第二微透镜制作完成之后，将每个所述伪芯片背离所述第一半导体芯片的一侧表面通过临时键合胶与第一承载基板进行临时键合；
    在所述第一半导体芯片远离所述至少一个伪芯片的一侧对所述第一半导体芯片的本体进行减薄处理，以露出所述金属连接柱远离所述至少一个伪芯片一侧的表面；以及，
    在露出所述金属连接柱远离所述至少一个伪芯片一侧的表面之后，在每个所述金属连接柱露出的表面上制作第二导电凸点。
  19. 如权利要求18所述的封装结构的制作方法，其中，所述方法还包括：
    在每个所述金属连接柱露出的表面上制作第二导电凸点制作完成之后，将所述第一承载基板解键合；
    将每个所述第二半导体芯片以及每个所述伪芯片背离所述第一半导体芯片的一侧表面与切割胶带贴合；以及
    在相邻两个第一半导体芯片之间的切割道的位置进行切割以得到多个分离的芯片封装组件，每个所述芯片封装组件包括一个第一半导体芯片、对应的至少一个伪芯片。
  20. 如权利要求19所述的封装结构的制作方法，其中，所述方法还包括：
    在得到多个分离的所述芯片封装组件之后，将每个所述芯片封装组件安装至对应的基底上；
    在将所述芯片封装组件安装至对应的基底上之后，将光纤结构安装至所述第二微透镜上。
  21. 一种封装结构，包括：
    第一半导体芯片，所述第一半导体芯片具有相对的第一表面和第二表面，在所述第一表面设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口；
    至少一个第二半导体芯片，所述至少一个第二半导体芯片固定在所述第一表面上，其中，在与该第一半导体芯片对应的一个第二半导体芯片上设置有虚设区，所述虚设区为不设置有电路的区域，所述虚设区的形状与所述光耦合区的形状相适应并且覆盖在所述光耦合区上方，同时针对对应覆盖所述光耦合区的所述第二半导体芯片，该第二半导体芯片的基材对预设波长的光具有透光属性；
    第一微透镜，所述第一微透镜制造在对应所述光耦合区的一个第二半导体芯片上的所述虚设区上。
  22. 如权利要求21所述的封装结构，其中，通过调制所述第一微透镜的弧度及所述第一微透镜与所述光耦合接口的距离，以将入射到所述第一微透镜的光汇聚到所述光耦合接口。
  23. 如权利要求21所述的封装结构，其中，针对对应覆盖所述光耦合区 的每个所述第二半导体芯片，该第二半导体芯片的基材包括硅。
  24. 如权利要求21所述的封装结构，其中，在每个所述第一半导体芯片内设置有多个金属连接柱，并且每个所述金属连接柱的一侧表面从所述第一半导体芯片的表面露出。
  25. 如权利要求24所述的封装结构，其中，
    每个所述金属连接柱通过第一导电凸点与对应的封装基底电性连接；
    所述封装结构还包括光纤结构，所述光纤结构被安装至所述第一微透镜背离对应的所述第一半导体芯片的一侧表面。
  26. 一种封装结构，包括：
    第一半导体芯片，所述第一半导体芯片具有相对的第一表面和第二表面，在所述第一表面设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口；
    至少一个伪芯片，所述至少一个伪芯片固定在所述第一表面上，其中，与该第一半导体芯片对应的一个伪芯片覆盖在所述光耦合区上方，同时针对对应覆盖所述光耦合区的所述伪芯片，该伪芯片的基材对预设波长的光具有透光属性；
    塑封层，所述塑封层位于所述第一半导体芯片的所述第一表面上并且包覆所述至少一个伪芯片；
    第二微透镜，所述第二微透镜制造在对应所述光耦合区的一个伪芯片上。
  27. 如权利要求26所述的封装结构，其中，
    所述封装结构还包括至少一个第二半导体芯片，所述至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面的所述非光耦合区上。
  28. 如权利要求27所述的封装结构，其中，
    在垂直于对应的第一半导体芯片的所述第一表面的方向上，所述至少一个伪芯片的远离所述第一表面的一侧顶面与所述至少一个第二半导体芯片的远离所述第一表面的一侧顶面齐平。
  29. 如权利要求26或27所述的封装结构，其中，
    通过调制所述第二微透镜的弧度及所述第二微透镜与所述光耦合接口的距离，以将入射到所述第二微透镜的光汇聚到所述光耦合接口。
  30. 如权利要求26所述的封装结构，其中，
    针对对应覆盖所述光耦合区的每个所述伪芯片，该伪芯片的基材包括硅或者玻璃。
  31. 如权利要求26所述的封装结构，其中，
    在每个所述第一半导体芯片内设置有多个金属连接柱，并且每个所述金属连接柱的一侧表面从所述第一半导体芯片的表面露出。
  32. 如权利要求31所述的封装结构，其中，
    每个所述金属连接柱通过第二导电凸点与对应的基底电性连接；
    所述封装结构还包括光纤结构，所述光纤结构被安装至所述第二微透镜背离对应的所述第一半导体芯片的一侧表面。
  33. 一种封装结构，包括：
    第一半导体芯片，所述第一半导体芯片具有相对的第一表面和第二表面，在所述第一表面设置有光耦合区以及围绕所述光耦合区的非光耦合区，所述光耦合区内设置有光耦合接口；
    至少一个伪芯片，所述至少一个伪芯片固定在所述第一表面上，其中，与该第一半导体芯片对应的一个伪芯片覆盖在所述光耦合区上方，同时针对对应覆盖所述光耦合区的所述伪芯片，该伪芯片的基材对预设波长的光具有透光属性；
    光纤结构，所述光纤结构设置在对应所述光耦合区的一个伪芯片上，所述光纤结构的出光口端设置有与所述光纤结构中的光纤一一对应的第三微透镜。
  34. 如权利要求33所述的封装结构，其中，所述封装结构还包括：
    塑封层，所述塑封层位于所述第一半导体芯片的所述第一表面上并且包覆所述至少一个伪芯片的侧面。
  35. 如权利要求33或34所述的封装结构，其中，
    所述封装结构还包括至少一个第二半导体芯片，所述至少一个第二半导体芯片固定在该第一半导体芯片的所述第一表面的所述非光耦合区上。
  36. 如权利要求33或34所述的封装结构，其中，
    针对对应覆盖所述光耦合区的每个所述伪芯片，该伪芯片的基材包括硅或者玻璃。
  37. 如权利要求33或34所述的封装结构，其中，
    针对对应覆盖所述光耦合区的每个所述伪芯片，该伪芯片的上表面具有抗反射涂层。
  38. 如权利要求33或34所述的封装结构，其中，
    在每个所述第一半导体芯片内设置有多个金属连接柱，并且每个所述金属连接柱的一侧表面从所述第一半导体芯片的表面露出，每个所述金属连接柱通过第二导电凸点与对应的基底电性连接。
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