WO2024100962A1 - 炭化珪素基板、エピタキシャル基板の製造方法および半導体装置の製造方法 - Google Patents

炭化珪素基板、エピタキシャル基板の製造方法および半導体装置の製造方法 Download PDF

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WO2024100962A1
WO2024100962A1 PCT/JP2023/030898 JP2023030898W WO2024100962A1 WO 2024100962 A1 WO2024100962 A1 WO 2024100962A1 JP 2023030898 W JP2023030898 W JP 2023030898W WO 2024100962 A1 WO2024100962 A1 WO 2024100962A1
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WO
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silicon carbide
carbide substrate
main surface
density
electrical resistivity
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Application number
PCT/JP2023/030898
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English (en)
French (fr)
Inventor
将 佐々木
俊策 上田
省吾 境谷
Original Assignee
住友電気工業株式会社
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    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/06—Heating of the deposition chamber, the substrate or the materials to be evaporated
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides

Definitions

  • This disclosure relates to a silicon carbide substrate, a method for manufacturing an epitaxial substrate, and a method for manufacturing a semiconductor device.
  • This application claims priority to Japanese patent application No. 2022-180375, filed on November 10, 2022. All contents of the Japanese patent application are incorporated herein by reference.
  • Patent Document 1 JP Patent Publication No. 2003-500321 discloses a semi-insulating bulk single crystal with a resistivity of at least 5000 ⁇ cm at room temperature.
  • a silicon carbide substrate according to the present disclosure has a main surface having a maximum diameter of 100 mm or more.
  • the silicon carbide substrate has a region having an electrical resistivity of 1 ⁇ 10 10 ⁇ cm or more at 200° C.
  • FIG. 1 is a schematic plan view showing the configuration of a silicon carbide substrate according to this embodiment.
  • FIG. 2 is a schematic cross-sectional view taken along line II-II in FIG.
  • FIG. 3 is a schematic diagram showing a crystal structure of a first example of a silicon carbide substrate according to this embodiment.
  • FIG. 4 is a schematic diagram showing a crystal structure of a second example of a silicon carbide substrate according to this embodiment.
  • FIG. 5 is a schematic cross-sectional view showing a step of placing a seed substrate and a silicon carbide raw material in a crucible.
  • FIG. 6 is a schematic cross-sectional view showing a silicon carbide crystal growth process.
  • FIG. 7 is a cross-sectional schematic diagram showing a step of heating the silicon carbide crystal.
  • FIG. 1 is a schematic plan view showing the configuration of a silicon carbide substrate according to this embodiment.
  • FIG. 2 is a schematic cross-sectional view taken along line II-II in FIG.
  • FIG. 8 is a flow chart that outlines the method for manufacturing a semiconductor device according to this embodiment.
  • FIG. 9 is a schematic cross-sectional view showing a step of forming a buffer layer on a silicon carbide substrate.
  • FIG. 10 is a schematic cross-sectional view showing a process of forming an electron transit layer and an electron supply layer.
  • FIG. 11 is a schematic cross-sectional view showing the configuration of a semiconductor device according to this embodiment.
  • FIG. 12 is a diagram showing the measurement positions of the electrical resistivity.
  • An object of the present disclosure is to provide a silicon carbide substrate having regions of high electrical resistivity at elevated temperatures.
  • the present disclosure makes it possible to provide a silicon carbide substrate that has a region with high electrical resistivity at high temperatures.
  • Silicon carbide substrate 100 has a main surface 1.
  • Main surface 1 has a maximum diameter of 100 mm or more.
  • Silicon carbide substrate 100 has a region having an electrical resistivity of 1 ⁇ 10 10 ⁇ cm or more at 200° C.
  • Silicon carbide substrate 100 according to (1) above may include metal impurities other than vanadium. At center 21 of main surface 1, the total density of the metal impurities may be 1 ⁇ 10 17 cm ⁇ 3 or more.
  • the metal impurities may include titanium, iron, and chromium.
  • the sum of the density of titanium, the density of iron, and the density of chromium may be 1 ⁇ 10 cm or more.
  • Silicon carbide substrate 100 may include nitrogen.
  • the concentration of nitrogen at center 21 of main surface 1 may be 1 ⁇ 10 16 cm ⁇ 3 or less.
  • Silicon carbide substrate 100 according to (1) above may include metal impurities other than vanadium.
  • Main surface 1 may be composed of an outer edge 6, a peripheral region 4 within 3 mm from outer edge 6, and a central region 5 surrounded by peripheral region 4. At any position in central region 5, the total density of the metal impurities may be 1 ⁇ 10 17 cm ⁇ 3 or more.
  • the metal impurities may include titanium, iron, and chromium.
  • the sum of the density of titanium, the density of iron, and the density of chromium may be 1 ⁇ 10 cm ⁇ 3 or more.
  • Silicon carbide substrate 100 according to the above (5) or (6) may include nitrogen.
  • the concentration of nitrogen at any position in central region 5 may be 1 ⁇ 10 16 cm ⁇ 3 or less.
  • central region 5 may have an electrical resistivity of 1 ⁇ 10 10 ⁇ cm or more at 200° C. in 50% or more of the central region.
  • the region having an electrical resistivity of 1 ⁇ 10 10 ⁇ cm or more at 200° C. may have an electrical resistivity of 1 ⁇ 10 10 ⁇ cm or more at 27° C.
  • the method for manufacturing an epitaxial substrate according to the present disclosure includes the steps of preparing a silicon carbide substrate 100 described in any one of (1) to (9) above, and forming a nitride epitaxial layer 30 on the silicon carbide substrate 100.
  • the method for manufacturing a semiconductor device includes the steps of preparing a silicon carbide substrate 100 described in any one of (1) to (9) above, forming a nitride epitaxial layer 30 on the silicon carbide substrate 100, and forming an electrode 41 on the nitride epitaxial layer 30.
  • FIG. 1 is a plan view schematic diagram showing the configuration of the silicon carbide substrate 100 according to this embodiment.
  • the silicon carbide substrate 100 has a first main surface 1.
  • the first main surface 1 extends along each of a first direction 101 and a second direction 102.
  • the first direction 101 is not particularly limited, but is, for example, the ⁇ 11-20> direction.
  • the second direction 102 is not particularly limited, but is, for example, the ⁇ 1-100> direction.
  • the silicon carbide substrate 100 contains an n-type impurity such as nitrogen.
  • the silicon carbide substrate 100 is, for example, made of hexagonal silicon carbide.
  • the polytype of the hexagonal silicon carbide is, for example, 4H.
  • FIG. 2 is a schematic cross-sectional view taken along line II-II in FIG. 1.
  • the cross section shown in FIG. 2 is perpendicular to the first main surface 1 and parallel to the first direction 101.
  • the silicon carbide substrate 100 according to this embodiment further has an outer peripheral side surface 3 and a second main surface 2.
  • the second main surface 2 is located opposite the first main surface 1.
  • the outer peripheral side surface 3 is continuous with each of the first main surface 1 and the second main surface 2.
  • the outer peripheral side surface 3 is continuous with the first main surface 1 at the outer edge 6.
  • the third direction 103 is a direction from the second main surface 2 toward the first main surface 1.
  • the third direction 103 is perpendicular to both the first direction 101 and the second direction 102.
  • the thickness of the silicon carbide substrate 100 is, for example, not less than 300 ⁇ m and not more than 700 ⁇ m.
  • the maximum diameter W1 of the first main surface 1 is, for example, 100 mm.
  • the maximum diameter W1 may be 150 mm or more, or 200 mm or more.
  • the maximum diameter W1 is not particularly limited, but may be, for example, 300 mm or less.
  • the maximum diameter W1 is the longest straight line distance between two different points on the first outer peripheral side surface 39.
  • the first main surface 1 is composed of an outer edge 6, an outer peripheral region 4, and a central region 5.
  • the outer peripheral region 4 is a region within 3 mm from the outer edge 6. From another perspective, when viewed along a straight line perpendicular to the first main surface 1, the distance W2 between the outer edge 6 and the boundary between the outer peripheral region 4 and the central region 5 is 3 mm.
  • the central region 5 is surrounded by the outer peripheral region 4.
  • the central region 5 is connected to the outer peripheral region 4.
  • the central region 5 includes a center 21.
  • the outer peripheral side surface 3 has an orientation flat portion 7 and an arc-shaped portion 8.
  • the arc-shaped portion 8 is connected to the orientation flat portion 7.
  • the orientation flat portion 7 may extend along the first direction 101.
  • the first principal surface 1 is a surface tilted in the off direction with respect to the ⁇ 0001 ⁇ surface or the ⁇ 0001 ⁇ surface.
  • the first principal surface 1 may be a surface tilted in the off direction with respect to the (0001) surface or the (0001) surface.
  • the off direction may be, for example, the first direction 101 or the second direction 102.
  • the off angle ⁇ is the inclination angle of the first main surface 1 with respect to the ⁇ 0001 ⁇ plane.
  • the off angle ⁇ is, for example, greater than 0° and equal to or less than 8°.
  • the off angle ⁇ may be, for example, equal to or less than 6°, or equal to or less than 4°.
  • the off angle ⁇ may be, for example, equal to or greater than 1°, or equal to or greater than 2°.
  • FIG. 3 is a schematic diagram showing the crystal structure of a first example of a silicon carbide substrate 100 according to this embodiment.
  • the silicon carbide substrate 100 has silicon atoms 11 and carbon atoms 12.
  • the carbon atoms 12 are bonded to the silicon atoms 11.
  • the silicon atoms 11 and the carbon atoms 12 form a crystal lattice.
  • the silicon carbide substrate 100 may have carbon atom vacancies 99 and interstitial carbon atoms 98.
  • the interstitial carbon atoms 98 are located in the gaps in the crystal lattice of silicon carbide. Carbon atom vacancies 99 are formed in the crystal lattice. The carbon atom vacancies 99 are formed by the loss of carbon atoms 12 from the crystal lattice.
  • the density of the interstitial carbon atoms 98 may be lower than the density of the carbon atom vacancies 99.
  • FIG. 4 is a schematic diagram showing a crystal structure of a second example of the silicon carbide substrate 100 according to this embodiment.
  • the silicon carbide substrate 100 may further have silicon atom vacancies 97 and interstitial silicon atoms 96.
  • the interstitial silicon atoms 96 are located in the gaps in the crystal lattice of silicon carbide.
  • Silicon atom vacancies 97 are formed in the crystal lattice.
  • the silicon atom vacancies 97 are formed by the loss of silicon atoms 11 from the crystal lattice.
  • the density of the interstitial silicon atoms 96 may be smaller than the density of the silicon atom vacancies 97.
  • Silicon carbide substrate 100 has a region (hereinafter also referred to as a specific region) having an electrical resistivity of 1 ⁇ 10 10 ⁇ cm or more at 200° C. From another perspective, the electrical resistivity of at least a portion of the region of silicon carbide substrate 100 may be 1 ⁇ 10 10 ⁇ cm or more at 200° C.
  • the electrical resistivity in the specific region of silicon carbide substrate 100 according to the present embodiment may be 5 ⁇ 10 ⁇ cm or more, or 1 ⁇ 10 ⁇ cm or more, at 200° C.
  • the electrical resistivity in the specific region of silicon carbide substrate 100 according to the present embodiment may be 1 ⁇ 10 ⁇ cm or less, or 1 ⁇ 10 ⁇ cm or less , at 200° C.
  • the electrical resistivity of a region having an electrical resistivity of 1 ⁇ 10 ⁇ cm or more at 200° C. may be 1 ⁇ 10 ⁇ cm or more at 27° C.
  • the electrical resistivity of at least a portion of a region of silicon carbide substrate 100 may be 1 ⁇ 10 ⁇ cm or more at each of 27° C. and 200° C.
  • the electrical resistivity in the specific region of silicon carbide substrate 100 according to the present embodiment may be 5 ⁇ 10 ⁇ cm or more, 1 ⁇ 10 ⁇ cm or more, 5 ⁇ 10 ⁇ cm or more, or higher than 1 ⁇ 10 ⁇ cm at 27 ° C.
  • the electrical resistivity in 50% or more of central region 5 may be 1 ⁇ 10 ⁇ cm or more at 200° C.
  • the electrical resistivity in 60% or more of central region 5 may be 1 ⁇ 10 ⁇ cm or more at 200° C.
  • the electrical resistivity in 80% or more of central region 5 may be 1 ⁇ 10 ⁇ cm or more at 200° C.
  • the electrical resistivity at any position in central region 5 may be 1 ⁇ 10 10 ⁇ cm or more at 200° C.
  • the electrical resistivity at any position in central region 5 may be 5 ⁇ 10 10 ⁇ cm or more, or 1 ⁇ 10 11 ⁇ cm or more at 200° C.
  • the electrical resistivity at any position in central region 5 may be 1 ⁇ 10 13 ⁇ cm or less, or 1 ⁇ 10 12 ⁇ cm or less at 200° C.
  • the electrical resistivity of the silicon carbide substrate 100 is measured, for example, using a COREMA-VT electrical resistivity measuring device manufactured by SemiMap.
  • the voltage applied to the silicon carbide substrate 100 is, for example, 5.0 V.
  • the diameter of the probe is 10 mm.
  • the measurement temperature range is from room temperature (27°C) to 600 K.
  • the silicon carbide substrate 100 may have metal impurities other than vanadium (V).
  • the metal impurities may include titanium (Ti), iron (Fe), and chromium (Cr).
  • the metal impurities may include, for example, tantalum (Ta), tungsten (W), molybdenum (Mo), cadmium (Cd), or zinc (Zn).
  • the total density of the metal impurities may be 1 ⁇ 10 17 cm ⁇ 3 or more.
  • the total density of the metal impurities may be 1.2 ⁇ 10 17 cm ⁇ 3 or more, or 1.5 ⁇ 10 17 cm ⁇ 3 or more.
  • the total density of the metal impurities may be 1 ⁇ 10 18 cm ⁇ 3 or less, or 5.0 ⁇ 10 17 cm ⁇ 3 or less.
  • the sum of the density of titanium, the density of iron, and the density of chromium may be 1 ⁇ 10 17 cm -3 or more.
  • the sum of the density of titanium, the density of iron, and the density of chromium may be 1.2 ⁇ 10 17 cm -3 or more, or 1.5 ⁇ 10 17 cm -3 or more.
  • the sum of the density of titanium, the density of iron, and the density of chromium may be 1 ⁇ 10 18 cm -3 or less, or 5.0 ⁇ 10 17 cm -3 or less.
  • the density of titanium may be 1 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • the density of iron may be 1 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • density of chromium may be 1 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • the total density of the metal impurities may be 1 ⁇ 10 17 cm ⁇ 3 or more. At any position in the central region 5, the total density of the metal impurities may be 1.2 ⁇ 10 17 cm ⁇ 3 or more, or 1.5 ⁇ 10 17 cm ⁇ 3 or more. If the density of the metal impurities is excessively high, the metal impurities may aggregate, and the crystal quality of the silicon carbide substrate 100 may deteriorate. At any position in the central region 5, the total density of the metal impurities may be 1 ⁇ 10 18 cm ⁇ 3 or less, or 5.0 ⁇ 10 17 cm ⁇ 3 or less. This makes it possible to suppress deterioration of the crystal quality of the silicon carbide substrate 100.
  • the sum of the density of titanium, the density of iron, and the density of chromium may be 1 ⁇ 10 17 cm -3 or more.
  • the sum of the density of titanium, the density of iron, and the density of chromium may be 1.2 ⁇ 10 17 cm -3 or more, or 1.5 ⁇ 10 17 cm -3 or more.
  • the sum of the density of titanium, the density of iron, and the density of chromium may be 1 ⁇ 10 18 cm -3 or less, or 5.0 ⁇ 10 17 cm -3 or less.
  • Silicon carbide substrate 100 may contain nitrogen.
  • Nitrogen is an n-type impurity.
  • the concentration of nitrogen may be 1 ⁇ 10 16 cm ⁇ 3 or less.
  • the concentration of nitrogen may be 8 ⁇ 10 15 cm ⁇ 3 or less, or 6 ⁇ 10 15 cm ⁇ 3 or less.
  • the concentration of nitrogen may be 5 ⁇ 10 14 cm ⁇ 3 or more, or 1 ⁇ 10 15 cm ⁇ 3 or more.
  • the nitrogen concentration may be 1 ⁇ 10 16 cm -3 or less. At any position in the central region 5, the nitrogen concentration may be 8 ⁇ 10 15 cm -3 or less, or 6 ⁇ 10 15 cm -3 or less. At any position in the central region 5, the nitrogen concentration may be 5 ⁇ 10 14 cm -3 or more, or 1 ⁇ 10 15 cm -3 or more.
  • the silicon carbide substrate 100 may not be doped with vanadium. Specifically, the silicon carbide substrate 100 may not be actively doped with vanadium during the manufacturing process. The silicon carbide substrate 100 may have vanadium incorporated therein as an unintentional impurity during the manufacturing process. If the vanadium concentration is 1 ⁇ 10 14 cm ⁇ 3 or less, it is determined that the vanadium is not actively doped.
  • the concentrations of metal impurities and nitrogen are measured, for example, by secondary ion mass spectrometry (SIMS).
  • SIMS for example, an IMS7f, a secondary ion mass spectrometer manufactured by Cameca, can be used.
  • the measurement conditions for SIMS are O2 + primary ions and primary ion energy of 8 keV.
  • FIG. 5 is a cross-sectional schematic diagram showing a step of placing a seed substrate and a silicon carbide raw material in a crucible.
  • a crucible 130 is prepared.
  • the crucible 130 is made of graphite.
  • the crucible 130 has a housing portion 132 and a lid portion 131.
  • the lid portion 131 is placed on the housing portion 132.
  • a heating portion (not shown) is arranged around the outer periphery of the crucible 130.
  • the heating portion may be a resistance heating type or an induction heating type.
  • silicon carbide raw material 156 is placed in storage section 132.
  • Silicon carbide raw material 156 is, for example, polycrystalline silicon carbide powder.
  • a source of metal impurities is mixed into silicon carbide raw material 156.
  • the source of metal impurities may contain, for example, iron, titanium, or chromium.
  • the source of metal impurities is iron powder, titanium powder, chromium powder, or the like.
  • Seed substrate 150 is fixed to lid portion 131 using, for example, an adhesive (not shown).
  • Seed substrate 150 has third main surface 151 and fourth main surface 152.
  • Third main surface 151 faces silicon carbide raw material 156.
  • Fourth main surface 152 faces lid portion 131.
  • Third main surface 151 of seed substrate 150 is arranged to face the surface of silicon carbide raw material 156. As described above, seed substrate 150 and silicon carbide raw material 156 are arranged in crucible 130.
  • FIG. 6 is a schematic cross-sectional view showing the growth process of silicon carbide crystals.
  • the pressure inside the crucible 130 is reduced while the temperature of the third main surface 151 of the seed substrate 150 is lower than the temperature of the silicon carbide raw material 156.
  • the pressure of the ambient gas inside the crucible 130 is reduced to, for example, 1.0 kPa. This causes the silicon carbide raw material 156 to start sublimating, and the sublimated silicon carbide gas is recrystallized on the third main surface 151 of the seed substrate 150.
  • the source of metal impurities also sublimes along with the silicon carbide raw material 156. This causes silicon carbide crystal 57 containing metal impurities to grow on the third main surface 151. While silicon carbide crystal 57 is growing, the pressure inside crucible 130 is maintained at, for example, approximately 0.1 kPa or more and 3 kPa or less.
  • silicon carbide crystal 57 grows on third main surface 151 by sublimating silicon carbide raw material 156.
  • the temperature of the crucible is, for example, 2100°C or higher and 2300°C or lower.
  • the temperature of the crucible is not particularly limited, but may be, for example, 2150°C or higher and 2250°C or lower.
  • Silicon carbide crystal 57 has main body portion 56 and growth surface 50. Growth surface 50 may be curved so as to be convex toward silicon carbide raw material 156.
  • Silicon carbide crystal 57 contains a metal impurity different from vanadium.
  • the metal impurity may contain titanium, iron, and chromium.
  • the total density of the titanium, iron, and chromium contained in silicon carbide crystal 57 may be 1 ⁇ 10 17 cm ⁇ 3 or more.
  • the total density of the titanium, iron, and chromium contained in silicon carbide crystal 57 may be 1.2 ⁇ 10 17 cm ⁇ 3 or more, or 1.5 ⁇ 10 17 cm ⁇ 3 or more.
  • the total density of the titanium, iron, and chromium contained in silicon carbide crystal 57 may be 1 ⁇ 10 18 cm ⁇ 3 or less, or 5.0 ⁇ 10 17 cm ⁇ 3 or less.
  • FIG. 7 is a schematic cross-sectional view showing the step of heating silicon carbide crystal 57.
  • Silicon carbide crystal 57 is removed from crucible 130 and then placed inside heating device 301. As shown in FIG. 7, silicon carbide crystal 57 is annealed while placed inside heating device 301. Silicon carbide crystal 57 is heated, for example, in an argon atmosphere at 2400° C. for about 1 hour.
  • the silicon carbide crystal 57 is rapidly cooled.
  • the silicon carbide crystal is rapidly cooled from 2400°C to a temperature of 1200°C or less.
  • the cooling rate of the silicon carbide crystal is, for example, 30°C/min to 150°C/min. This causes point defects to be formed in the silicon carbide crystal 57. As a result, the electrical resistivity of the silicon carbide crystal 57 increases.
  • a step of cutting the silicon carbide crystal is performed. For example, a saw wire is used to slice the silicon carbide crystal along a plane perpendicular to the central axis 21 of the silicon carbide crystal. This results in a plurality of silicon carbide substrates 100.
  • each of the plurality of silicon carbide substrates 100 may be irradiated with an electron beam.
  • the energy of the electron beam is, for example, 5 MeV.
  • the dose of the electron beam is, for example, 1 ⁇ 10 18 /cm 2.
  • the entire main surface 1 of the silicon carbide substrate 100 may be irradiated with the electron beam. This introduces lattice defects into the silicon carbide substrate 100. Specifically, in the silicon carbide substrate 100, carbon atom vacancies 99, silicon atom vacancies 97, interstitial carbon atoms 98, interstitial silicon atoms 96, and defects due to combinations of these are generated.
  • the density of each of the carbon atom vacancies 99, silicon atom vacancies 97, interstitial carbon atoms 98, and interstitial silicon atoms 96 can be excessively increased.
  • a large number of carrier scattering sources are generated inside the silicon carbide substrate 100.
  • the aggregates of interstitial carbon atoms 98 and the aggregates of interstitial silicon atoms 96 become carrier scattering sources. This makes it possible to further increase the electrical resistivity of the silicon carbide substrate 100. In this manner, the silicon carbide substrate 100 according to this embodiment is obtained (see FIG. 1).
  • the method for manufacturing the silicon carbide substrate 100 according to this embodiment includes a step of irradiating an electron beam, but the step of irradiating an electron beam may be omitted.
  • Fig. 8 is a flow chart that outlines the method for manufacturing the semiconductor device 400 according to this embodiment.
  • the method for manufacturing the semiconductor device 400 according to this embodiment mainly includes a step (S1) of manufacturing an epitaxial substrate and a step (S2) of forming an electrode on the epitaxial layer.
  • the step (S1) of manufacturing the epitaxial substrate 200 includes the step (S10) of preparing the silicon carbide substrate 100 and the step (S20) of forming an epitaxial layer.
  • the step (S10) of preparing the silicon carbide substrate 100 is performed.
  • the silicon carbide substrate 100 according to this embodiment is prepared (see FIG. 1).
  • a step (S20) of forming an epitaxial layer is carried out.
  • a buffer layer 31 is formed on the silicon carbide substrate 100.
  • FIG. 9 is a schematic cross-sectional view showing the step of forming the buffer layer 31 on the silicon carbide substrate 100.
  • the buffer layer 31 is formed by epitaxial growth on the first main surface 1 of the silicon carbide substrate 100.
  • the buffer layer 31 is formed, for example, by MOCVD (Metal Organic Chemical Vapor Deposition).
  • the buffer layer 31 is made of, for example, aluminum gallium nitride (AlGaN).
  • the thickness of the buffer layer 31 is, for example, 150 nm.
  • Al aluminum gallium
  • TMA trimethylaluminum
  • Ga gallium
  • N nitrogen
  • FIG. 10 is a schematic cross-sectional view showing the process of forming the electron transit layer 32 and the electron supply layer 33.
  • the electron transit layer 32 is formed on the buffer layer 31 by MOCVD.
  • the electron transit layer 32 is made of, for example, gallium nitride (GaN).
  • the thickness of the electron transit layer 32 is, for example, 1 ⁇ m.
  • the electron supply layer 33 is formed on the electron transit layer 32.
  • the electron supply layer 33 is formed, for example, by MOCVD.
  • the electron supply layer 33 is made of, for example, AlGaN.
  • the thickness of the electron supply layer 33 is, for example, 20 ⁇ m. Two-dimensional electron gas is generated in the portion of the electron transit layer 32 near the interface between the electron transit layer 32 and the electron supply layer 33.
  • the epitaxial substrate 200 is manufactured.
  • the epitaxial substrate 200 has a silicon carbide substrate 100 and a nitride epitaxial layer 30.
  • the nitride epitaxial layer 30 has a buffer layer 31, an electron transit layer 32, and an electron supply layer 33.
  • the buffer layer 31 is provided on the silicon carbide substrate 100.
  • the electron transit layer 32 is provided on the buffer layer 31.
  • the electron supply layer 33 is provided on the electron transit layer 32.
  • the process of forming electrodes is carried out.
  • the source electrode 41 and the drain electrode 42 are formed.
  • a first resist pattern (not shown) is formed on the electron supply layer 33.
  • openings are formed in the regions where the source electrode 41 and the drain electrode 42 are to be formed.
  • a first metal laminate film is formed on the first resist pattern, for example, by using a vacuum deposition method.
  • the first metal laminate film has, for example, a titanium (Ti) film and an aluminum (Al) film.
  • the first metal laminate film formed on the first resist pattern is removed by lift-off. As a result, a source electrode 41 and a drain electrode 42 made of the first metal laminate film are formed on the electron supply layer 33.
  • alloying annealing may be performed. Specifically, the source electrode 41 and the drain electrode 42 are annealed.
  • the annealing temperature is, for example, 600° C. This may allow each of the source electrode 41 and the drain electrode 42 to make ohmic contact with the electron supply layer 33.
  • the gate electrode 43 is formed. Specifically, a second resist pattern (not shown) is formed on the electron supply layer 33. In the second resist pattern, an opening is formed in the region where the gate electrode 43 is to be formed.
  • a second metal laminate film is formed on the second resist pattern, for example, by using a vacuum deposition method.
  • the second metal laminate film has, for example, a nickel (Ni) film and a gold (Au) film.
  • the second metal laminate film formed on the second resist pattern is removed by lift-off. As a result, a gate electrode 43 composed of the second metal laminate film is formed on the electron supply layer 33.
  • FIG. 11 is a schematic cross-sectional view showing the configuration of a semiconductor device 400 according to this embodiment.
  • the semiconductor device 400 is, for example, a field effect transistor, and more specifically, a high electron mobility transistor (HEMT).
  • the semiconductor device 400 mainly includes an epitaxial substrate 200, a gate electrode 43, a source electrode 41, and a drain electrode 42.
  • each of the gate electrode 43, the source electrode 41, and the drain electrode 42 is provided on the epitaxial substrate 200. Specifically, each of the gate electrode 43, the source electrode 41, and the drain electrode 42 is in contact with the electron supply layer 33.
  • the gate electrode 43 may be located between the source electrode 41 and the drain electrode 42.
  • Silicon carbide substrate 100 has a region having an electrical resistivity of 1 ⁇ 10 ⁇ cm or more at 200° C. This makes it possible to obtain silicon carbide substrate 100 having a region with high electrical resistivity at high temperatures. Therefore, when semiconductor device 400 is manufactured using silicon carbide substrate 100, stable operation of semiconductor device 400 at high temperatures can be ensured.
  • the total density of metal impurities may be 1 ⁇ 10 17 cm ⁇ 3 or more at center 21 of main surface 1. This enhances the scattering effect between carriers and metal impurities, thereby enabling the electrical resistivity at high temperatures to be increased.
  • the metal impurities may include titanium, iron, and chromium.
  • the sum of the density of titanium, the density of iron, and the density of chromium may be 1 ⁇ 10 17 cm ⁇ 3 or more.
  • titanium, iron, and chromium have less effect on the crystal quality. Therefore, according to the silicon carbide substrate 100 of this embodiment, it is possible to further increase the electrical resistivity at high temperatures while suppressing deterioration of the crystal quality.
  • Silicon carbide substrate 100 may include nitrogen.
  • the concentration of nitrogen at center 21 of main surface 1 may be 1 ⁇ 10 16 cm ⁇ 3 or less. This can further increase the electrical resistivity at high temperatures.
  • Silicon carbide substrate 100 may include metal impurities other than vanadium.
  • Main surface 1 may be composed of an outer edge 6, a peripheral region 4 within 3 mm from outer edge 6, and a central region 5 surrounded by peripheral region 4. At any position in central region 5, the total density of metal impurities may be 1 ⁇ 10 17 cm ⁇ 3 or more. This makes it possible to increase the electrical resistivity at high temperatures in the entire central region 5.
  • the metal impurities may include titanium, iron, and chromium.
  • the sum of the density of titanium, the density of iron, and the density of chromium may be 1 ⁇ 10 17 cm ⁇ 3 or more. This makes it possible to increase the electrical resistivity at high temperatures in the entire region of central region 5 while suppressing deterioration in crystal quality.
  • Silicon carbide substrate 100 may include nitrogen.
  • the concentration of nitrogen may be 1 ⁇ 10 16 cm ⁇ 3 or less at any position in central region 5. This can further increase the electrical resistivity at high temperatures in the entire central region 5.
  • the electrical resistivity in 50% or more of central region 5 may be 1 ⁇ 10 ⁇ cm or more at 200° C. This enables the electrical resistivity at high temperatures to be further increased in 50% or more of central region 5.
  • the electrical resistivity of the region having an electrical resistivity of 1 ⁇ 10 ⁇ cm or more at 200° C. may be 1 ⁇ 10 ⁇ cm or more at 27° C. This makes it possible to maintain high electrical resistivity both at high temperatures and at room temperature.
  • the epitaxial substrate manufacturing method according to this embodiment makes it possible to obtain an epitaxial substrate that can maintain high electrical resistivity even at high temperatures.
  • the method for manufacturing a semiconductor device according to this embodiment makes it possible to obtain a semiconductor device that can maintain high electrical resistivity even at high temperatures.
  • silicon carbide crystal 57 having a polytype of 4H was produced using the manufacturing conditions according to conditions A to D.
  • the manufacturing conditions according to conditions A to D first, seed substrate 150 and silicon carbide raw material 156 were placed in crucible 130 (see FIG. 5). The diameter of third main surface 151 of seed substrate 150 was set to 100 mm.
  • silicon carbide crystal 57 was formed on third main surface 151 of seed substrate 150 by using a sublimation method (see FIG. 6).
  • silicon carbide crystal was sliced using a saw wire, and silicon carbide substrates 100 according to samples 1 to 4 were obtained.
  • the nitrogen concentration of the silicon carbide crystal was set to 5 ⁇ 10 15 /cm 3 or less. Impurities other than nitrogen were not intentionally doped into the silicon carbide crystal.
  • the silicon carbide crystal 57 was placed inside the heating device 301. The silicon carbide crystal 57 was heated to a temperature of 2400° C. in the heating device 301. After the silicon carbide crystal 57 was heated to 2400° C., the silicon carbide crystal 57 was quenched. The cooling rate was 150° C./min.
  • the nitrogen concentration in the silicon carbide crystal was set to 5 ⁇ 10 15 /cm 3 or less.
  • the silicon carbide crystal was doped with vanadium.
  • the vanadium concentration in the silicon carbide crystal was set to 5 ⁇ 10 16 /cm 3 or more and 3 ⁇ 10 17 /cm 3 or less.
  • the concentration of nitrogen in the silicon carbide crystal was set to 5 ⁇ 10 15 /cm 3 or less.
  • the silicon carbide crystal was doped with iron, titanium, and chromium. In the silicon carbide crystal, the sum of the iron concentration, the titanium concentration, and the chromium concentration was set to 1 ⁇ 10 17 /cm 3 or more.
  • the silicon carbide crystal 57 was removed from the crucible 130 and then placed inside the heating device 301. The silicon carbide crystal 57 was heated to a temperature of 2400° C. in the heating device 301. After the silicon carbide crystal 57 was heated to 2400° C., the silicon carbide crystal 57 was quenched. The cooling rate was 150° C./min.
  • the concentration of nitrogen in the silicon carbide crystal was set to 5 ⁇ 10 15 /cm 3 or less.
  • the silicon carbide crystal was doped with iron, titanium, and chromium. In the silicon carbide crystal, the sum of the iron concentration, the titanium concentration, and the chromium concentration was set to 1 ⁇ 10 17 /cm 3 or more.
  • the silicon carbide crystal 57 was removed from the crucible 130 and then placed inside the heating device 301. The silicon carbide crystal 57 was heated at a temperature of 2400° C. in the heating device 301. After the silicon carbide crystal 57 was heated to 2400° C., the silicon carbide crystal 57 was quenched. The cooling rate was 150° C./min.
  • the first main surface 1 of the silicon carbide substrate 100 was irradiated with an electron beam.
  • the energy of the electron beam was 5 MeV.
  • the dose of the electron beam was 1 ⁇ 10 18 /cm 2 .
  • Table 1 shows the impurity concentrations at center 21 of first main surface 1 of each of silicon carbide substrates 100 of samples 1 to 4.
  • the nitrogen concentration in each of silicon carbide substrates 100 of samples 1 to 4 was 4 ⁇ 10 15 /cm 3.
  • the vanadium concentration in silicon carbide substrate 100 of sample 2 was 1 ⁇ 10 17 /cm 3.
  • the vanadium concentration in each of silicon carbide substrates 100 of samples 1, 3 and 4 was less than 1 ⁇ 10 12 /cm 3.
  • the sum of the iron concentration, titanium concentration and chromium concentration in each of silicon carbide substrates 100 of samples 3 and 4 was 1.8 ⁇ 10 17 /cm 3 .
  • the electrical resistivity of the silicon carbide substrate 100 at room temperature was measured using an electrical resistivity measuring device (model number: COREMA-WT) manufactured by SemiMap.
  • the probe diameter was 1 mm.
  • FIG. 12 is a diagram showing the measurement positions of electrical resistivity.
  • the electrical resistivity of the silicon carbide substrate 100 was measured at 13 measurement positions on the first main surface 1. Specifically, the resistivity of the silicon carbide substrate 100 was measured at each of the first position P1, the second position P2, the third position P3, the fourth position P4, the fifth position P5, the sixth position P6, the seventh position P7, the eighth position P8, the ninth position P9, the tenth position P10, the eleventh position P11, the twelfth position P12, and the thirteenth position P13.
  • the seventh position P7 is the center 21 of the first main surface 1.
  • the measurement positions of the electrical resistivity are arranged at equal intervals in each of the first direction 101 and the second direction 102.
  • the eighth position P8 is separated from the seventh position P7 by a distance W3 in the first direction 101.
  • the distance W3 was set to 20 mm.
  • the sixth position P6 is separated from the seventh position P7 by a distance W3 in the opposite direction to the first direction 101.
  • the fifth position P5, the sixth position P6, the seventh position P7, the eighth position P8, and the ninth position P9 are arranged at equal intervals along the first direction 101.
  • the first position P1, the third position P3, the seventh position P7, the eleventh position P11, and the thirteenth position P13 are arranged at equal intervals along the second direction 102.
  • the second position P2, the sixth position P6, and the tenth position P10 are arranged at equal intervals along the second direction 102.
  • the fourth position P4, the eighth position P8, and the twelfth position P12 are arranged at equal intervals along the second direction 102.
  • Table 2 shows the electrical resistivity at 200° C. at each of the first position P1, the second position P2, the third position P3, the fourth position P4, the fifth position P5, the sixth position P6, the seventh position P7, the eighth position P8, the ninth position P9, the tenth position P10, the eleventh position P11, the twelfth position P12 and the thirteenth position P13.
  • the maximum values of electrical resistivity in silicon carbide substrates 100 of samples 1 to 4 were 8.4 ⁇ 10 9 ⁇ cm, 1.3 ⁇ 10 9 ⁇ cm, 1.3 ⁇ 10 10 ⁇ cm and 1.1 ⁇ 10 11 ⁇ cm, respectively.
  • the electrical resistivity at all measurement positions was less than 1 ⁇ 10 ⁇ cm.
  • the electrical resistivity at 7 of the 13 measurement positions was 1 ⁇ 10 ⁇ cm or more.
  • the electrical resistivity at all measurement positions was 1 ⁇ 10 ⁇ cm or more.
  • the ratio of the high resistance region is the value obtained by dividing the number of measurement positions where the electrical resistivity is 1 ⁇ 10 10 ⁇ cm or more by the total number of measurement positions (13).
  • the present disclosure includes the following embodiments.
  • a main surface is provided.
  • the maximum diameter of the main surface is 100 mm or more
  • a silicon carbide substrate having a region having an electrical resistivity of 1 ⁇ 10 10 ⁇ cm or more at 200° C.
  • Vanadium has different metallic impurities.
  • the metal impurities include titanium, iron, and chromium; 3.
  • the silicon carbide substrate according to claim 2 wherein a sum of a density of the titanium, a density of the iron, and a density of the chromium at a center of the main surface is 1 ⁇ 10 17 cm ⁇ 3 or more.
  • the main surface is composed of an outer edge, an outer peripheral region within 3 mm from the outer edge, and a central region surrounded by the outer peripheral region, Vanadium has different metallic impurities. 2.
  • the metal impurities include titanium, iron, and chromium; 6.

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Abstract

炭化珪素基板は、主面を備えている。主面の最大径は、１００ｍｍ以上である。炭化珪素基板は、２００℃において電気抵抗率が１×１０10Ωｃｍ以上である領域を有する。

Description

炭化珪素基板、エピタキシャル基板の製造方法および半導体装置の製造方法
　本開示は、炭化珪素基板、エピタキシャル基板の製造方法および半導体装置の製造方法に関する。本出願は、２０２２年１１月１０日に出願した日本特許出願である特願２０２２－１８０３７５号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
　特表２００３－５００３２１号公報（特許文献１）には、室温で少なくとも５０００Ωｃｍの抵抗率を有する半絶縁バルク単結晶が開示されている。
特表２００３－５００３２１号公報
　本開示に係る炭化珪素基板は、主面を備えている。主面の最大径は、１００ｍｍ以上である。炭化珪素基板は、２００℃において電気抵抗率が１×１０10Ωｃｍ以上である領域を有する。
図１は、本実施形態に係る炭化珪素基板の構成を示す平面模式図である。 図２は、図１のＩＩ－ＩＩ線に沿った断面模式図である。 図３は、本実施形態に係る炭化珪素基板の第１例の結晶構造を示す模式図である。 図４は、本実施形態に係る炭化珪素基板の第２例の結晶構造を示す模式図である。 図５は、種基板と炭化珪素原料とを坩堝に配置する工程を示す断面模式図である。 図６は、炭化珪素結晶の成長工程を示す断面模式図である。 図７は、炭化珪素結晶を加熱する工程を示す断面模式図である。 図８は、本実施形態に係る半導体装置の製造方法を概略的に示すフローチャートである。 図９は、炭化珪素基板上にバッファ層を形成する工程を示す断面模式図である。 図１０は、電子走行層および電子供給層を形成する工程を示す断面模式図である。 図１１は、本実施形態に係る半導体装置の構成を示す断面模式図である。 図１２は、電気抵抗率の測定位置を示す図である。
[本開示が解決しようとする課題]
　本開示の目的は、高温時において高い電気抵抗率の領域を有する炭化珪素基板を提供することである。
[本開示の効果]
　本開示によれば、高温時において高い電気抵抗率の領域を有する炭化珪素基板を提供することができる。
　[本開示の実施形態の説明]
　最初に本開示の実施態様を列記して説明する。
　（１）本開示に係る炭化珪素基板１００は、主面１を備えている。主面１の最大径は、１００ｍｍ以上である。炭化珪素基板１００は、２００℃において電気抵抗率が１×１０10Ωｃｍ以上である領域を有する。
　（２）上記（１）に係る炭化珪素基板１００は、バナジウムとは異なる金属不純物を備えていてもよい。主面１の中心２１において、金属不純物の密度の合計は、１×１０17ｃｍ-3以上であってもよい。
　（３）上記（２）に係る炭化珪素基板１００によれば、金属不純物は、チタンと、鉄と、クロムとを含んでいてもよい。主面１の中心２１において、チタンの密度と、鉄の密度と、クロムの密度との合計は、１×１０17ｃｍ-3以上であってもよい。
　（４）上記（１）から（３）のいずれかに係る炭化珪素基板１００は、窒素を備えていてもよい。主面１の中心２１において、窒素の濃度は、１×１０16ｃｍ-3以下であってもよい。
　（５）上記（１）に係る炭化珪素基板１００は、バナジウムとは異なる金属不純物を備えていてもよい。主面１は、外縁６と、外縁６から３ｍｍ以内の外周領域４と、外周領域４に取り囲まれた中央領域５とにより構成されていてもよい。中央領域５の任意の位置において、金属不純物の密度の合計は、１×１０17ｃｍ-3以上であってもよい。
　（６）上記（５）に係る炭化珪素基板１００によれば、金属不純物は、チタンと、鉄と、クロムとを含んでいてもよい。中央領域５の任意の位置において、チタンの密度と、鉄の密度と、クロムの密度との合計は、１×１０17ｃｍ-3以上であってもよい。
　（７）上記（５）または（６）に係る炭化珪素基板１００は、窒素を備えていてもよい。中央領域５の任意の位置において、窒素の濃度は、１×１０16ｃｍ-3以下であってもよい。
　（８）上記（５）から（７）に係る炭化珪素基板１００によれば、中央領域５の５０％以上の領域における電気抵抗率は、２００℃において１×１０10Ωｃｍ以上であってもよい。
　（９）上記（１）から（８）に係る炭化珪素基板１００によれば、２００℃において電気抵抗率が１×１０10Ωｃｍ以上である領域の電気抵抗率は、２７℃において１×１０10Ωｃｍ以上であってもよい。
　（１０）本開示に係るエピタキシャル基板の製造方法は、上記（１）から（９）のいずれかに記載の炭化珪素基板１００を準備する工程と、炭化珪素基板１００上に窒化物エピタキシャル層３０を形成する工程とを備えている。
　（１１）本開示に係る半導体装置の製造方法は、上記（１）から（９）のいずれかに記載の炭化珪素基板１００を準備する工程と、炭化珪素基板１００上に窒化物エピタキシャル層３０を形成する工程と、窒化物エピタキシャル層３０上に電極４１を形成する工程と、を備えている。
　[本開示の実施形態の詳細]
　以下、図面に基づいて、本開示の実施形態の詳細について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”－”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
　まず、本実施形態に係る炭化珪素基板１００の構成について説明する。図１は、本実施形態に係る炭化珪素基板１００の構成を示す平面模式図である。
　図１に示されるように、本実施形態に係る炭化珪素基板１００は、第１主面１を有している。第１主面１は、第１方向１０１および第２方向１０２の各々に沿って拡がっている。第１方向１０１は、特に限定されないが、たとえば＜１１－２０＞方向である。第２方向１０２は、特に限定されないが、たとえば＜１－１００＞方向である。炭化珪素基板１００は、たとえば窒素などのｎ型不純物を含んでいる。炭化珪素基板１００は、たとえば六方晶炭化珪素により構成されている。六方晶炭化珪素のポリタイプは、たとえば４Ｈである。
　図２は、図１のＩＩ－ＩＩ線に沿った断面模式図である。図２に示される断面は、第１主面１に対して垂直であり、かつ第１方向１０１に平行である。図２に示されるように、本実施形態に係る炭化珪素基板１００は、外周側面３と、第２主面２をさらに有している。第２主面２は、第１主面１の反対側にある。外周側面３は、第１主面１および第２主面２の各々と連なっている。外周側面３は、外縁６において第１主面１に連なっている。
　第３方向１０３は、第２主面２から第１主面１に向かう方向である。第３方向１０３は、第１方向１０１および第２方向１０２の各々に対して垂直である。第３方向１０３において、炭化珪素基板１００の厚みは、たとえば３００μｍ以上７００μｍ以下である。
　図１に示されるように、第１主面１の最大径Ｗ１は、たとえば１００ｍｍである。最大径Ｗ１は、１５０ｍｍ以上であってもよいし、２００ｍｍ以上であってもよい。最大径Ｗ１は、特に限定されないが、たとえば３００ｍｍ以下であってもよい。第１主面１に対して垂直な直線に沿って見た場合、最大径Ｗ１は、第１外周側面３９上の異なる２点間の最長直線距離である。
　図１に示されるように、第１主面１は、外縁６と、外周領域４と、中央領域５とにより構成されている。外周領域４は、外縁６から３ｍｍ以内の領域である。別の観点から言えば、第１主面１に対して垂直な直線に沿って見た場合、外縁６と、外周領域４と中央領域５との境界との距離Ｗ２は、３ｍｍである。中央領域５は、外周領域４に取り囲まれている。中央領域５は、外周領域４に連なっている。中央領域５は、中心２１を含む。
　図１に示されるように、外周側面３は、オリエンテーションフラット部７と、円弧状部８とを有している。円弧状部８は、オリエンテーションフラット部７に連なっている。図１に示されるように、第１主面１に対して垂直な直線に沿って見た場合、オリエンテーションフラット部７は、第１方向１０１に沿って延在していてもよい。
　第１主面１は、｛０００１｝面または｛０００１｝面に対してオフ方向に傾斜した面である。具体的には、第１主面１は、（０００１）面または（０００１）面に対してオフ方向に傾斜した面であってもよい。オフ方向は、たとえば第１方向１０１であってもよいし、第２方向１０２であってもよい。
　図２に示されるように、オフ角度θは、｛０００１｝面に対する第１主面１の傾斜角である。オフ角度θは、たとえば０°より大きく８°以下である。オフ角度θは、たとえば６°以下であってもよいし、４°以下であってもよい。オフ角度θは、たとえば１°以上であってもよいし、２°以上であってもよい。
　図３は、本実施形態に係る炭化珪素基板１００の第１例の結晶構造を示す模式図である。図３に示されるように、炭化珪素基板１００は、珪素原子１１と、炭素原子１２を有している。炭素原子１２は、珪素原子１１と結合している。珪素原子１１と炭素原子１２とは、結晶格子を形成している。
　炭化珪素基板１００は、炭素原子空孔９９と、格子間炭素原子９８を有していてもよい。格子間炭素原子９８は、炭化珪素の結晶格子の隙間に位置している。結晶格子において、炭素原子空孔９９が形成されている。炭素原子空孔９９は、結晶格子から炭素原子１２が欠けることによって形成されている。炭化珪素基板１００において、格子間炭素原子９８の密度は、炭素原子空孔９９の密度よりも小さくてもよい。
　図４は、本実施形態に係る炭化珪素基板１００の第２例の結晶構造を示す模式図である。図４に示されるように、炭化珪素基板１００は、珪素原子空孔９７と、格子間珪素原子９６とをさらに有していてもよい。格子間珪素原子９６は、炭化珪素の結晶格子の隙間に位置している。結晶格子において、珪素原子空孔９７が形成されている。珪素原子空孔９７は、結晶格子から珪素原子１１が欠けることによって形成されている。炭化珪素基板１００において、格子間珪素原子９６の密度は、珪素原子空孔９７の密度よりも小さくてもよい。
　（電気抵抗率）
　本実施形態に係る炭化珪素基板１００は、２００℃において電気抵抗率が１×１０10Ωｃｍ以上である領域（以降、特定領域ともいう）を有している。別の観点から言えば、炭化珪素基板１００の少なくとも一部の領域の電気抵抗率は、２００℃において１×１０10Ωｃｍ以上であってもよい。
　本実施形態に係る炭化珪素基板１００の特定領域における電気抵抗率は、２００℃において５×１０10Ωｃｍ以上であってもよいし、１×１０11Ωｃｍ以上であってもよい。本実施形態に係る炭化珪素基板１００の特定領域における電気抵抗率は、２００℃において１×１０13Ωｃｍ以下であってもよいし、１×１０12Ωｃｍ以下であってもよい。
　本実施形態に係る炭化珪素基板１００によれば、２００℃において電気抵抗率が１×１０10Ωｃｍ以上である領域の電気抵抗率は、２７℃において１×１０10Ωｃｍ以上であってもよい。別の観点から言えば、炭化珪素基板１００の少なくとも一部の領域の電気抵抗率は、２７℃および２００℃の各々において１×１０10Ωｃｍ以上であってもよい。
　本実施形態に係る炭化珪素基板１００の特定領域における電気抵抗率は、２７℃において５×１０10Ωｃｍ以上であってもよいし、１×１０11Ωｃｍ以上であってもよいし、５×１０11Ωｃｍ以上であってもよいし、１×１０12Ωｃｍよりも高くてもよい。
　本実施形態に係る炭化珪素基板１００によれば、中央領域５の５０％以上の領域における電気抵抗率は、２００℃において１×１０10Ωｃｍ以上であってもよい。中央領域５の６０％以上の領域における電気抵抗率は、２００℃において１×１０10Ωｃｍ以上であってもよいし、中央領域５の８０％以上の領域における電気抵抗率は、２００℃において１×１０10Ωｃｍ以上であってもよい。
　本実施形態に係る炭化珪素基板１００によれば、中央領域５の任意の位置における電気抵抗率は、２００℃において１×１０10Ωｃｍ以上であってもよい。中央領域５の任意の位置における電気抵抗率は、２００℃において５×１０10Ωｃｍ以上であってもよいし、１×１０11Ωｃｍ以上であってもよい。中央領域５の任意の位置における電気抵抗率は、２００℃において１×１０13Ωｃｍ以下であってもよいし、１×１０12Ωｃｍ以下であってもよい。
　炭化珪素基板１００の電気抵抗率は、たとえばＳｅｍｉＭａｐ社製の電気抵抗率測定装置であるＣＯＲＥＭＡ－ＶＴを用いて測定される。炭化珪素基板１００に印加する電圧は、たとえば５．０Ｖである。プローブの直径は、１０ｍｍである。測定温度範囲は、室温（２７℃）から６００Ｋである。
　（不純物濃度）
　本実施形態に係る炭化珪素基板１００は、バナジウム（Ｖ）とは異なる金属不純物を有していてもよい。金属不純物は、チタン（Ｔｉ）と、鉄（Ｆｅ）と、クロム（Ｃｒ）とを含んでいてもよい。金属不純物は、たとえばタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、カドミウム（Ｃｄ）または亜鉛（Ｚｎ）を含んでいてもよい。第１主面１の中心２１において、金属不純物の密度の合計は、１×１０17ｃｍ-3以上であってもよい。第１主面１の中心２１において、金属不純物の密度の合計は、１．２×１０17ｃｍ-3以上であってもよいし、１．５×１０17ｃｍ-3以上であってもよい。第１主面１の中心２１において、金属不純物の密度の合計は、１×１０18ｃｍ-3以下であってもよいし、５．０×１０17ｃｍ-3以下であってもよい。
　第１主面１の中心２１において、チタンの密度と、鉄の密度と、クロムの密度との合計は、１×１０17ｃｍ-3以上であってもよい。第１主面１の中心２１において、チタンの密度と、鉄の密度と、クロムの密度との合計は、１．２×１０17ｃｍ-3以上であってもよいし、１．５×１０17ｃｍ-3以上であってもよい。第１主面１の中心２１において、チタンの密度と、鉄の密度と、クロムの密度との合計は、１×１０18ｃｍ-3以下であってもよいし、５．０×１０17ｃｍ-3以下であってもよい。
　第１主面１の中心２１において、チタンの密度は、１×１０16ｃｍ-3以上１×１０18ｃｍ-3以下であってもよい。第１主面１の中心２１において、鉄の密度は、１×１０16ｃｍ-3以上１×１０18ｃｍ-3以下であってもよい。第１主面１の中心２１において、クロムの密度は、１×１０16ｃｍ-3以上１×１０18ｃｍ-3以下であってもよい。
　中央領域５の任意の位置において、金属不純物の密度の合計は、１×１０17ｃｍ-3以上であってもよい。中央領域５の任意の位置において、金属不純物の密度の合計は、１．２×１０17ｃｍ-3以上であってもよいし、１．５×１０17ｃｍ-3以上であってもよい。金属不純物の密度が過度に高い場合、金属不純物が凝集し、炭化珪素基板１００の結晶品質が劣化する場合がある。中央領域５の任意の位置において、金属不純物の密度の合計は、１×１０18ｃｍ-3以下であってもよいし、５．０×１０17ｃｍ-3以下であってもよい。これにより、炭化珪素基板１００の結晶品質の劣化を抑制することができる。
　中央領域５の任意の位置において、チタンの密度と、鉄の密度と、クロムの密度との合計は、１×１０17ｃｍ-3以上であってもよい。中央領域５の任意の位置において、チタンの密度と、鉄の密度と、クロムの密度との合計は、１．２×１０17ｃｍ-3以上であってもよいし、１．５×１０17ｃｍ-3以上であってもよい。中央領域５の任意の位置において、チタンの密度と、鉄の密度と、クロムの密度との合計は、１×１０18ｃｍ-3以下であってもよいし、５．０×１０17ｃｍ-3以下であってもよい。
　本実施形態に係る炭化珪素基板１００は、窒素を有していてもよい。窒素は、ｎ型不純物である。第１主面１の中心２１において、窒素の濃度は、１×１０16ｃｍ-3以下であってもよい。第１主面１の中心２１において、窒素の濃度は、８×１０15ｃｍ-3以下であってもよいし、６×１０15ｃｍ-3以下であってもよい。第１主面１の中心２１において、窒素の濃度は、５×１０14ｃｍ-3以上であってもよいし、１×１０15ｃｍ-3以上であってもよい。
　中央領域５の任意の位置において、窒素の濃度は、１×１０16ｃｍ-3以下であってもよい。中央領域５の任意の位置において、窒素の濃度は、８×１０15ｃｍ-3以下であってもよいし、６×１０15ｃｍ-3以下であってもよい。中央領域５の任意の位置において、窒素の濃度は、５×１０14ｃｍ-3以上であってもよいし、１×１０15ｃｍ-3以上であってもよい。
　炭化珪素基板１００には、バナジウムは、ドーピングされていなくてもよい。具体的には、炭化珪素基板１００には、製造過程においてバナジウムが積極的にドーピングされていなくてもよい。炭化珪素基板１００には、製造過程において意図しない不純物として、バナジウムが取り込まれていてもよい。バナジウムの濃度が１×１０14ｃｍ-3以下であれば、バナジウムが積極的にドーピングされていないと判断される。
　金属不純物および窒素の濃度は、たとえば二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）によって測定される。ＳＩＭＳにおいては、たとえばＣａｍｅｃａ社製の二次イオン質量分析装置であるＩＭＳ７ｆを使用することができる。ＳＩＭＳにおける測定条件は、たとえば、一次イオンがＯ２ ＋、一次イオンエネルギーが８ｋｅＶという測定条件を用いることができる。
　＜炭化珪素基板の製造方法＞
　次に、本実施形態に係る炭化珪素基板１００の製造方法について説明する。図５は、種基板と炭化珪素原料とを坩堝に配置する工程を示す断面模式図である。まず、坩堝１３０が準備される。坩堝１３０は、黒鉛製である。坩堝１３０は、収容部１３２と、蓋部１３１とを有している。蓋部１３１は、収容部１３２上に配置される。坩堝１３０の外周の周りにおいて、加熱部（図示せず）が配置されている。加熱部は、抵抗加熱方式であってもよいし、誘導加熱方式であってもよい。
　図５に示されるように、炭化珪素原料１５６が収容部１３２に配置される。炭化珪素原料１５６は、たとえば多結晶炭化珪素の粉末である。炭化珪素原料１５６には、金属不純物の供給源が混入されている。金属不純物の供給源は、たとえば鉄を含んでいてもよいし、チタンを含んでいてもよいし、クロムを含んでいてもよい。金属不純物の供給源は、具体的には、鉄の粉末、チタンの粉末またはクロムの粉末などである。
　種基板１５０は、たとえば接着剤（図示せず）を用いて蓋部１３１に固定される。種基板１５０は、第３主面１５１と、第４主面１５２とを有している。第３主面１５１は、炭化珪素原料１５６に対向する。第４主面１５２は、蓋部１３１に対向する。種基板１５０の第３主面１５１は、炭化珪素原料１５６の表面に対向するように配置される。以上のように、種基板１５０と炭化珪素原料１５６とは、坩堝１３０に配置される。
　図６は、炭化珪素結晶の成長工程を示す断面模式図である。まず、種基板１５０の第３主面１５１の温度が炭化珪素原料１５６の温度よりも低い状態で、坩堝１３０内の圧力が低減される。坩堝１３０内の雰囲気ガスの圧力が、たとえば１．０ｋＰａまで減圧される。これにより、炭化珪素原料１５６が昇華を開始し、昇華した炭化珪素ガスが種基板１５０の第３主面１５１において再結晶化する。
　炭化珪素原料１５６とともに、金属不純物の供給源も昇華する。これにより、第３主面１５１上において、金属不純物を含む炭化珪素結晶５７が成長する。炭化珪素結晶５７が成長している間、坩堝１３０内の圧力は、たとえば０．１ｋＰａ以上３ｋＰａ以下程度に維持される。
　以上のように、炭化珪素原料１５６を昇華させることにより、第３主面１５１において炭化珪素結晶５７が成長する。炭化珪素結晶５７を成長させる工程において、坩堝の温度は、たとえば２１００℃以上２３００℃以下である。坩堝の温度は、特に限定されないが、たとえば２１５０℃以上２２５０℃以下であってもよい。炭化珪素結晶５７は、本体部５６と、成長面５０とを有している。成長面５０は、炭化珪素原料１５６に向かって凸となるように湾曲していてもよい。
　炭化珪素結晶５７は、バナジウムとは異なる金属不純物を含む。金属不純物は、チタンと、鉄と、クロムとを含んでいてもよい。炭化珪素結晶５７が含むチタンの密度と、鉄の密度と、クロムの密度との合計は、１×１０17ｃｍ-3以上であってもよい。炭化珪素結晶５７が含むチタンの密度と、鉄の密度と、クロムの密度との合計は、１．２×１０17ｃｍ-3以上であってもよいし、１．５×１０17ｃｍ-3以上であってもよい。炭化珪素結晶５７が含むチタンの密度と、鉄の密度と、クロムの密度との合計は、１×１０18ｃｍ-3以下であってもよいし、５．０×１０17ｃｍ-3以下であってもよい。
　次に、炭化珪素結晶を加熱する工程が実施される。図７は、炭化珪素結晶５７を加熱する工程を示す断面模式図である。炭化珪素結晶５７は、坩堝１３０から取り外された後、加熱装置３０１の内部に配置される。図７に示されるように、炭化珪素結晶５７が加熱装置３０１の内部に配置された状態で、炭化珪素結晶５７がアニールされる。炭化珪素結晶５７は、たとえばアルゴン雰囲気中において、たとえば２４００℃で１時間程度加熱される。
　次に、炭化珪素結晶５７が急冷される。炭化珪素結晶は、２４００℃から１２００℃以下の温度まで急冷される。炭化珪素結晶の冷却速度は、たとえば３０℃／分以上１５０℃／分以下である。これにより、炭化珪素結晶５７において点欠陥が形成される。結果として、炭化珪素結晶５７の電気抵抗率が上昇する。次に、炭化珪素結晶を切断する工程が実施される。たとえばソーワイヤーを用いて、炭化珪素結晶の中心２１軸に垂直な平面に沿って、炭化珪素結晶がスライスされる。これにより、複数の炭化珪素基板１００が得られる。
　次に、複数の炭化珪素基板１００の各々に対して、電子線が照射されてもよい。電子線のエネルギーは、たとえば５ＭｅＶとする。電子線の照射量は、たとえば１×１０18／ｃｍ2とする。電子線は、炭化珪素基板１００の主面１の全面に対して照射されてもよい。これにより、炭化珪素基板１００に格子欠陥が導入される。具体的には、炭化珪素基板１００において、炭素原子空孔９９と、珪素原子空孔９７と、格子間炭素原子９８と、格子間珪素原子９６と、これらの組み合わせによる欠陥が生成される。
　電子線のエネルギーを高くすることにより、炭素原子空孔９９、珪素原子空孔９７、格子間炭素原子９８および格子間珪素原子９６の各々の密度を過剰に高くすることができる。この結果、キャリアを補償する深い準位（炭素原子空孔９９など）に加え、キャリアの散乱源が炭化珪素基板１００の内部において大量に生成される。格子間炭素原子９８の集合体と、格子間珪素原子９６の集合体とは、キャリアの散乱源となる。これにより、炭化珪素基板１００の電気抵抗率をさらに高くすることができる。以上により、本実施形態に係る炭化珪素基板１００が得られる（図１参照）。
　上記においては、本実施形態に係る炭化珪素基板１００の製造方法が電子線を照射する工程を含む場合について説明したが、電子線を照射する工程は省略されてもよい。
　＜半導体装置の製造方法＞
　次に、本実施形態に係る半導体装置４００の製造方法について説明する。図８は、本実施形態に係る半導体装置４００の製造方法を概略的に示すフローチャートである。本実施形態に係る半導体装置４００の製造方法は、エピタキシャル基板を製造する工程（Ｓ１）と、エピタキシャル層上に電極を形成する工程（Ｓ２）とを主に有している。
　まず、エピタキシャル基板２００を製造する工程（Ｓ１）が実施される。エピタキシャル基板２００を製造する工程（Ｓ１）は、炭化珪素基板１００を準備する工程（Ｓ１０）と、エピタキシャル層を形成する工程（Ｓ２０）とを有している。まず、炭化珪素基板１００を準備する工程（Ｓ１０）が実施される。炭化珪素基板１００を準備する工程（Ｓ１０）においては、本実施形態に係る炭化珪素基板１００が準備される（図１参照）。
　次に、エピタキシャル層を形成する工程（Ｓ２０）が実施される。具体的には、炭化珪素基板１００上にバッファ層３１が形成される。図９は、炭化珪素基板１００上にバッファ層３１を形成する工程を示す断面模式図である。炭化珪素基板１００の第１主面１上にバッファ層３１がエピタキシャル成長により形成される。バッファ層３１は、たとえばＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）により形成される。
　バッファ層３１は、たとえば窒化アルミニウムガリウム（ＡｌＧａＮ）により構成されている。バッファ層３１の厚みは、たとえば１５０ｎｍである。アルミニウム（Ａｌ）の原料ガスとして、たとえばＴＭＡ（トリメチルアルミニウム）が用いられる。ガリウム（Ｇａ）の原料として、たとえばＴＭＧ（トリメチルガリウム）が用いられる。窒素（Ｎ）の原料として、たとえばアンモニアが用いられる。
　次に、電子走行層３２および電子供給層３３が形成される。図１０は、電子走行層３２および電子供給層３３を形成する工程を示す断面模式図である。まず、バッファ層３１上において電子走行層３２がＭＯＣＶＤにより形成される。電子走行層３２は、たとえば窒化ガリウム（ＧａＮ）により構成されている。電子走行層３２の厚みは、たとえば１μｍである。
　次に、電子走行層３２上に電子供給層３３が形成される。電子供給層３３は、たとえばＭＯＣＶＤにより形成される。電子供給層３３は、たとえばＡｌＧａＮにより構成されている。電子供給層３３の厚みは、たとえば２０μｍである。電子走行層３２と電子供給層３３との界面付近における電子走行層３２の部分には、２次元電子ガスが生成される。
　以上のように、エピタキシャル基板２００が製造される。図１０に示されるように、エピタキシャル基板２００は、炭化珪素基板１００と、窒化物エピタキシャル層３０とを有している。窒化物エピタキシャル層３０は、バッファ層３１と、電子走行層３２と、電子供給層３３とを有している。バッファ層３１は、炭化珪素基板１００上に設けられている。電子走行層３２は、バッファ層３１上に設けられている。電子供給層３３は、電子走行層３２上に設けられている。
　次に、電極を形成する工程が実施される。まず、ソース電極４１およびドレイン電極４２が形成される。具体的は、電子供給層３３上において第１レジストパターン（図示せず）が形成される。第１レジストパターンにおいては、ソース電極４１およびドレイン電極４２の各々が形成される領域において開口部が形成されている。
　次に、たとえば真空蒸着法を用いて、第１レジストパターン上に第１金属積層膜が形成される。第１金属積層膜は、たとえばチタン（Ｔｉ）膜と、アルミニウム（Ａｌ）膜とを有している。次に、第１レジストパターン上に形成された第１金属積層膜がリフトオフにより除去される。これにより、第１金属積層膜により構成されたソース電極４１およびドレイン電極４２が電子供給層３３上に形成される。
　次に、合金化アニールが実施されてもよい。具体的には、ソース電極４１およびドレイン電極４２がアニールされる。アニール温度は、たとえば６００℃である。これにより、ソース電極４１およびドレイン電極４２の各々が、電子供給層３３とオーミックコンタクトしてもよい。
　次に、ゲート電極４３が形成される。具体的は、電子供給層３３上において第２レジストパターン（図示せず）が形成される。第２レジストパターンにおいては、ゲート電極４３が形成される領域において開口部が形成されている。
　次に、たとえば真空蒸着法を用いて、第２レジストパターン上に第２金属積層膜が形成される。第２金属積層膜は、たとえばニッケル（Ｎｉ）膜と、金（Ａｕ）膜とを有している。次に、第２レジストパターン上に形成された第２金属積層膜がリフトオフにより除去される。これにより、第２金属積層膜により構成されたゲート電極４３が電子供給層３３上に形成される。
　図１１は、本実施形態に係る半導体装置４００の構成を示す断面模式図である。半導体装置４００は、たとえば電界効果型トランジスタであり、より特定的には、高電子移動度トランジスタ（ＨＥＭＴ）である。半導体装置４００は、エピタキシャル基板２００と、ゲート電極４３と、ソース電極４１と、ドレイン電極４２とを主に有している。
　図１１に示されるように、ゲート電極４３、ソース電極４１およびドレイン電極４２の各々は、エピタキシャル基板２００上に設けられている。具体的には、ゲート電極４３、ソース電極４１およびドレイン電極４２の各々は、電子供給層３３に接している。ゲート電極４３は、ソース電極４１とドレイン電極４２との間に位置していてもよい。
　次に、本実施形態に係る炭化珪素基板１００、エピタキシャル基板２００の製造方法および半導体装置４００の製造方法の作用効果について説明する。
　本実施形態に係る炭化珪素基板１００は、２００℃において電気抵抗率が１×１０10Ωｃｍ以上である領域を有する。これにより、高温時において高い電気抵抗率の領域を有する炭化珪素基板１００を得ることができる。そのため、当該炭化珪素基板１００を用いて半導体装置４００を作製した場合において、高温において半導体装置４００の安定動作を確保することができる。
　本実施形態に係る炭化珪素基板１００によれば、主面１の中心２１において、金属不純物の密度の合計は、１×１０17ｃｍ-3以上であってもよい。これにより、キャリアと金属不純物との散乱効果が強くなるため、高温時における電気抵抗率をより高くすることができる。
　本実施形態に係る炭化珪素基板１００によれば、金属不純物は、チタンと、鉄と、クロムとを含んでいてもよい。主面１の中心２１において、チタンの密度と、鉄の密度と、クロムの密度との合計は、１×１０17ｃｍ-3以上であってもよい。チタンと、鉄と、クロムは、他の金属不純物と比較して、結晶品質に与える影響は少ない。そのため、本実施形態に係る炭化珪素基板１００によれば、結晶品質の低下を抑制しつつ、高温時における電気抵抗率をより高くすることができる。
　本実施形態に係る炭化珪素基板１００によれば、窒素を備えていてもよい。主面１の中心２１において、窒素の濃度は、１×１０16ｃｍ-3以下であってもよい。これにより、高温時における電気抵抗率をより高くすることができる。
　本実施形態に係る炭化珪素基板１００によれば、バナジウムとは異なる金属不純物を備えていてもよい。主面１は、外縁６と、外縁６から３ｍｍ以内の外周領域４と、外周領域４に取り囲まれた中央領域５とにより構成されていてもよい。中央領域５の任意の位置において、金属不純物の密度の合計は、１×１０17ｃｍ-3以上であってもよい。これにより、中央領域５の全領域において、高温時における電気抵抗率を高くすることができる。
　本実施形態に係る炭化珪素基板１００によれば、金属不純物は、チタンと、鉄と、クロムとを含んでいてもよい。中央領域５の任意の位置において、チタンの密度と、鉄の密度と、クロムの密度との合計は、１×１０17ｃｍ-3以上であってもよい。これにより、中央領域５の全領域において、結晶品質の低下を抑制しつつ、高温時における電気抵抗率を高くすることができる。
　本実施形態に係る炭化珪素基板１００によれば、窒素を備えていてもよい。中央領域５の任意の位置において、窒素の濃度は、１×１０16ｃｍ-3以下であってもよい。これにより、中央領域５の全領域において、高温時における電気抵抗率をさらに高くすることができる。
　本実施形態に係る炭化珪素基板１００によれば、中央領域５の５０％以上の領域における電気抵抗率は、２００℃において１×１０10Ωｃｍ以上であってもよい。これにより、中央領域５の５０％以上の領域において、高温時における電気抵抗率をさらに高くすることができる。
　本実施形態に係る炭化珪素基板１００によれば、２００℃において電気抵抗率が１×１０10Ωｃｍ以上である領域の電気抵抗率は、２７℃において１×１０10Ωｃｍ以上であってもよい。これにより、高温時および室温時の各々において高い電気抵抗率を維持することができる。
　本実施形態に係るエピタキシャル基板の製造方法によれば、高温時において高い電気抵抗率を維持することが可能なエピタキシャル基板を得ることができる。
　本実施形態に係る半導体装置の製造方法によれば、高温時において高い電気抵抗率を維持することが可能な半導体装置を得ることができる。
　（サンプル準備）
　まず、条件ＡからＤに係る製造条件を用いてポリタイプが４Ｈである炭化珪素結晶５７を作製した。条件ＡからＤに係る製造条件においては、まず坩堝１３０において、種基板１５０と、炭化珪素原料１５６を配置した（図５参照）。種基板１５０の第３主面１５１の直径は、１００ｍｍとした。次に、昇華法を用いて、種基板１５０の第３主面１５１において炭化珪素結晶５７を形成した（図６参照）。次に、ソーワイヤーを用いて、炭化珪素結晶がスライスされることにより、サンプル１から４に係る炭化珪素基板１００が得られた。
　条件Ａに係る製造条件においては、炭化珪素結晶の窒素の濃度は、５×１０15／ｃｍ3以下となるようにした。窒素以外の不純物は、意図的には炭化珪素結晶にドープしなかった。炭化珪素結晶５７は、坩堝１３０から取り外された後、加熱装置３０１の内部に配置された。炭化珪素結晶５７は、加熱装置３０１において、２４００℃の温度で加熱された。炭化珪素結晶５７を２４００℃に加熱後、炭化珪素結晶５７を急冷した。冷却速度は、１５０℃／分とした。
　条件Ｂに係る製造条件においては、炭化珪素結晶の窒素の濃度は、５×１０15／ｃｍ3以下となるようにした。炭化珪素結晶に対してバナジウムをドーピングした。炭化珪素結晶におけるバナジウムの濃度は、５×１０16／ｃｍ3以上３×１０17／ｃｍ3以下となるようにした。
　条件Ｃに係る製造条件においては、炭化珪素結晶の窒素の濃度は、５×１０15／ｃｍ3以下となるようにした。炭化珪素結晶に対して鉄と、チタンと、クロムとをドーピングした。炭化珪素結晶において、鉄の濃度とチタンの濃度とクロムの濃度との合計が１×１０17／ｃｍ3以上となるようにした。炭化珪素結晶５７は、坩堝１３０から取り外された後、加熱装置３０１の内部に配置された。炭化珪素結晶５７は、加熱装置３０１において、２４００℃の温度で加熱された。炭化珪素結晶５７を２４００℃に加熱後、炭化珪素結晶５７を急冷した。冷却速度は、１５０℃／分とした。
　条件Ｄに係る製造条件においては、炭化珪素結晶の窒素の濃度は、５×１０15／ｃｍ3以下となるようにした。炭化珪素結晶に対して鉄と、チタンと、クロムとをドーピングした。炭化珪素結晶において、鉄の濃度とチタンの濃度とクロムの濃度との合計が１×１０17／ｃｍ3以上となるようにした。炭化珪素結晶５７は、坩堝１３０から取り外された後、加熱装置３０１の内部に配置された。炭化珪素結晶５７は、加熱装置３０１において、２４００℃の温度で加熱された。炭化珪素結晶５７を２４００℃に加熱後、炭化珪素結晶５７を急冷した。冷却速度は、１５０℃／分とした。炭化珪素結晶５７をスライスした後、炭化珪素基板１００の第１主面１に対して電子線を照射した。電子線のエネルギーは、５ＭｅＶとした。電子線の照射量は、１×１０18／ｃｍ2とした。
　（測定方法１）
　Ｃａｍｅｃａ社製の二次イオン質量分析装置（型番：ＩＭＳ７ｆ）を使用して、窒素と、バナジウムと、鉄と、チタンと、クロムの濃度を測定した。ＳＩＭＳ測定において、一次イオンは、Ｏ２ ＋とした。一次イオンエネルギーは、８ｋｅＶとした。測定位置は、第１主面１の中心２１とした。
　（測定結果１）
Figure JPOXMLDOC01-appb-T000001
　表１は、サンプル１から４の各々の炭化珪素基板１００の第１主面１の中心２１における不純物の濃度を示している。表１に示されるように、サンプル１から４の炭化珪素基板１００の各々における窒素の濃度は、４×１０15／ｃｍ3であった。サンプル２の炭化珪素基板１００におけるバナジウムの濃度は、１×１０17／ｃｍ3であった。サンプル１、３および４の炭化珪素基板１００の各々におけるバナジウムの濃度は、１×１０12／ｃｍ3未満であった。サンプル３および４の炭化珪素基板１００の各々における鉄の濃度とチタンの濃度とクロムの濃度の合計は、１．８×１０17／ｃｍ3であった。
　（測定方法２）
　高温時（２００℃）における炭化珪素基板１００の電気抵抗率は、ＳｅｍｉＭａｐ社製の電気抵抗率測定装置（型番：ＣＯＲＥＭＡ－ＶＴ）を用いて測定された。プローブの直径は、１０ｍｍである。
　室温時（２７℃）における炭化珪素基板１００の電気抵抗率は、ＳｅｍｉＭａｐ社製の電気抵抗率測定装置（型番：ＣＯＲＥＭＡ－ＷＴ）を用いて測定された。プローブの直径は、１ｍｍである。
　図１２は、電気抵抗率の測定位置を示す図である。図１２に示されるように、第１主面１における１３カ所の測定位置において、炭化珪素基板１００の電気抵抗率が測定された。具体的には、第１位置Ｐ１、第２位置Ｐ２、第３位置Ｐ３、第４位置Ｐ４、第５位置Ｐ５、第６位置Ｐ６、第７位置Ｐ７、第８位置Ｐ８、第９位置Ｐ９、第１０位置Ｐ１０、第１１位置Ｐ１１、第１２位置Ｐ１２および第１３位置Ｐ１３の各々において、炭化珪素基板１００の抵抗率が測定された。
　第７位置Ｐ７は、第１主面１の中心２１である。電気抵抗率の測定位置は、第１方向１０１および第２方向１０２の各々において等間隔で配置されている。第８位置Ｐ８は、第７位置Ｐ７から第１方向１０１に距離Ｗ３だけ離れている。距離Ｗ３は、２０ｍｍとした。第６位置Ｐ６は、第７位置Ｐ７から第１方向１０１の反対方向に距離Ｗ３だけ離れている。第５位置Ｐ５と、第６位置Ｐ６と、第７位置Ｐ７と、第８位置Ｐ８と、第９位置Ｐ９とは、第１方向１０１に沿って等間隔に配置されている。第１位置Ｐ１と、第３位置Ｐ３と、第７位置Ｐ７と、第１１位置Ｐ１１と、第１３位置Ｐ１３とは、第２方向１０２に沿って等間隔に配置されている。第２位置Ｐ２と、第６位置Ｐ６と、第１０位置Ｐ１０とは、第２方向１０２に沿って等間隔に配置されている。第４位置Ｐ４と、第８位置Ｐ８と、第１２位置Ｐ１２とは、第２方向１０２に沿って等間隔に配置されている。
　（測定結果２）
Figure JPOXMLDOC01-appb-T000002
　表２は、第１位置Ｐ１、第２位置Ｐ２、第３位置Ｐ３、第４位置Ｐ４、第５位置Ｐ５、第６位置Ｐ６、第７位置Ｐ７、第８位置Ｐ８、第９位置Ｐ９、第１０位置Ｐ１０、第１１位置Ｐ１１、第１２位置Ｐ１２および第１３位置Ｐ１３の各々における２００℃の電気抵抗率を示している。表２に示されるように、サンプル１から４の炭化珪素基板１００における電気抵抗率の最大値は、それぞれ８．４×１０9Ωｃｍ、１．３×１０9Ωｃｍ、１．３×１０10Ωｃｍおよび１．１×１０11Ωｃｍであった。
　表２に示されるように、サンプル１および２に係る炭化珪素基板１００によれば、全ての測定位置における電気抵抗率は、１×１０10Ωｃｍ未満であった。サンプル３に係る炭化珪素基板１００によれば、１３の測定位置の内、７の測定位置における電気抵抗率は、１×１０10Ωｃｍ以上であった。サンプル４に係る炭化珪素基板１００によれば、全ての測定位置における電気抵抗率は、１×１０10Ωｃｍ以上であった。
　高抵抗領域の比率とは、電気抵抗率が１×１０10Ωｃｍ以上である測定位置の数を、全測定位置の数（１３）で除した値である。表２に示されるように、サンプル１から４の炭化珪素基板１００における高抵抗領域の比率は、それぞれ０／１３＝０％、０／１３＝０％、７／１３＝５４％および１３／１３＝１００％であった。以上の結果より、サンプル３および４に係る炭化珪素基板１００は、２００℃において電気抵抗率が１×１０10Ωｃｍ以上である領域を有することが確認された。室温時（２７℃）における炭化珪素基板１００の電気抵抗率は、全てのサンプルの全ての測定位置において１×１０12Ωｃｍよりも高いことが確認された。
　本開示は以下に示す実施形態を含む。
（付記１）
　主面を備え、
　前記主面の最大径は、１００ｍｍ以上であり、
　２００℃において電気抵抗率が１×１０10Ωｃｍ以上である領域を有する、炭化珪素基板。
（付記２）
　バナジウムとは異なる金属不純物を備え、
　前記主面の中心において、前記金属不純物の密度の合計は、１×１０17ｃｍ-3以上である、付記１に記載の炭化珪素基板。
（付記３）
　前記金属不純物は、チタンと、鉄と、クロムとを含み、
　前記主面の中心において、前記チタンの密度と、前記鉄の密度と、前記クロムの密度との合計は、１×１０17ｃｍ-3以上である、付記２に記載の炭化珪素基板。
（付記４）
　窒素を備え、
　前記主面の中心において、前記窒素の濃度は、１×１０16ｃｍ-3以下である、付記１から付記３のいずれか１項に記載の炭化珪素基板。
（付記５）
　前記主面は、外縁と、前記外縁から３ｍｍ以内の外周領域と、前記外周領域に取り囲まれた中央領域とにより構成されており、
　バナジウムとは異なる金属不純物を備え、
　前記中央領域の任意の位置において、前記金属不純物の密度の合計は、１×１０17ｃｍ-3以上である、付記１に記載の炭化珪素基板。
（付記６）
　前記金属不純物は、チタンと、鉄と、クロムとを含み、
　前記中央領域の任意の位置において、前記チタンの密度と、前記鉄の密度と、前記クロムの密度との合計は、１×１０17ｃｍ-3以上である、付記５に記載の炭化珪素基板。
（付記７）
　窒素を備え、
　前記中央領域の任意の位置において、前記窒素の濃度は、１×１０16ｃｍ-3以下である、付記５または付記６に記載の炭化珪素基板。
（付記８）
　前記中央領域の５０％以上の領域における電気抵抗率は、２００℃において１×１０10Ωｃｍ以上である、付記５または付記６に記載の炭化珪素基板。
（付記９）
　２００℃において電気抵抗率が１×１０10Ωｃｍ以上である前記領域の電気抵抗率は、２７℃において１×１０10Ωｃｍ以上である、付記１から付記３のいずれか１項に記載の炭化珪素基板。
（付記１０）
　付記１から付記３のいずれか１項に記載の炭化珪素基板を準備する工程と、
　前記炭化珪素基板上に窒化物エピタキシャル層を形成する工程とを備える、エピタキシャル基板の製造方法。
（付記１１）
　付記１から付記３のいずれか１項に記載の炭化珪素基板を準備する工程と、
　前記炭化珪素基板上に窒化物エピタキシャル層を形成する工程と、
　前記窒化物エピタキシャル層上に電極を形成する工程と、を備えた、半導体装置の製造方法。
　今回開示された実施形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施形態ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１　第１主面（主面）、２　第２主面、３　外周側面、４　外周領域、５　中央領域、６　外縁、７　オリエンテーションフラット部、８　円弧状部、１１　珪素原子、１２　炭素原子、２１　中心、３０　窒化物エピタキシャル層、３１　バッファ層、３２　電子走行層、３３　電子供給層、３９　第１外周側面、４１　ソース電極（電極）、４２　ドレイン電極、４３　ゲート電極、５０　成長面、５６　本体部、５７　炭化珪素結晶、９６　格子間珪素原子、９７　珪素原子空孔、９８　格子間炭素原子、９９　炭素原子空孔、１００　炭化珪素基板、１０１　第１方向、１０２　第２方向、１０３　第３方向、１３０　坩堝、１３１　蓋部、１３２　収容部、１５０　種基板、１５１　第３主面、１５２　第４主面、１５６　炭化珪素原料、２００　エピタキシャル基板、３０１　加熱装置、４００　半導体装置、Ｐ１　第１位置、Ｐ２　第２位置、Ｐ３　第３位置、Ｐ４　第４位置、Ｐ５　第５位置、Ｐ６　第６位置、Ｐ７　第７位置、Ｐ８　第８位置、Ｐ９　第９位置、Ｐ１０　第１０位置、Ｐ１１　第１１位置、Ｐ１２　第１２位置、Ｐ１３　第１３位置、Ｗ１　最大径、Ｗ２，Ｗ３　距離　。

Claims (11)

  1. 　主面を備え、
    　前記主面の最大径は、１００ｍｍ以上であり、
    　２００℃において電気抵抗率が１×１０10Ωｃｍ以上である領域を有する、炭化珪素基板。
  2. 　バナジウムとは異なる金属不純物を備え、
    　前記主面の中心において、前記金属不純物の密度の合計は、１×１０17ｃｍ-3以上である、請求項１に記載の炭化珪素基板。
  3. 　前記金属不純物は、チタンと、鉄と、クロムとを含み、
    　前記主面の中心において、前記チタンの密度と、前記鉄の密度と、前記クロムの密度との合計は、１×１０17ｃｍ-3以上である、請求項２に記載の炭化珪素基板。
  4. 　窒素を備え、
    　前記主面の中心において、前記窒素の濃度は、１×１０16ｃｍ-3以下である、請求項１から請求項３のいずれか１項に記載の炭化珪素基板。
  5. 　前記主面は、外縁と、前記外縁から３ｍｍ以内の外周領域と、前記外周領域に取り囲まれた中央領域とにより構成されており、
    　バナジウムとは異なる金属不純物を備え、
    　前記中央領域の任意の位置において、前記金属不純物の密度の合計は、１×１０17ｃｍ-3以上である、請求項１に記載の炭化珪素基板。
  6. 　前記金属不純物は、チタンと、鉄と、クロムとを含み、
    　前記中央領域の任意の位置において、前記チタンの密度と、前記鉄の密度と、前記クロムの密度との合計は、１×１０17ｃｍ-3以上である、請求項５に記載の炭化珪素基板。
  7. 　窒素を備え、
    　前記中央領域の任意の位置において、前記窒素の濃度は、１×１０16ｃｍ-3以下である、請求項５または請求項６に記載の炭化珪素基板。
  8. 　前記中央領域の５０％以上の領域における電気抵抗率は、２００℃において１×１０10Ωｃｍ以上である、請求項５から請求項７のいずれか１項に記載の炭化珪素基板。
  9. 　２００℃において電気抵抗率が１×１０10Ωｃｍ以上である前記領域の電気抵抗率は、２７℃において１×１０10Ωｃｍ以上である、請求項１から請求項８のいずれか１項に記載の炭化珪素基板。
  10. 　請求項１から請求項９のいずれか１項に記載の炭化珪素基板を準備する工程と、
    　前記炭化珪素基板上に窒化物エピタキシャル層を形成する工程とを備える、エピタキシャル基板の製造方法。
  11. 　請求項１から請求項９のいずれか１項に記載の炭化珪素基板を準備する工程と、
    　前記炭化珪素基板上に窒化物エピタキシャル層を形成する工程と、
    　前記窒化物エピタキシャル層上に電極を形成する工程と、を備えた、半導体装置の製造方法。
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