WO2024085689A1 - 발광다이오드 패키지 - Google Patents

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WO2024085689A1
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emitting diode
light emitting
substrate
package
encapsulant
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PCT/KR2023/016281
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French (fr)
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민승구
이영진
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서울바이오시스 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a light emitting diode package.
  • a light emitting diode is a semiconductor light-emitting device that emits light when electrons and holes meet when an electric current is applied. These light emitting diodes can emit light and are used as backlight light sources for displays, display elements, lighting devices, etc.
  • the light emitting diode is placed on a substrate and provided in the form of a package, and a light-transmitting encapsulant is formed on the light emitting diode to improve the light emission efficiency of the light emitting diode.
  • These light-transmitting encapsulants can control the direction in which light travels by refracting the light emitted from the light-emitting diode.
  • One embodiment of the present invention was invented with the above background in mind, and seeks to provide a light emitting diode package equipped with an encapsulant containing a fluorine compound.
  • a package substrate including a first substrate electrode and a second substrate electrode spaced apart from each other; a light emitting diode chip disposed on the package substrate to be electrically connected to the first substrate electrode and the second substrate electrode; and a fluorine compound, and an encapsulant that covers the light-emitting diode chip so that at least a portion is in contact with the light-emitting diode chip.
  • a light emitting diode package may be provided in which the encapsulant is formed to have a convex shape toward the upper side.
  • a separation space surrounded by the light emitting diode chip and the package substrate is formed between the first substrate electrode and the second substrate electrode, and the encapsulant is placed on the light emitting diode chip so as not to be placed in the separation space.
  • a light emitting diode package may be provided, which is in contact with.
  • At least one of the first substrate electrode and the second substrate electrode is formed with a groove extending downward from the surface, the groove having an inner wall surface; and an outer wall surface that faces the inner wall surface and forms the groove at a position farther away from the light emitting diode chip than the inner wall surface, and the encapsulant has an outer circumferential surface adjacent to the light emitting diode chip than the outer wall surface of the groove.
  • a light emitting diode package may be provided.
  • a light emitting diode package may be provided in which the groove is formed so that the surface of at least one of the first substrate electrode and the second substrate electrode forms a predetermined angle with the inner wall surface.
  • a light emitting diode package may be provided in which the outer peripheral surface of the encapsulant is in contact with a portion where the inner wall surface is connected to one or more surfaces of the first substrate electrode and the second substrate electrode.
  • a light emitting diode package may be provided in which the groove is formed such that an angle between the surface of at least one of the first substrate electrode and the second substrate electrode and the inner wall surface of the groove is 70° or more and 130° or less.
  • a light emitting diode package may be provided, which is disposed on the package substrate and further includes a housing having a cavity formed therein for placing the light emitting diode chip, and at least a portion of the encapsulant is placed within the cavity.
  • a light emitting diode package may be provided in which the encapsulant has an outer circumferential surface in contact with an inner surface of the housing.
  • a light emitting diode package may be provided in which the encapsulant is provided such that its outer circumferential surface is placed on the outside of the housing.
  • the housing may be a light emitting diode package provided such that the distance from the surface of the package substrate to the upper end of the housing is smaller than the distance from the surface of the package substrate to the upper end of the encapsulant.
  • a light emitting diode package may be provided in which the first substrate electrode and the second substrate electrode include one or more materials selected from the group consisting of Au, Pd, Ni, P, Cu, and W.
  • the package substrate may be provided with a light emitting diode package further including a base on which the first substrate electrode and the second substrate electrode are disposed on an upper surface.
  • the light emitting diode chip includes an electrode pad electrically connected to the first substrate electrode and the second substrate electrode;
  • a light emitting diode package may be provided, including a bonding agent connecting the electrode pad to the first substrate electrode and the second substrate electrode.
  • a light emitting diode package may be provided in which the encapsulant has a refractive index of 1.2 or more and 1.4 or less.
  • package substrate a light emitting diode chip disposed on the package substrate to be electrically connected to the package substrate; and a fluorine compound, including an encapsulant that covers the light emitting diode chip so that at least a portion is in contact with the light emitting diode chip, wherein the encapsulant is provided to transmit more than 80% of the light emitted from the light emitting diode chip.
  • a light emitting diode package may be provided.
  • a light emitting diode package may be provided in which the encapsulant is provided to transmit between 70% and 100% of light in the ultraviolet wavelength band.
  • a light emitting diode package may be provided in which the encapsulant is provided to transmit between 70% and 100% of light in the visible light wavelength band.
  • a light emitting diode package may be provided in which the encapsulant has a thickness to transmit more than 80% of the light emitted from the light emitting diode chip.
  • package substrate a light emitting diode chip disposed on the package substrate to be electrically connected to the package substrate; and a fluorine compound, and an encapsulant that covers the light emitting diode chip so that at least a portion is in contact with the light emitting diode chip, wherein the encapsulant has a heat curing temperature of 200°C or more and 300°C or less.
  • a heat curing temperature 200°C or more and 300°C or less.
  • One embodiment of the present invention has the effect of improving light emission efficiency through an encapsulant containing a fluorine compound.
  • FIG. 1 is a conceptual diagram showing a light emitting diode package according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line A-A' of FIG. 1.
  • Figure 3 is a conceptual diagram showing a light emitting diode package according to a second embodiment of the present invention.
  • Figure 4 is a conceptual diagram showing a light emitting diode package with a modified groove of the second embodiment of the present invention.
  • Figure 5 is a conceptual diagram showing a light emitting diode package according to a third embodiment of the present invention.
  • Figure 6 is a conceptual diagram showing a light emitting diode package according to a fourth embodiment of the present invention.
  • the light emitting diode package 1 can receive power from the outside and radiate light.
  • This light emitting diode package 1 may include a light emitting diode chip 100, an encapsulant 200, and a package substrate 300.
  • the light emitting diode chip 100 can generate light.
  • the light emitting diode chip 100 may emit light in an ultraviolet wavelength band, a visible light wavelength band, and an infrared wavelength band.
  • the light emitting diode chip 100 may emit UV-A with a wavelength of 320 nm to 400 nm, UV-B with a wavelength of 280 nm to 320 nm, and UV-C with a wavelength of 200 nm to 280 nm.
  • the light emitting diode chip 100 may be provided in a long rectangular shape with a major axis and a minor axis, and may have a relatively small horizontal cross-sectional area.
  • the length of the light emitting diode chip 100 in the vertical direction may be less than twice the length in the horizontal direction.
  • the light emitting diode chip 100 is not limited to this and may have various forms.
  • This light emitting diode chip 100 includes a chip substrate 110, a light emitting structure 120, an ohmic layer 130, a contact electrode 140, a bump electrode 150, an insulating layer 160, an electrode pad 170, and Includes a bonding agent (180).
  • the chip substrate 110 may be an insulating or conductive substrate.
  • This chip substrate 110 may be a growth substrate for growing the light emitting structure 120, and may include, for example, one or more of a sapphire substrate, a silicon carbide substrate, a silicon substrate, a gallium nitride substrate, and an aluminum nitride substrate.
  • the chip substrate 110 may have irregularities formed on at least a portion of its lower surface.
  • the unevenness formed on the chip substrate 110 may include a plurality of protrusions, and the plurality of protrusions may be formed in a regular or irregular pattern. Additionally, some of the plurality of protrusions on the lower surface of the chip substrate 110 may be located between the light emitting structure 120 and the chip substrate 110. These plurality of protrusions can improve the extraction efficiency of light emitted from the light emitting structure 120.
  • the chip substrate 110 has a plurality of side surfaces extending from the upper surface to the lower surface of the chip substrate 110, and the side surfaces of the chip substrate 110 have arbitrary angles. At least two of the plurality of side surfaces of the chip substrate 110 may extend at different angles from the lower or upper surface of the chip substrate 110. Additionally, at least one side of the chip substrate 110 may include a region where upper and lower inclination angles are different, and the chip substrate 110 may include a roughened surface on the side. By forming an inclined surface or a rough surface on one side of the chip substrate 110, the luminous efficiency of light emitted from the light emitting structure 120 can be improved. Additionally, the side surface of the chip substrate 110 may be extended to be inclined with respect to the upper surface of the package substrate 300. However, this is only an example, and the side surface of the chip substrate 110 may be extended perpendicular to the top surface of the package substrate 300.
  • the light emitting structure 120 is disposed on one side of the chip substrate 110.
  • This light emitting structure 120 may be provided in a long rectangular shape with a major axis and a minor axis similar to the chip substrate 110, but is not limited to this and may have various shapes. Additionally, the area of the upper surface of the light emitting structure 120 is smaller than the area of the lower surface of the chip substrate 110, and the lower surface of the chip substrate 110 may be exposed along the perimeter of the light emitting structure 120. For example, the lower surface of the chip substrate 110 with the same width may be exposed on both sides of the light emitting structure 120, but this is not necessarily limited.
  • the width of the lower surface of the chip substrate 110 exposed in one direction may be in the range of 6:1 to 10:1 with respect to the length of the chip substrate 110 in one direction.
  • the ratio of the width of the chip substrate 110 exposed in the longitudinal direction to the longitudinal length of the chip substrate 110 may be about 1/10 to about 1/6.
  • the ratio of the width of the chip substrate 110 exposed in the horizontal direction to the horizontal length of the chip substrate 110 may be about 1/10 to about 1/6.
  • the light emitting structure 120 can generate light.
  • the total thickness of this light emitting structure 120 may be in the range of 1um to 10um.
  • the light emitting structure 120 of the first light emitting diode 101 is made of aluminum gallium arsenide (AlGaAs), gallium arsenide phosphide (GaAsP), and aluminum gallium indium phosphide (AlGaInP). ), and gallium phosphide (GaP).
  • the light emitting structure 120 of the second light emitting diode 102 is made of indium gallium nitride (InGaN), gallium nitride (GaN), gallium phosphide, aluminum gallium indium phosphide, and aluminum gallium phosphide (AlGaP). , aluminum gallium phosphide).
  • the light emitting structure 120 of the third light emitting diode 103 may include one or more of gallium nitride, indium gallium nitride, and zinc selenide (ZnSe).
  • This light emitting structure 120 includes a first conductive semiconductor layer 121, a second conductive semiconductor layer 122, and an active layer 123.
  • the first conductive semiconductor layer 121 may have an inclined side surface.
  • the inclination angle of the inclined side of the first conductive semiconductor layer 121 may be as gentle as about 60 degrees or less with respect to the lower surface of the chip substrate 110.
  • the second conductive semiconductor layer 122 may be disposed on the first conductive semiconductor layer 121.
  • the first conductivity semiconductor layer 121 may include n-type impurities (e.g., Si, Ge. Sn)
  • the second conductivity semiconductor layer 122 may include p-type impurities (e.g., Mg, Sr, Ba) may be included.
  • the first conductivity type semiconductor layer 121 may be an n-type semiconductor layer, and the second conductivity type semiconductor layer 122 may be a p-type semiconductor layer.
  • the first conductivity semiconductor layer 121 may include p-type impurities, and the second conductivity semiconductor layer 122 may include n-type impurities.
  • the first conductive semiconductor layer 121 is shown as a single layer in the drawing, but this is only an example and may be made of multiple layers, and may also include a superlattice layer.
  • the active layer 123 may include a multiple quantum well structure (MQW), and the composition ratio of the nitride-based semiconductor may be adjusted to emit a desired wavelength. This active layer 123 may be located between the first conductive semiconductor layer 121 and the second conductive semiconductor layer 122.
  • MQW multiple quantum well structure
  • the first conductive semiconductor layer 121, the second conductive semiconductor layer 122, and the active layer 123 may include a III-V series nitride-based semiconductor, for example, (Al, Ga, In) and It may include the same nitride-based semiconductor.
  • the light emitting structure 120 may include a mesa (M) including a second conductive semiconductor layer 122 and an active layer 123.
  • the second conductive semiconductor layer 122 and the active layer 123 included in the light emitting structure 120 may form a mesa (M).
  • the mesa (M) may be located on a partial area of the first conductive semiconductor layer 121, and the mesa (M) may have a thickness in the range of approximately 1 to 2 um.
  • a portion of the first conductivity type semiconductor layer 121 may be exposed outside the mesa (M).
  • the inclined surface of the mesa (M) is parallel to the inclined surface of the first conductive semiconductor layer 121, and accordingly, the exposed surface of the lower surface of the first conductive semiconductor layer 121 is the mesa (M).
  • the mesa (M) may be limited to one side. However, this embodiment is not limited to this, and the lower surface of the first conductive semiconductor layer 121 may be exposed along the perimeter of the mesa (M). Additionally, in another embodiment, a through hole (not shown) or a groove (not shown) may be formed inside the mesa M to expose the first conductivity type semiconductor layer 121.
  • the first conductive semiconductor layer 121 and the mesa (M) can be divided into an area where the first conductive semiconductor layer 121 and the mesa (M) overlap each other and an area where the first conductive semiconductor layer 121 and the mesa (M) do not overlap. You can. In this case, light may be emitted through an area where the first conductive semiconductor layer 121 and the mesa (M) do not overlap. For example, the area where the first conductive semiconductor layer 121 and the mesa (M) overlap may be larger than the area where the first conductive semiconductor layer 121 and the mesa (M) do not overlap.
  • the ohmic layer 130 may be in ohmic contact with the first conductivity type semiconductor layer 121 or the second conductivity type semiconductor layer 122. This ohmic layer 130 may be disposed on the light emitting structure 120. This ohmic layer 130 may be formed as a transparent electrode.
  • the transparent electrode of the ohmic layer 130 is ITO (Indium Tin Oxide), ZnO (Zinc Oxide), ZITO (Zinc Indium Tin Oxide), ZIO (Zinc Indium Oxide), ZTO (Zinc Tin Oxide), GITO ( It may include a light-transmissive conductive oxide layer such as Gallium Indium Tin Oxide (GIO), Gallium Indium Oxide (GIO), Gallium Zinc Oxide (GZO), Aluminum doped Zinc Oxide (AZO), and Fluorine Tin Oxide (FTO).
  • the conductive oxide layer may include various dopants.
  • This ohmic layer 130 has excellent ohmic contact characteristics with the second conductive semiconductor layer 122.
  • a conductive oxide such as ITO or ZnO has a relatively lower contact resistance with the second conductive semiconductor layer 122 than a metallic electrode, and the light emitting diode chip 100 is formed by applying a transparent electrode containing a conductive oxide.
  • Light emission efficiency can be improved by reducing the forward driving voltage (Vf).
  • Vf forward driving voltage
  • the conductive oxide has a lower probability of peeling from the nitride-based semiconductor layer compared to the metallic electrode, and is stable even when used for a long time. The reliability of the light emitting diode chip 100 can be improved by using a transparent electrode containing such a conductive oxide.
  • the thickness of the transparent electrode is not limited, but may have a thickness within the range of about 400 ⁇ to 3000 ⁇ . If the thickness of the transparent electrode is excessively thick, light passing through the transparent electrode may be absorbed and loss may occur, and the thickness of the transparent electrode is limited to 3000 ⁇ or less.
  • the transparent electrode is formed to entirely cover the lower surface of the second conductive semiconductor layer 122, thereby improving current dispersion efficiency when driving the light emitting diode chip 100.
  • the sides of the transparent electrode may be formed along the sides of the mesa (M).
  • the transparent electrode of the ohmic layer 130 may be formed on the second conductive semiconductor layer 122 after forming the light emitting structure 120, or the second conductive semiconductor layer may be formed in advance before mesa (M) etching. It may also be formed on (122).
  • the contact electrode 140 may be electrically connected to the light emitting structure 120 and the bump electrode 150.
  • This contact electrode 140 may include a first contact pad 141 and a second contact pad 142.
  • the first contact pad 141 may be electrically connected to the first conductive semiconductor layer 121 and the first bump pad 151, which will be described later. This first contact pad 141 may make ohmic contact to the area exposed by the mesa (M) in the first conductive semiconductor layer 121. Additionally, the first contact pad 141 may include an ohmic metal layer that makes ohmic contact with the first conductive semiconductor layer 121. This first contact pad 141 may be arranged so as not to overlap the second conductive semiconductor layer 122 and the active layer 123. In this case, the insulating layer for insulating the first contact pad 141 from the second conductive semiconductor layer 122 may be omitted.
  • the first contact pad 141 may be formed on the light emitting structure 120 to which the ohmic layer 130 is connected, for example, using a lift-off process. Meanwhile, the first contact pad 141 may be separated from the mesa M by a sufficient distance, and the separation distance may be greater than the thickness of the insulating layer 160. However, if the separation distance between the first contact pads 141 is excessively large, the light emitting area decreases, so the separation distance may be smaller than the diameter of the first contact pad 141.
  • the second contact pad 142 may be electrically connected to the ohmic layer 130 and the second bump pad 152, which will be described later. This second contact pad 142 may make ohmic contact with the ohmic layer 130. Additionally, the second contact pad 142 may be spaced apart from the first contact pad 141.
  • the bump electrode 150 may be electrically connected to the contact electrode 140 and the electrode pad 170. These bump electrodes 150 may include a first bump pad 151 and a second bump pad 152.
  • the first bump pad 151 may be electrically connected to the first contact pad 141 and the first electrode pad 171, which will be described later.
  • This first bump pad 151 is laminated on the insulating layer 160 and can be connected to the first contact pad 141 through an opening formed in the insulating layer 160.
  • the second bump pad 152 may be electrically connected to the second contact pad 142 and the second electrode pad 172, which will be described later.
  • This second bump pad 152 is stacked on the insulating layer 160 and can be connected to the second contact pad 142 through an opening formed in the insulating layer 160.
  • the insulating layer 160 may cover the chip substrate 110, the light emitting structure 120, and the contact electrode 140. This insulating layer 160 covers the lower region and side of the mesa (M), and the first conductive semiconductor layer 121 and the side of the first conductive semiconductor layer 121 exposed around the mesa (M). Cover. Additionally, the insulating layer 160 covers the lower surface of the chip substrate 110 exposed around the first conductive semiconductor layer 121 and covers the area between the contact electrode 140 and the mesa (M). Meanwhile, the insulating layer 160 has a plurality of openings exposing the contact electrode 140. These plurality of openings each have a size smaller than the area of the contact electrode 140 and are limitedly located on the contact electrode 140. This insulating layer 160 may be an insulating reflective layer.
  • Insulating layer 160 includes a distributed Bragg reflector.
  • the distributed Bragg reflector may be formed by repeatedly stacking a plurality of dielectric layers with different refractive indices, and the plurality of dielectric layers may include one or more of TiO 2 , SiO 2 , HfO 2 , ZrO 2 , Nb 2 O 5 and MgF 2 there is.
  • the insulating layer 160 may have a structure of alternately stacked TiO 2 layers/SiO 2 layers.
  • the distributed Bragg reflector is manufactured to reflect light generated in the active layer 123 and is formed in a plurality of pairs to improve reflectivity. In this embodiment, the distributed Bragg reflector may include 10 to 25 pairs.
  • the insulating layer 160 may include an additional insulating layer 160 along with the distributed Bragg reflector, for example, an additional insulating layer 160 located below the distributed Bragg reflector to improve the adhesion between the distributed Bragg reflector and its underlying layer. It may include a protective layer covering the interfacial layer and the distributed Bragg reflector. This interface layer may be formed of, for example, a SiO 2 layer, and the protective layer may be formed of SiO 2 or SiNx.
  • the insulating layer 160 may have a thickness of approximately 2 ⁇ m to 5 ⁇ m.
  • the distributed Bragg reflector may have a reflectance of 90% or more for the light generated in the active layer 123, and a reflectance close to 100% can be provided by controlling the type, thickness, and stacking cycle of the plurality of dielectric layers forming the distributed Bragg reflector. You can.
  • the distributed Bragg reflector may have a high reflectivity for visible light other than the light generated in the active layer 123.
  • the electrode pad 170 may be electrically connected to the package substrate 300 so that electricity is transmitted to the light emitting structure 120.
  • This electrode pad 170 may include a first electrode pad 171 and a second electrode pad 172.
  • the first electrode pad 171 may be electrically connected to the first bump pad 151 and the first substrate electrode 320, which will be described later. This first electrode pad 171 may be disposed between the first bump pad 151 and the first substrate electrode 320.
  • the second electrode pad 172 may be electrically connected to the second bump pad 152 and the second substrate electrode 330, which will be described later. This second electrode pad 172 may be disposed between the second bump pad 152 and the second substrate electrode 330.
  • the bonding agent 180 may connect the electrode pad 170 to the package substrate 300. This bonding agent 180 can connect the first electrode pad 171 to the first substrate electrode 320 and the second electrode pad 172 to the second substrate electrode 330. Additionally, the bonding agent 180 may include at least one conductive material, and at least one or a combination of two or more of Au, Sn, Pd, Ni, Cu, and W may be selectively used. However, the conductive material included in the bonding agent is not limited to this, and any material capable of electrical connection can be applied.
  • the encapsulant 200 can protect the light emitting diode chip 100 and improve the light extraction efficiency of the light emitting diode chip 100.
  • This encapsulant 200 may be placed on the package substrate 300 to cover the light emitting diode chip 100. Additionally, at least a portion of the encapsulant 200 may be placed in contact with the light emitting diode chip 100.
  • This encapsulant 200 may be arranged to contact the upper and side surfaces of the light emitting diode chip 100, and may be arranged not to contact the lower surface of the light emitting diode chip 100 opposite the space S. In this case, the encapsulant 200 may be placed on the package substrate 300 so as not to fill the space S.
  • the separation space (S) refers to a space surrounded by the light emitting diode chip 100 and the package substrate 300 between the first substrate electrode 320 and the second substrate electrode 330.
  • the encapsulant 200 can refract light emitted from the light emitting diode chip 100.
  • the encapsulant 200 may have a refractive index of 1.2 or more and 1.4 or less. Additionally, the encapsulant 200 may be provided so that its outer peripheral surface forms a curved surface, and for example, may have a convex shape toward the top. However, this is only an example, and the encapsulant 200 may have a concave shape toward the bottom or a flat shape. Additionally, the encapsulant 200 may have a predetermined thickness and may be provided to transmit more than 70% of the light emitted from the light emitting diode chip 100. For example, the encapsulant 200 may be provided to transmit more than 70% of light in the ultraviolet wavelength band and visible light wavelength band emitted from the light emitting diode chip 100.
  • the encapsulant 200 may include a material that has excellent heat resistance and heat dissipation against heat radiation emitted from the light emitting diode chip 100, optical transparency, and light resistance to ultraviolet rays.
  • the encapsulant 200 may contain fluorine compounds.
  • the encapsulant 200 containing such a fluorine compound may have a heat curing temperature of 200°C or more and 300°C or less.
  • the fluorine compound of the encapsulant 200 includes Fluorinated Ethylene Propylene (FEP), Hexa Fluoro Propylene (HFP), Penta Fluoro Propylene (PFP), and trifluoropropylene.
  • Tri Fluor Eethylene TFTP
  • Tri Fluoro Chloro Ethylene TFCE
  • Tetra Fluoro Ethylene TFE
  • Vinyl Fluoride VF
  • Perfluoro Acrylic Acid Ester Perfluoro Acrylic Ester, PAE
  • Acrylic Perfluoro Alkyl APA
  • Perfluoro Methyl Vinyl Ether Perfluoro Propyl Vinyl Ether. It may include more.
  • the package substrate 300 may support the light emitting diode chip 100 and the encapsulant 200. This package substrate 300 may be electrically connected to the light emitting diode chip 100.
  • the package substrate 300 may be a printed circuit board (PCB).
  • This package substrate 300 may include a base 310, a first substrate electrode 320, and a second substrate electrode 330.
  • the base 310 may support the first substrate electrode 320 and the second substrate electrode 330.
  • This base 310 may be provided in a rectangular shape with a major axis and a minor axis. Additionally, a first substrate electrode 320 and a second substrate electrode 330 are disposed on the upper surface of the base 310 and may be exposed to the outside along the circumference. For example, a portion of the upper surface of the base 310 located in the space S between the first and second substrate electrodes 320 and 330 may be exposed toward the light emitting diode chip 100.
  • This base 310 may have a predetermined thickness and may be connected to an external power source. Additionally, the base 310 may include, for example, one or more of Cu, Zn, Au, Ni, Al, Mg, Cd, Be, W, Mo, Si, and Fe, or an alloy consisting of some of them.
  • the first substrate electrode 320 can transmit current to the light emitting diode chip 100.
  • This first substrate electrode 320 is disposed on the base 310 and may be electrically connected to the first electrode pad 171. Additionally, the first substrate electrode 320 may be connected to the first electrode pad 171 through a bonding agent 180.
  • the second substrate electrode 330 can transmit current to the light emitting diode chip 100.
  • This second substrate electrode 330 may be placed on the base 310 to be spaced apart from the first substrate electrode 320. In this case, the second substrate electrode 330 may be electrically insulated from the first substrate electrode 320. Additionally, the second substrate electrode 330 may be connected to the second electrode pad 172 through a bonding agent 180.
  • Each of the second substrate electrode 330 and the first substrate electrode 320 may include at least one material selected from Au, Pd, Ni, P, Cu, and W.
  • a separation space S may be formed between the first substrate electrode 320 and the second substrate electrode 330.
  • This separation space S may be a space surrounded by the lower surface of the light emitting diode chip 100 and the upper surface of the base 310 between the first substrate electrode 320 and the second substrate electrode 330. Air can pass through this separation space (S).
  • grooves 321 and 331 may be formed in the first substrate electrode 320 and the second substrate electrode 330.
  • FIGS. 3 and 4 a second embodiment of the present invention will be described with further reference to FIGS. 3 and 4.
  • the differences compared to the above-described embodiment will be mainly described, and the same description and reference numerals will be used as reference to the above-described embodiment.
  • a first groove 321 may be formed in the first substrate electrode 320.
  • the first groove 321 may be formed downward from the upper surface of the first substrate electrode 320.
  • This first groove 321 may include a first inner wall surface 321a, a first outer wall surface 321b, and a first bottom surface 321c.
  • the first inner wall surface 321a may extend downward from the surface 322 of the first substrate electrode. Both ends of the first inner wall surface 321a may be connected to the surface 322 and the first bottom surface 321c of the first substrate electrode, respectively.
  • the first outer wall surface 321b may extend downward from the surface 322 of the first substrate electrode. This first outer wall surface 321b faces the first inner wall surface 321a, and may be positioned farther away from the light emitting diode chip 100 than the first inner wall surface 321a. Additionally, the first inner wall surface 321a may be formed to form a predetermined angle with the surface 322 of the first substrate electrode. For example, the first inner wall surface 321a may form an angle of 70° or more and 130° or less with the surface 322 of the first substrate electrode.
  • the first bottom surface 321c may form the bottom of the first groove 321. Both ends of the first bottom surface 321c may be connected to the first inner wall surface 321a and the first outer wall surface 321b, respectively.
  • a second groove 331 may be formed in the second substrate electrode 330.
  • the second groove 331 may be formed downward from the upper surface of the second substrate electrode 330.
  • This second groove 331 may include a second inner wall surface 331a, a second outer wall surface 331b, and a second bottom surface 331c.
  • the second inner wall surface 331a may extend downward from the surface 332 of the second substrate electrode. Both ends of the second inner wall surface 331a may be connected to the surface 332 and the second bottom surface 331c of the second substrate electrode, respectively. Additionally, the second inner wall surface 331a may be formed to form a predetermined angle with the surface 332 of the second substrate electrode. For example, the second inner wall surface 331a may form an angle of 70° or more and 130° or less with the surface 332 of the second substrate electrode.
  • the second outer wall surface 331b may extend downward from the surface 332 of the second substrate electrode. This second outer wall surface 331b faces the second inner wall surface 331a, and may be positioned farther away from the light emitting diode chip 100 than the second inner wall surface 331a.
  • the second bottom surface 331c may form the bottom of the second groove 331. Both ends of the second bottom surface 331c may be connected to the second inner wall surface 331a and the second outer wall surface 331b, respectively.
  • the area of the encapsulant 200 may be limited by the first groove 321 and the second groove 331.
  • This encapsulant 200 has an outer peripheral surface positioned closer to the light emitting diode chip 100 than the first outer wall surface 321b and the second outer wall surface 331b of each of the first groove 321 and the second groove 331.
  • the outer peripheral surface of the encapsulant 200 may be in contact with a portion where the first inner wall surface 321a and the surface 322 of the first substrate electrode are connected, and the second inner wall surface 331a and the second substrate electrode may be in contact with each other.
  • the surface 332 may be in contact with the connected portion.
  • the encapsulant 200 does not fill the first groove 321 and the second groove 331, but the edges of the first groove 321 and the second groove 331. can be accessed.
  • the light emitting diode package 1 may further include a housing 400.
  • the housing 400 may be placed on the package substrate 300 to surround the light emitting diode chip 100.
  • a cavity 410 which is an empty space, may be formed inside the housing 400, and the light emitting diode chip 100 may be placed in the cavity 410.
  • the cavity 410 may have a known shape such as a circle or a polygon when viewed from above.
  • at least a portion of the encapsulant 200 may be disposed within the cavity 410.
  • the encapsulant 200 may be disposed within the cavity 410 and may be provided so that its outer circumferential surface is in contact with the inner surface of the housing 400. In this case, the outer peripheral surface of the encapsulant 200 may not only be in line contact with the bottom of the inner surface of the housing 400, but may also be in surface contact with the inner surface.
  • the inner surface of the housing 400 may be extended to be inclined with respect to the first and second substrate electrodes 320 and 330 .
  • the angle formed between the inner surface of the housing 400 and the first substrate electrode surface 322 or the second substrate electrode surface 332 may be 00 or more and 00 or less.
  • the housing 400 may be provided such that the distance from the surface of the package substrate 300 to the upper end of the housing 400 is smaller than the distance from the surface of the package substrate 300 to the upper end of the encapsulant 200. .
  • the encapsulant 200 may be provided to cover the housing 400.
  • the encapsulant 200 may be provided so that at least a portion of the encapsulant 200 is placed outside the cavity 410 .
  • the outer peripheral surface of the encapsulant 200 may be placed on the outside of the housing 400.
  • the light emitting diode package 1 has the effect of preventing defects such as cracks from occurring in the encapsulant 200 even if it emits light in the ultraviolet wavelength band for a long time. In this case, the durability of the encapsulant 200 is maintained for a long time, and the light emission efficiency of the light emitting diode chip 100 is prevented from being reduced.

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Abstract

본 발명은 발광다이오드 패키지에 관한 것이다. 본 발명의 일 측면에 따르면, 서로 이격된 제1 기판전극과 제2 기판전극을 포함하는 패키지기판; 상기 제1 기판전극 및 상기 제2 기판전극과 전기적으로 연결되도록 상기 패키지기판 상에 배치된 발광다이오드 칩; 및 불소화합물을 포함하며, 적어도 일부가 상기 발광다이오드 칩과 접촉하도록 상기 발광다이오드 칩을 커버하는 봉지재를 포함하는, 발광다이오드 패키지가 제공될 수 있다.

Description

발광다이오드 패키지
본 발명은 발광다이오드 패키지에 대한 발명이다.
일반적으로 발광다이오드(Light Emitting Diode, LED)는 전류 인가에 의해 전자와 정공이 만나 광을 발하는 반도체 발광 장치이다. 이러한 발광다이오드는 광을 방출할 수 있으며, 디스플레이의 백라이트 광원, 표시소자, 조명장치 등에 사용되고 있다.
한편, 발광다이오드는 기판 상에 배치되어 패키지 형태로 제공되며, 발광다이오드의 광 방출 효율을 향상시키기 위하여 발광다이오드 상에 투광성 봉지재를 형성한다. 이러한 투광성 봉지재는 발광다이오드에서 방출되는 광을 굴절시킴으로써 광이 진행되는 방향을 조절할 수 있다.
본 발명의 일 실시예는 상기와 같은 배경에 착안하여 발명된 것으로서, 불소화합물을 포함하는 봉지재가 구비된 발광다이오드 패키지를 제공하고자 한다.
본 발명의 일 측면에 따르면, 서로 이격된 제1 기판전극과 제2 기판전극을 포함하는 패키지기판; 상기 제1 기판전극 및 상기 제2 기판전극과 전기적으로 연결되도록 상기 패키지기판 상에 배치된 발광다이오드 칩; 및 불소화합물을 포함하며, 적어도 일부가 상기 발광다이오드 칩과 접촉하도록 상기 발광다이오드 칩을 커버하는 봉지재를 포함하는, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 봉지재는 상측을 향하여 볼록한 형상을 가지도록 형성된, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 발광다이오드 패키지에는, 상기 제1 기판전극과 상기 제2 기판전극 사이에서 상기 발광다이오드 칩 및 상기 패키지기판으로 둘러싸인 이격 공간이 형성되며, 상기 봉지재는 상기 이격 공간에 놓이지 않도록 상기 발광다이오드 칩과 접촉하는, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 제1 기판전극 및 상기 제2 기판전극 중 하나 이상에는 표면으로부터 하방으로 인입된 그루브가 형성되며, 상기 그루브는, 내벽면; 및 상기 내벽면과 마주하며, 상기 내벽면보다 상기 발광다이오드 칩으로부터 멀리 이격된 위치에서 상기 그루브를 형성하는 외벽면을 포함하고, 상기 봉지재는 외주면이 발광다이오드 칩으로부터 상기 그루브의 외벽면보다 인접한 위치에 놓이는, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 그루브는 상기 제1 기판전극 및 상기 제2 기판전극 중 하나 이상의 표면과 상기 내벽면이 소정의 각을 이루도록 형성된, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 봉지재의 외주면은 상기 제1 기판전극 및 상기 제2 기판전극 중 하나 이상의 표면과 상기 내벽면이 연결되는 부분에 접하는, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 그루브는, 상기 제1 기판전극 및 상기 제2 기판전극 중 하나 이상의 표면과 상기 그루브의 내벽면이 이루는 각도가 70°이상 130°이하가 되도록 형성된, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 패키지기판 상에 배치되며, 내부에 상기 발광다이오드 칩이 놓이기 위한 캐비티가 형성된 하우징을 더 포함하고, 상기 봉지재는 적어도 일부가 상기 캐비티 내에 놓이는, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 봉지재는 외주면이 상기 하우징의 내측면과 접하도록 제공된, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 봉지재는 외주면이 상기 하우징의 외측에 놓이도록 제공된, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 하우징은, 상기 패키지기판의 표면으로부터 상기 하우징의 상단부까지의 거리가 상기 패키지기판의 표면으로부터 상기 봉지재의 상단부까지의 거리보다 작도록 제공된, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 제1 기판전극 및 상기 제2 기판전극은 Au, Pd, Ni, P, Cu, W 중 하나 이상의 물질을 을 포함하는, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 패키지기판은 상면에 상기 제1 기판전극 및 상기 제2 기판전극이 배치된 베이스를 더 포함하는, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 발광다이오드 칩은 상기 제1 기판전극 및 상기 제2 기판전극과 전기적으로 연결되는 전극패드; 및 상기 전극패드를 상기 제1 기판전극 및 상기 제2 기판전극에 연결시키는 본딩제를 포함하는, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 봉지재는 1.2 이상 1.4 이하의 굴절율을 가지는, 발광다이오드 패키지가 제공될 수 있다.
또한, 패키지기판; 상기 패키지기판과 전기적으로 연결되도록 상기 패키지기판 상에 배치된 발광다이오드 칩; 및 불소화합물을 포함하며, 적어도 일부가 상기 발광다이오드 칩과 접촉하도록 상기 발광다이오드 칩을 커버하는 봉지재를 포함하고, 상기 봉지재는 상기 발광다이오드 칩에서 방출된 광을 80% 이상 투과시키도록 제공된, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 봉지재는 자외선 파장 대역의 광을 70% 이상 100% 이하로 투과시키도록 제공된, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 봉지재는 가시광선 파장 대역의 광을 70% 이상 100% 이하로 투과시키도록 제공된, 발광다이오드 패키지가 제공될 수 있다.
또한, 상기 봉지재는 상기 발광다이오드 칩에서 방출된 광을 80% 이상 투과시키기 위한 두께를 가지는, 발광다이오드 패키지가 제공될 수 있다.
또한, 패키지기판; 상기 패키지기판과 전기적으로 연결되도록 상기 패키지기판 상에 배치된 발광다이오드 칩; 및 불소화합물을 포함하며, 적어도 일부가 상기 발광다이오드 칩과 접촉하도록 상기 발광다이오드 칩을 커버하는 봉지재를 포함하고, 상기 봉지재는 200℃ 이상 300℃ 이하의 열경화온도를 가지는, 발광다이오드 패키지가 제공될 수 있다.
본 발명의 일 실시예는, 불소화합물을 포함하는 봉지재를 통하여 광 방출 효율이 향상되는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 발광다이오드 패키지를 나타낸 개념도이다.
도 2는 도 1의 A-A'를 따라 절단한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 발광다이오드 패키지를 나타낸 개념도이다.
도 4는 본 발명의 제2 실시예의 그루브가 변형된 발광다이오드 패키지를 나타낸 개념도이다.
도 5는 본 발명의 제3 실시예에 따른 발광다이오드 패키지를 나타낸 개념도이다.
도 6은 본 발명의 제4 실시예에 따른 발광다이오드 패키지를 나타낸 개념도이다.
이하에서는 본 발명의 기술적 사상을 구현하기 위한 구체적인 실시예에 대하여 도면을 참조하여 상세히 설명하도록 한다.
아울러 본 발명을 설명함에 있어서 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 어떤 구성요소가 다른 구성요소에 '연결', '지지' 된다고 언급된 때에는 그 다른 구성요소에 직접적으로 연결, 지지될 수도 있지만 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
본 명세서에서 사용된 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로 본 발명을 한정하려는 의도로 사용된 것은 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다.
또한, 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 해당 구성요소들은 이와 같은 용어들에 의해 한정되지는 않는다. 이 용어들은 하나의 구성요소들을 다른 구성요소로부터 구별하는 목적으로만 사용된다.
명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특정 특성, 영역, 정수, 단계, 동작, 요소, 성분 및/또는 군의 존재나 부가를 제외시키는 것은 아니다.
또한, 본 명세서에서 상면, 하면 등의 방향에 대한 표현은 도면에 도시를 기준으로 설명한 것이며 해당 대상의 방향이 변경되면 다르게 표현될 수 있음을 미리 밝혀둔다.
이하, 도면을 참조하여 본 발명에 따른 발광다이오드 패키지(1)의 구체적인 구성에 대하여 설명한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 발광다이오드 패키지(1)는 외부로부터 전력을 공급받아 광을 조사할 수 있다. 이러한 발광다이오드 패키지(1)는 발광다이오드 칩(100), 봉지재(200) 및 패키지기판(300)을 포함할 수 있다.
도 2를 참조하면, 발광다이오드 칩(100)은 광을 발생시킬 수 있다. 예를 들어, 발광다이오드 칩(100)은 자외선 파장 대역, 가시광선 파장 대역 및 적외선 파장 대역의 광을 방출할 수 있다. 더 자세한 예시로, 발광다이오드 칩(100)은 320 nm 내지 400 nm 파장의 UV-A, 280 nm 내지 320 nm 파장의 UV-B 및 200 nm 내지 280 nm 파장의 UV-C를 방출할 수 있다. 또한, 발광다이오드 칩(100)은 장축 및 단축을 가지는 긴 직사각형 형태로 제공될 수 있으며, 비교적 작은 수평 단면적을 가질 수 있다. 예를 들어, 발광다이오드 칩(100)이 직사각형일 경우, 발광다이오드 칩(100)은 종방향의 길이가 횡방향의 길이의 2배를 미만일 수 있다. 다만, 발광다이오드 칩(100)은 이에 한정되지 않고, 다양한 형태를 가질 수 있다. 이러한 발광다이오드 칩(100)은 칩기판(110), 발광구조체(120), 오믹층(130), 콘택전극(140), 범프전극(150), 절연층(160), 전극패드(170) 및 본딩제(180)를 포함한다.
칩기판(110)은 절연성 또는 도전성 기판일 수 있다. 이러한 칩기판(110)은 발광구조체(120)를 성장시키기 위한 성장 기판일 수 있으며, 일 예로 사파이어 기판, 실리콘 카바이드 기판, 실리콘 기판, 질화갈륨 기판, 질화알루미늄 기판 중 하나 이상을 포함할 수 있다. 또한, 칩기판(110)은 그 하면의 적어도 일부 영역에 요철이 형성될 수 있다. 예를 들어, 칩기판(110)에 형성된 요철은 복수 개의 돌기를 포함할 수 있으며, 복수 개의 돌기는 규칙적이거나 불규칙적인 패턴으로 형성될 수 있다. 또한, 칩기판(110) 하면의 복수 개의 돌기 중 일부는 발광구조체(120)와 칩기판(110) 사이에 위치할 수 있다. 이러한 복수 개의 돌기는 발광구조체(120)로부터 출사 되는 광의 추출 효율을 향상시킬 수 있다.
칩기판(110)은 칩기판(110)의 상면에서 하면으로 연장되는 복수 개의 측면을 가지며, 칩기판(110)의 측면은 임의의 각도를 가진다. 이러한 칩기판(110)의 복수 개의 측면 중 적어도 두 개의 측면은 칩기판(110)의 하면 또는 상면으로부터 서로 다른 각도로 연장될 수 있다. 또한, 칩기판(110)의 적어도 하나의 측면은 상부와 하부의 경사각이 다른 영역을 포함할 수 있으며, 칩기판(110)은 측면에 거칠어진 표면을 포함할 수 있다. 이러한 칩기판(110)의 일면에 경사면 또는 거칠어진 표면을 형성함으로써, 발광구조체(120)로부터 출사되는 광의 발광 효율을 향상시킬 수 있다. 또한, 칩기판(110)의 측면은 패키지기판(300)의 상면에 대하여 기울어지도록 연장될 수 있다. 다만, 이는 예시에 불과하고, 칩기판(110)의 측면은 패키지기판(300)의 상면에 대하여 수직이 되도록 연장될 수도 있다.
발광구조체(120)는 칩기판(110)의 일면에 배치된다. 이러한 발광구조체(120)는 칩기판(110)과 유사하게 장축 및 단축을 가지는 긴 직사각형 형태로 제공될 수 있으나, 이에 한정되지 않고 다양한 형태를 가질 수 있다. 또한, 발광구조체(120)의 상면의 면적은 칩기판(110)의 하면의 면적보다 작으며, 발광구조체(120)의 둘레를 따라 칩기판(110)의 하면이 노출될 수 있다. 예를 들어, 발광구조체(120)의 양측에서 동일한 폭의 칩기판(110) 하면이 노출될 수 있으나, 반드시 이에 한정되는 것은 아니다.
한편, 일측 방향에서 노출되는 칩기판(110) 하면의 폭은 일측 방향의 칩기판(110) 길이에 대해 6:1 내지 10:1 범위 내일 수 있다. 다시 말해, 칩기판(110)의 종 방향 길이에 대하여 종 방향으로 노출되는 칩기판(110)의 폭의 비율은 약 1/10 내지 약 1/6일 수 있다. 또한, 칩기판(110)의 횡 방향 길이에 대해 횡 방향으로 노출되는 칩기판(110)의 폭의 비율도 약 1/10 내지 약 1/6일 수 있다.
발광구조체(120)는 광을 발생시킬 수 있다. 이러한 발광구조체(120)의 전체 두께는 1um 내지 10um 범위 내일 수 있다. 또한, 제1 발광다이오드(101)의 발광구조체(120)는 알루미늄 갈륨 비화물(AlGaAs, aluminum gallium arsenide), 갈륨 비소 인화물(GaAsP, gallium arsenide phosphide), 알루미늄 갈륨 인듐 인화물(AlGaInP, aluminum gallium indium phosphide), 및 갈륨 인화물(GaP, gallium phosphide) 중 하나 이상을 포함할 수 있다. 또한, 제2 발광다이오드(102)의 발광구조체(120)는 인듐 갈륨 질화물(InGaN, indium gallium nitride), 갈륨 질화물(GaN, gallium nitride), 갈륨 인화물, 알루미늄 갈륨 인듐 인화물, 및 알루미늄 갈륨 인화물(AlGaP, aluminum gallium phosphide) 중 하나 이상을 포함할 수 있다. 또한, 제3 발광다이오드(103)의 발광구조체(120)는 갈륨 질화물, 인듐 갈륨 질화물, 및 아연 셀렌화물(ZnSe, zinc selenide) 중 하나 이상을 포함할 수 있다. 이러한 발광구조체(120)는 제1 도전형 반도체층(121), 제2 도전형 반도체층(122), 및 활성층(123)을 포함한다.
제1 도전형 반도체층(121)은 경사진 측면을 가질 수 있다. 이러한 제1 도전형 반도체층(121)의 경사진 측면의 경사각은 칩기판(110)의 하면에 대해 약 60도 이하로 완만할 수 있다. 또한, 제2 도전형 반도체층(122)은 제1 도전형 반도체층(121) 상에 배치될 수 있다. 한편, 제1 도전형 반도체층(121)은 n형 불순물 (예를 들어, Si, Ge. Sn)을 포함할 수 있고, 제2 도전형 반도체층(122)은 p형 불순물 (예를 들어, Mg, Sr, Ba)을 포함할 수 있다. 이 경우 본 실시예에 있어서, 제1 도전형 반도체층(121)은 n형 반도체 층이고, 제2 도전형 반도체층(122)은 p형 반도체층일 수 있다. 다만, 이는 예시에 불과하고, 제1 도전형 반도체층(121)이 p형 불순물을 포함할 수 있으며, 제2 도전형 반도체층(122)이 n형 불순물을 포함할 수도 있다. 또한, 제1 도전형 반도체층(121)은 도면에서 단일층인 것으로 도시하였지만, 이는 예시에 불과하고 다중층으로 이루어질 수 있으며, 초격자층을 포함할 수도 있다.
활성층(123)은 다중양자우물 구조(MQW)를 포함할 수 있고, 원하는 파장을 방출하도록 질화물계 반도체의 조성비가 조절될 수 있다. 이러한 활성층(123)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122) 사이에 위치할 수 있다.
이러한 제1 도전형 반도체층(121), 제2 도전형 반도체층(122) 및 활성층(123)은 Ⅲ-Ⅴ 계열 질화물계 반도체를 포함할 수 있으며, 일 예로, (Al, Ga, In)과 같은 질화물계 반도체를 포함할 수 있다.
한편, 발광구조체(120)는 제2 도전형 반도체층(122) 및 활성층(123)을 포함하는 메사(M)를 포함할 수 있다. 다시 말해, 발광구조체(120)가 포함하는 제2 도전형 반도체층(122) 및 활성층(123)은 메사(M)를 형성할 수 있다. 메사(M)는 제1 도전형 반도체층(121)의 일부 영역 상에 위치할 수 있으며, 메사(M)는 대략 1 내지 2um 범위 내의 두께를 가질 수 있다. 본 실시예에 있어서, 메사(M)의 외측에 제1 도전형 반도체층(121)의 일부가 노출될 수 있다. 또한, 일부 영역에서 메사(M)의 경사면은 제1 도전형 반도체층(121)의 경사면에 나란하며, 이에 따라, 제1 도전형 반도체층(121)의 하면 중 노출되는 면은 메사(M)의 일측에 제한될 수 있다. 다만, 본 실시예가 이에 한정되는 것은 아니며, 메사(M)의 둘레를 따라 제1 도전형 반도체층(121)의 하면이 노출될 수도 있다. 또한, 다른 실시예에서, 메사(M)의 내부에 관통홀(미도시) 또는 그루브(미도시)가 형성되어 제1 도전형 반도체층(121)이 노출될 수도 있다.
한편, 제1 도전형 반도체층(121)과 메사(M)는 상하방향에서 보았을 때, 서로 중첩되는 영역과 제1 도전형 반도체층(121)과 메사(M)가 중첩되지 않는 영역으로 구분될 수 있다. 이 경우 광은 제1 도전형 반도체층(121)과 메사(M)가 중첩되지 않는 영역을 통하여 방출될 수 있다. 예를 들어, 제1 도전형 반도체층(121)과 메사(M)가 중첩되는 영역은 제1 도전형 반도체층(121)과 메사(M)가 중첩되지 않는 영역보다 클 수 있다.
오믹층(130)은 제1 도전형 반도체층(121) 또는 제2 도전형 반도체층(122)과 오믹 컨택할 수 있다. 이러한 오믹층(130)은 발광구조체(120) 상에 배치될 수 있다. 이러한 오믹층(130)은 투명전극으로 형성될 수 있다. 예를 들어, 오믹층(130)의 투명전극은 ITO(Indium Tin Oxide), ZnO(Zinc Oxide), ZITO (Zinc Indium Tin Oxide), ZIO (Zinc Indium Oxide), ZTO (Zinc Tin Oxide), GITO (Gallium Indium Tin Oxide), GIO (Gallium Indium Oxide), GZO (Gallium Zinc Oxide), AZO(Aluminum doped Zinc Oxide), FTO(Fluorine Tin Oxide) 등과 같은 광 투과성 도전성 산화물층을 포함할 수 있다. 여기서, 도전성 산화물층은 다양한 도펀트를 포함할 수도 있다. 이러한 오믹층(130)은 제2 도전형 반도체층(122)과의 오믹 컨택 특성이 우수하다. 다시 말해, ITO 또는 ZnO 등과 같은 도전성 산화물은 금속성 전극에 비해 제2 도전형 반도체층(122)과의 접촉 저항이 상대적으로 더 낮아, 도전성 산화물을 포함하는 투명 전극을 적용함으로써 발광다이오드 칩(100)의 순방향 구동전압(Vf)을 감소시켜 발광 효율을 향상시킬 수 있다. 예를 들어, 발광다이오드 칩(100)의 사이즈가 소형화되면, 전류 밀도가 상대적으로 낮기 때문에 오믹 특성에 크게 영향을 받는다. 이 경우 투명 전극을 사용하여 오믹 특성을 향상시킴으로써 발광 효율을 더욱 효과적으로 향상시킬 수 있다. 또한, 도전성 산화물은 금속성 전극에 비해 질화물계 반도체층으로부터 박리(peeling)될 확률이 적으며, 장시간 사용에도 안정하다. 이러한 도전성 산화물을 포함하는 투명 전극을 사용함으로써 발광다이오드 칩(100)의 신뢰성을 향상시킬 수 있다.
한편, 투명 전극의 두께는 제한되지 않으나, 약 400Å 내지 3000Å 범위 내의 두께를 가질 수 있다. 투명 전극의 두께가 과도하게 두꺼우면 투명 전극을 통과하는 광을 흡수하여 손실이 발생될 수 있으며, 투명 전극의 두께는 3000Å 이하로 제한된다. 투명 전극은 제2 도전형 반도체층(122)의 하면을 전체적으로 커버하도록 형성됨으로써, 발광다이오드 칩(100) 구동 시 전류 분산 효율을 향상시킬 수 있다. 예를 들어, 투명 전극의 측면들은 메사(M)의 측면들을 따라 형성될 수 있다. 이러한 오믹층(130)의 투명 전극은 발광구조체(120)를 형성한 후에 제2 도전형 반도체층(122) 상에 형성될 수도 있고, 메사(M) 식각을 하기 전에 미리 제2 도전형 반도체층(122) 상에 형성될 수도 있다.
콘택전극(140)은 발광구조체(120) 및 범프전극(150)과 전기적으로 연결될 수 있다. 이러한 콘택전극(140)은 제1 콘택패드(141) 및 제2 콘택패드(142)를 포함할 수 있다.
제1 콘택패드(141)는 제1 도전형 반도체층(121) 및 후술할 제1 범프패드(151)와 전기적으로 연결될 수 있다. 이러한 제1 콘택패드(141)는 제1 도전형 반도체층(121)에서 메사(M)에 의해 노출된 영역에 오믹 콘택할 수 있다. 또한, 제1 콘택패드(141)는 제1 도전형 반도체층(121)에 오믹 콘택하는 오믹 금속층을 포함할 수 있다. 이러한 제1 콘택패드(141)는 제2 도전형 반도체층(122) 및 활성층(123)과 중첩되지 않도록 배치될 수 있다. 이 경우 제1 콘택패드(141)를 제2 도전형 반도체층(122)으로부터 절연시키기 위한 절연층은 생략될 수 있다. 또한, 제1 콘택패드(141)는 오믹층(130)이 연결된 발광구조체(120)에 일 예로, 리프트 오프 공정을 이용하여 형성될 수 있다. 한편, 제1 콘택패드(141)는 메사(M)로부터 충분한 거리만큼 이격될 수 있으며, 이격 거리는 절연층(160)의 두께보다 클 수 있다. 다만, 제1 콘택패드(141)의 이격 거리가 과도하게 크면 발광 면적이 감소하므로, 이격 거리는 제1 콘택패드(141)의 직경보다 작을 수 있다.
제2 콘택패드(142)는 오믹층(130)과 후술할 제2 범프패드(152)와 전기적으로 연결될 수 있다. 이러한 제2 콘택패드(142)는 오믹층(130)에 오믹 콘택할 수 있다. 또한, 제2 콘택패드(142)는 제1 콘택패드(141)와 이격될 수 있다.
범프전극(150)은 콘택전극(140) 및 전극패드(170)와 전기적으로 연결될 수 있다. 이러한 범프전극(150)은 제1 범프패드(151) 및 제2 범프패드(152)를 포함할 수 있다.
제1 범프패드(151)는 제1 콘택패드(141) 및 후술할 제1 전극패드(171)와 전기적으로 연결될 수 있다. 이러한 제1 범프패드(151)는 절연층(160)에 적층되며, 절연층(160)에 형성된 개구부를 통하여 제1 콘택패드(141)와 연결될 수 있다.
제2 범프패드(152)는 제2 콘택패드(142) 및 후술할 제2 전극패드(172)와 전기적으로 연결될 수 있다. 이러한 제2 범프패드(152)는 절연층(160)에 적층되며, 절연층(160)에 형성된 개구부를 통하여 제2 콘택패드(142)와 연결될 수 있다.
절연층(160)은 칩기판(110), 발광구조체(120), 콘택전극(140)을 커버할 수 있다. 이러한 절연층(160)은 메사(M)의 하부 영역 및 측면을 커버하고, 메사(M) 주변에 노출된 제1 도전형 반도체층(121) 및 제1 도전형 반도체층(121)의 측면을 커버한다. 또한, 절연층(160)은 제1 도전형 반도체층(121) 주위에 노출된 칩기판(110)의 하면을 커버하며, 콘택전극(140)과 메사(M) 사이의 영역을 커버한다. 한편, 절연층(160)은 콘택전극(140)을 노출시키는 복수 개의 개구부를 가진다. 이러한 복수 개의 개구부는 각각 콘택전극(140) 면적 보다 작은 크기를 가지며, 콘택전극(140) 상에 한정되어 위치한다. 이러한 절연층(160)은 절연 반사층일 수 있다.
절연층(160)은 분포 브래그 반사기를 포함한다. 분포 브래그 반사기는 굴절률이 서로 다른 복수 개의 유전체층이 반복 적층되어 형성될 수 있으며, 복수 개의 유전체층은 TiO2, SiO2, HfO2, ZrO2, Nb2O5 및 MgF2 중 하나 이상을 포함할 수 있다. 예를 들어, 절연층(160)은 교대로 적층된 TiO2층/SiO2층의 구조를 가질 수 있다. 분포 브래그 반사기는 활성층(123)에서 생성된 광을 반사하도록 제작되며, 반사율을 향상시키기 위해 복수의 페어로 형성된다. 본 실시예에서, 분포 브래그 반사기는 10 내지 25 페어(pairs)를 포함할 수 있다. 또한, 절연층(160)은 분포 브래그 반사기와 함께 추가의 절연층(160)을 포함할 수 있으며, 일 예로, 분포 브래그 반사기와 그 하지층의 접착력을 개선하기 위해 분포 브래그 반사기의 하부에 위치하는 계면층 및 분포 브래그 반사기를 덮는 보호층을 포함할 수 있다. 이러한 계면층은 예를 들어 SiO2층으로 형성될 수 있으며, 보호층은 SiO2 또는 SiNx로 형성될 수 있다.
한편, 절연층(160)은 약 2um 내지 5um 두께를 가질 수 있다. 분포 브래그 반사기는 활성층(123)에서 생성되는 광에 대한 반사율이 90% 이상일 수 있으며, 분포 브래그 반사기를 형성하는 복수 개의 유전체층의 종류, 두께, 적층 주기등을 제어함으로써 100%에 가까운 반사율이 제공될 수 있다. 더욱이, 상기 분포 브래그 반사기는 활성층(123)에서 생성된 광 이외의 다른 가시광에 대해서도 높은 반사율을 가질 수 있다.
전극패드(170)는 발광구조체(120)에 전기가 전달되도록 패키지기판(300)과 전기적으로 연결될 수 있다. 이러한 전극패드(170)는 제1 전극패드(171) 및 제2 전극패드(172)를 포함할 수 있다.
제1 전극패드(171)는 제1 범프패드(151) 및 후술할 제1 기판전극(320)과 전기적으로 연결될 수 있다. 이러한 제1 전극패드(171)는 제1 범프패드(151)와 제1 기판전극(320) 사이에 배치될 수 있다.
제2 전극패드(172)는 제2 범프패드(152) 및 후술할 제2 기판전극(330)과 전기적으로 연결될 수 있다. 이러한 제2 전극패드(172)는 제2 범프패드(152)와 제2 기판전극(330) 사이에 배치될 수 있다.
본딩제(180)는 전극패드(170)를 패키지기판(300)에 연결시킬 수 있다. 이러한 본딩제(180)는 제1 전극패드(171)를 제1 기판전극(320)에 연결시킬 수 있으며, 제2 전극패드(172)를 제2 기판전극(330)에 연결시킬 수 있다. 또한, 본딩제(180)는 적어도 하나의 도전성 물질을 포함할 수 있으며, Au, Sn, Pd, Ni, Cu, W 중 적어도 하나 또는 2개 이상의 조합을 선택적으로 사용할 수 있다. 하지만 본딩제에 포함되는 도전성 물질은 이에 한정되지 않고, 전기적 연결이 가능한 물질이라면 적용될 수 있다.
봉지재(200)는 발광다이오드 칩(100)을 보호할 수 있으며, 발광다이오드 칩(100)의 광 추출 효율을 향상시킬 수 있다. 이러한 봉지재(200)는 발광다이오드 칩(100)을 커버하도록 패키지기판(300) 상에 배치될 수 있다. 또한, 봉지재(200)는 적어도 일부가 발광다이오드 칩(100)과 접촉하도록 배치될 수 있다. 이러한 봉지재(200)는 발광다이오드 칩(100)의 상면 및 측면과 접촉하도록 배치될 수 있으며, 이격 공간(S)과 대향하는 발광다이오드 칩(100)의 하면은 접촉하지 않도록 배치될 수 있다. 이 경우 봉지재(200)는 이격 공간(S)에는 채워지지 않도록 패키지기판(300) 상에 배치될 수 있다. 본 명세서에서 이격 공간(S)은 제1 기판전극(320)과 제2 기판전극(330) 사이에서 발광다이오드 칩(100) 및 패키지기판(300)로 둘러싸인 공간을 의미한다.
한편, 봉지재(200)는 발광다이오드 칩(100)에서 방출되는 광을 굴절시킬 수 있다. 예를 들어. 봉지재(200)는 1.2 이상 1.4 이하의 굴절율을 가질 수 있다. 도한, 봉지재(200)는 외주면이 곡면을 형성하도록 제공될 수 있으며, 일 예로 상측을 향하여 볼록한 형상을 가질 수 있다. 다만, 이는 예시에 불과하고, 봉지재(200)는 하측을 향하여 오목한 형상을 가질 수 있으며, 평평한 형상을 가질 수도 있다. 또한, 봉지재(200)는 소정의 두께를 가질 수 있으며, 발광다이오드 칩(100)에서 방출된 광을 70% 이상 투과시키도록 제공될 수 있다. 예를 들어, 봉지재(200)는 발광다이오드 칩(100)에서 방출된 자외선 파장 대역의 광 및 가시광선 파장 대역의 광을 70%이상 투과시키도록 제공될 수 있다.
또한, 봉지재(200)는 발광다이오드 칩(100)에서 방출되는 열방출에 대한 내열성 및 방열성, 광학적 투명성, 자외선에 대한 내광성 등이 우수할 재료를 포함할 수 있으며, 일 예로, 봉지재(200)는 불소화합물을 포함할 수 있다. 이러한 불소화합물을 포함하는 봉지재(200)는 200℃ 이상 300℃ 이하의 열경화온도를 가질 수 있다. 더 자세한 예시로 봉지재(200)의 불소화합물은 불소화에틸렌프로필렌(Fluorinated Ethylene Propylene, FEP), 헥사 플루오로 프로필렌(Hexa Fluoro Propylene, HFP), 펜타 플루오로 프로필렌(Penta Fluoro Propylene, PFP), 트리 플루오로 에틸렌(Tri Fluor Eethylene, TFTP), 트리 플루오로 클로로 에틸렌(Tri Fluoro Chloro Ethylene, TFCE), 테트라 플루오로 에틸렌(Tetra Fluoro Ethylene, TFE), 불화비닐(Vinyl Fluoride, VF), 퍼플루오로 아크릴산 에스테르(Perfluoro Acrylic Ester, PAE), 아크릴산 퍼플루오로 알킬(Acrylic Perfluoro Alkyl, APA), 퍼플루오로 메틸 비닐 에테르(Perfluoro Methyl Vinyl Ether, PMVE), 퍼플루오로 프로필 비닐 에테르(Perfluoro Propyl Vinyl Ether) 중 하나 이상을 포함할 수 있다.
패키지기판(300)은 발광다이오드 칩(100) 및 봉지재(200)를 지지할 수 있다. 이러한 패키지기판(300)은 발광다이오드 칩(100)과 전기적으로 연결될 수 있다. 예를 들어, 패키지기판(300)은 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 이러한 패키지기판(300)은 베이스(310), 제1 기판전극(320) 및 제2 기판전극(330)을 포함할 수 있다.
베이스(310)는 제1 기판전극(320) 및 제2 기판전극(330)을 지지할 수 있다. 이러한 베이스(310)는 장축 및 단축을 가지는 직사각형 형상으로 제공될 수 있다. 또한, 베이스(310)의 상면에는 제1 기판전극(320) 및 제2 기판전극(330)이 배치되며, 둘레를 따라 외부를 향해 노출될 수 있다. 예를 들어, 베이스(310)의 상면 중 제1 기판전극(320) 및 제2 기판전극(330) 사이의 이격 공간(S)에 놓인 부분은 발광다이오드 칩(100)을 향해 노출될 수 있다. 이러한 베이스(310)는 소정의 두께를 가질 수 있으며, 외부 전원과 연결될 수 있다. 또한, 베이스(310)는 일 예로, Cu, Zn, Au, Ni, Al, Mg, Cd, Be, W, Mo, Si 및 Fe 중 하나 이상의 또는 이들 중 일부로 구성된 합금을 포함할 수 있다.
제1 기판전극(320)은 발광다이오드 칩(100)에 전류를 전달할 수 있다. 이러한 제1 기판전극(320)은 베이스(310) 상에 배치되며, 제1 전극패드(171)와 전기적으로 연결될 수 있다. 또한, 제1 기판전극(320)은 본딩제(180)를 통하여 제1 전극패드(171)와 연결될 수 있다.
제2 기판전극(330)은 발광다이오드 칩(100)에 전류를 전달할 수 있다. 이러한 제2 기판전극(330)은 제1 기판전극(320)과 이격되도록 베이스(310) 상에 배치될 수 있다. 이 경우 제2 기판전극(330)은 제1 기판전극(320)과 전기적으로 절연될 수 있다. 또한, 제2 기판전극(330)은 본딩제(180)를 통하여 제2 전극패드(172)와 연결될 수 있다. 이러한 제2 기판전극(330) 및 제1 기판전극(320) 각각은 Au, Pd, Ni, P, Cu, W 중 적어도 하나의 물질을 포함할 수 있다.
한편, 제1 기판전극(320)과 제2 기판전극(330) 사이에는 이격 공간(S)이 형성될 수 있다. 이러한 이격 공간(S)은 제1 기판전극(320)과 제2 기판전극(330) 사이에서 발광다이오드 칩(100)의 하면과 베이스(310)의 상면으로 둘러싸인 공간일 수 있다. 이러한 이격 공간(S)에는 공기가 통과할 수 있다.
한편, 이러한 구성 이외에도, 본 발명의 제2 실시예에 따르면, 제1 기판전극(320) 및 제2 기판전극(330)에는 그루브(321, 331)가 형성될 수 있다. 이하, 도 3 및 도 4를 더 참조하여, 본 발명의 제2 실시예를 설명한다. 제2 실시예를 설명함에 있어서, 상술한 실시예와 비교하였을 때의 차이점을 위주로 설명하며 동일한 설명 및 도면부호는 상술한 실시예를 원용한다.
제1 기판전극(320)에는 제1 그루브(321)가 형성될 수 있다. 제1 그루브(321)는 제1 기판전극(320)의 상부 표면으로부터 하방으로 인입 형성될 수 있다. 이러한 제1 그루브(321)는 제1 내벽면(321a), 제1 외벽면(321b) 및 제1 바닥면(321c)을 포함할 수 있다.
제1 내벽면(321a)은 제1 기판전극의 표면(322)으로부터 하방으로 연장될 수 있다. 이러한 제1 내벽면(321a)은 양측 단부가 각각 제1 기판전극의 표면(322) 및 제1 바닥면(321c)과 연결될 수 있다.
제1 외벽면(321b)은 제1 기판전극의 표면(322)으로부터 하방으로 연장될 수 있다. 이러한 제1 외벽면(321b)은 제1 내벽면(321a)과 마주하며, 제1 내벽면(321a)보다 발광다이오드 칩(100)으로부터 멀리 이격된 위치에 놓일 수 있다. 또한, 제1 내벽면(321a)은 제1 기판전극의 표면(322)과 소정의 각도를 이루도록 형성될 수 있다. 예를 들어, 제1 내벽면(321a)은 제1 기판전극의 표면(322)과 70° 이상 130° 이하의 각도를 이룰 수 있다.
제1 바닥면(321c)은 제1 그루브(321)의 바닥을 형성할 수 있다. 이러한 제1 바닥면(321c)은 양측 단부가 각각 제1 내벽면(321a)과 제1 외벽면(321b)과 연결될 수 있다.
제2 기판전극(330)에는 제2 그루브(331)가 형성될 수 있다. 제2 그루브(331)는 제2 기판전극(330)의 상부 표면으로부터 하방으로 인입 형성될 수 있다. 이러한 제2 그루브(331)는 제2 내벽면(331a), 제2 외벽면(331b) 및 제2 바닥면(331c)을 포함할 수 있다.
제2 내벽면(331a)은 제2 기판전극의 표면(332)으로부터 하방으로 연장될 수 있다. 이러한 제2 내벽면(331a)은 양측 단부가 각각 제2 기판전극의 표면(332) 및 제2 바닥면(331c)과 연결될 수 있다. 또한, 제2 내벽면(331a)은 제2 기판전극의 표면(332)과 소정의 각을 이루도록 형성될 수 있다. 예를 들어, 제2 내벽면(331a)은 제2 기판전극의 표면(332)과 70° 이상 130° 이하의 각도를 이룰 수 있다.
제2 외벽면(331b)은 제2 기판전극의 표면(332)으로부터 하방으로 연장될 수 있다. 이러한 제2 외벽면(331b)은 제2 내벽면(331a)과 마주하며, 제2 내벽면(331a)보다 발광다이오드 칩(100)으로부터 멀리 이격된 위치에 놓일 수 있다.
제2 바닥면(331c)은 제2 그루브(331)의 바닥을 형성할 수 있다. 이러한 제2 바닥면(331c)은 양측 단부가 각각 제2 내벽면(331a)과 제2 외벽면(331b)과 연결될 수 있다.
한편, 봉지재(200)는 제1 그루브(321) 및 제2 그루브(331)에 의해 영역이 제한될 수 있다. 이러한 봉지재(200)는 외주면이 제1 그루브(321) 및 제2 그루브(331) 각각의 제1 외벽면(321b) 및 제2 외벽면(331b)보다 발광다이오드 칩(100)으로부터 인접한 위치에 놓일 수 있다. 예를 들어, 봉지재(200)의 외주면은 제1 내벽면(321a)과 제1 기판전극의 표면(322)이 연결되는 부분에 접할 수 있으며, 제2 내벽면(331a)과 제2 기판전극의 표면(332)이 연결되는 부분에 접할 수 있다. 이 경우 봉지재(200)의 표면장력에 의해 봉지재(200)는 제1 그루브(321) 및 제2 그루브(331)에 채워지지 않고 제1 그루브(321) 및 제2 그루브(331)의 가장자리에 접할 수 있다. 다만, 이는 예시에 불과하고, 봉지재(200)는 제1 그루브(321) 및 제2 그루브(331) 의 내측에 적어도 일부가 채워질 수도 있다.
한편, 이러한 구성 이외에도, 본 발명의 제3 실시예에 따르면, 발광다이오드 패키지(1)는 하우징(400)을 더 포함할 수 있다.
도 5를 참조하면, 하우징(400)은 발광다이오드 칩(100)을 둘러싸도록 패키지기판(300) 상에 배치될 수 있다. 이러한 하우징(400)의 내측에는 빈 공간인 캐비티(410)가 형성될 수 있으며, 캐비티(410) 내에 발광다이오드 칩(100)이 놓일 수 있다. 예를 들어, 캐비티(410)는 상측에서 보았을 때 원형, 다각형 등의 주지의 형상일 수 있다. 또한, 캐비티(410) 내에는 봉지재(200)의 적어도 일부가 배치될 수 있다. 예를 들어, 봉지재(200)는 캐비티(410) 내에 배치되며, 외주면이 하우징(400)의 내측면과 접하도록 제공될 수 있다. 이 경우 봉지재(200)의 외주면은 하우징(400)의 내측면 바닥과 선접촉하는 것뿐만 아니라 내측면과 면접촉할 수 있다.
한편, 하우징(400)의 내측면은 제1 기판전극(320) 및 제2 기판전극(330)에 대하여 기울어지도록 연장될 수 있다. 예를 들어, 하우징(400)의 내측면과 제1 기판전극 표면(322) 또는 제2 기판전극 표면(332)이 이루는 각도는 00 이상 00 이하일 수 있다. 또한, 하우징(400)은 패키지기판(300)의 표면으로부터 하우징(400)의 상단부까지의 거리가 패키지기판(300)의 표면으로부터 봉지재(200)의 상단부까지의 거리보다 작도록 제공될 수 있다.
한편, 이러한 구성 이외에도, 본 발명의 제4 실시예에 따르면 봉지재(200)는 하우징(400)을 커버하도록 제공될 수 있다. 도 6을 참조하면, 이러한 봉지재(200)는 적어도 일부가 캐비티(410)의 외측에 놓이도록 제공될 수 있다. 이 경우 봉지재(200)의 외주면은 하우징(400)의 외측에 놓일 수 있다.
이처럼, 본 발명의 실시예들에 따른 발광다이오드 패키지(1)는 자외선 파장 대역의 광을 오랜시간 방출하더라도 봉지재(200)에 크랙 등의 결함이 발생되는 것을 방지할 수 있는 효과가 있다. 이 경우 봉지재(200)의 내구성이 오랫동안 유지되며, 발광다이오드 칩(100)의 광 방출 효율이 저하되는 것을 방지할 수 있는 효과가 있다.
이상 본 발명의 실시예들을 구체적인 실시 형태로서 설명하였으나, 이는 예시에 불과한 것으로서, 본 발명은 이에 한정되지 않는 것이며, 본 명세서에 개시된 기술적 사상에 따르는 최광의 범위를 갖는 것으로 해석되어야 한다. 당업자는 개시된 실시형태들을 조합/치환하여 적시되지 않은 형상의 패턴을 실시할 수 있으나, 이 역시 본 발명의 범위를 벗어나지 않는 것이다. 이외에도 당업자는 본 명세서에 기초하여 개시된 실시형태를 용이하게 변경 또는 변형할 수 있으며, 이러한 변경 또는 변형도 본 발명의 권리범위에 속함은 명백하다.

Claims (20)

  1. 서로 이격된 제1 기판전극과 제2 기판전극을 포함하는 패키지기판;
    상기 제1 기판전극 및 상기 제2 기판전극과 전기적으로 연결되도록 상기 패키지기판 상에 배치된 발광다이오드 칩; 및
    불소화합물을 포함하며, 적어도 일부가 상기 발광다이오드 칩과 접촉하도록 상기 발광다이오드 칩을 커버하는 봉지재를 포함하는,
    발광다이오드 패키지.
  2. 제 1 항에 있어서,
    상기 봉지재는 상측을 향하여 볼록한 형상을 가지도록 형성된,
    발광다이오드 패키지.
  3. 제 1 항에 있어서,
    상기 발광다이오드 패키지에는,
    상기 제1 기판전극과 상기 제2 기판전극 사이에서 상기 발광다이오드 칩 및 상기 패키지기판으로 둘러싸인 이격 공간이 형성되며,
    상기 봉지재는 상기 이격 공간에 놓이지 않도록 상기 발광다이오드 칩과 접촉하는,
    발광다이오드 패키지.
  4. 제 1 항에 있어서,
    상기 제1 기판전극 및 상기 제2 기판전극 중 하나 이상에는 표면으로부터 하방으로 인입된 그루브가 형성되며,
    상기 그루브는,
    내벽면; 및
    상기 내벽면과 마주하며, 상기 내벽면보다 상기 발광다이오드 칩으로부터 멀리 이격된 위치에서 상기 그루브를 형성하는 외벽면을 포함하고,
    상기 봉지재는 외주면이 발광다이오드 칩으로부터 상기 그루브의 외벽면보다 인접한 위치에 놓이는,
    발광다이오드 패키지.
  5. 제 4 항에 있어서,
    상기 그루브는 상기 제1 기판전극 및 상기 제2 기판전극 중 하나 이상의 표면과 상기 내벽면이 소정의 각을 이루도록 형성된,
    발광다이오드 패키지.
  6. 제 5 항에 있어서,
    상기 봉지재의 외주면은 상기 제1 기판전극 및 상기 제2 기판전극 중 하나 이상의 표면과 상기 내벽면이 연결되는 부분에 접하는,
    발광다이오드 패키지.
  7. 제 5 항에 있어서,
    상기 그루브는,
    상기 제1 기판전극 및 상기 제2 기판전극 중 하나 이상의 표면과 상기 그루브의 내벽면이 이루는 각도가 70°이상 130°이하가 되도록 형성된,
    발광다이오드 패키지.
  8. 제 1 항에 있어서,
    상기 패키지기판 상에 배치되며, 내부에 상기 발광다이오드 칩이 놓이기 위한 캐비티가 형성된 하우징을 더 포함하고,
    상기 봉지재는 적어도 일부가 상기 캐비티 내에 놓이는,
    발광다이오드 패키지.
  9. 제 8 항에 있어서,
    상기 봉지재는 외주면이 상기 하우징의 내측면과 접하도록 제공된,
    발광다이오드 패키지.
  10. 제 8 항에 있어서,
    상기 봉지재는 외주면이 상기 하우징의 외측에 놓이도록 제공된,
    발광다이오드 패키지.
  11. 제 7 항에 있어서,
    상기 하우징은,
    상기 패키지기판의 표면으로부터 상기 하우징의 상단부까지의 거리가 상기 패키지기판의 표면으로부터 상기 봉지재의 상단부까지의 거리보다 작도록 제공된,
    발광다이오드 패키지.
  12. 제 1 항에 있어서,
    상기 제1 기판전극 및 상기 제2 기판전극은 Au, Pd, Ni, P, Cu, W 중 하나 이상의 물질을 을 포함하는,
    발광다이오드 패키지.
  13. 제 1 항에 있어서,
    상기 패키지기판은 상면에 상기 제1 기판전극 및 상기 제2 기판전극이 배치된 베이스를 더 포함하는,
    발광다이오드 패키지.
  14. 제 1 항에 있어서,
    상기 발광다이오드 칩은
    상기 제1 기판전극 및 상기 제2 기판전극과 전기적으로 연결되는 전극패드; 및
    상기 전극패드를 상기 제1 기판전극 및 상기 제2 기판전극에 연결시키는 본딩제를 포함하는,
    발광다이오드 패키지.
  15. 제 1 항에 있어서,
    상기 봉지재는 1.2 이상 1.4 이하의 굴절율을 가지는,
    발광다이오드 패키지.
  16. 패키지기판;
    상기 패키지기판과 전기적으로 연결되도록 상기 패키지기판 상에 배치된 발광다이오드 칩; 및
    불소화합물을 포함하며, 적어도 일부가 상기 발광다이오드 칩과 접촉하도록 상기 발광다이오드 칩을 커버하는 봉지재를 포함하고,
    상기 봉지재는 상기 발광다이오드 칩에서 방출된 광을 80% 이상 투과시키도록 제공된,
    발광다이오드 패키지.
  17. 제 16 항에 있어서,
    상기 봉지재는 자외선 파장 대역의 광을 70% 이상 100% 이하로 투과시키도록 제공된,
    발광다이오드 패키지.
  18. 제 16 항에 있어서,
    상기 봉지재는 가시광선 파장 대역의 광을 70% 이상 100% 이하로 투과시키도록 제공된,
    발광다이오드 패키지.
  19. 제 16 항에 있어서,
    상기 봉지재는 상기 발광다이오드 칩에서 방출된 광을 80% 이상 투과시키기 위한 두께를 가지는,
    발광다이오드 패키지.
  20. 패키지기판;
    상기 패키지기판과 전기적으로 연결되도록 상기 패키지기판 상에 배치된 발광다이오드 칩; 및
    불소화합물을 포함하며, 적어도 일부가 상기 발광다이오드 칩과 접촉하도록 상기 발광다이오드 칩을 커버하는 봉지재를 포함하고,
    상기 봉지재는 200℃ 이상 300℃ 이하의 열경화온도를 가지는,
    발광다이오드 패키지.
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