WO2024084865A1 - 半導体装置 - Google Patents

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WO2024084865A1
WO2024084865A1 PCT/JP2023/033323 JP2023033323W WO2024084865A1 WO 2024084865 A1 WO2024084865 A1 WO 2024084865A1 JP 2023033323 W JP2023033323 W JP 2023033323W WO 2024084865 A1 WO2024084865 A1 WO 2024084865A1
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semiconductor element
circuit
semiconductor
semiconductor device
pixel
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Ceased
Application number
PCT/JP2023/033323
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English (en)
French (fr)
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康弘 野中
健太郎 秋山
俊明 小野
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors

Definitions

  • This disclosure relates to a semiconductor device.
  • Japanese Patent Application Laid-Open No. 2003-233693 discloses a semiconductor device serving as a surface-type (surface-illuminated) solid-state imaging device.
  • a semiconductor chip is bonded onto a semiconductor substrate via bump electrodes.
  • a lens material is formed in an area on the semiconductor substrate other than the area where the bump electrodes are formed.
  • Photoelectric conversion elements are arranged on the semiconductor substrate in the area where the lens material is formed. Peripheral circuits for processing signals from the photoelectric conversion elements are formed on the semiconductor chip.
  • the semiconductor device comprises a first semiconductor element having a pixel region on one surface on which a plurality of pixels are arranged, a second semiconductor element mounted in a region on the one surface different from the pixel region and having a first circuit electrically connected to the pixels, and a third semiconductor element mounted on the opposite side of the second semiconductor element to the first semiconductor element and having a second circuit electrically connected to the pixels.
  • the thickness of the semiconductor substrate of the second semiconductor element in the semiconductor device according to the first embodiment is thinner than the thickness of the semiconductor substrate of the third semiconductor element in the same direction.
  • FIG. 1 is a vertical cross-sectional configuration diagram of a main part of a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a plan view showing the configuration of the semiconductor device shown in FIG. 3A to 3C are cross-sectional views illustrating a first step of the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 4 is a cross-sectional view of the second process.
  • FIG. 5 is a cross-sectional view of the third process.
  • FIG. 6 is a cross-sectional view of the fourth step.
  • FIG. 7 is a cross-sectional view of the fifth step.
  • FIG. 8 is a cross-sectional view of the sixth step.
  • FIG. 1 is a vertical cross-sectional configuration diagram of a main part of a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a plan view showing the configuration of the semiconductor device shown in FIG. 3A to 3C are cross-sectional views illustrating a first step of the method
  • FIG. 9 is a vertical cross-sectional configuration diagram of a semiconductor device according to a second embodiment of the present disclosure, corresponding to FIG.
  • FIG. 10 is a plan view of the semiconductor device shown in FIG. 9, which corresponds to FIG.
  • FIG. 11 is a plan configuration diagram of a semiconductor device according to a third embodiment of the present disclosure
  • FIG. 12 is a vertical cross-sectional configuration diagram of a semiconductor device according to a fourth embodiment of the present disclosure
  • FIG. 13 is a plan view of the semiconductor device shown in FIG. 12, which corresponds to FIG.
  • FIG. 14 is a plan configuration diagram of a semiconductor device according to a fifth embodiment of the present disclosure, corresponding to FIG. FIG.
  • FIG. 15 is a plan configuration diagram of a semiconductor device according to the sixth embodiment of the present disclosure, corresponding to FIG.
  • FIG. 16 is a vertical cross-sectional configuration diagram of a semiconductor device according to the seventh embodiment of the present disclosure, corresponding to FIG.
  • FIG. 17 is a vertical cross-sectional configuration diagram of a semiconductor device according to an eighth embodiment of the present disclosure, corresponding to FIG.
  • FIG. 18 is a vertical cross-sectional configuration diagram of a semiconductor device according to a ninth embodiment of the present disclosure, corresponding to FIG.
  • FIG. 19 is a system configuration diagram of a semiconductor device according to a tenth embodiment of the present disclosure.
  • FIG. 20 is a system configuration diagram of a semiconductor device according to an eleventh embodiment of the present disclosure.
  • FIG. 21 is a schematic perspective view of a semiconductor device according to a twelfth embodiment of the present disclosure.
  • FIG. 22 is a system configuration diagram of a semiconductor device according to the thirteenth embodiment of the present disclosure.
  • 23 is a schematic perspective view of the semiconductor device shown in FIG. 22, which corresponds to FIG.
  • FIG. 24 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 25 is an explanatory diagram showing an example of the installation positions of the outside-of-vehicle information detection unit and the imaging unit.
  • First embodiment a first example in which the present technology is applied to a semiconductor device will be described.
  • the semiconductor device is a back-illuminated solid-state imaging device.
  • a vertical cross-sectional configuration, a planar configuration, and a manufacturing method of the semiconductor device will be described.
  • Second Embodiment a second example in which the mounting structure of the semiconductor element in the semiconductor device according to the first embodiment is changed will be described. 3.
  • Third Embodiment in the third embodiment a third example in which the mounting layout of the semiconductor elements in the semiconductor device according to the second embodiment is changed will be described. 4. Fourth Embodiment In the fourth embodiment, a fourth example in which the mounting structure of the semiconductor element in the semiconductor device according to the second embodiment is changed will be described. 5. Fifth Embodiment In the fifth embodiment, a fifth example in which the mounting layout of the semiconductor elements in the semiconductor device according to the first embodiment is changed will be described. 6. Sixth Embodiment In the sixth embodiment, a sixth example in which the mounting layout of the semiconductor elements in the semiconductor device according to the fifth embodiment is changed will be described. 7.
  • a seventh example will be described in which a semiconductor element is further added to the semiconductor device according to the first embodiment.
  • a semiconductor element is further added to the semiconductor device according to the first embodiment.
  • an eighth example in which the semiconductor device according to the first embodiment is applied to a front-illuminated solid-state imaging device will be described.
  • a ninth example in which the mounting structure of the semiconductor element in the semiconductor device according to the first embodiment is changed will be described.
  • Tenth Embodiment In a tenth embodiment an optimum system configuration will be described in the semiconductor device according to the second embodiment. 11.
  • the arrow X direction shown in the drawings indicates one planar direction of the semiconductor device 10 placed on a plane for convenience.
  • the arrow Y direction indicates another planar direction perpendicular to the arrow X direction.
  • the arrow Z direction indicates an upward direction perpendicular to the arrow X and arrow Y directions.
  • the arrow X direction, the arrow Y direction, and the arrow Z direction exactly correspond to the X-axis direction, the Y-axis direction, and the Z-axis direction, respectively, of a three-dimensional coordinate system. Note that these directions are shown to facilitate understanding of the description, and are not intended to limit the directions of the present technology.
  • FIG. 1 shows an example of a vertical cross-sectional configuration of a semiconductor device 10 according to the first embodiment.
  • Fig. 2 shows an example of a planar configuration of the semiconductor device 10 shown in Fig. 1. 1 and 2, the semiconductor device 10 according to the first embodiment constitutes a back-illuminated solid-state imaging device. More specifically, the semiconductor device 10 is constructed as a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • the semiconductor device 10 includes a first semiconductor element 1, a second semiconductor element 2, and a third semiconductor element 3 as main components.
  • the first semiconductor element 1 includes a pixel region 110 in which a plurality of pixels 100 are arranged on a surface 1A on the side in the direction of the arrow Z.
  • the pixels 100 are arranged, for example, in the directions of the arrow X and the arrow Y.
  • the surface 1A corresponds to "one surface of the first semiconductor element" according to the present technology.
  • the first semiconductor element 1 includes a support substrate 101 and a semiconductor substrate 103 .
  • the support substrate 101 is formed of, for example, a single crystal silicon (Si) substrate.
  • the side of the support substrate 101 opposite to the direction of the arrow Z is a back surface 1B of the first semiconductor element 1 that faces the front surface 1A.
  • the semiconductor substrate 103 is stacked on the Z-direction side of the support substrate 101.
  • the semiconductor substrate 103 is formed of, for example, a single crystal Si substrate.
  • the thickness of the semiconductor substrate 103 is, for example, 2 ⁇ m or more and 13 ⁇ m or less.
  • the semiconductor substrate 103 is laminated on the support substrate 101 with an insulator interposed therebetween. This insulator is formed of, for example, a silicon nitride (SiN) film.
  • the support substrate 101 and the semiconductor substrate 103 are each formed in a rectangular shape when viewed from the direction of the arrow Z (hereinafter simply referred to as "in a plan view”) and are formed to have the same planar area (planar size).
  • the first semiconductor element 1 is formed as a semiconductor chip processed into a die by dicing a semiconductor wafer during the manufacturing process.
  • the planar shape of the first semiconductor element 1 is formed into a rectangular shape with the direction of the arrow X as the longitudinal direction and the direction of the arrow Y as the lateral direction.
  • "when viewed in the thickness direction of the first semiconductor element 1" according to the present technology corresponds to "in a plan view viewed in the direction of the arrow Z".
  • the pixel region 110 is disposed in the center of the surface 1A of the first semiconductor element 1.
  • Each pixel 100 constituting the pixel region 110 includes at least a photoelectric conversion element 107.
  • the pixel 100 includes an optical filter 105 and an optical lens 106.
  • the photoelectric conversion element 107 is disposed on the semiconductor substrate 103.
  • the photoelectric conversion element 107 converts incident light L incident from the direction of the arrow Z into an electric charge.
  • the photoelectric conversion element 107 is formed of, for example, a photodiode.
  • the optical filter 105 is disposed on the semiconductor substrate 103 on the surface 1A side with an insulator 104 interposed therebetween.
  • the optical filter 105 has, for example, color filters of a total of three colors, with each color being different for each pixel 100. That is, the optical filter 105 has a red light filter (R) that transmits light in the red light band, a green light filter (G) that transmits light in the green light band, and a blue light filter (not shown) that transmits light in the blue light band.
  • the optical filter 105 is formed, for example, from a resin material containing a dye.
  • the optical lens 106 is disposed on the opposite side of the optical filter 105 to the photoelectric conversion element 107. In other words, the optical lens 106 is disposed on the surface 1A side of the optical filter 105. Although not shown in a plan view, the optical lens 106 is formed in a circular shape for each pixel 100. Moreover, when viewed in the direction of the arrow Y for each pixel 100 (hereinafter simply referred to as "in a side view"), the optical lens 106 is formed in a curved shape that curves toward the light incident side and collects the incident light L at the photoelectric conversion element 107.
  • the optical lens 106 is formed as a so-called on-chip lens, and is formed for each pixel 100 or integrally across a plurality of pixels 100.
  • the optical lens 106 is formed of, for example, a transparent resin material.
  • a pixel circuit 108 is electrically connected to one pixel 100 or a plurality of pixels 100 via a transfer transistor (not shown).
  • the pixel circuit 108 is configured to include a plurality of transistors Tr.
  • the pixel circuit 108 includes transistors Tr used as a reset transistor, an amplification transistor, a select transistor, etc.
  • the pixel circuit 108 includes a transfer transistor and is formed of, for example, an n-channel conductive insulated gate field effect transistor (IGFET).
  • IGFET n-channel conductive insulated gate field effect transistor
  • the wiring layer 102 is disposed on the supporting substrate 101 side of the semiconductor substrate 103. In other words, the wiring layer 102 is disposed just between the semiconductor substrate 103 and the supporting substrate 101.
  • multiple layers of wiring 1021 and wiring 1022 are formed to connect between multiple transistors Tr constituting the pixel circuit 108.
  • a metal wiring material such as copper (Cu) is used.
  • a metal wiring material such as aluminum (Al)-Cu alloy is used.
  • a plug wiring 1023 is used to connect the wiring 1021 and the wiring 1022.
  • a metal wiring material such as tungsten (W) or Al-Cu alloy is used.
  • an insulator 1025 is formed between the multiple layers of wiring 1021, between the wiring 1021 and the wiring 1022, etc.
  • the insulator 1025 is formed of, for example, a silicon oxide (SiO 2 ) film.
  • a mounting area 120 is disposed in the peripheral portion surrounding the pixel area 110 disposed in the center on the front surface 1A of the first semiconductor element 1.
  • a second semiconductor element 2 and a third semiconductor element 3 are mounted in the mounting area 120.
  • a plurality of terminals 1042 are disposed in the mounting region 120.
  • the terminals 1042 are disposed on a surface portion of the insulator 104 on the arrow Z direction side.
  • the terminals 1042 are configured as external terminals that mechanically join and mount the second semiconductor element 2, and also electrically connect the pixels 100 of the first semiconductor element 1 to the first circuit 202 of the second semiconductor element 2.
  • the terminals 1042 are also configured as external terminals that electrically connect the pixels 100 and the second circuit 302 of the third semiconductor element 3.
  • the terminal 1042 is electrically connected to the wiring 1021 of the wiring layer 102 through a wiring 1041 disposed closer to the semiconductor substrate 103 than the terminal 1042 and a through wiring 1031 penetrating the semiconductor substrate 103 in the thickness direction.
  • the terminal 1042, the wiring 1041, and the through wiring 1031 are formed of a metal wiring material such as Cu. Although detailed description is omitted, an insulator 104 is disposed between the terminal 1042 and the wiring 1041. This insulator 104 is used as an interlayer insulating film in the mounting region 120. The insulator 104 is formed of, for example, a SiO2 film.
  • the terminal 1042 corresponds to a “first terminal” according to the present technology.
  • the pixel 100 is electrically connected to the first circuit 202 of the second semiconductor element 2 through the pixel circuit 108.
  • the phrase "the first circuit is electrically connected to the pixel” is used to mean both the pixel 100 being indirectly electrically connected to the first circuit 202 via the pixel circuit 108, and the pixel 100 being directly electrically connected to the first circuit 202.
  • a test terminal 1043 is disposed around the pixel region 110 in a region along the periphery of the first semiconductor element 1.
  • the terminal 1043 is used for testing electrical characteristics that are performed during or after the manufacturing process of the semiconductor device 10. During testing, a test probe comes into contact with the terminal 1043.
  • the terminal 1043 is formed of, for example, the same metal wiring material as the wiring 1022 of the wiring layer 102 .
  • the second semiconductor element 2 is mounted in a mounting region 120 on the front surface 1A side of the first semiconductor element 1. In other words, the second semiconductor element 2 is mounted in a region different from the pixel region 110 of the first semiconductor element 1.
  • the second semiconductor element 2 includes a semiconductor substrate 201 and a first circuit 202 .
  • the semiconductor substrate 201 is formed of, for example, a single crystal Si substrate.
  • the thickness of the semiconductor substrate 201 is formed to be thinner than the thickness of the semiconductor substrate 103 of the first semiconductor element 1, and thinner than the semiconductor substrate 301 of the third semiconductor element 3 described below.
  • the thickness of the semiconductor substrate 201 is, for example, 10 ⁇ m or less.
  • the thickness of the semiconductor substrate 201 is set to, for example, not less than 1 ⁇ m and not more than 10 ⁇ m.
  • the first circuit 202 is disposed on the arrow Z direction side (the third semiconductor element 3 side) on the front surface 2A side of the semiconductor substrate 201.
  • the first circuit 202 is indirectly electrically connected to the pixels 100 in the pixel region 110 via the pixel circuit 108.
  • the first circuit 202 includes one or more logic circuits selected from, for example, a vertical drive circuit, a column signal processing circuit, a horizontal drive circuit, an output circuit, and a control circuit that constitute a peripheral circuit of the back-illuminated solid-state imaging device.
  • the first circuit 202 includes a transistor Tr, a resistor, a capacitor, and the like, similar to the pixel circuit 108.
  • the second circuit 302 disposed in the third semiconductor element 3 described later includes a divided logic circuit similar to the first circuit 202, or includes another logic circuit not selected in the first circuit 202.
  • control circuit receives an input clock and data commanding the operating mode, etc., and outputs data such as internal information of the solid-state imaging device.
  • control circuit generates clock signals and control signals that serve as the basis for the operation of the vertical drive circuit, column signal processing circuit, horizontal drive circuit, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock. These signals are then input to the vertical drive circuit, column signal processing circuit, horizontal drive circuit, etc.
  • the vertical drive circuit is composed of, for example, a shift register.
  • the vertical drive circuit selects a pixel drive wiring and supplies a pulse to the selected pixel drive wiring to drive the pixel 100.
  • the pixels 100 are driven in row units. That is, the vertical drive circuit sequentially selects and scans each pixel 100 in the pixel region 110 in the vertical direction in row units.
  • a signal charge generated in the photoelectric conversion element 107 of each pixel 100 according to the amount of incident light L received through the vertical signal line is supplied to the column signal processing circuit as a pixel signal.
  • the column signal processing circuit is arranged, for example, for each column of pixels 100.
  • signal processing such as noise removal is performed on the signals output from one row of pixels 100 for each pixel column. That is, the column signal processing circuit performs signal processing such as CDS (Correlated Double Sampling) that removes fixed pattern noise specific to the pixels 100, signal amplification, AD (Analog to Digital) conversion, etc.
  • CDS Correlated Double Sampling
  • AD Analog to Digital
  • the horizontal drive circuit is composed of, for example, a shift register.
  • the horizontal drive circuit sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits in turn, and outputs pixel signals from each of the column signal processing circuits to the horizontal signal line.
  • the output circuit processes the signals sequentially supplied from each of the column signal processing circuits through the horizontal signal line and outputs the processed signals.
  • the output circuit may perform only buffering, black level adjustment, column variation correction, various digital signal processing, etc.
  • the logic circuit also includes input/output terminals (not shown).
  • the input/output terminals exchange signals between the back-illuminated solid-state imaging device (semiconductor device 10) and the outside.
  • the input/output terminals are formed with the same structure as the terminals 1043, and are disposed on the front surface 1A side of the first semiconductor element 1.
  • the wiring layer 203 is disposed on the surface 2A side of the semiconductor substrate 201.
  • multiple layers of wiring 2031 and terminals 2032 are formed to connect between logic circuits, between the logic circuits and the pixel circuits 108, etc.
  • a metal wiring material such as Cu is used for the wiring 2031 and the terminals 2032.
  • a plug wiring 2033 is formed which is electrically connected to the transistor Tr of the first circuit 202.
  • a metal wiring material such as W is used for the plug wiring 2033.
  • insulators 2035 are formed between the multiple layers of wiring 2031, between the wiring 2031 and the terminals 2032, etc.
  • the insulators 2035 are formed of, for example, a SiO2 film.
  • a surface of the terminal 2032 is exposed from the insulator 2035.
  • the terminal 2032 mounts the third semiconductor element 3 and is electrically connected to the terminal 3032.
  • the terminal 2032 corresponds to a "third terminal” according to the present technology
  • the terminal 3032 corresponds to a "fourth terminal” according to the present technology.
  • a wiring layer 204 is disposed on the rear surface 2B side of the semiconductor substrate 201.
  • multiple layers of wiring 2041 and terminals 2042 are formed to connect between logic circuits, between logic circuits and pixel circuits 108, etc.
  • the wiring 2041 is made of a metal wiring material such as Cu.
  • the terminals 2042 are made of a metal wiring material such as an Al-Cu alloy.
  • the terminals 2042 are electrically connected to the wiring 2041 via plug wiring 2043.
  • the plug wiring 2043 is made of a metal wiring material such as W.
  • the terminal 2042 corresponds to a “second terminal” according to the present technology.
  • a terminal 2044 for testing is disposed on the wiring layer 204 of the second semiconductor element 2. Like the terminal 1043, the terminal 2044 is used for electrical testing, for example, during the manufacturing process of the semiconductor device 10 or after the manufacturing process is completed.
  • the terminal 2044 is formed of, for example, the same metal wiring material as the terminal 2042 of the wiring layer 204 .
  • insulators 2045 are formed between the multiple layers of wiring 2041, between the wiring 2041 and the terminals 2042, etc.
  • the insulators 2045 are formed of, for example, a SiO2 film.
  • the wiring 2401 of the wiring layer 204 is electrically connected to the wiring 2031 of the wiring layer 203 through the through wiring 2011.
  • the through wiring 2011 is disposed to penetrate the semiconductor substrate 201 of the second semiconductor element 2 in the thickness direction.
  • the through wiring 2011 is formed of, for example, the same metal wiring material as the through wiring 1031.
  • the semiconductor substrate 201 is formed thin, so that the through wiring 2011 can be easily provided.
  • the through wiring 2011 corresponds to a "first through wiring" according to the present technology.
  • the second semiconductor element 2 is mounted on the mounting area 120 on the front surface 2A side of the first semiconductor element 1 using a face-up method in which the first circuit 202 is oriented in the same direction as the arrow Z. More specifically, the second semiconductor element 2 is mounted on the first semiconductor element 1 by electrically connecting the terminal 2042 of the wiring layer 204 of the second semiconductor element 2 to the terminal 1042 disposed in the mounting region 120 of the first semiconductor element 1.
  • a bump electrode 5 is used.
  • a microbump electrode is used here.
  • the bump electrodes 5 are made of Sn-based solder such as a tin (Sn)-silver (Ag) alloy.
  • the second semiconductor element 2 has a rectangular planar shape in plan view.
  • the planar area (planar size) of the second semiconductor element 2 is smaller than the planar area (planar size) of the first semiconductor element 1.
  • the second semiconductor element 2 is disposed within the surface 1A of the first semiconductor element 1. In other words, the second semiconductor element 2 is mounted on the peripheral portion around the pixel region 110 within the surface 1A of the first semiconductor element 1. In the present technology, it is sufficient that the second semiconductor element 2 is mounted along at least one side of the rectangular first semiconductor element 1. In the first embodiment, a total of two second semiconductor elements 2 are mounted along each of two sides of the first semiconductor element 1 that face each other in the direction of the arrow Y.
  • the third semiconductor element 3 is mounted on the front surface 2A side of the second semiconductor element 2. That is, the third semiconductor element 3, like the second semiconductor element 2, is mounted in a mounting region 120 different from the pixel region 110 of the first semiconductor element 1.
  • the third semiconductor element 3 includes a semiconductor substrate 301 and a second circuit 302 .
  • the semiconductor substrate 301 is formed of, for example, a single crystal Si substrate.
  • the thickness of the semiconductor substrate 301 is thinner than the thickness of the semiconductor substrate 103 of the first semiconductor element 1, and is thicker than the semiconductor substrate 201 of the second semiconductor element 2 as described above.
  • the thickness of the semiconductor substrate 301 is, for example, not less than 100 ⁇ m and not more than 800 ⁇ m.
  • the thickness of the semiconductor substrate 301 is set to, for example, not less than 100 ⁇ m and not more than 400 ⁇ m.
  • the second circuit 302 is disposed on the opposite side to the direction of the arrow Z (the second semiconductor element 2 side) on the front surface 3A side of the semiconductor substrate 301.
  • the second circuit 302 is indirectly electrically connected to the pixels 100 in the pixel region 110 via the pixel circuit 108 or via the pixel circuit 108 and the first circuit 202.
  • the second circuit 302 includes a logic circuit.
  • the second circuit 302 includes a transistor Tr, a resistor, a capacitor, and the like.
  • the wiring layer 303 is disposed on the front surface 3A side of the semiconductor substrate 301.
  • multiple layers of wiring 3031 and terminals 3032 that connect logic circuits and the like are formed.
  • Metal wiring materials such as Cu are used for the wiring 3031 and the terminals 3032.
  • plug wiring 3033 that is electrically connected to the transistor Tr of the second circuit 302 is formed in the wiring 3031.
  • Metal wiring materials such as W are used for the plug wiring 3033.
  • no wiring layer is provided on the rear surface 2B of the semiconductor substrate 301.
  • insulators 3035 are formed between the multiple layers of wiring 3031, between the wiring 3031 and the terminals 3032, etc.
  • the insulators 3035 are formed of, for example, a SiO 2 film.
  • the surface of the terminal 3032 is exposed from the insulator 3035.
  • the terminal 2032 of the second semiconductor element 2 is joined to this terminal 3032.
  • the terminal 3032 mounts the third semiconductor element 3 to the second semiconductor element 2 and is electrically connected to the terminal 2032.
  • the third semiconductor element 3 is mounted face-down in such a manner that the surface 3A, on which the second circuit 302 is arranged, faces the surface 2A, on which the first circuit 202 of the second semiconductor element 2 is arranged. More specifically, a terminal 3032 electrically connected to the second circuit 302 of the third semiconductor element 3 is joined to a terminal 2032 electrically connected to the first circuit 202 of the second semiconductor element 2.
  • a Cu-Cu bond is formed. In other words, the terminal 2032 and the terminal 3032 are mechanically and electrically connected to each other.
  • the planar shape of the third semiconductor element 3 is formed in the same rectangular shape as the planar shape of the second semiconductor element 2. Furthermore, the planar area (planar size) of the third semiconductor element 3 is the same as the planar area (planar size) of the second semiconductor element 2.
  • the third semiconductor element 3 is mounted in the same mounting position as the mounting position of the second semiconductor element 2. That is, in the first embodiment, the third semiconductor element 3 is mounted on each of the two second semiconductor elements 2.
  • a semiconductor substrate 301 of the third semiconductor element 3 and a semiconductor substrate 201 of the second semiconductor element 2 are formed. Both the semiconductor substrate 301 and the semiconductor substrate 201 are in the form of a semiconductor wafer.
  • a second circuit 302 is formed on the front surface 3A side of the semiconductor substrate 301, and further a wiring layer 303 is formed on the front surface 3A side of the semiconductor substrate 301.
  • a terminal 3032 is formed on the uppermost layer of the wiring layer 303.
  • a first circuit 202 is formed on the front surface 2A side of the semiconductor substrate 201, and further a wiring layer 203 is formed thereon.
  • a terminal 2032 is formed on the uppermost layer of the wiring layer 203.
  • the surface 3A of the semiconductor substrate 301 is placed opposite the surface 2A of the semiconductor substrate 201, and the terminal 2032 is joined to the terminal 3032.
  • the second semiconductor element 2 is mounted on the third semiconductor element 3.
  • the back surface 2B of the semiconductor substrate 201 of the second semiconductor element 2 is polished, and the semiconductor substrate 201 is thinned.
  • a wiring layer 204 is formed on the rear surface 2B side of the semiconductor substrate 201.
  • a terminal 2042 and a terminal 2044 are formed on the top layer of the wiring layer 204.
  • the terminal 2042 is formed as a terminal for mounting the second semiconductor element 2 on the first semiconductor element 1 (see FIG. 1).
  • the terminal 2044 is formed as a terminal for testing.
  • a bump electrode 5 is formed on terminal 2042.
  • a bump electrode 5 is not formed on terminal 2044.
  • the semiconductor substrate 301 and the semiconductor substrate 201 are diced into individual pieces (semiconductor chips).
  • the third semiconductor element 3 is formed from the semiconductor substrate 301 including the wiring layer 303
  • the second semiconductor element 2 is formed from the semiconductor substrate 201 including the wiring layer 203 and the wiring layer 204.
  • the third semiconductor element 3 is mounted on the second semiconductor element 2.
  • the second semiconductor element 2 with the third semiconductor element 3 mounted thereon is mounted in the mounting area 120 of the first semiconductor element 1, thereby completing the manufacturing method for the semiconductor device 10 according to the first embodiment and completing the semiconductor device 10.
  • the semiconductor device 10 includes a first semiconductor element 1, a second semiconductor element 2, and a third semiconductor element 3, as shown in FIGS.
  • the first semiconductor element 1 has a pixel region 110 on a surface 1A in which a plurality of pixels 100 are arranged.
  • the second semiconductor element 2 is mounted in a region on the surface 1A different from the pixel region 110, and has a first circuit 202 electrically connected to the pixels 100.
  • the region different from the pixel region 110 is a mounting region 120.
  • the third semiconductor element 3 is mounted on the second semiconductor element 2 on the opposite side to the first semiconductor element 1, and has a second circuit 302 electrically connected to the pixels 100.
  • the second semiconductor element 2 and the third semiconductor element 3 are stacked in a region different from the pixel region 110, and it is possible to improve the packaging density in the thickness direction of the first semiconductor element 1. Therefore, it is possible to improve the packaging density of the peripheral circuits including the first circuit 202 and the second circuit 302 while expanding the pixel region 110.
  • the planar area of each of the second semiconductor element 2 and the third semiconductor element 3 is smaller than the planar area of the first semiconductor element 1 when viewed in the thickness direction of the first semiconductor element 1 (in a planar view). This allows the pixel region 110 of the first semiconductor element 1 to be further enlarged.
  • the second semiconductor element 2 and the third semiconductor element 3 are each arranged within the surface 1A of the first semiconductor element 1 when viewed in the thickness direction of the first semiconductor element (in a planar view). Therefore, within the front surface 1A of the first semiconductor element 1, the pixel region 110 can be enlarged and the packaging density can be improved.
  • the second semiconductor element 2 includes a through wiring (first through wiring) 2011 that penetrates in the thickness direction and electrically connects the pixel 100 and the first circuit 202.
  • the through wiring 2011 is formed so as to penetrate the semiconductor substrate 201 of the second semiconductor element 2 in the thickness direction.
  • the semiconductor substrate 201 of the second semiconductor element 2 is formed thin, so that the semiconductor substrate 201 can be easily processed.
  • the through wiring 2011 penetrating the semiconductor substrate 201 can be easily formed.
  • the wiring layer 203 on the front surface 2A side of the semiconductor substrate 201 and the wiring layer 204 on the back surface 2B side are electrically connected through the through wiring 2011. That is, since the second semiconductor element 2 and the third semiconductor element 3 can be mounted on the first semiconductor element 1 in a stacked state, the mounting density of the mounting area 120 can be improved while the pixel area 110 is enlarged.
  • the semiconductor device 10 has a terminal (first terminal) 1042 electrically connected to the pixel 100 on the front surface 1A side of the first semiconductor element 1, and has a terminal (second terminal) 2042 electrically connected to the first circuit 202 or the second circuit 302 on the first semiconductor element 1 side of the second semiconductor element 2.
  • the terminal 2042 is electrically connected to the terminal 1042 via the bump electrode 5.
  • the second semiconductor element 2 is mounted on the first semiconductor element 1 using the bump electrodes 5, so that the area occupied by the mounting region 120 can be reduced compared to the case where mounting is performed using, for example, a bonding wire method. Therefore, the mounting density of the mounting region 120 can be improved while the pixel region 110 is enlarged.
  • the semiconductor device 10 has a terminal (third terminal) 2032 electrically connected to the first circuit 202 on the third semiconductor element 3 side of the second semiconductor element 2.
  • the semiconductor device 10 has a terminal (fourth terminal) 3032 electrically connected to the second circuit 302 on the second semiconductor element 2 side of the third semiconductor element 3. Then, the terminal 3032 is joined facing the terminal 2032, and the terminal 2032 and the terminal 3032 are electrically connected.
  • the third semiconductor element 3 can be mounted within the surface 2A of the second semiconductor element 2, so that the area occupied by the mounting can be reduced. Therefore, the pixel region 110 can be enlarged while the mounting density of the mounting region 120 can be improved.
  • the first semiconductor element 1 constitutes a back-illuminated solid-state imaging device.
  • the incident light L can be efficiently captured by the photoelectric conversion element 107 in the pixel 100 in the pixel region 110, and therefore the sensitivity characteristics can be improved.
  • the first circuit 202 of the second semiconductor element 2 and the second circuit 302 of the third semiconductor element 3 are logic circuits. Therefore, the pixel region 110 can be enlarged while improving the packaging density of the peripheral circuits in the packaging region 120 .
  • the first semiconductor element 1 is formed in a rectangular shape when viewed in the thickness direction (in a plan view).
  • a pixel region 110 is disposed in the center of the front surface 1A of the first semiconductor element 1, and the second semiconductor element 2 and the third semiconductor element 3 are mounted in a peripheral portion along at least one side of the rectangular shape as a mounting region 120.
  • the pixel region 110 can be enlarged, while the packaging density of the peripheral circuits in the packaging region 120 can be improved.
  • Second embodiment> A semiconductor device 10 according to a second embodiment of the present disclosure will be described with reference to FIGS.
  • components that are the same as or substantially the same as the components of the semiconductor device 10 of the first embodiment are given the same reference numerals, and duplicated explanations are omitted.
  • FIG. 9 shows an example of a vertical cross-sectional configuration of a semiconductor device 10 according to the second embodiment.
  • Fig. 10 shows an example of a planar configuration of the semiconductor device 10 shown in Fig. 9.
  • the semiconductor device 10 according to the second embodiment includes a third semiconductor element 3M having a second circuit 302M in the semiconductor device 10 according to the first embodiment.
  • a second semiconductor element 2 is mounted in a mounting area 120 along one side of the first semiconductor element 1 in the direction of the arrow Y, and a third semiconductor element 3 is mounted on this second semiconductor element 2 (see Figures 1 and 2).
  • the first circuit 202 of the second semiconductor element 2 and the second circuit 302 of the third semiconductor element 3 form a logic circuit, similar to the first embodiment.
  • a second semiconductor element 2 is mounted in a mounting area 120 along another side of the first semiconductor element 1 opposite the direction of the arrow Y, and a third semiconductor element 3M is mounted on this second semiconductor element 2.
  • the first circuit 202 of the second semiconductor element 2 constitutes a logic circuit, as in the first embodiment.
  • the third semiconductor element 3M has a second circuit 302M, which constitutes a memory circuit.
  • the second circuit 302M is a volatile memory circuit or a non-volatile memory circuit that accumulates signals obtained in the pixel region 110.
  • the second circuit 302M is a shift register that constitutes a vertical drive circuit, a horizontal drive circuit, etc.
  • the third semiconductor element 3M includes a semiconductor substrate 301 and a wiring layer 303.
  • the wiring layer 303 has a terminal 3032 disposed thereon.
  • the third semiconductor element 3M is mounted on the second semiconductor element 2 by face-down mounting, with terminals 3032 joined to terminals 2032 of the second semiconductor element 2.
  • the components other than those described above are the same as or substantially the same as the components of the semiconductor device 10 according to the first embodiment described above.
  • the semiconductor device 10 includes a third semiconductor element 3M having a second circuit 302M.
  • the second circuit 302M is a memory circuit, so that the system configuration of the back-illuminated solid-state imaging device can be provided with a signal storage function.
  • FIG. 11 shows an example of a planar configuration of a semiconductor device 10 according to the third embodiment.
  • the semiconductor device 10 according to the third embodiment includes a third semiconductor element 3M having a second circuit 302M, similar to the semiconductor device 10 according to the second embodiment.
  • a second semiconductor element 2 is mounted in a mounting area 120 along one side of the first semiconductor element 1 in the direction of the arrow Y, and a third semiconductor element 3M is mounted on the second semiconductor element 2.
  • the first circuit 202 of the second semiconductor element 2 constitutes a logic circuit.
  • the second circuit 302M of the third semiconductor element 3M constitutes a memory circuit.
  • a second semiconductor element 2 is mounted in a mounting area 120 along another side of the first semiconductor element 1 opposite to the direction of the arrow Y, and a third semiconductor element 3M is mounted on this second semiconductor element 2.
  • a first circuit 202 of the second semiconductor element 2 constitutes a logic circuit.
  • a second circuit 302M of the third semiconductor element 3M constitutes a memory circuit. That is, in the third embodiment, the third semiconductor element 3 is replaced with a third semiconductor element 3M.
  • the components other than those described above are the same as or substantially the same as the components of the semiconductor device 10 according to the second embodiment described above.
  • FIG. 12 shows an example of a vertical cross-sectional configuration of a semiconductor device 10 according to the fourth embodiment.
  • Fig. 13 shows an example of a planar configuration of the semiconductor device 10 shown in Fig. 12.
  • the semiconductor device 10 according to the fourth embodiment is configured by combining the semiconductor device 10 according to the first embodiment with the semiconductor device 10 according to the second or third embodiment.
  • a second semiconductor element 2 is mounted in a mounting area 120 along one side of the first semiconductor element 1 in the direction of the arrow Y, and a third semiconductor element 3 is mounted on this second semiconductor element 2.
  • the first circuit 202 of the second semiconductor element 2 and the second circuit 302 of the third semiconductor element 3 form a logic circuit, similar to the first embodiment.
  • a third semiconductor element 3M is directly and independently mounted in a mounting area 120 along another side opposite to the direction of the arrow Y of the first semiconductor element 1.
  • the third semiconductor element 3M has a second circuit 302M, and the second circuit 302M constitutes a memory circuit.
  • the third semiconductor element 3M has the terminal 3032 mechanically and electrically connected to the terminal 1042 of the mounting region 120 of the first semiconductor element 1 via the bump electrode 5.
  • the third semiconductor element 3M is mounted by the face-down method.
  • the third semiconductor element 3M corresponds to a “fifth semiconductor element” according to the present technology
  • the second circuit 302M corresponds to a “fourth circuit” according to the present technology.
  • the components other than those described above are the same or substantially the same as the components of the semiconductor device 10 according to any one of the first to third embodiments described above.
  • FIG. 14 shows an example of a planar configuration of a semiconductor device 10 according to the fifth embodiment.
  • the semiconductor device 10 according to the fifth embodiment is configured by combining the semiconductor device 10 according to the first embodiment and the semiconductor device 10 according to the fourth embodiment.
  • a second semiconductor element 2 is mounted in a mounting area 120 along one side of the first semiconductor element 1 in the direction of the arrow Y, and a third semiconductor element 3 is mounted on this second semiconductor element 2.
  • the first circuit 202 of the second semiconductor element 2 and the second circuit 302 of the third semiconductor element 3 form a logic circuit, similar to the first embodiment.
  • a second semiconductor element 2 is mounted in a mounting area 120 along another side of the first semiconductor element 1 opposite the direction of the arrow Y, and a third semiconductor element 3 is mounted on this second semiconductor element 2.
  • the first circuit 202 of the second semiconductor element 2 and the second circuit 302 of the third semiconductor element 3 form a logic circuit, similar to the first embodiment.
  • a third semiconductor element 3M is directly and independently mounted in a mounting area 120 along one side of the first semiconductor element 1 on the side opposite to the direction of the arrow X.
  • the third semiconductor element 3M has a second circuit 302M, and the second circuit 302M constitutes a memory circuit.
  • the third semiconductor element 3M is mounted on the mounting area 120 of the first semiconductor element 1 with bump electrodes 5 interposed therebetween, similar to the semiconductor device 10 according to the fourth embodiment.
  • the components other than those described above are the same as or substantially the same as the components of the semiconductor device 10 according to the first and fourth embodiments described above.
  • FIG. 15 shows an example of a planar configuration of a semiconductor device 10 according to the sixth embodiment.
  • the semiconductor device 10 according to the sixth embodiment is the semiconductor device 10 according to the fifth embodiment, further comprising a third semiconductor element 3M in a mounting area 120 along another side of the first semiconductor element 1 on the side facing the arrow X direction. That is, in the mounting area 120 of the first semiconductor element 1, the second semiconductor element 2 and the third semiconductor element 3 are mounted on each of the sides facing the arrow Y direction, and the third semiconductor element 3M is mounted on each of the sides facing the arrow X direction.
  • the components other than those described above are the same or substantially the same as the components of the semiconductor device 10 according to the first and fifth embodiments described above.
  • FIG. 16 shows an example of a vertical cross-sectional configuration of a semiconductor device 10 according to the seventh embodiment.
  • the semiconductor device 10 according to the seventh embodiment further includes a fourth semiconductor element 4 in the semiconductor device 10 according to the first embodiment.
  • the semiconductor device 10 like the semiconductor device 10 according to the first embodiment, constitutes a back-illuminated solid-state imaging device.
  • the fourth semiconductor element 4 is mounted on the back surface 2B side of the first semiconductor element 1.
  • the fourth semiconductor element 4 includes a semiconductor substrate 401 and a third circuit 402.
  • the semiconductor substrate 401 is formed of, for example, a single crystal Si substrate, similar to the semiconductor substrate 103 of the first semiconductor element 1 .
  • the third circuit 402 is disposed on the semiconductor substrate 401 on the front surface 1A side of the first semiconductor element 1.
  • the third circuit 402 includes, for example, a divided logic circuit similar to the first circuit 202 or the second circuit 302, or includes another logic circuit not selected in the first circuit 202 or the second circuit 302.
  • the third circuit 402 is configured to include a transistor Tr, a resistor, a capacitor, and the like, similar to the pixel circuit 108.
  • the third circuit 402 may also be a memory circuit described in the semiconductor device 10 according to the second embodiment.
  • a wiring layer 403 is disposed on the surface 1A side of the semiconductor substrate 401.
  • multiple layers of wiring 4031 and terminals 4032 that connect logic circuits and the like are formed.
  • a metal wiring material such as Cu is used.
  • a metal wiring material such as Cu is used.
  • a plug wiring 4033 that is electrically connected to the transistor Tr of the third circuit 402 is formed.
  • a metal wiring material such as W is used.
  • insulators 4035 are formed between the multiple layers of wiring 4031, between the wiring 4031 and the terminal 4032, etc.
  • the insulators 4035 are formed of, for example, a SiO 2 film.
  • the surface of the terminal 4032 is exposed from the insulator 4035.
  • the wiring 1022 of the wiring layer 102 of the first semiconductor element 1 is Cu-Cu bonded to this terminal 4032 as a terminal. That is, similar to the bonding between the terminal 2032 of the second semiconductor element 2 and the terminal 3032 of the third semiconductor element 3, the terminal 4032 is mechanically and electrically connected to the wiring 1022.
  • the fourth semiconductor element 4 corresponds to a “fourth semiconductor element” according to the present technology
  • the third circuit 402 corresponds to a “third circuit” according to the present technology.
  • the components other than those described above are the same as or substantially the same as the components of the semiconductor device 10 according to the first embodiment described above.
  • the semiconductor device 10 includes a fourth semiconductor element 4 having a third circuit 402.
  • the system configuration of the back-illuminated solid-state imaging device can be expanded by further adding the fourth semiconductor element 4.
  • the fourth semiconductor element 4 is mounted on the back surface 1B side of the first semiconductor element 1, it is possible to further improve the mounting density while expanding the pixel region 110 of the semiconductor device 10.
  • FIG. 17 shows an example of a vertical cross-sectional configuration of a semiconductor device 10 according to the eighth embodiment. As shown in FIG. 17, the semiconductor device 10 according to the eighth embodiment is an application example of the semiconductor device 10 according to the first embodiment.
  • the semiconductor device 10 is configured as a front-illuminated solid-state imaging device. That is, in the first semiconductor element 1, the pixel circuit 108 is disposed on the front surface 1A side of the semiconductor substrate 103.
  • the insulator 104 is also used as a wiring layer, and wiring 1041 and terminals 1042 are formed therein.
  • a second semiconductor element 2 is mounted in the mounting area 120 of the first semiconductor element 1.
  • a third semiconductor element 3 is mounted on the second semiconductor element 2.
  • the components other than those described above are the same as or substantially the same as the components of the semiconductor device 10 according to the first embodiment described above.
  • the semiconductor device 10 is a first semiconductor element 1 that constitutes a surface-mounted solid-state imaging device, it is possible to increase the mounting density of the peripheral circuits while expanding the pixel area 110.
  • FIG. 18 shows an example of a vertical cross-sectional configuration of a semiconductor device 10 according to the ninth embodiment.
  • the semiconductor device 10 according to the ninth embodiment includes a through wiring 2012 in the second semiconductor element 2 in the semiconductor device 10 according to the first embodiment.
  • the through wiring 2012 corresponds to the "second through wiring" according to the present technology.
  • a through-wire 2012 is provided which passes through the semiconductor substrate 201 and the wiring layer 203 in the thickness direction.
  • One end of the through-wire 2012 is electrically connected to a wire 2041 disposed in the wiring layer 204 of the second semiconductor element 2.
  • the wire 2041 is indirectly electrically connected to the pixel 100 via the pixel circuit 108 of the first semiconductor element 1.
  • the other end of the through-wire 2012 is electrically connected to a terminal 3032 of the wiring layer 303 of the third semiconductor element 3.
  • the terminal 3032 is electrically connected to the second circuit 302 via a wiring 3031.
  • the through wiring 2012 is formed from the same metal wiring material as the through wiring 2011. Furthermore, since the through wiring 2012 effectively electrically connects the wiring 2014 of the second semiconductor element 2 and the wiring 3031 of the third semiconductor element 3, there is no need to bond the terminal 2032 of the second semiconductor element 2 and the terminal 3032 of the third semiconductor element 3.
  • the components other than those described above are the same as or substantially the same as the components of the semiconductor device 10 according to the first embodiment described above.
  • the semiconductor device 10 includes a through-wiring 1012 that penetrates the second semiconductor element 2. With the semiconductor device 10 configured in this manner, an electrical connection structure between the second semiconductor element 2 and the third semiconductor element 3 can be easily realized.
  • Tenth embodiment> A semiconductor device 10 according to a tenth embodiment of the present disclosure will be described with reference to Fig. 19.
  • the semiconductor device 10 according to the tenth embodiment to the semiconductor device 10 according to a thirteenth embodiment of the present disclosure, which will be described later, are examples in which an optimal system configuration is constructed.
  • FIG. 19 shows an example of a system configuration of a semiconductor device 10 according to the tenth embodiment.
  • the semiconductor device 10 of the tenth embodiment includes a pixel region 110, a scanning circuit SSC, a readout circuit REC, and a control circuit COC in the first semiconductor element 1 in the semiconductor device 10 of the second embodiment.
  • the scanning circuit SSC includes, for example, one or more selected from a vertical drive circuit and a horizontal drive circuit.
  • the readout circuit REC includes a pixel circuit 108 that reads out pixel signals converted from light to electric charges in the pixels 100.
  • the first circuit 202 arranged in the second semiconductor element 2 includes an analog-to-digital conversion circuit ADC, an output signal processing circuit OSC, and an output interface circuit OIF.
  • the second circuit 302M of the third semiconductor element 3M includes a memory circuit.
  • the pixel signals read out by the readout circuit REC are converted from analog signals to digital signals.
  • the pixel signals converted into digital signals are temporarily held in a memory circuit.
  • the pixel signals are temporarily stored in the memory circuit.
  • the output signal processing circuit OSC reads out the pixel signals stored in the memory circuit and converts the pixel signals into a predetermined output signal, which is then output to an external device by the output interface circuit OIF.
  • the components other than those described above are the same as or substantially the same as the components of the semiconductor device 10 according to the second embodiment described above.
  • the semiconductor device 10 includes a pixel region 110, a scanning circuit SSC, a readout circuit REC, and a control circuit COC in the first semiconductor element 1.
  • the semiconductor device 10 includes an analog-to-digital conversion circuit ADC, an output signal processing circuit OSC, and an output interface circuit OIF in the second semiconductor element 2, and a memory circuit in the third semiconductor element 3M. Therefore, the third semiconductor element 3M can be manufactured by a process specific to an independent memory device with respect to the first semiconductor element 1 and the second semiconductor element 2. To explain in detail, the third semiconductor element 3M can be constructed as a semiconductor element using special materials and processes such as high dielectric constant materials and magnetic materials.
  • the third semiconductor element 3M can be equipped with memory circuits such as volatile semiconductor memory elements (e.g., DRAM: Dynamic Random Access Memory), magnetoresistive memory (MRAM: Magneto-resistive Random Access Memory), and resistive random access memory (RRAM: Resistive Random access Memory).
  • volatile semiconductor memory elements e.g., DRAM: Dynamic Random Access Memory
  • MRAM Magnetoresistive memory
  • RRAM resistive random access memory
  • an optimal system configuration can be constructed by providing a memory circuit in the third semiconductor element 3M.
  • a memory circuit in the third semiconductor element 3M.
  • no through-wires are formed in the semiconductor substrate 301 in the third semiconductor element 3M (see FIG. 9). That is, in addition to the special materials and processes, the through-wires are an additional new structure. This makes it possible to effectively suppress or prevent deterioration of the characteristics of the memory elements of the memory circuit caused by the formation of the through-wires.
  • the first semiconductor element 1 and the second semiconductor element 2 are connected to each other using the through wiring 2011 (see, for example, FIG. 9 ).
  • the second semiconductor element 2 and the third semiconductor element 3M are connected to each other using the connection between the terminal 2032 and the terminal 3032 (see, for example, FIG. 9 ).
  • circuits other than the memory circuit can be mounted on either the first semiconductor element 1 or the second semiconductor element 2 as appropriate.
  • a semiconductor device 10 according to an eleventh embodiment of the present disclosure will be described with reference to Fig. 20.
  • the semiconductor device 10 according to the eleventh embodiment is an application example of the semiconductor device 10 according to the tenth embodiment.
  • FIG. 20 shows an example of a system configuration of a semiconductor device 10 according to the eleventh embodiment.
  • the semiconductor device 10 according to the eleventh embodiment has the analog-to-digital conversion circuit ADC of the semiconductor device 10 according to the tenth embodiment separated into a comparator circuit CP and a counter circuit COU.
  • the comparator circuit CP is mounted on the first semiconductor element 1.
  • the counter circuit COU is mounted on the second semiconductor element 2 as a first circuit 202.
  • the second semiconductor element 2 includes an output interface circuit OIF as the first circuit 202.
  • the third semiconductor element 3M includes a memory circuit as a second circuit 302M, and further includes an output signal processing circuit OSC.
  • the output signal processing circuit OSC is electrically connected to the memory circuit through wiring 3031 (see FIG. 9; hereinafter, simply referred to as "first wiring 1W").
  • the first wiring 1W corresponds to the "first wiring” according to the present technology.
  • the output signal processing circuit OSC operates according to a first clock signal CLK1 supplied from the control circuit COC.
  • the output interface circuit OIF is electrically connected to the output signal processing circuit OSC through wiring 3031 and wiring 2031 (see FIG. 9; hereinafter simply referred to as "second wiring 2W").
  • the second wiring 2W corresponds to the "second wiring” according to the present technology.
  • the output interface circuit OIF operates according to a second clock signal CLK2 supplied from the control circuit COC.
  • the number of second wirings 2W is smaller than the number of first wirings 1W.
  • the clock frequency of the second clock signal CLK2 is higher than the clock frequency of the first clock signal CLK1.
  • a large number of signals can be transferred by parallel processing between the memory circuit and the output signal processing circuit OSC. High-speed serial transfer of signals is possible between the output signal processing circuit OSC and the output interface circuit OIF.
  • the components other than those described above are the same or substantially the same as the components of the semiconductor device 10 according to the tenth embodiment described above.
  • the memory circuit and the output signal processing circuit OSC are disposed in the third semiconductor element 3.
  • the operation of the memory circuit and the output signal processing circuit OSC is not synchronized with the cycle of a series of row sequential readout operations in which the vertical scanning circuit selects the pixels 100 (see Fig. 9) row by row, reads out pixel signals from the selected pixels 100, and converts the pixel signals from analog signals to digital signals.
  • the memory circuit and the output signal processing circuit OSC operate as a random logic circuit. This causes irregular power supply noise.
  • By disposing such a source of power supply noise in the third semiconductor element 3 far away from the pixel 100 it is possible to effectively suppress or prevent the occurrence of power supply noise. Therefore, it is possible to obtain good image quality as a solid-state imaging device.
  • the output interface circuit OIF is disposed on the second semiconductor element 2 as shown in Fig. 20.
  • the second semiconductor element 2 is mounted adjacent to the first semiconductor element 1 having a terminal 1043 (see Fig. 9) used as an inspection terminal or an external output terminal.
  • a terminal 1043 used as an inspection terminal or an external output terminal.
  • the output interface circuit OIF operates according to a high-speed second clock signal CLK2.
  • CLK2 high-speed second clock signal
  • the analog-to-digital conversion circuit ADC is separated into a comparator circuit CP and a counter circuit COU.
  • the comparator circuit CP is an analog circuit and is mounted on the first semiconductor element 1.
  • the counter circuit COU is a digital circuit and is mounted on the second semiconductor element 2. Since the second semiconductor element 2 thus configured is only a digital circuit block, no analog circuit elements are required, and the circuit block can be easily realized. As a result, the manufacturing cost of the second semiconductor element 2 can be reduced.
  • Twelfth embodiment A semiconductor device 10 according to a twelfth embodiment of the present disclosure will be described with reference to Fig. 21.
  • the semiconductor device 10 according to the twelfth embodiment is an application example of the semiconductor device 10 according to the tenth embodiment.
  • FIG. 21 shows an example of a schematic configuration of a semiconductor device 10 according to the twelfth embodiment.
  • the readout circuit REC and the analog-to-digital conversion circuit ADC in the semiconductor device 10 according to the tenth embodiment are distributed and mounted on both the second semiconductor element 2 and the third semiconductor element 3.
  • twice as many analog-to-digital conversion circuits ADC can be mounted within a given area of the mounting region 120 of the first semiconductor element 1.
  • the components other than those described above are the same or substantially the same as the components of the semiconductor device 10 according to the tenth embodiment described above.
  • the readout circuit REC and the analog-to-digital conversion circuit ADC are distributed and mounted on both the second semiconductor element 2 and the third semiconductor element 3. This makes it possible to double the pixel signal readout speed without increasing the chip size of the semiconductor device 10.
  • the second semiconductor element 2 and the third semiconductor element 3 can be manufactured with the same structure, which reduces manufacturing costs.
  • “manufactured with the same structure” is used to mean that the second semiconductor element 2 and the third semiconductor element 3 are manufactured with the exact same design, development, and manufacturing.
  • the twelfth embodiment is an example in which the readout circuit REC and the analog-to-digital conversion circuit ADC are arranged in parallel in each of the second semiconductor element 2 and the third semiconductor element 3.
  • the readout circuit REC may be mounted on the first semiconductor element 1
  • the analog-to-digital conversion circuit ADC may be arranged in parallel in each of the second semiconductor element 2 and the third semiconductor element 3.
  • a semiconductor device 10 according to a thirteenth embodiment of the present disclosure will be described with reference to Figures 22 and 23.
  • the semiconductor device 10 according to the thirteenth embodiment is an application example of the semiconductor device 10 according to the eleventh embodiment.
  • FIG. 22 shows an example of a system configuration of a semiconductor device 10 according to the thirteenth embodiment.
  • the semiconductor device 10 includes a first semiconductor element 1, a second semiconductor element 20 and a second semiconductor element 21, and a third semiconductor element 3 and a third semiconductor element 3M1.
  • the first semiconductor element 1 includes a pixel region 110 .
  • the second semiconductor element 20 is equipped with a current generating circuit CGC, a negative voltage generating circuit NVG, an intermediate voltage generating circuit IVG, and a vertical scanning circuit VSC as the first circuit 202.
  • the current generating circuit CGC and the like equipped on the second semiconductor element 20 are analog circuits.
  • the second semiconductor element 21 is equipped with a constant current source circuit CCS, a comparator circuit CP, and a ramp generating circuit LG as the first circuit 202.
  • the constant current source circuit CCS and the like equipped on the second semiconductor element 21 are analog circuits, similar to the second semiconductor element 20.
  • the third semiconductor element 3 is equipped with a control signal generating circuit CSG, a clock generating circuit CK, a system circuit SC, and a register circuit RG as the second circuit 302.
  • the control signal generating circuit CSG and the like equipped on the third semiconductor element 3 are digital circuits.
  • the third semiconductor element 3M1 is equipped with a memory circuit as the second circuit 302M, a counter circuit COU, an output signal processing circuit OSC, and an output interface circuit OIF.
  • the memory circuit and the like equipped on the third semiconductor element 3M1 are digital circuits.
  • control signal generating circuit CSG supplies a divided clock signal to each of the current generating circuit CGC, the negative voltage generating circuit NVG, and the intermediate voltage generating circuit IVG.
  • the control signal generating circuit CSG also supplies a row selection signal, a shutter address signal, a read address signal, a latch pulse signal, a reset pulse signal, and the like to the vertical scanning circuit VSC.
  • the control signal generating circuit CSG also supplies a control pulse signal to each of the constant current source circuit CCS and the comparator circuit CP, and supplies a SYNC signal to the memory circuit.
  • the control signal generating circuit CSG supplies a register reflecting signal to the register circuit RG, and supplies an interrupt signal to the system circuit SC via the advanced peripheral bus (APB) and the interface (IF).
  • API advanced peripheral bus
  • IF interface
  • FIG. 23 shows an example of a schematic configuration of the semiconductor device 10 shown in FIG.
  • a second semiconductor element 21 and a third semiconductor element 3M1 are mounted in a stacked manner.
  • a second semiconductor element 20 and a third semiconductor element 3 are mounted in a stacked manner.
  • the components other than those described above are the same as or substantially the same as the components of the semiconductor device 10 according to the eleventh embodiment described above.
  • a pixel region 110 is provided in the first semiconductor element 1.
  • An analog circuit is provided in the second semiconductor element 20 and the second semiconductor element 21, and a digital circuit is provided in the third semiconductor element 3 and the third semiconductor element 3M1.
  • a system circuit SC and a clock generation circuit CK that perform overall control of the semiconductor device 10 are disposed in the third semiconductor element 3. For this reason, in order to supply control signals and clock signals to digital circuits other than those described above in the third semiconductor element 3 and analog circuits in the second semiconductor element 2, etc., a structure is required in which signals first pass from the third semiconductor element 3 through the second semiconductor element 2 and the first semiconductor element 1.
  • the first semiconductor element 1 has a structure dedicated to pixels and is manufactured by a process dedicated to pixels.
  • the second semiconductor element 20 and the second semiconductor element 21 have a structure dedicated to analog circuits and are manufactured by a process dedicated to analog circuits.
  • the third semiconductor element 3 and the third semiconductor element 3M1 have a structure dedicated to digital circuits and are manufactured by a process dedicated to digital circuits.
  • the first semiconductor element 1, the second semiconductor element 20 and the second semiconductor element 21, and the third semiconductor element 3 and the third semiconductor element 3M1 have device structures that are completely independent of one another and are manufactured by semiconductor manufacturing processes.
  • a structure specialized for pixel characteristics can be adopted in the first semiconductor element 1, and a process specialized for pixel characteristics can be adopted.
  • a structure specialized for high voltage and low noise can be adopted, and a process specialized for high voltage and low noise can be adopted.
  • a structure specialized for low voltage miniaturization can be adopted, and a process specialized for low voltage miniaturization can be adopted. That is, each semiconductor element can be individually optimized, and the overall performance of the semiconductor device 10 can be improved.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility device, an airplane, a drone, a ship, or a robot.
  • FIG. 24 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, tail lamps, brake lamps, turn signals, and fog lamps.
  • radio waves or signals from various switches transmitted from a portable device that replaces a key can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts the input of these radio waves or signals and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside-vehicle information detection unit 12030 or the inside-vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an Advanced Driver Assistance System (ADAS), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also control the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby performing cooperative control aimed at automatic driving, which allows the vehicle to travel autonomously without relying on the driver's operation.
  • the microcomputer 12051 can also output control commands to the body system control unit 12030 based on information outside the vehicle acquired by the outside information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 25 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 25 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or an imaging element having pixels for detecting phase differences.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, it can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by forcibly decelerating or steering to avoid a collision via the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the captured image of the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the above describes an example of a vehicle control system to which the technology disclosed herein can be applied.
  • the technology disclosed herein can be applied to the imaging unit 12031 of the configuration described above.
  • By applying the technology disclosed herein to the imaging unit 12031 it is possible to realize an imaging unit 12031 that expands the pixel area while improving the packaging density of the peripheral circuitry.
  • the present technology is applicable to a semiconductor device including a first semiconductor element having a pixel region in which a plurality of pixels each having a light emitting source that emits light are arranged, where the light emitting source includes, for example, a light emitting diode (LED), a laser, a liquid crystal including a backlight, an organic electroluminescence (EL), plasma, etc.
  • the light emitting source includes, for example, a light emitting diode (LED), a laser, a liquid crystal including a backlight, an organic electroluminescence (EL), plasma, etc.
  • a semiconductor device includes a first semiconductor element, a second semiconductor element, and a third semiconductor element.
  • the first semiconductor element has a pixel region on one surface where a plurality of pixels are arranged
  • the second semiconductor element is mounted in a region on the one surface different from the pixel region and has a first circuit electrically connected to the pixels
  • the third semiconductor element is mounted on the second semiconductor element on the opposite side to the first semiconductor element and has a second circuit electrically connected to the pixels.
  • the second semiconductor element and the third semiconductor element are stacked in a region different from the pixel region, and the packaging density can be improved in the thickness direction of the first semiconductor element, thereby making it possible to increase the packaging density of the peripheral circuits including the first circuit and the second circuit while expanding the pixel region.
  • the thickness of the semiconductor substrate of the second semiconductor element is thinner than the thickness of the semiconductor substrate of the third semiconductor element in the same direction.
  • the semiconductor substrate of the second semiconductor element can be easily processed, for example, through-hole wiring that penetrates the semiconductor substrate in the thickness direction can be formed. Therefore, the second semiconductor element and the third semiconductor element can be mounted in a stacked state on the first semiconductor element, so that the pixel area can be enlarged while the mounting density of the mounting area can be improved.
  • the present technology has the following configuration: According to the present technology having the following configuration, in a semiconductor device, it is possible to increase the packaging density of a packaging region while expanding a pixel region.
  • a first semiconductor element having a pixel region on one surface of which a plurality of pixels are arranged; a second semiconductor element mounted in a region of the one surface different from the pixel region and having a first circuit electrically connected to the pixel; a third semiconductor element mounted on the second semiconductor element on an opposite side to the first semiconductor element and having a second circuit electrically connected to the pixel;
  • a semiconductor device comprising: (2) The semiconductor device according to (1), wherein the planar area of each of the second semiconductor element and the third semiconductor element is smaller than the planar area of the first semiconductor element when viewed in a thickness direction of the first semiconductor element.
  • a fourth semiconductor element is disposed on an opposite side to the one surface of the first semiconductor element, the fourth semiconductor element having a third circuit electrically connected to the pixel and having a planar area equivalent to that of the first semiconductor element when viewed in a thickness direction of the first semiconductor element;
  • the first circuit is a logic circuit
  • the semiconductor device according to any one of (1) to (11), wherein the second circuit is a memory circuit.
  • the semiconductor device according to any one of (1) to (13), wherein a fifth semiconductor element having a fourth circuit electrically connected to the pixel is mounted in a region on the one surface of the first semiconductor element, separate from the pixel region and the mounting region of the second semiconductor element.
  • the fourth circuit is a memory circuit.
  • the first semiconductor element is formed in a rectangular shape when viewed in a thickness direction
  • the semiconductor device according to any one of (1) to (15), wherein the pixel region is arranged in the center of the one surface of the first semiconductor element, and the second semiconductor element and the third semiconductor element are mounted in the peripheral portion along at least one side of a rectangular shape.
  • an output interface circuit electrically connected to the output signal processing circuit through a plurality of second wirings, the number of which is smaller than that of the first wirings, and operated by a second clock signal having a higher clock frequency than that of the first clock signal;
  • the semiconductor device according to (18), wherein the output interface circuit is disposed in the second semiconductor element as the first circuit.
  • an analog circuit is disposed in the first circuit of the second semiconductor element;
  • the semiconductor device according to any one of (1) to (19), wherein a digital circuit is disposed in the second circuit of the third semiconductor element.

Landscapes

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Abstract

半導体装置は、一表面に画素が複数配設された画素領域を有する第１半導体素子と、一表面の画素領域とは異なる領域に実装され、画素に電気的に接続された第１回路を有する第２半導体素子と、第２半導体素子の第１半導体素子とは反対側に実装され、画素に電気的に接続された第２回路を有する第３半導体素子とを備えている。

Description

半導体装置
　本開示は、半導体装置に関する。
　特許文献１には、表面型（表面照射型）の固体撮像装置としての半導体装置が開示されている。
　この半導体装置では、半導体基板上にバンプ電極を介在させて半導体チップが接合されている。半導体基板上のバンプ電極が形成された領域以外の領域には、レンズ材が形成されている。レンズ材が形成された領域において、半導体基板には、光電変換素子が配列されている。半導体チップには、光電変換素子からの信号を処理する周辺回路等が形成されている。
特開２０１６－１６３０１１号公報
　上記特許文献１に開示された半導体装置では、光電変換素子が配列された受光領域の拡大に伴い、半導体基板上において半導体チップの実装面積を確保することが難しい傾向にある。このため、例えば、固体撮像装置を構築する半導体装置では、半導体チップの高実装密度化が望まれていた。
　本開示の第１実施態様に係る半導体装置は、一表面に画素が複数配設された画素領域を有する第１半導体素子と、一表面の画素領域とは異なる領域に実装され、画素に電気的に接続された第１回路を有する第２半導体素子と、第２半導体素子の第１半導体素子とは反対側に実装され、画素に電気的に接続された第２回路を有する第３半導体素子とを備えている。
　本開示の第２実施態様に係る半導体装置では、第１実施態様に係る半導体装置において、第２半導体素子の半導体基板の厚さは、第３半導体素子の同一方向の半導体基板の厚さよりも薄い。
図１は、本開示の第１実施の形態に係る半導体装置の要部の縦断面構成図である。 図２は、図１に示される半導体装置の平面構成図である。 図３は、第１実施の形態に係る半導体装置の製造方法を工程毎に示す第１工程断面図である。 図４は、第２工程断面図である。 図５は、第３工程断面図である。 図６は、第４工程断面図である。 図７は、第５工程断面図である。 図８は、第６工程断面図である。 図９は、本開示の第２実施の形態に係る半導体装置の図１に対応する縦断面構成図である。 図１０は、図９に示される半導体装置の図２に対応する平面構成図である。 図１１は、本開示の第３実施の形態に係る半導体装置の図２に対応する平面構成図である。 図１２は、本開示の第４実施の形態に係る半導体装置の図１に対応する縦断面構成図である。 図１３は、図１２に示される半導体装置の図２に対応する平面構成図である。 図１４は、本開示の第５実施の形態に係る半導体装置の図２に対応する平面構成図である。 図１５は、本開示の第６実施の形態に係る半導体装置の図２に対応する平面構成図である。 図１６は、本開示の第７実施の形態に係る半導体装置の図１に対応する縦断面構成図である。 図１７は、本開示の第８実施の形態に係る半導体装置の図１に対応する縦断面構成図である。 図１８は、本開示の第９実施の形態に係る半導体装置の図１に対応する縦断面構成図である。 図１９は、本開示の第１０実施の形態に係る半導体装置のシステム構成図である。 図２０は、本開示の第１１実施の形態に係る半導体装置のシステム構成図である。 図２１は、本開示の第１２実施の形態に係る半導体装置の概略斜視図である。 図２２は、本開示の第１３実施の形態に係る半導体装置のシステム構成図である。 図２３は、図２２に示される半導体装置の図２１に対応する概略斜視図である。 図２４は、車両制御システムの概略的な構成の一例を示すブロック図である。 図２５は、車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１実施の形態
　第１実施の形態は、半導体装置に、本技術を適用した第１例を説明する。第１実施の形態では、半導体装置は、裏面照射型固体撮像装置を構築している。また、第１実施の形態は、半導体装置の縦断面構成、平面構成及び製造方法について説明する。
２．第２実施の形態
　第２実施の形態は、第１実施の形態に係る半導体装置において、半導体素子の実装構造を変えた第２例を説明する。
３．第３実施の形態
　第３実施の形態は、第２実施の形態に係る半導体装置において、半導体素子の実装レイアウトを変えた第３例を説明する。
４．第４実施の形態
　第４実施の形態は、第２実施の形態に係る半導体装置において、半導体素子の実装構造を変えた第４例を説明する。
５．第５実施の形態
　第５実施の形態は、第１実施の形態に係る半導体装置において、半導体素子の実装レイアウトを変えた第５例を説明する。
６．第６実施の形態
　第６実施の形態は、第５実施の形態に係る半導体装置において、半導体素子の実装レイアウトを変えた第６例を説明する。
７．第７実施の形態
　第７実施の形態は、第１実施の形態に係る半導体装置において、更に半導体素子を加えて第７例を説明する。
８．第８実施の形態
　第８実施の形態は、第１実施の形態に係る半導体装置を、表面照射型固体撮像装置に適用した第８例を説明する。
９．第９実施の形態
　第９実施の形態は、第１実施の形態に係る半導体装置において、半導体素子の実装構造を変えた第９例を説明する。
１０．第１０実施の形態
　第１０実施の形態は、第２実施の形態に係る半導体装置において、最適なシステム構成を説明する。
１１．第１１実施の形態
　第１１実施の形態は、第１０実施の形態に係る半導体装置において、システム構成の第１応用例を説明する。
１２．第１２実施の形態
　第１２実施の形態は、第１０実施の形態に係る半導体装置において、システム構成の第２応用例を説明する。
１３．第１３実施の形態
　第１３実施の形態は、第１０実施の形態に係る半導体装置において、システム構成の第３応用例を説明する。
１４．移動体への応用例
　この応用例は、移動体制御システムの一例である車両制御システムに本技術を適用した例を説明する。
１５．その他の実施の形態
＜１．第１実施の形態＞
　図１～図８を用いて、本開示の第１実施の形態に係る半導体装置１０を説明する。
　ここで、図中、適宜、示されている矢印Ｘ方向は、便宜的に平面上に載置された半導体装置１０の１つの平面方向を示している。矢印Ｙ方向は、矢印Ｘ方向に対して直交する他の１つの平面方向を示している。また、矢印Ｚ方向は、矢印Ｘ方向及び矢印Ｙ方向に対して直交する上方向を示している。つまり、矢印Ｘ方向、矢印Ｙ方向、矢印Ｚ方向は、丁度、三次元座標系のＸ軸方向、Ｙ軸方向、Ｚ軸方向に各々一致している。
　なお、これらの各方向は、説明の理解を助けるために示されており、本技術の方向を限定するものではない。
［半導体装置１０の構成］
（１）半導体装置１０の全体構成
　図１は、第１実施の形態に係る半導体装置１０の縦断面構成の一例を表している。図２は、図１に示される半導体装置１０の平面構成の一例を表している。
　図１及び図２に示されるように、第１実施の形態に係る半導体装置１０は、裏面照射型固体撮像装置を構築している。さらに詳細に説明すると、半導体装置１０は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサとして構築されている。半導体装置１０は、第１半導体素子１と、第２半導体素子２と、第３半導体素子３とを主要な構成要素として備えている。
（２）第１半導体素子１の構成
　図１及び図２に示されるように、第１半導体素子１は、矢印Ｚ方向側の表面１Ａに画素１００が複数配設された画素領域１１０を備えている。画素１００は、例えば矢印Ｘ方向及び矢印Ｙ方向に配列されている。ここで、表面１Ａとは、本技術に係る「第１半導体素子の一表面」に相当する。
（２－１）支持基板１０１及び半導体基板１０３の構成
　詳しく説明すると、第１半導体素子１は、支持基板１０１と、半導体基板１０３とを備えている。
　支持基板１０１は、例えば単結晶珪素（Ｓｉ）基板により形成されている。支持基板１０１の矢印Ｚ方向とは反対側は、表面１Ａに対向する第１半導体素子１の裏面１Ｂである。
　半導体基板１０３は、支持基板１０１の矢印Ｚ方向側に積層されている。半導体基板１０３は、例えば単結晶Ｓｉ基板により形成されている。半導体基板１０３の厚さは、例えば２μｍ以上１３μｍ以下である。
　符号は省略するが、半導体基板１０３は、支持基板１０１に絶縁体を介在させて積層されている。この絶縁体は、例えば窒化珪素（ＳｉＮ）膜により形成されている。
　支持基板１０１、半導体基板１０３のそれぞれは、図２に示されるように、矢印Ｚ方向から見て（以下、単に「平面視において」という。）、矩形状に形成され、かつ、同一の平面面積（平面サイズ）に形成されている。つまり、第１半導体素子１は、製造過程の半導体ウエハからダイシングによりダイ（Die）として加工された半導体チップとして形成されている。ここでは、第１半導体素子１の平面形状は、矢印Ｘ方向を長手方向とし、矢印Ｙ方向を短手方向とする長方形形状に形成されている。
　ここで、本技術に係る「第１半導体素子１の厚さ方向から見て」とは、「矢印Ｚ方向から見た平面視において」に相当する。
（２－２）画素１００及び画素領域１１０の構成
　図１及び図２に示されるように、画素領域１１０は、第１半導体素子１の表面１Ａの中央部に配設されている。画素領域１１０を構築する個々の画素１００は、少なくとも光電変換素子１０７を備えている。さらに、画素１００は、光学フィルタ１０５と、光学レンズ１０６とを備えている。
　詳細な構造は省略するが、図１に示されるように、光電変換素子１０７は、半導体基板１０３に配設されている。光電変換素子１０７は、矢印Ｚ方向から入射される入射光Ｌを電荷に変換する。ここでは、光電変換素子１０７は、例えばフォトダイオードにより形成されている。
　光学フィルタ１０５は、表面１Ａ側において、半導体基板１０３に絶縁体１０４を介在して配設されている。光学フィルタ１０５は、例えば、画素１００毎に色が異なる、合計３色のカラーフィルタを備えている。つまり、光学フィルタ１０５は、赤色光の帯域の光を透過させる赤色光フィルタ（Ｒ）と、緑色光の帯域の光を透過させる緑色光フィルタ（Ｇ）と、青色光の帯域の光を透過させる青色光フィルタ（図示省略）とを備えている。光学フィルタ１０５は、例えば、染料を含む樹脂材料により形成されている。
　光学レンズ１０６は、光学フィルタ１０５の光電変換素子１０７とは反対側に配設されている。表現を代えると、光学レンズ１０６は、光学フィルタ１０５の表面１Ａ側に配設されている。平面視での図示は省略するが、光学レンズ１０６は、画素１００毎に円形状に形成されている。また、光学レンズ１０６は、画素１００毎に矢印Ｙ方向に見て（以下、単に「側面視において」という。）、光入射側へ湾曲し、入射光Ｌを光電変換素子１０７において集光する湾曲形状に形成されている。
　光学レンズ１０６は、いわゆるオンチップレンズとして形成され、画素１００毎に、又は複数の画素１００にわたって一体に形成されている。光学レンズ１０６は、例えば透明樹脂材料により形成されている。
（２－３）画素回路１０８の構成
　図１に示されるように、１つの画素１００又は複数の画素１００に対して、図示省略の転送トランジスタを介在させて画素回路１０８が電気的に接続されている。
　画素回路１０８の詳細な回路構成の図示、側面視においての縦断面構成の図示並びに説明は省略するが、画素回路１０８は、複数のトランジスタＴｒを含んで構成されている。例えば、画素回路１０８は、リセットトランジスタ、増幅トランジスタ、セレクトトランジスタ等に使用されるトランジスタＴｒを備えている。
　転送トランジスタを含み、画素回路１０８を構成するトランジスタＴｒは、例えばｎチャネル導電型の絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）により形成されている。画素回路１０８は、半導体基板１０３の支持基板１０１側の主面部に配設されている。
（２－４）配線層１０２の構成
　半導体基板１０３の支持基板１０１側には、配線層１０２が配設されている。表現を代えると、配線層１０２は、丁度、半導体基板１０３と支持基板１０１との間に配設されている。
　配線層１０２には、例えば画素回路１０８を構成する複数のトランジスタＴｒ間を結線する複数層の配線１０２１及び配線１０２２が形成されている。配線１０２１には、例えば銅（Ｃｕ）等の金属配線材料が使用されている。配線１０２２には、例えばアルミニウム（Ａｌ）－Ｃｕ合金等の金属配線材料が使用されている。また、配線１０２１と配線１０２２との接続には、プラグ配線１０２３が使用されている。プラグ配線１０２３には、例えばタングステン（Ｗ）又はＡｌ－Ｃｕ合金等の金属配線材料が使用されている。
　簡略化されて示されているが、複数層の配線１０２１間、配線１０２１と配線１０２２との間等には、絶縁体１０２５が形成されている。絶縁体１０２５は、例えば酸化珪素（ＳｉＯ２）膜により形成されている。
（２－５）実装領域１２０の構成
　図１及び図２に示されるように、第１半導体素子１の表面１Ａにおいて、中央部に配設された画素領域１１０の周囲を取り囲む周辺部には、実装領域１２０が配設されている。実装領域１２０には、第２半導体素子２及び第３半導体素子３が実装されている。
　詳しく説明する。実装領域１２０には、複数の端子１０４２が配設されている。端子１０４２は、絶縁体１０４の矢印Ｚ方向側の表面部分に配設されている。端子１０４２は、第２半導体素子２を機械的に接合し実装するとともに、第１半導体素子１の画素１００を第２半導体素子２の第１回路２０２に電気的に接続する外部端子として構成されている。また、端子１０４２は、更に画素１００と第３半導体素子３の第２回路３０２とを電気的に接続する外部端子として構成されている。
　端子１０４２は、端子１０４２よりも半導体基板１０３側に配設された配線１０４１及び半導体基板１０３を厚さ方向に貫通する貫通配線１０３１を通して、配線層１０２の配線１０２１に電気的に接続されている。端子１０４２、配線１０４１、貫通配線１０３１は、例えばＣｕ等の金属配線材料により形成されている。
　また、詳細な説明は省略するが、端子１０４２と配線１０４１との間には、絶縁体１０４が配設されている。この絶縁体１０４は、実装領域１２０において、層間絶縁膜として使用されている。絶縁体１０４は、例えばＳｉＯ２膜により形成されている。
　ここで、端子１０４２は、本技術に係る「第１端子」に相当する。
　実際には、画素１００は、画素回路１０８を通して、第２半導体素子２の第１回路２０２に電気的に接続されている。本技術に係る「画素に第１回路が電気的に接続される」とは、画素１００が画素回路１０８を介在させて第１回路２０２に間接的に電気的に接続されること、画素１００が直接的に第１回路２０２に電気的に接続されることの双方を含む意味において使用されている。
　また、図１に示されるように、画素領域１１０の周囲であって、第１半導体素子１の周縁に沿った領域には、検査用の端子１０４３が配設されている。端子１０４３は、例えば半導体装置１０の製造工程の途中、若しくは製造工程の終了後に実施される電気的特性検査に使用されている。検査において、端子１０４３には、検査プローブが接触する。
　端子１０４３は、例えば配線層１０２の配線１０２２と同様の金属配線材料により形成されている。
（３）第２半導体素子２の構成
　図１及び図２に示されるように、第２半導体素子２は、第１半導体素子１の表面１Ａ側において、実装領域１２０に実装されている。つまり、第２半導体素子２は、第１半導体素子１の画素領域１１０とは異なる領域に実装されている。
　第２半導体素子２は、半導体基板２０１と、第１回路２０２とを備えている。
（３－１）半導体基板２０１の構成
　半導体基板２０１は、第１半導体素子１の半導体基板１０３と同様に、例えば単結晶Ｓｉ基板により形成されている。ここで、半導体基板２０１の厚さは、第１半導体素子１の半導体基板１０３の厚さよりも薄く、かつ、後述する第３半導体素子３の半導体基板３０１よりも薄く形成されている。半導体基板２０１の厚さは、例えば１０μｍ以下である。ここでは、半導体基板２０１の厚さは、例えば１μｍ以上１０μｍ以下に設定されている。
（３－２）第１回路２０２の構成
　図１に示されるように、第１回路２０２は、矢印Ｚ方向側（第３半導体素子３側）であって、半導体基板２０１の表面２Ａ側に配設されている。第１回路２０２は、画素領域１１０の画素１００に画素回路１０８を介在させて間接的に電気的に接続されている。
　第１回路２０２は、裏面照射型固体撮像装置の周辺回路を構築する、例えば垂直駆動回路、カラム信号処理回路、水平駆動回路、出力回路及び制御回路から選択される１又は複数のロジック回路を備えている。第１回路２０２は、画素回路１０８と同様に、トランジスタＴｒ、抵抗、容量等を含んで構築されている。なお、後述する第３半導体素子３に配設される第２回路３０２は、第１回路２０２と同様のロジック回路が分割されて、又は第１回路２０２において選択されていない他のロジック回路を備えている。
　ロジック回路の回路構成の詳細な説明は省略するが、前述の制御回路は、入力クロックと、動作モード等を指令するデータとを受け取り、又固体撮像装置の内部情報等のデータを出力する。すなわち、制御回路は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路、カラム信号処理回路及び水平駆動回路等の動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号は、垂直駆動回路、カラム信号処理回路及び水平駆動回路等に入力される。
　垂直駆動回路は、例えばシフトレジスタにより構成されている。垂直駆動回路は、画素駆動配線を選択し、選択された画素駆動配線に画素１００を駆動するパルスを供給する。画素１００は、行単位において駆動される。すなわち、垂直駆動回路は、画素領域１１０の各画素１００を行単位において順次垂直方向に選択走査する。垂直信号線を通して各画素１００の光電変換素子１０７に入射光Ｌの受光量に応じて生成された信号電荷が、画素信号としてカラム信号処理回路に供給される。
　カラム信号処理回路は、画素１００の例えば列毎に配置されている。カラム信号処理回路では、１行分の画素１００から出力される信号に対して、画素列毎にノイズ除去等の信号処理が行われる。すなわち、カラム信号処理回路は、画素１００に固有の固定パターンノイズを除去するＣＤＳ（Correlated Double Sampling）、信号増幅、ＡＤ（Analog Digital）変換等の信号処理を行う。カラム信号処理回路の出力段には、図示省略の水平選択スイッチが水平信号線との間に接続されている。
　水平駆動回路は、例えばシフトレジスタにより構成されている。水平駆動回路は、水平走査パルスを順次出力することにより、カラム信号処理回路の各々を順番に選択し、カラム信号処理回路の各々から画素信号を水平信号線に出力する。
　出力回路は、カラム信号処理回路の各々から水平信号線を通して順次供給される信号に対して、信号処理を行って出力する。例えば、出力回路では、バッファリングだけを行う場合、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合がある。
　また、ロジック回路は、図示省略の入出力端子を備えている。入出力端子は、裏面照射型固体撮像装置（半導体装置１０）とその外部との信号の遣り取りを行う。ここでは、図示が省略されているが、入出力端子は、端子１０４３と同一構造により形成され、第１半導体素子１の表面１Ａ側に配設されている。
（３－３）配線層２０３及び配線層２０４の構成
　半導体基板２０１の表面２Ａ側には、配線層２０３が配設されている。配線層２０３には、ロジック回路間、ロジック回路と画素回路１０８との間等を結線する複数層の配線２０３１及び端子２０３２が形成されている。配線２０３１及び端子２０３２には、例えばＣｕ等の金属配線材料が使用されている。また、配線２０３１には、第１回路２０２のトランジスタＴｒに電気的に接続されるプラグ配線２０３３が形成されている。プラグ配線２０３３には、例えばＷ等の金属配線材料が使用されている。
　簡略化されて示されているが、複数層の配線２０３１間、配線２０３１と端子２０３２との間等には、絶縁体２０３５が形成されている。絶縁体２０３５は、例えばＳｉＯ２膜により形成されている。
　端子２０３２の表面は、絶縁体２０３５から露出されている。この端子２０３２には、後述する第３半導体素子３の端子３０３２が接合されている。つまり、端子２０３２は、第３半導体素子３を実装するとともに、端子３０３２に電気的に接続されている。
　ここで、端子２０３２は、本技術に係る「第３端子」に相当する。また、端子３０３２は、本技術に係る「第４端子」に相当する。
　一方、半導体基板２０１の裏面２Ｂ側には、配線層２０４が配設されている。配線層２０４には、ロジック回路間、ロジック回路と画素回路１０８との間等を結線する複数層の配線２０４１及び端子２０４２が形成されている。配線２０４１には、例えばＣｕ等の金属配線材料が使用されている。また、端子２０４２には、例えばＡｌ－Ｃｕ合金等の金属配線材料が使用されている。また、端子２０４２は、プラグ配線２０４３を介在させて配線２０４１に電気的に接続されている。プラグ配線２０４３には、例えばＷ等の金属配線材料が使用されている。
　ここで、端子２０４２は、本技術に係る「第２端子」に相当する。
　さらに、第２半導体素子２の配線層２０４には、検査用の端子２０４４が配設されている。端子２０４４は、端子１０４３と同様に、例えば半導体装置１０の製造工程の途中、若しくは製造工程の終了後に電気的な検査に使用されている。
　端子２０４４は、例えば配線層２０４の端子２０４２と同様の金属配線材料により形成されている。
　簡略化されて示されているが、複数層の配線２０４１間、配線２０４１と端子２０４２との間等には、絶縁体２０４５が形成されている。絶縁体２０４５は、例えばＳｉＯ２膜により形成されている。
　配線層２０４の配線２４０１は、貫通配線２０１１を通して、配線層２０３の配線２０３１に電気的に接続されている。貫通配線２０１１は、第２半導体素子２の半導体基板２０１を厚さ方向に貫通して配設されている。貫通配線２０１１は、例えば貫通配線１０３１と同様の金属配線材料により形成されている。
　第２半導体素子２では、半導体基板２０１が薄く形成されているので、貫通配線２０１１を簡易に配設することができる。
　ここで、貫通配線２０１１は、本技術に係る「第１貫通配線」に相当する。
（３－４）第２半導体素子２の実装方法
　図１に示されるように、第１半導体素子１の表面２Ａ側の実装領域１２０に対して、第２半導体素子２は、第１回路２０２を同一の矢印Ｚ方向に向けた状態とするフェイスアップ方式により実装されている。
　詳しく説明すると、第１半導体素子１の実装領域１２０に配設された端子１０４２に、第２半導体素子２の配線層２０４の端子２０４２を電気的に接続して、第１半導体素子１に第２半導体素子２が実装されている。この実装には、バンプ電極５が使用されている。バンプ電極５には、ここではマイクロバンプ電極が使用されている。
　バンプ電極５には、例えば錫（Ｓｎ）－銀（Ａｇ）合金等のＳｎ系半田が使用されている。
　図２に示されるように、平面視において、第２半導体素子２の平面形状は、矩形状に形成されている。第２半導体素子２の平面面積（平面サイズ）は、第１半導体素子１の平面面積（平面サイズ）よりも小さい。そして、第２半導体素子２は、第１半導体素子１の表面１Ａ内に配設されている。表現を代えると、第２半導体素子２は、第１半導体素子１の表面１Ａ内において、画素領域１１０の周囲の周辺部に実装されている。
　第２半導体素子２は、本技術では、矩形状に形成されている第１半導体素子１の少なくとも１つの辺に沿って実装されていればよい。第１実施の形態では、第１半導体素子１の矢印Ｙ方向に対向する２辺のそれぞれに沿って、合計２個の第２半導体素子２が実装されている。
（４）第３半導体素子３の構成
　図１及び図２に示されるように、第３半導体素子３は、第２半導体素子２の表面２Ａ側において、実装されている。つまり、第３半導体素子３は、第２半導体素子２と同様に、第１半導体素子１の画素領域１１０とは異なる実装領域１２０に実装されている。
　第３半導体素子３は、半導体基板３０１と、第２回路３０２とを備えている。
（４－１）半導体基板３０１の構成
　半導体基板３０１は、第１半導体素子１の半導体基板１０３と同様に、例えば単結晶Ｓｉ基板により形成されている。ここで、半導体基板３０１の厚さは、第１半導体素子１の半導体基板１０３の厚さよりも薄く、かつ、前述の通り第２半導体素子２の半導体基板２０１よりも厚い。半導体基板３０１の厚さは、例えば１００μｍ以上８００μｍ以下である。ここでは、半導体基板３０１の厚さは、例えば１００μｍ以上４００μｍ以下に設定されている。
（４－２）第２回路３０２の構成
　図１に示されるように、第２回路３０２は、矢印Ｚ方向とは反対側（第２半導体素子２側）であって、半導体基板３０１の表面３Ａ側に配設されている。第２回路３０２は、画素領域１１０の画素１００に画素回路１０８を介在させて、又は画素回路１０８及び第１回路２０２を介在させて間接的に電気的に接続されている。
　第２回路３０２は、前述の通り、ロジック回路を備えている。第２回路３０２は、画素回路１０８と同様に、トランジスタＴｒ、抵抗、容量等を含んで構築されている。
（４－３）配線層３０３の構成
　半導体基板３０１の表面３Ａ側には、配線層３０３が配設されている。配線層３０３には、ロジック回路間等を結線する複数層の配線３０３１及び端子３０３２が形成されている。配線３０３１及び端子３０３２には、例えばＣｕ等の金属配線材料が使用されている。また、配線３０３１には、第２回路３０２のトランジスタＴｒに電気的に接続されるプラグ配線３０３３が形成されている。プラグ配線３０３３には、例えばＷ等の金属配線材料が使用されている。
　なお、第１実施の形態において、半導体基板３０１の裏面２Ｂには、配線層は配設されていない。
　簡略化されて示されているが、複数層の配線３０３１間、配線３０３１と端子３０３２との間等には、絶縁体３０３５が形成されている。絶縁体３０３５は、例えばＳｉＯ２膜により形成されている。
　端子３０３２の表面は、絶縁体３０３５から露出されている。この端子３０３２には、第２半導体素子２の端子２０３２が接合されている。つまり、端子３０３２は、第３半導体素子３を第２半導体素子２に実装するとともに、端子２０３２に電気的に接続されている。
（４－４）第３半導体素子３の実装方法
　図１に示されるように、第２半導体素子２の第１回路２０２が配設された表面２Ａに対して、第３半導体素子３は、第２回路３０２が配設された表面３Ａを向かい合わせた状態とするフェイスダウン方式により実装されている。
　詳しく説明すると、第２半導体素子２の第１回路２０２に電気的に接続された端子２０３２に、第３半導体素子３の第２回路３０２に電気的に接続された端子３０３２が接合されている。ここでは、端子２０３２、端子３０３２のいずれにも例えばＣｕが使用されているので、Ｃｕ－Ｃｕ接合がなされている。つまり、端子２０３２、端子３０３２のそれぞれは、機械的に、かつ、電気的に接続されている。
　図２に示されるように、平面視において、第３半導体素子３の平面形状は、第２半導体素子２の平面形状に対して、同一の矩形状に形成されている。さらに、第３半導体素子３の平面面積（平面サイズ）は、第２半導体素子２の平面面積（平面サイズ）と同一である。そして、第３半導体素子３は、第２半導体素子２の実装位置と同一の実装位置に実装されている。すなわち、第１実施の形態では、２個の第２半導体素子２のそれぞれに、各々、第３半導体素子３が実装されている。
［半導体装置１０の製造方法］
　次に、第１実施の形態に係る半導体装置１０の製造方法、特に第１半導体素子１に実装される第２半導体素子２及び第３半導体素子３の製造方法について説明する。図３～図８は、半導体装置１０の製造方法を工程毎に説明する工程断面の一例を表している。
　まず、図３に示されるように、第３半導体素子３の半導体基板３０１及び第２半導体素子２の半導体基板２０１が形成される。半導体基板３０１、半導体基板２０１は、いずれも半導体ウエハ状態である。
　半導体基板３０１の表面３Ａ側には、第２回路３０２が形成され、更に配線層３０３が形成される。配線層３０３の最上層には端子３０３２が形成される。
　一方、半導体基板２０１の表面２Ａ側には、第１回路２０２が形成され、更に配線層２０３が形成される。配線層２０３の最上層には端子２０３２が形成される。
　図４に示されるように、半導体基板３０１の表面３Ａ側と半導体基板２０１の表面２Ａ側とを向かい合わせ、端子３０３２に端子２０３２が接合される。すなわち、第３半導体素子３に第２半導体素子２が実装される。
　図５に示されるように、第２半導体素子２の半導体基板２０１の裏面２Ｂが研磨され、半導体基板２０１が薄肉化される。
　図６に示されるように、半導体基板２０１の裏面２Ｂ側に配線層２０４が形成される。配線層２０４の最上層には、端子２０４２及び端子２０４４が形成される。前述の通り、端子２０４２は、第１半導体素子１（図１参照）に第２半導体素子２を実装する端子として形成される。一方、端子２０４４は、検査用の端子として形成される。
　図７に示されるように、端子２０４２にバンプ電極５が形成される。一方、端子２０４４には、バンプ電極５は形成されない。
　図８に示されるように、半導体基板３０１及び半導体基板２０１が、ダイシング加工により個片化（半導体チップ化）される。これにより、配線層３０３を含む半導体基板３０１から第３半導体素子３が形成され、配線層２０３及び配線層２０４を含む半導体基板２０１から第２半導体素子２が形成される。この工程において、第３半導体素子３は、第２半導体素子２に実装された状態にある。
　この後、前述の図１及び図２に示されるように、第１半導体素子１の実装領域１２０に、第３半導体素子３が実装状態にある第２半導体素子２を実装することにより、第１実施の形態に係る半導体装置１０の製造方法が終了し、半導体装置１０が完成する。
［作用効果］
　以上説明した通り、第１実施の形態に係る半導体装置１０は、図１及び図２に示されるように、第１半導体素子１と、第２半導体素子２と、第３半導体素子３とを備える。
　第１半導体素子１は、表面１Ａに画素１００が複数配設された画素領域１１０を有する。第２半導体素子２は、表面１Ａの画素領域１１０とは異なる領域に実装され、画素１００に電気的に接続された第１回路２０２を有する。ここで、画素領域１１０とは異なる領域は、実装領域１２０である。第３半導体素子３は、第２半導体素子２の第１半導体素子１とは反対側に実装され、画素１００に電気的に接続された第２回路３０２を有する。
　このように構成される半導体装置１０では、画素領域１１０とは異なる領域において第２半導体素子２及び第３半導体素子３が積層され、第１半導体素子１の厚さ方向に実装密度を向上させることができる。このため、画素領域１１０を拡大しつつ、第１回路２０２及び第２回路３０２を含む周辺回路の実装密度を向上させることができる。
　また、半導体装置１０では、図２に示されるように、第２半導体素子２、第３半導体素子３のそれぞれの平面面積は、第１半導体素子１の厚さ方向から見て（平面視において）、第１半導体素子１の平面面積よりも小さい。
　このため、更に第１半導体素子１の画素領域１１０を拡大することができる。
　また、半導体装置１０では、図２に示されるように、第２半導体素子２、第３半導体素子３のそれぞれは、第１半導体素子の厚さ方向から見て（平面視において）、第１半導体素子１の表面１Ａ内に配設される。
　このため、第１半導体素子１の表面１Ａ内において、画素領域１１０を拡大しつつ、実装密度を向上させることができる。
　また、半導体装置１０では、図１に示されるように、第２半導体素子２の半導体基板２０１の厚さは、第３半導体素子３の同一方向の半導体基板３０１の厚さよりも薄い。そして、半導体装置１０では、第２半導体素子２は、厚さ方向に貫通し、画素１００と第１回路２０２とを電気的に接続する貫通配線（第１貫通配線）２０１１を備える。詳しく説明すると、貫通配線２０１１は、第２半導体素子２の半導体基板２０１を厚さ方向に貫通して形成される。
　このように構成される半導体装置１０では、第２半導体素子２の半導体基板２０１が薄く形成されているので、半導体基板２０１を簡易に加工可能である。第１実施の形態では、半導体基板２０１に貫通する貫通配線２０１１を簡易に形成することができる。このため、第２半導体素子２では、半導体基板２０１の表面２Ａ側の配線層２０３と裏面２Ｂ側の配線層２０４とが貫通配線２０１１を通して電気的に接続される。すなわち、第１半導体素子１に第２半導体素子２、第３半導体素子３のそれぞれを積層状態において実装することができるので、画素領域１１０を拡大しつつ、実装領域１２０の実装密度を向上させることができる。
　また、半導体装置１０は、図１に示されるように、第１半導体素子１の表面１Ａ側に、画素１００に電気的に接続された端子（第１端子）１０４２を有し、第２半導体素子２の第１半導体素子１側に、第１回路２０２又は第２回路３０２に電気的に接続された端子（第２端子）２０４２を有する。そして、端子２０４２は、バンプ電極５を介在させて、端子１０４２に電気的に接続される。
　このように構成される半導体装置１０では、バンプ電極５を用いて第１半導体素子１に第２半導体素子２が実装されているので、例えばボンディングワイヤ方式を用いて実装する場合よりも、実装領域１２０の占有面積を縮小することができる。このため、画素領域１１０を拡大しつつ、実装領域１２０の実装密度を向上させることができる。
　また、半導体装置１０は、図１に示されるように、第２半導体素子２の第３半導体素子３側に、第１回路２０２に電気的に接続された端子（第３端子）２０３２を有する。加えて、半導体装置１０は、第３半導体素子３の第２半導体素子２側に、第２回路３０２に電気的に接続された端子（第４端子）３０３２を有する。そして、端子２０３２に向かい合わせて端子３０３２が接合され、端子２０３２と端子３０３２とが電気的に接続される。
　このように構成される半導体装置１０では、第２半導体素子２の表面２Ａ内において第３半導体素子３を実装することができるので、実装の占有面積を縮小することができる。このため、画素領域１１０を拡大しつつ、実装領域１２０の実装密度を向上させることができる。
　また、半導体装置１０では、図１に示されるように、第１半導体素子１は、裏面照射型固体撮像装置を構築する。
　このように構成される半導体装置１０では、画素領域１１０の画素１００において、光電変換素子１０７に入射光Ｌを効率良く取り込めるので、感度特性を向上させることができる。
　また、半導体装置１０では、図１及び図２に示されるように、第２半導体素子２の第１回路２０２及び第３半導体素子３の第２回路３０２は、ロジック回路である。
　このため、画素領域１１０を拡大しつつ、実装領域１２０において周辺回路の実装密度を向上させることができる。
　さらに、半導体装置１０では、図２に示されるように、第１半導体素子１は、厚さ方向から見て（平面視において）、矩形状に形成される。そして、第１半導体素子１の表面１Ａの中央部に画素領域１１０が配設され、かつ、矩形状の少なくとも１辺に沿った周辺部を実装領域１２０として第２半導体素子２及び第３半導体素子３が実装される。
　このように構成される半導体装置１０では、画素領域１１０を拡大しつつ、実装領域１２０において周辺回路の実装密度を向上させることができる。
＜２．第２実施の形態＞
　図９及び図１０を用いて、本開示の第２実施の形態に係る半導体装置１０を説明する。
　なお、第２実施の形態並びにそれ以降の実施の形態において、第１実施の形態に係る半導体装置１０の構成要素と同一の構成要素、又は実質的に同一の構成要素には同一の符号を付し、重複する説明は省略する。
［半導体装置１０の構成］
　図９は、第２実施の形態に係る半導体装置１０の縦断面構成の一例を表している。図１０は、図９に示される半導体装置１０の平面構成の一例を表している。
　図９及び図１０に示されるように、第２実施の形態に係る半導体装置１０は、第１実施の形態に係る半導体装置１０において、第２回路３０２Ｍを有する第３半導体素子３Ｍを備えている。
　詳しく説明する。図９及び図１０に示されるように、第１半導体素子１の矢印Ｙ方向側の１つの辺に沿った実装領域１２０には、第２半導体素子２が実装され、この第２半導体素子２には第３半導体素子３が実装されている（図１及び図２参照）。第２半導体素子２の第１回路２０２、第３半導体素子３の第２回路３０２は、第１実施の形態と同様に、ロジック回路を構築している。
　一方、第１半導体素子１の矢印Ｙ方向とは反対側の他の１つの辺に沿った実装領域１２０には、第２半導体素子２が実装され、この第２半導体素子２には第３半導体素子３Ｍが実装されている。第２半導体素子２の第１回路２０２は、第１実施の形態と同様に、ロジック回路を構築している。第３半導体素子３Ｍは第２回路３０２Ｍを有し、第２回路３０２Ｍはメモリ回路を構築している。例えば、第２回路３０２Ｍは、画素領域１１０において得られた信号を蓄積する揮発性メモリ回路又は不揮発性メモリ回路である。具体的には、第２回路３０２Ｍは、垂直駆動回路、水平駆動回路等を構築するシフトレジスタである。
　第１実施の形態に係る半導体装置１０の第３半導体素子３と同様に、第３半導体素子３Ｍは、半導体基板３０１と、配線層３０３とを備えている。配線層３０３には、端子３０３２が配設されている。
　第３半導体素子３Ｍは、第２半導体素子２の端子２０３２に端子３０３２を接合し、フェイスダウン方式により第２半導体素子２に実装されている。
　上記以外の構成要素は、前述の第１実施の形態に係る半導体装置１０の構成要素と同一、又は実質的に同一である。
［作用効果］
　第２実施の形態に係る半導体装置１０によれば、第１実施の形態に係る半導体装置１０により得られる作用効果と同様の作用効果を得ることができる。
　さらに、半導体装置１０は、第２回路３０２Ｍを有する第３半導体素子３Ｍを備える。このように構成される半導体装置１０では、第２回路３０２Ｍはメモリ回路であるので、裏面照射型固体撮像装置のシステム構成に信号の蓄積機能を備えることができる。
＜３．第３実施の形態＞
　図１１を用いて、本開示の第３実施の形態に係る半導体装置１０を説明する。
［半導体装置１０の構成］
　図１１は、第３実施の形態に係る半導体装置１０の平面構成の一例を表している。
　図１１に示されるように、第３実施の形態に係る半導体装置１０は、第２実施の形態に係る半導体装置１０と同様に、第２回路３０２Ｍを有する第３半導体素子３Ｍを備えている。詳しく説明すると、第１半導体素子１の矢印Ｙ方向側の１つの辺に沿った実装領域１２０には、第２半導体素子２が実装され、この第２半導体素子２には第３半導体素子３Ｍが実装されている。第２半導体素子２の第１回路２０２は、ロジック回路を構築している。第３半導体素子３Ｍの第２回路３０２Ｍは、メモリ回路を構築している。
　同様に、第１半導体素子１の矢印Ｙ方向とは反対側の他の１つの辺に沿った実装領域１２０には、第２半導体素子２が実装され、この第２半導体素子２には第３半導体素子３Ｍが実装されている。第２半導体素子２の第１回路２０２は、ロジック回路を構築している。第３半導体素子３Ｍの第２回路３０２Ｍは、メモリ回路を構築している。
　すなわち、第３実施の形態では、第３半導体素子３は、第３半導体素子３Ｍに置き換えられている。
　上記以外の構成要素は、前述の第２実施の形態に係る半導体装置１０の構成要素と同一、又は実質的に同一である。
［作用効果］
　第３実施の形態に係る半導体装置１０によれば、第２実施の形態に係る半導体装置１０により得られる作用効果と同様の作用効果を得ることができる。
＜４．第４実施の形態＞
　図１２及び図１３を用いて、本開示の第４実施の形態に係る半導体装置１０を説明する。
［半導体装置１０の構成］
　図１２は、第４実施の形態に係る半導体装置１０の縦断面構成の一例を表している。図１３は、図１２に示される半導体装置１０の平面構成の一例を表している。
　図１２及び図１３に示されるように、第４実施の形態に係る半導体装置１０は、第１実施の形態に係る半導体装置１０と、第２実施の形態又は第３実施の形態に係る半導体装置１０とを組み合わせた構成とされている。
　詳しく説明する。図１２及び図１３に示されるように、第１半導体素子１の矢印Ｙ方向側の１つの辺に沿った実装領域１２０には、第２半導体素子２が実装され、この第２半導体素子２には第３半導体素子３が実装されている。第２半導体素子２の第１回路２０２、第３半導体素子３の第２回路３０２は、第１実施の形態と同様に、ロジック回路を構築している。
　一方、第１半導体素子１の矢印Ｙ方向とは反対側の他の１つの辺に沿った実装領域１２０には、第３半導体素子３Ｍが、直接、単独において実装されている。第３半導体素子３Ｍは第２回路３０２Ｍを有し、第２回路３０２Ｍはメモリ回路を構築している。
　第３半導体素子３Ｍは、第１半導体素子１の実装領域１２０の端子１０４２に、バンプ電極５を介在させて端子３０３２を機械的に、かつ、電気的に接続している。第３半導体素子３Ｍは、フェイスダウン方式により実装されている。
　ここで、第３半導体素子３Ｍは、本技術に係る「第５半導体素子」に相当する。また、第２回路３０２Ｍは、本技術に係る「第４回路」に相当する。
　上記以外の構成要素は、前述の第１実施の形態～第３実施の形態に係るいずれかの半導体装置１０の構成要素と同一、又は実質的に同一である。
［作用効果］
　第４実施の形態に係る半導体装置１０によれば、第２実施の形態又は第３実施の形態に係る半導体装置１０により得られる作用効果と同様の作用効果を得ることができる。
＜５．第５実施の形態＞
　図１４を用いて、本開示の第５実施の形態に係る半導体装置１０を説明する。
［半導体装置１０の構成］
　図１４は、第５実施の形態に係る半導体装置１０の平面構成の一例を表している。
　図１４に示されるように、第５実施の形態に係る半導体装置１０は、第１実施の形態に係る半導体装置１０と、第４実施の形態に係る半導体装置１０とを組み合わせた構成とされている。
　詳しく説明する。図１４に示されるように、第１半導体素子１の矢印Ｙ方向側の１つの辺に沿った実装領域１２０には、第２半導体素子２が実装され、この第２半導体素子２には第３半導体素子３が実装されている。第２半導体素子２の第１回路２０２、第３半導体素子３の第２回路３０２は、第１実施の形態と同様に、ロジック回路を構築している。
　一方、第１半導体素子１の矢印Ｙ方向とは反対側の他の１つの辺に沿った実装領域１２０には、第２半導体素子２が実装され、この第２半導体素子２には第３半導体素子３が実装されている。第２半導体素子２の第１回路２０２、第３半導体素子３の第２回路３０２は、第１実施の形態と同様に、ロジック回路を構築している。
　そして、第１半導体素子１の矢印Ｘ方向とは反対側の１つの辺に沿った実装領域１２０には、第３半導体素子３Ｍが、直接、単独において実装されている。第３半導体素子３Ｍは第２回路３０２Ｍを有し、第２回路３０２Ｍはメモリ回路を構築している。
　第３半導体素子３Ｍは、第４実施の形態に係る半導体装置１０と同様に、第１半導体素子１の実装領域１２０に、バンプ電極５を介在させて実装されている。
　上記以外の構成要素は、前述の第１実施の形態及び第４実施の形態に係る半導体装置１０の構成要素と同一、又は実質的に同一である。
［作用効果］
　第５実施の形態に係る半導体装置１０によれば、第４実施の形態に係る半導体装置１０により得られる作用効果と同様の作用効果を得ることができる。
＜６．第６実施の形態＞
　図１５を用いて、本開示の第６実施の形態に係る半導体装置１０を説明する。
［半導体装置１０の構成］
　図１５は、第６実施の形態に係る半導体装置１０の平面構成の一例を表している。
　図１５に示されるように、第６実施の形態に係る半導体装置１０は、第５実施の形態に係る半導体装置１０において、第１半導体素子１の矢印Ｘ方向側の他の１つの辺に沿った実装領域１２０に、第３半導体素子３Ｍを更に備えている。すなわち、第１半導体素子１の実装領域１２０において、矢印Ｙ方向に対向する辺のそれぞれに第２半導体素子２及び第３半導体素子３が実装され、矢印Ｘ方向に対向する辺のそれぞれに第３半導体素子３Ｍが実装されている。
　上記以外の構成要素は、前述の第１実施の形態及び第５実施の形態に係る半導体装置１０の構成要素と同一、又は実質的に同一である。
［作用効果］
　第６実施の形態に係る半導体装置１０によれば、第５実施の形態に係る半導体装置１０により得られる作用効果と同様の作用効果を得ることができる。
＜７．第７実施の形態＞
　図１６を用いて、本開示の第６実施の形態に係る半導体装置１０を説明する。
［半導体装置１０の構成］
　図１６は、第７実施の形態に係る半導体装置１０の縦断面構成の一例を表している。
　図１６に示されるように、第７実施の形態に係る半導体装置１０は、第１実施の形態に係る半導体装置１０において、更に第４半導体素子４を備えている。
　詳しく説明する。半導体装置１０は、第１実施の形態に係る半導体装置１０と同様に、裏面照射型固体撮像装置を構築している。第４半導体素子４は、第１半導体素子１の裏面２Ｂ側において、実装されている。第４半導体素子４は、半導体基板４０１と、第３回路４０２とを備えている。
　半導体基板４０１は、第１半導体素子１の半導体基板１０３と同様に、例えば単結晶Ｓｉ基板により形成されている。
　第３回路４０２は、第１半導体素子１の表面１Ａ側において、半導体基板４０１に配設されている。この第３回路４０２は、例えば第１回路２０２又は第２回路３０２と同様のロジック回路が分割されて、又は第１回路２０２及び第２回路３０２において選択されていない他のロジック回路を備えている。第３回路４０２は、画素回路１０８と同様に、トランジスタＴｒ、抵抗、容量等を含んで構築されている。また、第３回路４０２は、第２実施の形態に係る半導体装置１０において説明したメモリ回路であってもよい。
　半導体基板４０１の表面１Ａ側には、配線層４０３が配設されている。配線層４０３には、ロジック回路間等を結線する複数層の配線４０３１及び端子４０３２が形成されている。配線４０３１には、例えばＣｕ等の金属配線材料が使用されている。端子４０３２には、例えばＣｕ等の金属配線材料が使用されている。また、配線４０３１には、第３回路４０２のトランジスタＴｒに電気的に接続されるプラグ配線４０３３が形成されている。プラグ配線４０３３には、例えばＷ等の金属配線材料が使用されている。
　簡略化されて示されているが、複数層の配線４０３１間、配線４０３１と端子４０３２との間等には、絶縁体４０３５が形成されている。絶縁体４０３５は、例えばＳｉＯ２膜により形成されている。
　端子４０３２の表面は、絶縁体４０３５から露出されている。この端子４０３２には、第１半導体素子１の配線層１０２の配線１０２２が端子としてＣｕ－Ｃｕ接合されている。つまり、第２半導体素子２の端子２０３２と第３半導体素子３の端子３０３２との接合と同様に、端子４０３２は、配線１０２２に機械的に、かつ、電気的に接続されている。
　ここで、第４半導体素子４は、本技術に係る「第４半導体素子」に相当する。また、第３回路４０２は、本技術に係る「第３回路」に相当する。
　上記以外の構成要素は、前述の第１実施の形態に係る半導体装置１０の構成要素と同一、又は実質的に同一である。
［作用効果］
　第７実施の形態に係る半導体装置１０によれば、第１実施の形態に係る半導体装置１０により得られる作用効果と同様の作用効果を得ることができる。
　さらに、半導体装置１０は、第３回路４０２を有する第４半導体素子４を備える。このように構成される半導体装置１０では、第４半導体素子４の更なる追加により、裏面照射型固体撮像装置のシステム構成を拡張することができる。加えて、第４半導体素子４は、第１半導体素子１の裏面１Ｂ側に実装されるので、半導体装置１０の画素領域１１０を拡張しつつ、実装密度をより一層向上させることができる。
＜８．第８実施の形態＞
　図１７を用いて、本開示の第８実施の形態に係る半導体装置１０を説明する。
［半導体装置１０の構成］
　図１７は、第８実施の形態に係る半導体装置１０の縦断面構成の一例を表している。
　図１７に示されるように、第８実施の形態に係る半導体装置１０は、第１実施の形態に係る半導体装置１０の応用例である。
　詳しく説明する。半導体装置１０は、第１実施の形態に係る半導体装置１０と異なり、表面照射型固体撮像装置を構築している。すなわち、第１半導体素子１では、半導体基板１０３の表面１Ａ側に画素回路１０８が配設されている。絶縁体１０４は、配線層としても使用され、配線１０４１及び端子１０４２が形成されている。
　そして、第１実施の形態に係る半導体装置１０と同様に、第１半導体素子１の実装領域１２０には、第２半導体素子２が実装されている。加えて、第２半導体素子２には、第３半導体素子３が実装されている。
　上記以外の構成要素は、前述の第１実施の形態に係る半導体装置１０の構成要素と同一、又は実質的に同一である。
［作用効果］
　第８実施の形態に係る半導体装置１０によれば、第１実施の形態に係る半導体装置１０により得られる作用効果と同様の作用効果を得ることができる。
　さらに、半導体装置１０は、表面実装型固体撮像装置を構築する第１半導体素子１であっても、画素領域１１０を拡大しつつ、周辺回路の実装密度を向上させることができる。
＜９．第９実施の形態＞
　図１８を用いて、本開示の第９実施の形態に係る半導体装置１０を説明する。
［半導体装置１０の構成］
　図１８は、第９実施の形態に係る半導体装置１０の縦断面構成の一例を表している。
　図１８に示されるように、第９実施の形態に係る半導体装置１０は、第１実施の形態に係る半導体装置１０において、第２半導体素子２に貫通配線２０１２を備えている。ここで、貫通配線２０１２は、本技術に係る「第２貫通配線」に相当する。
　詳しく説明する。半導体装置１０の第２半導体素子２には、半導体基板２０１及び配線層２０３を厚さ方向に貫通する貫通配線２０１２が配設されている。
　貫通配線２０１２の一端は、第２半導体素子２の配線層２０４に配設された配線２０４１に電気的に接続されている。配線２０４１は、第１半導体素子１の画素回路１０８を介在させて間接的に画素１００に電気的に接続されている。
　また、貫通配線２０１２の他端は、第３半導体素子３の配線層３０３の端子３０３２に電気的に接続されている。端子３０３２は、配線３０３１を介在させて第２回路３０２に電気的に接続されている。
　貫通配線２０１２は、貫通配線２０１１と同様の金属配線材料により形成されている。また、貫通配線２０１２は、結果的に、第２半導体素子２の配線２０１４と第３半導体素子３の配線３０３１との間を電気的に接続しているので、第２半導体素子２の端子２０３２と第３半導体素子３の端子３０３２との接合は不要となる。
　上記以外の構成要素は、前述の第１実施の形態に係る半導体装置１０の構成要素と同一、又は実質的に同一である。
［作用効果］
　第９実施の形態に係る半導体装置１０によれば、第１実施の形態に係る半導体装置１０により得られる作用効果と同様の作用効果を得ることができる。
　さらに、半導体装置１０は、第２半導体素子２を貫通する貫通配線１０１２を備える。このように構成される半導体装置１０では、第２半導体素子２と第３半導体素子３との電気的な接続構造を簡易に実現することができる。
＜１０．第１０実施の形態＞
　図１９を用いて、本開示の第１０実施の形態に係る半導体装置１０を説明する。第１０実施の形態に係る半導体装置１０から後述する本開示の第１３実施の形態に係る半導体装置１０は、最適なシステム構成を構築した例を説明するものである。
［半導体装置１０のシステム構成］
　図１９は、第１０実施の形態に係る半導体装置１０のシステム構成の一例を表している。
　図１９に示されるように、第１０実施の形態に係る半導体装置１０は、第２実施の形態に係る半導体装置１０において、第１半導体素子１に、画素領域１１０と、走査回路ＳＳＣと、読出回路ＲＥＣと、制御回路ＣＯＣとを備えている。
　走査回路ＳＳＣには、例えば垂直駆動回路及び水平駆動回路から選択される１以上が含まれている。また、読出回路ＲＥＣには、画素１００において光から電荷に変換された画素信号を読み出す画素回路１０８が含まれている。
　第２半導体素子２に配設される第１回路２０２は、アナログデジタル変換回路ＡＤＣと、出力信号処理回路ＯＳＣと、出力インターフェース回路ＯＩＦとを備えている。そして、第３半導体素子３Ｍの第２回路３０２Ｍは、メモリ回路を備えている。
　アナログデジタル変換回路ＡＤＣでは、読出回路ＲＥＣにより読み出された画素信号が、アナログ信号からデジタル信号に変換される。このデジタル信号に変換された画素信号は、一時的にメモリ回路に保持される。表現を代えれば、画素信号は、一時的にメモリ回路に記憶される。
　出力信号処理回路ＯＳＣでは、メモリ回路に保持された画素信号を読み出し、この画素信号は所定の出力信号に変換される。出力インターフェース回路ＯＩＦでは、この出力信号が外部装置へ出力される。
　上記以外の構成要素は、前述の第２実施の形態に係る半導体装置１０の構成要素と同一、又は実質的に同一である。
［作用効果］
　第１０実施の形態に係る半導体装置１０によれば、第２実施の形態に係る半導体装置１０により得られる作用効果と同様の作用効果を得ることができる。
　また、半導体装置１０は、図１９に示されるように、第１半導体素子１に、画素領域１１０と、走査回路ＳＳＣと、読出回路ＲＥＣと、制御回路ＣＯＣとを備える。そして、半導体装置１０は、第２半導体素子２に、アナログデジタル変換回路ＡＤＣと、出力信号処理回路ＯＳＣと、出力インターフェース回路ＯＩＦとを備え、第３半導体素子３Ｍに、メモリ回路を備える。
　このため、第３半導体素子３Ｍは、第１半導体素子１及び第２半導体素子２に対して、独立なメモリデバイスに固有なプロセスにより製作可能となる。詳しく説明すると、高誘電率材料、磁気材料等の特殊な材料やプロセスを利用した半導体素子として、第３半導体素子３Ｍを構築することができる。具体的には、第３半導体素子３Ｍには、揮発性の半導体記憶素子（例えば、ＤＲＡＭ：Dynamic Random Access Memory）、磁気抵抗メモリ（ＭＲＡＭ：Magneto-resistive Random Access Memory）、抵抗変化メモリ（ＲＲＡＭ：Resistive Random access Memory）等のメモリ回路が搭載可能となる。
　第１０実施の形態では、第３半導体素子３Ｍにメモリ回路を配設することにより、最適なシステム構成を構築することができる。例えば、メモリ回路には、特殊な材料やプロセスが使用されるので、第３半導体素子３Ｍにおいて、半導体基板３０１に貫通配線は形成されない（図９参照）。つまり、特殊な材料やプロセスに加えて、貫通配線は新規な構造の追加となる。このため、貫通配線の形成に起因するメモリ回路のメモリ素子の特性劣化を効果的に抑制又は防止することができる。
　このように構成される半導体装置１０では、第１半導体素子１と第２半導体素子２との接続には、貫通配線２０１１が使用される（例えば、図９参照）。そして、第２半導体素子２と第３半導体素子３Ｍとの接続には、端子２０３２と端子３０３２との接続が使用される（例えば、図９参照）。
　なお、メモリ回路以外の回路は、第１半導体素子１、第２半導体素子２のいずれかに、適宜、搭載可能である。
＜１１．第１１実施の形態＞
　図２０を用いて、本開示の第１１実施の形態に係る半導体装置１０を説明する。第１１実施の形態に係る半導体装置１０は、第１０実施の形態に係る半導体装置１０の応用例である。
［半導体装置１０のシステム構成］
　図２０は、第１１実施の形態に係る半導体装置１０のシステム構成の一例を表している。
　図２０に示されるように、第１１実施の形態に係る半導体装置１０は、第１０実施の形態に係る半導体装置１０において、アナログデジタル変換回路ＡＤＣをコンパレータ回路ＣＰとカウンタ回路ＣＯＵとに分離している。コンパレータ回路ＣＰは、第１半導体素子１に搭載されている。また、カウンタ回路ＣＯＵは、第２半導体素子２に第１回路２０２として搭載されている。さらに、第２半導体素子２は、第１回路２０２として、出力インターフェース回路ＯＩＦを備えている。
　そして、第３半導体素子３Ｍは、第２回路３０２Ｍとしてメモリ回路を備え、更に出力信号処理回路ＯＳＣを備えている。
　ここで、出力信号処理回路ＯＳＣは、配線３０３１（図９参照。以下、単に「第１配線１Ｗ」という。）を通してメモリ回路に電気的に接続されている。第１配線１Ｗは、本技術に係る「第１配線」に相当する。出力信号処理回路ＯＳＣは、制御回路ＣＯＣから供給される第１クロック信号ＣＬＫ１により動作する。
　また、出力インターフェース回路ＯＩＦは、配線３０３１及び配線２０３１（図９参照。以下、単に「第２配線２Ｗ」という。）を通して出力信号処理回路ＯＳＣに電気的に接続されている。第２配線２Ｗは、本技術に係る「第２配線」に相当する。出力インターフェース回路ＯＩＦは、制御回路ＣＯＣから供給される第２クロック信号ＣＬＫ２により動作する。
　ここで、第２配線２Ｗの本数は、第１配線１Ｗの本数よりも少ない。また、第２クロック信号ＣＬＫ２のクロック周波数は、第１クロック信号ＣＬＫ１のクロック周波数よりも高い。すなわち、メモリ回路と出力信号処理回路ＯＳＣとの間において、並列処理により多数の信号が転送可能とされている。出力信号処理回路ＯＳＣと出力インターフェース回路ＯＩＦとの間において、信号の高速シリアル転送が可能とされている。
　上記以外の構成要素は、前述の第１０実施の形態に係る半導体装置１０の構成要素と同一、又は実質的に同一である。
［作用効果］
　第１１実施の形態に係る半導体装置１０によれば、第１０実施の形態に係る半導体装置１０により得られる作用効果と同様の作用効果を得ることができる。
　また、半導体装置１０では、図２０に示されるように、メモリ回路及び出力信号処理回路ＯＳＣが第３半導体素子３に配設される。メモリ回路及び出力信号処理回路ＯＳＣの動作は、垂直走査回路により１行ずつ画素１００（図９参照）を選択し、選択された画素１００から画素信号を読み出し、そしてこの画素信号をアナログ信号からデジタル信号に変換する、一連の行順次読出動作のサイクルに対して同期しない。つまり、メモリ回路及び出力信号処理回路ＯＳＣは、ランダムロジック回路として動作する。このため、不規則な電源ノイズが発生する。
　このような電源ノイズの発生源が画素１００から遠くに離れた第３半導体素子３に配設されることにより、電源ノイズの発生を効果的に抑制又は防止することができる。従って、固体撮像装置として、良好な画質を得ることができる。
　また、半導体装置１０では、図２０に示されるように、出力インターフェース回路ＯＩＦが第２半導体素子２に配設される。第２半導体素子２は、検査用端子又は外部出力端子として使用される端子１０４３（図９参照）を有する第１半導体素子１に近接して実装される。このため、出力インターフェース回路ＯＩＦから外部出力端子に至る信号出力経路に付加される寄生抵抗並びに寄生容量を効果的に減少させることができる。加えて、出力インターフェース回路ＯＩＦは、高速な第２クロック信号ＣＬＫ２により動作する。
　このように構成される半導体装置１０では、信号伝送の高速化を実現することができる。
　さらに、半導体装置１０では、図２０に示されるように、アナログデジタル変換回路ＡＤＣがコンパレータ回路ＣＰとカウンタ回路ＣＯＵとに分離される。コンパレータ回路ＣＰは、アナログ回路であり、第１半導体素子１に搭載される。また、カウンタ回路ＣＯＵは、デジタル回路であり、第２半導体素子２に搭載される。
　このように構成される第２半導体素子２はデジタル回路の回路ブロックのみとなるので、アナログ回路の素子が不要となり、回路ブロックを簡易に実現することができる。結果として、第２半導体素子２の製作費用を削減することができる。
＜１２．第１２実施の形態＞
　図２１を用いて、本開示の第１２実施の形態に係る半導体装置１０を説明する。第１２実施の形態に係る半導体装置１０は、第１０実施の形態に係る半導体装置１０の応用例である。
［半導体装置１０のシステム構成］
　図２１は、第１２実施の形態に係る半導体装置１０の概略的な構成の一例を表している。
　図２１に示されるように、第１２実施の形態に係る半導体装置１０では、第１０実施の形態に係る半導体装置１０において、読出回路ＲＥＣ及びアナログデジタル変換回路ＡＤＣが、第２半導体素子２、第３半導体素子３の双方に分散して搭載されている。表現を代えれば、平面視において、第１半導体素子１の実装領域１２０の所定面積内に２倍のアナログデジタル変換回路ＡＤＣを搭載することができる。
　上記以外の構成要素は、前述の第１０実施の形態に係る半導体装置１０の構成要素と同一、又は実質的に同一である。
［作用効果］
　第１２実施の形態に係る半導体装置１０によれば、第１０実施の形態に係る半導体装置１０により得られる作用効果と同様の作用効果を得ることができる。
　また、半導体装置１０では、図２１に示されるように、読出回路ＲＥＣ及びアナログデジタル変換回路ＡＤＣが、第２半導体素子２、第３半導体素子３の双方に分散して搭載される。このため、半導体装置１０のチップサイズを大型化することなく、画素信号の読み出し速度を２倍に高速化することができる。
　また、半導体装置１０では、第２半導体素子２、第３半導体素子３のそれぞれを同一構造により製作することができるので、製作費用を減少させることができる。ここで、同一構造により製作するとは、第２半導体素子２、第３半導体素子３のそれぞれが、全く同一の設計、開発及び製造により製作されるという意味において使用される。
　なお、第１２実施の形態は、読出回路ＲＥＣ及びアナログデジタル変換回路ＡＤＣが第２半導体素子２、第３半導体素子３のそれぞれにおいて並列に配設される例である。本技術では、読出回路ＲＥＣは第１半導体素子１に搭載し、アナログデジタル変換回路ＡＤＣが第２半導体素子２、第３半導体素子３のそれぞれに並列に配設されてもよい。
＜１３．第１３実施の形態＞
　図２２及び図２３を用いて、本開示の第１３実施の形態に係る半導体装置１０を説明する。第１３実施の形態に係る半導体装置１０は、第１１実施の形態に係る半導体装置１０の応用例である。
［半導体装置１０のシステム構成］
　図２２は、第１３実施の形態に係る半導体装置１０のシステム構成の一例を表している。
　図２２に示されるように、第１３実施の形態に係る半導体装置１０は、第１半導体素子１と、第２半導体素子２０及び第２半導体素子２１と、第３半導体素子３及び第３半導体素子３Ｍ１とを備えている。
　第１半導体素子１は、画素領域１１０を備えている。
　第２半導体素子２０には、第１回路２０２として、電流生成回路ＣＧＣ、負電圧生成回路ＮＶＧ、中間電圧生成回路ＩＶＧ及び垂直走査回路ＶＳＣが搭載されている。第２半導体素子２０に搭載された電流生成回路ＣＧＣ等は、アナログ回路である。
　また、第２半導体素子２１には、第１回路２０２として、定電流源回路ＣＣＳ、コンパレータ回路ＣＰ及びランプ生成回路ＬＧが搭載されている。第２半導体素子２１に搭載された定電流源回路ＣＣＳ等は、第２半導体素子２０と同様に、アナログ回路である。
　第３半導体素子３には、第２回路３０２として、制御信号生成回路ＣＳＧ、クロック生成回路ＣＫ、システム回路ＳＣ及びレジスタ回路ＲＧが搭載されている。第３半導体素子３に搭載された制御信号生成回路ＣＳＧ等は、デジタル回路である。
　第３半導体素子３Ｍ１には、第２回路３０２Ｍとしてのメモリ回路、カウンタ回路ＣＯＵ、出力信号処理回路ＯＳＣ及び出力インターフェース回路ＯＩＦが搭載されている。第３半導体素子３Ｍ１に搭載されたメモリ回路等は、デジタル回路である。
　ここで、制御信号生成回路ＣＳＧは、電流生成回路ＣＧＣ、負電圧生成回路ＮＶＧ、中間電圧生成回路ＩＶＧのそれぞれに、分周クロック信号を供給する。また、制御信号生成回路ＣＳＧは、垂直走査回路ＶＳＣに、行選択信号、シャッタアドレス信号、リードアドレス信号、ラッチパルス信号、リセットパルス信号等を供給する。また、制御信号生成回路ＣＳＧは、定電流源回路ＣＣＳ、コンパレータ回路ＣＰのそれぞれに制御パルス信号を供給し、メモリ回路にＳＹＮＣ信号を供給する。
　さらに、制御信号生成回路ＣＳＧは、レジスタ回路ＲＧにレジスタ反映信号を供給し、システム回路ＳＣにアドバンストペリフェラルバス（ＡＰＢ）及びインターフェース（ＩＦ）を通して割り込み信号を供給する。
［半導体装置１０の構成］
　図２３は、図２２に示される半導体装置１０の概略的な構成の一例を表している。
　図２３に示されるように、第１半導体素子１の矢印Ｘ方向に対向するそれぞれの実装領域１２０には、各々、第２半導体素子２１と第３半導体素子３Ｍ１とが積層されて実装されている。
　さらに、第１半導体素子１の矢印Ｙ方向の実装領域１２０には、第２半導体素子２０と第３半導体素子３とが積層されて実装されている。
　上記以外の構成要素は、前述の第１１実施の形態に係る半導体装置１０の構成要素と同一、又は実質的に同一である。
［作用効果］
　第１３実施の形態に係る半導体装置１０によれば、第１１実施の形態に係る半導体装置１０により得られる作用効果と同様の作用効果を得ることができる。
　また、半導体装置１０では、図２２及び図２３に示されるように、第１半導体素子１に画素領域１１０が配設される。そして、第２半導体素子２０及び第２半導体素子２１にアナログ回路が配設され、第３半導体素子３及び第３半導体素子３Ｍ１にデジタル回路が配設される。
　第１３実施の形態では、半導体装置１０の全体の制御を行うシステム回路ＳＣやクロック生成回路ＣＫが第３半導体素子３に配設される。このため、第３半導体素子３の上記以外のデジタル回路、第２半導体素子２のアナログ回路等に制御信号やクロック信号を供給するには、一旦、第３半導体素子３から第２半導体素子２、第１半導体素子１のそれぞれを経由する構造が必要になる。
　このように構成される半導体装置１０では、第１半導体素子１は、画素専用の構造を有し、画素専用のプロセスにより製作される。同様に、第２半導体素子２０及び第２半導体素子２１は、アナログ回路専用の構造を有し、アナログ回路専用のプロセスにより製作される。そして、第３半導体素子３及び第３半導体素子３Ｍ１は、デジタル回路専用の構造を有し、デジタル回路専用のプロセスにより製作される。つまり、第１半導体素子１と、第２半導体素子２０及び第２半導体素子２１と、第３半導体素子３及び第３半導体素子３Ｍ１とは、相互に完全に独立した装置構造を有し、かつ、半導体製造プロセスにより製作される。
　このため、第１半導体素子１においては、画素特性に特化した構造を採用し、画素特性に特化したプロセスを採用することができる。また、第２半導体素子２０、第２半導体素子２１のそれぞれにおいては、例えば高耐圧低ノイズに特化した構造を採用し、高耐圧低ノイズに特化したプロセスを採用することができる。さらに、第３半導体素子３、第３半導体素子３Ｍ１のそれぞれにおいては、低電圧微細化に特化した構造を採用し、低電圧微細化に特化したプロセスを採用することができる。
　つまり、各半導体素子に対して個別に最適化が可能となり、半導体装置１０の全体の性能を向上させることができる。
＜１４．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２５は、撮像部１２０３１の設置位置の例を示す図である。
　図２５では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。撮像部１２０３１に本開示に係る技術を適用することにより、画素領域を拡大しつつ、周辺回路の実装密度を向上させる撮像部１２０３１を実現することができる。
＜１５．その他の実施の形態＞
　本技術は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内において、種々変更可能である。
　例えば、上記第１実施の形態から第９実施の形態に係る半導体装置のうち、２以上の実施の形態に係る半導体装置を組み合わせてもよい。
　また、本技術は、第１半導体素子の実装領域に、３以上の半導体素子を積層して実装してもよい。この場合、最上層に積層された半導体素子よりも第１半導体素子側に積層された半導体素子の半導体基板は薄肉化されている。
　さらに、本技術は、光を発する発光源を持つ画素が複数配列された画素領域を有する第１半導体素子を含む半導体装置に適用可能である。ここで、発光源として、例えば発光ダイオード（ＬＥＤ）、レーザ、バックライトを含む液晶、有機エレクトロルミネッセンス（ＥＬ）、プラズマ等が含まれている。
　本開示の第１実施態様に係る半導体装置は、第１半導体素子と、第２半導体素子と、第３半導体素子とを備える。
　第１半導体素子は、一表面に画素が複数配設された画素領域を有する。第２半導体素子は、一表面の画素領域とは異なる領域に実装され、画素に電気的に接続された第１回路を有する。第３半導体素子は、第２半導体素子の第１半導体素子とは反対側に実装され、画素に電気的に接続された第２回路を有する。
　このように構成される半導体装置では、画素領域とは異なる領域において第２半導体素子及び第３半導体素子が積層され、第１半導体素子の厚さ方向に実装密度を向上させることができる。このため、画素領域を拡大しつつ、第１回路及び第２回路を含む周辺回路の実装密度を向上させることができる。
　また、本開示の第２実施態様に係る半導体装置では、第１実施態様に係る半導体装置において、第２半導体素子の半導体基板の厚さは、第３半導体素子の同一方向の半導体基板の厚さよりも薄い。
　このように構成される半導体装置では、第２半導体素子の半導体基板を簡易に加工することができるので、例えば半導体基板を厚さ方向に貫通する貫通配線を形成することができる。このため、第１半導体素子に第２半導体素子、第３半導体素子のそれぞれを積層状態において実装することができるので、画素領域を拡大しつつ、実装領域の実装密度を向上させることができる。
＜本技術の構成＞
　本技術は、以下の構成を備えている。以下の構成の本技術によれば、半導体装置において、画素領域を拡大しつつ、実装領域の実装密度を向上させることができる。
（１）
　一表面に画素が複数配設された画素領域を有する第１半導体素子と、
　前記一表面の前記画素領域とは異なる領域に実装され、前記画素に電気的に接続された第１回路を有する第２半導体素子と、
　前記第２半導体素子の前記第１半導体素子とは反対側に実装され、前記画素に電気的に接続された第２回路を有する第３半導体素子と、
　を備えている半導体装置。
（２）
　前記第２半導体素子、前記第３半導体素子のそれぞれの平面面積は、前記第１半導体素子の厚さ方向から見て、前記第１半導体素子の平面面積よりも小さい
　前記（１）に記載の半導体装置。
（３）
　前記第２半導体素子、前記第３半導体素子のそれぞれは、前記第１半導体素子の厚さ方向から見て、前記第１半導体素子の前記一表面内に配設されている
　前記（２）に記載の半導体装置。
（４）
　前記第２半導体素子の半導体基板の厚さは、前記第３半導体素子の同一方向の半導体基板の厚さよりも薄い
　前記（１）から前記（３）のいずれか１つに記載の半導体装置。
（５）
　前記第２半導体素子は、厚さ方向に貫通し、前記画素と前記第１回路とを電気的に接続する第１貫通配線を備えている
　前記（１）から前記（４）のいずれか１つに記載の半導体装置。
（６）
　前記第２半導体素子は、厚さ方向に貫通し、前記画素と前記第２回路とを電気的に接続する第２貫通配線を備えている
　前記（１）から前記（５）のいずれか１つに記載の半導体装置。
（７）
　前記第１半導体素子の前記一表面側に、前記画素に電気的に接続された第１端子を有し、
　前記第２半導体素子の前記第１半導体素子側に、前記第１回路又は前記第２回路に電気的に接続された第２端子を有し、
　前記第２端子は、バンプ電極を介在させて、前記第１端子に電気的に接続されている
　前記（１）から前記（６）のいずれか１つに記載の半導体装置。
（８）
　前記第２半導体素子の前記第３半導体素子側に、前記第１回路に電気的に接続された第３端子を有し、
　前記第３半導体素子の前記第２半導体素子側に、前記第２回路に電気的に接続された第４端子を有し、
　前記第３端子に向かい合わせて前記第４端子が接合され、前記第３端子と前記第４端子とが電気的に接続されている
　前記（１）から前記（５）、前記（７）のいずれか１つに記載の半導体装置。
（９）
　前記第１半導体素子は、表面照射型固体撮像装置を構築している
　前記（１）から前記（８）のいずれか１つに記載の半導体装置。
（１０）
　前記第１半導体素子は、裏面照射型固体撮像装置を構築している
　前記（１）から前記（８）のいずれか１つに記載の半導体装置。
（１１）
　前記第１半導体素子の前記一表面とは反対側に、前記画素に電気的に接続された第３回路を有し、前記第１半導体素子の厚さ方向から見て、前記第１半導体素子の平面面積と同等の平面面積を有する第４半導体素子が配設され、
　前記第１半導体素子は、裏面照射型固体撮像装置を構築している
　前記（１）から前記（８）のいずれか１つに記載の半導体装置。
（１２）
　前記第１回路及び前記第２回路は、ロジック回路である
　前記（１）から前記（１１）のいずれか１つに記載の半導体装置。
（１３）
　前記第１回路は、ロジック回路であり、
　前記第２回路は、メモリ回路である
　前記（１）から前記（１１）のいずれか１つに記載の半導体装置。
（１４）
　前記第１半導体素子の前記一表面において、前記画素領域及び前記第２半導体素子の実装領域とは別の領域に、前記画素に電気的に接続された第４回路を有する第５半導体素子が実装されている
　前記（１）から前記（１３）のいずれか１つに記載の半導体装置。
（１５）
　前記第４回路は、メモリ回路である
　前記（１４）に記載の半導体装置。
（１６）
　前記第１半導体素子は、厚さ方向から見て、矩形状に形成され、
　前記第１半導体素子の前記一表面の中央部に前記画素領域が配設され、かつ、矩形状の少なくとも１辺に沿った周辺部に前記第２半導体素子及び前記第３半導体素子が実装されている
　前記（１）から前記（１５）のいずれか１つに記載の半導体装置。
（１７）
　前記第３半導体素子の前記第２回路は、前記画素から出力された画素信号がアナログデジタル変換された結果を一時的に保持する前記メモリ回路である
　前記（１３）に記載の半導体装置。
（１８）
　前記メモリ回路に複数本の第１配線を通して電気的に接続され、第１クロック信号により動作する出力信号処理回路を更に備え、
　前記メモリ回路及び前記出力信号処理回路は、前記第３半導体素子に配設されている
　前記（１３）又は前記（１７）に記載の半導体装置。
（１９）
　前記出力信号処理回路に、前記第１配線よりも配線本数が少ない複数本の第２配線を通して電気的に接続され、前記第１クロック信号よりもクロック周波数が高い第２クロック信号により動作する出力インターフェース回路を更に備え、
　前記出力インターフェース回路は、前記第２半導体素子に前記第１回路として配設されている
　前記（１８）に記載の半導体装置。
（２０）
　前記第２半導体素子の前記第１回路、前記第３半導体素子の前記第２回路のそれぞれに、アナログデジタル変換回路を備えている
　前記（１）から前記（１９）のいずれか１つに記載の半導体装置。
（２１）
　前記第２半導体素子の前記第１回路にアナログ回路が配設され、
　前記第３半導体素子の前記第２回路にデジタル回路が配設されている
　前記（１）から前記（１９）のいずれか１つに記載の半導体装置。
　本出願は、日本国特許庁において２０２２年１０月１９日に出願された日本特許出願番号２０２２－１６７８７３号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (20)

  1. 　一表面に画素が複数配設された画素領域を有する第１半導体素子と、
    　前記一表面の前記画素領域とは異なる領域に実装され、前記画素に電気的に接続された第１回路を有する第２半導体素子と、
    　前記第２半導体素子の前記第１半導体素子とは反対側に実装され、前記画素に電気的に接続された第２回路を有する第３半導体素子と、
    　を備えている半導体装置。
  2. 　前記第２半導体素子、前記第３半導体素子のそれぞれの平面面積は、前記第１半導体素子の厚さ方向から見て、前記第１半導体素子の平面面積よりも小さい
    　請求項１に記載の半導体装置。
  3. 　前記第２半導体素子、前記第３半導体素子のそれぞれは、前記第１半導体素子の厚さ方向から見て、前記第１半導体素子の前記一表面内に配設されている
    　請求項２に記載の半導体装置。
  4. 　前記第２半導体素子の半導体基板の厚さは、前記第３半導体素子の同一方向の半導体基板の厚さよりも薄い
    　請求項１に記載の半導体装置。
  5. 　前記第２半導体素子は、厚さ方向に貫通し、前記画素と前記第１回路とを電気的に接続する第１貫通配線を備えている
    　請求項４に記載の半導体装置。
  6. 　前記第２半導体素子は、厚さ方向に貫通し、前記画素と前記第２回路とを電気的に接続する第２貫通配線を備えている
    　請求項４に記載の半導体装置。
  7. 　前記第１半導体素子の前記一表面側に、前記画素に電気的に接続された第１端子を有し、
    　前記第２半導体素子の前記第１半導体素子側に、前記第１回路又は前記第２回路に電気的に接続された第２端子を有し、
    　前記第２端子は、バンプ電極を介在させて、前記第１端子に電気的に接続されている
    　請求項１に記載の半導体装置。
  8. 　前記第２半導体素子の前記第３半導体素子側に、前記第１回路に電気的に接続された第３端子を有し、
    　前記第３半導体素子の前記第２半導体素子側に、前記第２回路に電気的に接続された第４端子を有し、
    　前記第３端子に向かい合わせて前記第４端子が接合され、前記第３端子と前記第４端子とが電気的に接続されている
    　請求項１に記載の半導体装置。
  9. 　前記第１半導体素子は、表面照射型固体撮像装置を構築している
    　請求項１に記載の半導体装置。
  10. 　前記第１半導体素子は、裏面照射型固体撮像装置を構築している
    　請求項１に記載の半導体装置。
  11. 　前記第１半導体素子の前記一表面とは反対側に、前記画素に電気的に接続された第３回路を有し、前記第１半導体素子の厚さ方向から見て、前記第１半導体素子の平面面積と同等の平面面積を有する第４半導体素子が配設され、
    　前記第１半導体素子は、裏面照射型固体撮像装置を構築している
    　請求項１に記載の半導体装置。
  12. 　前記第１回路及び前記第２回路は、ロジック回路である
    　請求項１に記載の半導体装置。
  13. 　前記第１回路は、ロジック回路であり、
    　前記第２回路は、メモリ回路である
    　請求項１に記載の半導体装置。
  14. 　前記第１半導体素子の前記一表面において、前記画素領域及び前記第２半導体素子の実装領域とは別の領域に、前記画素に電気的に接続された第４回路を有する第５半導体素子が実装されている
    　請求項１に記載の半導体装置。
  15. 　前記第４回路は、メモリ回路である
    　請求項１４に記載の半導体装置。
  16. 　前記第１半導体素子は、厚さ方向から見て、矩形状に形成され、
    　前記第１半導体素子の前記一表面の中央部に前記画素領域が配設され、かつ、矩形状の少なくとも１辺に沿った周辺部に前記第２半導体素子及び前記第３半導体素子が実装されている
    　請求項１に記載の半導体装置。
  17. 　前記第３半導体素子の前記第２回路は、前記画素から出力された画素信号がアナログデジタル変換された結果を一時的に保持する前記メモリ回路である
    　請求項１３に記載の半導体装置。
  18. 　前記メモリ回路に複数本の第１配線を通して電気的に接続され、第１クロック信号により動作する出力信号処理回路を更に備え、
    　前記メモリ回路及び前記出力信号処理回路は、前記第３半導体素子に配設されている
    　請求項１３に記載の半導体装置。
  19. 　前記出力信号処理回路に、前記第１配線よりも配線本数が少ない複数本の第２配線を通して電気的に接続され、前記第１クロック信号よりもクロック周波数が高い第２クロック信号により動作する出力インターフェース回路を更に備え、
    　前記出力インターフェース回路は、前記第２半導体素子に前記第１回路として配設されている
    　請求項１８に記載の半導体装置。
  20. 　前記第２半導体素子の前記第１回路、前記第３半導体素子の前記第２回路のそれぞれに、アナログデジタル変換回路を備えている
    　請求項１に記載の半導体装置。
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