WO2024080446A1 - 펠리클 제조 방법 - Google Patents

펠리클 제조 방법 Download PDF

Info

Publication number
WO2024080446A1
WO2024080446A1 PCT/KR2022/019629 KR2022019629W WO2024080446A1 WO 2024080446 A1 WO2024080446 A1 WO 2024080446A1 KR 2022019629 W KR2022019629 W KR 2022019629W WO 2024080446 A1 WO2024080446 A1 WO 2024080446A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
nickel
forming
nickel layer
silicon nitride
Prior art date
Application number
PCT/KR2022/019629
Other languages
English (en)
French (fr)
Inventor
이규현
권용덕
유병욱
문승일
문종택
김기수
이상민
Original Assignee
주식회사 그래핀랩
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 그래핀랩 filed Critical 주식회사 그래핀랩
Publication of WO2024080446A1 publication Critical patent/WO2024080446A1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/62—Pellicles, e.g. pellicle assemblies, e.g. having membrane on support frame; Preparation thereof
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B32/00—Carbon; Compounds thereof
    • C01B32/15—Nano-sized carbon materials
    • C01B32/182—Graphene
    • C01B32/184—Preparation

Definitions

  • the present invention relates to a method of manufacturing a pellicle.
  • a photolithography method is used when patterning a semiconductor wafer substrate in the manufacture of semiconductor devices, etc.
  • a photo mask is used as a patterning original.
  • a patterning disk As a patterning disk, light is transmitted through a photo mask to transfer the pattern to the wafer substrate. If dust is attached to the photo mask, the light may be absorbed or reflected by the dust, causing the mask pattern to not be transferred to the wafer or the transferred pattern to be damaged. There is a problem that the performance of semiconductor devices deteriorates or the defect rate increases, and even when the process is carried out in a clean room, dust, etc. inevitably exists, making it difficult to prevent these problems from occurring.
  • a method of attaching a pellicle is used so that the dust attaches to the pellicle rather than directly to the photo mask surface.
  • the optical focus is located on the pattern of the photo mask during lithography, so the dust attached to the pellicle is not in focus and is not transferred as a pattern onto the wafer substrate.
  • EUV extreme ultraviolet rays
  • EUV has high energy, it is difficult to apply by changing the physical properties of a thin pellicle, so recently, a single or polycrystalline silicon layer or a silicon nitride layer, which is a core layer with high extreme ultraviolet transmittance, is used on the silicon nitride layer on the top of the wafer substrate. And after forming the capping layer sequentially, photoresist is applied to the silicon nitride layer formed on the lower side of the wafer substrate and then patterned, the central portion of the silicon nitride layer is removed by dry etching, and the central portion of the wafer substrate is removed by wet etching for EUV A method of manufacturing a pellicle by forming a window through which light is transmitted was used.
  • the thin film in order to increase the transmittance of EUV in the pellicle, the thin film must be thin.
  • the silicon nitride film deposited on the wafer substrate can be deposited to a thickness of about 100 nm, and anything below that is technically quite difficult, and technically, it is deposited to a thickness of 100 nm or less. Even if it did, the technical limit could be 10 to 50 nm, but its reliability could not be guaranteed.
  • the thickness of the silicon nitride layer in the pellicle used in practice must be less than 5 nm, due to technical limitations, the silicon nitride layer is deposited thickly, and the silicon nitride layer is etched again from the deposited membrane state. As the silicon nitride layer had to be etched to a thickness of 5 nm or less, the success rate was very low and the yield of the pellicle was also very low.
  • the present invention was derived by solving the above problems, and its purpose is to provide a pellicle manufacturing method for maintaining mechanical strength and improving transmittance characteristics.
  • the pellicle manufacturing method includes forming a silicon nitride layer on both sides of the wafer substrate, and nickel (nickel) on one side of the silicon nitride layer formed on one side of the wafer substrate.
  • the pellicle manufacturing method according to the preferred embodiment of the present invention can improve transmittance characteristics while maintaining mechanical strength, and proceeds from low-temperature direct growth of graphene and graphene etching in a single process in one chamber. This has the effect of reducing costs and increasing production efficiency, and is effective in improving pellicle characteristics as there are no residues or defects caused by patterning and other coatings.
  • the first heat treatment temperature in the interlayer exchange step may be a temperature of 400°C to 600°C in an argon gas atmosphere.
  • the pellicle manufacturing method according to the preferred embodiment of the present invention has the effect of being able to proceed with low-temperature direct growth of graphene and etching of graphene in a single process in one chamber.
  • the second heat treatment temperature in the nickel layer aggregation step may be a temperature of 800°C to 1100°C.
  • the pellicle manufacturing method according to the preferred embodiment of the present invention has the effect of being able to proceed with low-temperature direct growth of graphene and etching of graphene in a single process in one chamber.
  • the hole forming step may be performed for more than 15 minutes at a temperature of 800°C to 1100°C in a hydrogen gas atmosphere.
  • the pellicle manufacturing method according to a preferred embodiment of the present invention has the effect of improving transmittance characteristics while maintaining mechanical strength.
  • the pellicle manufacturing method may include a nickel removal step of removing the aggregated nickel that aggregated the nickel layer after the hole forming step.
  • the pellicle manufacturing method according to the preferred embodiment of the present invention can proceed with low-temperature direct growth of graphene and etching of graphene in a single process in one chamber, which has the effect of reducing costs and increasing production efficiency, It is effective in improving pellicle characteristics as there are no residues or defects caused by patterning and other coatings.
  • the pellicle manufacturing method according to a preferred embodiment of the present invention has the effect of improving transmittance characteristics while maintaining mechanical strength.
  • the pellicle manufacturing method according to the preferred embodiment of the present invention can proceed with low-temperature direct growth of graphene and etching of graphene in a single process in one chamber, resulting in cost reduction and increased production efficiency.
  • the pellicle manufacturing method according to the preferred embodiment of the present invention is effective in improving pellicle characteristics as there are no residues and defects caused by patterning and other coatings.
  • Figure 1 is a flowchart showing a pellicle manufacturing method according to an embodiment of the present invention.
  • Figure 2 is a conceptual diagram schematically showing the step of forming a silicon nitride layer in the pellicle manufacturing method according to an embodiment of the present invention.
  • Figure 3 is a conceptual diagram schematically showing the steps of forming a nickel layer and an amorphous carbon layer in the pellicle manufacturing method according to an embodiment of the present invention.
  • Figure 4 is a conceptual diagram schematically showing the interlayer exchange step in the pellicle manufacturing method according to an embodiment of the present invention.
  • Figure 5 is a conceptual diagram schematically showing the nickel layer agglomeration step in the pellicle manufacturing method according to an embodiment of the present invention.
  • Figure 6 is a conceptual diagram schematically showing the hole forming step in the pellicle manufacturing method according to an embodiment of the present invention.
  • first element or component
  • second element or component
  • it is operated or executed in an environment in which it is operated or executed, or that the second element (or component) is operated or executed through direct or indirect interaction.
  • any element, component, device or system is said to contain a component consisting of a program or software, even if explicitly stated, that element, component, device or system refers to the hardware necessary for the execution or operation of that program or software. It should be understood to include (e.g., memory, CPU, etc.) or other programs or software (e.g., drivers necessary to run an operating system or hardware, etc.).
  • Figure 1 is a flowchart showing a pellicle manufacturing method according to an embodiment of the present invention
  • Figure 2 is a conceptual diagram schematically showing the step of forming a silicon nitride layer in the pellicle manufacturing method according to an embodiment of the present invention
  • Figure 3 is a conceptual diagram schematically showing the steps of forming a nickel layer and an amorphous carbon layer in the pellicle manufacturing method according to an embodiment of the present invention
  • Figure 4 is a diagram showing the interlayer structure in the pellicle manufacturing method according to an embodiment of the present invention. It is a conceptual diagram schematically showing the exchange step
  • FIG. 5 is a conceptual diagram schematically showing the nickel layer aggregation step in the pellicle manufacturing method according to an embodiment of the present invention
  • FIG. 6 is a pellicle manufacturing method according to an embodiment of the present invention. This is a conceptual diagram schematically showing the hole formation steps in the method.
  • the pellicle manufacturing method includes a silicon nitride layer forming step (S1), a nickel layer forming step (S2), an amorphous carbon layer forming step (S3), It includes an interlayer exchange step (S4), a nickel layer aggregation step (S5), and a hole formation step (S6).
  • the silicon nitride layer forming step (S1) may be a step of forming a silicon nitride layer 20 on both sides of the wafer substrate 10, respectively.
  • a silicon nitride layer 20 may be formed on the upper and lower portions of the wafer substrate 10, respectively.
  • the silicon nitride layer 20 formed on the top and bottom of the wafer substrate 10 can be deposited through a CVD process, a PVD process, an LPCVD process, or an atomic layer deposition (ALD) process.
  • the silicon nitride layer 20 can suppress diffusion of the nickel layer 30 on the wafer substrate 10. That is, the silicon nitride layer 20 can prevent a KOH-resistant material or a metal layer material from spreading on the wafer substrate 10.
  • the silicon nitride layer 20 is deposited on the wafer substrate 10 and is a compound that does not react with metal. This silicon nitride layer 20 can increase adhesion to the finally formed graphene layer 50 to prevent peeling during the subsequent etching process of the nickel layer 30.
  • the silicon nitride layer 20 had to be deposited thinly due to its low EUV (extreme ultraviolet) transmittance, but the yield was low due to the high technical difficulty.
  • EUV extreme ultraviolet
  • the sensitivity to the deposited thickness is not large, so a high yield can be achieved. .
  • the nickel layer forming step S2 may be a step of forming a nickel layer 30 on one side of the silicon nitride layer 20 formed on one side of the wafer substrate 10.
  • the nickel layer 30 may be formed on the silicon nitride layer 20 formed on the wafer substrate 10.
  • the nickel layer 30 may be formed to a thickness of 1 nm to 50 nm.
  • the amorphous carbon layer forming step (S3) may form an amorphous carbon layer 40 on one side of the nickel layer 30.
  • the amorphous carbon layer 40 may be formed on top of the nickel layer 30 as shown in FIG. 3.
  • the amorphous carbon layer 40 may be formed to have a thickness of 1 nm to 55 nm.
  • the thickness of the amorphous carbon layer 40 is ta-C and the thickness of the nickel layer 30 is tm, it can be formed by deposition to satisfy the relational expression ta-C/tm ⁇ 0.9. If the thicknesses of the amorphous carbon layer 40 and the nickel layer 30 satisfy the above-mentioned relationship equation, a uniform graphene layer 50 can be grown during heat treatment.
  • the interlayer exchange step (S4) may be a step in which interlayer exchange between the amorphous carbon layer 40 and the nickel layer 30 is performed.
  • the amorphous carbon layer 40 and the nickel layer 30 may be heated to a first heat treatment temperature to achieve interlayer exchange, and the amorphous carbon layer 40 and the nickel layer 30 may be heated to a first heat treatment temperature.
  • the first heat treatment temperature at which the interlayer exchange step (S4) is performed may be 400°C to 600°C in an argon gas atmosphere.
  • the wafer substrate 10 is placed in a furnace and heated to a first heat treatment temperature to exchange and form the nickel layer 30 and the amorphous carbon layer 40. Then, the nickel layer 30 and the amorphous carbon layer 40 are exchanged to form the graphene layer 50, which is a crystalline carbon layer, on the silicon nitride layer 20.
  • the nickel layer agglomeration step (S5) may be a step of heating the nickel layer 30 to a second heat treatment temperature to agglomerate after the interlayer exchange step (S4).
  • the second heat treatment temperature for performing the nickel layer aggregation step (S5) may be 800°C to 1100°C. That is, in the nickel layer aggregation step (S5), the wafer substrate 10 is placed in a furnace and heated to a second heat treatment temperature to agglomerate the nickel layer 30. As the agglomeration of the nickel layer 30 increases, the size of the agglomerated nickel 60 may decrease as the temperature increase rate increases.
  • the hole forming step (S6) may be a step of forming a plurality of holes (70) in the graphene layer 50 in a hydrogen gas atmosphere after the nickel layer aggregation step (S5).
  • the wafer substrate 10 is placed in a furnace and heated in a hydrogen gas atmosphere at a temperature of 800°C to 1100°C for more than 15 minutes to form a graphene layer ( 50) can be etched.
  • Ni + C graphite + H 2 -> Ni + CH 4 Ni + C graphite + H 2 -> Ni + CH 4
  • the pellicle manufacturing method may include a nickel removal step of removing the aggregated nickel 60 after the hole forming step (S6).
  • a nickel removal step of removing the aggregated nickel 60 after the hole forming step (S6) When the aggregated nickel 60 is removed from the wafer substrate 10 by etching, a plurality of holes 70 penetrating through the area of the graphene layer 50 where the removed aggregated nickel 60 was deposited may be formed.
  • the nickel removal step is very mild because residue may remain when nickel is removed by wet etching, so it is desirable to use an etchant that does not leave residue.
  • sulfuric acid, hydrogen peroxide, heterocycle system or nitric acid, heterocycle system are used.
  • the etching process can be performed over 30 minutes to 1 hour.
  • the pellicle manufacturing method according to a preferred embodiment of the present invention has the effect of improving transmittance characteristics while maintaining mechanical strength.
  • the pellicle manufacturing method according to the preferred embodiment of the present invention can proceed with low-temperature direct growth of graphene and etching of graphene in a single process in one chamber, resulting in cost reduction and increased production efficiency.
  • the pellicle manufacturing method according to the preferred embodiment of the present invention is effective in improving pellicle characteristics as there are no residues and defects caused by patterning and other coatings.

Landscapes

  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

개시된 본 발명의 펠리클 제조 방법은 웨이퍼 기판의 양측부에 각각 질화 실리콘층을 형성하는 질화 실리콘층 형성 단계, 상기 웨이퍼 기판의 일측부에 형성된 상기 질화 실리콘 층의 일측부에 니켈(nickel)층을 형성하는 니켈층 형성 단계, 상기 니켈층의 일측부에 비결정형 탄소(amorphous carbon)층을 형성하는 비결정형 탄소층 형성 단계, 상기 비결정형 탄소층과 상기 니켈층과의 층간 교환이 이루어지도록 제1 열처리 온도로 가열하여 그래핀층을 형성하는 층간 교환 단계, 상기 층간 교환 단계 이후에 상기 니켈층이 응집하도록 제2 열처리 온도로 가열하는 니켈층 응집 단계 및 상기 니켈층 응집 단계 이후에 수소 가스 분위기에서 상기 그래핀층에 복수 개의 홀을 형성하는 홀 형성 단계를 포함하는 것을 특징으로 한다.

Description

펠리클 제조 방법
본 발명은 펠리클 제조 방법에 관한 것이다.
통상적으로 반도체 장치 등의 제조에서 반도체 웨이퍼 기판에 패터닝을 하는 경우 포토리소그래피 방법이 사용되는데, 포토리소그래피 방법에서는 패터닝의 원판으로서 포토 마스크가 사용된다.
패터닝 원판으로서 포토 마스크에 광을 투과시켜 웨이퍼 기판에 패턴을 전사시키는데 이 포토 마스크에 먼지 등이 부착되어 있는 경우 광이 먼지에 흡수되거나 반사되어 마스크 패턴이 웨이퍼에 전사되지 않거나 전사된 패턴이 손상되어 반도체 장치의 성능저하 또는 불량률이 높아지는 문제가 있으며, 클린룸에서 공정이 진행되는 경우에도 먼지 등이 존재할 수 밖에 없어 이러한 문제가 발생되는 것을 차단하기 어려운 문제가 있다.
이와 같이 포토 마스크가 먼지가 부착되는 현상을 방지하기 위하여 펠리클을 부착하여 먼지가 포토 마스크 표면에는 직접 부착되지 않고 펠리클에 부착되게 하는 방법을 이용하고 있다.
펠리클을 부착함으로써 리소그래피 시에 광 촛점이 포토 마스크의 패턴 상에 위치되므로 펠리클에 부착된 먼지는 촛점이 맞지 않아 패턴으로 웨이퍼 기판상에 전사되지 않게 된다.
한편, 반도체 장치 등의 고집적화에 따라 리소그래피에 의해 형성되는 패턴은 점점 미세화되고, 이를 실현하기 위해 광원의 파장이 점점 짧아져서 최근에는 극자외선(EUV, Extreme UltraViolet)을 이용하는 방식이 많이 제시되고 있다.
그러나, EUV는 높은 에너지를 가지고 있어서 얇은 펠리클의 물성을 변화시켜 적용시키기 어려운 문제가 있어서, 최근에는 웨이퍼 기판의 윗면의 질화 실리콘 층 위에 극자외선 투과율이 높은 코어 층인 단결정 또는 다결정 실리콘 층, 질화 실리콘 층 및 캐핑 층을 순차적으로 형성한 후 웨이퍼 기판의 아랫면에 형성된 질화 실리콘 층에 포토레지스트를 도포한 후 패터닝하고, 질화 실리콘 층의 중싱부를 건식에칭으로 제거하고 웨이퍼 기판의 중심부를 습식에칭으로 제거하여 EUV가 투과되는 윈도우를 형성하여 펠리클을 제조하는 방식이 사용되고 있었다.
또한, 코어층으로 열전도도가 높고 EUV 흡수율이 낮은 그래핀 층을 사용하는 방법도 연구되고 있었다.
그러나, 펠리클에서 EUV의 투과율을 증가시키기 위해서는 박막이 얇아야 하는데 일반적으로 웨이퍼 기판에 증착되는 질화 실리콘 막을 100nm 정도 두께로 증증착될 수 있고 그 이하는 기술적으로 상당히 어려우며, 기술적으로 100nm 이하 두께로 증착한다고 하여도 기술적 한계는 10 내지 50nm가 될 수도 있으나 그 신뢰도를 담보할 수 없었다.
또한, 실제 사용되는 펠리클에서 질화 실리콘 층의 두께는 5nm 이하이어야 하므로 기술적인 한계로 인하여 질화 실리콘 층이 두껍게 증착되고, 증착된 멤브레인 상태에서 다시 질화 실리콘 층을 에칭하는 방식을 사용하는데 얇은 멤브레인 상태에서 질화 실리콘 층을 에칭하여 5nm 두께 이하로 만들어야 함에 따라 그 성공률이 매우 낮으며 그에 따라 펠리클의 수율도 매우 낮은 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하여 도출된 것으로서, 기계적 강도를 유지하며 투과율 특성을 향상시키기 위한 펠리클 제조 방법을 제공하는 데 그 목적이 있다.
개시된 본 발명의 바람직한 실시예에 의한 펠리클 제조 방법은 웨이퍼 기판의 양측부에 각각 질화 실리콘층을 형성하는 질화 실리콘층 형성 단계, 상기 웨이퍼 기판의 일측부에 형성된 상기 질화 실리콘 층의 일측부에 니켈(nickel)층을 형성하는 니켈층 형성 단계, 상기 니켈층의 일측부에 비결정형 탄소(amorphous carbon)층을 형성하는 비결정형 탄소층 형성 단계, 상기 비결정형 탄소층과 상기 니켈층과의 층간 교환이 이루어지도록 제1 열처리 온도로 가열하여 그래핀층을 형성하는 층간 교환 단계, 상기 층간 교환 단계 이후에 상기 니켈층이 응집하도록 제2 열처리 온도로 가열하는 니켈층 응집 단계 및 상기 니켈층 응집 단계 이후에 수소 가스 분위기에서 상기 그래핀층상에 복수 개의 홀을 형성하는 홀 형성 단계를 포함하는 것을 특징으로 한다.
이로써, 본 발명에 의하면, 본 발명의 바람직한 실시예에 의한 펠리클 제조 방법은 기계적 강도를 유지하면서 투과율 특성을 향상시킬 수 있고, 하나의 챔버에서 그래핀 저온 직성장 및 그래핀 식각까지 단일 공정으로 진행 가능하여 비용 절감 및 생산 효율 증가의 효과가 있고, 패터닝 및 기타 코팅에 의한 잔여물 및 결함이 없어 펠리클 특성 향상에 효과적이다.
상기 층간 교환 단계의 상기 제1 열처리 온도는 아르곤 가스 분위기에서 400℃ ~ 600℃의 온도일 수 있다.
이로써, 본 발명에 의하면, 본 발명의 바람직한 실시예에 의한 펠리클 제조 방법은 하나의 챔버에서 그래핀 저온 직성장 및 그래핀 식각까지 단일 공정으로 진행할 수 있는 효과가 있다.
상기 니켈층 응집 단계의 상기 제2 열처리 온도는 800℃ ~ 1100℃의 온도일 수 있다.
이로써, 본 발명에 의하면, 본 발명의 바람직한 실시예에 의한 펠리클 제조 방법은 하나의 챔버에서 그래핀 저온 직성장 및 그래핀 식각까지 단일 공정으로 진행할 수 있는 효과가 있다.
상기 홀 형성 단계는 수소 가스 분위기에서 800℃ ~ 1100℃의 온도로 15분이상 동안 이루어질 수 있다.
이로써, 본 발명에 의하면, 본 발명의 바람직한 실시예에 의한 펠리클 제조 방법은 기계적 강도를 유지하면서 투과율 특성을 향상시킬 수 있는 효과가 있다.
개시된 본 발명의 바람직한 실시예에 의한 펠리클 제조 방법은 상기 홀 형성 단계 이후에 상기 니켈층을 응집시킨 응집된 니켈을 제거하는 니켈 제거 단계를 포함할 수 있다.
이로써, 본 발명에 의하면, 본 발명의 바람직한 실시예에 의한 펠리클 제조 방법은 하나의 챔버에서 그래핀 저온 직성장 및 그래핀 식각까지 단일 공정으로 진행 가능하여 비용 절감 및 생산 효율 증가의 효과가 있고, 패터닝 및 기타 코팅에 의한 잔여물 및 결함이 없어 펠리클 특성 향상에 효과적이다.
본 발명에 의하면, 본 발명의 바람직한 실시예에 의한 펠리클 제조 방법은 기계적 강도를 유지하면서 투과율 특성을 향상시키는 효과가 있다.
본 발명에 의하면, 본 발명의 바람직한 실시예에 의한 펠리클 제조 방법은 하나의 챔버에서 그래핀 저온 직성장 및 그래핀 식각까지 단일 공정으로 진행 가능하여 비용 절감 및 생산 효율 증가의 효과가 있다.
본 발명에 의하면, 본 발명의 바람직한 실시예에 의한 펠리클 제조 방법은 패터닝 및 기타 코팅에 의한 잔여물 및 결함이 없어 펠리클 특성 향상에 효과적이다.
도 1은 본 발명의 일 실시예에 따른 펠리클 제조 방법을 도시한 흐름도이다.
도 2는 본 발명의 일 실시예에 따른 펠리클 제조 방법에서 질화 실리콘층을 형성하는 단계를 개략적으로 도시한 개념도이다.
도 3은 본 발명의 일 실시예에 따른 펠리클 제조 방법에서 니켈층과 비결정형 탄소층을 형성하는 단계를 개략적으로 도시한 개념도이다.
도 4는 본 발명의 일 실시예에 따른 펠리클 제조 방법에서 층간 교환 단계를 개략적으로 도시한 개념도이다.
도 5는 본 발명의 일 실시예에 따른 펠리클 제조 방법에서 니켈층 응집 단계를 개략적으로 도시한 개념도이다.
도 6은 본 발명의 일 실시예에 따른 펠리클 제조 방법에서 홀 형성 단계를 개략적으로 도시한 개념도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 수 있을 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것일 수 있다.
본 명세서에서 제1, 제2 등의 용어가 구성요소들을 기술하기 위해 사용된 경우, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
또한, 제1 엘리먼트(또는 구성요소)가 제2 엘리먼트(또는 구성요소) 상(ON)에서 동작 또는 실행된다고 언급될 때, 제1 엘리먼트(또는 구성요소)는 제2 엘리먼트(또는 구성요소)가 동작 또는 실행되는 환경에서 동작 또는 실행되거나 또는 제2 엘리먼트(또는 구성요소)가 직접 또는 간접적으로 상호 작용을 통해서 동작 또는 실행되는 것으로 이해되어야 할 것이다.
어떤 엘리먼트, 구성요소, 장치 또는 시스템이 프로그램 또는 소프트웨어로 이루어진 구성요소를 포함한다고 언급되는 경우, 명시적인 언급이 없더라도 그 엘리먼트, 구성요소, 장치 또는 시스템은 그 프로그램 또는 소프트웨어가 실행 또는 동작하는데 필요한 하드웨어(예를 들면, 메모리, CPU 등)나 다른 프로그램 또는 소프트웨어(예를 들면, 운영체제나 하드웨어를 구동하는데 필요한 드라이버 등)를 포함하는 것으로 이해되어야 할 것이다.
또한, 어떤 엘리먼트(또는 구성요소)가 구현됨에 있어서 특별한 언급이 없다면, 그 엘리먼트(또는 구성요소)는 소프트웨어, 하드웨어, 또는 소프트웨어 및 하드웨어 어떤 형태로도 구현될 수 있는 것으로 이해되어야 할 것이다.
또한, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 일 실시예에 따른 펠리클 제조 방법을 도시한 흐름도이고, 도 2는 본 발명의 일 실시예에 따른 펠리클 제조 방법에서 질화 실리콘층을 형성하는 단계를 개략적으로 도시한 개념도이고, 도 3은 본 발명의 일 실시예에 따른 펠리클 제조 방법에서 니켈층과 비결정형 탄소층을 형성하는 단계를 개략적으로 도시한 개념도이고, 도 4는 본 발명의 일 실시예에 따른 펠리클 제조 방법에서 층간 교환 단계를 개략적으로 도시한 개념도이고, 도 5는 본 발명의 일 실시예에 따른 펠리클 제조 방법에서 니켈층 응집 단계를 개략적으로 도시한 개념도이고, 도 6은 본 발명의 일 실시예에 따른 펠리클 제조 방법에서 홀 형성 단계를 개략적으로 도시한 개념도이다.
도 1 내지 도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 펠리클 제조 방법은 질화 실리콘층 형성 단계(S1), 니켈층 형성 단계(S2), 비결정형 탄소층 형성 단계(S3), 층간 교환 단계(S4), 니켈층 응집 단계(S5) 및 홀 형성 단계(S6)를 포함한다.
도 2를 참고하여, 질화 실리콘층 형성 단계(S1)는 웨이퍼 기판(10)의 양측부에 각각 질화 실리콘층(20)을 형성하는 단계일 수 있다. 일 실시예로 도 2에서 보아 웨이퍼 기판(10)의 상부 및 하부에 각각 질화 실리콘층(20)을 형성할 수 있다.
웨이퍼 기판(10)의 상부 및 하부에 각각 형성된 질화 실리콘층(20)은 CVD, PVD 공정, LPCVD 공정, 원자층 증착(Atomic layer deposition, ALD) 공정을 통해서 증착할 수 있다.
질화 실리콘층(20)은 웨이퍼 기판(10) 상에 니켈층(30)의 확산을 억제할 수 있다. 즉 질화 실리콘층(20)은 KOH에 저항성을 가진 물질 또는 금속층 물질이 웨이퍼 기판(10)상에서 확산되는 것을 방지할 수 있다. 질화 실리콘층(20)은 웨이퍼 기판(10)상에 증착되되 금속과 반응하지 않는 화합물이다. 이러한 질화 실리콘층(20)은 최종적으로 형성된 그래핀층(50)과의 부착력을 높여서 이후 니켈층(30)의 식각과정에서 박리되지 않게 할 수 있다.
종래에는 이러한 질화 실리콘 층(20)은 EUV(극자외선) 투과율이 낮아서 얇게 증착하여야 하는데 기술 난이도가 높아서 수율이 낮았으나, 본 발명에서는 증착되는 두께에 대한 민감도가 크지 않아 높은 수율을 달성할 수 있다.
도 3을 참고하여, 니켈층 형성 단계(S2)는 웨이퍼 기판(10)의 일측부에 형성된 질화 실리콘 층(20)의 일측부에 니켈(nickel)층(30)을 형성하는 단계일 수 있다. 일 실시예로 도 3에서 보아 웨이퍼 기판(10)의 상부에 형성된 질화 실리콘층(20)의 상부에 니켈층(30)을 형성할 수 있다. 니켈층(30)은 1nm ~50nm의 두께로 형성될 수 있다.
비결정형 탄소층 형성 단계(S3)는 니켈층(30)의 일측부에 비결정형 탄소(amorphous carbon)층(40)을 형성할 수 있다. 일 실시예로 비결정형 탄소층(40)은 도 3에서 보아 니켈층(30)의 상부에 형성될 수 있다. 비결정형 탄소층(40)은 1nm ~ 55nm의 두께로 형성될 수 있다.
비결정형 탄소층(40)의 두께룰 ta-C라 하고, 니켈층(30)의 두께를 tm이라 할 때 ta-C/tm ≥ 0.9의 관계식을 만족하도록 증착되어 형성될 수 있다. 비결정형 탄소층(40)과 니켈층(30)의 두께가 상술한 관계식을 만족한다면, 열처리시 균일한 그래핀층(50)이 성장되게 할 수 있다.
도 3 및 도 4를 참고하여, 층간 교환 단계(S4)는 비결정형 탄소층(40)과 니켈층(30)과의 층간 교환이 이루어지는 단계일 수 있다. 층간 교환 단계(S4)는 비결정형 탄소층(40)과 니켈층(30)과의 층간 교환이 이루어지도록 제1 열처리 온도로 가열할 수 있고, 비결정형 탄소층(40)과 니켈층(30)과의 층간 교환이 이루어지면 그래핀층(50)을 형성할 수 있다. 층간 교환 단계(S4)가 이루어지는 제1 열처리 온도는 아르곤 가스 분위기에서 400℃ ~ 600℃의 온도일 수 있다. 즉 층간 교환 단계(S4)는 웨이퍼 기판(10)을 퍼니스(furnace)에 넣고, 제1 열처리 온도로 가열하여 니켈층(30)과 비결정형 탄소층(40)을 교환 형성시킬 수 있다. 그러면 니켈층(30)과 비결정형 탄소층(40)이 교환되어서 형성됨으로써, 질화 실리콘층(20) 상에 결정질 카본층인 그래핀층(50)을 형성할 수 있다.
도 4 및 도 5를 참고하여, 니켈층 응집 단계(S5)는 층간 교환 단계(S4) 이후에 니켈층(30)이 응집하도록 제2 열처리 온도로 가열하는 단계일 수 있다. 니켈층 응집 단계(S5)를 수행하는 제2 열처리 온도는 800℃ ~ 1100℃의 온도일 수 있다. 즉 니켈층 응집 단계(S5)는 웨이퍼 기판(10)을 퍼니스(furnace)에 넣고, 제2 열처리 온도로 가열하여 니켈층(30)을 응집시킬 수 있다. 니켈층(30)의 응집은 승온 속도 증가에 따라 응집된 니켈(60)의 크기가 감소될 수 있다.
도 5 및 도 6을 참고하여, 홀 형성 단계(S6)는 니켈층 응집 단계(S5) 이후에 수소 가스 분위기에서 그래핀층(50)에 복수 개의 홀(hole)(70)을 형성하는 단계일 수 있다. 홀 형성 단계(S6)는 웨이퍼 기판(10)을 퍼니스(furnace)에 넣고, 수소 가스 분위기에서 800℃ ~ 1100℃의 온도로 15분이상 가열하면 응집된 니켈(60)과 맞닿은 부분의 그래핀층(50)이 에칭(etching) 될 수 있다.(Ni + Cgraphite + H2 -> Ni + CH4)
본 발명의 일 실시예에 따른 펠리클 제조 방법은 홀 형성 단계(S6) 이후에 응집된 니켈(60)을 제거하는 니켈 제거 단계를 포함할 수 있다. 웨이퍼 기판(10)으로부터 응집된 니켈(60)을 에칭하여 제거하면 제거된 응집된 니켈(60)이 증착됐던 그래핀층(50)의 영역에 관통된 복수 개의 홀(70)이 형성될 수 있다.
니켈 제거 단계는 니켈을 wet etching 법으로 제거할 경우 residue가 남을 수 있기 때문에 아주 마일드하며, residue가 남지 않는 식각액을 사용하는 것이 바람직하며, 이를 위해서 황산, 과산화수소, 헤테로사이클 시스템 또는 질산, 헤테로사이클 시스템을 사용하여 30분 내지 1시간에 걸쳐서 식각공정을 진행할 수 있다.
본 발명에 의하면, 본 발명의 바람직한 실시예에 의한 펠리클 제조 방법은 기계적 강도를 유지하면서 투과율 특성을 향상시키는 효과가 있다.
본 발명에 의하면, 본 발명의 바람직한 실시예에 의한 펠리클 제조 방법은 하나의 챔버에서 그래핀 저온 직성장 및 그래핀 식각까지 단일 공정으로 진행 가능하여 비용 절감 및 생산 효율 증가의 효과가 있다.
본 발명에 의하면, 본 발명의 바람직한 실시예에 의한 펠리클 제조 방법은 패터닝 및 기타 코팅에 의한 잔여물 및 결함이 없어 펠리클 특성 향상에 효과적이다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.

Claims (5)

  1. 웨이퍼 기판의 양측부에 각각 질화 실리콘층을 형성하는 질화 실리콘층 형성 단계;
    상기 웨이퍼 기판의 일측부에 형성된 상기 질화 실리콘 층의 일측부에 니켈(nickel)층을 형성하는 니켈층 형성 단계;
    상기 니켈층의 일측부에 비결정형 탄소(amorphous carbon)층을 형성하는 비결정형 탄소층 형성 단계;
    상기 비결정형 탄소층과 상기 니켈층과의 층간 교환이 이루어지도록 제1 열처리 온도로 가열하여 그래핀층을 형성하는 층간 교환 단계;
    상기 층간 교환 단계 이후에 상기 니켈층이 응집하도록 제2 열처리 온도로 가열하는 니켈층 응집 단계; 및
    상기 니켈층 응집 단계 이후에 수소 가스 분위기에서 상기 그래핀층상에 복수 개의 홀을 형성하는 홀 형성 단계; 를 포함하는 것을 특징으로 하는 펠리클 제조 방법.
  2. 청구항 1에 있어서,
    상기 층간 교환 단계의 상기 제1 열처리 온도는 아르곤 가스 분위기에서 400℃ ~ 600℃의 온도인 것을 특징으로 하는 펠리클 제조 방법.
  3. 청구항 1에 있어서,
    상기 니켈층 응집 단계의 상기 제2 열처리 온도는 800℃ ~ 1100℃의 온도인 것을 특징으로 하는 펠리클 제조 방법.
  4. 청구항 1에 있어서,
    상기 홀 형성 단계는 수소 가스 분위기에서 800℃ ~ 1100℃의 온도로 15분이상 동안 이루어지는 것을 특징으로 하는 펠리클 제조 방법.
  5. 청구항 1에 있어서,
    상기 홀 형성 단계 이후에 상기 니켈층을 응집시킨 응집된 니켈을 제거하는 니켈 제거 단계를 포함하는 것을 특징으로 하는 펠리클 제조 방법.
PCT/KR2022/019629 2022-10-11 2022-12-05 펠리클 제조 방법 WO2024080446A1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220129368A KR20240049899A (ko) 2022-10-11 2022-10-11 펠리클 제조 방법
KR10-2022-0129368 2022-10-11

Publications (1)

Publication Number Publication Date
WO2024080446A1 true WO2024080446A1 (ko) 2024-04-18

Family

ID=90669707

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2022/019629 WO2024080446A1 (ko) 2022-10-11 2022-12-05 펠리클 제조 방법

Country Status (2)

Country Link
KR (1) KR20240049899A (ko)
WO (1) WO2024080446A1 (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101355086B1 (ko) * 2012-12-18 2014-01-27 한국광기술원 나노 필러 구조를 이용한 반극성 질화물층의 제조방법
KR20180091729A (ko) * 2017-02-06 2018-08-16 도쿄엘렉트론가부시키가이샤 그래핀의 이방성 에칭 방법
KR20200063945A (ko) * 2018-11-28 2020-06-05 성균관대학교산학협력단 펠리클 구조체 및 이의 제조방법
KR102282184B1 (ko) * 2020-11-11 2021-07-28 한국전자기술연구원 다층 그래핀의 직성장 방법 및 그를 이용한 극자외선 노광용 펠리클의 제조 방법
KR20220006887A (ko) * 2020-07-09 2022-01-18 주식회사 에프에스티 극자외선 리소그라피용 펠리클의 제조방법
KR20220113200A (ko) * 2021-02-05 2022-08-12 에스케이하이닉스 주식회사 극자외선 리소그래피용 펠리클 및 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3842861A1 (en) 2019-12-23 2021-06-30 Imec VZW A method for forming an euvl pellicle

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101355086B1 (ko) * 2012-12-18 2014-01-27 한국광기술원 나노 필러 구조를 이용한 반극성 질화물층의 제조방법
KR20180091729A (ko) * 2017-02-06 2018-08-16 도쿄엘렉트론가부시키가이샤 그래핀의 이방성 에칭 방법
KR20200063945A (ko) * 2018-11-28 2020-06-05 성균관대학교산학협력단 펠리클 구조체 및 이의 제조방법
KR20220006887A (ko) * 2020-07-09 2022-01-18 주식회사 에프에스티 극자외선 리소그라피용 펠리클의 제조방법
KR102282184B1 (ko) * 2020-11-11 2021-07-28 한국전자기술연구원 다층 그래핀의 직성장 방법 및 그를 이용한 극자외선 노광용 펠리클의 제조 방법
KR20220113200A (ko) * 2021-02-05 2022-08-12 에스케이하이닉스 주식회사 극자외선 리소그래피용 펠리클 및 제조 방법

Also Published As

Publication number Publication date
KR20240049899A (ko) 2024-04-18

Similar Documents

Publication Publication Date Title
WO2012043971A2 (ko) 롤 형상의 모기판을 이용한 플렉서블 전자소자의 제조방법, 플렉서블 전자소자 및 플렉서블 기판
US7807578B2 (en) Frequency doubling using spacer mask
WO2022010201A1 (ko) 극자외선 리소그라피용 펠리클의 제조방법
US20120128935A1 (en) Sidewall image transfer pitch doubling and inline critical dimension slimming
WO2020102085A1 (en) Methods for making hard masks useful in next-generation lithography
KR100375908B1 (ko) 건식마이크로리소그래피처리
WO2021194032A1 (ko) 그래핀을 포함하는 그래핀-금속복합 펠리클 및 그의 제조방법
WO2018233180A1 (zh) 一种金属线的制作方法及阵列基板
WO2019098477A1 (ko) 가시광 흡수율이 향상된 산화물 반도체 포토 트랜지스터 및 그 제조 방법
WO2024080446A1 (ko) 펠리클 제조 방법
WO2023195677A1 (ko) 펠리클 제조방법 및 이에 의해 제조된 펠리클
WO1991013461A1 (en) Method of treating semiconductor substrate surface and device therefor
WO2023200300A1 (ko) 오존가스를 이용한 펠리클 소재용 그래핀박막의 제조방법
WO2021054541A1 (ko) 구리 박막의 건식 식각방법
WO2021080294A1 (ko) 질화붕소 나노튜브를 사용하는 극자외선 리소그래피용 펠리클 및 이의 제조방법
WO2019109445A1 (zh) Tft 阵列基板的制作方法及显示装置的制作方法
WO2013064025A1 (zh) 改善晶圆上栅极光刻关键尺寸均匀性的方法
CN114545725B (zh) 利用碳纳米管薄膜作掩模版光罩的制备方法
WO2018000477A1 (zh) 一种阵列基板的制造方法及阵列基板
CN101740362B (zh) 栅极形成方法
KR20220046216A (ko) 극자외선 리소그라피용 펠리클 및 그 제조방법
US7358197B2 (en) Method for avoiding polysilicon film over etch abnormal
KR102681219B1 (ko) 펠리클 구조체 제조 방법 및 그에 따라 제조된 펠리클 구조체
JPS62119924A (ja) 透過マスクの作製方法
CN109979835A (zh) 铝衬垫的制作方法及半导体器件

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22962196

Country of ref document: EP

Kind code of ref document: A1