WO2024080002A1 - 半導体装置および半導体装置の製造方法 - Google Patents

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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • the range of the light ions in the semiconductor substrate varies depending on whether or not polyimide is present.
  • a semiconductor device in a first aspect of the present invention, includes an active section in which transistor sections and diode sections are alternately arranged, a semiconductor substrate in which a plurality of trench sections extending in the extension direction of the transistor sections and the diode sections are provided, an emitter electrode provided above the front surface of the semiconductor substrate, and a polyimide protective film provided on the upper surface of the emitter electrode, the diode section has a lifetime control region including a lifetime killer irradiated from the front surface side of the semiconductor substrate, the active section has a protective region in which the protective film is provided and an unprotected region in which the protective film is not provided, the diode section is included in the unprotected region, and the protective region is included in the transistor section.
  • the width of the transistor portion may be 300 ⁇ m or more and 2000 ⁇ m or less.
  • the width of the diode portion may be 200 ⁇ m or more and 2000 ⁇ m or less.
  • the width of the protective region may be 100 ⁇ m or more and 1800 ⁇ m or less.
  • the distance between the protection region and the diode portion may be greater than or equal to the thickness of the semiconductor substrate.
  • the lifetime control region extends from the diode portion to at least a portion of the transistor portion in the trench arrangement direction, and the distance that the lifetime control region extends in the transistor portion in the trench arrangement direction may be 80% or more and 250% or less of the thickness of the semiconductor substrate.
  • the thickness of the semiconductor substrate may be 50 ⁇ m or more and 150 ⁇ m or less.
  • the lifetime control region is provided only in the non-protected region, and the distance between the protected region and the lifetime control region in the trench arrangement direction may be 20 ⁇ m or more and 1800 ⁇ m or less.
  • the emitter electrode may further include a first plating portion and a second plating portion provided on the upper surface of the emitter electrode and sandwiching the protective film therebetween, and the emitter electrode may extend below the protective film, the first plating portion, and the second plating portion.
  • the protective film may have a first protective film and a second protective film sandwiching the first plating portion therebetween, and the thicknesses of the first protective film and the second protective film may be greater than the thickness of the first plating portion.
  • the unprotected area may have a first unprotected area and a second unprotected area, and the protected area may be sandwiched between the first unprotected area and the second unprotected area.
  • a method for manufacturing a semiconductor device includes the steps of forming an active section in which transistor sections and diode sections are alternately provided on a semiconductor substrate, forming a plurality of trench sections in the semiconductor substrate extending in the extension direction of the transistor sections and the diode sections, forming an emitter electrode above the front surface of the semiconductor substrate, forming a polyimide protective film on the upper surface of the emitter electrode, and irradiating a lifetime killer from the front surface side of the semiconductor substrate to form a lifetime control region in the diode section, and the active section has, in a top view, a protected region in which the protective film is provided and an unprotected region in which the protective film is not provided, the diode section is included in the unprotected region, and the protected region is included in the transistor section.
  • the lifetime killer may be irradiated through a resist disposed above the protective film, and the width of the resist may be greater than the width of the protective film in the trench arrangement direction.
  • the resist may be positioned to cover at least the entire protective film when viewed from above.
  • the distance between the end of the resist and the end of the protective film may be 0 ⁇ m or more and 1800 ⁇ m or less.
  • the resist is disposed in the transistor section at a distance from the diode section, and the distance between the diode section and the resist in the trench arrangement direction may be 80% or more and 250% or less of the thickness of the semiconductor substrate.
  • the distance between the diode portion and the protection region may be greater than or equal to the thickness of the semiconductor substrate.
  • the thickness of the semiconductor substrate may be 50 ⁇ m or more and 150 ⁇ m or less.
  • FIG. 1 shows an example of the layout of components on the front surface of a semiconductor device 100 according to an embodiment.
  • An example of the arrangement of emitter electrodes 52 provided on the front surface of the semiconductor device 100 is shown.
  • 1 shows an example of the arrangement of a protective film 150 provided on the front surface of a semiconductor device 100.
  • An example of a cross section taken along line aa' of FIG. 3 is shown.
  • 1 shows an example of a top view of a semiconductor device 100.
  • FIG. The structure of the front surface of the semiconductor substrate 10 in the vicinity of the protection region 151-1 is shown diagrammatically.
  • 8 shows an example of the bb' cross section of FIG. An example of a method for manufacturing the semiconductor device 100 will be described.
  • one side in a direction parallel to the depth direction of a semiconductor substrate is referred to as the "front” or “top”, and the other side as the “back” or “bottom”.
  • the top surface Of the two main surfaces of a substrate, layer, or other member, one side is referred to as the top surface, and the other side is referred to as the bottom surface.
  • the directions of "front”, “top”, “back”, and “bottom” are not limited to the direction of gravity or the directions when the semiconductor device is mounted.
  • the orthogonal coordinate axes merely identify the relative positions of components and do not limit a specific direction.
  • the Z-axis does not limit the height direction relative to the ground.
  • the +Z-axis direction and the -Z-axis direction are opposite directions.
  • the Z-axis direction is written without indicating positive or negative, it means the direction parallel to the +Z-axis and -Z-axis.
  • the view from the +Z-axis direction may be referred to as a top view.
  • the conductivity type of the doped regions doped with impurities is described as P type or N type.
  • the conductivity type of each doped region may be of the opposite polarity.
  • P+ type or N+ type it means that the doping concentration is higher than P type or N type
  • P- type or N- type it means that the doping concentration is lower than P type or N type.
  • the doping concentration refers to the concentration of an impurity activated as a donor or acceptor.
  • the difference in concentration between the donor and the acceptor may be the concentration of the greater donor or acceptor.
  • the concentration difference can be measured by a voltage-capacitance measurement method (CV method).
  • the carrier concentration measured by a spreading resistance measurement method (SR) may be the donor or acceptor concentration. If the donor or acceptor concentration distribution has a peak, the peak value may be the donor or acceptor concentration in that region. In cases where the donor or acceptor concentration in a region where the donor or acceptor is present is approximately uniform, the average donor or acceptor concentration in that region may be the donor or acceptor concentration.
  • FIG. 1 shows an example of the arrangement of each component on the front surface of a semiconductor device 100 according to an embodiment.
  • the semiconductor device 100 comprises a semiconductor substrate 10, a gate pad 50, a current sense pad 172, a temperature sense section 178, an anode pad 174 and a cathode pad 176 electrically connected to the temperature sense section 178, a bidirectional diode section 210, and an output comparison diode section 220.
  • the area in which the current sense pad 172, anode pad 174, cathode pad 176, bidirectional diode section 210, and output comparison diode section 220 are provided may be collectively referred to as the pad area.
  • the semiconductor substrate 10 has an edge 102.
  • the direction of one edge 102-1 of the semiconductor substrate 10 in the top view of FIG. 1 is the X-axis
  • the direction perpendicular to the X-axis is the Y-axis.
  • the X-axis is taken in the direction of the edge 102-1.
  • the direction perpendicular to the X-axis direction and the Y-axis direction, which forms a right-handed system, is referred to as the Z-axis direction.
  • the temperature sensor 178 is provided in the +Z-axis direction of the semiconductor substrate 10.
  • the semiconductor substrate 10 is made of a semiconductor material such as silicon or a compound semiconductor.
  • the side on which the temperature sensing unit 178 is provided is referred to as the front surface, and the opposing surface is referred to as the back surface.
  • the direction connecting the front surface and the back surface of the semiconductor substrate 10 is referred to as the depth direction.
  • the semiconductor substrate 10 has a substantially rectangular shape on the front surface, but may have a different shape.
  • the semiconductor substrate 10 has an active portion 120.
  • the active portion 120 is a region in which a main current flows in the depth direction between the front and back surfaces of the semiconductor substrate 10 when the semiconductor device 100 is in an on-state.
  • a gate conductive portion 44 of the active portion 120 which will be described later, is electrically connected to the gate pad 50 by a gate wiring portion, which will be described later.
  • the active portion 120 may be divided into active portion 120-1 and active portion 120-2 when viewed from above.
  • active portion 120-1 and active portion 120-2 are separated in the Y-axis direction by a separation portion 90 that extends in the Y-axis direction through the center Ac of the front surface of the semiconductor substrate 10.
  • the center Ac of the active portion 120 is the geometric center of gravity of the active portion 120 when viewed from above.
  • the active portions 120-1 and 120-2 may be arranged with a pad region between them.
  • the active section 120 includes a transistor section 70 including transistor elements such as an IGBT (insulated gate bipolar transistor) and a diode section 80 including diode elements such as an FWD (freewheel diode).
  • the transistor section 70 and the diode section 80 form an RC-IGBT (Reverse Conducting IGBT).
  • the region in the active section 120 where the transistor section 70 is arranged is marked with the symbol "I"
  • the region in which the diode section 80 is arranged is marked with the symbol "F”.
  • the transistor sections 70 and diode sections 80 are arranged alternately in the X-axis direction in each region of the active section 120.
  • the width of the transistor section 70 is 300 ⁇ m or more and 2000 ⁇ m or less
  • the width of the diode section 80 is 200 ⁇ m or more and 2000 ⁇ m or less.
  • the semiconductor device 100 has an edge termination structure on the front surface between the outer periphery of the active section 120 and the edge 102.
  • the edge termination structure has, for example, a guard ring provided in an annular shape surrounding the active section 120, a field plate, or a structure that combines these.
  • the temperature sensing section 178 may be disposed in the separation section 90.
  • the separation section 90 does not include the active section 120.
  • the center of the semiconductor substrate 10 is likely to heat up due to heat generated from the switching elements formed in the active section 120.
  • the temperature sensing section 178 in the separation section 90 near the center, the temperature of the transistor section 70 can be monitored. This makes it possible to prevent the transistor section 70 from overheating beyond the junction temperature, which is within the normal operating temperature range.
  • the temperature sensing unit 178 may be provided by a temperature sensing diode.
  • the temperature sensing unit 178 is provided by a Schottky diode.
  • the temperature sensing unit 178 may also be provided by a PN junction diode made of polycrystalline silicon provided above the semiconductor substrate 10 via an insulating film.
  • the anode and cathode of the temperature sensing diode are connected to anode wiring 180 and cathode wiring 182 made of metal, respectively.
  • the anode wiring 180 and cathode wiring 182 are wiring containing a metal such as aluminum.
  • the anode wiring 180 and cathode wiring 182 are an example of a temperature sensing wiring.
  • the anode wiring 180 and cathode wiring 182 are provided by extending the separation section 90.
  • the cathode pad 176 is connected to the temperature sensor 178 via a cathode wiring 182.
  • the anode pad 174 is connected to the temperature sensor 178 via an anode wiring 180.
  • the cathode pad 176 and the anode pad 174 are electrodes that contain a metal such as aluminum.
  • the current sense pad 172 is electrically connected to the current sense section 110.
  • the current sense pad 172 is an example of a front surface electrode.
  • the current sense section 110 has a structure similar to that of the transistor section 70 of the active section 120, and simulates the operation of the transistor section 70. A current proportional to the current flowing through the transistor section 70 flows through the current sense section 110. This makes it possible to monitor the current flowing through the transistor section 70.
  • the current sense section 110 does not have an emitter region 12, which will be described later. In other words, the current sense section 110 does not operate as a transistor.
  • the current sense section 110 has a gate trench section. The gate trench section of the current sense section 110 is electrically connected to the gate wiring section.
  • the bidirectional diode section 210 is disposed between the anode pad 174 and the cathode pad 176 on the front surface of the semiconductor device 100.
  • the bidirectional diode section 210 includes diodes electrically connected in series in both directions between the anode pad 174 and the cathode pad 176.
  • the bidirectional diode section 210 prevents the temperature sensing section 178 from being damaged by electrostatic discharge (Electro-Static Discharge, ESD).
  • the output comparison diode section 220 is provided between the anode pad 174 and the cathode pad 176.
  • the output comparison diode section 220 is electrically connected to the anode pad 174 and the cathode pad 176.
  • the output comparison diode section 220 includes an output comparison diode having a PN junction direction connected in anti-parallel to the PN junction direction of the temperature sense diode of the temperature sense section 178.
  • the output comparison diodes of the output comparison diode section 220 may have a similar design to the diodes of the temperature sense section 178, except for the direction of the PN junction.
  • no current flows through the output comparison diode section 220.
  • An output comparison operation is performed at predetermined intervals. During the output comparison operation, a current flows through the output comparison diode section 220. The output comparison operation makes it possible to know when to replace the temperature sense diode of the temperature sense section 178.
  • a protection diode having the same forward direction as the output comparison diode section 220 may be provided in parallel with the output comparison diode section 220.
  • the protection diode prevents the application of an overvoltage or the inflow of an overcurrent to the temperature sensing section 178 due to noise or the like when the temperature sensing section 178 is in operation.
  • FIG. 2 shows an example of the arrangement of emitter electrodes 52 provided on the front surface of the semiconductor device 100.
  • the emitter electrodes 52 are made of a metal conductor such as aluminum.
  • the emitter electrodes 52 are set to an emitter potential, which is a predetermined reference potential.
  • the emitter potential may be set to a ground potential.
  • the emitter electrode 52 is formed of a conductive material that contains a metal.
  • the emitter electrode 52 is formed of aluminum or an alloy mainly composed of aluminum (such as an alloy of aluminum-silicon or aluminum-silicon-copper).
  • the emitter electrode 52 is an example of a front surface electrode, similar to the current sense pad 172.
  • Each electrode may have a barrier metal formed of titanium or a titanium compound, etc., under an area formed of aluminum, etc.
  • the emitter electrode 52 is disposed in the region hatched with diagonal lines.
  • the emitter electrode 52 is not provided above the separation portion 90 that separates the active portion 120-1 and the active portion 120-2 from each other in the Y-axis direction. Similarly, the emitter electrode 52 is not provided above the pad region.
  • FIG. 3 shows an example of the arrangement of a protective film 150 provided above the front surface of the semiconductor device 100.
  • the protective film 150 is made of polyimide.
  • the outline of the area where the protective film 150 is arranged is shown by a dashed line and hatched with diagonal lines.
  • the protective film 150 may be in contact with the upper surface of the emitter electrode 52.
  • the protective film 150 in this example has a protective film 150-1 that covers the region where the gate pad 50 is provided, and a protective film 150-2 that covers the pad region.
  • the protective film 150-1 may have an opening that exposes a portion of the upper surface of the gate pad 50.
  • the protective film 150-1 may have an opening 153 that exposes a portion of the upper surface of the current sense pad 172, and an opening 154 that exposes a portion of the upper surfaces of the anode pad 174 and the cathode pad 176.
  • This allows wires and the like to be connected to the upper surface of the gate pad 50.
  • wires and the like can also be connected to the upper surfaces of the current sense pad 172, the anode pad 174, and the cathode pad 176.
  • the protective film 150 may further include a protective film 150-3 provided between the outer periphery of the active section 120 and the edge 102 (edges 102-1 to 102-4), and a protective film 150-4 covering the separation section 90.
  • the emitter electrode 52 is divided into two regions surrounded by the protective film 150-1, the protective film 150-2, the protective film 150-3, and the protective film 150-4.
  • the protective film 150 further includes protective film 150-5 and protective film 150-6 that are provided by extending the upper surface of the emitter electrode 52 in the Y-axis direction.
  • protective film 150-5 is sandwiched between protective film 150-2 and protective film 150-3, and protective film 150-6 is sandwiched between protective film 150-1 and protective film 150-3.
  • the protective films 150-5 and 150-6 are provided on the upper surface of the emitter electrode 52, unlike the other protective films 150 provided on the front surface of the semiconductor substrate 10. That is, of the protective films 150, only the protective films 150-5 and 150-6 are provided within the active section 120.
  • the active section 120 has a protective region 151 where a protective film is provided, and an unprotected region 152 where no protective film is provided.
  • the active section 120 in this example has a protective region 151-1 and a protective region 151-2 where the protective films 150-5 and 150-6 are provided, and an unprotected region 152-1, an unprotected region 152-2, and an unprotected region 152-3 where no protective film is provided.
  • FIG. 4 shows an example of the a-a' cross section of FIG. 3.
  • the a-a' cross section is an XZ plane passing through the active section 120-1.
  • the active section 120-1 in this example has an unprotected region 152-1 provided near the center when viewed from above, and unprotected regions 152-2 and 152-3 located on both sides of the unprotected region 152-1 in the X-axis direction.
  • the active section 120-1 further has a protected region 151-1 sandwiched between the unprotected region 152-1 and the unprotected region 152-2, and a protected region 151-2 sandwiched between the unprotected region 152-1 and the unprotected region 152-3.
  • Protective films 150-5 and 150-6 are provided on the protected region 151-1 and the protected region 151-2, respectively.
  • a plating portion 161 is provided on the upper surface of the emitter electrode 52.
  • plating portion 161 is Ni/Au, in which an Au layer is laminated on a Ni layer.
  • Plating portion 161 is separated into plating portion 161-1, plating portion 161-2, and plating portion 161-3 by protective film 150-5 and protective film 150-6.
  • Plating portion 161-1, plating portion 161-2, and plating portion 161-3 are provided in unprotected region 152-2 and unprotected region 152-3, respectively, which are located on either side of unprotected region 152-1.
  • protective film 150-5 is sandwiched between plating portion 161-1 and plating portion 161-2, and protective film 150-6 is sandwiched between plating portion 161-1 and plating portion 161-3.
  • Emitter electrode 52 is provided by extending below protective film 150-5 and protective film 150-6, as well as plating portion 161-1, plating portion 161-2, and plating portion 161-3.
  • the width W1 of the protection area 151-1 and the width W2 of the protection area 151-2 may be the same.
  • the width W1 of the protection area 151-1 and the width W2 of the protection area 151-2 are 100 ⁇ m or more and 1800 ⁇ m or less.
  • the thickness D1 of the protective film 150-5 and the thickness D2 of the protective film 150-6 may be the same.
  • the thickness refers to the distance in the +Z axis direction with the top surface of the emitter electrode 52 as the reference.
  • the thickness D1 of the protective film 150-5 and the thickness D2 of the protective film 150-6 are greater than the thickness d1 of the plating portion 161-1 sandwiched between the protective film 150-5 and the protective film 150-6.
  • the thickness D1 of the protective film 150-5 and the thickness D2 of the protective film 150-6 are 5 ⁇ m or more and 15 ⁇ m or less.
  • the thickness d1 of the plating portion 161-1 is 1 ⁇ m or more and 10 ⁇ m or less.
  • the area of the unprotected region 152-1 is larger than the areas of the unprotected regions 152-2 and 152-3 in a top view. Therefore, when mounting the semiconductor device 100, the emitter electrode 52 can be easily electrically connected to the outside by joining wiring such as a lead frame via a solder layer provided on the plating portion 161-1 of the unprotected region 152-1.
  • protective film 150-5 and protective film 150-6 is greater than the height of plating portion 161-1, it is possible to prevent the solder layer and the like on plating portion 161-1 of non-protected region 152-1 from flowing out into non-protected region 152-2 and non-protected region 152-3.
  • non-protected region 152-2 and non-protected region 152-3 are provided on opposite sides of non-protected region 152-1, it is possible to prevent the position of the solder layer and the like on the front surface of semiconductor substrate 10 from being biased.
  • FIG. 4 shows the XZ plane passing through active section 120-1, but the XZ plane passing through active section 120-2 has a similar configuration, so a description thereof will be omitted here.
  • FIG. 5 shows an example of a top view of the semiconductor device 100.
  • FIG. 5 shows the vicinity of the negative end of the active section 120-2 in the Y-axis direction.
  • the semiconductor device 100 includes a semiconductor substrate 10 having a transistor section 70 including a transistor element such as an IGBT, and a diode section 80 including a diode element such as a free wheel diode (FWD).
  • a transistor section 70 including a transistor element such as an IGBT and a diode section 80 including a diode element such as a free wheel diode (FWD).
  • FWD free wheel diode
  • the semiconductor device 100 of this example includes a gate trench portion 40, a dummy trench portion 30, a well region 130, an emitter region 12, a base region 14, and a contact region 15 provided inside the front surface side of a semiconductor substrate 10.
  • the gate trench portion 40 and the dummy trench portion 30 are each an example of a trench portion.
  • the semiconductor device 100 of this example also includes a gate metal layer 48 and an emitter electrode 52 provided above the front surface of the semiconductor substrate 10.
  • the gate metal layer 48 and the emitter electrode 52 are also an example of a front surface electrode.
  • the gate metal layer 48 and the emitter electrode 52 are provided separately from each other.
  • the gate metal layer 48 and the emitter electrode 52 are electrically insulated.
  • An interlayer insulating film is provided between the emitter electrode 52 and the gate metal layer 48 and the front surface of the semiconductor substrate 10, but is omitted in FIG. 5.
  • contact holes 49, 54, and 56 are provided through the interlayer insulating film. In FIG. 5, each contact hole is hatched with diagonal lines.
  • the emitter electrode 52 is provided above the gate trench portion 40, the dummy trench portion 30, the well region 130, the emitter region 12, the base region 14, and the contact region 15.
  • the emitter electrode 52 is electrically connected to the emitter region 12, the base region 14, and the contact region 15 on the front surface of the semiconductor substrate 10 by contact holes 54.
  • the emitter electrode 52 is also connected to a dummy conductive portion in the dummy trench portion 30 by contact holes 56.
  • the gate metal layer 48 may be provided in a ring shape along the outer periphery of the active portion 120. In this example, the gate metal layer 48 is provided along the outer periphery of each of the active portions 120-1 and 120-2. The gate metal layer 48 is connected to the gate conductive portion in the gate trench portion 40 by a contact hole 49.
  • Front electrodes such as the emitter electrode 52 or the gate metal layer 48 are made of a conductive material that contains metal. For example, they are made of aluminum or an aluminum-silicon alloy. Each electrode may have a barrier metal made of titanium or a titanium compound under the region made of aluminum or the like.
  • Each electrode may have a plug formed of tungsten or the like in the contact hole.
  • the plug may have a barrier metal on the side in contact with the semiconductor substrate 10, with tungsten embedded so as to contact the barrier metal, and may be formed of aluminum or the like on the tungsten.
  • the plug is provided in a contact hole that contacts the contact region 15 or the base region 14.
  • a P++ type plug region having a higher doping concentration than the contact region 15 may be provided below the plug contact hole. This can improve the contact resistance between the barrier metal and the contact region 15.
  • the depth of the plug region is approximately 0.1 ⁇ m or less, which is less than 10% of the depth of the contact region 15.
  • the plug region improves the contact resistance, improving the latch-up resistance during operation of the transistor section 70. Meanwhile, increases in conduction loss and switching loss during operation of the diode section 80 can be suppressed.
  • a connection portion 25 may further be provided to electrically connect the emitter electrode 52 or a front surface electrode such as the gate metal layer 48 to the semiconductor substrate 10.
  • the connection portion 25 is provided in a region including the inside of the contact hole 49 between the gate metal layer 48 and the gate conductive portion.
  • the connection portion 25 may also be provided in a region including the inside of the contact hole 56 between the emitter electrode 52 and the dummy conductive portion.
  • connection portion 25 is a conductive material such as a metal such as tungsten or polysilicon doped with impurities.
  • the connection portion 25 may also have a barrier metal such as titanium nitride.
  • the connection portion 25 is polysilicon doped with N-type impurities (N+).
  • the connection portion 25 is provided above the front surface of the semiconductor substrate 10 via an insulating film such as an oxide film.
  • the well region 130 is provided on the front surface side of the semiconductor substrate 10 relative to the drift region 18 described below.
  • the well region 130 is P+ type.
  • the well region 130 is provided in the edge termination structure and the isolation portion 90.
  • the well region 130 is provided in a predetermined range from the outer periphery to the inside of the active portion 120-1 and the active portion 120-2.
  • the well region 130 is electrically connected to the emitter electrode 52.
  • the well region 130 is provided from the front surface of the semiconductor substrate 10 to a position deeper than the lower end of the base region 14.
  • Each of the transistor section 70 and the diode section 80 has multiple trench sections arranged in the arrangement direction.
  • the transistor section 70 of this example one or more gate trench sections 40 and one or more dummy trench sections 30 are alternately provided along the arrangement direction.
  • the diode section 80 of this example multiple dummy trench sections 30 are provided along the arrangement direction.
  • the arrangement direction of the trench portions is the X-axis direction
  • the extension direction perpendicular to the arrangement direction is the Y-axis direction.
  • the gate trench portion 40 in this example may have two extension portions 39 (portions of the trench that are linear along the extension direction) that extend along the extension direction, and a connection portion 41 that connects the two extension portions 39.
  • connection portion 41 may be curved when viewed from above.
  • the connection portion 41 connects the ends of the two extension portions 39 in the Y-axis direction to the gate metal layer 48, and functions as a gate electrode to the gate trench portion 40.
  • the connection portion 41 by making the connection portion 41 curved, electric field concentration at the ends can be alleviated more effectively than if the connection portion 41 were completed at the extension portion 39.
  • the dummy trench section 30 is provided between each extension section 39 of the gate trench section 40.
  • one dummy trench section 30 is provided between each extension section 39, but two or more dummy trench sections 30 may be provided.
  • each extension portion 39 a dummy trench portion 30 does not have to be provided, and a gate trench portion 40 may be provided.
  • the electron current from the emitter region 12 can be increased, thereby reducing the on-voltage.
  • the dummy trench portion 30 may have a linear shape extending in the extension direction, and may have an extension portion 29 and a connection portion 31, similar to the gate trench portion 40.
  • the semiconductor device 100 shown in FIG. 4 has only dummy trench portions 30 having connection portions 31 arranged therein, but in other examples, the semiconductor device 100 may include linear dummy trench portions 30 that do not have connection portions 31.
  • the diffusion depth of the well region 130 may be deeper than the depth of the gate trench portion 40 and the dummy trench portion 30.
  • the ends of the gate trench portion 40 and the dummy trench portion 30 in the Y-axis direction are provided in the well region 130 when viewed from above. In other words, at the ends of each trench portion in the Y-axis direction, the bottom of each trench portion in the depth direction (-Z-axis direction) is covered by the well region 130. This makes it possible to reduce electric field concentration at the bottom of each trench portion.
  • the mesa portion refers to the region inside the semiconductor substrate 10 that is sandwiched between the trench portions.
  • the depth position of the mesa portion is from the front surface of the semiconductor substrate to the bottom end of the trench portion.
  • the mesa portion in this example is sandwiched between adjacent trench portions in the X-axis direction and extends in the extension direction (Y-axis direction) along the trenches on the front surface of the semiconductor substrate 10.
  • Each mesa portion has a base region 14.
  • at least one of an emitter region 12 and a contact region 15 may be provided in a region sandwiched between the base regions 14 when viewed from above.
  • the base region 14 is P- type
  • the emitter region 12 is N+ type
  • the contact region 15 is P+ type.
  • the base region 14 is provided in contact with the well region 130.
  • the emitter region 12 and the contact region 15 may be provided between the base region 14 and the front surface of the semiconductor substrate 10 in the depth direction.
  • dopants for the emitter region 12 include arsenic (As), phosphorus (P), and antimony (Sb).
  • the mesa portion of the transistor section 70 has an emitter region 12 exposed on the front surface of the semiconductor substrate 10.
  • the emitter region 12 is provided in contact with the gate trench portion 40.
  • the mesa portion in contact with the gate trench portion 40 has a contact region 15 exposed on the front surface of the semiconductor substrate 10.
  • the contact regions 15 and emitter regions 12 in the mesa portion are each provided from one trench portion to the other trench portion in the X-axis direction.
  • the contact regions 15 and emitter regions 12 in the mesa portion are alternately arranged along the extension direction of the trench portion (Y-axis direction).
  • the contact region 15 and emitter region 12 of the mesa portion may be provided in a stripe shape along the extension direction (Y-axis direction) of the trench portion.
  • the emitter region 12 is provided in a region that contacts the trench portion, and the contact region 15 is provided in a region sandwiched between the emitter regions 12.
  • the mesa portion of the diode portion 80 does not have an emitter region 12.
  • a base region 14 may be provided on the upper surface of the mesa portion of the diode portion 80.
  • the base region 14 may be disposed over the entire mesa portion of the diode portion 80.
  • the base region 14 of the diode portion 80 acts as an anode.
  • a contact hole 54 is provided above each mesa portion.
  • the contact holes 54 are arranged in a region sandwiched between the base regions 14 in the extension direction (Y-axis direction). In this example, the contact holes 54 are provided above the contact region 15, the base region 14, and the emitter region 12.
  • the contact holes 54 may be arranged in the center in the arrangement direction of the mesa portions (X-axis direction).
  • an N+ type cathode region 82 is provided on the rear surface of the semiconductor substrate 10.
  • a P+ type collector region 22 may be provided in an area where the cathode region 82 is not provided.
  • the boundary between the cathode region 82 and the collector region 22 is indicated by a dashed line.
  • FIG. 6 shows a schematic diagram of the structure of the front surface of the semiconductor substrate 10 near the protection region 151-1.
  • the emitter electrode 52 and other elements provided above the front surface of the semiconductor substrate 10 are omitted.
  • FIG. 6 shows an example of the structure near the protection region 151-1 of the active section 120-1, but the active section 120-2 has a similar structure, so a description thereof will be omitted.
  • a cathode region 82 is provided on the back surface of the semiconductor substrate 10.
  • the unprotected region 152-1 is provided near the center of the active section 120-1, and the unprotected region 152-2 is provided on the positive side of the pad region in the Y-axis direction, between the pad region, the protected region 151-1, and the gate metal layer 48.
  • Transistor sections 70 and diode sections 80 are alternately provided in the unprotected region 152-1 and the unprotected region 152-2.
  • FIG. 6 illustrates one transistor section 70 and one diode section 80 in each of the unprotected regions 152-1 and 152-2, but this is not limited to the above.
  • a plurality of transistor sections 70 and diode sections 80 may be provided alternately in each of the unprotected regions 152-1 and 152-2.
  • the length of the unprotected region 152-1 is greater than the length of the unprotected region 152-2.
  • the unprotected region 152-2 is a region provided in a corner portion of the chip where the unprotected region 152-1 and pad region are not provided, and by extending the active portion 120-1 to such a portion, the area on the chip can be effectively utilized.
  • Protected region 151-1 is sandwiched between unprotected region 152-1 and unprotected region 152-2.
  • protected region 151-1 is provided with only transistor section 70, and does not have diode section 80.
  • Protected region 151-1 may be provided in the center of transistor section 70.
  • FIG. 7 shows an example of the bb' cross section of FIG. 6.
  • the bb' cross section is an XZ plane that passes through the transistor section 70 and a part of the diode section 80, and passes through the emitter region 12 in the transistor section 70.
  • the semiconductor device 100 of this example has a semiconductor substrate 10, an interlayer insulating film 38, an emitter electrode 52, a protective film 150-5, a plating portion 161-2, and a collector electrode 24.
  • the interlayer insulating film 38 is formed above the front surface 21 of the semiconductor substrate 10, and the emitter electrode 52 is formed above the interlayer insulating film 38.
  • the drift region 18 is a region provided in the semiconductor substrate 10.
  • the drift region 18 is, as an example, N-type.
  • the drift region 18 may be a region remaining in the semiconductor substrate 10 without other doped regions being formed therein.
  • the doping concentration of the drift region 18 may be the doping concentration of the semiconductor substrate 10.
  • the buffer region 20 is a region provided below the drift region 18.
  • the buffer region 20 has the same conductivity type as the drift region 18, and is, for example, N-type.
  • the doping concentration of the buffer region 20 is higher than the doping concentration of the drift region 18.
  • the buffer region 20 may function as a field stop layer that prevents the depletion layer spreading from the lower surface side of the base region 14 from reaching the collector region 22 and the cathode region 82.
  • the collector region 22 is a region of a different conductivity type than the drift region 18, which is provided below the buffer region 20 in the transistor section 70.
  • the cathode region 82 is a region of the same conductivity type as the drift region 18, which is provided below the buffer region 20 in the diode section 80.
  • the boundary between the collector region 22 and the cathode region 82 is the boundary between the transistor section 70 and the diode section 80.
  • the collector electrode 24 is formed on the rear surface 23 of the semiconductor substrate 10.
  • the collector electrode 24 is formed of a conductive material such as a metal.
  • the base region 14 is a region of a different conductivity type from the drift region 18, which is provided above the drift region 18 in the mesa portion.
  • the base region 14 is P-type, for example.
  • the base region 14 is provided in contact with the gate trench portion 40.
  • the base region 14 may be provided in contact with the dummy trench portion 30.
  • the emitter region 12 is provided between the base region 14 and the front surface 21 of the semiconductor substrate 10.
  • the emitter region 12 is provided in the mesa portion of the transistor portion 70, and is not provided in the mesa portion of the diode portion 80.
  • the emitter region 12 is provided in contact with the gate trench portion 40.
  • the emitter region 12 may or may not be in contact with the dummy trench portion 30.
  • the contact regions 15 are provided alternately with the emitter regions 12 in the mesa portion of the transistor section 70.
  • the contact regions 15 may be provided to a position deeper in the semiconductor substrate 10 than the emitter regions 12.
  • the accumulation region 16 is a region that is provided closer to the front surface 21 of the semiconductor substrate 10 than the drift region 18.
  • the accumulation region 16 has the same conductivity type as the drift region 18, and is, for example, N+ type.
  • the accumulation region 16 is provided only in the transistor section 70, but may also be provided in the diode section 80. Furthermore, the accumulation region 16 may be provided in multiple stages.
  • the accumulation region 16 is provided in contact with the gate trench portion 40.
  • the accumulation region 16 may or may not be in contact with the dummy trench portion 30.
  • the doping concentration of the accumulation region 16 is higher than the doping concentration of the drift region 18.
  • One or more gate trench portions 40 and one or more dummy trench portions 30 are provided on the front surface 21 of the semiconductor substrate 10. Each trench portion is provided from the front surface 21 of the semiconductor substrate 10 to the drift region 18. In the regions where at least one of the emitter region 12, the base region 14, the contact region 15, and the accumulation region 16 is provided, each trench portion also penetrates these regions to reach the drift region 18.
  • the trench portion penetrating the doping region is not limited to being manufactured in the order of forming the doping region and then the trench portion. Forming the trench portion and then forming the doping region between the trench portions is also included in the trench portion penetrating the doping region.
  • the gate trench portion 40 has a gate trench, a gate insulating film 42, and a gate conductive portion 44 formed on the front surface 21 of the semiconductor substrate 10.
  • the gate insulating film 42 is provided to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is provided inside the gate trench, further inside than the gate insulating film 42.
  • the gate insulating film 42 insulates the gate conductive portion 44 from the semiconductor substrate 10.
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • the gate trench portion 40 is covered by an interlayer insulating film 38 on the front surface 21 of the semiconductor substrate 10.
  • the gate conductive portion 44 includes a region that faces the adjacent base region 14 on the mesa side, across the gate insulating film 42, in the depth direction (-Z axis direction) of the semiconductor substrate 10. When a predetermined voltage is applied to the gate conductive portion 44, a channel is formed by an electron inversion layer in the surface layer of the interface of the base region 14 that contacts the gate trench.
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40.
  • the dummy trench portion 30 has a dummy trench, a dummy insulating film 32, and a dummy conductive portion 34 formed on the front surface 21 side of the semiconductor substrate 10.
  • the dummy insulating film 32 is provided to cover the inner wall of the dummy trench.
  • the dummy conductive portion 34 is provided inside the dummy trench and is provided further inward than the dummy insulating film 32.
  • the dummy insulating film 32 insulates the dummy conductive portion 34 from the semiconductor substrate 10.
  • the dummy trench portion 30 is covered by an interlayer insulating film 38 on the front surface 21 of the semiconductor substrate 10.
  • the interlayer insulating film 38 is provided on the front surface 21 of the semiconductor substrate 10.
  • An emitter electrode 52 is provided above the interlayer insulating film 38.
  • One or more contact holes 54 are provided in the interlayer insulating film 38 to electrically connect the emitter electrode 52 to the semiconductor substrate 10.
  • Contact holes 55 and 56 may also be provided penetrating the interlayer insulating film 38.
  • a lifetime control region 85 including a lifetime killer is provided in the drift region 18, extending from the diode section 80 to at least a portion of the transistor section 70.
  • the lifetime control region 85 is a crystal defect formed inside the semiconductor substrate 10 by injecting helium ions or the like at a predetermined depth position.
  • the lifetime control region 85 promotes recombination between holes generated in the base region 14 of the diode section 80 and the transistor section 70 and electrons injected from the cathode region 82, and promotes carrier annihilation, thereby suppressing the peak current during reverse recovery.
  • the peak position of the lifetime killer concentration distribution in the Z-axis direction is indicated by an "x" symbol.
  • the peak position of the lifetime killer concentration distribution may be at the same depth as the bottom end of the well region 130, or it may be deeper.
  • the lifetime control region 85 may be formed to have multiple peaks of the lifetime killer concentration distribution in the Z-axis direction.
  • the lifetime control region 85 in this example is formed by irradiating the front surface 21 side of the semiconductor substrate 10 with protons or helium. In one example, the lifetime control region 85 is formed by shielding the area where the lifetime control region 85 is not to be formed with a mask such as resist and irradiating with helium ions.
  • the lifetime control region 85 is provided only in the non-protected region 152, and not in the protected region 151.
  • the lifetime control region 85 is spaced apart from the protected region 151, and the distance L1 between the protected region 151-1 and the lifetime control region 85 in the X-axis direction is 20 ⁇ m or more and 1800 ⁇ m or less.
  • helium ions are irradiated from the front surface 21 side of the semiconductor substrate 10.
  • helium ions are light ions, their range changes in the protected region 151 where the protective film 150 is provided, and this causes variation in the depth direction position of the lifetime control region 85 between the protected region 151 and the unprotected region 152.
  • the protected region 151 is not irradiated with helium ions, and only the unprotected region 152 is irradiated with helium ions, thereby making the depth direction position of the lifetime control region 85 uniform and promoting carrier annihilation when the diode section 80 is turned off, thereby suppressing the peak current during reverse recovery.
  • the distance L2 that the lifetime control region 85 extends in the transistor portion 70 is 80% or more and 250% or less of the thickness D0 of the semiconductor substrate 10.
  • the thickness D0 of the semiconductor substrate 10 refers to the distance from the front surface 21 to the back surface 23 in the depth direction (-Z-axis direction) of the semiconductor substrate 10.
  • the thickness D0 of the semiconductor substrate 10 may be 50 ⁇ m or more and 150 ⁇ m or less, or may be 70 ⁇ m or more and 80 ⁇ m or less.
  • the diode section 80 When the diode section 80 is in operation, carriers diffuse from the diode section 80 to the outside. In one example, the carriers move at an angle of approximately 45° from the front surface 21 of the semiconductor substrate 10 toward the back surface 23. In this example, the lifetime control region 85 is provided so as to extend into the transistor section 70 by a distance L2, thereby making it possible to capture the carriers that have diffused from the diode section 80.
  • the distance between the protective region 151-1 and the diode section 80 in the X-axis direction is equal to or greater than the thickness D0 of the semiconductor substrate 10.
  • the protective film 150 is formed by over-etching polyimide, but there is a large variation in the finished position. Therefore, by providing a margin, it is possible to suppress the effect on performance even if variation occurs.
  • the protective region 151 in this example is provided inside the transistor section 70, separated from the diode section 80 and the lifetime control region 85. This allows the lifetime control region 85 to be provided without being affected by the protective film 150, and by promoting carrier annihilation when the diode section 80 is turned off, the peak current during reverse recovery can be suppressed.
  • FIG. 8 shows an example of a method for manufacturing the semiconductor device 100.
  • the process for forming the lifetime control region 85 will be mainly described in the method for manufacturing the semiconductor device 100, using the same cross section b-b' of FIG. 6 as FIG. 7 as an example.
  • the manufacturing method of the semiconductor device 100 of this example includes the steps of forming an active section 120 (plated active section 120-1 in FIG. 8) in which transistor sections 70 and diode sections 80 are alternately arranged in the semiconductor substrate 10, forming a plurality of trench sections (gate trench sections 40 and dummy trench sections 30 in FIG. 8) in the semiconductor substrate 10, and forming an emitter electrode 52 above the front surface 21 of the semiconductor substrate 10.
  • the step of forming the active portion 120 includes a step of injecting dopants into the semiconductor substrate 10 to form impurity-injected regions such as the emitter region 12, the base region 14, the contact region 15, and the accumulation region 16.
  • the step of forming the multiple trench portions includes a step of forming trenches by etching the front surface 21 of the semiconductor substrate 10, oxidizing or nitriding the semiconductor on the inner wall of the trench to form an insulating film (gate insulating film 42 and dummy insulating film 32 in FIG. 8), and filling the inside of the insulating film with a conductive material such as polysilicon to form a conductive portion (gate conductive portion 44 and dummy conductive portion 34 in FIG. 8). Either the step of forming the active portion 120 or the step of forming the multiple trench portions may be performed first.
  • the stage of forming the emitter electrode 52 includes forming an interlayer insulating film 38 of BPSG or the like above the front surface 21 of the semiconductor substrate 10, etching the interlayer insulating film 38 to form contact holes, and then depositing a film of aluminum or an alloy containing aluminum as a main component (e.g., an aluminum-silicon alloy, an aluminum-silicon-copper alloy, etc.) on the front surface 21 of the semiconductor substrate 10 and the interlayer insulating film 38.
  • a film of aluminum or an alloy containing aluminum as a main component e.g., an aluminum-silicon alloy, an aluminum-silicon-copper alloy, etc.
  • the method for manufacturing the semiconductor device 100 further includes a step of forming a polyimide protective film 150 (protective film 150-5 in FIG. 8) on the upper surface of the emitter electrode 52. After the polyimide applied to the front surface 21 of the semiconductor substrate 10 is spin-coated and cured, the polyimide in the non-protected region 152 (non-protected region 152-2 in FIG. 8) is removed, so that the protective film 150 is formed in the protected region 151 (protected region 151-1 in FIG. 8).
  • a plated portion 161 (plated portion 161-2 in FIG. 8) may be formed on the upper surface of the emitter electrode 52.
  • plated portion 161 is a Ni/Au film in which an Au film for oxidation prevention is grown by immersion on a Ni film formed by electroless plating.
  • the diode section 80 is included in the non-protected region 152, and the protected region 151 is included in the transistor section 70.
  • the distance between the diode section 80 and the protected region 151 is equal to or greater than the thickness D0 of the semiconductor substrate 10.
  • the thickness of the semiconductor substrate 10 may be equal to or greater than 50 ⁇ m and equal to or less than 150 ⁇ m, or may be equal to or greater than 70 ⁇ m and equal to or less than 80 ⁇ m.
  • the method for manufacturing the semiconductor device 100 further includes a step of forming a lifetime control region 85 in the diode section 80 by irradiating a lifetime killer from the front surface 21 side of the semiconductor substrate 10.
  • the lifetime killer is helium or protons.
  • helium ions are irradiated through resist 190 arranged above protective film 150.
  • the width of resist 190 is greater than the width of protective film 150, and resist 190 is arranged to cover at least the entire protective film 150 when viewed from above.
  • the distance L1 between the end of the resist 190 and the end of the protective film 150 is 0 ⁇ m or more and 1800 ⁇ m or less.
  • the end of the resist 190 may coincide with the end of the lifetime control region 85.
  • the resist 190 is disposed in the transistor section 70 at a distance from the diode section 80. In the X-axis arrangement direction, the distance between the diode section 80 and the resist 190 is 80% or more and 250% or less of the thickness D0 of the semiconductor substrate 10. After the lifetime control region 85 is formed, the resist 190 is removed by a developer.
  • the protective region 151 is formed inside the transistor section 70, separated from the diode section 80 and the lifetime control region 85. This allows the lifetime control region 85 to be formed without being affected by the protective film 150, and by promoting carrier annihilation when the diode section 80 is turned off, the peak current during reverse recovery can be suppressed.

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Abstract

半導体装置（100）は、トランジスタ部（70）およびダイオード部（80）が交互に設けられた活性部（120）を有し、前記トランジスタ部および前記ダイオード部の延伸方向に延伸する複数のトレンチ部（30、 40）が設けられた半導体基板（10）と、前記半導体基板のおもて面の上方に設けられたエミッタ電極（52）と、前記エミッタ電極の上面に設けられたポリイミドの保護膜（150）と、を備え、前記ダイオード部は、前記半導体基板のおもて面側から照射されたライフタイムキラーを含むライフタイム制御領域（85）を有し、前記活性部は、前記保護膜が設けられた保護領域（151-1）と、前記保護膜が設けられていない非保護領域（152-2）とを有し、前記ダイオード部は前記非保護領域に含まれ、前記保護領域は前記トランジスタ部に含まれている。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関する。
　従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタ部と、ダイオード部とを同一基板に形成した半導体装置において、ヘリウムイオン等の粒子線を半導体基板の所定深さ位置に照射し、ライフタイムキラーを含むライフタイム制御領域を設ける技術が知られている（例えば、特許文献１）。また、アルミニウム薄膜からなる素子電極の表面に、十字状パターンとして形成されたポリイミド樹脂からなる保護膜が設けられた半導体装置が記載されている（例えば、特許文献２）。
［先行技術文献］
［特許文献］
　　［特許文献１］　特開２０１７－１３５３３９号公報
　　［特許文献２］　特開２００９－３８１４０号公報
解決しようとする課題
　半導体基板のおもて面側からヘリウムイオン等の軽イオンを照射する場合、ポリイミドの有無によって、半導体基板中の軽イオンの飛程が異なってしまう。
一般的開示
　本発明の第１の態様においては、半導体装置を提供する。半導体装置は、トランジスタ部およびダイオード部が交互に設けられた活性部を有し、前記トランジスタ部および前記ダイオード部の延伸方向に延伸する複数のトレンチ部が設けられた半導体基板と、前記半導体基板のおもて面の上方に設けられたエミッタ電極と、前記エミッタ電極の上面に設けられたポリイミドの保護膜と、を備え、前記ダイオード部は、前記半導体基板のおもて面側から照射されたライフタイムキラーを含むライフタイム制御領域を有し、前記活性部は、前記保護膜が設けられた保護領域と、前記保護膜が設けられていない非保護領域とを有し、前記ダイオード部は前記非保護領域に含まれ、前記保護領域は前記トランジスタ部に含まれている。
　トレンチ配列方向において、前記トランジスタ部の幅は、３００μｍ以上、２０００μｍ以下であってよい。
　トレンチ配列方向において、前記ダイオード部の幅は、２００μｍ以上、２０００μｍ以下であってよい。
　トレンチ配列方向において、前記保護領域の幅は、１００μｍ以上、１８００μｍ以下であってよい。
　トレンチ配列方向において、前記保護領域と前記ダイオード部との間の距離は、前記半導体基板の厚さ以上であってよい。
　前記ライフタイム制御領域は、トレンチ配列方向において、前記ダイオード部から前記トランジスタ部の少なくとも一部に延伸して設けられており、トレンチ配列方向において、前記ライフタイム制御領域が前記トランジスタ部で延伸する距離は、前記半導体基板の厚さの８０％以上、２５０％以下であってよい。
　前記半導体基板の厚さは、５０μｍ以上、１５０μｍ以下であってよい。
　前記ライフタイム制御領域は、前記非保護領域のみに設けられており、トレンチ配列方向において、前記保護領域と前記ライフタイム制御領域との間の距離は、２０μｍ以上、１８００μｍ以下であってよい。
　前記エミッタ電極の上面に設けられ、前記保護膜を間に挟む第１めっき部および第２めっき部をさらに備え、前記エミッタ電極は、前記保護膜、前記第１めっき部および前記第２めっき部の下方を延伸して設けられていてよい。
　前記保護膜は、前記第１めっき部を間に挟む第１保護膜および第２保護膜を有し、前記第１保護膜および前記第２保護膜の厚さは、前記第１めっき部の厚さよりも大きくてよい。
　前記非保護領域は、第１非保護領域および第２非保護領域を有し、前記保護領域は、前記第１非保護領域と前記第２非保護領域との間に挟まれていてよい。
　本発明の第２の態様においては、半導体装置の製造方法を提供する。半導体装置の製造方法は、半導体基板にトランジスタ部およびダイオード部が交互に設けられた活性部を形成する段階と、前記半導体基板に、前記トランジスタ部および前記ダイオード部の延伸方向に延伸する複数のトレンチ部を形成する段階と、前記半導体基板のおもて面の上方にエミッタ電極を形成する段階と、前記エミッタ電極の上面にポリイミドの保護膜を形成する段階と、前記ダイオード部において、前記半導体基板のおもて面側からライフタイムキラーを照射してライフタイム制御領域を形成する段階と、を備え、前記活性部は、上面視で、前記保護膜が設けられた保護領域と、前記保護膜が設けられていない非保護領域とを有し、前記ダイオード部は前記非保護領域に含まれ、前記保護領域は前記トランジスタ部に含まれている。
　前記ライフタイムキラーは、前記保護膜の上方に配置されたレジストを介して照射され、トレンチ配列方向において、前記レジストの幅は、前記保護膜の幅よりも大きくてよい。
　前記レジストは、上面視で、前記保護膜の全体を少なくとも覆って配置されてよい。
　トレンチ配列方向において、前記レジストの端部と前記保護膜の端部との間の距離は、０μｍ以上、１８００μｍ以下であってよい。
　前記レジストは、前記ダイオード部から離間して前記トランジスタ部に配置され、トレンチ配列方向において、前記ダイオード部と前記レジストとの間の距離は、前記半導体基板の厚さの８０％以上、２５０％以下であってよい。
　トレンチ配列方向において、前記ダイオード部と前記保護領域との間の距離は、前記半導体基板の厚さ以上であってよい。
　前記半導体基板の厚さは、５０μｍ以上、１５０μｍ以下であってよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例に係る半導体装置１００のおもて面の各構成要素の配置の一例を示す。 半導体装置１００のおもて面に設けられたエミッタ電極５２の配置の一例を示す。 半導体装置１００のおもて面に設けられた保護膜１５０の配置の一例を示す。 図３のａ－ａ'断面の一例を示す。 半導体装置１００の上面図の一例を示す。 保護領域１５１－１付近における半導体基板１０のおもて面の構造を概略的に示す。 図６のｂ－ｂ'断面の一例を示す。 半導体装置１００の製造方法の一例を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「おもて」または「上」、他方の側を「裏」または「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「おもて」、「上」、「裏」、および「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。また本明細書では、＋Ｚ軸方向から見ることを上面視と称する場合がある。
　本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
　本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。ただし、各ドーピング領域の導電型は、それぞれ逆の極性であってもよい。また、本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。
　本明細書においてドーピング濃度とは、ドナーまたはアクセプタとして活性化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差を、ドナーまたはアクセプタのうちの多い方の濃度とする場合がある。当該濃度差は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ）により計測されるキャリア濃度を、ドナーまたはアクセプタの濃度としてよい。また、ドナーまたはアクセプタの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナーまたはアクセプタの濃度としてよい。ドナーまたはアクセプタが存在する領域におけるドナーまたはアクセプタの濃度がほぼ均一な場合等においては、当該領域におけるドナー濃度またはアクセプタ濃度の平均値をドナー濃度またはアクセプタ濃度としてよい。
　図１は、実施例に係る半導体装置１００のおもて面の各構成要素の配置の一例を示す。半導体装置１００は、半導体基板１０と、ゲートパッド５０と、電流センスパッド１７２と、温度センス部１７８と、温度センス部１７８と電気的に接続されたアノードパッド１７４およびカソードパッド１７６と、双方向ダイオード部２１０と、出力比較ダイオード部２２０と、を備える。電流センスパッド１７２、アノードパッド１７４、カソードパッド１７６、双方向ダイオード部２１０および出力比較ダイオード部２２０が設けられた領域を、パッド領域と総称することがある。
　半導体基板１０は、端辺１０２を有する。本明細書において、図１の上面視における半導体基板１０の１つの端辺１０２－１の方向をＸ軸とし、Ｘ軸に垂直な方向をＹ軸とする。本例ではＸ軸は、端辺１０２－１の方向に取られている。また、Ｘ軸方向とＹ軸方向に対し垂直であり、右手系をなす方向をＺ軸方向と称する。本例の温度センス部１７８は、半導体基板１０の＋Ｚ軸方向に設けられている。
　半導体基板１０は、シリコンまたは化合物半導体等の半導体材料で設けられている。半導体基板１０において、温度センス部１７８が設けられる側をおもて面と称し、対向する側の面を裏面と称する。本明細書において、半導体基板１０のおもて面と裏面とを結ぶ方向を深さ方向と称する。本例の半導体基板１０は、おもて面において略矩形の形状を有するが、異なる形状を有していてもよい。
　半導体基板１０は、活性部１２０を有する。活性部１２０は、半導体装置１００をオン状態にした場合に半導体基板１０のおもて面と裏面の間で、深さ方向に主電流が流れる領域である。活性部１２０の後述するゲート導電部４４は、後述するゲート配線部によりゲートパッド５０と電気的に接続されている。
　活性部１２０は、上面視で、活性部１２０－１および活性部１２０－２に分割されて配置されてよい。本例の活性部１２０－１および活性部１２０－２は、半導体基板１０のおもて面の中央Ａｃを通ってＹ軸方向に延伸する分離部９０によりＹ軸方向に分離されている。ここで、活性部１２０の中央Ａｃとは、上面視における活性部１２０の幾何学的な重心である。活性部１２０－１および活性部１２０－２は、間にパッド領域を挟んで設けられてよい。
　活性部１２０には、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のトランジスタ素子を含むトランジスタ部７０およびＦＷＤ（還流ダイオード）等のダイオード素子を含むダイオード部８０が設けられている。トランジスタ部７０およびダイオード部８０は、ＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ　ＩＧＢＴ，逆導通型ＩＧＢＴ）を形成する。
　図１では、活性部１２０において、トランジスタ部７０が配置される領域には記号「Ｉ」が付されており、ダイオード部８０が配置される領域には記号「Ｆ」が付されている。本例のトランジスタ部７０およびダイオード部８０は、活性部１２０の各領域において、Ｘ軸方向に交互に並んで配置されている。Ｘ軸方向において、トランジスタ部７０の幅は、３００μｍ以上、２０００μｍ以下であり、ダイオード部８０の幅は２００μｍ以上、２０００μｍ以下である。
　半導体装置１００は、おもて面において、活性部１２０の外周と端辺１０２との間にエッジ終端構造部を有する。エッジ終端構造部は、例えば、活性部１２０を囲んで環状に設けられるガードリング、フィールドプレート、およびこれらを組み合わせた構造を有する。
　温度センス部１７８は、分離部９０に配置されてよい。分離部９０には、活性部１２０が設けられていない。半導体基板１０の活性部１２０を集積化すると、活性部１２０に形成されたスイッチング素子からの発熱により半導体基板１０の中央部が加熱しやすくなる。温度センス部１７８を中央付近の分離部９０に設けることにより、トランジスタ部７０の温度を監視できる。これにより、トランジスタ部７０が通常動作温度範囲である接合温度を超えて過熱することを防止できる。
　温度センス部１７８は、温度センスダイオードによって設けられてよい。一例として、温度センス部１７８は、ショットキーダイオードによって設けられている。また、温度センス部１７８は、半導体基板１０の上方に絶縁膜を介して設けられた、多結晶シリコンによるＰＮ接合ダイオードによって設けられてもよい。
　温度センスダイオードのアノードおよびカソードには、それぞれ金属製のアノード配線１８０およびカソード配線１８２が接続されている。アノード配線１８０およびカソード配線１８２は、アルミニウム等の金属を含む配線である。アノード配線１８０およびカソード配線１８２は、温度センス配線の一例である。アノード配線１８０およびカソード配線１８２は、分離部９０を延伸して設けられている。
　カソードパッド１７６は、カソード配線１８２を介して温度センス部１７８に接続されている。アノードパッド１７４は、アノード配線１８０を介して温度センス部１７８に接続されている。カソードパッド１７６およびアノードパッド１７４は、アルミニウム等の金属を含む電極である。
　電流センスパッド１７２は、電流センス部１１０に電気的に接続されている。電流センスパッド１７２は、おもて面電極の一例である。電流センス部１１０は、活性部１２０のトランジスタ部７０と同様の構造を有しており、トランジスタ部７０の動作を模擬する。電流センス部１１０には、トランジスタ部７０に流れる電流に比例する電流が流れる。これにより、トランジスタ部７０に流れる電流を監視できる。
　なお、電流センス部１１０には、トランジスタ部７０と異なり、後述のエミッタ領域１２が設けられていない。つまり、電流センス部１１０は、トランジスタとして動作しない。電流センス部１１０にはゲートトレンチ部が設けられている。電流センス部１１０のゲートトレンチ部は、ゲート配線部と電気的に接続されている。
　双方向ダイオード部２１０は、半導体装置１００のおもて面において、アノードパッド１７４およびカソードパッド１７６の間に配置されている。双方向ダイオード部２１０は、アノードパッド１７４およびカソードパッド１７６の間に、直列双方向で電気的に接続されたダイオードを含む。双方向ダイオード部２１０は、温度センス部１７８が静電気放電（Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ，ＥＳＤ）により損傷することを防止する。
　出力比較ダイオード部２２０は、アノードパッド１７４およびカソードパッド１７６の間に設けられている。出力比較ダイオード部２２０は、アノードパッド１７４およびカソードパッド１７６に電気的に接続されている。出力比較ダイオード部２２０は、温度センス部１７８の温度センスダイオードのＰＮ接合の方向とは、逆並列に接続されたＰＮ接合の方向を有する出力比較ダイオードを含む。
　出力比較ダイオード部２２０の出力比較ダイオードは、ＰＮ接合の方向を除き、温度センス部１７８のダイオードと同様の設計を有していてもよい。半導体装置１００の動作時において、出力比較ダイオード部２２０には電流が通電されない。予め定められた周期ごとに、出力比較動作が行われる。出力比較動作の際に、出力比較ダイオード部２２０に電流が通電される。出力比較動作により、温度センス部１７８の温度センスダイオードの交換時期を把握できる。
　出力比較ダイオード部２２０と並列に、順方向が出力比較ダイオード部２２０と同一の保護ダイオードが設けられてもよい。保護ダイオードは、温度センス部１７８の動作時に、ノイズ等により温度センス部１７８に対して過電圧の印加または過電流の流入が発生することを防止する。
　図２は、半導体装置１００のおもて面に設けられたエミッタ電極５２の配置の一例を示す。エミッタ電極５２は、アルミニウム等の金属の導体により設けられている。本例のエミッタ電極５２は、予め定められた基準電位であるエミッタ電位に設定されている。あるいは、エミッタ電位は、接地電位に設定されてもよい。
　エミッタ電極５２は、金属を含む導電性材料で形成されている。例えば、エミッタ電極５２は、アルミニウムまたはアルミニウムを主成分とする合金（アルミニウム－シリコン、アルミニウム－シリコン－銅等の合金）で形成される。エミッタ電極５２は、電流センスパッド１７２と同様に、おもて面電極の一例である。各電極は、アルミニウム等で形成された領域の下層にチタンまたはチタン化合物等で形成されたバリアメタルを有してよい。
　図２において、エミッタ電極５２は、斜線のハッチングが付された領域に配置されている。エミッタ電極５２は、活性部１２０－１と活性部１２０－２とをＹ軸方向に互いに分離する分離部９０の上方には設けられていない。同様に、パッド領域の上方にも、エミッタ電極５２は設けられていない。
　図３は、半導体装置１００のおもて面の上方に設けられた保護膜１５０の配置の一例を示す。本例の保護膜１５０は、ポリイミドで形成されている。図３においては、保護膜１５０が配置される領域の輪郭を破線で示し、斜線のハッチングを付している。保護膜１５０は、エミッタ電極５２の上面に接していてよい。
　本例の保護膜１５０は、ゲートパッド５０が設けられた領域を覆う保護膜１５０－１と、パッド領域を覆う保護膜１５０－２とを有する。保護膜１５０－１は、ゲートパッド５０の上面の一部を露出させる開口部を有してよい。さらに、保護膜１５０－１は、電流センスパッド１７２の上面の一部を露出させる開口部１５３と、アノードパッド１７４およびカソードパッド１７６の上面の一部を露出させる開口部１５４とを有してもよい。これにより、ゲートパッド５０の上面にワイヤ等を接続できる。また、同様に、電流センスパッド１７２、アノードパッド１７４およびカソードパッド１７６の上面にも、ワイヤ等を接続できる。
　保護膜１５０は、活性部１２０の外周と端辺１０２（端辺１０２－１～１０２－４）との間に設けられた保護膜１５０－３と、分離部９０を覆う保護膜１５０－４をさらに有してよい。つまり、エミッタ電極５２は、保護膜１５０－１、保護膜１５０－２、保護膜１５０－３および保護膜１５０－４によって囲まれた２つの領域に分割されている。
　本例の保護膜１５０は、エミッタ電極５２の上面をＹ軸方向に延伸して設けられた保護膜１５０－５および保護膜１５０－６をさらに有する。図３では、Ｙ軸方向において、保護膜１５０－５は、保護膜１５０－２と保護膜１５０－３との間に挟まれ、保護膜１５０－６は、保護膜１５０－１と保護膜１５０－３との間に挟まれている。
　保護膜１５０－５および保護膜１５０－６は、半導体基板１０のおもて面に設けられた他の保護膜１５０と異なり、エミッタ電極５２の上面に設けられている。すなわち、保護膜１５０の中で保護膜１５０－５および保護膜１５０－６のみが、活性部１２０内に設けられている。活性部１２０は、保護膜が設けられた保護領域１５１と、保護膜が設けられていない非保護領域１５２とを有する。本例の活性部１２０は、保護膜１５０－５および保護膜１５０－６が設けられた保護領域１５１－１および保護領域１５１－２と、保護膜が設けられていない非保護領域１５２－１、非保護領域１５２－２および非保護領域１５２－３とを有する。
　図４は、図３のａ－ａ'断面の一例を示す。ａ－ａ'断面は、活性部１２０－１を通るＸＺ面である。本例の活性部１２０－１は、上面視で中央付近に設けられた非保護領域１５２－１と、Ｘ軸方向において非保護領域１５２－１の両側に位置する非保護領域１５２－２および非保護領域１５２－３とを有する。活性部１２０－１は、非保護領域１５２－１と非保護領域１５２－２との間に挟まれた保護領域１５１－１と、非保護領域１５２－１と非保護領域１５２－３との間に挟まれた保護領域１５１－２とをさらに有する。保護領域１５１－１および保護領域１５１－２には、それぞれ、保護膜１５０－５および保護膜１５０－６が設けられている。
　エミッタ電極５２の上面には、めっき部１６１が設けられている。一例において、めっき部１６１は、Ｎｉ層上にＡｕ層が積層されたＮｉ／Ａｕである。めっき部１６１は、保護膜１５０－５および保護膜１５０－６によって、めっき部１６１－１、めっき部１６１－２およびめっき部１６１－３に分離されている。めっき部１６１－１、めっき部１６１－２およびめっき部１６１－３は、それぞれ、非保護領域１５２－１の両側に位置する非保護領域１５２－２および非保護領域１５２－３に設けられている。
　図４では、保護膜１５０－５がめっき部１６１－１とめっき部１６１－２との間に挟まれ、保護膜１５０－６がめっき部１６１－１とめっき部１６１－３との間に挟まれている。エミッタ電極５２は、保護膜１５０－５および保護膜１５０－６、ならびにめっき部１６１－１、めっき部１６１－２およびめっき部１６１－３の下方を延伸して設けられている。
　Ｘ軸方向において、保護領域１５１－１の幅Ｗ１と保護領域１５１－２の幅Ｗ２とは、同じであってよい。本例において、保護領域１５１－１の幅Ｗ１および保護領域１５１－２の幅Ｗ２は、１００μｍ以上、１８００μｍ以下である。
　保護膜１５０－５の厚さＤ１と保護膜１５０－６の厚さＤ２とは、同じであってよい。ここで、厚さとは、エミッタ電極５２の上面を基準とした、＋Ｚ軸方向の距離をいう。本例において、保護膜１５０－５の厚さＤ１および保護膜１５０－６の厚さＤ２は、保護膜１５０－５と保護膜１５０－６との間に挟まれためっき部１６１－１の厚さｄ１よりも大きい。保護膜１５０－５の厚さＤ１および保護膜１５０－６の厚さＤ２は、５μｍ以上、１５μｍ以下である。めっき部１６１－１の厚さｄ１は、１μｍ以上、１０μｍ以下である。
　再び図２を参照すると、上面視で、非保護領域１５２－１の面積は、非保護領域１５２－２および非保護領域１５２－３のそれぞれの面積よりも大きい。従って、半導体装置１００の実装時、リードフレーム等の配線を、非保護領域１５２－１のめっき部１６１－１上に設けたはんだ層を介して接合することにより、エミッタ電極５２を容易に外部と電気的に接続することができる。
　また、保護膜１５０－５および保護膜１５０－６の高さはめっき部１６１－１の高さよりも大きいので、非保護領域１５２－１のめっき部１６１－１上のはんだ層等が、非保護領域１５２－２および非保護領域１５２－３に流れ出すことを抑制できる。また、非保護領域１５２－１を中心として非保護領域１５２－２および非保護領域１５２－３を反対側に設けることで、半導体基板１０のおもて面におけるはんだ層等の位置の偏りを抑制できる。
　図４は活性部１２０－１を通るＸＺ面を示したが、活性部１２０－２を通るＸＺ面も同様の構成を有するので、ここでは説明を省略する。
　図５は、半導体装置１００の上面図の一例を示す。図５は、活性部１２０－２のＹ軸方向負側端部近傍を示す。半導体装置１００は、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０とを有する半導体基板１０を備える。
　本例の半導体装置１００は、半導体基板１０のおもて面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１３０、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。
　また、本例の半導体装置１００は、半導体基板１０のおもて面の上方に設けられたゲート金属層４８およびエミッタ電極５２を備える。ゲート金属層４８およびエミッタ電極５２も、おもて面電極の一例である。ゲート金属層４８およびエミッタ電極５２は、互いに分離して設けられている。ゲート金属層４８とエミッタ電極５２とは、電気的に絶縁されている。
　エミッタ電極５２およびゲート金属層４８と、半導体基板１０のおもて面との間には層間絶縁膜が設けられているが、図５では省略している。本例の層間絶縁膜には、コンタクトホール４９、５４および５６が、当該層間絶縁膜を貫通して設けられている。図５においては、それぞれのコンタクトホールに斜線のハッチングを付している。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１３０、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられている。エミッタ電極５２は、コンタクトホール５４によって、半導体基板１０のおもて面におけるエミッタ領域１２、ベース領域１４およびコンタクト領域１５と電気的に接続されている。また、エミッタ電極５２は、コンタクトホール５６によってダミートレンチ部３０内のダミー導電部と接続されている。
　ゲート金属層４８は、活性部１２０の外周に沿って環状に設けられてよい。本例のゲート金属層４８は、活性部１２０－１および活性部１２０－２のそれぞれの外周に沿って設けられている。ゲート金属層４８は、コンタクトホール４９によってゲートトレンチ部４０内のゲート導電部と接続されている。
　エミッタ電極５２またはゲート金属層４８等のおもて面電極は、金属を含む導電性材料で形成される。例えば、アルミニウムまたはアルミニウム－シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。
　各電極は、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。プラグは、半導体基板１０に接する側にバリアメタルを有し、バリアメタルに接するようにタングステンを埋め込み、タングステン上にアルミニウム等で形成されてよい。
　なおプラグは、コンタクト領域１５またはベース領域１４に接するコンタクトホールに設けられている。また、プラグのコンタクトホールの下には、コンタクト領域１５よりドーピング濃度が高いＰ＋＋型のプラグ領域が設けられてよい。これにより、バリアメタルとコンタクト領域１５との接触抵抗を改善することができる。また、プラグ領域の深さは約０．１μｍ以下であり、コンタクト領域１５の深さと比べて１０％以下の小さい領域である。
　プラグ領域が接触抵抗を改善することにより、トランジスタ部７０の動作において、ラッチアップ耐量が向上する。一方、ダイオード部８０の動作においては、導通損失、スイッチング損失の上昇を抑制することができる。
　エミッタ電極５２またはゲート金属層４８等のおもて面電極と、半導体基板１０とを電気的に接続する接続部２５がさらに設けられてよい。一例において、接続部２５は、ゲート金属層４８とゲート導電部との間の、コンタクトホール４９内を含む領域に設けられている。接続部２５は、エミッタ電極５２とダミー導電部との間の、コンタクトホール５６内を含む領域にも設けられてよい。
　接続部２５は、タングステンなどの金属や不純物がドープされたポリシリコン等の、導電性を有する材料である。また接続部２５は、窒化チタンなどのバリアメタルを有していてもよい。ここでは、接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０のおもて面の上方に設けられている。
　ウェル領域１３０は、後述するドリフト領域１８よりも半導体基板１０のおもて面側に設けられている。本例のウェル領域１３０は、Ｐ＋型である。本例のウェル領域１３０は、エッジ終端構造部および分離部９０に設けられている。また、ウェル領域１３０は、活性部１２０－１および活性部１２０－２の外周から内部へ、予め定められた範囲に設けられている。ウェル領域１３０は、エミッタ電極５２と電気的に接続されている。ウェル領域１３０は、半導体基板１０のおもて面から、ベース領域１４の下端よりも深い位置まで設けられている。
　トランジスタ部７０およびダイオード部８０のそれぞれは、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部７０には、配列方向に沿って１以上のゲートトレンチ部４０と１以上のダミートレンチ部３０とが交互に設けられている。本例のダイオード部８０には、複数のダミートレンチ部３０が、配列方向に沿って設けられている。
　本例において、トレンチ部の配列方向はＸ軸方向であり、配列方向と垂直な延伸方向はＹ軸方向である。本例のゲートトレンチ部４０は、延伸方向に沿って延伸する２つの延伸部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの延伸部分３９を接続する接続部分４１を有してよい。
　接続部分４１の少なくとも一部は、上面視において曲線状に設けられてよい。２つの延伸部分３９のＹ軸方向における端部同士を接続部分４１がゲート金属層４８と接続することで、ゲートトレンチ部４０へのゲート電極として機能する。一方、接続部分４１を曲線状にすることにより延伸部分３９で完結するよりも、端部における電界集中を緩和できる。
　トランジスタ部７０において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの延伸部分３９の間に設けられている。図４の例では、それぞれの延伸部分３９の間に１本のダミートレンチ部３０が設けられているが、２本以上のダミートレンチ部３０が設けられてもよい。
　またそれぞれの延伸部分３９の間には、ダミートレンチ部３０が設けられなくてもよく、ゲートトレンチ部４０が設けられてもよい。このような構造により、エミッタ領域１２からの電子電流を増大することができるため、オン電圧が低減する。
　ダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部４０と同様に、延伸部分２９と接続部分３１とを有していてもよい。図４に示した半導体装置１００は、接続部分３１を有するダミートレンチ部３０のみが配列されているが、他の例においては、半導体装置１００は、接続部分３１を有さない直線形状のダミートレンチ部３０を含んでもよい。
　ウェル領域１３０の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１３０に設けられている。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向（－Ｚ軸方向）の底部は、ウェル領域１３０に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
　配列方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板１０の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の深さ位置は、半導体基板のおもて面からトレンチ部の下端までである。
　本例のメサ部は、Ｘ軸方向において隣接するトレンチ部に挟まれ、半導体基板１０のおもて面においてトレンチに沿って延伸方向（Ｙ軸方向）に延伸して設けられている。
　それぞれのメサ部には、ベース領域１４が設けられている。それぞれのメサ部には、上面視においてベース領域１４に挟まれた領域に、エミッタ領域１２およびコンタクト領域１５の少なくとも一方が設けられてよい。本例のベース領域１４はＰ－型であり、エミッタ領域１２はＮ＋型であり、コンタクト領域１５はＰ＋型である。ベース領域１４は、ウェル領域１３０に接して設けられている。エミッタ領域１２およびコンタクト領域１５は、深さ方向において、ベース領域１４と半導体基板１０のおもて面との間に設けられてよい。エミッタ領域１２のドーパントは、一例としてヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）等である。
　トランジスタ部７０のメサ部は、半導体基板１０のおもて面に露出したエミッタ領域１２を有する。エミッタ領域１２は、ゲートトレンチ部４０に接して設けられている。ゲートトレンチ部４０に接するメサ部には、半導体基板１０のおもて面に露出したコンタクト領域１５が設けられている。
　メサ部におけるコンタクト領域１５およびエミッタ領域１２のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられている。一例として、メサ部のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿って交互に配置されている。
　他の例においては、メサ部のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられている。
　ダイオード部８０のメサ部には、エミッタ領域１２が設けられていない。ダイオード部８０のメサ部の上面には、ベース領域１４が設けられてよい。ベース領域１４は、ダイオード部８０のメサ部全体に配置されてよい。ダイオード部８０のベース領域１４は、アノードとして動作する。
　それぞれのメサ部の上方には、コンタクトホール５４が設けられている。コンタクトホール５４は、その延伸方向（Ｙ軸方向）においてベース領域１４に挟まれた領域に配置されている。本例のコンタクトホール５４は、コンタクト領域１５、ベース領域１４およびエミッタ領域１２の各領域の上方に設けられている。コンタクトホール５４は、メサ部の配列方向（Ｘ軸方向）における中央に配置されてよい。
　ダイオード部８０において、半導体基板１０の裏面には、Ｎ＋型のカソード領域８２が設けられている。半導体基板の裏面において、カソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。図５においては、カソード領域８２およびコレクタ領域２２の境界を破線で示している。
　図６は、保護領域１５１－１付近における半導体基板１０のおもて面の構造を概略的に示す。図６では、半導体基板１０のおもて面の上方に設けられたエミッタ電極５２等は省略している。なお、図６では活性部１２０－１の保護領域１５１－１付近の構造を例示しているが、活性部１２０－２も同様の構造を有するので、説明を省略する。ダイオード部８０では、半導体基板１０の裏面にカソード領域８２が設けられている。
　非保護領域１５２－１は、上述したように、活性部１２０－１の中央付近に設けられ、非保護領域１５２－２は、パッド領域のＹ軸方向正側において、パッド領域、保護領域１５１－１およびゲート金属層４８の間に設けられている。非保護領域１５２－１および非保護領域１５２－２には、トランジスタ部７０とダイオード部８０とが交互に設けられている。
　なお、図６では、簡略化のため、非保護領域１５２－１および非保護領域１５２－２のそれぞれにトランジスタ部７０およびダイオード部８０が１つずつ図示されているが、これに限られない。非保護領域１５２－１および非保護領域１５２－２のそれぞれには、複数のトランジスタ部７０およびダイオード部８０が交互に設けられてよい。
　Ｙ軸方向において、非保護領域１５２－１の長さは、非保護領域１５２－２の長さよりも大きい。換言すると、非保護領域１５２－２は、非保護領域１５２－１およびパッド領域が設けられていないチップのコーナー部分に設けられた領域であり、このような部分に活性部１２０－１を拡張することで、チップ上の面積を有効活用することができる。
　保護領域１５１－１は、非保護領域１５２－１と非保護領域１５２－２との間に挟まれている。本例の保護領域１５１－１には、トランジスタ部７０のみが設けられ、ダイオード部８０は設けられていない。保護領域１５１－１は、トランジスタ部７０の中央部に設けられてよい。
　図７は、図６のｂ－ｂ'断面の一例を示す。ｂ－ｂ'断面は、トランジスタ部７０およびダイオード部８０の一部を通るＸＺ面であり、トランジスタ部７０においてエミッタ領域１２を通過する。
　本例の半導体装置１００は、ｂ－ｂ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２、保護膜１５０－５、めっき部１６１－２およびコレクタ電極２４を有する。半導体基板１０のおもて面２１の上方には層間絶縁膜３８が形成され、エミッタ電極５２は層間絶縁膜３８の上方に形成される。
　ドリフト領域１８は、半導体基板１０に設けられた領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
　バッファ領域２０は、ドリフト領域１８の下方に設けられた領域である。本例のバッファ領域２０は、ドリフト領域１８と同じ導電型であり、一例としてＮ－型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層がコレクタ領域２２およびカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
　コレクタ領域２２は、トランジスタ部７０においてバッファ領域２０の下方に設けられる、ドリフト領域１８と異なる導電型の領域である。カソード領域８２は、ダイオード部８０においてバッファ領域２０の下方に設けられる、ドリフト領域１８と同じ導電型の領域である。コレクタ領域２２とカソード領域８２との境界は、トランジスタ部７０とダイオード部８０との境界である。
　コレクタ電極２４は、半導体基板１０の裏面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。
　ベース領域１４は、メサ部においてドリフト領域１８の上方に設けられる、ドリフト領域１８と異なる導電型の領域である。本例のベース領域１４は、一例としてＰ－型である。ベース領域１４は、ゲートトレンチ部４０に接して設けられている。ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。
　エミッタ領域１２は、ベース領域１４と半導体基板１０のおもて面２１との間に設けられている。本例のエミッタ領域１２は、トランジスタ部７０のメサ部に設けられており、ダイオード部８０のメサ部には設けられていない。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられている。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。
　コンタクト領域１５は、図６には示されていないが、トランジスタ部７０のメサ部において、エミッタ領域１２と交互に設けられている。コンタクト領域１５は、エミッタ領域１２よりも半導体基板１０の深い位置まで設けられていてよい。
　蓄積領域１６は、ドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられる領域である。本例の蓄積領域１６はドリフト領域１８と同じ導電型であり、一例としてＮ＋型である。本例の蓄積領域１６は、トランジスタ部７０のみに設けられているが、ダイオード部８０にも設けられてよい。また、蓄積領域１６は、多段で設けられてもよい。
　蓄積領域１６は、ゲートトレンチ部４０に接して設けられている。蓄積領域１６は、ダミートレンチ部３０に接してもよいし、接しなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減できる。
　１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０が、半導体基板１０のおもて面２１に設けられている。各トレンチ部は、半導体基板１０のおもて面２１からドリフト領域１８まで設けられている。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。
　なお、トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
　ゲートトレンチ部４０は、半導体基板１０のおもて面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられている。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられている。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、半導体基板１０のおもて面２１において層間絶縁膜３８により覆われている。
　ゲート導電部４４は、半導体基板１０の深さ方向（－Ｚ軸方向）において、ゲート絶縁膜４２を挟んでメサ部側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０のおもて面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられている。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられている。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、半導体基板１０のおもて面２１において層間絶縁膜３８により覆われる。
　層間絶縁膜３８は、半導体基板１０のおもて面２１に設けられている。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを電気的に接続するための１または複数のコンタクトホール５４が設けられている。コンタクトホール５５およびコンタクトホール５６も同様に、層間絶縁膜３８を貫通して設けられてよい。
　ダイオード部８０からトランジスタ部７０の少なくとも一部にわたって、ライフタイムキラーを含むライフタイム制御領域８５が、ドリフト領域１８に設けられている。ライフタイム制御領域８５は、ヘリウムイオン等を所定の深さ位置に注入することで、半導体基板１０の内部に形成された結晶欠陥である。ライフタイム制御領域８５は、ダイオード部８０のターンオフ時に、ダイオード部８０およびトランジスタ部７０のベース領域１４で発生する正孔とカソード領域８２から注入される電子との再結合を促進し、キャリア消滅を促進することによって、逆回復時のピーク電流を抑制する。
　図７では、ライフタイムキラーの濃度分布のＺ軸方向におけるピーク位置が「×」の記号で示されている。Ｚ軸方向において、ライフタイムキラーの濃度分布のピーク位置は、ウェル領域１３０の下端と同じ深さであってよく、それより深くてもよい。ライフタイム制御領域８５は、Ｚ軸方向にライフタイムキラーの濃度分布のピークを複数持つように形成されてもよい。
　本例のライフタイム制御領域８５は、半導体基板１０のおもて面２１側からプロトンまたはヘリウムを照射することにより形成される。一例において、ライフタイム制御領域８５は、ライフタイム制御領域８５を形成しない領域をレジスト等のマスクで遮蔽し、ヘリウムイオンを照射することによって形成される。
　本例のライフタイム制御領域８５は、非保護領域１５２のみに設けられており、保護領域１５１には設けられていない。ライフタイム制御領域８５は、保護領域１５１から離間しており、Ｘ軸方向において、保護領域１５１－１とライフタイム制御領域８５との間の距離Ｌ１は、２０μｍ以上、１８００μｍ以下である。
　上述したように、ライフタイム制御領域８５を形成するためには半導体基板１０のおもて面２１側からヘリウムイオンを照射する。しかしながら、ヘリウムイオンは軽イオンであるので、保護膜１５０が設けられた保護領域１５１では飛程が変化し、保護領域１５１と非保護領域１５２との間で、ライフタイム制御領域８５の深さ方向位置にばらつきが生じてしまう。
　そこで、本例では、保護領域１５１にはヘリウムイオンを照射せず、非保護領域１５２のみにヘリウムイオンを照射することにより、ライフタイム制御領域８５の深さ方向位置を均一にし、ダイオード部８０のターンオフ時にキャリア消滅を促進することによって、逆回復時のピーク電流を抑制することができる。
　Ｘ軸方向において、ライフタイム制御領域８５がトランジスタ部７０で延伸する距離Ｌ２は、半導体基板１０の厚さＤ０の８０％以上、２５０％以下である。半導体基板１０の厚さＤ０は、半導体基板１０の深さ方向（－Ｚ軸方向）において、おもて面２１から裏面２３までの距離をいう。本例の半導体基板１０の厚さＤ０は、５０μｍ以上、１５０μｍ以下であってよく、７０μｍ以上、８０μｍ以下でもあってもよい。
　ダイオード部８０の動作時に、ダイオード部８０から外部にキャリアが拡散する。一例において、キャリアは、半導体基板１０のおもて面２１から概ね４５°の角度で移動し、裏面２３に向かう。本例では、ライフタイム制御領域８５を距離Ｌ２だけトランジスタ部７０に延伸して設けることにより、ダイオード部８０から拡散したキャリアを捕捉することができる。
　また、Ｘ軸方向において、保護領域１５１－１とダイオード部８０との間の距離は、半導体基板１０の厚さＤ０以上である。保護膜１５０はポリイミドをオーバーエッチすることで形成されるが、仕上がり位置のばらつきが大きい。そこで、マージンを設けることで、ばらつきが生じた場合であっても、性能への影響を抑制することができる。
　このように、本例の保護領域１５１は、ダイオード部８０およびライフタイム制御領域８５から離間して、トランジスタ部７０の内部に設けられている。これにより、保護膜１５０に影響されることなくライフタイム制御領域８５を設け、ダイオード部８０のターンオフ時にキャリア消滅を促進することによって、逆回復時のピーク電流を抑制することができる。
　図８は、半導体装置１００の製造方法の一例を示す。ここでは、図７と同じ図６のｂ－ｂ'断面を例に、半導体装置１００の製造方法のうち、ライフタイム制御領域８５の形成プロセスを中心に説明する。
　本例の半導体装置１００の製造方法は、半導体基板１０にトランジスタ部７０およびダイオード部８０が交互に設けられた活性部１２０（図８ではめっき部活性部１２０－１）を形成する段階と、半導体基板１０に複数のトレンチ部（図８ではゲートトレンチ部４０およびダミートレンチ部３０）を形成する段階と、半導体基板１０のおもて面２１の上方にエミッタ電極５２を形成する段階とを備える。
　活性部１２０を形成する段階は、半導体基板１０にドーパントを注入して、エミッタ領域１２、ベース領域１４、コンタクト領域１５、蓄積領域１６等の不純物注入領域を形成する段階を有する。複数のトレンチ部を形成する段階は、半導体基板１０のおもて面２１をエッチングすることによりトレンチを形成し、トレンチの内壁の半導体を酸化または窒化して絶縁膜（図８ではゲート絶縁膜４２およびダミー絶縁膜３２）を形成し、絶縁膜の内側をポリシリコン等の導電材料で充填して導電部（図８ではゲート導電部４４およびダミー導電部３４）を形成する段階を有する。活性部１２０を形成する段階と複数のトレンチ部を形成する段階とは、どちらが先に実施されてもよい。
　エミッタ電極５２を形成する段階は、半導体基板１０のおもて面２１の上方にＢＰＳＧ等で層間絶縁膜３８を形成し、層間絶縁膜３８をエッチングすることによりコンタクトホールを形成した後で、半導体基板１０のおもて面２１および層間絶縁膜３８上に、アルミニウムまたはアルミニウムを主成分とする合金（例えば、アルミニウム－シリコン合金、アルミニウム－シリコン－銅合金等）で成膜する段階を有する。
　半導体装置１００の製造方法は、エミッタ電極５２の上面にポリイミドの保護膜１５０（図８では保護膜１５０－５）を形成する段階をさらに備える。半導体基板１０のおもて面２１に塗布したポリイミドをスピンコートおよび硬化した後、非保護領域１５２（図８では非保護領域１５２－２）のポリイミドを除去することによって、保護膜１５０が保護領域１５１（図８では保護領域１５１－１）に形成される。
　非保護領域１５２において、エミッタ電極５２の上面にめっき部１６１（図８ではめっき部１６１－２）が形成されてよい。本例のめっき部１６１は、無電解めっき処理により形成したＮｉ膜上に、酸化防止のためのＡｕ膜を浸漬で成長させたＮｉ／Ａｕ膜である。
　本例のダイオード部８０は非保護領域１５２に含まれ、保護領域１５１はトランジスタ部７０に含まれている。Ｘ軸方向において、ダイオード部８０と保護領域１５１との間の距離は、半導体基板１０の厚さＤ０以上である。半導体基板１０の厚さは、５０μｍ以上、１５０μｍ以下であってよく、７０μ以上、８０μ以下であってもよい。
　半導体装置１００の製造方法は、ダイオード部８０において、半導体基板１０のおもて面２１側からライフタイムキラーを照射してライフタイム制御領域８５を形成する段階をさらに備える。一例において、ライフタイムキラーは、ヘリウムまたはプロトンである。
　本例では、ヘリウムイオンが、保護膜１５０の上方に配置されたレジスト１９０を介して照射される。Ｘ軸方向において、レジスト１９０の幅は、保護膜１５０の幅よりも大きく、レジスト１９０は、上面視で、保護膜１５０の全体を少なくとも覆って配置される。
　Ｘ軸方向において、レジスト１９０の端部と保護膜１５０の端部との間の距離Ｌ１は、０μｍ以上、１８００μｍ以下である。上面視で、レジスト１９０の端部は、ライフタイム制御領域８５の端部と一致してよい。
　レジスト１９０は、ダイオード部８０から離間してトランジスタ部７０に配置される。Ｘ軸配列方向において、ダイオード部８０とレジスト１９０との間の距離は、半導体基板１０の厚さＤ０の８０％以上、２５０％以下である。ライフタイム制御領域８５の形成後、レジスト１９０は現像液によって除去される。
　このように、本例の半導体装置１００の製造方法によれば、保護領域１５１は、ダイオード部８０およびライフタイム制御領域８５から離間して、トランジスタ部７０の内部に形成される。これにより、保護膜１５０に影響されることなくライフタイム制御領域８５を形成し、ダイオード部８０のターンオフ時にキャリア消滅を促進することによって、逆回復時のピーク電流を抑制することができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・接続部分、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・接続部分、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲート金属層、４９・・・コンタクトホール、５０・・・ゲートパッド、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、８５・・・ライフタイム制御領域、９０・・・分離部、１００・・・半導体装置、１０２・・・端辺、１１０・・・電流センス部、１２０・・・活性部、１３０・・・ウェル領域、１５０・・・保護膜、１５１・・・保護領域、１５２・・・非保護領域、１５３・・・開口部、１５４・・・開口部、１６１・・・めっき部、１７２・・・電流センスパッド、１７４・・・アノードパッド、１７６・・・カソードパッド、１７８・・・温度センス部、１８０・・・アノード配線、１８２・・・カソード配線、１９０・・・レジスト、２１０・・・双方向ダイオード部、２２０・・・出力比較ダイオード部

Claims (18)

  1. 　トランジスタ部およびダイオード部が交互に設けられた活性部を有し、前記トランジスタ部および前記ダイオード部の延伸方向に延伸する複数のトレンチ部が設けられた半導体基板と、
    　前記半導体基板のおもて面の上方に設けられたエミッタ電極と、
    　前記エミッタ電極の上面に設けられたポリイミドの保護膜と、
    　を備え、
    　前記ダイオード部は、前記半導体基板のおもて面側から照射されたライフタイムキラーを含むライフタイム制御領域を有し、
    　前記活性部は、前記保護膜が設けられた保護領域と、前記保護膜が設けられていない非保護領域とを有し、
    　前記ダイオード部は前記非保護領域に含まれ、前記保護領域は前記トランジスタ部に含まれている
    　半導体装置。
  2. 　トレンチ配列方向において、前記トランジスタ部の幅は、３００μｍ以上、２０００μｍ以下である
    　請求項１に記載の半導体装置。
  3. 　トレンチ配列方向において、前記ダイオード部の幅は、２００μｍ以上、２０００μｍ以下である
    　請求項１に記載の半導体装置。
  4. 　トレンチ配列方向において、前記保護領域の幅は、１００μｍ以上、１８００μｍ以下である
    　請求項１に記載の半導体装置。
  5. 　トレンチ配列方向において、前記保護領域と前記ダイオード部との間の距離は、前記半導体基板の厚さ以上である
    　請求項１に記載の半導体装置。
  6. 　前記ライフタイム制御領域は、トレンチ配列方向において、前記ダイオード部から前記トランジスタ部の少なくとも一部に延伸して設けられており、
    　トレンチ配列方向において、前記ライフタイム制御領域が前記トランジスタ部で延伸する距離は、前記半導体基板の厚さの８０％以上、２５０％以下である
    　請求項１に記載の半導体装置。
  7. 　前記半導体基板の厚さは、５０μｍ以上、１５０μｍ以下である
    　請求項５または６に記載の半導体装置。
  8. 　前記ライフタイム制御領域は、前記非保護領域のみに設けられており、
    　トレンチ配列方向において、前記保護領域と前記ライフタイム制御領域との間の距離は、２０μｍ以上、１８００μｍ以下である
    　請求項１に記載の半導体装置。
  9. 　前記エミッタ電極の上面に設けられ、前記保護膜を間に挟む第１めっき部および第２めっき部をさらに備え、
    　前記エミッタ電極は、前記保護膜、前記第１めっき部および前記第２めっき部の下方を延伸して設けられている
    　請求項１に記載の半導体装置。
  10. 　前記保護膜は、前記第１めっき部を間に挟む第１保護膜および第２保護膜を有し、
    　前記第１保護膜および前記第２保護膜の厚さは、前記第１めっき部の厚さよりも大きい
    　請求項９に記載の半導体装置。
  11. 　前記非保護領域は、第１非保護領域および第２非保護領域を有し、前記保護領域は、前記第１非保護領域と前記第２非保護領域との間に挟まれている
    　請求項１に記載の半導体装置。
  12. 　半導体基板にトランジスタ部およびダイオード部が交互に設けられた活性部を形成する段階と、
    　前記半導体基板に、前記トランジスタ部および前記ダイオード部の延伸方向に延伸する複数のトレンチ部を形成する段階と、
    　前記半導体基板のおもて面の上方にエミッタ電極を形成する段階と、
    　前記エミッタ電極の上面にポリイミドの保護膜を形成する段階と、
    　前記ダイオード部において、前記半導体基板のおもて面側からライフタイムキラーを照射してライフタイム制御領域を形成する段階と、
    　を備え、
    　前記活性部は、上面視で、前記保護膜が設けられた保護領域と、前記保護膜が設けられていない非保護領域とを有し、
    　前記ダイオード部は前記非保護領域に含まれ、前記保護領域は前記トランジスタ部に含まれている
    　半導体装置の製造方法。
  13. 　前記ライフタイムキラーは、前記保護膜の上方に配置されたレジストを介して照射され、
    　トレンチ配列方向において、前記レジストの幅は、前記保護膜の幅よりも大きい
    　請求項１２に記載の半導体装置の製造方法。
  14. 　前記レジストは、上面視で、前記保護膜の全体を少なくとも覆って配置される
    　請求項１３に記載の半導体装置の製造方法。
  15. 　トレンチ配列方向において、前記レジストの端部と前記保護膜の端部との間の距離は、０μｍ以上、１８００μｍ以下である
    　請求項１４に記載の半導体装置の製造方法。
  16. 　前記レジストは、前記ダイオード部から離間して前記トランジスタ部に配置され、
    　トレンチ配列方向において、前記ダイオード部と前記レジストとの間の距離は、前記半導体基板の厚さの８０％以上、２５０％以下である
    　請求項１３に記載の半導体装置の製造方法。
  17. 　トレンチ配列方向において、前記ダイオード部と前記保護領域との間の距離は、前記半導体基板の厚さ以上である
    　請求項１３に記載の半導体装置の製造方法。
  18. 　前記半導体基板の厚さは、５０μｍ以上、１５０μｍ以下である
    　請求項１６または１７に記載の半導体装置の製造方法。
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