WO2024075236A1 - 電源装置 - Google Patents

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Definitions

  • This disclosure relates to a power supply device, and in particular to a power supply device having multiple semiconductor switches connected in series.
  • Patent Document 1 discloses a semiconductor switch control device configured to detect abnormalities in a semiconductor switch used in a power conversion device.
  • the control device includes a control circuit that provides a drive signal to a semiconductor switch element, an isolation circuit that optically isolates the drive signal and transmits it to a high-voltage circuit, and a drive circuit that generates a gate voltage for the semiconductor switch element based on the drive signal.
  • the semiconductor switch element is turned on or off in response to the drive signal.
  • the control device further includes a gate voltage detection circuit that determines whether the semiconductor switch element is in an on or off state based on the output gate voltage of the drive circuit, a signal isolation circuit that optically isolates the gate voltage state signal of the semiconductor switch element and transmits it to the low-voltage circuit, and an abnormality detection circuit that detects an abnormality in the semiconductor switch element based on the transmitted gate voltage state signal.
  • the abnormality detection circuit is configured to feed back an abnormality signal to the control circuit to shut off the semiconductor switch element.
  • control device When the above-mentioned control device is applied to a power supply device having multiple semiconductor switches connected in series to detect abnormalities in each semiconductor switch, it becomes necessary to install wiring for connecting a control circuit, an isolation circuit, and a drive circuit for each semiconductor switch. It also becomes necessary to install wiring for connecting a gate voltage detection circuit, a signal isolation circuit, and an abnormality detection circuit for each semiconductor switch. This raises concerns that the power supply device configuration may become complicated.
  • the abnormality detection circuit is configured to determine whether the semiconductor switch element is normal or abnormal by comparing the drive signal with the gate voltage state signal transmitted from the gate voltage detection circuit. Therefore, when an abnormality in the semiconductor switch element is detected, it is not possible to determine whether an abnormality has occurred in the drive circuit or in the insulation circuit that transmits the drive signal and gate state signal. Therefore, when the above control device is applied to a power supply device equipped with multiple semiconductor switches, there is a concern that it may become difficult to identify the type of abnormality and where it has occurred.
  • This disclosure has been made to solve the problems described above, and the purpose of this disclosure is to make it possible to identify the content and location of an abnormality in a power supply device equipped with multiple semiconductor switches connected in series, without complicating the device configuration.
  • a power supply device includes first to n-th semiconductor switches connected in series between first and second terminals, first to n-th drive circuits, an interface circuit, and first and second communication lines.
  • the first to n-th drive circuits are provided corresponding to the first to n-th semiconductor switches, respectively, and drive the corresponding semiconductor switches in response to a control signal.
  • the interface circuit transmits and receives signals to and from the first to n-th drive circuits.
  • the first and second communication lines connect the interface circuit and the first to n-th drive circuits in series.
  • the first communication line is configured to transmit control signals sequentially from the interface circuit to the n-th drive circuit via the first drive circuit.
  • the second communication line is configured to transmit state detection signals indicating the operating state of the semiconductor switches sequentially from the n-th drive circuit to the interface circuit via the first drive circuit.
  • the i-th drive circuit includes a driver that drives the i-th semiconductor switch in response to a control signal received from the (i-1)-th drive circuit, an abnormality detection circuit for detecting an abnormality in the i-th semiconductor switch, and first and second notification members.
  • the abnormality detection circuit detects an abnormality in the i-th semiconductor switch based on the control signal and the operating state of the i-th semiconductor switch, and notifies the detection result using the first notification member.
  • the abnormality detection circuit generates a state detection signal indicating the operating state of the i-th to n-th semiconductor switches based on the operating state of the i-th semiconductor switch and a state detection signal indicating the operating states of the (i+1)-th to n-th semiconductor switches received from the (i+1)-th drive circuit.
  • the abnormality detection circuit detects a mismatch between the control signal and the operating states of the i-th to n-th semiconductor switches based on the control signal and the generated state detection signal, and notifies the detection result using the second notification member.
  • FIG. 1 is a diagram showing a schematic configuration of a power supply device according to an embodiment
  • FIG. 4 is a circuit diagram showing another example of the configuration of the semiconductor switch shown in FIG. 2 is a circuit block diagram showing a configuration of a portion of a control device that is related to control of a switch circuit.
  • FIG. FIG. 2 is a circuit block diagram showing an example of the configuration of a gate driver.
  • 5 is a circuit diagram showing a configuration example of an abnormality detection circuit shown in FIG. 4.
  • FIG. 11 is a diagram for explaining a first example of an abnormality detection operation of a gate driver.
  • FIG. 11 is a diagram for explaining a second example of the abnormality detection operation of the gate driver.
  • FIG. 13 is a diagram for explaining a third example of an abnormality detection operation of a gate driver.
  • FIG. 1 is a diagram showing a schematic configuration of a power supply device according to a comparative example.
  • FIG. 1 is a diagram showing a schematic configuration of a power supply device according to an embodiment.
  • the power supply device 10 is connected between an AC power source 1 and a load 2, and is configured to receive AC power from the AC power source 1 and supply AC power to the load 2.
  • the power supply device 10 can be used as a multiple power compensator, which is a device for supplying stable AC power to the load 2 without momentary interruption when a power outage or momentary voltage drop occurs in the AC power source 1, for example.
  • the AC power source 1 is typically a commercial AC power source, and supplies AC power of a commercial frequency to the power supply device 10.
  • the load 2 is driven by the AC power of the commercial frequency supplied from the power supply device 10. Note that while FIG. 1 only shows the portion related to one phase of AC power, the power supply device 10 may receive three-phase AC power and output three-phase AC power.
  • the power supply device 10 includes an input terminal T1, an output terminal T2, a DC terminal T3, a switch circuit 14, a bidirectional converter 16, voltage detectors 18 and 20, and a control device 30.
  • the input terminal T1 is electrically connected to the AC power source 1 and receives the commercial frequency AC voltage V1 supplied from the AC power source 1.
  • the input terminal T1 corresponds to one embodiment of the "first terminal.”
  • the output terminal T2 is connected to the load 2.
  • the load 2 is driven by the AC voltage VO supplied from the output terminal T2.
  • the output terminal T2 corresponds to one embodiment of the "second terminal.”
  • the DC terminal T3 is connected to the battery 3.
  • the battery 3 corresponds to one embodiment of a "power storage device” that stores DC power. Instead of the battery 3, an electric double layer capacitor may be connected to the DC terminal T3 as a power storage device.
  • the instantaneous value of the DC voltage VB (terminal voltage of the battery 3) at the DC terminal T3 is detected by the control device 30.
  • the switch circuit 14 has an input node 14a and an output node 14b, and n semiconductor switches SW1 to SWn (n is an integer equal to or greater than 2).
  • the input node 14a is connected to the input terminal T1
  • the output node 14b is connected to the output terminal T2.
  • n 4.
  • the number n of semiconductor switches is not limited to 4.
  • the semiconductor switches SW1 to SWn are controlled to be on and off by gate signals G1 to Gn, respectively, input from the control device 30.
  • gate signals G1 to Gn are also be referred to simply as "gate signals G.”
  • the semiconductor switch SWi (i is an integer between 1 and n) has an IGBT (Insulated Gate Bipolar Transistor) Qi, a diode Di connected in anti-parallel to the IGBT Qi, a snubber circuit SNi, and a varistor Zi.
  • the collector of the IGBT Qi is electrically connected to the input node 14a, and the emitter is electrically connected to the output node 14b.
  • the IGBT Qi is turned on (conductive) by a gate signal Gi at an H (logical high) level, and turned off (cut off) by a gate signal Gi at an L (logical low) level.
  • the diode Di is connected with the forward direction being from the output node 14b toward the input node 14a.
  • the semiconductor switch SWi is not limited to an IGBT, and any self-extinguishing semiconductor switching element can be used.
  • Snubber circuit SNi is connected in parallel to IGBTQi and protects IGBTQi from surge voltages.
  • Snubber circuit SNi has, for example, a resistor element and a capacitor connected in series between the collector and emitter of IGBTQi. If IGBTQi is suddenly turned off while a current is flowing through it, a surge voltage will occur between the collector and emitter of IGBTQi due to its self-inductance. Snubber circuit SNi protects IGBTQi by suppressing such surge voltages.
  • the varistor Zi is connected in parallel to the IGBT Qi.
  • the varistor Zi is a resistor whose resistance value is voltage dependent.
  • the varistor Zi is, for example, a zinc oxide nonlinear resistor (ZnR).
  • ZnR zinc oxide nonlinear resistor
  • the resistance value of the varistor Zi changes according to the voltage between its terminals, and drops suddenly when the voltage between the terminals exceeds a threshold voltage. Therefore, the collector-emitter voltage of the IGBT Qi is prevented from exceeding the threshold voltage, and as a result, the IGBT Qi can be prevented from being destroyed by a surge voltage.
  • IGBTs Q1 to Qn when IGBTs Q1 to Qn are referred to collectively, they will be referred to simply as "IGBTQ”.
  • snubber circuits SN1 to SNn When snubber circuits SN1 to SNn are referred to collectively, they will be referred to simply as “snubber circuit SN”.
  • varistors Z1 to Zn When varistors Z1 to Zn are referred to collectively, they will be referred to simply as "varistor Z".
  • the semiconductor switch SW is not limited to the configuration shown in FIG. 1, and may be configured as shown in FIG. 2, for example.
  • the semiconductor switch SW has IGBTs QA and QB connected in anti-series, diodes DA and DB connected in anti-parallel to IGBTs QA and QB, respectively, a snubber circuit SN, and a varistor Z.
  • the collector of IGBT QA is electrically connected to the input node 14a, and the emitter is connected to the emitter of IGBT QB.
  • the collector of IGBT QB is electrically connected to the output node 14b.
  • the diode DA is connected with the forward direction being from the output node 14b toward the input node 14a.
  • the diode DB is connected with the forward direction being from the input node 14a toward the output node 14b.
  • the snubber circuit SN and the varistor Z are connected in parallel to the series circuit of IGBTs QA and QB.
  • the bidirectional converter 16 is connected between the output node 14b of the switch circuit 14 and the DC terminal T3.
  • the bidirectional converter 16 is configured to perform bidirectional power conversion between the AC power output to the output node 14b and the DC power stored in the battery 3.
  • the bidirectional converter 16 converts the AC power supplied from the AC power source 1 via the switch circuit 14 into DC power and stores the DC power in the battery 3.
  • the bidirectional converter 16 converts the DC power of the battery 3 into AC power of the commercial frequency and supplies the AC power to the load 2.
  • the bidirectional converter 16 has multiple semiconductor switching elements (not shown). The multiple semiconductor switching elements are controlled to be turned on and off by a control signal generated by the control device 30.
  • the bidirectional converter 16 can perform bidirectional power conversion between the AC power output to the output node 14b and the DC power input/output to the DC terminal T3 by turning the multiple semiconductor switching elements on and off in response to the control signal.
  • the voltage detector 18 detects the instantaneous value of the AC voltage VI supplied from the AC power source 1 to the input terminal T1, and provides a signal indicating the detected value to the control device 30.
  • the control device 30 determines whether the AC power source 1 is normal or not based on the instantaneous value of the AC voltage VI. For example, if the AC voltage VI is higher than a predetermined lower limit voltage, the control device 30 determines that the AC power source 1 is normal. If the AC voltage VI falls below the lower limit voltage, the control device 30 determines that the AC power source 1 is abnormal.
  • the voltage detector 20 detects the instantaneous value of the AC voltage VO appearing at the output terminal T20 and provides a signal indicating the detected value to the control device 30.
  • the semiconductor switch SWi provides the control device 30 with a signal Vgei that indicates the magnitude of the gate-emitter voltage Vge of the IGBTQi.
  • the gate-emitter voltage Vge is also referred to as the "gate voltage Vge.”
  • the gate voltage Vge is a voltage higher than the threshold voltage Vth of the IGBTQ when the IGBTQ is in the on state, and a voltage lower than the threshold voltage Vth when the IGBTQ is in the off state. Therefore, it is possible to determine whether the IGBTQ is in the on state or the off state from the magnitude of the gate voltage Vge.
  • the control device 30 controls the operation of the switch circuit 14 and the bidirectional converter 16 using commands from a higher-level controller (not shown), signals input from the voltage detectors 18 and 20, and signals input from the switch circuit 14.
  • the control device 30 can be configured, for example, with a microcomputer.
  • the control device 30 has a CPU (Central Processing Unit) and memory (not shown), and can execute the control operations described below through software processing in which the CPU executes a program stored in the memory.
  • some or all of the control operations can be realized by hardware processing using built-in dedicated electronic circuits instead of software processing.
  • the control device 30 When the AC power supply 1 is normal, the control device 30 provides H-level gate signals G1 to Gn to the semiconductor switches SW1 to SWn of the switch circuit 14, respectively. When the semiconductor switches SW1 to SWn are turned on, AC power is supplied from the AC power supply 1 to the load 2 via the switch circuit 14, and the load 2 is driven. In addition, AC power is supplied from the AC power supply 1 to the bidirectional converter 16 via the switch circuit 14, and the AC power is converted to DC power and stored in the battery 3. At this time, the control device 30 controls the bidirectional converter 16 so that the terminal voltage VB of the battery 3 becomes the reference voltage VBr.
  • the control device 30 When an abnormality occurs in the AC power supply 1 (when the AC power supply 1 experiences a power outage or momentary voltage drop), the control device 30 provides L-level gate signals G1 to Gn to the semiconductor switches SW1 to SWn, respectively.
  • the semiconductor switches SW1 to SWn are instantly turned off, and the DC power of the battery 3 is converted to AC power by the bidirectional converter 16 and supplied to the load 2. Therefore, even if an abnormality occurs in the AC power supply 1, the operation of the load 2 can be continued while DC power is stored in the battery 3.
  • the control device 30 controls the bidirectional converter 16 based on the AC voltage VO detected by the voltage detector 20 so that the AC voltage VO becomes the reference voltage VOr.
  • the control device 30 stops the operation of the bidirectional converter 16.
  • the switch circuit 14 will not be able to operate normally. This will make it difficult for the power supply device 10 to stably supply power to the load 2.
  • the semiconductor switch SW in question will be maintained in the on state during an abnormality in the AC power supply 1, and the voltage difference between the input node 14a and the output node 14b will be concentrated across the terminals of the remaining semiconductor switches SW that are in the off state, raising concerns that the remaining semiconductor switches SW may fall into an overvoltage state.
  • control device 30 is configured to detect an abnormality in the switch circuit 14 while the power supply device 10 is in operation. When an abnormality in the switch circuit 14 is detected, the control device 30 notifies the user of the power supply device 10 of the abnormality in the switch circuit 14 by turning on a warning light mounted on the control device 30.
  • Fig. 3 is a circuit block diagram showing the configuration of a portion of the control device 30 that is related to the control of the switch circuit 14. Note that Fig. 3 shows only a portion that is related to one-phase (U-phase) AC power.
  • control device 30 includes a main controller 32, an interface (I/F) circuit 34, n gate drivers GD1 to GDn, and optical fibers F1 to F3.
  • the main controller 32 judges whether the AC power supply 1 is normal or not based on the instantaneous value of the AC voltage VI detected by the voltage detector 18.
  • the main controller 32 generates a control signal S for controlling the on/off of the semiconductor switches SW1 to SWn based on the judgment result. Specifically, when the AC voltage Vi is higher than the lower limit voltage, the main controller 32 judges that the AC power supply 1 is normal. In this case, the main controller 32 generates an H-level control signal S and outputs it to the I/F circuit 34.
  • the gate drivers GD1 to GDn generate H-level gate signals G1 to GDn in response to the H-level control signal S. That is, the H-level control signal S corresponds to an on command (conduction command) for turning on the semiconductor switch SW.
  • the main controller 32 determines that the AC power supply 1 is abnormal. In this case, the main controller 32 generates an L-level control signal S and outputs it to the I/F circuit 34. As will be described later, the gate drivers GD1 to GDn generate L-level gate signals G1 to GDn in response to the L-level control signal S. In other words, the L-level control signal S corresponds to an OFF command (shutoff command) for turning off the semiconductor switch SW.
  • the I/F circuit 34 is an input/output device for exchanging signals between the main controller 32 and the gate drivers GD1 to GDn.
  • the I/F circuit 34 receives a control signal S from the main controller 32.
  • the I/F circuit 34 includes a control signal transmission unit 340.
  • the control signal transmission unit 340 converts the control signal S, which is an electrical signal, into an optical signal and outputs it to the optical fiber F1.
  • the control signal S is provided to the gate driver GD1 via the optical fiber F1.
  • the I/F circuit 34 further includes a status detection signal receiving unit 342 and an abnormality detection signal receiving unit 344.
  • the status detection signal receiving unit 342 receives the status detection signal DS1 from the gate driver GD1 via the optical fiber F2.
  • the state detection signal DSi (i is an integer between 1 and n) is a signal that indicates the operating state (on or off) of the IGBTs Qi to Qn included in each of the semiconductor switches SWi to SWn.
  • the state detection signal DSi When all of the IGBTs Qi to Qn are on, the state detection signal DSi is set to H level. When at least one of the IGBTs Qi to Qn is off, the state detection signal DSi is set to L level.
  • the state detection signal DSn is set to H level when the IGBT Qn is on, and is set to L level when the IGBT Qn is off.
  • the state detection signal receiver 342 converts the state detection signal DS1, which is an optical signal, into an electrical signal and outputs it to the main controller 32.
  • the abnormality detection signal receiving unit 344 receives the abnormality detection signal DA1 from the gate driver GD1 via the optical fiber F3.
  • the abnormality detection signal DAi (i is an integer between 1 and n) is a signal indicating the presence or absence of an abnormality in the semiconductor switches SWi to SWn. If an abnormality occurs in the semiconductor switches SWi to SWn, the abnormality detection signal DAi is set to L level. If no abnormality occurs in the semiconductor switches SWi to SWn, the abnormality detection signal DAi is set to H level.
  • the abnormality detection signal DAn is set to L level when an abnormality occurs in the semiconductor switch SWn, and is set to H level when no abnormality occurs in the semiconductor switch SWn.
  • the abnormality detection signal receiving unit 344 converts the abnormality detection signal DA1, which is an optical signal, into an electrical signal and outputs it to the main controller 32.
  • Gate drivers GD1 to GDn are provided corresponding to semiconductor switches SW1 to SWn, respectively.
  • gate driver GD has input terminals IN1 to IN3, output terminals OUT1 to OUT3, and warning lights A1 and A2.
  • Gate driver GD corresponds to one embodiment of a "drive circuit.”
  • the input terminal IN1 is a terminal for receiving a control signal S.
  • the output terminal OUT1 is a terminal for transferring the control signal S to another gate driver GD.
  • the input terminal IN2 is a terminal for receiving a state detection signal DS from another gate driver GD.
  • the output terminal OUT2 is a terminal for transferring the state detection signal DS to another gate driver GD.
  • the input terminal IN3 is a terminal for receiving the abnormality detection signal DA from another gate driver GD.
  • the output terminal OUT3 is a terminal for transferring the abnormality detection signal DA to another gate driver GD.
  • input terminal IN1 is connected to output terminal OUT1 of gate driver GDj-1 by optical fiber F1.
  • Input terminal IN2 is connected to output terminal OUT2 of gate driver GDj+1 by optical fiber F2.
  • Input terminal IN3 is connected to output terminal OUT3 of gate driver GDj+1 by optical fiber F3.
  • the input terminal IN1 is connected to the control signal transmission unit 340 of the I/F circuit 34 by an optical fiber F1.
  • the input terminal IN2 is connected to the output terminal OUT2 of the gate driver GD2 by an optical fiber F2.
  • the input terminal IN3 is connected to the output terminal OUT3 of the gate driver GD2 by an optical fiber F3.
  • the output terminal OUT2 is connected to the status detection signal receiving unit 342 of the I/F circuit 34 by an optical fiber F2.
  • the output terminal OUT3 is connected to the abnormality detection signal receiving unit 344 by an optical fiber F3.
  • input terminal IN1 is connected to output terminal OUT1 of gate driver GDn-1 (GD3 in FIG. 3) by optical fiber F1.
  • Output terminal OU1 and input terminals IN1 and IN2 are not connected.
  • the gate driver GD is provided with warning lights A1 and A2.
  • the warning lights A1 and A2 are notification components for notifying the user of the power supply device 10 of an abnormality that has occurred in the semiconductor switch SW. As described below, the warning light A1 is turned on when the semiconductor switch SW cannot be turned on or off in response to the control signal S due to a failure of the IGBT Q or a failure of the driver that drives the IGBT Q.
  • the warning light A2 is turned on when a communication failure occurs in the control signal S or the status detection signal DS due to damage to the optical fibers F1 and F2, as described below.
  • optical fibers F1 to F3 3 the I/F circuit 34 and the gate drivers GD1-GDn are connected in series by optical fibers F1-F3.
  • the optical fiber F1 is a signal line for transmitting a control signal S from the I/F circuit 34 to the gate drivers GD1-GDn.
  • the control signal S output from the I/F circuit 34 is transmitted via the optical fiber F1 to the gate drivers GD1, GD2, ... in that order, up to the gate driver GDn.
  • the optical fiber F1 corresponds to one example of a "first communication line".
  • the optical fiber F2 is a signal line for transmitting the state detection signal DS from the gate drivers GD1 to GDn to the I/F circuit 34.
  • the state detection signal DS output from the gate driver GDn is transmitted to the gate driver GD1 in the order of gate drivers GDn-1, GDn-2, etc. via the optical fiber F2, and is sent from the gate driver GD1 to the I/F circuit 34 via the optical fiber F2.
  • the gate driver GDj is configured to generate a state detection signal DSj based on the state detection signal DSj+1 input to the input terminal IN2 and the operating state of the IGBTQ of the corresponding semiconductor switch SW, and to output the generated state detection signal DSj from the output terminal OUT2 to the gate driver GDj-1.
  • the optical fiber F2 corresponds to one embodiment of the "second communication line".
  • the optical fiber F3 is a signal line for transmitting the abnormality detection signal GA from the gate drivers GD1 to GDn to the I/F circuit 34.
  • the abnormality detection signal DA output from the gate driver GDn is transmitted to the gate driver GD1 in the order of gate drivers GDn-1, GDn-2, etc. via the optical fiber F3, and is sent from the gate driver GD1 to the I/F circuit 34 via the optical fiber F3.
  • the gate driver GDj is configured to generate an abnormality detection signal DAj based on the abnormality detection signal DAj+1 input to the input terminal IN3 and the abnormality detection result of the corresponding semiconductor switch SW, and to output the generated abnormality detection signal DAj from the output terminal OUT2 to the gate driver GDj-1.
  • the optical fiber F3 corresponds to one embodiment of the "third communication line".
  • the main controller 32 and I/F circuit 34 are low-voltage components 30L that operate on a power supply voltage of several volts.
  • the gate drivers GD1 to GDn are high-voltage components 30H that operate on a power supply voltage of several kV.
  • optical fibers F1 to F3 as communication lines for transmitting signals between the I/F circuit 34 and the gate driver GD1
  • electrical insulation between the high-voltage components 30H and the low-voltage components 30L can be ensured.
  • the wiring length of the optical fibers F1 to F3 connecting the I/F circuit 34 and the gate driver GD1 may reach several meters.
  • the wiring length of the optical fibers F1 to F3 connected to the gate drivers GD2 to GDn can be shortened to about several tens of centimeters. This prevents the wiring from becoming complicated due to an increase in the number n of semiconductor switches SW.
  • FIG. 4 is a circuit block diagram showing an example of the configuration of gate driver GD. Since gate drivers GD1 to GDn have the same configuration, FIG. 4 explains the configuration of gate driver GD2 as a representative of them.
  • the gate driver GD2 is provided in correspondence with the semiconductor switch SW2.
  • the gate driver GD2 has a driver 40, a determiner 42, an abnormality detection circuit 44, and warning lights A1 and A2.
  • the input terminal IN1 receives a control signal S from the gate driver GD1.
  • the control signal S is transferred to the driver 40, the abnormality detection circuit 44, and the output terminal OUT1.
  • the control signal S is provided from the output terminal OUT1 via the optical fiber F1 to the input terminal IN1 of the gate driver GD3.
  • the driver 40 generates a gate signal G2 based on the control signal S and inputs the generated gate signal G2 to the gate of the IGBT Q2.
  • the driver 40 generates an H-level gate signal G2 in response to an H-level control signal S (on command), and generates an L-level gate signal G2 in response to an L-level control signal S (off command).
  • the gate voltage Vge is a voltage (gate drive voltage) higher than the threshold voltage Vth, whereas when IGBT Q2 is off, the gate voltage Vge is a voltage lower than the threshold voltage Vth.
  • the determiner 42 receives a signal Vge2 from the semiconductor switch SW2, which indicates the magnitude of the gate voltage Vge of IGBT Q2. Based on the signal Vge2, the determiner 42 determines whether IGBT Q2 is in the on or off state, and outputs a signal DET indicating the determination result to the abnormality detection circuit 44. Specifically, when the gate voltage Vge is higher than the threshold voltage Vth, it is determined that IGBT Q2 is in the off state, and the signal DET is set to the H level. On the other hand, when the gate voltage Vge is lower than the threshold voltage Vth, it is determined that IGBT Q2 is in the off state, and the signal DET is set to the L level.
  • the input terminal IN2 receives a state detection signal DS3 from the gate driver GD3.
  • the state detection signal DS3 is a state detection signal DS generated by the gate driver GD3, and is a signal that indicates whether the IGBTs Q3 to Qn included in the semiconductor switches SW3 to SWn, respectively, are in an on or off state.
  • the state detection signal DS3 is set to an H level.
  • the state detection signal DS3 is set to an L level.
  • the input terminal IN3 receives an abnormality detection signal DA3 from the gate driver GD3.
  • the abnormality detection signal DA3 is the abnormality detection signal DA generated by the gate driver GD3, and is a signal that indicates the presence or absence of an abnormality in the semiconductor switches SW3 to SWn. If an abnormality occurs in the semiconductor switches SW3 to SWn, the abnormality detection signal DA3 is set to L level. If no abnormality occurs in the semiconductor switches SW3 to SWn, the abnormality detection signal DA3 is set to H level.
  • the state detection signal DS3 and the abnormality detection signal DA3 are transferred to the abnormality detection circuit 44.
  • the abnormality detection circuit 44 generates a state detection signal DS2 and an abnormality detection signal DA2 based on the control signal S, the signal DET, the state detection signal DS3, and the abnormality detection signal DA3.
  • the state detection signal DS2 is provided from the output terminal OUT2 via the optical fiber F2 to the input terminal IN2 of the gate driver GD1.
  • the abnormality detection signal DA2 is provided from the output terminal OUT3 via the optical fiber F3 to the input terminal IN3 of the gate driver GD1.
  • FIG. 5 is a circuit diagram showing an example of the configuration of the abnormality detection circuit 44 shown in FIG.
  • the abnormality detection circuit 44 includes exclusive OR (XOR) circuits 50 and 52, time limit circuits 54 and 56, flip-flops 58 and 60, OR circuits 62 and 70, NOT circuits 64, 66, 68 and 72, and an AND circuit 74.
  • XOR exclusive OR
  • the XOR circuit 50 receives the control signal S at its first input terminal and the output signal DET of the determiner 42 at its second input terminal.
  • the XOR circuit 50 calculates the exclusive OR of the two input signals and outputs a signal indicating the calculation result. Specifically, when the value of the control signal S matches the value of the signal DET, the XOR circuit 50 outputs an L-level signal. When the value of the control signal S does not match the value of the signal DET, the XOR circuit 50 outputs an H-level signal.
  • the output signal of the XOR circuit 50 is set to L level.
  • the control signal S and the signal DET are both at L level, i.e., when the IGBT Q2 is normally turned off in response to an OFF command, the output signal of the XOR circuit 50 is set to L level.
  • the output signal of the XOR circuit 50 is set to H level. In this way, an H level output signal indicates that the operation of the semiconductor switch SW2 in response to the control signal S is abnormal.
  • the time limit circuit 54 is realized by, for example, a counter, and counts the time during which the XOR circuit 50 outputs an H-level signal. When the time during which the XOR circuit 50 outputs an H-level signal exceeds a predetermined time, the time limit circuit 54 outputs a signal with a value of "1.” Thus, when the abnormal operation of the semiconductor switch SW2 continues for a predetermined time or longer, the time limit circuit 54 outputs a signal with a value of "1.”
  • the timer circuit 54 when the XOR circuit 50 outputs an L-level signal, or when the time during which the XOR circuit 50 outputs an H-level signal does not reach the predetermined time, the timer circuit 54 outputs a signal with a value of "0.” As a result, when the operation of the semiconductor switch SW2 is normal, or when the state in which the operation of the semiconductor switch SW2 is abnormal does not continue for the predetermined time, the timer circuit 54 outputs a signal with a value of "0.”
  • the specified time is set taking into consideration the fact that there may be a difference in the timing of receiving the control signal S between the gate drivers GD1 to GDn.
  • the specified time is set to be equal to or longer than the time required for the gate driver GD4 to receive the control signal S sent from the I/F circuit 34.
  • the NOT circuit 64 inverts the output signal of the flip-flop 58 and outputs it. For example, when a signal with a value of "1" is input to the NOT circuit 64, it outputs a signal with a value of "0", and when a signal with a value of "0" is input, it outputs a signal with a value of "1".
  • the warning light A1 is turned on when it receives a signal with a value of "0" from the NOT circuit 64.
  • the warning light A1 is turned off when it receives a signal with a value of "1" from the NOT circuit 64.
  • the warning light A1 is turned on when the operation of the semiconductor switch SW2 remains abnormal for a predetermined period of time.
  • the warning light A1 corresponds to one embodiment of a "first notification member" for notifying the user that the operation of the semiconductor switch SW2 is abnormal in response to the control signal S provided to the gate driver GD2.
  • AND circuit 74 receives output signal DET from determiner 42 at a first input terminal, and receives state detection signal DS3 from gate driver GD3 at a second input terminal.
  • state detection signal DS3 is the state detection signal DS generated by gate driver GD3, and is a signal that indicates whether IGBTs Q3 to Qn included in semiconductor switches SW3 to SWn, respectively, are in an on or off state.
  • state detection signal DS3 is set to H level.
  • state detection signal DS3 is set to L level.
  • the AND circuit 74 calculates the logical product of the two input signals and outputs a state detection signal DS2 indicating the calculation result.
  • the AND circuit 74 outputs a state detection signal DS2 at H level.
  • the AND circuit 74 outputs a state detection signal DS2 at L level. Therefore, when all of the IGBTs Q2 to Qn are in the ON state, the state detection signal DS2 is set to H level. On the other hand, when at least one of the IGBTs Q2 to Qn is in the OFF state, the state detection signal DS2 is set to L level.
  • the XOR circuit 52 receives the control signal S at its first input terminal and the state detection signal DS2 at its second input terminal.
  • the XOR circuit 52 calculates the exclusive OR of the two input signals and outputs a signal indicating the calculation result.
  • the XOR circuit 52 outputs an L-level signal.
  • the XOR circuit 52 outputs an H-level signal.
  • the output signal of the XOR circuit 52 is set to L level.
  • the control signal S and the state detection signal DS2 are both at H level, i.e., when the IGBTs Q2 to Qn are normally turned on in response to an ON command, the output signal of the XOR circuit 52 is set to L level.
  • the control signal S and the state detection signal DS2 are both at L level, i.e., when at least one of the IGBTs Q2 to Qn is turned off in response to an OFF command, the output signal of the XOR circuit 52 is set to L level.
  • the output signal of the XOR circuit 52 is set to H level.
  • the control signal S is at L level and the state detection signal DS2 is at H level, that is, when all of the IGBTs Q2 to Qn are turned on contrary to the OFF command, the output signal of the XOR circuit 52 is set to H level. In this way, an H level output signal indicates that the control signal S and the operation of the semiconductor switches SW2 to SWn do not match.
  • the time limit circuit 56 counts the time during which the XOR circuit 52 outputs an H-level signal. If the time during which the XOR circuit 52 outputs an H-level signal exceeds a predetermined time, the time limit circuit 56 outputs a signal with a value of "1.” This means that if a state in which the control signal S and the operation of the semiconductor switches SW2 to SWn do not match continues for a predetermined time or longer, the time limit circuit 56 outputs a signal with a value of "1.”
  • the timer circuit 56 when the XOR circuit 52 outputs an L-level signal, or when the time during which the XOR circuit 52 outputs an H-level signal is less than the predetermined time, the timer circuit 56 outputs a signal with a value of "0".
  • the control signal S matches the operation of the semiconductor switches SW2 to SWn, or when the state in which the control signal S does not match the operation of the semiconductor switches SW2 to SWn does not continue for the predetermined time
  • the timer circuit 56 outputs a signal with a value of "0".
  • the predetermined time is set taking into consideration the occurrence of a lag in the timing of receiving the control signal S between the gate drivers GD1 to GDn.
  • the NOT circuit 66 inverts the output signal of the flip-flop 60 and outputs it.
  • the warning light A2 is turned on when the NOT circuit 64 receives a signal of value "0" from the circuit 66.
  • the warning light A2 is turned off when the NOT circuit 64 receives a signal of value "1".
  • the warning light A2 is turned on when the state in which the control signal S does not match the operation of the semiconductor switches SW2 to SWn continues for more than a predetermined time.
  • the warning light A2 corresponds to one embodiment of a "second notification member" for notifying the user of an abnormality in which the control signal S given to the gate driver GD2 does not match the operation of the semiconductor switches SW2 to SWn.
  • OR circuit 62 receives the output signal of flip-flop 58 at its first input terminal, and the output signal of flip-flop 60 at its second input terminal. OR circuit 62 calculates the logical sum of the two input signals, and outputs a signal indicating the calculation result. When at least one of the output signals of flip-flop 58 and flip-flop 60 is at H level (i.e., when the value is "1"), OR circuit 62 outputs an H level signal.
  • the output signal of flip-flop 58 is held at H level in response to the output signal of timer circuit 54. Also, if the state in which the control signal S and the operation of semiconductor switches SW2 to SWn do not match continues for more than a predetermined time, the output signal of flip-flop 60 is held at H level in response to the output signal of timer circuit 56.
  • the NOT circuit 68 inverts the abnormality detection signal DA3 input from the gate driver GD3 and outputs it.
  • the abnormality detection signal DA3 is a signal that indicates the presence or absence of an abnormality in the semiconductor switches SW3 to SWn. If an abnormality occurs in at least one of the semiconductor switches SW3 to SWn, the abnormality detection signal DA3 is set to L level. If no abnormality occurs in any of the semiconductor switches SW3 to SWn, the abnormality detection signal DA3 is set to H level.
  • an H-level abnormality detection signal DA3 is input to the NOT circuit 68, it outputs an L-level signal, and when an L-level abnormality detection signal DA3 is input, it outputs an H-level signal.
  • the OR circuit 70 receives the output signal of the NOT circuit 68 at its first input terminal, and receives the output signal of the OR circuit 62 at its second input terminal.
  • the OR circuit 70 calculates the logical sum of the two input signals, and outputs a signal indicating the calculation result.
  • the OR circuit 70 outputs an H level signal.
  • the output signal of the OR circuit 70 is set to H level when at least one of the following conditions is met: (i) when the abnormality detection signal DA3 is at L level, i.e., when an abnormality has occurred in the semiconductor switches SW3 to SWn, or (ii) when an abnormality has occurred in the semiconductor switch SW2.
  • the output signal of the OR circuit 70 is set to L level when all of the following conditions are met: (iii) when the abnormality detection signal DA3 is at H level, i.e., when the semiconductor switches SW3 to SWn are normal, or (iv) when the semiconductor switch SW2 is normal.
  • the NOT circuit 72 inverts the output signal of the OR circuit 70 to generate the abnormality detection signal DA2.
  • the NOT circuit 70 outputs an L-level abnormality detection signal DA2
  • an L-level signal is input from the OR circuit 70
  • the NOT circuit 70 outputs an H-level abnormality detection signal DA2.
  • the L-level abnormality detection signal DA2 satisfies at least one of (i) and (iii) above, indicating that an abnormality has occurred in at least one of the semiconductor switches SW2 to SWn.
  • the H-level abnormality detection signal DA2 satisfies all of (iii) and (iv) above, indicating that all of the semiconductor switches SW2 to SWn are normal.
  • the abnormality detection circuit 44 in the gate driver GD2 is configured to turn on the warning light A1 if it detects an abnormality in the operation of the semiconductor switch SW2 in response to the control signal S provided to the gate driver GD2.
  • the abnormality detection circuit 44 is also configured to turn on the warning light A2 if it detects a mismatch between the control signal S provided to the gate driver GD2 and the operation of the semiconductor switches SW2 to SWn.
  • the abnormality detection circuit 44 is further configured to turn on the warning lights A1 and A2, and generate an L-level abnormality detection signal DA2 when it determines that an abnormality has occurred in the semiconductor switch SW2.
  • the abnormality detection circuit 44 is configured to output a high-level state detection signal DS2 when all of the IGBTs Q2 to Qn are in the on state, and to generate a low-level state detection signal DS2 when at least one of the IGBTs Q2 to Qn is in the off state.
  • the state detection signal DS2 is provided from the output terminal OUT2 via the optical fiber F2 to the input terminal IN2 of the gate driver GD1.
  • the abnormality detection signal DA2 is provided from the output terminal OUT3 via the optical fiber F3 to the input terminal IN3 of the gate driver GD1.
  • the gate driver GD1 also follows a similar procedure to control the abnormality lights A1 and A2 based on the control signal S, the signal DET, the state detection signal DS2, and the abnormality detection signal DA2, and generates the state detection signal DS1 and the abnormality detection signal DA1.
  • the state detection signal DS1 is provided from the output terminal OUT2 via the optical fiber F2 to the state detection signal receiving unit 342 of the I/F circuit 34.
  • the abnormality detection signal DA1 is provided from the output terminal OUT3 via the optical fiber F3 to the abnormality detection signal receiving unit 344 of the I/F circuit 34.
  • FIG. 6 is a diagram for explaining the abnormality detection operation of the gate drivers GD1 to GDn. In Figure 6, it is assumed that the driver 40 of the gate driver GD2 has failed.
  • the gate driver GD2 receives a control signal S from the gate driver GD1 via the optical fiber F1.
  • the gate driver GD2 also receives a state detection signal DS3 and an abnormality detection signal DA3 from the gate driver GD3 via the optical fibers F2 and F3.
  • the driver 40 is normal and turns on or off the IGBTs Q3 to Qn included in the semiconductor switches SW3 to SWn, respectively, in response to the control signal S. Therefore, when the control signal S is at H level, the abnormality detection circuit 44 of gate driver GD2 receives an H-level state detection signal DS3. The abnormality detection circuit 44 further receives an H-level abnormality detection signal DA3.
  • the driver 40 Inside the gate driver GD2, the driver 40 generates a gate signal G2 based on the control signal S and inputs it to the gate of IGBT Q2. However, if the driver 40 malfunctions and is unable to generate the gate signal G2 normally, it may happen that IGBT Q2 is not turned on despite an H-level control signal S (on command), or that IGBT Q2 is not turned off despite an L-level control signal S (off command).
  • the abnormality detection circuit 44 determines that an abnormality has occurred in the operation of semiconductor switch SW2 in response to the control signal S in response to the state in which the value of the control signal S and the value of the signal DET do not match for a predetermined period of time, as shown in FIG. 5. As a result, the warning light A1 of the gate driver GD2 is turned on.
  • the abnormality detection circuit 44 generates an L-level state detection signal DS2 because IGBT Q2 of IGBTs Q2 to Qn is in the off state contrary to the H-level control signal S.
  • the abnormality detection circuit 44 determines that a mismatch has occurred between the control signal S and the operation of the semiconductor switches SW2 to SWn. As a result, the warning light A2 of the gate driver GD2 is turned on.
  • the abnormality detection circuit 44 determines that an abnormality has occurred in the semiconductor switch SW2 and generates an L-level abnormality detection signal DA2.
  • the L-level state detection signal DS2 and the L-level abnormality detection signal DA2 are provided to the abnormality detection circuit 44 of the gate driver GD1 via optical fibers F2 and F3, respectively.
  • the driver 40 is normal, so the IGBT Q1 of the semiconductor switch SW1 is turned on in response to the H-level control signal S. Because the value of the control signal S matches the value of the signal DET, the abnormality detection circuit 44 determines that the semiconductor switch SW2 is normal. As a result, the warning light A1 is turned off.
  • the abnormality detection circuit 44 generates an L-level state detection signal DS1 based on the L-level state detection signal DS2 and the H-level signal DET.
  • the L-level state detection signal DS1 indicates that at least one of the IGBTs Q1 to Qn is in the off state.
  • the abnormality detection circuit 44 determines that a mismatch has occurred between the control signal S and the operation of the semiconductor switches SW1 to SWn. As a result, the warning light A2 of the gate driver GD1 is turned on.
  • an H-level signal is sent to OR circuit 70.
  • an H-level abnormality detection signal DA2 is sent to OR circuit 70 from gate driver GD2 via NOT circuit 68.
  • the abnormality detection circuit 44 determines that an abnormality has occurred in semiconductor switches SW1 to SWn, and generates an L-level abnormality detection signal DA1.
  • the L-level state detection signal DS1 and the L-level abnormality detection signal DA1 are sent to I/F circuit 34 via optical fibers F2 and F3, respectively.
  • the warning lights A1 and A2 provided on the gate driver GD2 will light up, and the warning light A2 provided on the gate driver GD1 will light up.
  • the user can detect that an abnormality has occurred in the operation of the semiconductor switch SW2 in response to the control signal S. Furthermore, when the warning light A2 of the gate driver GD2 is lit, the user can detect that a mismatch has occurred between the control signal S and the operation of the semiconductor switches SW2 to SWn, which has been caused by an abnormality in the operation of the semiconductor switch SW2.
  • the user can detect that the semiconductor switch SW1 is normal and that an inconsistency has occurred between the control signal S and the operation of the semiconductor switches SW1 to SWn due to an operational abnormality in the semiconductor switch SW2.
  • FIG. 7 is a diagram for explaining the abnormality detection operation of the gate drivers GD1 to GDn. Fig. 7 assumes that the optical fiber F1 connecting the gate drivers GD2 and GD3 is cut.
  • the control signal S cannot be transmitted from the gate driver GD2 to the gate driver GD3, and the gate drivers GD3 to GDn cannot receive the control signal S. Therefore, when an H-level control signal S (on command) is output from the I/F circuit 34, an on command is given to the gate drivers GD1 and GD2, but an on command is not given to the gate drivers GD3 to GDn.
  • the gate drivers GD1 and GD2 turn on the IGBTs Q1 and Q2 of the semiconductor switches SW1 and SW2 in response to the H-level control signal S. Meanwhile, the gate drivers GD3 to GDn keep the IGBTs Q3 to Qn of the semiconductor switches SW3 to SWn in the off state in response to the L-level control signal S.
  • the IGBTs Q1 to Qn of the semiconductor switches SW1 to SWn are operating normally in response to the control signal S provided. Therefore, the warning light A1 is turned off in all of the gate drivers GD1 to GDn.
  • the abnormality detection circuit 44 Inside the gate driver GD2, the abnormality detection circuit 44 generates an L-level state detection signal DS2 in response to an L-level state detection signal DS3 from the gate driver GD3. Then, in response to the state in which the value of the control signal S and the value of the state detection signal DS2 do not match continuing for a predetermined period of time, the abnormality detection circuit 44 determines that a mismatch has occurred between the control signal S and the operation of the semiconductor switches SW2 to SWn. As a result, the warning light A2 of the gate driver GD2 is turned on.
  • the abnormality detection circuit 44 determines that an abnormality has occurred in the semiconductor switch SW2, and generates an L-level abnormality detection signal DA2.
  • the L-level state detection signal DS2 and the L-level abnormality detection signal DA2 are provided to the abnormality detection circuit 44 of the gate driver GD1 via optical fibers F2 and F3, respectively.
  • the abnormality detection circuit 44 Inside the gate driver GD1, the abnormality detection circuit 44 generates an L-level state detection signal DS1 in response to an L-level state detection signal DS2.
  • the L-level state detection signal DS1 indicates that at least one of the IGBTs Q1 to Qn is in the off state.
  • the abnormality detection circuit 44 determines that a mismatch has occurred between the control signal S and the operation of the semiconductor switches SW1 to SWn. As a result, the warning light A2 of the gate driver GD1 is turned on.
  • the abnormality detection circuit 44 determines that an abnormality has occurred in the semiconductor switch SW1, and generates an L-level abnormality detection signal DA1.
  • the L-level state detection signal DS1 and the L-level abnormality detection signal DA1 are provided to the I/F circuit 34 via optical fibers F2 and F3, respectively.
  • the user can detect that there is an operational inconsistency between semiconductor switches SW1 and SW2 and semiconductor switches SW3 and SW4. The user can then infer that this operational inconsistency is caused by a communication error between gate drivers GD2 and GD3.
  • Fig. 8 is a diagram for explaining the abnormality detection operation of the gate drivers GD1 to GDn. Fig. 8 assumes that the optical fiber F2 connecting the gate drivers GD2 and GD3 is cut.
  • the state detection signal DS3 cannot be transmitted from the gate driver GD3 to the gate driver GD2.
  • the gate driver GD2 cannot generate the state detection signal DS2 using the state detection signal DS3.
  • the gate drivers GD1 to GDn When an H-level control signal S (ON command) is output from the I/F circuit 34, the gate drivers GD1 to GDn turn on the IGBTs Q1 to Qn included in the semiconductor switches SW1 to SWn, respectively, in response to the H-level control signal S. Since the IGBTs Q1 to Qn are operating normally in response to the control signal S thus provided, the warning light A1 is turned off in all of the gate drivers GD1 to GDn.
  • the abnormality detection circuit 44 generates an L-level state detection signal DS2 in response to the L-level state detection signal DS3. Then, in response to the state in which the value of the control signal S and the value of the state detection signal DS2 do not match continuing for a predetermined period of time, the abnormality detection circuit 44 determines that a mismatch has occurred between the control signal S and the operation of the semiconductor switches SW2 to SWn. As a result, the warning light A2 of the gate driver GD2 is turned on.
  • the abnormality detection circuit 44 determines that an abnormality has occurred in the semiconductor switch SW2, and generates an L-level abnormality detection signal DA2.
  • the L-level state detection signal DS2 and the L-level abnormality detection signal DA2 are provided to the abnormality detection circuit 44 of the gate driver GD1 via optical fibers F2 and F3, respectively.
  • the abnormality detection circuit 44 generates an L-level state detection signal DS1 in response to an L-level state detection signal DS2.
  • the L-level state detection signal DS1 indicates that at least one of the IGBTs Q1 to Qn is in the off state. Then, in response to the state in which the value of the control signal S and the value of the state detection signal DS1 do not match continuing for a predetermined period of time, it is determined that a mismatch has occurred between the control signal S and the operation of the semiconductor switches SW1 to SWn. As a result, the warning light A2 of the gate driver GD1 is turned on.
  • the abnormality detection circuit 44 determines that an abnormality has occurred in the semiconductor switch SW1, and generates an L-level abnormality detection signal DA1.
  • the L-level state detection signal DS1 and the L-level abnormality detection signal DA1 are provided to the I/F circuit 34 via optical fibers F2 and F3, respectively.
  • the user can detect that there is an operational inconsistency between semiconductor switches SW1 and SW2 and semiconductor switches SW3 and SW4. The user can then infer that this operational inconsistency is caused by a communication error between gate drivers GD2 and GD3.
  • FIG. 9 is a diagram showing the general configuration of a power supply device according to a comparative example.
  • FIG. 9 shows the configuration of the portion of the control device 300 included in the power supply device according to the comparative example that is related to the control of the switch circuit 14. Note that FIG. 9 only shows the portion related to one-phase (U-phase) AC power.
  • the control device 300 includes a main controller 320, an I/F circuit 330, n gate drivers GD1 to GDn, and optical fibers F1 to F3.
  • the control device 300 differs from the control device 30 shown in FIG. 3 in the configuration of the gate driver GD and the wiring of the optical fibers F1 to F3.
  • optical fibers F1 to F3 are provided between each of the gate drivers GD1 to GDn and the I/F circuit 330.
  • the gate drivers GD1 to GDn are connected in parallel to each other with respect to the I/F circuit 330.
  • each of the gate drivers GD1 to GDn can directly exchange signals with the I/F circuit 330, so signal delays are reduced compared to the present embodiment.
  • optical fibers F1 to F3 which are several meters long, are connected to all of the gate drivers GD1 to GDn, there is a concern that the wiring will become more complicated as the number n of semiconductor switches SW increases.
  • a state detection signal DS indicating the on/off state of the corresponding semiconductor switch SW is input from each gate driver GD to the I/F circuit 330, and the I/F circuit 330 can detect an operational abnormality of the semiconductor switch SW in response to the control signal S by comparing the control signal S with the state detection signal DS for each gate driver GD. Then, by lighting the warning light A corresponding to the semiconductor switch SW that is operating abnormally, out of the warning lights A1-An provided corresponding to the semiconductor switches SW1-SWn, respectively, the user can be notified of which semiconductor switch SW has an abnormality.
  • the gate drivers GD1 to GDn are connected in series to the I/F circuit 34, which makes it possible to shorten the wiring length of the optical fibers F1 to F3 connected to the gate drivers GD2 to GDn. This makes it possible to prevent the wiring from becoming complicated due to an increase in the number n of semiconductor switches SW.
  • each gate driver GD is provided with a warning light A1 (first warning member) for warning that the operation of the semiconductor switch SW in response to a given control signal S is abnormal, and a warning light A1 (second warning member) for warning that the operation of the given control signal S does not match that of the multiple semiconductor switches SW including the semiconductor switch SW.
  • a warning light A1 first warning member
  • a warning light A1 second warning member
  • the user can identify the location where the failure is occurring.
  • the power supply device 10 makes it possible to identify the content and location of an abnormality that has occurred in a power supply device having multiple semiconductor switches connected in series, without complicating the device configuration.

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Abstract

第１の通信線（Ｆ１）は、制御信号（Ｓ）を、Ｉ／Ｆ回路（３４）から第１の駆動回路（ＧＤ１）を経由して第ｎの駆動回路（ＧＤｎ）まで順次伝送する。第２の通信線（Ｆ２）は、半導体スイッチの状態検出信号（ＤＳ）を、第ｎの駆動回路（ＧＤｎ）から第１の駆動回路（ＧＤ１）を経由してＩ／Ｆ回路（３４）まで順次伝送する。第ｉの駆動回路（ＧＤｉ）は、制御信号（Ｓ）に応答して第ｉの半導体スイッチ（ＳＷｉ）を駆動するドライバと、第ｉの半導体スイッチ（ＳＷｉ）の異常を検出するための異常検出回路と、第１および第２の報知部材（Ａ１，Ａ２）とを含む。異常検出回路は、制御信号（Ｓ）および第ｉの半導体スイッチ（ＳＷｉ）の動作状態に基づいて、第ｉの半導体スイッチ（ＳＷｉ）の異常を検出し、検出結果を第１の報知部材（Ａ１）を用いて報知する。異常検出回路は、第ｉから第ｎの半導体スイッチ（ＳＷｉ～ＳＷｎ）の動作状態を示す状態検出信号を生成し、制御信号（Ｓ）および状態検出信号に基づいて、制御信号（Ｓ）と第ｉから第ｎの半導体スイッチ（ＳＷｉ～ＳＷｎ）の動作状態との不一致を検出し、検出結果を第２の報知部材（Ａ２）を用いて報知する。

Description

電源装置
　本開示は、電源装置に関し、特に、直列接続された複数の半導体スイッチを備えた電源装置に関する。
　例えば、特開２００８－３０６２８５号公報（特許文献１）には、電力変換装置に使用される半導体スイッチの異常を検出するように構成された、半導体スイッチの制御装置が開示されている。制御装置は、半導体スイッチ素子に駆動信号を与える制御回路と、駆動信号を光絶縁し、高圧回路に伝達する絶縁回路と、駆動信号に基づいて半導体スイッチ素子のゲート電圧を発生する駆動回路とを備えている。半導体スイッチ素子は、駆動信号に応答してオンまたはオフされる。
　制御装置は、さらに、駆動回路の出力ゲート電圧に基づいて、半導体スイッチ素子がオン状態かオフ状態かを判別するゲート電圧検出回路と、半導体スイッチ素子のゲート電圧状態信号を光絶縁し、低圧回路に伝達する信号絶縁回路と、伝達されたゲート電圧状態信号に基づいて半導体スイッチ素子の異常を検出する異常検出回路とを備えている。異常検出回路は、半導体スイッチ素子の異常を検出した場合には、異常信号を制御回路にフィードバックすることにより、半導体スイッチ素子を遮断するように構成されている。
特開２００８－３０６２８５号公報
　直列接続された複数の半導体スイッチを備えた電源装置において、各半導体スイッチの異常を検出するために上記制御装置を適用した場合には、半導体スイッチごとに、制御回路、絶縁回路および駆動回路を接続するための配線を設置することが必要となる。また、半導体スイッチごとに、ゲート電圧検出回路、信号絶縁回路および異常検出回路を接続するための配線を設置することが必要となる。そのため、電源装置の装置構成が複雑化することが懸念される。
　また、上記制御装置において、異常検出回路は、駆動信号と、ゲート電圧検出回路から伝達されるゲート電圧状態信号とを比較することで半導体スイッチ素子が正常か異常かを判別するように構成されている。そのため、半導体スイッチ素子の異常が検出された場合に、駆動回路に異常が発生しているのか、駆動信号およびゲート状態信号を伝達する絶縁回路に異常が発生しているのかを判別することができない。そのため、複数の半導体スイッチを備えた電源装置に上記制御装置を適用した場合には、異常の内容および発生場所の特定が困難になることが懸念される。
　本開示は上述のような問題点を解決するためになされたものであり、本開示の目的は、直列接続された複数の半導体スイッチを備えた電源装置において、装置構成を複雑化することなく、異常の内容および発生場所の特定を可能とすることである。
　本開示の一態様に係る電源装置は、ｎを２以上の整数とし、ｉを１以上ｎ－１以下の整数としたとき、第１および第２の端子間に直列接続された第１から第ｎの半導体スイッチと、第１から第ｎの駆動回路と、インターフェイス回路と、第１および第の通信線とを備える。第１から第ｎの駆動回路は、第１から第ｎの半導体スイッチにそれぞれ対応して設けられ、制御信号に応答して、対応する半導体スイッチを駆動する。インターフェイス回路は、第１から第ｎの駆動回路と信号を授受する。第１および第２の通信線は、インターフェイス回路と第１から第ｎの駆動回路とを直列に接続する。第１の通信線は、制御信号を、インターフェイス回路から第１の駆動回路を経由して第ｎの駆動回路まで順次伝送するように構成される。第２の通信線は、半導体スイッチの動作状態を示す状態検出信号を、第ｎの駆動回路から第１の駆動回路を経由してインターフェイス回路まで順次伝送するように構成される。第ｉの駆動回路は、第（ｉ－１）の駆動回路から受信した制御信号に応答して、第ｉの半導体スイッチを駆動するドライバと、第ｉの半導体スイッチの異常を検出するための異常検出回路と、第１および第２の報知部材とを含む。異常検出回路は、制御信号および第ｉの半導体スイッチの動作状態に基づいて、第ｉの半導体スイッチの異常を検出し、検出結果を第１の報知部材を用いて報知する。異常検出回路は、第ｉの半導体スイッチの動作状態と、第（ｉ＋１）の駆動回路から受信した、第（ｉ＋１）から第ｎの半導体スイッチの動作状態を示す状態検出信号とに基づいて、第ｉから第ｎの半導体スイッチの動作状態を示す状態検出信号を生成する。異常検出回路は、制御信号および生成した状態検出信号に基づいて、制御信号と第ｉから第ｎの半導体スイッチの動作状態との不一致を検出し、検出結果を第２の報知部材を用いて報知する。
　本開示によれば、装置構成を複雑化することなく、直列接続された複数の半導体スイッチを備えた電源装置に発生した異常の内容および発生場所を特定することができる。
実施の形態に係る電源装置の概略構成を示す図である。 図１に示した半導体スイッチの他の構成例を示す回路図である。 制御装置のうちスイッチ回路の制御に関連する部分の構成を示す回路ブロック図である。 ゲートドライバの構成例を示す回路ブロック図である。 図４に示した異常検出回路の構成例を示す回路図である。 ゲートドライバの異常検出動作の第１例を説明するための図である。 ゲートドライバの異常検出動作の第２例を説明するための図である。 ゲートドライバの異常検出動作の第３例を説明するための図である。 比較例に係る電源装置の概略構成を示す図である。
　以下に、本開示の実施の形態について図面を参照して詳細に説明する。なお、以下では図中の同一または相当部分には同一符号を付してその説明を原則的に繰り返さないものとする。
　＜電源装置の構成＞
　図１は、実施の形態に係る電源装置の概略構成を示す図である。
　図１に示すように、実施の形態に係る電源装置１０は、交流電源１と負荷２との間に接続され、交流電源１から交流電力を受けて負荷２に交流電力を供給するように構成される。電源装置１０は、例えば、交流電源１の停電または瞬時電圧低下が発生した場合に、安定した交流電力を無瞬断で負荷２に供給するための装置である瞬低補償装置（Multiple　Power　Compensator）に適用され得る。
　交流電源１は、代表的には商用交流電源であり、商用周波数の交流電力を電源装置１０に供給する。負荷２は、電源装置１０から供給される商用周波数の交流電力によって駆動される。なお、図１では、一相の交流電力に関連する部分のみが示されているが、電源装置１０は三相交流電力を受けて三相交流電力を出力するようにしてもよい。
　電源装置１０は、入力端子Ｔ１、出力端子Ｔ２、直流端子Ｔ３、スイッチ回路１４、双方向コンバータ１６、電圧検出器１８，２０、および制御装置３０を備える。
　入力端子Ｔ１は、交流電源１に電気的に接続されており、交流電源１から供給される商用周波数の交流電圧Ｖ１を受ける。入力端子Ｔ１は「第１の端子」の一実施例に対応する。出力端子Ｔ２は、負荷２に接続される。負荷２は、出力端子Ｔ２から供給される交流電圧ＶＯによって駆動される。出力端子Ｔ２は「第２の端子」の一実施例に対応する。
　直流端子Ｔ３はバッテリ３に接続される。バッテリ３は、直流電力を蓄積する「電力貯蔵装置」の一実施例に対応する。電力貯蔵装置として、バッテリ３に代えて、電気二重層コンデンサを直流端子Ｔ３に接続してもよい。直流端子Ｔ３の直流電圧ＶＢ（バッテリ３の端子間電圧）の瞬時値は、制御装置３０によって検出される。
　スイッチ回路１４は、入力ノード１４ａおよび出力ノード１４ｂと、ｎ個（ｎは２以上の整数）の半導体スイッチＳＷ１～ＳＷｎとを有する。入力ノード１４ａは入力端子Ｔ１に接続され、出力ノード１４ｂは出力端子Ｔ２に接続される。図１の例では、ｎ＝４である。ただし、半導体スイッチの数ｎは４に限定されない。
　半導体スイッチＳＷ１～ＳＷｎは、制御装置３０からそれぞれ入力されるゲート信号Ｇ１～Ｇｎによってオンオフが制御される。以下では、半導体スイッチＳＷ１～ＳＷｎを包括的に表記する場合には、単に「半導体スイッチＳＷ」とも称する。ゲート信号Ｇ１～Ｇｎを包括的に表記する場合には、単に「ゲート信号Ｇ」とも称する。
　半導体スイッチＳＷｉ（ｉは１以上ｎ以下の整数）は、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）Ｑｉと、ＩＧＢＴＱｉと逆並列に接続されるダイオードＤｉと、スナバ回路ＳＮｉと、バリスタＺｉとを有する。ＩＧＢＴＱｉのコレクタは入力ノード１４ａに電気的に接続され、エミッタは出力ノード１４ｂに電気的に接続される。ＩＧＢＴＱｉは、Ｈ（論理ハイ）レベルのゲート信号Ｇｉによってオン（導通）され、Ｌ（論理ロー）レベルのゲート信号Ｇｉによってオフ（遮断）される。ダイオードＤｉは、出力ノード１４ｂから入力ノード１４ａに向かう向きを順方向として接続される。なお、半導体スイッチＳＷｉには、ＩＧＢＴに限らず、任意の自己消弧型の半導体スイッチング素子を用いることができる。
　スナバ回路ＳＮｉは、ＩＧＢＴＱｉに並列接続され、ＩＧＢＴＱｉをサージ電圧から保護する。スナバ回路ＳＮｉは、例えば、ＩＧＢＴＱｉのコレクタ－エミッタ間に直列接続された抵抗素子およびコンデンサを有する。ＩＧＢＴＱｉに電流が流れている場合にＩＧＢＴＱｉを突然オフさせると、自己インダクタンスによってＩＧＢＴＱｉのコレクタ－エミッタ間にサージ電圧が発生する。スナバ回路ＳＮｉは、そのようなサージ電圧を抑制することによって、ＩＧＢＴＱｉを保護する。
　バリスタＺｉは、ＩＧＢＴＱｉに並列接続される。バリスタＺｉは、抵抗値が電圧依存性を有する抵抗器である。バリスタＺｉは、例えば、ＺｎＲ（Zinc　oxide　nonlinear　resistor）である。バリスタＺｉの抵抗値は、その端子間電圧に応じて変化し、端子間電圧が閾値電圧を超えると急に低下する。したがって、ＩＧＢＴＱｉのコレクタ－エミッタ間電圧が閾値電圧を超えることが抑制され、結果的にＩＧＢＴＱｉがサージ電圧によって破壊されることを防止することができる。
　以下では、ＩＧＢＴＱ１～Ｑｎを包括的に表記する場合には、単に「ＩＧＢＴＱ」とも称する。スナバ回路ＳＮ１～ＳＮｎを包括的に表記する場合には、単に「スナバ回路ＳＮ」とも称する。バリスタＺ１～Ｚｎを包括的に表記する場合には、単に「バリスタＺ」とも称する。
　なお、半導体スイッチＳＷは、図１の構成に限定されるものではなく、例えば図２に示す構成とすることもできる。図２の例では、半導体スイッチＳＷは、逆直列に接続されたＩＧＢＴＱＡ，ＱＢと、ＩＧＢＴＱＡ，ＱＢにそれぞれ逆並列に接続されるダイオードＤＡ，ＤＢと、スナバ回路ＳＮと、バリスタＺとを有する。ＩＧＢＴＱＡのコレクタは入力ノード１４ａに電気的に接続され、エミッタはＩＧＢＴＱＢのエミッタに接続される。ＩＧＢＴＱＢのコレクタは出力ノード１４ｂに電気的に接続される。ダイオードＤＡは、出力ノード１４ｂから入力ノード１４ａに向かう向きを順方向として接続される。ダイオードＤＢは、入力ノード１４ａから出力ノード１４ｂに向かう向きを順方向として接続される。スナバ回路ＳＮおよびバリスタＺは、ＩＧＢＴＱＡ，ＱＢの直列回路と並列に接続される。
　図１に戻って、双方向コンバータ１６は、スイッチ回路１４の出力ノード１４ｂと直流端子Ｔ３との間に接続される。双方向コンバータ１６は、出力ノード１４ｂに出力される交流電力とバッテリ３の蓄えられる直流電力との間で双方向に電力変換を行うように構成される。
　双方向コンバータ１６は、交流電源１から交流電力が供給されている正常時は、交流電源１からスイッチ回路１４を介して供給される交流電力を直流電力に変換し、その直流電力をバッテリ３に蓄える。一方、交流電源１からの交流電力の供給が停止する停電時、もしくは、交流電源１の瞬時電圧低下の発生時には、双方向コンバータ１６は、バッテリ３の直流電力を商用周波数の交流電力に変換し、その交流電力を負荷２に供給する。
　双方向コンバータ１６は、図示は省略するが、複数の半導体スイッチング素子を有する。複数の半導体スイッチング素子は、制御装置３０により生成される制御信号によってオンオフが制御される。双方向コンバータ１６は、制御信号に応答して複数の半導体スイッチング素子をオンまたはオフさせることにより、出力ノード１４ｂに出力する交流電力と直流端子Ｔ３に入出力される直流電力との間で双方向の電力変換を実行することができる。
　電圧検出器１８は、交流電源１から入力端子Ｔ１に供給される交流電圧ＶＩの瞬時値を検出し、その検出値を示す信号を制御装置３０に与える。制御装置３０は、交流電圧ＶＩの瞬時値に基づいて、交流電源１が正常であるか否かを判定する。例えば、交流電圧ＶＩが予め定められた下限電圧よりも高い場合には、制御装置３０は、交流電源１が正常であると判定する。交流電圧ＶＩが下限電圧よりも低下した場合には、制御装置３０は、交流電源１が異常であると判定する。
　電圧検出器２０は、出力端子Ｔ２０に現れる交流電圧ＶＯの瞬時値を検出し、その検出値を示す信号を制御装置３０に与える。
　半導体スイッチＳＷｉは、ＩＧＢＴＱｉのゲート－エミッタ間電圧Ｖｇｅの大きさを表す信号Ｖｇｅｉを制御装置３０に与える。以下の説明では、ゲート－エミッタ間電圧Ｖｇｅを「ゲート電圧Ｖｇｅ」とも称する。後述するように、ゲート電圧Ｖｇｅは、ＩＧＢＴＱがオン状態のときにはＩＧＢＴＱの閾値電圧Ｖｔｈよりも高い電圧となり、ＩＧＢＴＱがオフ状態のときには閾値電圧Ｖｔｈよりも低い電圧となる。したがって、ゲート電圧Ｖｇｅの大きさから、ＩＧＢＴＱがオン状態であるか、オフ状態であるかを判定することができる。
　制御装置３０は、図示しない上位コントローラからの指令、電圧検出器１８，２０から入力される信号、およびスイッチ回路１４から入力される信号などを用いて、スイッチ回路１４および双方向コンバータ１６の動作を制御する。制御装置３０は、例えば、マイクロコンピュータなどで構成することができる。一例として、制御装置３０は、図示しないＣＰＵ（Central　Processing　Unit）およびメモリを有しており、メモリに格納されたプログラムをＣＰＵが実行することによるソフトウェア処理によって、以下で説明する制御動作を実行することができる。あるいは、当該制御動作の一部または全部について、ソフトウェア処理に代えて、内蔵された専用の電子回路などを用いたハードウェア処理によって実現することも可能である。
　＜電源装置１０の動作＞
　次に、実施の形態に係る電源装置１０の動作について説明する。
　交流電源１の正常時には、制御装置３０は、スイッチ回路１４の半導体スイッチＳＷ１～ＳＷｎに対して、Ｈレベルのゲート信号Ｇ１～Ｇｎをそれぞれ与える。半導体スイッチＳＷ１～ＳＷｎがオンされることにより、交流電源１からスイッチ回路１４を介して負荷２に交流電力が供給され、負荷２が駆動される。また、交流電源１からスイッチ回路１４を介して双方向コンバータ１６に交流電力が供給され、その交流電力が直流電力に変換されてバッテリ３に蓄えられる。このとき、制御装置３０は、バッテリ３の端子間電圧ＶＢが参照電圧ＶＢｒになるように双方向コンバータ１６を制御する。
　交流電源１の異常時（交流電源１の停電時または瞬時電圧低下時）には、制御装置３０は、半導体スイッチＳＷ１～ＳＷｎに対して、Ｌレベルのゲート信号Ｇ１～Ｇｎをそれぞれ与える。半導体スイッチＳＷ１～ＳＷｎが瞬時にオフされるとともに、バッテリ３の直流電力が双方向コンバータ１６によって交流電力に変換されて負荷２に供給される。したがって、交流電源１の異常が発生した場合でも、バッテリ３に直流電力が蓄えられている期間は、負荷２の運転を継続することができる。このとき、制御装置３０は、電圧検出器２０により検出される交流電圧ＶＯに基づき、交流電圧ＶＯが参照電圧ＶＯｒになるように双方向コンバータ１６を制御する。制御装置３０は、バッテリ３の端子間電圧ＶＢが低下して所定の下限電圧に到達した場合には、双方向コンバータ１６の運転を停止させる。
　上述した動作の実行中、スイッチ回路１４を構成する半導体スイッチＳＷ１～ＳＷｎの何れかにおいて異常が発生した場合には、スイッチ回路１４を正常に動作させることができなくなる。そのため、電源装置１０は、負荷２に安定的に電力を供給することが困難となる。
　例えば、何れかの半導体スイッチＳＷにおいてＩＧＢＴＱが正常にオンしない故障が発生した場合には、交流電源１からスイッチ回路１４を介して負荷２に交流電力を供給することができなくなる。この場合、交流電源１の異常時の動作に倣って、残りの半導体スイッチＳＷを全てオフし、バッテリ３の直流電力を双方向コンバータ１６を経由して負荷２に供給することができる。ただし、バッテリ３から供給できる電力には限界がある。
　あるいは、何れかの半導体スイッチＳＷにおいてＩＧＢＴＱが正常にオフしない故障が発生した場合には、交流電源１の異常時に、当該半導体スイッチＳＷがオン状態に維持されるため、入力ノード１４ａと出力ノード１４ｂとの間の電圧差が、オフ状態となっている残りの半導体スイッチＳＷの端子間に集中的に印加されてしまい、残りの半導体スイッチＳＷが過電圧状態に陥ることが懸念される。
　このような不具合を回避するために、制御装置３０は、電源装置１０の運転中、スイッチ回路１４の異常を検出するように構成される。制御装置３０は、スイッチ回路１４の異常が検出された場合には、制御装置３０に搭載された警告灯を点灯させることによって、電源装置１０のユーザに対し、スイッチ回路１４の異常を報知する。
　＜制御装置３０の構成＞
　図３は、制御装置３０のうちスイッチ回路１４の制御に関連する部分の構成を示す回路ブロック図である。なお、図３では、一相（Ｕ相）の交流電力に関連する部分のみが示されている。
　図３に示すように、制御装置３０は、メインコントローラ３２と、インターフェイス（Ｉ／Ｆ）回路３４と、ｎ個のゲートドライバＧＤ１～ＧＤｎと、光ファイバＦ１～Ｆ３とを含む。
　（メインコントローラ３２）
　メインコントローラ３２は、電圧検出器１８により検出される交流電圧ＶＩの瞬時値に基づいて、交流電源１が正常であるか否かを判定する。メインコントローラ３２は、判定結果に基づいて、半導体スイッチＳＷ１～ＳＷｎのオンオフを制御するための制御信号をＳを生成する。具体的には、交流電圧Ｖｉが下限電圧よりも高い場合には、メインコントローラ３２は、交流電源１が正常であると判定する。この場合、メインコントローラ３２は、Ｈレベルの制御信号Ｓを生成してＩ／Ｆ回路３４に出力する。後述するように、ゲートドライバＧＤ１～ＧＤｎは、Ｈレベルの制御信号Ｓに応答して、Ｈレベルのゲート信号Ｇ１～ＧＤｎをそれぞれ生成する。すなわち、Ｈレベルの制御信号Ｓは、半導体スイッチＳＷをオンするためのオン指令（導通指令）に相当する。
　一方、交流電圧ＶＩが下限電圧よりも低い場合には、メインコントローラ３２は、交流電源１が異常であると判定する。この場合、メインコントローラ３２は、Ｌレベルの制御信号Ｓを生成してＩ／Ｆ回路３４に出力する。後述するように、ゲートドライバＧＤ１～ＧＤｎは、Ｌレベルの制御信号Ｓに応答して、Ｌレベルのゲート信号Ｇ１～ＧＤｎをそれぞれ生成する。すなわち、Ｌレベルの制御信号Ｓは、半導体スイッチＳＷをオフするためのオフ指令（遮断指令）に相当する。
　（Ｉ／Ｆ回路３４）
　Ｉ／Ｆ回路３４は、メインコントローラ３２およびゲートドライバＧＤ１～ＧＤｎとの間で信号を遣り取りするための入出力装置である。Ｉ／Ｆ回路３４は、メインコントローラ３２から制御信号Ｓを受信する。Ｉ／Ｆ回路３４は、制御信号送信部３４０を含む。制御信号送信部３４０は、電気信号である制御信号Ｓを光信号に変換し、光ファイバＦ１に出力する。制御信号Ｓは、光ファイバＦ１を経由してゲートドライバＧＤ１に与えられる。
　Ｉ／Ｆ回路３４は、状態検出信号受信部３４２と、異常検出信号受信部３４４とをさらに含む。状態検出信号受信部３４２は、光ファイバＦ２を経由して、状態検出信号ＤＳ１をゲートドライバＧＤ１から受信する。
　状態検出信号ＤＳｉ（ｉは１以上ｎ以下の整数）は、半導体スイッチＳＷｉ～ＳＷｎにそれぞれ含まれるＩＧＢＴＱｉ～Ｑｎの動作状態（オン状態であるかオフ状態であるか）を示す信号である。ＩＧＢＴＱｉ～Ｑｎの全てがオン状態である場合には、状態検出信号ＤＳｉは、Ｈレベルにされる。ＩＧＢＴＱｉ～Ｑｎの少なくとも１つがオフ状態である場合には、状態検出信号ＤＳｉは、Ｌレベルにされる。なお、状態検出信号ＤＳｎは、ＩＧＢＴＱｎがオン状態である場合にＨレベルにされ、ＩＧＢＴＱｎがオフ状態である場合にＬレベルにされる。状態検出信号受信部３４２は、光信号である状態検出信号ＤＳ１を電気信号に変換し、メインコントローラ３２に出力する。
　異常検出信号受信部３４４は、光ファイバＦ３を経由して、異常検出信号ＤＡ１をゲートドライバＧＤ１から受信する。異常検出信号ＤＡｉ（ｉは１以上ｎ以下の整数）は、半導体スイッチＳＷｉ～ＳＷｎの異常の有無を示す信号である。半導体スイッチＳＷｉ～ＳＷｎに異常が発生した場合には、異常検出信号ＤＡｉはＬレベルにされる。半導体スイッチＳＷｉ～ＳＷｎに異常が発生していない場合には、異常検出信号ＤＡｉはＨレベルにされる。なお、異常検出信号ＤＡｎは、半導体スイッチＳＷｎに異常が発生した場合にＬレベルにされ、半導体スイッチＳＷｎに異常が発生していない場合にＨレベルにされる。異常検出信号受信部３４４は、光信号である異常検出信号ＤＡ１を電気信号に変換し、メインコントローラ３２に出力する。
　（ゲートドライバＧＤ１～ＧＤｎ）
　ゲートドライバＧＤ１～ＧＤｎは、半導体スイッチＳＷ１～ＳＷｎにそれぞれ対応して設けられている。以下では、ゲートドライバＧＤ１～ＧＤｎを包括的に表記する場合には、単に「ゲートドライバＧＤ」とも称する。ゲートドライバＧＤは、入力端子ＩＮ１～ＩＮ３と、出力端子ＯＵＴ１～ＯＵＴ３と、警告灯Ａ１，Ａ２とを有している。ゲートドライバＧＤは「駆動回路」の一実施例に対応する。
　入力端子ＩＮ１は、制御信号Ｓを受け取るための端子である。出力端子ＯＵＴ１は、制御信号Ｓを他のゲートドライバＧＤに転送するための端子である。
　入力端子ＩＮ２は、他のゲートドライバＧＤから状態検出信号ＤＳを受け取るための端子である。出力端子ＯＵＴ２は、状態検出信号ＤＳを他のゲートドライバＧＤに転送するための端子である。
　入力端子ＩＮ３は、他のゲートドライバＧＤから異常検出信号ＤＡを受け取るための端子である。出力端子ＯＵＴ３は、異常検出信号ＤＡを他のゲートドライバＧＤに転送するための端子である。
　ゲートドライバＧＤｊ（ｊは２以上ｎ－１以下の整数）において、入力端子ＩＮ１は、光ファイバＦ１により、ゲートドライバＧＤｊ－１の出力端子ＯＵＴ１に接続されている。入力端子ＩＮ２は、光ファイバＦ２により、ゲートドライバＧＤｊ＋１の出力端子ＯＵＴ２に接続されている。入力端子ＩＮ３は、光ファイバＦ３により、ゲートドライバＧＤｊ＋１の出力端子ＯＵＴ３に接続されている。
　ゲートドライバＧＤ１において、入力端子ＩＮ１は、光ファイバＦ１により、Ｉ／Ｆ回路３４の制御信号送信部３４０に接続されている。入力端子ＩＮ２は、光ファイバＦ２により、ゲートドライバＧＤ２の出力端子ＯＵＴ２に接続されている。入力端子ＩＮ３は、光ファイバＦ３により、ゲートドライバＧＤ２の出力端子ＯＵＴ３に接続されている。出力端子ＯＵＴ２は、光ファイバＦ２により、Ｉ／Ｆ回路３４の状態検出信号受信部３４２に接続されている。出力端子ＯＵＴ３は、光ファイバＦ３により、異常検出信号受信部３４４に接続されている。
　ゲートドライバＧＤｎ（図３ではＧＤ４）において、入力端子ＩＮ１は、光ファイバＦ１により、ゲートドライバＧＤｎ－１（図３ではＧＤ３）の出力端子ＯＵＴ１に接続されている。出力端子ＯＵ１および入力端子ＩＮ１，ＩＮ２は無接続とされる。
　ゲートドライバＧＤには、警告灯Ａ１，Ａ２が設けられている。警告灯Ａ１，Ａ２は、電源装置１０のユーザに、半導体スイッチＳＷに発生した異常を報知するするための報知部材である。警告灯Ａ１は、後述するように、ＩＧＢＴＱの故障またはＩＧＢＴＱを駆動するドライバの故障などに起因して、制御信号Ｓに応答して半導体スイッチＳＷをオンまたはオフさせることができない場合に点灯される。
　警告灯Ａ２は、後述するように、光ファイバＦ１，Ｆ２の損傷などに起因して、制御信号Ｓまたは状態検出信号ＤＳの通信不良が生じた場合に点灯される。
　（光ファイバＦ１～Ｆ３）
　図３に示すように、Ｉ／Ｆ回路３４およびゲートドライバＧＤ１～ＧＤｎは、光ファイバＦ１～Ｆ３によって直列に接続されている。光ファイバＦ１は、Ｉ／Ｆ回路３４からゲートドライバＧＤ１～ＧＤｎに制御信号Ｓを伝送するための信号線である。Ｉ／Ｆ回路３４から出力された制御信号Ｓは、光ファイバＦ１を経由して、ゲートドライバＧＤ１，ＧＤ２・・・の順に、ゲートドライバＧＤｎまで伝送される。光ファイバＦ１は「第１の通信線」の一実施例に対応する。
　光ファイバＦ２は、ゲートドライバＧＤ１～ＧＤｎからＩ／Ｆ回路３４に状態検出信号ＤＳを伝送するための信号線である。ゲートドライバＧＤｎから出力された状態検出信号ＤＳは、光ファイバＦ２を経由して、ゲートドライバＧＤｎ－１，ＧＤｎ－２・・・の順にゲートドライバＧＤ１まで伝送され、ゲートドライバＧＤ１から光ファイバＦ２を経由してＩ／Ｆ回路３４に送られる。なお、ゲートドライバＧＤｊは、入力端子ＩＮ２に入力される状態検出信号ＤＳｊ＋１と、対応する半導体スイッチＳＷのＩＧＢＴＱの動作状態とに基づいて、状態検出信号ＤＳｊを生成し、生成した状態検出信号ＤＳｊを出力端子ＯＵＴ２からゲートドライバＧＤｊ－１へ出力するように構成される。光ファイバＦ２は「第２の通信線」の一実施例に対応する。
　光ファイバＦ３は、ゲートドライバＧＤ１～ＧＤｎからＩ／Ｆ回路３４に異常検出信号ＧＡを伝送するための信号線である。ゲートドライバＧＤｎから出力された異常検出信号ＤＡは、光ファイバＦ３を経由して、ゲートドライバＧＤｎ－１，ＧＤｎ－２・・・の順にゲートドライバＧＤ１まで伝送され、ゲートドライバＧＤ１から光ファイバＦ３を経由してＩ／Ｆ回路３４に送られる。なお、ゲートドライバＧＤｊは、入力端子ＩＮ３に入力される異常検出信号ＤＡｊ＋１と、対応する半導体スイッチＳＷの異常検出結果とに基づいて、異常検出信号ＤＡｊを生成し、生成した異常検出信号ＤＡｊを出力端子ＯＵＴ２からゲートドライバＧＤｊ－１へ出力するように構成される。光ファイバＦ３は「第３の通信線」の一実施例に対応する。
　図３に示した構成において、メインコントローラ３２およびＩ／Ｆ回路３４は、数Ｖ程度の電源電圧を受けて動作する低圧部品３０Ｌである。ゲートドライバＧＤ１～ＧＤｎは、数ｋＶ程度の電源電圧を受けて動作する高圧部品３０Ｈである。Ｉ／Ｆ回路３４とゲートドライバＧＤ１との間で信号を遣り取りするための通信線に光ファイバＦ１～Ｆ３を適用することにより、高圧部品３０Ｈと低圧部品３０Ｌとの電気的絶縁を確保することができる。なお、電源装置１０の構成によっては、Ｉ／Ｆ回路３４とゲートドライバＧＤ１とを繋ぐ光ファイバＦ１～Ｆ３の配線長が数ｍに及ぶ場合がある。
　ここで、図３とは対照的に、Ｉ／Ｆ回路３４に対してゲートドライバＧＤ１～ＧＤｎを互いに並列に接続する構成を考える。このような構成では、ゲートドライバＧＤ１～ＧＤｎの各々とＩ／Ｆ回路３４との間に、光ファイバＦ１～Ｆ３が配設されることになる。これによると、各ゲートドライバＧＤはＩ／Ｆ回路３４と直接的に信号を遣り取りできるため、信号の遅延が抑えられる。その一方で、全てのゲートドライバＧＤ１～ＧＤｎに対して数ｍに及ぶ光ファイバＦ１～Ｆ３が接続されるため、半導体スイッチＳＷの数ｎが増えるに従って、配線が複雑化することが懸念される。
　本実施の形態では、Ｉ／Ｆ回路３４に対してゲートドライバＧＤ１～ＧＤｎを直列に接続したことにより、ゲートドライバＧＤ２～ＧＤｎに接続される光ファイバＦ１～Ｆ３の配線長を数十ｃｍ程度まで短くすることができる。よって、半導体スイッチＳＷの数ｎの増加によって配線が複雑化することが抑えられる。
　＜ゲートドライバＧＤの構成例＞
　次に、図３に示したゲートドライバＧＤの構成例について説明する。
　図４は、ゲートドライバＧＤの構成例を示す回路ブロック図である。ゲートドライバＧＤ１～ＧＤｎは同一の構成を有しているため、図４では、これらを代表してゲートドライバＧＤ２の構成について説明する。
　図４に示すように、ゲートドライバＧＤ２は、半導体スイッチＳＷ２に対応して設けられている。ゲートドライバＧＤ２は、ドライバ４０と、判定器４２と、異常検出回路４４と、警告灯Ａ１，Ａ２とを有している。
　入力端子ＩＮ１は、ゲートドライバＧＤ１から制御信号Ｓを受ける。制御信号Ｓは、ドライバ４０、異常検出回路４４、および出力端子ＯＵＴ１に転送される。制御信号Ｓは、出力端子ＯＵＴ１から光ファイバＦ１を経由して、ゲートドライバＧＤ３の入力端子ＩＮ１に与えられる。
　ドライバ４０は、制御信号Ｓに基づいてゲート信号Ｇ２を生成し、生成したゲート信号Ｇ２をＩＧＢＴＱ２のゲートに入力する。ドライバ４０は、Ｈレベルの制御信号Ｓ（オン指令）に応答してＨレベルのゲート信号Ｇ２を生成し、Ｌレベルの制御信号Ｓ（オフ指令）に応答してＬレベルのゲート信号Ｇ２を生成する。
　Ｈレベルのゲート信号Ｇ２がＩＧＢＴＱ２のゲートに入力されると、ゲート－エミッタ間容量が充電されるため、ゲート電圧Ｖｇｅが徐々に上昇する。ゲート電圧Ｖｇｅが閾値電圧Ｖｔｈを超えると、ＩＧＢＴＱがオンされ始める。ＩＧＢＴＱ２がオンされ始めると、ゲート電圧Ｖｇｅは、ゲート駆動電圧まで上昇する。ＩＧＢＴＱ２がオン状態のときに、ゲート電圧Ｖｇｅは一定の電圧値に維持される。
　Ｌレベルのゲート信号Ｇ２がＩＧＢＴＱ２のゲートに入力されると、ゲート－エミッタ間容量が放電されるため、ゲート電圧Ｖｇｅは、ゲート駆動電圧から徐々に低下する。ゲート電圧Ｖｇｅが閾値電圧Ｖｔｈを下回ると、ＩＧＢＴＱ２がオフされる。
　このようにゲート電圧Ｖｇｅは、ＩＧＢＴＱ２がオン状態のときには、閾値電圧Ｖｔｈよりも高い電圧（ゲート駆動電圧）となる一方で、ＩＧＢＴＱ２がオフ状態のときには、閾値電圧Ｖｔｈよりも低い電圧となる。
　判定器４２は、半導体スイッチＳＷ２から、ＩＧＢＴＱ２のゲート電圧Ｖｇｅの大きさを表す信号Ｖｇｅ２を受ける。判定器４２は、信号Ｖｇｅ２に基づいて、ＩＧＢＴＱ２がオン状態であるか、オフ状態であるかを判定し、判定結果を示す信号ＤＥＴを異常検出回路４４に出力する。具体的には、ゲート電圧Ｖｇｅが閾値電圧Ｖｔｈよりも高い場合には、ＩＧＢＴＱ２がオフ状態であると判定され、信号ＤＥＴはＨレベルにされる。一方、ゲート電圧Ｖｇｅが閾値電圧Ｖｔｈよりも低い場合には、ＩＧＢＴＱ２がオフ状態であると判定され、信号ＤＥＴはＬレベルにされる。
　入力端子ＩＮ２は、ゲートドライバＧＤ３から状態検出信号ＤＳ３を受ける。状態検出信号ＤＳ３は、ゲートドライバＧＤ３にて生成された状態検出信号ＤＳであり、半導体スイッチＳＷ３～ＳＷｎにそれぞれ含まれるＩＧＢＴＱ３～Ｑｎがオン状態であるかオフ状態であるかを示す信号である。ＧＢＴＱ３～Ｑｎの全てがオン状態である場合には、状態検出信号ＤＳ３は、Ｈレベルにされる。ＩＧＢＴＱ３～Ｑｎの少なくとも１つがオフ状態である場合には、状態検出信号ＤＳ３は、Ｌレベルにされる。
　入力端子ＩＮ３は、ゲートドライバＧＤ３から異常検出信号ＤＡ３を受ける。異常検出信号ＤＡ３は、ゲートドライバＧＤ３にて生成された異常検出信号ＤＡであり、半導体スイッチＳＷ３～ＳＷｎの異常の有無を示す信号である。半導体スイッチＳＷ３～ＳＷｎに異常が発生した場合には、異常検出信号ＤＡ３はＬレベルにされる。半導体スイッチＳＷ３～ＳＷｎに異常が発生していない場合には、異常検出信号ＤＡ３はＨレベルにされる。状態検出信号ＤＳ３および異常検出信号ＤＡ３は、異常検出回路４４に転送される。
　異常検出回路４４は、制御信号Ｓ、信号ＤＥＴ、状態検出信号ＤＳ３および異常検出信号ＤＡ３に基づいて、状態検出信号ＤＳ２および異常検出信号ＤＡ２を生成する。状態検出信号ＤＳ２は、出力端子ＯＵＴ２から光ファイバＦ２を経由して、ゲートドライバＧＤ１の入力端子ＩＮ２に与えられる。異常検出信号ＤＡ２は、出力端子ＯＵＴ３から光ファイバＦ３を経由して、ゲートドライバＧＤ１の入力端子ＩＮ３に与えられる。
　（異常検出回路４４）
　図５は、図４に示した異常検出回路４４の構成例を示す回路図である。
　図５に示すように、異常検出回路４４は、ＸＯＲ（排他的論理和）回路５０，５２と、時限回路５４，５６と、フリップフロップ５８，６０と、論理和（ＯＲ）回路６２，７０と、否定（ＮＯＴ）回路６４，６６，６８，７２と、論理積（ＡＮＤ）回路７４とを含んで構成される。
　ＸＯＲ回路５０は、第１入力端子に制御信号Ｓを受け、第２入力端子に判定器４２の出力信号ＤＥＴを受ける。ＸＯＲ回路５０は、２つの入力信号の排他的論理和を算出し、算出結果を示す信号を出力する。具体的には、制御信号Ｓの値と信号ＤＥＴの値とが一致するとき、ＸＯＲ回路５０はＬレベルの信号を出力する。制御信号Ｓの値と信号ＤＥＴの値とが一致しないとき、ＸＯＲ回路５０はＨレベルの信号を出力する。
　これによると、制御信号Ｓおよび信号ＤＥＴがともにＨレベルである場合、すなわち、オン指令に応答して半導体スイッチＳＷ２のＩＧＢＴＱ２が正常にオンされている場合には、ＸＯＲ回路５０の出力信号はＬレベルにされる。または、制御信号Ｓおよび信号ＤＥＴがともにＬレベルである場合、すなわち、オフ指令に応答してＩＧＢＴＱ２が正常にオフされている場合には、ＸＯＲ回路５０の出力信号はＬレベルにされる。
　一方、制御信号ＳがＨレベルであり、信号ＤＥＴがＬレベルである場合、すなわち、オン指令に反してＩＧＢＴＱ２がオフ状態である場合、または、制御信号ＳがＬレベルであり、信号ＤＥＴがＨレベルである場合、すなわち、オフ指令に反してＩＧＢＴＱ２がオン状態である場合には、ＸＯＲ回路５０の出力信号はＨレベルにされる。このようにＨレベルの出力信号は、制御信号Ｓに対する半導体スイッチＳＷ２の動作が異常であることを示している。
　時限回路５４は、例えばカウンタにより実現され、ＸＯＲ回路５０がＨレベルの信号を出力する時間をカウントする。ＸＯＲ回路５０がＨレベルの信号を出力する時間が所定時間を超えた場合に、時限回路５４は、値「１」の信号を出力する。これによると、半導体スイッチＳＷ２の動作が異常である状態が所定時間を超えて継続した場合に、時限回路５４は値「１」の信号を出力する。
　一方、ＸＯＲ回路５０がＬレベルの信号を出力する場合、または、Ｈレベルの信号を出力する時間が所定時間に満たない場合に、時限回路５４は、値「０」の信号を出力する。これによると、半導体スイッチＳＷ２の動作が正常である場合、または、半導体スイッチＳＷ２の動作が異常である状態が所定時間継続しない場合には、時限回路５４は値「０」の信号を出力する。
　なお、所定時間は、ゲートドライバＧＤ１～ＧＤｎ間で制御信号Ｓを受信するタイミングにずれが生じることを考慮して設定される。例えば、所定時間は、Ｉ／Ｆ回路３４から送信された制御信号ＳをゲートドライバＧＤ４が受信するのに要する時間以上となるように設定される。
　フリップフロップ５８は、セット（Ｓ）に時限回路５４の出力信号を受け、リセット（Ｒ）に値「０」を受ける。Ｓ＝１，Ｒ＝０のとき、出力（Ｑ）は「１」になる。Ｓ＝０，Ｒ＝０のとき、出力（Ｑ）はその状態を維持する。すなわち、時限回路５４の出力信号がＬレベルからＨレベルに立ち上がると、フリップフロップ５８は、出力状態を「１」の状態に保持する。フリップフロップ５８の出力信号は、ＮＯＴ回路６４およびＯＲ回路６２に入力される。
　ＮＯＴ回路６４は、フリップフロップ５８の出力信号を反転して出力する。例えば、ＮＯＴ回路６４は、値「１」の信号が入力されると、値「０」の信号を出力し、値「０」の信号が入力されると、値「１」の信号を出力する。
　警告灯Ａ１は、ＮＯＴ回路６４から値「０」の信号を受けたときに点灯される。警告灯Ａ１は、ＮＯＴ回路６４から値「１」の信号を受けたときに消灯される。すなわち、半導体スイッチＳＷ２の動作が異常である状態が所定時間を超えて継続した場合に、警告灯Ａ１が点灯される。警告灯Ａ１は、ゲートドライバＧＤ２に与えられた制御信号Ｓに対して半導体スイッチＳＷ２の動作が異常であることをユーザに報知するための「第１の報知部材」の一実施例に対応する。
　ＡＮＤ回路７４は、第１入力端子に判定器４２の出力信号ＤＥＴを受け、第２入力端子にゲートドライバＧＤ３から状態検出信号ＤＳ３を受ける。状態検出信号ＤＳ３は、上述したように、ゲートドライバＧＤ３にて生成された状態検出信号ＤＳであり、半導体スイッチＳＷ３～ＳＷｎにそれぞれ含まれるＩＧＢＴＱ３～Ｑｎがオン状態であるかオフ状態であるかを示す信号である。ＩＧＢＴＱ３～Ｑｎの全てがオン状態である場合に、状態検出信号ＤＳ３はＨレベルにされる。ＩＧＢＴＱ３～Ｑｎの少なくとも１つがオフ状態である場合に、状態検出信号ＤＳ３はＬレベルにされる。
　ＡＮＤ回路７４は、２つの入力信号の論理積を算出し、算出結果を示す状態検出信号ＤＳ２を出力する。信号ＤＥＴおよび状態検出信号ＤＳ３がともにＨレベルである場合に、ＡＮＤ回路７４はＨレベルの状態検出信号ＤＳ２を出力する。信号ＤＥＴおよび状態検出信号ＤＳ３の少なくとも一方がＬレベルである場合に、ＡＮＤ回路７４はＬレベルの状態検出信号ＤＳ２を出力する。したがって、ＩＧＢＴＱ２～Ｑｎが全てオン状態である場合には、状態検出信号ＤＳ２はＨレベルにされる。一方、ＩＧＢＴＱ２～Ｑｎの少なくとも１つがオフ状態である場合には、状態検出信号ＤＳ２はＬレベルにされる。
　ＸＯＲ回路５２は、第１入力端子に制御信号Ｓを受け、第２入力端子に状態検出信号ＤＳ２を受ける。ＸＯＲ回路５２は、２つの入力信号の排他的論理和を算出し、算出結果を示す信号を出力する。制御信号Ｓの値と状態検出信号ＤＳ２の値とが一致するとき、ＸＯＲ回路５２はＬレベルの信号を出力する。制御信号Ｓの値と状態検出信号ＤＳ２の値とが一致しないときには、ＸＯＲ回路５２はＨレベルの信号を出力する。
　これによると、制御信号Ｓおよび状態検出信号ＤＳ２がともにＨレベルである場合、すなわち、オン指令に応答してＩＧＢＴＱ２～Ｑｎが正常にオンされている場合には、ＸＯＲ回路５２の出力信号はＬレベルにされる。または、制御信号Ｓおよび状態検出信号ＤＳ２がともにＬレベルである場合、すなわち、オフ指令に応答してＩＧＢＴＱ２～Ｑｎの少なくとも１つがオフされている場合には、ＸＯＲ回路５２の出力信号がＬレベルにされる。
　一方、制御信号ＳがＨレベルであり、状態検出信号ＤＳ２がＬレベルである場合、すなわち、オン指令に反してＩＧＢＴＱ２～Ｑｎの少なくとも１つがオフされている場合には、ＸＯＲ回路５２の出力信号はＨレベルにされる。または、制御信号ＳがＬレベルであり、状態検出信号ＤＳ２がＨレベルである場合、すなわち、オフ指令に反してＩＧＢＴＱ２～Ｑｎが全てオンされている場合には、ＸＯＲ回路５２の出力信号がＨレベルにされる。このようにＨレベルの出力信号は、制御信号Ｓと半導体スイッチＳＷ２～ＳＷｎの動作とが一致していないことを示している。
　時限回路５６は、ＸＯＲ回路５２がＨレベルの信号を出力する時間をカウントする。ＸＯＲ回路５２がＨレベルの信号を出力する時間が所定時間を超えた場合に、時限回路５６は、値「１」の信号を出力する。これによると、制御信号Ｓと半導体スイッチＳＷ２～ＳＷｎの動作とが一致しない状態が所定時間を超えて継続した場合に、時限回路５６は値「１」の信号を出力する。
　一方、ＸＯＲ回路５２がＬレベルの信号を出力する場合、または、Ｈレベルの信号を出力する時間が所定時間に満たない場合に、時限回路５６は、値「０」の信号を出力する。これによると、制御信号Ｓと半導体スイッチＳＷ２～ＳＷｎの動作とが一致している場合、または、制御信号Ｓと半導体スイッチＳＷ２～ＳＷｎの動作とが一致しない状態が所定時間継続しない場合には、時限回路５６は値「０」の信号を出力する。所定時間は、ゲートドライバＧＤ１～ＧＤｎ間で制御信号Ｓを受信するタイミングにずれが生じることを考慮して設定される。
　フリップフロップ６０は、セット（Ｓ）に時限回路５６の出力信号を受け、リセット（Ｒ）に値「０」を受ける。Ｓ＝１，Ｒ＝０のとき、出力（Ｑ）は「１」になる。Ｓ＝０，Ｒ＝０のとき、出力（Ｑ）はその状態を維持する。すなわち、時限回路５６の出力信号がＬレベルからＨレベルに立ち上がると、フリップフロップ５８は、出力状態を「１」の状態に保持する。フリップフロップ６０の出力信号は、ＮＯＴ回路６６およびＯＲ回路６２に入力される。
　ＮＯＴ回路６６は、フリップフロップ６０の出力信号を反転して出力する。警告灯Ａ２は、ＮＯＴ回路６４から回路６６から値「０」の信号を受けたときに点灯される。警告灯Ａ２は、ＮＯＴ回路６４から値「１」の信号を受けたときに消灯される。すなわち、制御信号Ｓと半導体スイッチＳＷ２～ＳＷｎの動作とが一致しない状態が所定時間を超えて継続した場合に、警告灯Ａ２が点灯される。警告灯Ａ２は、ゲートドライバＧＤ２に与えられた制御信号Ｓと半導体スイッチＳＷ２～ＳＷｎの動作とが一致しない異常をユーザに報知するための「第２の報知部材」の一実施例に対応する。
　ＯＲ回路６２は、第１入力端子にフリップフロップ５８の出力信号を受け、第２入力端子にフリップフロップ６０の出力信号を受ける。ＯＲ回路６２は、２つの入力信号の論理和を算出し、算出結果を示す信号を出力する。フリップフロップ５８の出力信号およびフリップフロップ６０の出力信号の少なくとも一方がＨレベルのとき（すなわち、値「１」のとき）、ＯＲ回路６２はＨレベルの信号を出力する。
　上述したように、制御信号Ｓに対する半導体スイッチＳＷ２の動作が異常である状態が所定時間を超えて継続した場合に、時限回路５４の出力信号に応答して、フリップフロップ５８の出力信号はＨレベルに保持される。また、制御信号Ｓと半導体スイッチＳＷ２～ＳＷｎの動作とが一致しない状態が所定時間を超えて継続した場合に、時限回路５６の出力信号に応答して、フリップフロップ６０の出力信号はＨレベルに保持される。したがって、制御信号Ｓに対する半導体スイッチＳＷ２の動作が異常である場合、または、制御信号Ｓと半導体スイッチＳＷ２～ＳＷｎの動作とが一致しない場合には、半導体スイッチＳＷ２に異常が発生しているとして、ＯＲ回路６２の出力信号がＨレベルにされる。
　ＮＯＴ回路６８は、ゲートドライバＧＤ３から入力される異常検出信号ＤＡ３を反転して出力する。上述したように、異常検出信号ＤＡ３は、半導体スイッチＳＷ３～ＳＷｎにおける異常の有無を示す信号である。半導体スイッチＳＷ３～ＳＷｎの少なくとも１つに異常が発生した場合には、異常検出信号ＤＡ３はＬレベルにされる。半導体スイッチＳＷ３～ＳＷｎの何れにも異常が発生していない場合には、異常検出信号ＤＡ３はＨレベルにされる。ＮＯＴ回路６８は、Ｈレベルの異常検出信号ＤＡ３が入力されると、Ｌレベルの信号を出力し、Ｌレベルの異常検出信号ＤＡ３が入力されると、Ｈレベルの信号を出力する。
　ＯＲ回路７０は、第１入力端子にＮＯＴ回路６８の出力信号を受け、第２入力端子にＯＲ回路６２の出力信号を受ける。ＯＲ回路７０は、２つの入力信号の論理和を算出し、算出結果を示す信号を出力する。ＯＲ回路６２の出力信号およびＮＯＴ回路６８の出力信号の少なくとも一方がＨレベルのとき、ＯＲ回路７０はＨレベルの信号を出力する。
　これによると、（ｉ）異常検出信号ＤＡ３がＬレベルの場合、すなわち、半導体スイッチＳＷ３～ＳＷｎに異常が発生した場合、（ｉｉ）半導体スイッチＳＷ２に異常が発生した場合、の少なくとも一方を満たす場合に、ＯＲ回路７０の出力信号はＨレベルにされる。一方、（ｉｉｉ）異常検出信号ＤＡ３がＨレベルの場合、すなわち、半導体スイッチＳＷ３～ＳＷｎが正常である場合、（ｉｖ）半導体スイッチＳＷ２が正常である場合、の全てを満たす場合において、ＯＲ回路７０の出力信号はＬレベルにされる。
　ＮＯＴ回路７２は、ＯＲ回路７０の出力信号を反転して、異常検出信号ＤＡ２を生成する。ＮＯＴ回路７０は、ＯＲ回路７０からＨレベルの信号が入力されると、Ｌレベルの異常検出信号ＤＡ２を出力し、ＯＲ回路７０からＬレベルの信号が入力されると、Ｈレベルの異常検出信号ＤＡ２を出力する。Ｌレベルの異常検出信号ＤＡ２は、上記（ｉ），（ｉｉｉ）の少なくとも一方を満たしており、半導体スイッチＳＷ２～ＳＷｎの少なくとも１つに異常が発生したことを示している。Ｈレベルの異常検出信号ＤＡ２は、上記（ｉｉｉ），（ｉｖ）を全て満たしており、半導体スイッチＳＷ２～ＳＷｎの何れも正常であることを示している。
　以上説明したように、ゲードドライバＧＤ２内の異常検出回路４４は、ゲートドライバＧＤ２に与えられた制御信号Ｓに対する半導体スイッチＳＷ２の動作の異常を検出した場合に、警告灯Ａ１を点灯するように構成される。また、異常検出回路４４は、ゲートドライバＧＤ２に与えられた制御信号Ｓと半導体スイッチＳＷ２～ＳＷｎの動作との不一致を検出した場合には、警告灯Ａ２を点灯するように構成される。
　異常検出回路４４はさらに、警告灯Ａ１，Ａ２を点灯するとともに、半導体スイッチＳＷ２に異常が発生していると判断してＬレベルの異常検出信号ＤＡ２を生成するように構成される。
　また、異常検出回路４４は、ＩＧＢＴＱ２～Ｑｎの全てがオン状態である場合には、Ｈレベルの状態検出信号ＤＳ２を出力し、ＩＧＢＴＱ２～Ｑｎの少なくとも１つがオフ状態である場合には、Ｌレベルの状態検出信号ＤＳ２を生成するように構成される。
　図４に示されるように、状態検出信号ＤＳ２は、出力端子ＯＵＴ２から光ファイバＦ２を経由して、ゲートドライバＧＤ１の入力端子ＩＮ２に与えられる。異常検出信号ＤＡ２は、出力端子ＯＵＴ３から光ファイバＦ３を経由して、ゲートドライバＧＤ１の入力端子ＩＮ３に与えられる。図示は省略するが、ゲートドライバＧＤ１においても同様の手順に従って、制御信号Ｓ、信号ＤＥＴ、状態検出信号ＤＳ２、および異常検出信号ＤＡ２に基づいて、異常灯Ａ１，Ａ２が制御されるとともに、状態検出信号ＤＳ１および異常検出信号ＤＡ１が生成される。状態検出信号ＤＳ１は、出力端子ＯＵＴ２から光ファイバＦ２を経由して、Ｉ／Ｆ回路３４の状態検出信号受信部３４２に与えられる。異常検出信号ＤＡ１は、出力端子ＯＵＴ３から光ファイバＦ３を経由して、Ｉ／Ｆ回路３４の異常検出信号受信部３４４に与えられる。
　＜スイッチ回路１４の異常検出動作＞
　次に、図３および図４に示したゲートドライバＧＤ１～ＧＤｎによるスイッチ回路１４の異常検出動作について説明する。ゲートドライバＧＤ１～ＧＤは、以下に例示する３種類の異常を検出することが可能に構成されている。
　（１）ドライバ４０またはＩＧＢＴＱの故障
　最初に、ゲートドライバＧＤ１～ＧＤｎのうちの何れか１つにおいて、ドライバ４０またはＩＧＢＴＱの故障が生じた場合の異常検出動作を説明する。図６は、ゲートドライバＧＤ１～ＧＤｎの異常検出動作を説明するための図である。図６では、ゲートドライバＧＤ２のドライバ４０が故障した場合を想定している。
　ゲートドライバＧＤ２は、図４に示したように、光ファイバＦ１を経由して、ゲートドライバＧＤ１から制御信号Ｓを受ける。また、ゲートドライバＧＤ２は、光ファイバＦ２，Ｆ３を経由して、ゲートドライバＧＤ３から状態検出信号ＤＳ３および異常検出信号ＤＡ３を受ける。
　ゲートドライバＧＤ３～ＧＤｎでは、ドライバ４０が正常であり、制御信号Ｓに応答して、半導体スイッチＳＷ３～ＳＷｎにそれぞれ含まれるＩＧＢＴＱ３～Ｑｎをオンまたはオフさせる。そのため、制御信号ＳがＨレベルのとき、ゲートドライバＧＤ２の異常検出回路４４は、Ｈレベルの状態検出信号ＤＳ３を受ける。異常検出回路４４はさらに、Ｈレベルの異常検出信号ＤＡ３を受ける。
　ゲートドライバＧＤ２の内部では、ドライバ４０は、制御信号Ｓに基づいてゲート信号Ｇ２を生成し、ＩＧＢＴＱ２のゲートに入力する。ただし、ドライバ４０が故障しており、ゲート信号Ｇ２を正常に生成できない場合には、Ｈレベルの制御信号Ｓ（オン指令）に反してＩＧＢＴＱ２がオンされない現象、または、Ｌレベルの制御信号Ｓ（オフ指令）に反してＩＧＢＴＱ２がオフされない現象が起こり得る。
　例えば、Ｈレベルの制御信号Ｓに反してＩＧＢＴＱ２がオンされない現象が生じた場合には、異常検出回路４４は、図５に示したように、制御信号Ｓの値と信号ＤＥＴの値とが一致しない状態が所定時間継続したことに応答して、制御信号Ｓに対する半導体スイッチＳＷ２の動作異常が生じていると判断する。その結果、ゲートドライバＧＤ２の警告灯Ａ１が点灯される。
　また、異常検出回路４４は、Ｈレベルの制御信号Ｓに反してＩＧＢＴＱ２～ＱｎのうちＩＧＢＴＱ２がオフ状態となるため、Ｌレベルの状態検出信号ＤＳ２を生成する。異常検出回路４４は、制御信号Ｓの値と状態検出信号ＤＳ２の値とが一致しない状態が所定時間継続したことに応答して、制御信号Ｓと半導体スイッチＳＷ２～ＳＷｎの動作との不一致が生じていると判断する。その結果、ゲートドライバＧＤ２の警告灯Ａ２が点灯される。
　さらに異常検出回路４４は、半導体スイッチＳＷ２に異常が発生していると判断して、Ｌレベルの異常検出信号ＤＡ２を生成する。Ｌレベルの状態検出信号ＤＳ２およびＬレベルの異常検出信号ＤＡ２は、光ファイバＦ２，Ｆ３をそれぞれ経由して、ゲートドライバＧＤ１の異常検出回路４４に与えられる。
　ゲートドライバＧＤ１の内部では、ドライバ４０が正常であるため、Ｈレベルの制御信号Ｓに応答して半導体スイッチＳＷ１のＩＧＢＴＱ１がオンされる。制御信号Ｓの値と信号ＤＥＴの値とが一致するため、異常検出回路４４は、半導体スイッチＳＷ２が正常であると判断する。その結果、警告灯Ａ１は消灯状態とされる。
　一方、異常検出回路４４は、Ｌレベルの状態検出信号ＤＳ２とＨレベルの信号ＤＥＴとに基づいて、Ｌレベルの状態検出信号ＤＳ１を生成する。Ｌレベルの状態検出信号ＤＳ１は、ＩＧＢＴＱ１～Ｑｎの少なくとも１つがオフ状態であることを示している。そして、制御信号Ｓの値と状態検出信号ＤＳ１との値が一致しない状態が所定時間継続したことに応答して、異常検出回路４４は、制御信号Ｓと半導体スイッチＳＷ１～ＳＷｎの動作との不一致が生じていると判断する。その結果、ゲートドライバＧＤ１の警告灯Ａ２が点灯される。
　さらに、半導体スイッチＳＷ１に異常が発生していると判断されて、ＯＲ回路７０にＨレベルの信号が与えられる。ＯＲ回路７０にはさらに、ゲートドライバＧＤ２からＮＯＴ回路６８を介してＨレベルの異常検出信号ＤＡ２が与えられる。異常検出回路４４は、半導体スイッチＳＷ１～ＳＷｎに異常が発生していると判断して、Ｌレベルの異常検出信号ＤＡ１を生成する。Ｌレベルの状態検出信号ＤＳ１およびＬレベルの異常検出信号ＤＡ１は、光ファイバＦ２，Ｆ３をそれぞれ経由して、Ｉ／Ｆ回路３４に与えられる。
　上述した動作により、ゲートドライバＧＤ２のドライバ４０が故障した場合には、ゲートドライバＧＤ２に設けられた警告灯Ａ１，Ａ２が点灯するとともに、ゲートドライバＧＤ１に設けられた警告灯Ａ２が点灯する。
　ゲートドライバＧＤ２の警告灯Ａ１が点灯したことにより、ユーザは、制御信号Ｓに対する半導体スイッチＳＷ２の動作異常が生じていることを検出することができる。また、ゲートドライバＧＤ２の警告灯Ａ２が点灯したことにより、ユーザは、半導体スイッチＳＷ２の動作異常に起因して、制御信号Ｓと半導体スイッチＳＷ２～ＳＷｎの動作との不一致が生じていることを検出することができる。
　また、ゲートドライバＧＤ１では警告灯Ａ２のみが点灯していることから、ユーザは、半導体スイッチＳＷ１が正常であること、および、半導体スイッチＳＷ２の動作異常に起因して、制御信号Ｓと半導体スイッチＳＷ１～ＳＷｎの動作との不一致が生じていることを検出することができる。
　（２）光ファイバＦ１の損傷（制御信号Ｓの通信異常）
　次に、光ファイバＦ１が損傷したことで、制御信号Ｓの通信異常が生じた場合の異常検出動作を説明する。図７は、ゲートドライバＧＤ１～ＧＤｎの異常検出動作を説明するための図である。図７では、ゲートドライバＧＤ２とゲートドライバＧＤ３とを接続する光ファイバＦ１が切断された場合を想定している。
　ゲートドライバＧＤ２およびＧＤ３間の光ファイバＦ１が切断された場合、ゲートドライバＧＤ２からゲートドライバＧＤ３へ制御信号Ｓを伝送できなくなるため、ゲートドライバＧＤ３～ＧＤｎは制御信号Ｓを受け取ることが不可能となる。そのため、Ｉ／Ｆ回路３４からＨレベルの制御信号Ｓ（オン指令）が出力された場合、ゲートドライバＧＤ１，ＧＤ２にはオン指令が与えられる一方で、ゲートドライバＧＤ３～ＧＤｎにはオン指令が与えられない。
　この場合、ゲートドライバＧＤ１，ＧＤ２はそれぞれ、Ｈレベルの制御信号Ｓに応答して半導体スイッチＳＷ１，ＳＷ２のＩＧＢＴＱ１，Ｑ２をオンする。一方、ゲートドライバＧＤ３～ＧＤｎはそれぞれ、Ｌレベルの制御信号Ｓに応答して、半導体スイッチＳＷ３～ＳＷｎのＩＧＢＴＱ３～Ｑｎをオフ状態に維持する。
　このように与えられた制御信号Ｓに応答して半導体スイッチＳＷ１～ＳＷｎのＩＧＢＴＱ１～Ｑｎが正常に動作している。したがって、ゲートドライバＧＤ１～ＧＤｎの何れにおいても、警告灯Ａ１が消灯状態となる。
　ゲートドライバＧＤ２の内部では、異常検出回路４４は、ゲートドライバＧＤ３からのＬレベルの状態検出信号ＤＳ３に応じて、Ｌレベルの状態検出信号ＤＳ２を生成する。そして、異常検出回路４４は、制御信号Ｓの値と状態検出信号ＤＳ２の値とが一致しない状態が所定時間継続したことに応答して、制御信号Ｓと半導体スイッチＳＷ２～ＳＷｎの動作との不一致が生じていると判断する。その結果、ゲートドライバＧＤ２の警告灯Ａ２が点灯される。
　さらに異常検出回路４４は、警告灯Ａ２の点灯とともに、半導体スイッチＳＷ２に異常が発生していると判断して、Ｌレベルの異常検出信号ＤＡ２を生成する。Ｌレベルの状態検出信号ＤＳ２およびＬレベルの異常検出信号ＤＡ２は、光ファイバＦ２，Ｆ３をそれぞれ経由して、ゲートドライバＧＤ１の異常検出回路４４に与えられる。
　ゲートドライバＧＤ１の内部では、異常検出回路４４は、Ｌレベルの状態検出信号ＤＳ２に応じて、Ｌレベルの状態検出信号ＤＳ１を生成する。Ｌレベルの状態検出信号ＤＳ１は、ＩＧＢＴＱ１～Ｑｎの少なくとも１つがオフ状態であることを示している。そして、異常検出回路４４は、制御信号Ｓの値と状態検出信号ＤＳ１との値が一致しない状態が所定時間継続したことに応答して、制御信号Ｓと半導体スイッチＳＷ１～ＳＷｎの動作との不一致が生じていると判断する。その結果、ゲートドライバＧＤ１の警告灯Ａ２が点灯される。
　さらに異常検出回路４４は、警告灯Ａ２の点灯とともに、半導体スイッチＳＷ１に異常が発生していると判断して、Ｌレベルの異常検出信号ＤＡ１を生成する。Ｌレベルの状態検出信号ＤＳ１およびＬレベルの異常検出信号ＤＡ１は、光ファイバＦ２，Ｆ３をそれぞれ経由して、Ｉ／Ｆ回路３４に与えられる。
　上述した動作により、ゲートドライバＧＤ２およびＧＤ３間の光ファイバＦ１が損傷した場合には、ゲートドライバＧＤ１～ＧＤｎの全ての警告灯Ａ１が消灯状態とされる。これによると、ユーザは、半導体スイッチＳＷ１～ＳＷｎの全てにおいて、制御信号Ｓに対してＩＧＢＴＱが正常に動作していることを検出することができる。すなわち、各ゲートドライバＧＤのドライバ４０および各半導体スイッチＳＷのＩＧＢＴＱが故障していないと判断することができる。
　また、ゲートドライバＧＤ３，ＧＤ４の警告灯Ａ２が消灯されている一方で、ゲートドライバＧＤ１，ＧＤ２の警告灯Ａ２が点灯されていることから、ユーザは、半導体スイッチＳＷ１，ＳＷ２と半導体スイッチＳＷ３，ＳＷ４との間に動作の不一致が生じていることを検出することができる。そして、ユーザは、この動作の不一致がゲートドライバＧＤ２とゲートドライバＧＤ３との間の通信異常が原因であることを推測することができる。
　（３）光ファイバＦ２の異常（状態検出信号ＤＳの通信異常）
　次に、光ファイバＦ２が損傷したことによって、状態検出信号ＤＳの通信異常が生じた場合異常検出動作を説明する。図８は、ゲートドライバＧＤ１～ＧＤｎの異常検出動作を説明するための図である。図８では、ゲートドライバＧＤ２とゲートドライバＧＤ３とを接続する光ファイバＦ２が切断された場合を想定している。
　ゲートドライバＧＤ２およびＧＤ３間の光ファイバＦ２が切断された場合、ゲートドライバＧＤ３からゲートドライバＧＤ２へ状態検出信号ＤＳ３を伝送できなくなる。そのため、ゲートドライバＧＤ２は、状態検出信号ＤＳ３を用いて状態検出信号ＤＳ２を生成することが不可能となる。
　Ｉ／Ｆ回路３４からＨレベルの制御信号Ｓ（オン指令）が出力された場合、ゲートドライバＧＤ１～ＧＤｎは、Ｈレベルの制御信号Ｓに応答して半導体スイッチＳＷ１～ＳＷｎにそれぞれ含まれるＩＧＢＴＱ１～Ｑｎをオンする。このように与えられた制御信号Ｓに応答してＩＧＢＴＱ１～Ｑｎが正常に動作しているため、ゲートドライバＧＤ１～ＧＤｎの何れにおいても、警告灯Ａ１が消灯状態となる。
　しかしながら、ゲートドライバＧＤ２の内部では、光ファイバＦ２を経由して、ゲートドライバＧＤ３からＨレベルの状態検出信号ＤＳ３を受信することができない。そのため、異常検出回路４４は、Ｌレベルの状態検出信号ＤＳ３に応じて、Ｌレベルの状態検出信号ＤＳ２を生成する。そして、異常検出回路４４は、制御信号Ｓの値と状態検出信号ＤＳ２の値とが一致しない状態が所定時間継続したことに応答して、制御信号Ｓと半導体スイッチＳＷ２～ＳＷｎの動作との不一致が生じていると判断する。その結果、ゲートドライバＧＤ２の警告灯Ａ２が点灯される。
　さらに異常検出回路４４は、警告灯Ａ２の点灯とともに、半導体スイッチＳＷ２に異常が発生していると判断して、Ｌレベルの異常検出信号ＤＡ２を生成する。Ｌレベルの状態検出信号ＤＳ２およびＬレベルの異常検出信号ＤＡ２は、光ファイバＦ２，Ｆ３をそれぞれ経由して、ゲートドライバＧＤ１の異常検出回路４４に与えられる。
　ゲートドライバＧＤ１の内部では、異常検出回路４４は、Ｌレベルの状態検出信号ＤＳ２に応じて、Ｌレベルの状態検出信号ＤＳ１を生成する。Ｌレベルの状態検出信号ＤＳ１は、ＩＧＢＴＱ１～Ｑｎの少なくとも１つがオフ状態であることを示している。そして、制御信号Ｓの値と状態検出信号ＤＳ１との値が一致しない状態が所定時間継続したことに応答して、制御信号Ｓと半導体スイッチＳＷ１～ＳＷｎの動作との不一致が生じていると判断する。その結果、ゲートドライバＧＤ１の警告灯Ａ２が点灯される。
　さらに異常検出回路４４は、警告灯Ａ２の点灯とともに、半導体スイッチＳＷ１に異常が発生していると判断して、Ｌレベルの異常検出信号ＤＡ１を生成する。Ｌレベルの状態検出信号ＤＳ１およびＬレベルの異常検出信号ＤＡ１は、光ファイバＦ２，Ｆ３をそれぞれ経由して、Ｉ／Ｆ回路３４に与えられる。
　上述した動作により、ゲートドライバＧＤ２およびＧＤ３間の光ファイバＦ２が損傷した場合には、ゲートドライバＧＤ１～ＧＤｎの全ての警告灯Ａ１が消灯状態とされる。これによると、ユーザは、半導体スイッチＳＷ１～ＳＷｎの全てにおいて、制御信号Ｓに対してＩＧＢＴＱが正常に動作していることを検出することができる。すなわち、各ゲートドライバＧＤのドライバ４０および各半導体スイッチＳＷのＩＧＢＴＱが故障していないと判断することができる。
　また、ゲートドライバＧＤ３，ＧＤ４の警告灯Ａ２が消灯されている一方で、ゲートドライバＧＤ１，ＧＤ２の警告灯Ａ２が点灯されていることから、ユーザは、半導体スイッチＳＷ１，ＳＷ２と半導体スイッチＳＷ３，ＳＷ４との間に動作の不一致が生じていることを検出することができる。そして、ユーザは、この動作の不一致がゲートドライバＧＤ２とゲートドライバＧＤ３との間の通信異常が原因であることを推測することができる。
　＜作用効果＞
　以下に、比較例に係る電源装置と対比しながら、本実施の形態に係る電源装置１０の作用効果について説明する。
　図９は、比較例に係る電源装置の概略構成を示す図である。図９には、比較例に係る電源装置に含まれる制御装置３００のうちスイッチ回路１４の制御に関連する部分の構成が示されている。なお、図９では、一相（Ｕ相）の交流電力に関連する部分のみが示されている。
　図９に示すように、比較例に係る電源装置において、制御装置３００は、メインコントローラ３２０と、Ｉ／Ｆ回路３３０と、ｎ個のゲートドライバＧＤ１～ＧＤｎと、光ファイバＦ１～Ｆ３とを含む。制御装置３００は、図３に示した制御装置３０とは、ゲートドライバＧＤの構成および光ファイバＦ１～Ｆ３の配線が異なる。
　制御装置３００では、ゲートドライバＧＤ１～ＧＤｎの各々とＩ／Ｆ回路３３０との間に光ファイバＦ１～Ｆ３が配設されている。すなわち、図３とは対照的に、Ｉ／Ｆ回路３３０に対してゲートドライバＧＤ１～ＧＤｎが互いに並列に接続されている。
　比較例では、ゲートドライバＧＤ１～ＧＤｎの各々はＩ／Ｆ回路３３０と直接的に信号を遣り取りできるため、本実施の形態に比べて、信号の遅延が抑えられる。その一方で、全てのゲートドライバＧＤ１～ＧＤｎに対して数ｍに及ぶ光ファイバＦ１～Ｆ３が接続されるため、半導体スイッチＳＷの数ｎが増えるに従って、配線が複雑化することが懸念される。
　また、比較例では、各ゲートドライバＧＤから、対応する半導体スイッチＳＷのオンオフ状態を示す状態検出信号ＤＳがＩ／Ｆ回路３３０に入力されるため、Ｉ／Ｆ回路３３０は、ゲートドライバＧＤごとに、制御信号Ｓと状態検出信号ＤＳとを比較することにより、制御信号Ｓに対する半導体スイッチＳＷの動作異常を検出することができる。そして、半導体スイッチＳＷ１～ＳＷｎにそれぞれ対応して設けられた警告灯Ａ１～Ａｎのうち、動作異常である半導体スイッチＳＷに対応する警告灯Ａを点灯させることによって、どの半導体スイッチＳＷに異常が発生しているのかを、ユーザに報知することができる。
　ただし、比較例では、半導体スイッチＳＷの動作異常が検出された場合に、その動作異常が、ゲートドライバＧＤまたはＩＧＢＴＱの故障によるものか、制御信号Ｓおよび状態検出信号ＤＳを伝送する光ファイバの損傷によるものかを判別することができないという問題がある。
　これに対して、本実施の形態では、図３に示したように、Ｉ／Ｆ回路３４に対してゲートドライバＧＤ１～ＧＤｎを直列に接続したことにより、ゲートドライバＧＤ２～ＧＤｎに接続される光ファイバＦ１～Ｆ３の配線長を短くすることができる。したがって、半導体スイッチＳＷの数ｎの増加によって配線が複雑化することを抑制することができる。
　また本実施の形態では、各ゲートドライバＧＤに、与えられた制御信号Ｓに対する半導体スイッチＳＷの動作を異常であることを報知するための警告灯Ａ１（第１の報知部材）と、与えられた制御信号Ｓと当該半導体スイッチＳＷを含む複数の半導体スイッチＳＷの動作とが一致しない異常を報知するための警告灯Ａ１（第２の報知部材）とが設けられている。これにより、各ゲートドライバＧＤの警告灯Ａ１，Ａ２の状態に基づいて、ユーザは、半導体スイッチＳＷの異常が、ゲートドライバＧＤまたはＩＧＢＴＱの故障によるものか（図６参照）、光ファイバの損傷によるものか（図７，８参照）を判別することができる。また、各ゲートドライバＧＤにおける警告灯Ａ１，Ａ２の状態に基づいて、ユーザは、故障が発生している箇所を特定することができる。
　この結果、本実施の形態に係る電源装置１０によれば、装置構成を複雑化することなく、直列接続された複数の半導体スイッチを備えた電源装置に発生した異常の内容および発生場所を特定することが可能となる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示は上記した説明ではなくて請求の範囲に示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　交流電源、２　負荷、３　バッテリ、１４　スイッチ回路、１４ａ　入力ノード、１４ｂ　出力ノード、１６　双方向コンバータ、１８，２０　電圧検出器、３０，３００　制御装置、３２，３２０　メインコントローラ、３４，３３０　Ｉ／Ｆ回路、３０Ｈ　高圧部品、３０Ｌ　低圧部品、４０　ドライバ、４２　判定器、４４　異常検出回路、５４，５６　時限回路、５８，６０　フリップフロップ、３４０　制御信号送信部、３４２　状態検出信号受信部、３４４　異常検出信号受信部、Ｔ１，ＩＮ１～ＩＮ３　入力端子、Ｔ２，ＯＵＴ１～ＯＵＴ３　出力端子、Ｔ３　直流端子、Ｆ１～Ｆ３　光ファイバ、Ａ１，Ａ２，Ａｎ　警告灯、Ｇ１～Ｇｎ　ゲート信号、ＧＤ，ＧＤ１～ＧＤｎ　ゲートドライバ、Ｑ１～Ｑｎ，ＱＡ，ＱＢ　ＩＧＢＴ，Ｄ１～Ｄｎ，ＤＡ，ＤＢ　ダイオード、ＳＮ，ＳＮ１～ＳＮｎ　スナバ回路、Ｚ，Ｚ１～Ｚｎ　バリスタ、ＳＷ，ＳＷ１～ＳＷｎ　半導体スイッチ、Ｓ　制御信号、ＤＳ，ＤＳ１～ＤＳｎ　状態検出信号、ＤＡ，ＤＡ１～ＤＡｎ　異常検出信号。

Claims (8)

  1. 　ｎを２以上の整数とし、ｉを１以上ｎ－１以下の整数としたとき、
    　第１および第２の端子間に直列接続された第１から第ｎの半導体スイッチと、
    　前記第１から第ｎの半導体スイッチにそれぞれ対応して設けられ、制御信号に応答して、対応する半導体スイッチを駆動する、第１から第ｎの駆動回路と、
    　前記第１から第ｎの駆動回路と信号を授受するインターフェイス回路と、
    　前記インターフェイス回路と前記第１から第ｎの駆動回路とを直列に接続する第１および第２の通信線とを備え、
    　前記第１の通信線は、前記制御信号を、前記インターフェイス回路から前記第１の駆動回路を経由して前記第ｎの駆動回路まで順次伝送するように構成され、
    　前記第２の通信線は、半導体スイッチの動作状態を示す状態検出信号を、前記第ｎの駆動回路から前記第１の駆動回路を経由して前記インターフェイス回路まで順次伝送するように構成され、
    　第ｉの駆動回路は、
    　第（ｉ－１）の駆動回路から受信した前記制御信号に応答して、第ｉの半導体スイッチを駆動するドライバと、
    　第ｉの半導体スイッチの異常を検出するための異常検出回路と、
    　第１および第２の報知部材とを含み、
    　前記異常検出回路は、
    　前記制御信号および前記第ｉの半導体スイッチの動作状態に基づいて、前記第ｉの半導体スイッチの異常を検出し、検出結果を前記第１の報知部材を用いて報知し、
    　前記第ｉの半導体スイッチの動作状態と、第（ｉ＋１）の駆動回路から受信した、第（ｉ＋１）から第ｎの半導体スイッチの動作状態を示す前記状態検出信号とに基づいて、前記第ｉから第ｎの半導体スイッチの動作状態を示す前記状態検出信号を生成し、
    　前記制御信号および生成した前記状態検出信号に基づいて、前記制御信号と前記第ｉから第ｎの半導体スイッチの動作状態との不一致を検出し、検出結果を前記第２の報知部材を用いて報知する、電源装置。
  2. 　前記インターフェイス回路と前記第１から第ｎの駆動回路とを直列に接続する第３の通信線をさらに備え、
    　前記第３の通信線は、半導体スイッチの異常の有無を示す異常検出信号を、前記第ｎの駆動回路から前記第１の駆動回路を経由して前記インターフェイス回路まで順次伝送するように構成され、
    　前記第ｉの駆動回路において、前記異常検出回路は、
    　前記第ｉの半導体スイッチの異常、および、前記制御信号と前記第ｉから第ｎの半導体スイッチの動作状態との不一致の少なくとも一方が検出された場合、または、前記第（ｉ＋１）の駆動回路から、前記第（ｉ＋１）から第ｎの半導体スイッチの異常を示す前記異常検出信号を受信した場合に、前記第ｉから第ｎの半導体スイッチの異常を示す前記状態検出信号を生成する、請求項１に記載の電源装置。
  3. 　前記異常検出回路は、
    　前記制御信号に応答して前記第ｉの半導体スイッチが正常に動作しない状態が第１の所定時間継続したことに応じて、前記第ｉの半導体スイッチの異常を検出し、
    　前記制御信号の値と前記状態検出信号の値とが一致しない状態が第２の所定時間継続したことに応じて、前記制御信号と前記第ｉから第ｎの半導体スイッチの動作状態との不一致を検出する、請求項１または２に記載の電源装置。
  4. 　前記第１から第ｎの半導体スイッチの各々は、主電極と制御電極とを有する半導体スイッチング素子を含み、
    　前記第ｉの駆動回路において、
    　前記ドライバは、前記制御信号に応じた駆動信号を前記半導体スイッチング素子の前記制御電極へ入力し、
    　前記異常検出回路は、前記制御電極および前記主電極間の電圧に基づいて、前記第ｉの半導体スイッチの動作状態を検出する、請求項１に記載の電源装置。
  5. 　前記第１から第３の通信線の各々は、光ファイバである、請求項２に記載の電源装置。
  6. 　前記第１および第２の報知部材の各々は、警告灯である、請求項１に記載の電源装置。
  7. 　前記第１の端子は、交流電源から供給される交流電力を受け、
    　前記第２の端子は、交流電力によって駆動される負荷に接続され、
    　前記インターフェイス回路は、前記交流電源から交流電圧が正常に供給されている第１の場合には、前記第１から第ｎの半導体スイッチをオンさせるための前記制御信号を生成して前記第１の通信線に出力し、前記交流電源から交流電圧が正常に供給されていない第２の場合には、前記第１から第ｎの半導体スイッチをオフさせるための前記制御信号を生成して前記第１の通信線に出力する、請求項１に記載の電源装置。
  8. 　前記第２の端子に接続された双方向コンバータをさらに備え、
    　前記双方向コンバータは、前記第１の場合には、前記交流電源から前記第１から第ｎの半導体スイッチを介して供給される交流電力を直流電力に変換して電力貯蔵装置に蓄え、前記第２の場合には、前記電力貯蔵装置の直流電力を交流電力に変換して前記負荷に供給する、請求項７に記載の電源装置。
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