WO2024070736A1 - 増幅回路および通信装置 - Google Patents

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WO2024070736A1
WO2024070736A1 PCT/JP2023/033567 JP2023033567W WO2024070736A1 WO 2024070736 A1 WO2024070736 A1 WO 2024070736A1 JP 2023033567 W JP2023033567 W JP 2023033567W WO 2024070736 A1 WO2024070736 A1 WO 2024070736A1
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WO
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circuit
amplifier
terminal
switch
signal
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PCT/JP2023/033567
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English (en)
French (fr)
Inventor
健二 田原
佳依 山本
Original Assignee
株式会社村田製作所
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics

Definitions

  • the present invention relates to an amplifier circuit and a communication device.
  • Patent Document 1 discloses a power supply modulation circuit (envelope tracking system) that supplies a power supply voltage to an amplifier circuit based on an envelope signal.
  • the power supply modulation circuit includes a switched capacitor circuit that generates a plurality of voltages having different voltage levels, and an output switch circuit that selects and outputs at least one of the plurality of voltages.
  • the present invention provides an amplifier circuit and a communication device that suppresses the deterioration of efficiency when using digital ET.
  • An amplifier circuit is an amplifier circuit that receives multiple discrete power supply voltages, and includes a carrier amplifier, a first peak amplifier, a synthesis circuit that synthesizes a high-frequency signal output from the carrier amplifier and a high-frequency signal output from the first peak amplifier, a bias circuit that supplies a first bias current to the first peak amplifier, a digital control terminal that receives a digital control signal based on an envelope signal, and a first switch that is connected to the digital control terminal and switches between connection and disconnection of the bias circuit and the first peak amplifier, and each of the carrier amplifier and the first peak amplifier includes multiple cascode-connected amplification elements.
  • the present invention provides an amplifier circuit and a communication device that suppresses the deterioration of efficiency when using digital ET.
  • FIG. 1A is a graph showing an example of a transition of a power supply voltage in an average power tracking mode.
  • FIG. 1B is a graph showing an example of a transition of a power supply voltage in the analog envelope tracking mode.
  • FIG. 1C is a graph showing an example of the transition of the power supply voltage in the digital envelope tracking mode.
  • FIG. 2A is a circuit configuration diagram of an amplifier circuit and a communication device according to an embodiment.
  • FIG. 2B is a diagram showing a logic value table of the logic circuit according to the embodiment and a relationship between a high frequency signal and a power supply voltage value.
  • FIG. 3A is a circuit configuration diagram of an amplifier circuit and a communication device according to a first modification.
  • FIG. 3B is a diagram showing a logic value table of the logic circuit according to the first modification and a relationship between a high-frequency signal and a power supply voltage value.
  • FIG. 4 is a circuit configuration diagram of an amplifier circuit and a communication device according to the second modification.
  • FIG. 5A is a circuit configuration diagram of an amplifier circuit and a communication device according to a third modification.
  • FIG. 5B is a diagram showing a logic value table of the logic circuit according to the third modification and a relationship between a high-frequency signal and a power supply voltage value.
  • FIG. 6A is a circuit state diagram when the input power of the amplifier circuit according to the third modification is a third power value.
  • FIG. 6B is a circuit state diagram when the input power of the amplifier circuit according to the third modification is a second power value.
  • FIG. 6C is a circuit state diagram when the input power of the amplifier circuit according to the third modification is a first power value.
  • FIG. 7 is a graph showing the relationship between the output power and the
  • each figure is a schematic diagram in which emphasis, omissions, or adjustments to the ratio have been made as appropriate to illustrate the present invention, and is not necessarily an exact illustration, and may differ from the actual shape, positional relationship, and ratio.
  • the same reference numerals are used for substantially the same configuration, and duplicate explanations may be omitted or simplified.
  • connection includes not only direct connection by connection terminals and/or wiring conductors, but also electrical connection via other circuit elements.
  • Connected between A and B means connected to both A and B between A and B.
  • a “signal path” refers to a transmission line that is composed of a wiring through which a high-frequency signal propagates, an electrode directly connected to the wiring, and a terminal directly connected to the wiring or the electrode.
  • Tracking mode which supplies a power amplifier with a variable power supply voltage that is dynamically adjusted over time based on the high-frequency signal.
  • Tracking mode is a mode in which the power supply voltage applied to the amplifier circuit is dynamically adjusted.
  • APT average power tracking
  • ET envelope tracking
  • Figures 1A to 1C the horizontal axis represents time and the vertical axis represents voltage.
  • the thick solid line represents the power supply voltage
  • the thin solid line (waveform) represents the modulated wave.
  • Figure 1A is a graph showing an example of the transition of the power supply voltage in APT mode.
  • APT mode the power supply voltage is varied to multiple discrete voltage levels in units of one frame. As a result, the power supply voltage signal forms a rectangular wave.
  • APT mode the voltage level of the power supply voltage is determined based on the average output power. Note that in APT mode, the voltage level may change in units smaller than one frame (e.g., subframe, slot, or symbol).
  • APT in which the voltage level changes in units of symbols, is sometimes called Symbol Power Tracking (SPT).
  • SPT Symbol Power Tracking
  • a frame is a unit of high frequency signals with a length of 10 milliseconds and contains 10 subframes.
  • a subframe is a unit of high frequency signals with a length of 1 millisecond and contains 2 slots.
  • a slot is a unit of high frequency signals with a length of 0.5 milliseconds and contains 6 symbols.
  • a symbol is a unit of high frequency signals with a length of 71 microseconds and contains a cyclic prefix (CP).
  • CP cyclic prefix
  • the power supply voltage level is modulated on a symbol-by-symbol basis.
  • the voltage level is changed in the CP section. For example, in the first symbol, the voltage level is changed to a higher voltage level in the CP, and in the second symbol, the voltage level is changed to a lower voltage level in the CP. Note that the voltage level does not have to be changed in subsequent symbols.
  • the power supply voltage level can be modulated based on the data signal in each symbol section.
  • Figure 1B is a graph showing an example of the transition of the power supply voltage in analog ET mode.
  • Analog ET mode is an example of a conventional ET mode.
  • the envelope of the modulated wave is tracked by continuously varying the power supply voltage.
  • the power supply voltage is determined based on the envelope signal.
  • An envelope signal is a signal that indicates the envelope of a modulated wave.
  • the envelope value is expressed, for example, as the square root of (I2 + Q2).
  • (I, Q) represent a constellation point.
  • a constellation point is a point on a constellation diagram that represents a signal modulated by digital modulation.
  • (I, Q) is determined, for example, by a BBIC (BaseBand Integrated Circuit) based on the transmission information.
  • FIG. 1C is a graph showing an example of the progression of the power supply voltage in digital ET mode.
  • the envelope of the modulated wave is tracked by varying the power supply voltage to multiple discrete voltage levels within one frame.
  • the power supply voltage signal forms a square wave.
  • the level of the power supply voltage is selected or set from multiple discrete voltage levels based on the envelope signal.
  • FIG. 2A is a circuit diagram of an amplifier circuit 1 and a communication device 4 according to an embodiment.
  • the communication device 4 corresponds to a user terminal (UE: User Equipment) in a cellular network, and is typically a mobile phone, a smartphone, a tablet computer, a wearable device, etc.
  • UE User Equipment
  • the communication device 4 may also be an IoT (Internet of Things) sensor device, a medical/healthcare device, a car, an unmanned aerial vehicle (UAV: Unmanned Aerial Vehicle) (a.k.a. a drone), or an automated guided vehicle (AGV: Automated Guided Vehicle).
  • UAV Unmanned Aerial Vehicle
  • AGV Automated Guided Vehicle
  • the communication device 4 includes an amplifier circuit 1, a tracker circuit 2, and a signal processing circuit 3.
  • the signal processing circuit 3 is an example of a signal processing circuit that processes high-frequency signals.
  • the signal processing circuit 3 has a control unit that controls the amplifier circuit 1 and the tracker circuit 2. Specifically, the signal processing circuit 3 processes the transmission signal by up-conversion or the like, and outputs the high-frequency transmission signal generated by this signal processing to the amplifier circuit 1.
  • the signal processing circuit 3 also outputs an envelope signal that indicates the envelope of the modulated wave of the high-frequency signal to the tracker circuit 2. Note that some or all of the functions of the signal processing circuit 3 as a control unit may be implemented outside the signal processing circuit 3, and may be implemented, for example, in the amplifier circuit 1 and the tracker circuit 2.
  • the tracker circuit 2 can supply a plurality of discrete power supply voltages based on a tracking mode to the amplifier circuit 1.
  • the tracking mode can be, but is not limited to, a digital ET mode.
  • the tracker circuit 2 includes a discrete voltage generation circuit 60, a voltage selection circuit 70, and a digital control circuit 80.
  • the discrete voltage generating circuit 60 is configured to generate a plurality of discrete voltages, each having a plurality of discrete voltage levels.
  • the discrete voltage generating circuit 60 is, for example, a switched capacitor circuit including a plurality of capacitors and a plurality of switches.
  • the voltage selection circuit 70 is configured to selectively output at least one of the multiple discrete voltages generated by the discrete voltage generation circuit 60 based on the envelope signal to the amplifier circuit 1.
  • the voltage selection circuit 70 is controlled based on a digital control signal output from the digital control circuit 80.
  • the digital control circuit 80 can control the voltage selection circuit 70 and the amplifier circuit 1 based on the envelope signal from the signal processing circuit 3. Specifically, the digital control circuit 80 generates digital logic (DCL: Digital Control Logic/Line) signals (V1_EN, V2_EN) based on the envelope signal received from the signal processing circuit 3.
  • DCL Digital Control Logic/Line
  • the digital control circuit 80 may not be included in the tracker circuit 2, but may be included in the signal processing circuit 3.
  • the amplifier circuit 1 includes carrier amplifiers 11 and 12, peak amplifiers 21 and 22, switches 13 and 23, logic circuits 14 and 24, a phase shift circuit 30, a combining circuit 40, a bias circuit 50, a signal input terminal 110, a signal output terminal 120, a power supply voltage terminal 130, and digital control terminals 140 and 150.
  • the signal input terminal 110 is connected to the signal processing circuit 3 and the phase shift circuit 30, and transmits the high-frequency signal output from the signal processing circuit 3 to the phase shift circuit 30.
  • the signal output terminal 120 is connected to the synthesis circuit 40 and an antenna (not shown), and outputs the high-frequency signal amplified by the amplifier circuit 1 to the antenna.
  • the power supply voltage terminal 130 is connected to the tracker circuit 2, the carrier amplifiers 11 and 12, and the peak amplifiers 21 and 22, and transmits multiple discrete power supply voltages based on the envelope signal generated by the tracker circuit 2 to the carrier amplifiers 11 and 12, and the peak amplifiers 21 and 22.
  • the amplifier circuit 1 receives multiple discrete power supply voltages from the tracker circuit 2 via the power supply voltage terminal 130.
  • Digital control terminals 140 and 150 receive digital control signals based on the envelope signal generated by tracker circuit 2.
  • Each of the carrier amplifiers 11 and 12 and the peak amplifiers 21 and 22 has an amplifying transistor.
  • the amplifying transistor is, for example, a bipolar transistor such as a heterojunction bipolar transistor (HBT) or a field effect transistor such as a metal-oxide-semiconductor field effect transistor (MOSFET).
  • HBT heterojunction bipolar transistor
  • MOSFET metal-oxide-semiconductor field effect transistor
  • Carrier amplifiers 11 and 12 are class A (or class AB) amplifier circuits capable of amplifying all power levels of high-frequency signals, and are capable of highly efficient amplification, particularly in the low and medium output ranges. Note that carrier amplifiers 11 and 12 may be class A (or class AB) amplifier circuits and are not limited to carrier amplifiers.
  • Peak amplifiers 21 and 22 are class C amplifier circuits capable of amplifying high-frequency signals in the high power level range.
  • a bias voltage lower than the bias voltage applied to the amplifying transistors of carrier amplifiers 11 and 12 is applied to the amplifying transistors of peak amplifiers 21 and 22, so that the higher the power level of the high-frequency signal, the lower the output impedance. This allows peak amplifiers 21 and 22 to perform low-distortion amplification in the high-output range.
  • peak amplifiers 21 and 22 may be class C amplifier circuits and are not limited to peak amplifiers.
  • the carrier amplifier 11 has transistors 111 and 112 and a resistor 113.
  • the transistors 111 and 112 are, for example, n-type bipolar transistors (amplifying elements).
  • the base of the transistor 111 is connected to the phase shift circuit 30 via a capacitor, the emitter of the transistor 111 is connected to ground, and the collector of the transistor 111 is connected to the emitter of the transistor 112.
  • the base of the transistor 112 is connected to the bias circuit 50 via a resistor 113 and a switch 13.
  • the base of the transistor 112 is connected to ground via a capacitor and is grounded in terms of high frequency.
  • the collector of the transistor 112 is connected to the power supply voltage terminal 130.
  • the carrier amplifier 11 includes the cascode-connected transistors 111 and 112.
  • the carrier amplifier 12 has transistors 121 (first amplifying element) and 122 (second amplifying element) and a resistor 123.
  • the transistors 121 and 122 are, for example, n-type bipolar transistors (amplifying elements).
  • the base (first control terminal) of the transistor 121 is connected to the phase shift circuit 30 via a capacitor and the carrier amplifier 11, the emitter (first terminal) of the transistor 121 is connected to ground, and the collector (second terminal) of the transistor 121 is connected to the emitter (third terminal) of the transistor 122.
  • the base (second control terminal) of the transistor 122 is connected to the bias circuit 50 via the resistor 123 and the switch 13.
  • the base of the transistor 122 is connected to ground via a capacitor and is grounded in terms of high frequency.
  • the collector (fourth terminal) of the transistor 122 is connected to the power supply voltage terminal 130 and also to the synthesis circuit 40.
  • the carrier amplifier 12 includes the cascode-connected transistors 121 and 122.
  • the amplifier circuit 1 does not necessarily have to include the carrier amplifier 11.
  • the amplifier circuit 1 may also include the carrier amplifier 12 and have three or more carrier amplifiers connected in cascade.
  • the peak amplifier 21 has transistors 211 and 212 and a resistor 213.
  • the transistors 211 and 212 are, for example, n-type bipolar transistors (amplifying elements).
  • the base of the transistor 211 is connected to the phase shift circuit 30 via a capacitor, the emitter of the transistor 211 is connected to the ground, and the collector of the transistor 211 is connected to the emitter of the transistor 212.
  • the base of the transistor 212 is connected to the bias circuit 50 via a resistor 213 and a switch 23.
  • the base of the transistor 212 is connected to the ground via a capacitor and is grounded in terms of high frequency.
  • the collector of the transistor 212 is connected to the power supply voltage terminal 130.
  • the peak amplifier 21 includes the cascode-connected transistors 211 and 212.
  • the peak amplifier 22 is an example of a first peak amplifier, and includes transistors 221 (third amplifying element) and 222 (fourth amplifying element) and a resistor 223.
  • the transistors 221 and 222 are, for example, n-type bipolar transistors (amplifying elements).
  • the base (third control terminal) of the transistor 221 is connected to the phase shift circuit 30 via a capacitor and the peak amplifier 21, the emitter (fifth terminal) of the transistor 221 is connected to ground, and the collector (sixth terminal) of the transistor 221 is connected to the emitter (seventh terminal) of the transistor 222.
  • the base (fourth control terminal) of the transistor 222 is connected to the bias circuit 50 via the resistor 223 and the switch 23.
  • the base of the transistor 222 is connected to ground via a capacitor and is grounded in terms of high frequency.
  • the collector (eighth terminal) of the transistor 222 is connected to the power supply voltage terminal 130 and also to the synthesis circuit 40.
  • the peak amplifier 22 includes the cascode-connected transistors 221 and 222.
  • the amplifier circuit 1 does not necessarily have to include the peak amplifier 21.
  • the amplifier circuit 1 may also include the peak amplifier 22 and have three or more peak amplifiers connected in cascade.
  • the amplifier circuit 1 can ensure high amplification gain even for high-frequency signals in the millimeter wave band and sub-terahertz band.
  • the phase-shift circuit 30 is configured to distribute the high-frequency signal input from the signal input terminal 110 and output the distributed signal to the carrier amplifier 11 and the peak amplifier 21. At that time, the phase-shift circuit 30 adjusts the phase of the distributed signal. Note that the amplifier circuit 1 does not necessarily have to include the phase-shift circuit 30.
  • the combining circuit 40 is configured to combine the high-frequency signal output from the carrier amplifier 12 and the high-frequency signal output from the peak amplifier 22, and output the combined high-frequency signal to the signal output terminal 120.
  • the combining circuit 40 may be either a voltage combining circuit using a transformer or a current combining circuit using a phase shift line.
  • the bias circuit 50 is configured to supply bias currents to the carrier amplifiers 11 and 12 and the peak amplifiers 21 and 22.
  • a first bias current is supplied to the peak amplifiers 21 and 22 via the switch 23, and a bias current is supplied to the carrier amplifiers 11 and 12 via the switch 13.
  • the switch 13 is connected to the digital control terminals 140 and 150, and switches between connection and disconnection between the bias circuit 50 and the carrier amplifiers 11 and 12. Specifically, the switch 13 has a control terminal and two terminals, the control terminal is connected to the digital control terminals 140 and 150 via the logic circuit 14, one terminal is connected to the bias circuit 50, and the other terminal is connected to the carrier amplifiers 11 and 12.
  • Switch 23 is an example of a first switch, and is connected to digital control terminals 140 and 150, switching between connection and disconnection between bias circuit 50 and peak amplifiers 21 and 22.
  • switch 23 has a control terminal and two terminals, the control terminal is connected to digital control terminals 140 and 150 via logic circuit 24, one terminal is connected to bias circuit 50, and the other terminal is connected to peak amplifiers 21 and 22.
  • Logic circuit 14 is connected between digital control terminals 140 and 150 and switch 13.
  • Logic circuit 24 is connected between digital control terminals 140 and 150 and switch 23.
  • Digital control terminals 140 and 150 are applied with digital logic (DCL: Digital Control Logic/Line) signals (V1_EN, V2_EN) generated by digital control circuit 80 of tracker circuit 2, for example.
  • DCL Digital Control Logic/Line
  • the digital control signals supplied to the digital control terminals 140 and 150 are parallel data signals, not serial data signals like source synchronous digital control signals.
  • V1_EN and V2_EN are parallel data signals, not serial data signals like source synchronous digital control signals.
  • serial data signal is a data signal that is transmitted one bit at a time over one signal line or circuit.
  • a parallel data signal is a data signal that is transmitted simultaneously in parallel over multiple signal lines or circuits.
  • FIG. 2B is a diagram showing a logic value table of logic circuits 14 and 24 according to an embodiment, and the relationship between high frequency signals and power supply voltage values.
  • (a) of the figure shows the power supply voltage (V1 or V2) applied to power supply voltage terminal 130 corresponding to DCL signals (V1_EN, V2_EN), and also shows the gate signal (Vg_C) output from logic circuit 14 and the gate signal (Vg_P) output from logic circuit 24 corresponding to DCL signals (V1_EN, V2_EN).
  • (b) of the figure shows the power supply voltage (V1 or V2) supplied to amplifier circuit 1 relative to the envelope of the high frequency signal input to amplifier circuit 1.
  • voltage selection circuit 70 outputs power supply voltage V1 to power supply voltage terminal 130
  • voltage selection circuit 70 outputs power supply voltage V2 to power supply voltage terminal 130
  • the amplifier circuit 1 receives a power supply voltage V2 that is higher than the power supply voltage V1, and the carrier amplifiers 11 and 12 and the peak amplifiers 21 and 22 that receive a bias current from the bias circuit 50 are turned on.
  • the output impedance seen from the output terminals of the carrier amplifier 12 and the peak amplifier 22 towards the load is represented by R L.
  • the amplifier circuit 1 receives the power supply voltage V1, the carrier amplifiers 11 and 12 which receive a bias current from the bias circuit 50 are in the ON state, and the peak amplifiers 21 and 22 which do not receive a bias current from the bias circuit 50 are in the OFF state.
  • the impedance seen from the output terminal of the carrier amplifier 12 to the load side is 2R L.
  • the impedance seen from the output terminal of the peak amplifier 22 to the load side is in an open state.
  • the impedance seen from the load side by the carrier amplifier 12 is twice as high as when a large signal is input.
  • the peak amplifiers 21 and 22 are turned off, and the impedance seen from the load side by the carrier amplifier 12 becomes high, allowing the amplifier circuit 1 to operate with high efficiency.
  • the carrier amplifiers 11, 12 and the peak amplifiers 21 and 22 operate at a high power supply voltage, making it possible to output a high-power signal, and the impedance seen from the peak amplifier 22 to the load side is low, making it possible to suppress signal distortion.
  • the supply of the first bias current to the peak amplifiers 21 and 22 is controlled based on the envelope signal, so that efficiency is optimized according to the output power of the amplifier circuit 1.
  • the supply of the power supply voltage and the on/off switching of the peak amplifiers 21 and 22 are both based on the envelope signal, so that the efficiency of the amplifier circuit 1 is optimized with high precision.
  • a bias current is supplied to the bases of transistor 112 of carrier amplifier 11 and transistor 122 of carrier amplifier 12 depending on whether switch 13 is conductive or non-conductive.
  • a bias current is supplied to the bases of transistor 212 of peak amplifier 21 and transistor 222 of peak amplifier 22 depending on whether switch 23 is conductive or non-conductive.
  • a bias current is continuously supplied to the bases of transistor 111 of carrier amplifier 11, transistor 121 of carrier amplifier 12, transistor 211 of peak amplifier 21, and transistor 221 of peak amplifier 22, regardless of whether switches 13 and 23 are conductive or non-conductive.
  • FIG. 1 is a circuit diagram of an amplifier circuit 1A and a communication device 4A according to a first modified example.
  • the communication device 4A according to this modified example includes an amplifier circuit 1A, a tracker circuit 2A, and a signal processing circuit 3.
  • the communication device 4A according to this modified example is different in configuration from the communication device 4 according to the embodiment in that a logic circuit is not present in the amplifier circuit 1A but in the tracker circuit 2A.
  • the communication device 4A according to this modified example will be described with a focus on different configurations, with a description of the same configurations as those of the communication device 4 according to the embodiment omitted.
  • the tracker circuit 2A includes a discrete voltage generation circuit 60, a voltage selection circuit 70, and a digital control circuit 80.
  • the voltage selection circuit 70 is configured to selectively output at least one of the multiple discrete voltages generated by the discrete voltage generation circuit 60 based on the envelope signal to the amplifier circuit 1A.
  • the voltage selection circuit 70 has a logic circuit 74 and is controlled based on a digital control signal output from the digital control circuit 80.
  • the digital control circuit 80 generates DCL signals (Vc_EN, Vp_EN) based on the envelope signal received from the signal processing circuit 3.
  • the digital control circuit 80 may not be included in the tracker circuit 2A, but may be included in the signal processing circuit 3.
  • the amplifier circuit 1A includes carrier amplifiers 11 and 12, peak amplifiers 21 and 22, switches 13 and 23, a phase shift circuit 30, a combining circuit 40, a bias circuit 50, a signal input terminal 110, a signal output terminal 120, a power supply voltage terminal 130, and digital control terminals 140 and 150.
  • Digital control terminals 140 and 150 receive digital control signals based on the envelope signal generated by tracker circuit 2A.
  • the switch 13 is connected to the digital control terminals 140 and 150, and switches between connection and disconnection between the bias circuit 50 and the carrier amplifiers 11 and 12. Specifically, the switch 13 has a control terminal and two terminals, the control terminal being connected to the digital control terminal 140, one terminal being connected to the bias circuit 50, and the other terminal being connected to the carrier amplifiers 11 and 12.
  • Switch 23 is an example of a first switch, and is connected to digital control terminals 140 and 150, and switches between connection and disconnection between bias circuit 50 and peak amplifiers 21 and 22. Specifically, switch 23 has a control terminal and two terminals, the control terminal is connected to digital control terminal 150, one terminal is connected to bias circuit 50, and the other terminal is connected to peak amplifiers 21 and 22.
  • the logic circuit 74 is included in the voltage selection circuit 70.
  • DCL signals (Vc_EN, Vp_EN) generated by the digital control circuit 80 of the tracker circuit 2A are applied to the digital control terminals 140 and 150.
  • FIG. 3B is a diagram showing a logic value table of logic circuit 74 according to variant 1 and the relationship between the high frequency signal and the power supply voltage value.
  • (a) of the figure shows the power supply voltage (V1 or V2) applied to power supply voltage terminal 130 corresponding to the DCL signal (Vc_EN, Vp_EN).
  • (b) of the figure shows the power supply voltage (V1 or V2) supplied to amplifier circuit 1A in response to the envelope of the high frequency signal input to amplifier circuit 1A.
  • the amplifier circuit 1A receives the power supply voltage V2, and the carrier amplifiers 11 and 12 and the peak amplifiers 21 and 22 which receive a bias current from the bias circuit 50 are turned on.
  • the impedance seen from the output terminals of the carrier amplifier 12 and the peak amplifier 22 towards the load is represented as R L.
  • the amplifier circuit 1A receives the power supply voltage V1, the carrier amplifiers 11 and 12 which receive a bias current from the bias circuit 50 are in the ON state, and the peak amplifiers 21 and 22 which do not receive a bias current from the bias circuit 50 are in the OFF state.
  • the impedance seen from the output terminal of the carrier amplifier 12 to the load side is 2R L.
  • the impedance seen from the output terminal of the peak amplifier 22 to the load side is in an open state.
  • the impedance seen from the load side by the carrier amplifier 12 is twice as high as when a large signal is input.
  • the peak amplifiers 21 and 22 are in the off state, and the impedance seen from the load side by the carrier amplifier 12 becomes high, allowing the amplifier circuit 1A to operate with high efficiency.
  • the carrier amplifiers 11, 12 and the peak amplifiers 21 and 22 operate at a high power supply voltage, making it possible to output a high-power signal, and the impedance seen from the peak amplifier 22 to the load side is low, making it possible to suppress signal distortion.
  • the supply of the first bias current to the peak amplifiers 21 and 22 is controlled based on the envelope signal, so that efficiency is optimized according to the output power of the amplifier circuit 1A.
  • the supply of the power supply voltage and the on/off switching of the peak amplifiers 21 and 22 are both based on the envelope signal, so that the efficiency of the amplifier circuit 1A is optimized with high precision.
  • FIG. 4 is a circuit diagram of an amplifier circuit 1B and a communication device 4B according to the second modification.
  • the communication device 4B according to this modification includes an amplifier circuit 1B, a tracker circuit 2B, and a signal processing circuit 3.
  • the communication device 4B according to this modification is different from the communication device 4 according to the embodiment in that the configuration of the digital control circuit 80 is different, and the amplifier circuit 1B does not have a logic circuit.
  • the communication device 4B according to this modification will be described with a focus on the different configuration, with the same configuration as the communication device 4 according to the embodiment omitted.
  • the tracker circuit 2B includes a discrete voltage generation circuit 60, a voltage selection circuit 70, and a digital control circuit 80.
  • the digital control circuit 80 generates DCL signals (V1_EN, V2_EN, Vc_EN, Vp_EN) based on the envelope signal received from the signal processing circuit 3.
  • the digital control circuit 80 may not be included in the tracker circuit 2B, but may be included in the signal processing circuit 3.
  • the amplifier circuit 1B includes carrier amplifiers 11 and 12, peak amplifiers 21 and 22, switches 13 and 23, a phase shift circuit 30, a combining circuit 40, a bias circuit 50, a signal input terminal 110, a signal output terminal 120, a power supply voltage terminal 130, and digital control terminals 140 and 150.
  • Digital control terminals 140 and 150 receive digital control signals based on the envelope signal generated by tracker circuit 2B.
  • the switch 13 is connected to the digital control terminals 140 and 150, and switches between connection and disconnection between the bias circuit 50 and the carrier amplifiers 11 and 12. Specifically, the switch 13 has a control terminal and two terminals, the control terminal being connected to the digital control terminal 140, one terminal being connected to the bias circuit 50, and the other terminal being connected to the carrier amplifiers 11 and 12.
  • Switch 23 is an example of a first switch, and is connected to digital control terminals 140 and 150, and switches between connection and disconnection between bias circuit 50 and peak amplifiers 21 and 22. Specifically, switch 23 has a control terminal and two terminals, the control terminal is connected to digital control terminal 150, one terminal is connected to bias circuit 50, and the other terminal is connected to peak amplifiers 21 and 22.
  • DCL signals (Vc_EN, Vp_EN) generated by the digital control circuit 80 are applied to the digital control terminals 140 and 150.
  • DCL signals (V1_EN, V2_EN) generated by the digital control circuit 80 are applied to the voltage selection circuit 70.
  • the amplifier circuit 1B receives a power supply voltage V2 that is higher than the power supply voltage V1, and the carrier amplifiers 11 and 12 and the peak amplifiers 21 and 22 that receive a bias current from the bias circuit 50 are turned on.
  • the impedance seen from the output terminals of the carrier amplifier 12 and the peak amplifier 22 toward the load is defined as R L.
  • the amplifier circuit 1B receives the power supply voltage V1
  • the carrier amplifiers 11 and 12 that receive a bias current from the bias circuit 50 are turned on
  • the peak amplifiers 21 and 22 that do not receive a bias current from the bias circuit 50 are turned off.
  • the impedance seen from the output terminal of the carrier amplifier 12 to the load side is 2R L.
  • the impedance seen from the output terminal of the peak amplifier 22 to the load side is in an open state.
  • the output impedance seen from the load side by the carrier amplifier 12 is twice as high as when a large signal is input.
  • the peak amplifiers 21 and 22 are in the off state, and the impedance seen from the load side by the carrier amplifier 12 becomes high, allowing the amplifier circuit 1B to operate with high efficiency.
  • the carrier amplifiers 11, 12 and the peak amplifiers 21 and 22 operate at a high power supply voltage, making it possible to output a high-power signal, and the impedance seen from the peak amplifier 22 to the load side is low, making it possible to suppress signal distortion.
  • the supply of the first bias current to the peak amplifiers 21 and 22 is controlled based on the envelope signal, so that the efficiency is optimized according to the output power of the amplifier circuit 1B.
  • the supply of the power supply voltage and the on/off switching of the peak amplifiers 21 and 22 are both based on the envelope signal, so that the efficiency of the amplifier circuit 1B is optimized with high precision.
  • 5A is a circuit configuration diagram of an amplifier circuit 1C and a communication device 4C according to Modification 3.
  • the communication device 4C according to this modification includes an amplifier circuit 1C, a tracker circuit 2C, and a signal processing circuit 3.
  • the communication device 4C according to this modification is different from the communication device 4 according to the embodiment mainly in the amplifier configuration of the amplifier circuit 1C.
  • the communication device 4C according to this modification will be described mainly with respect to the different configuration, with the description of the same configuration as that of the communication device 4 according to the embodiment omitted.
  • the tracker circuit 2C can supply a plurality of discrete power supply voltages based on a tracking mode to the amplifier circuit 1C.
  • the tracking mode can be, but is not limited to, a digital ET mode.
  • the tracker circuit 2C includes a discrete voltage generation circuit 60, a voltage selection circuit 70, and a digital control circuit 80.
  • the digital control circuit 80 can control the voltage selection circuit 70 and the amplifier circuit 1C based on the envelope signal from the signal processing circuit 3. Specifically, the digital control circuit 80 generates DCL signals (V1_EN, V2_EN, V3_EN) based on the envelope signal received from the signal processing circuit 3.
  • the digital control circuit 80 may not be included in the tracker circuit 2C, but may be included in the signal processing circuit 3.
  • the amplifier circuit 1C includes carrier amplifiers 11 and 12, peak amplifiers 21, 22, 31 and 32, switches 13, 23 and 33, logic circuits 14C, 24C and 34C, a phase shift circuit 30, a combining circuit 40, a bias circuit 50, a signal input terminal 110, a signal output terminal 120, a power supply voltage terminal 130, and digital control terminals 140, 150 and 160.
  • the power supply voltage terminal 130 is connected to the tracker circuit 2C, the carrier amplifiers 11 and 12, and the peak amplifiers 21, 22, 31, and 32, and transmits multiple discrete power supply voltages based on the envelope signal generated by the tracker circuit 2C to the carrier amplifiers 11 and 12, and the peak amplifiers 21, 22, 31, and 32.
  • the amplifier circuit 1C receives multiple discrete power supply voltages from the tracker circuit 2C via the power supply voltage terminal 130.
  • Digital control terminals 140, 150 and 160 receive digital control signals based on the envelope signal generated by tracker circuit 2C.
  • Each of the carrier amplifiers 11 and 12 and the peak amplifiers 21, 22, 31 and 32 has an amplifying transistor.
  • the amplifying transistor is, for example, a bipolar transistor such as an HBT or a field effect transistor such as a MOSFET.
  • Peak amplifiers 21 and 22 are class C amplifier circuits capable of amplifying high-frequency signals in the high power level range.
  • a bias voltage lower than the bias voltage applied to the amplifying transistors of carrier amplifiers 11 and 12 is applied to the amplifying transistors of peak amplifiers 21 and 22, so that the higher the power level of the high-frequency signal, the lower the output impedance. This allows peak amplifiers 21 and 22 to perform low-distortion amplification in the medium output range.
  • peak amplifiers 21 and 22 may be class C amplifier circuits and are not limited to peak amplifiers.
  • Peak amplifiers 31 and 32 are class C amplifier circuits capable of amplifying high-frequency signals in the high power level range.
  • a bias voltage lower than the bias voltage applied to the amplifying transistors of carrier amplifiers 11 and 12 is applied to the amplifying transistors of peak amplifiers 31 and 32, so that the higher the power level of the high-frequency signal, the lower the output impedance. This allows peak amplifiers 31 and 32 to perform low-distortion amplification in the high-output range.
  • peak amplifiers 31 and 32 may be class C amplifier circuits and are not limited to peak amplifiers.
  • Peak amplifier 31 has transistors 311 and 312 and resistor 313.
  • Transistors 311 and 312 are, for example, n-type bipolar transistors (amplifying elements).
  • the base of transistor 311 is connected to phase shift circuit 30 via a capacitor, the emitter of transistor 311 is connected to ground, and the collector of transistor 311 is connected to the emitter of transistor 312.
  • the base of transistor 312 is connected to bias circuit 50 via resistor 313 and switch 33.
  • the base of transistor 312 is connected to ground via a capacitor and is grounded in terms of high frequency.
  • the collector of transistor 312 is connected to power supply voltage terminal 130.
  • peak amplifier 31 includes cascode-connected transistors 311 and 312.
  • Peak amplifier 32 is an example of a second peak amplifier, and includes transistors 321 and 322 and resistor 323.
  • Transistors 321 and 322 are, for example, n-type bipolar transistors (amplifying elements).
  • the base of transistor 321 is connected to phase shift circuit 30 via a capacitor and peak amplifier 31, the emitter of transistor 321 is connected to ground, and the collector of transistor 321 is connected to the emitter of transistor 322.
  • the base of transistor 322 is connected to bias circuit 50 via resistor 323 and switch 33.
  • the base of transistor 322 is connected to ground via a capacitor, and is grounded in terms of high frequency.
  • the collector of transistor 322 is connected to power supply voltage terminal 130, and is also connected to synthesis circuit 40.
  • peak amplifier 32 includes cascode-connected transistors 321 and 322.
  • the amplifier circuit 1C may not include the peak amplifier 31.
  • the amplifier circuit 1C may also include the peak amplifier 32 and have three or more peak amplifiers connected in cascade.
  • the amplifier circuit 1C can ensure high amplification gain even for high-frequency signals in the millimeter wave band and sub-terahertz band.
  • the phase-shift circuit 30 is configured to distribute the high-frequency signal input from the signal input terminal 110 and output the distributed signal to the carrier amplifier 11, and the peak amplifiers 21 and 31. At that time, the phase-shift circuit 30 adjusts the phase of the distributed signal.
  • the synthesis circuit 40 is configured to synthesize the high-frequency signal output from the carrier amplifier 12, the high-frequency signal output from the peak amplifier 22, and the high-frequency signal output from the peak amplifier 32, and output the synthesized high-frequency signal to the signal output terminal 120.
  • the bias circuit 50 is configured to supply bias currents to the carrier amplifiers 11 and 12 and the peak amplifiers 21, 22, 31 and 32.
  • a first bias current is supplied to the peak amplifiers 21 and 22 via the switch 23
  • a second bias current is supplied to the peak amplifiers 31 and 32 via the switch 33
  • a bias current is supplied to the carrier amplifiers 11 and 12 via the switch 13.
  • the switch 13 is connected to the digital control terminals 140, 150, and 160, and switches between connection and disconnection between the bias circuit 50 and the carrier amplifiers 11 and 12.
  • the switch 13 has a control terminal and two terminals, the control terminal is connected to the digital control terminals 140, 150, and 160 via the logic circuit 14C, one terminal is connected to the bias circuit 50, and the other terminal is connected to the carrier amplifiers 11 and 12.
  • Switch 23 is an example of a first switch, and is connected to digital control terminals 140, 150, and 160, and switches between connection and disconnection between bias circuit 50 and peak amplifiers 21 and 22.
  • switch 23 has a control terminal and two terminals, and the control terminal is connected to digital control terminals 140, 150, and 160 via logic circuit 24C, one terminal is connected to bias circuit 50, and the other terminal is connected to peak amplifiers 21 and 22.
  • Switch 33 is an example of a second switch, and is connected to digital control terminals 140, 150, and 160, and switches between connection and disconnection between bias circuit 50 and peak amplifiers 31 and 32.
  • switch 33 has a control terminal and two terminals, the control terminal is connected to digital control terminals 140, 150, and 160 via logic circuit 34C, one terminal is connected to bias circuit 50, and the other terminal is connected to peak amplifiers 31 and 32.
  • Logic circuit 14C is connected between digital control terminals 140, 150, and 160 and switch 13.
  • Logic circuit 24C is connected between digital control terminals 140, 150, and 160 and switch 23.
  • Logic circuit 34C is connected between digital control terminals 140, 150, and 160 and switch 33.
  • DCL signals (V1_EN, V2_EN, V3_EN) generated by digital control circuit 80 of tracker circuit 2C are applied to digital control terminals 140, 150, and 160.
  • the digital control signals supplied to the digital control terminals 140, 150, and 160 are parallel data signals, not serial data signals like source synchronous digital control signals.
  • V1_EN, V2_EN, and V3_EN are parallel data signals, not serial data signals like source synchronous digital control signals.
  • FIG. 5B is a diagram showing a logic value table of logic circuits 14C, 24C, and 34C according to the third modification, and the relationship between the high frequency signal and the power supply voltage value.
  • (a) of the figure shows the power supply voltage (V1, V2, or V3) applied to the power supply voltage terminal 130 in response to the DCL signal (V1_EN, V2_EN, V3_EN), and also shows the gate signal (Vg_C) output from logic circuit 14C, the gate signal (Vg_P1) output from logic circuit 24C, and the gate signal (Vg_P2) output from logic circuit 34C in response to the DCL signal (V1_EN, V2_EN, V3_EN).
  • (b) of the figure shows the power supply voltage (V1, V2, or V3) supplied to amplifier circuit 1C in response to the envelope of the high frequency signal input to amplifier circuit 1C.
  • voltage selection circuit 70 outputs power supply voltage V1 to power supply voltage terminal 130
  • 6A is a circuit state diagram when the input power of the amplifier circuit 1C according to the third modification is a third power value.
  • the amplifier circuit 1C receives the power supply voltage V3, and the switches 13, 23, and 33 are in a conductive state.
  • the carrier amplifiers 11 and 12 and the peak amplifiers 21, 22, 31, and 32 which are supplied with a bias current from the bias circuit 50, are in an on state.
  • the impedance seen from the output terminals of the carrier amplifier 12 and the peak amplifiers 22 and 32 to the load side is R L.
  • 6B is a circuit state diagram when the input power of the amplifier circuit 1C according to the third modification is the second power value.
  • the amplifier circuit 1C receives the power supply voltage V2
  • the switches 13 and 23 are in a conductive state
  • the switch 33 is in a non-conductive state.
  • the carrier amplifiers 11 and 12 and the peak amplifiers 21 and 22 that receive the bias current from the bias circuit 50 are in an on state
  • the peak amplifiers 31 and 32 that do not receive the bias current from the bias circuit 50 are in an off state.
  • the impedance seen from the output terminals of the carrier amplifier 12 and the peak amplifier 22 to the load side is 2R L. At this time, the impedance seen from the output terminal of the peak amplifier 32 to the load side is in an open state.
  • 6C is a circuit state diagram when the input power of the amplifier circuit 1C according to the third modification is a first power value.
  • the amplifier circuit 1C receives the power supply voltage V1
  • the switch 13 is in a conductive state
  • the switches 23 and 33 are in a non-conductive state.
  • the carrier amplifiers 11 and 12 that receive the bias current from the bias circuit 50 are in an on state
  • the peak amplifiers 21, 22, 31 and 32 that do not receive the bias current from the bias circuit 50 are in an off state.
  • the impedance seen from the output terminal of the carrier amplifier 12 to the load side is 3R L. At this time, the impedance seen from the output terminal of the peak amplifiers 22 and 32 to the load side is in an open state.
  • the impedance seen from the carrier amplifier 12 in the on state toward the load becomes even larger. Therefore, when a small signal is input, the efficiency is higher than when the carrier amplifier 12 and the peak amplifier 22 are operating in the on state.
  • the peak amplifier 32 and then the peak amplifier 22 are turned off, and the impedance seen from the load side of the carrier amplifier 12 (and the peak amplifier) which is in the on state increases, making it possible to operate the amplifier circuit 1C with high efficiency in the low output region (and medium output region).
  • the peak amplifiers 22 and 32 change to the off state in stages, it is possible to ensure a large back-off amount, which is the power difference between the output power when the peak amplifiers 22 and 32 are in the on state and the output power when the peak amplifiers 22 and 32 are in the off state.
  • the carrier amplifiers 11, 12 and peak amplifiers 21, 22, 31 and 32 operate at a high power supply voltage (V3), making it possible to output a high power signal, and since the impedance seen from the load side by the peak amplifiers 22 and 32 is low, signal distortion can be suppressed.
  • V3 high power supply voltage
  • the supply of the first bias current to the peak amplifiers 21 and 22 and the supply of the second bias current to the peak amplifiers 31 and 32 are controlled based on the envelope signal, so that the efficiency is optimized according to the output power of the amplifier circuit 1C.
  • the supply of the power supply voltage and the on/off switching of the peak amplifiers 21, 22, 31 and 32 are both based on the envelope signal, so that the efficiency of the amplifier circuit 1C is optimized with high precision.
  • a bias current is supplied to the bases of transistor 112 of carrier amplifier 11 and transistor 122 of carrier amplifier 12 in response to the conductive and non-conductive states of switch 13.
  • a bias current is supplied to the bases of transistor 212 of peak amplifier 21 and transistor 222 of peak amplifier 22 in response to the conductive and non-conductive states of switch 23.
  • a bias current is supplied to the bases of transistor 312 of peak amplifier 31 and transistor 322 of peak amplifier 32 in response to the conductive and non-conductive states of switch 33.
  • a bias current is continuously supplied to the bases of transistor 111 of carrier amplifier 11, transistor 121 of carrier amplifier 12, transistor 211 of peak amplifier 21, transistor 221 of peak amplifier 22, transistor 311 of peak amplifier 31, and transistor 321 of peak amplifier 32, regardless of the conductive and non-conductive states of switches 13, 23, and 33.
  • FIG. 7B shows a graph showing the relationship between the output power and gain of the amplifier circuit 1C according to the third modification.
  • FIG. 7A shows the gain characteristic versus output power of a Doherty amplifier circuit to which digital ET is not applied.
  • the gain characteristic obtained in an amplifier circuit to which digital ET is applied and the gain characteristic obtained in a Doherty amplifier circuit are combined, thereby making it possible to reduce the gain deviation with respect to the output power while ensuring a large back-off amount.
  • the amplifier circuit 1 is an amplifier circuit that receives a plurality of discrete power supply voltages, and includes the carrier amplifier 12, the peak amplifier 22, the combining circuit 40 that combines the high frequency signal output from the carrier amplifier 12 and the high frequency signal output from the peak amplifier 22, the bias circuit 50 that supplies a first bias current to the peak amplifier 22, digital control terminals 140 and 150 that receive a digital control signal based on an envelope signal, and the switch 23 that is connected to the digital control terminals 140 and 150 and switches between connection and disconnection of the bias circuit 50 and the peak amplifier 22, and each of the carrier amplifier 12 and the peak amplifier 22 includes a plurality of cascode-connected amplifying elements.
  • the peak amplifier 22 when a large signal input changes to a small signal input, the peak amplifier 22 is turned off, and the impedance of the carrier amplifier 12, which is turned on, increases, allowing the amplifier circuit 1 to operate with high efficiency in the low output range.
  • the carrier amplifier 12 and the peak amplifier 22 when a large signal is input, the carrier amplifier 12 and the peak amplifier 22 operate with a high power supply voltage, allowing a high power signal to be output, and the impedance seen from the peak amplifier 22 to the load side is low, making it possible to suppress signal distortion.
  • the supply of the first bias current to the peak amplifier 22 is controlled based on the envelope signal, so that efficiency is optimized according to the output power of the amplifier circuit 1, and by applying digital ET to the Doherty type amplifier circuit 1, the gain deviation relative to the output power can be reduced.
  • the digital control signal may be a digital signal different from the serial data signal.
  • the amplifier circuit 1 may also receive multiple discrete power supply voltages based on the envelope signal.
  • the supply of power supply voltage and the on/off of the peak amplifier 22 are both based on the envelope signal, optimizing the efficiency of the amplifier circuit 1 with high precision.
  • the switch 23 when the power level of the high frequency signal input to the amplifier circuit 1 is a first power value, the switch 23 may be in a non-conductive state, and when the power level of the high frequency signal input to the amplifier circuit 1 is a second power value that is greater than the first power value, the switch 23 may be in a conductive state.
  • the peak amplifier 22 is turned off and the impedance of the carrier amplifier 12 becomes relatively large. Therefore, the efficiency of the amplifier circuit 1 is improved at the first power value.
  • the amplifier circuit 1 further includes a signal input terminal 110 to which a high frequency signal is input, a power supply voltage terminal 130 to which a power supply voltage based on an envelope signal is input, and digital control terminals 140 and 150 connected to the switch 23 and to which a digital control signal is input.
  • the carrier amplifier 12 has transistors 121 and 122, the base of the transistor 121 is connected to the signal input terminal 110, the emitter of the transistor 121 is connected to ground, the collector of the transistor 121 is connected to the emitter of the transistor 122, the collector of the transistor 122 is connected to the power supply voltage terminal 130 and the synthesis circuit 40, and the base of the transistor 122 is connected to the bias circuit 50.
  • the peak amplifier 22 has transistors 221 and 222, the base of the transistor 221 is connected to the signal input terminal 110, the emitter of the transistor 221 is connected to ground, the collector of the transistor 221 is connected to the emitter of the transistor 222, the collector of the transistor 222 is connected to the power supply voltage terminal 130 and the synthesis circuit 40, and the base of the transistor 222 is connected to the switch 23.
  • the amplifier circuit 1 may further include logic circuits 14 and 24 connected between the digital control terminals 140 and 150 and the switch 23.
  • a bias current may be supplied to the bases of transistors 121 and 221 when switch 23 is in both the conductive and non-conductive states.
  • the on and off states of the carrier amplifier 12 are controlled only by whether or not a bias current is supplied to the transistor 122, and the on and off states of the peak amplifier 22 are controlled only by whether or not a bias current is supplied to the transistor 222. This simplifies the control signals.
  • the amplifier circuit 1C further includes a peak amplifier 32 and a switch 33 connected to digital control terminals 140, 150, and 160 for switching between connection and disconnection between the bias circuit 50 and the peak amplifier 32, the synthesis circuit 40 synthesizes the high frequency signal output from the carrier amplifier 12, the high frequency signal output from the peak amplifier 22, and the high frequency signal output from the peak amplifier 32, the bias circuit 50 supplies a first bias current to the peak amplifier 22 and a second bias current to the peak amplifier 32, and each of the carrier amplifier 12, the peak amplifiers 22, and 32 may include a plurality of cascode-connected amplification elements.
  • the peak amplifiers 32 and 22 are turned off in that order, and the impedance seen from the load side of the carrier amplifier 12 (and the peak amplifier) in the on state becomes high, making it possible to operate the amplifier circuit 1C with high efficiency in the low output region (and the medium output region).
  • the peak amplifiers 22 and 32 are turned off in stages, a large back-off amount, which is the power difference between the output power when the peak amplifiers 22 and 32 are on and the output power when the peak amplifiers 22 and 32 are off, can be secured.
  • the carrier amplifier 12 when a large signal is input, the carrier amplifier 12, the peak amplifiers 22 and 32 operate with a high power supply voltage, so that a high power signal can be output, and the impedance seen from the load side of the peak amplifiers 22 and 32 is low, making it possible to suppress signal distortion.
  • This controls the supply of the first bias current to the peak amplifier 22 and the supply of the second bias current to the peak amplifier 32 based on the envelope signal, optimizing efficiency according to the output power of the amplifier circuit 1C, and applying digital ET to the Doherty type amplifier circuit 1C can reduce the gain deviation relative to the output power.
  • switches 23 and 33 are in a non-conductive state
  • switch 23 when the power level of the high frequency signal input to amplifier circuit 1C is a second power value that is greater than the first power value, switch 23 is in a conductive state and switch 33 is in a non-conductive state
  • switches 23 and 33 when the power level of the high frequency signal input to amplifier circuit 1C is a third power value that is greater than the second power value, switches 23 and 33 are in a conductive state.
  • the peak amplifier 32 is in an off state, and the impedance seen from the carrier amplifier 12 and the peak amplifier 22 to the load side becomes relatively large.
  • the peak amplifiers 22 and 32 are in an off state, and the impedance seen from the carrier amplifier 12 to the load side becomes even larger. Therefore, at the first power value and the second power value, the efficiency of the amplifier circuit 1C is improved.
  • the communication device 4 also includes a signal processing circuit 3 that processes high-frequency signals, and an amplifier circuit 1 that transmits high-frequency signals between the signal processing circuit 3 and the antenna.
  • the communication device 4 may further include a tracker circuit 2 that supplies a power supply voltage to the amplifier circuit 1, and the tracker circuit 2 may include a discrete voltage generation circuit 60 configured to generate a plurality of discrete voltages, a voltage selection circuit 70 configured to selectively output at least one of the plurality of discrete voltages to the amplifier circuit 1 based on an envelope signal, and a digital control circuit 80 that outputs a digital control signal to the voltage selection circuit 70 and the switch 23.
  • a tracker circuit 2 that supplies a power supply voltage to the amplifier circuit 1
  • the tracker circuit 2 may include a discrete voltage generation circuit 60 configured to generate a plurality of discrete voltages, a voltage selection circuit 70 configured to selectively output at least one of the plurality of discrete voltages to the amplifier circuit 1 based on an envelope signal, and a digital control circuit 80 that outputs a digital control signal to the voltage selection circuit 70 and the switch 23.
  • the amplifier circuit and communication device according to the present invention have been described above based on the embodiment and modified examples, the amplifier circuit and communication device according to the present invention are not limited to the above embodiment and modified examples.
  • the present invention also includes other embodiments realized by combining any of the components in the above embodiment and modified examples, modified examples obtained by applying various modifications to the above embodiment and modified examples that a person skilled in the art can think of without departing from the spirit of the present invention, and various devices incorporating the above amplifier circuit and communication device.
  • circuit elements and wiring etc. may be inserted between the paths connecting the circuit elements and signal paths disclosed in the drawings.
  • An amplifier circuit receiving a plurality of discrete power supply voltages, comprising: A carrier amplifier and A first peak amplifier; a synthesis circuit that synthesizes the high frequency signal output from the carrier amplifier and the high frequency signal output from the first peak amplifier; a bias circuit that supplies a first bias current to the first peak amplifier; a digital control terminal for receiving a digital control signal based on the envelope signal; a first switch connected to the digital control terminal and configured to switch between connection and disconnection between the bias circuit and the first peak amplifier; the carrier amplifier and the first peak amplifier each include a plurality of cascode-connected amplifying elements.
  • ⁇ 2> The amplifier circuit according to ⁇ 1>, wherein the digital control signal is a digital signal different from a serial data signal.
  • ⁇ 3> The amplifier circuit according to ⁇ 1>, wherein the amplifier circuit receives the plurality of discrete power supply voltages based on the envelope signal.
  • ⁇ 4> When a power level of a high frequency signal input to the amplifier circuit is a first power value, the first switch is in a non-conducting state, The amplifier circuit according to any one of ⁇ 1> to ⁇ 3>, wherein when a power level of a high frequency signal input to the amplifier circuit is a second power value greater than the first power value, the first switch is in a conductive state.
  • the carrier amplifier is a first amplifying element having a first control terminal, a first terminal, and a second terminal; a second amplifying element having a second control terminal, a third terminal, and a fourth terminal; the first control terminal is connected to the signal input terminal; The first terminal is connected to ground, the second terminal is connected to the third terminal; the fourth terminal is connected to the power supply voltage terminal and the combining circuit; the second control terminal is connected to the bias circuit;
  • the first peak amplifier is a third amplifying element having a third control terminal, a fifth terminal, and a sixth terminal; a fourth amplifying element having a fourth control terminal, a seventh terminal, and an eighth terminal; the third control terminal is connected to the signal input terminal; The fifth terminal is connected to ground, the sixth terminal is connected to the seventh
  • the amplifier circuit according to ⁇ 5> further comprising a logic circuit connected between the digital control terminal and the first switch.
  • ⁇ 7> The amplifier circuit according to ⁇ 5> or ⁇ 6>, wherein a bias current is supplied to the first control terminal and the third control terminal when the first switch is in both a conductive state and a non-conductive state.
  • a second peak amplifier a second switch connected to the digital control terminal and configured to switch between connection and disconnection between the bias circuit and the second peak amplifier;
  • the combining circuit combines the high frequency signal output from the carrier amplifier, the high frequency signal output from the first peak amplifier, and the high frequency signal output from the second peak amplifier, the bias circuit supplies the first bias current to the first peak amplifier and supplies a second bias current to the second peak amplifier;
  • the amplifier circuit according to any one of ⁇ 1> to ⁇ 7>, wherein each of the carrier amplifier, the first peak amplifier, and the second peak amplifier includes a plurality of cascode-connected amplification elements.
  • ⁇ 9> When a power level of a high frequency signal input to the amplifier circuit is a first power value, the first switch and the second switch are in a non-conducting state, when a power level of a high frequency signal input to the amplifier circuit is a second power value that is greater than the first power value, the first switch is in a conductive state and the second switch is in a non-conductive state;
  • the amplifier circuit described in ⁇ 8> wherein when a power level of a high-frequency signal input to the amplifier circuit is a third power value greater than the second power value, the first switch is in a conductive state and the second switch is in a conductive state.
  • a signal processing circuit for processing a high frequency signal comprising: an amplifier circuit according to any one of ⁇ 1> to ⁇ 9>, which transmits the high-frequency signal between the signal processing circuit and an antenna.
  • a tracker circuit for supplying a power supply voltage to the amplifier circuit;
  • the tracker circuit includes: a discrete voltage generating circuit configured to generate a plurality of discrete voltages; a voltage selection circuit configured to selectively output at least one of the plurality of discrete voltages to the amplifier circuit based on an envelope signal;
  • the communication device further comprising: a digital control circuit that outputs the digital control signal to the voltage selection circuit and the first switch.
  • the present invention can be widely used in communication devices such as mobile phones as a power amplifier circuit or communication device placed in a multi-band compatible front end section.

Abstract

増幅回路（１）は、複数の離散的な電源電圧を受ける増幅回路であって、キャリアアンプ（１２）と、ピークアンプ（２２）と、キャリアアンプ（１２）から出力された高周波信号とピークアンプ（２２）から出力された高周波信号とを合成する合成回路（４０）と、ピークアンプ（２２）に第１バイアス電流を供給するバイアス回路（５０）と、エンベロープ信号に基づいたデジタル制御信号を受けるデジタル制御端子（１４０および１５０）と、デジタル制御端子（１４０および１５０）に接続され、バイアス回路（５０）とピークアンプ（２２）との接続および非接続を切り替えるスイッチ（２３）と、を備え、キャリアアンプ（１２）およびピークアンプ（２２）のそれぞれは、カスコード接続された複数の増幅素子を含む。

Description

増幅回路および通信装置
　本発明は、増幅回路および通信装置に関する。
　近年、電力増幅回路にエンベロープトラッキング（ＥＴ：Envelope Tracking）を適用することで、効率（電力付加効率）の改善が図られている。ＥＴシステムにおいて、複数の離散的な電圧レベルを有する電源電圧を供給するデジタルＥＴの技術が開示されている。
　特許文献１には、エンベロープ信号に基づいて増幅回路に電源電圧を供給する電源変調回路（エンベロープトラッキングシステム）が開示されている。上記電源変調回路は、異なる電圧レベルを有する複数の電圧を生成するスイッチトキャパシタ回路と、当該複数の電圧のうち少なくとも１つを選択して出力する出力スイッチ回路と、を備える。
米国特許第９７５５６７２号明細書
　しかしながら、特許文献１に開示されたデジタルＥＴを用いて高周波信号を増幅回路で増幅する場合、高周波信号の周波数が高くなるほど増幅回路の効率が劣化することが想定される。
　そこで、本発明は、デジタルＥＴを用いた場合の効率劣化が抑制された増幅回路および通信装置を提供する。
　本発明の一態様に係る増幅回路は、複数の離散的な電源電圧を受ける増幅回路であって、キャリアアンプと、第１ピークアンプと、キャリアアンプから出力された高周波信号と第１ピークアンプから出力された高周波信号とを合成する合成回路と、第１ピークアンプに第１バイアス電流を供給するバイアス回路と、エンベロープ信号に基づいたデジタル制御信号を受けるデジタル制御端子と、デジタル制御端子に接続され、バイアス回路と第１ピークアンプとの接続および非接続を切り替える第１スイッチと、を備え、キャリアアンプおよび第１ピークアンプのそれぞれは、カスコード接続された複数の増幅素子を含む。
　本発明によれば、デジタルＥＴを用いた場合の効率劣化が抑制された増幅回路および通信装置を提供することができる。
図１Ａは、平均電力トラッキングモードにおける電源電圧の推移の一例を示すグラフである。 図１Ｂは、アナログエンベロープトラッキングモードにおける電源電圧の推移の一例を示すグラフである。 図１Ｃは、デジタルエンベロープトラッキングモードにおける電源電圧の推移の一例を示すグラフである。 図２Ａは、実施の形態に係る増幅回路および通信装置の回路構成図である。 図２Ｂは、実施の形態に係る論理回路の論理値表および高周波信号と電源電圧値との関係を示す図である。 図３Ａは、変形例１に係る増幅回路および通信装置の回路構成図である。 図３Ｂは、変形例１に係る論理回路の論理値表および高周波信号と電源電圧値の関係を示す図である。 図４は、変形例２に係る増幅回路および通信装置の回路構成図である。 図５Ａは、変形例３に係る増幅回路および通信装置の回路構成図である。 図５Ｂは、変形例３に係る論理回路の論理値表および高周波信号と電源電圧値の関係を示す図である。 図６Ａは、変形例３に係る増幅回路の入力電力が第３電力値である場合の回路状態図である。 図６Ｂは、変形例３に係る増幅回路の入力電力が第２電力値である場合の回路状態図である。 図６Ｃは、変形例３に係る増幅回路の入力電力が第１電力値である場合の回路状態図である。 図７は、変形例３に係る増幅回路の出力電力と利得との関係を示すグラフである。
　以下、本開示の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。
　なお、各図は、本発明を示すために適宜強調、省略、または比率の調整を行った模式図であり、必ずしも厳密に図示されたものではなく、実際の形状、位置関係、および比率とは異なる場合がある。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡素化される場合がある。
　本開示の回路構成において、「接続される」とは、接続端子および／または配線導体で直接接続される場合だけでなく、他の回路素子を介して電気的に接続される場合も含む。「ＡおよびＢの間に接続される」とは、ＡおよびＢの間でＡおよびＢの両方に接続されることを意味する。
　また、本開示において、「信号経路」とは、高周波信号が伝搬する配線、当該配線に直接接続された電極、および当該配線または当該電極に直接接続された端子等で構成された伝送線路であることを意味する。
　まず、高周波信号を高効率に増幅する技術として、高周波信号に基づいて時間の経過とともに動的に調整された可変電源電圧を電力増幅器に供給するトラッキングモードについて説明する。トラッキングモードとは、増幅回路に印加される電源電圧を動的に調整するモードである。トラッキングモードにはいくつかの種類があるが、ここでは、平均電力トラッキング（ＡＰＴ：Average Power Tracking）モードおよびエンベロープトラッキング（ＥＴ：Envelope Tracking）モード（アナログＥＴモードおよびデジタルＥＴモードを含む）について図１Ａ～図１Ｃを参照しながら説明する。図１Ａ～図１Ｃにおいて、横軸は時間を表し、縦軸は電圧を表す。また、太い実線は、電源電圧を表し、細い実線（波形）は、変調波を表す。
　図１Ａは、ＡＰＴモードにおける電源電圧の推移の一例を示すグラフである。ＡＰＴモードでは、１フレーム単位で複数の離散的な電圧レベルに電源電圧を変動させる。その結果、電源電圧信号は矩形波を形成する。ＡＰＴモードでは、平均出力電力に基づいて、電源電圧の電圧レベルが決定される。なお、ＡＰＴモードでは、１フレームよりも小さな単位（例えばサブフレーム、スロットまたはシンボル）で電圧レベルが変化してもよい。シンボル単位で電圧レベルが変化するＡＰＴは、シンボルパワートラッキング（ＳＰＴ：Symbol Power Tracking）と呼ばれる場合もある。
　フレームは、１０ミリ秒の長さを有する高周波信号の単位であり、１０個のサブフレームを含む。サブフレームは、１ミリ秒の長さを有する高周波信号の単位であり、２個のスロットを含む。スロットは、０．５ミリ秒の長さを有する高周波信号の単位であり、６個のシンボルを含む。シンボルは、７１マイクロ秒の長さを有する高周波信号の単位であり、サイクリックプレフィックス（ＣＰ：Cyclic Prefix）を含む。
　ＳＰＴモードでは、電源電圧のレベルが１シンボル単位で変調される。このとき、電圧レベルは、ＣＰの区間で変更される。例えば、第１シンボルでは、ＣＰにおいてより高い電圧レベルに変更され、第２シンボルでは、ＣＰにおいてより低い電圧レベルに変更される。なお、後続するシンボルにおいて、電圧レベルが変更されなくてもよい。電源電圧のレベルは、各シンボル区間のデータ信号に基づいて変調することができる。
　図１Ｂは、アナログＥＴモードにおける電源電圧の推移の一例を示すグラフである。アナログＥＴモードは、従来のＥＴモードの一例である。図１Ｂに示すように、アナログＥＴモードでは、電源電圧を連続的に変動させることで変調波の包絡線を追跡する。アナログＥＴモードでは、エンベロープ信号に基づいて、電源電圧が決定される。
　エンベロープ信号とは、変調波の包絡線を示す信号である。エンベロープ値は、例えば（Ｉ２＋Ｑ２）の平方根で表される。ここで、（Ｉ，Ｑ）は、コンスタレーションポイントを表す。コンスタレーションポイントとは、デジタル変調によって変調された信号をコンスタレーションダイヤグラム上で表す点である。（Ｉ，Ｑ）は、例えば送信情報に基づいてＢＢＩＣ（BaseBand Integrated Circuit）で決定される。
　図１Ｃは、デジタルＥＴモードにおける電源電圧の推移の一例を示すグラフである。図１Ｃに示すように、デジタルＥＴモードでは、１フレーム内で複数の離散的な電圧レベルに電源電圧を変動させることで変調波の包絡線を追跡する。その結果、電源電圧信号は矩形波を形成する。デジタルＥＴモードでは、エンベロープ信号に基づいて、複数の離散的な電圧レベルの中から電源電圧のレベルが選択または設定される。
　（実施の形態）
　［１　増幅回路１および通信装置４の構成］
　本実施の形態に係る増幅回路１および通信装置４について、図２Ａを参照しながら説明する。
　図２Ａは、実施の形態に係る増幅回路１および通信装置４の回路構成図である。本実施の形態に係る通信装置４は、セルラーネットワークにおけるユーザ端末（ＵＥ：User Equipment）に相当し、典型的には、携帯電話、スマートフォン、タブレットコンピュータ、ウェアラブル・デバイス等である。なお、通信装置４は、ＩｏＴ（Internet of Things）センサ・デバイス、医療／ヘルスケア・デバイス、車、無人航空機（ＵＡＶ：Unmanned Aerial Vehicle）（いわゆるドローン）、無人搬送車（ＡＧＶ：Automated Guided Vehicle）であってもよい。
　まず、通信装置４の回路構成について説明する。図２Ａに示すように、本実施の形態に係る通信装置４は、増幅回路１と、トラッカ回路２と、信号処理回路３と、を備える。
　信号処理回路３は、高周波信号を処理する信号処理回路の一例である。信号処理回路３は、増幅回路１およびトラッカ回路２を制御する制御部を有する。具体的には、信号処理回路３は、送信信号をアップコンバート等により信号処理し、当該信号処理して生成された高周波送信信号を、増幅回路１に出力する。また、信号処理回路３は、高周波信号の変調波の包絡線を示す信号であるエンベロープ信号をトラッカ回路２に出力する。なお、信号処理回路３の制御部としての機能の一部または全部は、信号処理回路３の外部に実装されてもよく、例えば、増幅回路１およびトラッカ回路２に実装されてもよい。
　トラッカ回路２は、トラッキングモードに基づく複数の離散的な電源電圧を増幅回路１に供給することができる。トラッキングモードとしては、デジタルＥＴモードを用いることができるが、これに限定されない。トラッカ回路２は、離散電圧生成回路６０と、電圧選択回路７０と、デジタル制御回路８０と、を備える。
　離散電圧生成回路６０は、複数の離散的な電圧レベルをそれぞれ有する複数の離散的電圧を生成するよう構成されている。離散電圧生成回路６０は、例えば、複数のキャパシタおよび複数のスイッチを含むスイッチトキャパシタ回路である。
　電圧選択回路７０は、エンベロープ信号に基づいて離散電圧生成回路６０で生成された複数の離散的電圧の少なくとも１つを選択的に増幅回路１に出力するよう構成されている。電圧選択回路７０は、デジタル制御回路８０から出力されるデジタル制御信号に基づいて制御される。
　デジタル制御回路８０は、信号処理回路３からのエンベロープ信号に基づいて、電圧選択回路７０および増幅回路１を制御することができる。具体的には、デジタル制御回路８０は、信号処理回路３から受けたエンベロープ信号に基づいて、デジタル論理（ＤＣＬ：Digital Control Logic/Line）信号（Ｖ１＿ＥＮ、Ｖ２＿ＥＮ）を生成する。
　なお、デジタル制御回路８０は、トラッカ回路２に含まれず、信号処理回路３に含まれてもよい。
　増幅回路１は、キャリアアンプ１１および１２と、ピークアンプ２１および２２と、スイッチ１３および２３と、論理回路１４および２４と、移相回路３０と、合成回路４０と、バイアス回路５０と、信号入力端子１１０と、信号出力端子１２０と、電源電圧端子１３０と、デジタル制御端子１４０および１５０と、を備える。
　信号入力端子１１０は、信号処理回路３および移相回路３０に接続され、信号処理回路３から出力された高周波信号を移相回路３０へ伝達する。信号出力端子１２０は、合成回路４０およびアンテナ（図示せず）に接続され、増幅回路１で増幅された高周波信号をアンテナに出力する。
　電源電圧端子１３０は、トラッカ回路２、キャリアアンプ１１および１２、ならびにピークアンプ２１および２２に接続され、トラッカ回路２で生成された、エンベロープ信号に基づいた複数の離散的な電源電圧をキャリアアンプ１１および１２、ならびにピークアンプ２１および２２へ伝達する。増幅回路１は、電源電圧端子１３０を介してトラッカ回路２から複数の離散的な電源電圧を受ける。
　デジタル制御端子１４０および１５０は、トラッカ回路２で生成された、エンベロープ信号に基づいたデジタル制御信号を受ける。
　キャリアアンプ１１および１２、ならびにピークアンプ２１および２２のそれぞれは、増幅トランジスタを有する。上記増幅トランジスタは、例えば、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）等のバイポーラトランジスタ、または、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）等の電界効果トランジスタである。
　キャリアアンプ１１および１２は、高周波信号の全ての電力レベルに対して増幅動作可能なＡ級（またはＡＢ級）増幅回路であり、特に、低出力領域および中出力領域において高効率な増幅動作が可能である。なお、キャリアアンプ１１および１２は、Ａ級（またはＡＢ級）増幅回路であればよく、キャリアアンプに限定されない。
　ピークアンプ２１および２２は、高周波信号の電力レベルが高い領域で増幅動作可能なＣ級増幅回路である。ピークアンプ２１および２２が有する増幅トランジスタには、キャリアアンプ１１および１２が有する増幅トランジスタに印加されるバイアス電圧よりも低いバイアス電圧が印加されているため、高周波信号の電力レベルが高くなるほど、出力インピーダンスが低くなる。これにより、ピークアンプ２１および２２は、高出力領域において低歪の増幅動作が可能である。なお、ピークアンプ２１および２２は、Ｃ級増幅回路であればよく、ピークアンプに限定されない。
　キャリアアンプ１１は、トランジスタ１１１および１１２と、抵抗１１３とを有する。トランジスタ１１１および１１２は、例えばｎ型のバイポーラトランジスタ（増幅素子）である。トランジスタ１１１のベースはキャパシタを介して移相回路３０に接続され、トランジスタ１１１のエミッタはグランドに接続され、トランジスタ１１１のコレクタはトランジスタ１１２のエミッタに接続される。トランジスタ１１２のベースは抵抗１１３およびスイッチ１３を介してバイアス回路５０に接続される。また、トランジスタ１１２のベースは、キャパシタを介してグランドに接続されており、高周波的に接地されている。トランジスタ１１２のコレクタは電源電圧端子１３０に接続される。つまり、キャリアアンプ１１は、カスコード接続されたトランジスタ１１１および１１２を含む。
　キャリアアンプ１２は、トランジスタ１２１（第１増幅素子）および１２２（第２増幅素子）と、抵抗１２３とを有する。トランジスタ１２１および１２２は、例えばｎ型のバイポーラトランジスタ（増幅素子）である。トランジスタ１２１のベース（第１制御端子）はキャパシタおよびキャリアアンプ１１を介して移相回路３０に接続され、トランジスタ１２１のエミッタ（第１端子）はグランドに接続され、トランジスタ１２１のコレクタ（第２端子）はトランジスタ１２２のエミッタ（第３端子）に接続される。トランジスタ１２２のベース（第２制御端子）は抵抗１２３およびスイッチ１３を介してバイアス回路５０に接続される。また、トランジスタ１２２のベースは、キャパシタを介してグランドに接続されており、高周波的に接地されている。トランジスタ１２２のコレクタ（第４端子）は電源電圧端子１３０に接続され、また、合成回路４０に接続される。つまり、キャリアアンプ１２は、カスコード接続されたトランジスタ１２１および１２２を含む。
　なお、増幅回路１は、キャリアアンプ１１を備えなくてもよい。また、増幅回路１は、キャリアアンプ１２を含み、縦続接続された３以上のキャリアアンプを有してもよい。
　ピークアンプ２１は、トランジスタ２１１および２１２と、抵抗２１３とを有する。トランジスタ２１１および２１２は、例えばｎ型のバイポーラトランジスタ（増幅素子）である。トランジスタ２１１のベースはキャパシタを介して移相回路３０に接続され、トランジスタ２１１のエミッタはグランドに接続され、トランジスタ２１１のコレクタはトランジスタ２１２のエミッタに接続される。トランジスタ２１２のベースは抵抗２１３およびスイッチ２３を介してバイアス回路５０に接続される。また、トランジスタ２１２のベースは、キャパシタを介してグランドに接続されており、高周波的に接地されている。トランジスタ２１２のコレクタは電源電圧端子１３０に接続される。つまり、ピークアンプ２１は、カスコード接続されたトランジスタ２１１および２１２を含む。
　ピークアンプ２２は、第１ピークアンプの一例であり、トランジスタ２２１（第３増幅素子）および２２２（第４増幅素子）と、抵抗２２３とを有する。トランジスタ２２１および２２２は、例えばｎ型のバイポーラトランジスタ（増幅素子）である。トランジスタ２２１のベース（第３制御端子）はキャパシタおよびピークアンプ２１を介して移相回路３０に接続され、トランジスタ２２１のエミッタ（第５端子）はグランドに接続され、トランジスタ２２１のコレクタ（第６端子）はトランジスタ２２２のエミッタ（第７端子）に接続される。トランジスタ２２２のベース（第４制御端子）は抵抗２２３およびスイッチ２３を介してバイアス回路５０に接続される。また、トランジスタ２２２のベースは、キャパシタを介してグランドに接続されており、高周波的に接地されている。トランジスタ２２２のコレクタ（第８端子）は電源電圧端子１３０に接続され、また、合成回路４０に接続される。つまり、ピークアンプ２２は、カスコード接続されたトランジスタ２２１および２２２を含む。
　なお、増幅回路１は、ピークアンプ２１を備えなくてもよい。また、増幅回路１は、ピークアンプ２２を含み、縦続接続された３以上のピークアンプを有してもよい。
　キャリアアンプ１１および１２、ならびにピークアンプ２１および２２のそれぞれが、カスコード接続の構成を有することにより、増幅回路１は、ミリ波帯およびサブテラヘルツ帯の高周波信号にも高い増幅利得を確保できる。
　移相回路３０は、信号入力端子１１０から入力された高周波信号を分配し、当該分配された信号を、キャリアアンプ１１およびピークアンプ２１に出力するよう構成されている。移相回路３０は、その際、分配された信号の位相を調整する。なお、増幅回路１は、移相回路３０を備えなくてもよい。
　合成回路４０は、キャリアアンプ１２から出力された高周波信号とピークアンプ２２から出力された高周波信号とを合成し、当該合成された高周波信号を信号出力端子１２０へ出力するよう構成されている。合成回路４０は、トランスフォーマを用いた電圧合成型回路および移相線路を用いた電流合成型回路のいずれであってもよい。
　バイアス回路５０は、キャリアアンプ１１および１２、ならびにピークアンプ２１および２２のそれぞれにバイアス電流を供給するよう構成されている。ピークアンプ２１および２２には、スイッチ２３を介して第１バイアス電流が供給され、キャリアアンプ１１および１２には、スイッチ１３を介してバイアス電流が供給される。
　スイッチ１３は、デジタル制御端子１４０および１５０に接続され、バイアス回路５０とキャリアアンプ１１および１２との接続および非接続を切り替える。具体的には、スイッチ１３は、制御端子および２つの端子を有し、制御端子が論理回路１４を介してデジタル制御端子１４０および１５０に接続され、一方の端子がバイアス回路５０に接続され、他方の端子がキャリアアンプ１１および１２に接続される。
　スイッチ２３は、第１スイッチの一例であり、デジタル制御端子１４０および１５０に接続され、バイアス回路５０とピークアンプ２１および２２との接続および非接続を切り替える。具体的には、スイッチ２３は、制御端子および２つの端子を有し、制御端子が論理回路２４を介してデジタル制御端子１４０および１５０に接続され、一方の端子がバイアス回路５０に接続され、他方の端子がピークアンプ２１および２２に接続される。
　論理回路１４は、デジタル制御端子１４０および１５０とスイッチ１３との間に接続される。論理回路２４は、デジタル制御端子１４０および１５０とスイッチ２３との間に接続される。デジタル制御端子１４０および１５０には、例えば、トラッカ回路２のデジタル制御回路８０で生成されたデジタル論理（ＤＣＬ：Digital Control Logic/Line）信号（Ｖ１＿ＥＮ、Ｖ２＿ＥＮ）が印加される。
　なお、デジタル制御端子１４０および１５０に供給されるデジタル制御信号は、ソース同期方式のデジタル制御信号のようなシリアルデータ信号ではなく、パラレルデータ信号である。デジタル制御端子１４０および１５０のそれぞれにＤＣＬ信号Ｖ１＿ＥＮおよびＶ２＿ＥＮが並列供給されることにより、電源電圧の高速な可変供給およびピークアンプ２１および２２の高速なオンオフ切り替えが可能となる。よって、ミリ波帯およびサブテラヘルツ帯の高周波信号の広いチャネル帯域幅に対応できる。
　なお、シリアルデータ信号とは、１つの信号線または回線で１ビットずつ伝送されるデータ信号を意味する。また、パラレルデータ信号とは、複数の信号線または回線で同時に並列的に伝送されるデータ信号を意味する。
　図２Ｂは、実施の形態に係る論理回路１４および２４の論理値表および高周波信号と電源電圧値との関係を示す図である。同図の（ａ）には、ＤＣＬ信号（Ｖ１＿ＥＮ、Ｖ２＿ＥＮ）に対応して電源電圧端子１３０に印加される電源電圧（Ｖ１またはＶ２）が示され、またＤＣＬ信号（Ｖ１＿ＥＮ、Ｖ２＿ＥＮ）に対応して論理回路１４から出力されるゲート信号（Ｖｇ＿Ｃ）および論理回路２４から出力されるゲート信号（Ｖｇ＿Ｐ）が示されている。また、同図の（ｂ）には、増幅回路１に入力される高周波信号のエンベロープに対して増幅回路１に供給される電源電圧（Ｖ１またはＶ２）が示されている。
　図２Ｂに示すように、ＤＣＬ信号Ｖ１＿ＥＮ＝１かつＤＣＬ信号Ｖ２＿ＥＮ＝０の場合、電圧選択回路７０は電源電圧Ｖ１を電源電圧端子１３０へ出力し、論理回路１４はスイッチ１３を導通状態とするゲート信号（Ｖｇ＿Ｃ＝１）を出力し、論理回路２４はスイッチ２３を非導通状態とするゲート信号（Ｖｇ＿Ｐ＝０）を出力する。また、ＤＣＬ信号Ｖ１＿ＥＮ＝０かつＤＣＬ信号Ｖ２＿ＥＮ＝１の場合、電圧選択回路７０は電源電圧Ｖ２を電源電圧端子１３０へ出力し、論理回路１４はスイッチ１３を導通状態とするゲート信号（Ｖｇ＿Ｃ＝１）を出力し、論理回路２４はスイッチ２３を導通状態とするゲート信号（Ｖｇ＿Ｐ＝１）を出力する。
　つまり、増幅回路１に入力される高周波信号のエンベロープ値（（Ｉ２＋Ｑ２）の平方根）が相対的に大きい場合（大信号入力時：第２電力値）、増幅回路１は電源電圧Ｖ１よりも大きい電源電圧Ｖ２を受け、バイアス回路５０からバイアス電流の供給を受けるキャリアアンプ１１および１２ならびにピークアンプ２１および２２がオン状態となる。この場合、キャリアアンプ１２およびピークアンプ２２の出力端子から負荷側を見た出力インピーダンスをＲＬとする。
　また、増幅回路１に入力される高周波信号のエンベロープ値（（Ｉ２＋Ｑ２）の平方根）が相対的に小さい場合（小信号入力時：第１電力値）、増幅回路１は電源電圧Ｖ１を受け、バイアス回路５０からバイアス電流の供給を受けるキャリアアンプ１１および１２がオン状態となり、バイアス回路５０からバイアス電流の供給を受けないピークアンプ２１および２２はオフ状態となる。この場合、キャリアアンプ１２の出力端子から負荷側を見たインピーダンスは２ＲＬとなる。なおこのとき、ピークアンプ２２の出力端子から負荷側を見たインピーダンスはオープン状態となっている。
　上記のように、大信号入力時に対して小信号入力時には、キャリアアンプ１２から負荷側を見たインピーダンスは２倍となっている。つまり、小信号入力時には、ピークアンプ２１および２２がオフ状態となり、キャリアアンプ１２から負荷側を見たインピーダンスが高くなることで、増幅回路１は高効率動作することが可能となる。
　一方、大信号入力時には、電源電圧が大きい状態でキャリアアンプ１１、１２、ピークアンプ２１および２２が動作することで大電力信号を出力することができ、かつ、ピークアンプ２２から負荷側を見たインピーダンスが低いことで、信号歪を抑制することが可能となる。
　これによれば、エンベロープ信号に基づいてピークアンプ２１および２２への第１バイアス電流の供給が制御されるので、増幅回路１の出力電力に応じて効率が最適化される。また、電源電圧の供給およびピークアンプ２１および２２のオンオフが、ともにエンベロープ信号に基づいてなされるので、増幅回路１の効率が高精度に最適化される。
　なお、キャリアアンプ１１のトランジスタ１１２およびキャリアアンプ１２のトランジスタ１２２のベースには、スイッチ１３の導通および非導通に応じてバイアス電流が供給される。また、ピークアンプ２１のトランジスタ２１２およびピークアンプ２２のトランジスタ２２２のベースには、スイッチ２３の導通および非導通に応じてバイアス電流が供給される。これに対して、キャリアアンプ１１のトランジスタ１１１、キャリアアンプ１２のトランジスタ１２１、ピークアンプ２１のトランジスタ２１１、およびピークアンプ２２のトランジスタ２２１のベースには、スイッチ１３および２３の導通および非導通によらず、継続的にバイアス電流が供給されている。
　［２　変形例１に係る増幅回路１Ａおよび通信装置４Ａの構成］
　図３Ａは、変形例１に係る増幅回路１Ａおよび通信装置４Ａの回路構成図である。本変形例に係る通信装置４Ａは、増幅回路１Ａと、トラッカ回路２Ａと、信号処理回路３と、を備える。本変形例に係る通信装置４Ａは、実施の形態に係る通信装置４と比較して、論理回路が増幅回路１Ａにはなくトラッカ回路２Ａに存在する点が構成として異なる。以下、本変形例に係る通信装置４Ａについて、実施の形態に係る通信装置４と同じ構成については説明を省略し、異なる構成を中心に説明する。
　トラッカ回路２Ａは、離散電圧生成回路６０と、電圧選択回路７０と、デジタル制御回路８０と、を備える。
　電圧選択回路７０は、エンベロープ信号に基づいて離散電圧生成回路６０で生成された複数の離散的電圧の少なくとも１つを選択的に増幅回路１Ａに出力するよう構成されている。電圧選択回路７０は、論理回路７４を有し、デジタル制御回路８０から出力されるデジタル制御信号に基づいて制御される。
　デジタル制御回路８０は、信号処理回路３から受けたエンベロープ信号に基づいて、ＤＣＬ信号（Ｖｃ＿ＥＮ、Ｖｐ＿ＥＮ）を生成する。
　なお、デジタル制御回路８０は、トラッカ回路２Ａに含まれず、信号処理回路３に含まれてもよい。
　増幅回路１Ａは、キャリアアンプ１１および１２と、ピークアンプ２１および２２と、スイッチ１３および２３と、移相回路３０と、合成回路４０と、バイアス回路５０と、信号入力端子１１０と、信号出力端子１２０と、電源電圧端子１３０と、デジタル制御端子１４０および１５０と、を備える。
　デジタル制御端子１４０および１５０は、トラッカ回路２Ａで生成された、エンベロープ信号に基づいたデジタル制御信号を受ける。
　スイッチ１３は、デジタル制御端子１４０および１５０に接続され、バイアス回路５０とキャリアアンプ１１および１２との接続および非接続を切り替える。具体的には、スイッチ１３は、制御端子および２つの端子を有し、制御端子がデジタル制御端子１４０に接続され、一方の端子がバイアス回路５０に接続され、他方の端子がキャリアアンプ１１および１２に接続される。
　スイッチ２３は、第１スイッチの一例であり、デジタル制御端子１４０および１５０に接続され、バイアス回路５０とピークアンプ２１および２２との接続および非接続を切り替える。具体的には、スイッチ２３は、制御端子および２つの端子を有し、制御端子がデジタル制御端子１５０に接続され、一方の端子がバイアス回路５０に接続され、他方の端子がピークアンプ２１および２２に接続される。
　論理回路７４は、電圧選択回路７０に含まれる。デジタル制御端子１４０および１５０には、例えば、トラッカ回路２Ａのデジタル制御回路８０で生成されたＤＣＬ信号（Ｖｃ＿ＥＮ、Ｖｐ＿ＥＮ）が印加される。
　図３Ｂは、変形例１に係る論理回路７４の論理値表および高周波信号と電源電圧値の関係を示す図である。同図の（ａ）には、ＤＣＬ信号（Ｖｃ＿ＥＮ、Ｖｐ＿ＥＮ）に対応して電源電圧端子１３０に印加される電源電圧（Ｖ１またはＶ２）が示されている。また、同図の（ｂ）には、増幅回路１Ａに入力される高周波信号のエンベロープに対して増幅回路１Ａに供給される電源電圧（Ｖ１またはＶ２）が示されている。
　図３Ｂに示すように、ＤＣＬ信号Ｖｃ＿ＥＮ＝１かつＤＣＬ信号Ｖｐ＿ＥＮ＝１の場合、電圧選択回路７０は電源電圧Ｖ１よりも大きい電源電圧Ｖ２を電源電圧端子１３０へ出力する。また、ＤＣＬ信号Ｖｃ＿ＥＮ＝１によりスイッチ１３が導通状態となり、ＤＣＬ信号Ｖｐ＿ＥＮ＝１によりスイッチ２３が導通状態となる。
　つまり、増幅回路１Ａに入力される高周波信号のエンベロープ値（（Ｉ２＋Ｑ２）の平方根）が相対的に大きい場合（大信号入力時：第２電力値）、増幅回路１Ａは電源電圧Ｖ２を受け、バイアス回路５０からバイアス電流の供給を受けるキャリアアンプ１１および１２ならびにピークアンプ２１および２２がオン状態となる。この場合、キャリアアンプ１２およびピークアンプ２２の出力端子から負荷側を見たインピーダンスをＲＬとする。
　また、増幅回路１Ａに入力される高周波信号のエンベロープ値（（Ｉ２＋Ｑ２）の平方根）が相対的に小さい場合（小信号入力時：第１電力値）、増幅回路１Ａは電源電圧Ｖ１を受け、バイアス回路５０からバイアス電流の供給を受けるキャリアアンプ１１および１２がオン状態となり、バイアス回路５０からバイアス電流の供給を受けないピークアンプ２１および２２はオフ状態となる。この場合、キャリアアンプ１２の出力端子から負荷側を見たインピーダンスは２ＲＬとなる。なおこのとき、ピークアンプ２２の出力端子から負荷側を見たインピーダンスはオープン状態となっている。
　上記のように、大信号入力時に対して小信号入力時には、キャリアアンプ１２から負荷側を見たインピーダンスは２倍となっている。つまり、小信号入力時には、ピークアンプ２１および２２がオフ状態となり、キャリアアンプ１２から負荷側を見たインピーダンスが高くなることで、増幅回路１Ａは高効率動作することが可能となる。
　一方、大信号入力時には、電源電圧が大きい状態でキャリアアンプ１１、１２、ピークアンプ２１および２２が動作することで大電力信号を出力することができ、かつ、ピークアンプ２２から負荷側を見たインピーダンスが低いことで、信号歪を抑制することが可能となる。
　これによれば、エンベロープ信号に基づいてピークアンプ２１および２２への第１バイアス電流の供給が制御されるので、増幅回路１Ａの出力電力に応じて効率が最適化される。また、電源電圧の供給およびピークアンプ２１および２２のオンオフが、ともにエンベロープ信号に基づいてなされるので、増幅回路１Ａの効率が高精度に最適化される。
　［３　変形例２に係る増幅回路１Ｂおよび通信装置４Ｂの構成］
　図４は、変形例２に係る増幅回路１Ｂおよび通信装置４Ｂの回路構成図である。本変形例に係る通信装置４Ｂは、増幅回路１Ｂと、トラッカ回路２Ｂと、信号処理回路３と、を備える。本変形例に係る通信装置４Ｂは、実施の形態に係る通信装置４と比較して、デジタル制御回路８０の構成が異なり、また、増幅回路１Ｂに論理回路がない点が構成として異なる。以下、本変形例に係る通信装置４Ｂについて、実施の形態に係る通信装置４と同じ構成については説明を省略し、異なる構成を中心に説明する。
　トラッカ回路２Ｂは、離散電圧生成回路６０と、電圧選択回路７０と、デジタル制御回路８０と、を備える。
　デジタル制御回路８０は、信号処理回路３から受けたエンベロープ信号に基づいて、ＤＣＬ信号（Ｖ１＿ＥＮ、Ｖ２＿ＥＮ、Ｖｃ＿ＥＮ、Ｖｐ＿ＥＮ）を生成する。
　なお、デジタル制御回路８０は、トラッカ回路２Ｂに含まれず、信号処理回路３に含まれてもよい。
　増幅回路１Ｂは、キャリアアンプ１１および１２と、ピークアンプ２１および２２と、スイッチ１３および２３と、移相回路３０と、合成回路４０と、バイアス回路５０と、信号入力端子１１０と、信号出力端子１２０と、電源電圧端子１３０と、デジタル制御端子１４０および１５０と、を備える。
　デジタル制御端子１４０および１５０は、トラッカ回路２Ｂで生成された、エンベロープ信号に基づいたデジタル制御信号を受ける。
　スイッチ１３は、デジタル制御端子１４０および１５０に接続され、バイアス回路５０とキャリアアンプ１１および１２との接続および非接続を切り替える。具体的には、スイッチ１３は、制御端子および２つの端子を有し、制御端子がデジタル制御端子１４０に接続され、一方の端子がバイアス回路５０に接続され、他方の端子がキャリアアンプ１１および１２に接続される。
　スイッチ２３は、第１スイッチの一例であり、デジタル制御端子１４０および１５０に接続され、バイアス回路５０とピークアンプ２１および２２との接続および非接続を切り替える。具体的には、スイッチ２３は、制御端子および２つの端子を有し、制御端子がデジタル制御端子１５０に接続され、一方の端子がバイアス回路５０に接続され、他方の端子がピークアンプ２１および２２に接続される。
　デジタル制御端子１４０および１５０には、例えば、デジタル制御回路８０で生成されたＤＣＬ信号（Ｖｃ＿ＥＮ、Ｖｐ＿ＥＮ）が印加される。また、電圧選択回路７０には、デジタル制御回路８０で生成されたＤＣＬ信号（Ｖ１＿ＥＮ、Ｖ２＿ＥＮ）が印加される。
　ＤＣＬ信号Ｖｃ＿ＥＮ＝１の場合、スイッチ１３が導通状態となる。また、ＤＣＬ信号Ｖｐ＿ＥＮ＝１の場合、スイッチ２３が導通状態となる。また、ＤＣＬ信号Ｖ１＿ＥＮ＝１の場合、電圧選択回路７０は電源電圧Ｖ１を電源電圧端子１３０へ出力する。また、ＤＣＬ信号Ｖ２＿ＥＮ＝１の場合、電圧選択回路７０は電源電圧Ｖ２を電源電圧端子１３０へ出力する。
　増幅回路１Ｂに入力される高周波信号のエンベロープ値（（Ｉ２＋Ｑ２）の平方根）が相対的に大きい場合（大信号入力時：第２電力値）、デジタル制御回路８０は、ＤＣＬ信号Ｖ２＿ＥＮ＝１、Ｖ１＿ＥＮ＝０、Ｖｃ＿ＥＮ＝１、Ｖｐ＿ＥＮ＝１を出力する。これにより、増幅回路１Ｂは電源電圧Ｖ１よりも大きい電源電圧Ｖ２を受け、バイアス回路５０からバイアス電流の供給を受けるキャリアアンプ１１および１２ならびにピークアンプ２１および２２がオン状態となる。この場合、キャリアアンプ１２およびピークアンプ２２の出力端子から負荷側を見たインピーダンスをＲＬとする。
　また、増幅回路１Ｂに入力される高周波信号のエンベロープ値（（Ｉ２＋Ｑ２）の平方根）が相対的に小さい場合（小信号入力時：第１電力値）、デジタル制御回路８０は、ＤＣＬ信号Ｖ２＿ＥＮ＝０、Ｖ１＿ＥＮ＝１、Ｖｃ＿ＥＮ＝１、Ｖｐ＿ＥＮ＝０を出力する。これにより、増幅回路１Ｂは電源電圧Ｖ１を受け、バイアス回路５０からバイアス電流の供給を受けるキャリアアンプ１１および１２がオン状態となり、バイアス回路５０からバイアス電流の供給を受けないピークアンプ２１および２２はオフ状態となる。この場合、キャリアアンプ１２の出力端子から負荷側を見たインピーダンスは２ＲＬとなる。なおこのとき、ピークアンプ２２の出力端子から負荷側を見たインピーダンスはオープン状態となっている。
　上記のように、大信号入力時に対して小信号入力時には、キャリアアンプ１２から負荷側を見た出力インピーダンスは２倍となっている。つまり、小信号入力時には、ピークアンプ２１および２２がオフ状態となり、キャリアアンプ１２から負荷側を見たインピーダンスが高くなることで、増幅回路１Ｂは高効率動作することが可能となる。
　一方、大信号入力時には、電源電圧が大きい状態でキャリアアンプ１１、１２、ピークアンプ２１および２２が動作することで大電力信号を出力することができ、かつ、ピークアンプ２２から負荷側を見たインピーダンスが低いことで、信号歪を抑制することが可能となる。
　これによれば、エンベロープ信号に基づいてピークアンプ２１および２２への第１バイアス電流の供給が制御されるので、増幅回路１Ｂの出力電力に応じて効率が最適化される。また、電源電圧の供給およびピークアンプ２１および２２のオンオフが、ともにエンベロープ信号に基づいてなされるので、増幅回路１Ｂの効率が高精度に最適化される。
　［４　変形例３に係る増幅回路１Ｃおよび通信装置４Ｃの構成］
　図５Ａは、変形例３に係る増幅回路１Ｃおよび通信装置４Ｃの回路構成図である。本変形例に係る通信装置４Ｃは、増幅回路１Ｃと、トラッカ回路２Ｃと、信号処理回路３と、を備える。本変形例に係る通信装置４Ｃは、実施の形態に係る通信装置４と比較して、増幅回路１Ｃのアンプ構成が主として異なる。以下、本変形例に係る通信装置４Ｃについて、実施の形態に係る通信装置４と同じ構成については説明を省略し、異なる構成を中心に説明する。
　トラッカ回路２Ｃは、トラッキングモードに基づく複数の離散的な電源電圧を増幅回路１Ｃに供給することができる。トラッキングモードとしては、デジタルＥＴモードを用いることができるが、これに限定されない。トラッカ回路２Ｃは、離散電圧生成回路６０と、電圧選択回路７０と、デジタル制御回路８０と、を備える。
　デジタル制御回路８０は、信号処理回路３からのエンベロープ信号に基づいて、電圧選択回路７０および増幅回路１Ｃを制御することができる。具体的には、デジタル制御回路８０は、信号処理回路３から受けたエンベロープ信号に基づいて、ＤＣＬ信号（Ｖ１＿ＥＮ、Ｖ２＿ＥＮ、Ｖ３＿ＥＮ）を生成する。
　なお、デジタル制御回路８０は、トラッカ回路２Ｃに含まれず、信号処理回路３に含まれてもよい。
　増幅回路１Ｃは、キャリアアンプ１１および１２と、ピークアンプ２１、２２、３１および３２と、スイッチ１３、２３および３３と、論理回路１４Ｃ、２４Ｃおよび３４Ｃと、移相回路３０と、合成回路４０と、バイアス回路５０と、信号入力端子１１０と、信号出力端子１２０と、電源電圧端子１３０と、デジタル制御端子１４０、１５０および１６０と、を備える。
　電源電圧端子１３０は、トラッカ回路２Ｃ、キャリアアンプ１１および１２、ならびにピークアンプ２１、２２、３１および３２に接続され、トラッカ回路２Ｃで生成された、エンベロープ信号に基づいた複数の離散的な電源電圧をキャリアアンプ１１および１２、ならびにピークアンプ２１、２２、３１および３２へ伝達する。増幅回路１Ｃは、電源電圧端子１３０を経由して、トラッカ回路２Ｃから複数の離散的な電源電圧を受ける。
　デジタル制御端子１４０、１５０および１６０は、トラッカ回路２Ｃで生成された、エンベロープ信号に基づいたデジタル制御信号を受ける。
　キャリアアンプ１１および１２、ならびにピークアンプ２１、２２、３１および３２のそれぞれは、増幅トランジスタを有する。上記増幅トランジスタは、例えば、ＨＢＴ等のバイポーラトランジスタ、または、ＭＯＳＦＥＴ等の電界効果トランジスタである。
　ピークアンプ２１および２２は、高周波信号の電力レベルが高い領域で増幅動作可能なＣ級増幅回路である。ピークアンプ２１および２２が有する増幅トランジスタには、キャリアアンプ１１および１２が有する増幅トランジスタに印加されるバイアス電圧よりも低いバイアス電圧が印加されているため、高周波信号の電力レベルが高くなるほど、出力インピーダンスが低くなる。これにより、ピークアンプ２１および２２は、中出力領域において低歪の増幅動作が可能である。なお、ピークアンプ２１および２２は、Ｃ級増幅回路であればよく、ピークアンプに限定されない。
　ピークアンプ３１および３２は、高周波信号の電力レベルが高い領域で増幅動作可能なＣ級増幅回路である。ピークアンプ３１および３２が有する増幅トランジスタには、キャリアアンプ１１および１２が有する増幅トランジスタに印加されるバイアス電圧よりも低いバイアス電圧が印加されているため、高周波信号の電力レベルが高くなるほど、出力インピーダンスが低くなる。これにより、ピークアンプ３１および３２は、高出力領域において低歪の増幅動作が可能である。なお、ピークアンプ３１および３２は、Ｃ級増幅回路であればよく、ピークアンプに限定されない。
　ピークアンプ３１は、トランジスタ３１１および３１２と、抵抗３１３とを有する。トランジスタ３１１および３１２は、例えばｎ型のバイポーラトランジスタ（増幅素子）である。トランジスタ３１１のベースはキャパシタを介して移相回路３０に接続され、トランジスタ３１１のエミッタはグランドに接続され、トランジスタ３１１のコレクタはトランジスタ３１２のエミッタに接続される。トランジスタ３１２のベースは抵抗３１３およびスイッチ３３を介してバイアス回路５０に接続される。また、トランジスタ３１２のベースは、キャパシタを介してグランドに接続されており、高周波的に接地されている。トランジスタ３１２のコレクタは電源電圧端子１３０に接続される。つまり、ピークアンプ３１は、カスコード接続されたトランジスタ３１１および３１２を含む。
　ピークアンプ３２は、第２ピークアンプの一例であり、トランジスタ３２１および３２２と、抵抗３２３とを有する。トランジスタ３２１および３２２は、例えばｎ型のバイポーラトランジスタ（増幅素子）である。トランジスタ３２１のベースはキャパシタおよびピークアンプ３１を介して移相回路３０に接続され、トランジスタ３２１のエミッタはグランドに接続され、トランジスタ３２１のコレクタはトランジスタ３２２のエミッタに接続される。トランジスタ３２２のベースは抵抗３２３およびスイッチ３３を介してバイアス回路５０に接続される。また、トランジスタ３２２のベースは、キャパシタを介してグランドに接続されており、高周波的に接地されている。トランジスタ３２２のコレクタは電源電圧端子１３０に接続され、また、合成回路４０に接続される。つまり、ピークアンプ３２は、カスコード接続されたトランジスタ３２１および３２２を含む。
　なお、増幅回路１Ｃは、ピークアンプ３１を備えなくてもよい。また、増幅回路１Ｃは、ピークアンプ３２を含み、縦続接続された３以上のピークアンプを有してもよい。
　キャリアアンプ１１、１２、ピークアンプ２１、２２、３１および３２のそれぞれが、カスコード接続の構成を有することにより、増幅回路１Ｃは、ミリ波帯およびサブテラヘルツ帯の高周波信号にも高い増幅利得を確保できる。
　移相回路３０は、信号入力端子１１０から入力された高周波信号を分配し、当該分配された信号を、キャリアアンプ１１、ピークアンプ２１および３１に出力するよう構成されている。移相回路３０は、その際、分配された信号の位相を調整する。
　合成回路４０は、キャリアアンプ１２から出力された高周波信号とピークアンプ２２から出力された高周波信号とピークアンプ３２から出力された高周波信号とを合成し、当該合成された高周波信号を信号出力端子１２０へ出力するよう構成されている。
　バイアス回路５０は、キャリアアンプ１１、１２、ピークアンプ２１、２２、３１および３２のそれぞれにバイアス電流を供給するよう構成されている。ピークアンプ２１および２２には、スイッチ２３を介して第１バイアス電流が供給され、ピークアンプ３１および３２には、スイッチ３３を介して第２バイアス電流が供給され、キャリアアンプ１１および１２には、スイッチ１３を介してバイアス電流が供給される。
　スイッチ１３は、デジタル制御端子１４０、１５０および１６０に接続され、バイアス回路５０とキャリアアンプ１１および１２との接続および非接続を切り替える。具体的には、スイッチ１３は、制御端子および２つの端子を有し、制御端子が論理回路１４Ｃを介してデジタル制御端子１４０、１５０および１６０に接続され、一方の端子がバイアス回路５０に接続され、他方の端子がキャリアアンプ１１および１２に接続される。
　スイッチ２３は、第１スイッチの一例であり、デジタル制御端子１４０、１５０および１６０に接続され、バイアス回路５０とピークアンプ２１および２２との接続および非接続を切り替える。具体的には、スイッチ２３は、制御端子および２つの端子を有し、制御端子が論理回路２４Ｃを介してデジタル制御端子１４０、１５０および１６０に接続され、一方の端子がバイアス回路５０に接続され、他方の端子がピークアンプ２１および２２に接続される。
　スイッチ３３は、第２スイッチの一例であり、デジタル制御端子１４０、１５０および１６０に接続され、バイアス回路５０とピークアンプ３１および３２との接続および非接続を切り替える。具体的には、スイッチ３３は、制御端子および２つの端子を有し、制御端子が論理回路３４Ｃを介してデジタル制御端子１４０、１５０および１６０に接続され、一方の端子がバイアス回路５０に接続され、他方の端子がピークアンプ３１および３２に接続される。
　論理回路１４Ｃは、デジタル制御端子１４０、１５０および１６０とスイッチ１３との間に接続される。論理回路２４Ｃは、デジタル制御端子１４０、１５０および１６０とスイッチ２３との間に接続される。論理回路３４Ｃは、デジタル制御端子１４０、１５０および１６０とスイッチ３３との間に接続される。デジタル制御端子１４０、１５０および１６０には、例えば、トラッカ回路２Ｃのデジタル制御回路８０で生成されたＤＣＬ信号（Ｖ１＿ＥＮ、Ｖ２＿ＥＮ、Ｖ３＿ＥＮ）が印加される。
　なお、デジタル制御端子１４０、１５０および１６０に供給されるデジタル制御信号は、ソース同期方式のデジタル制御信号のようなシリアルデータ信号ではなく、パラレルデータ信号である。デジタル制御端子１４０、１５０および１６０のそれぞれにＤＣＬ信号Ｖ１＿ＥＮ、Ｖ２＿ＥＮおよびＶ３＿ＥＮが並列供給されることにより、電源電圧の高速な可変供給およびピークアンプ２１、２２、３１および３２の高速なオンオフ切り替えが可能となる。よって、ミリ波帯およびサブテラヘルツ帯の高周波信号の広いチャネル帯域幅に対応できる。
　図５Ｂは、変形例３に係る論理回路１４Ｃ、２４Ｃおよび３４Ｃの論理値表および高周波信号と電源電圧値の関係を示す図である。同図の（ａ）には、ＤＣＬ信号（Ｖ１＿ＥＮ、Ｖ２＿ＥＮ、Ｖ３＿ＥＮ）に対応して電源電圧端子１３０に印加される電源電圧（Ｖ１、Ｖ２またはＶ３）が示され、またＤＣＬ信号（Ｖ１＿ＥＮ、Ｖ２＿ＥＮ、Ｖ３＿ＥＮ）に対応して論理回路１４Ｃから出力されるゲート信号（Ｖｇ＿Ｃ）、論理回路２４Ｃから出力されるゲート信号（Ｖｇ＿Ｐ１）、および論理回路３４Ｃから出力されるゲート信号（Ｖｇ＿Ｐ２）が示されている。また、同図の（ｂ）には、増幅回路１Ｃに入力される高周波信号のエンベロープに対して増幅回路１Ｃに供給される電源電圧（Ｖ１、Ｖ２またはＶ３）が示されている。
　図５Ｂに示すように、ＤＣＬ信号Ｖ１＿ＥＮ＝１かつＤＣＬ信号Ｖ２＿ＥＮ＝０かつＤＣＬ信号Ｖ３＿ＥＮ＝０の場合、電圧選択回路７０は電源電圧Ｖ１を電源電圧端子１３０へ出力し、論理回路１４Ｃはスイッチ１３を導通状態とするゲート信号（Ｖｇ＿Ｃ＝１）を出力し、論理回路２４Ｃはスイッチ２３を非導通状態とするゲート信号（Ｖｇ＿Ｐ１＝０）を出力し、論理回路３４Ｃはスイッチ３３を非導通状態とするゲート信号（Ｖｇ＿Ｐ２＝０）を出力する。
　また、ＤＣＬ信号Ｖ１＿ＥＮ＝０かつＤＣＬ信号Ｖ２＿ＥＮ＝１かつＤＣＬ信号Ｖ３＿ＥＮ＝０の場合、電圧選択回路７０は電源電圧Ｖ１よりも大きい電源電圧Ｖ２を電源電圧端子１３０へ出力し、論理回路１４Ｃはスイッチ１３を導通状態とするゲート信号（Ｖｇ＿Ｃ＝１）を出力し、論理回路２４Ｃはスイッチ２３を導通状態とするゲート信号（Ｖｇ＿Ｐ１＝１）を出力し、論理回路３４Ｃはスイッチ３３を非導通状態とするゲート信号（Ｖｇ＿Ｐ２＝０）を出力する。
　また、ＤＣＬ信号Ｖ１＿ＥＮ＝０かつＤＣＬ信号Ｖ２＿ＥＮ＝０かつＤＣＬ信号Ｖ３＿ＥＮ＝１の場合、電圧選択回路７０は電源電圧Ｖ２よりも大きい電源電圧Ｖ３を電源電圧端子１３０へ出力し、論理回路１４Ｃはスイッチ１３を導通状態とするゲート信号（Ｖｇ＿Ｃ＝１）を出力し、論理回路２４Ｃはスイッチ２３を導通状態とするゲート信号（Ｖｇ＿Ｐ１＝１）を出力し、論理回路３４Ｃはスイッチ３３を導通状態とするゲート信号（Ｖｇ＿Ｐ２＝１）を出力する。
　図６Ａは、変形例３に係る増幅回路１Ｃの入力電力が第３電力値である場合の回路状態図である。同図に示すように、増幅回路１Ｃに入力される高周波信号のエンベロープ値（（Ｉ２＋Ｑ２）の平方根）が相対的に大きい場合（大信号入力時：第３電力値）、増幅回路１Ｃは電源電圧Ｖ３を受け、スイッチ１３、２３および３３が導通状態となる。これにより、バイアス回路５０からバイアス電流の供給を受けるキャリアアンプ１１および１２ならびにピークアンプ２１、２２、３１および３２がオン状態となる。この場合、キャリアアンプ１２、ピークアンプ２２および３２の出力端子から負荷側を見たインピーダンスをＲＬとする。
　図６Ｂは、変形例３に係る増幅回路１Ｃの入力電力が第２電力値である場合の回路状態図である。同図に示すように、増幅回路１Ｃに入力される高周波信号のエンベロープ値（（Ｉ２＋Ｑ２）の平方根）が第３電力値よりも小さい場合（中信号入力時：第２電力値）、増幅回路１Ｃは電源電圧Ｖ２を受け、スイッチ１３および２３が導通状態となり、スイッチ３３が非導通状態となる。これにより、バイアス回路５０からバイアス電流の供給を受けるキャリアアンプ１１および１２ならびにピークアンプ２１および２２がオン状態となり、バイアス回路５０からバイアス電流の供給を受けないピークアンプ３１および３２はオフ状態となる。この場合、キャリアアンプ１２およびピークアンプ２２の出力端子から負荷側を見たインピーダンスは２ＲＬとなる。なおこのとき、ピークアンプ３２の出力端子から負荷側を見たインピーダンスはオープン状態となっている。
　図６Ｃは、変形例３に係る増幅回路１Ｃの入力電力が第１電力値である場合の回路状態図である。同図に示すように、増幅回路１Ｃに入力される高周波信号のエンベロープ値（（Ｉ２＋Ｑ２）の平方根）が第２電力値よりも小さい場合（小信号入力時：第１電力値）、増幅回路１Ｃは電源電圧Ｖ１を受け、スイッチ１３が導通状態となり、スイッチ２３および３３が非導通状態となる。これにより、バイアス回路５０からバイアス電流の供給を受けるキャリアアンプ１１および１２がオン状態となり、バイアス回路５０からバイアス電流の供給を受けないピークアンプ２１、２２、３１および３２はオフ状態となる。この場合、キャリアアンプ１２の出力端子から負荷側を見たインピーダンスは３ＲＬとなる。なおこのとき、ピークアンプ２２および３２の出力端子から負荷側を見たインピーダンスはオープン状態となっている。
　上記のように、高周波入力信号の電力レベルが第３電力値（大信号入力時）から第２電力値（中信号入力時）へと低下した場合には、オン状態であるキャリアアンプ１２およびピークアンプ２２から負荷側を見たインピーダンスは大きくなる。このため、中信号入力時では、キャリアアンプ１２、ピークアンプ２２および３２がオン状態で動作している場合と比較して、効率が高くなる。
　また、高周波入力信号の電力レベルが第２電力値（中信号入力時）から第１電力値（小信号入力時）へと低下した場合には、オン状態であるキャリアアンプ１２から負荷側を見たインピーダンスはさらに大きくなる。このため、小信号入力時では、キャリアアンプ１２およびピークアンプ２２がオン状態で動作している場合と比較して、効率が高くなる。
　つまり、大信号入力から小信号入力へと変遷する場合には、ピークアンプ３２およびピークアンプ２２の順でオフ状態となり、オン状態となっているキャリアアンプ１２（およびピークアンプ）から負荷側を見たインピーダンスが高くなることで、低出力領域（および中出力領域）において増幅回路１Ｃを高効率動作させることが可能となる。また、ピークアンプ２２および３２が段階的にオフ状態へと変化していくので、ピークアンプ２２および３２がオン状態である出力電力から、ピークアンプ２２および３２がオフ状態である出力電力までの電力差であるバックオフ量を大きく確保できる。
　一方、大信号入力時には、電源電圧が大きい状態（Ｖ３）でキャリアアンプ１１、１２、ピークアンプ２１、２２、３１および３２が動作することで大電力信号を出力することができ、かつ、ピークアンプ２２および３２から負荷側を見たインピーダンスが低いことで、信号歪を抑制することが可能となる。
　これによれば、エンベロープ信号に基づいてピークアンプ２１および２２への第１バイアス電流の供給、ならびに、ピークアンプ３１および３２への第２バイアス電流の供給が制御されるので、増幅回路１Ｃの出力電力に応じて効率が最適化される。また、電源電圧の供給およびピークアンプ２１、２２、３１および３２のオンオフが、ともにエンベロープ信号に基づいてなされるので、増幅回路１Ｃの効率が高精度に最適化される。
　なお、キャリアアンプ１１のトランジスタ１１２およびキャリアアンプ１２のトランジスタ１２２のベースには、スイッチ１３の導通および非導通に応じてバイアス電流が供給される。また、ピークアンプ２１のトランジスタ２１２およびピークアンプ２２のトランジスタ２２２のベースには、スイッチ２３の導通および非導通に応じてバイアス電流が供給される。また、ピークアンプ３１のトランジスタ３１２およびピークアンプ３２のトランジスタ３２２のベースには、スイッチ３３の導通および非導通に応じてバイアス電流が供給される。これに対して、キャリアアンプ１１のトランジスタ１１１、キャリアアンプ１２のトランジスタ１２１、ピークアンプ２１のトランジスタ２１１、ピークアンプ２２のトランジスタ２２１、ピークアンプ３１のトランジスタ３１１、およびピークアンプ３２のトランジスタ３２１のベースには、スイッチ１３、２３および３３の導通および非導通によらず、継続的にバイアス電流が供給されている。
　図７の（ｂ）には、変形例３に係る増幅回路１Ｃの出力電力と利得との関係を示すグラフが示されている。また、図７の（ａ）には、デジタルＥＴを適用しないドハティ型の増幅回路の出力電力に対する利得特性が示されている。ドハティ型の増幅回路では、大信号入力から小信号入力へと変遷するに伴い、オン状態のアンプの出力インピーダンスが大きくなっていくことから、効率および利得が高くなっていく。一方、デジタルＥＴを適用した増幅回路では、小信号入力から大信号入力へと変遷するに伴い利得が高くなり、出力電力に対する利得偏差が大きくなる。つまり、本変形例に係る増幅回路１Ｃでは、図７の（ｂ）に示すように、デジタルＥＴを適用した増幅回路で得られる利得特性と、ドハティ型の増幅回路で得られる利得特性とが合成されることで、大きなバックオフ量を確保しつつ出力電力に対する利得偏差を低減できる。
　本実施の形態および変形例１～３に係る増幅回路でも同様に、ドハティ型の増幅回路にデジタルＥＴを適用することで、出力電力に対する利得変動を抑制できるので利得偏差を低減できる。
　［５　効果など］
　以上のように、本実施の形態に係る増幅回路１は、複数の離散的な電源電圧を受ける増幅回路であって、キャリアアンプ１２と、ピークアンプ２２と、キャリアアンプ１２から出力された高周波信号とピークアンプ２２から出力された高周波信号とを合成する合成回路４０と、ピークアンプ２２に第１バイアス電流を供給するバイアス回路５０と、エンベロープ信号に基づいたデジタル制御信号を受けるデジタル制御端子１４０および１５０と、デジタル制御端子１４０および１５０に接続され、バイアス回路５０とピークアンプ２２との接続および非接続を切り替えるスイッチ２３と、を備え、キャリアアンプ１２およびピークアンプ２２のそれぞれは、カスコード接続された複数の増幅素子を含む。
　これによれば、大信号入力から小信号入力へと変遷する場合には、ピークアンプ２２がオフ状態となり、オン状態となっているキャリアアンプ１２のインピーダンスが高くなることで、低出力領域において増幅回路１を高効率動作させることが可能となる。一方、大信号入力時には、電源電圧が大きい状態でキャリアアンプ１２およびピークアンプ２２が動作することで大電力信号を出力することができ、かつ、ピークアンプ２２から負荷側を見たインピーダンスが低いことで、信号歪を抑制することが可能となる。このとき、エンベロープ信号に基づいてピークアンプ２２への第１バイアス電流の供給が制御されるので、増幅回路１の出力電力に応じて効率が最適化され、ドハティ型の増幅回路１にデジタルＥＴを適用することで、出力電力に対する利得偏差を小さくできる。
　また例えば、増幅回路１において、デジタル制御信号は、シリアルデータ信号とは異なるデジタル信号であってもよい。
　これによれば、デジタル制御信号が並列供給されることにより、電源電圧の高速な可変供給およびピークアンプ２２の高速なオンオフ切り替えが可能となる。よって、ミリ波帯およびサブテラヘルツ帯の高周波信号の広いチャネル帯域幅に対応できる。
　また例えば、増幅回路１は、エンベロープ信号に基づいて複数の離散的な電源電圧を受けてもよい。
　これによれば、電源電圧の供給およびピークアンプ２２のオンオフが、ともにエンベロープ信号に基づいてなされるので、増幅回路１の効率が高精度に最適化される。
　また例えば、増幅回路１において、増幅回路１に入力される高周波信号の電力レベルが第１電力値である場合には、スイッチ２３は非導通状態となり、増幅回路１に入力される高周波信号の電力レベルが第１電力値よりも大きい第２電力値である場合には、スイッチ２３は導通状態となってもよい。
　これによれば、第１電力値の場合にはピークアンプ２２はオフ状態となりキャリアアンプ１２のインピーダンスが相対的に大きくなる。よって、第１電力値において増幅回路１の効率が向上する。
　また例えば、増幅回路１は、さらに、高周波信号が入力される信号入力端子１１０と、エンベロープ信号に基づいた電源電圧が入力される電源電圧端子１３０と、スイッチ２３に接続され、デジタル制御信号が入力されるデジタル制御端子１４０および１５０と、を備える。キャリアアンプ１２はトランジスタ１２１および１２２を有し、トランジスタ１２１のベースは信号入力端子１１０に接続され、トランジスタ１２１のエミッタはグランドに接続され、トランジスタ１２１のコレクタはトランジスタ１２２のエミッタに接続され、トランジスタ１２２のコレクタは電源電圧端子１３０および合成回路４０に接続され、トランジスタ１２２のベースはバイアス回路５０に接続される。ピークアンプ２２は、トランジスタ２２１および２２２を有し、トランジスタ２２１のベースは信号入力端子１１０に接続され、トランジスタ２２１のエミッタはグランドに接続され、トランジスタ２２１のコレクタはトランジスタ２２２のエミッタに接続され、トランジスタ２２２のコレクタは電源電圧端子１３０および合成回路４０に接続され、トランジスタ２２２のベースはスイッチ２３に接続される。
　また例えば、増幅回路１は、さらに、デジタル制御端子１４０および１５０とスイッチ２３との間に接続された論理回路１４および２４を備えてもよい。
　これによれば、デジタル制御信号を、スイッチ２３の導通および非導通を制御するゲート信号に変換できる。
　また例えば、増幅回路１において、トランジスタ１２１および２２１のベースには、スイッチ２３の導通状態および非導通状態の双方において、バイアス電流が供給されてもよい。
　これによれば、キャリアアンプ１２のオン状態およびオフ状態を制御するのはトランジスタ１２２へのバイアス電流の供給の有無のみにより制御され、ピークアンプ２２のオン状態およびオフ状態を制御するのはトランジスタ２２２へのバイアス電流の供給の有無のみにより制御される。よって、制御信号を簡素化できる。
　また例えば、変形例３に係る増幅回路１Ｃは、増幅回路１に対して、さらに、ピークアンプ３２と、デジタル制御端子１４０、１５０および１６０に接続され、バイアス回路５０とピークアンプ３２との接続および非接続を切り替えるスイッチ３３と、を備え、合成回路４０は、キャリアアンプ１２から出力された高周波信号とピークアンプ２２から出力された高周波信号とピークアンプ３２から出力された高周波信号とを合成し、バイアス回路５０は、ピークアンプ２２に第１バイアス電流を供給し、ピークアンプ３２に第２バイアス電流を供給し、キャリアアンプ１２、ピークアンプ２２および３２のそれぞれは、カスコード接続された複数の増幅素子を含んでもよい。
　これによれば、大信号入力から小信号入力へと変遷する場合には、ピークアンプ３２および２２の順でオフ状態となり、オン状態となっているキャリアアンプ１２（およびピークアンプ）から負荷側を見たインピーダンスが高くなることで、低出力領域（および中出力領域）において増幅回路１Ｃを高効率動作させることが可能となる。また、ピークアンプ２２および３２が段階的にオフ状態へと変化していくので、ピークアンプ２２および３２がオン状態である出力電力から、ピークアンプ２２および３２がオフ状態である出力電力までの電力差であるバックオフ量を大きく確保できる。一方、大信号入力時には、電源電圧が大きい状態でキャリアアンプ１２、ピークアンプ２２および３２が動作することで大電力信号を出力することができ、かつ、ピークアンプ２２および３２から負荷側を見たインピーダンスが低いことで、信号歪を抑制することが可能となる。これにより、エンベロープ信号に基づいてピークアンプ２２への第１バイアス電流の供給およびピークアンプ３２への第２バイアス電流の供給が制御されるので、増幅回路１Ｃの出力電力に応じて効率が最適化され、ドハティ型の増幅回路１ＣにデジタルＥＴを適用することで、出力電力に対する利得偏差を小さくできる。
　また例えば、増幅回路１Ｃにおいて、増幅回路１Ｃに入力される高周波信号の電力レベルが第１電力値である場合には、スイッチ２３および３３は非導通状態となり、増幅回路１Ｃに入力される高周波信号の電力レベルが第１電力値よりも大きい第２電力値である場合には、スイッチ２３は導通状態かつスイッチ３３は非導通状態となり、増幅回路１Ｃに入力される高周波信号の電力レベルが第２電力値よりも大きい第３電力値である場合には、スイッチ２３および３３は導通状態となる。
　これによれば、第２電力値の場合には、ピークアンプ３２はオフ状態となり、キャリアアンプ１２およびピークアンプ２２から負荷側を見たインピーダンスが相対的に大きくなる。また、第１電力値の場合には、ピークアンプ２２および３２はオフ状態となり、キャリアアンプ１２から負荷側を見たインピーダンスがさらに相対的に大きくなる。よって、第１電力値および第２電力値において、増幅回路１Ｃの効率が向上する。
　また、本実施の形態に係る通信装置４は、高周波信号を処理する信号処理回路３と、信号処理回路３とアンテナとの間で高周波信号を伝送する増幅回路１と、備える。
　これによれば、増幅回路１の効果を通信装置４で実現することができる。
　また例えば、通信装置４は、さらに、増幅回路１に電源電圧を供給するトラッカ回路２を備え、トラッカ回路２は、複数の離散的電圧を生成するよう構成された離散電圧生成回路６０と、エンベロープ信号に基づいて上記複数の離散的電圧の少なくとも１つを選択的に増幅回路１に出力するよう構成された電圧選択回路７０と、デジタル制御信号を電圧選択回路７０およびスイッチ２３に出力するデジタル制御回路８０と、を備えてもよい。
　（その他の実施の形態）
　以上、本発明に係る増幅回路および通信装置について、実施の形態および変形例に基づいて説明したが、本発明に係る増幅回路および通信装置は、上記実施の形態および変形例に限定されるものではない。上記実施の形態および変形例における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態および変形例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、上記増幅回路および通信装置を内蔵した各種機器も本発明に含まれる。
　例えば、上記実施の形態および変形例に係る増幅回路および通信装置の回路構成において、図面に開示された各回路素子および信号経路を接続する経路の間に、別の回路素子および配線などが挿入されてもよい。
　以下に、上記実施の形態および変形例に基づいて説明した増幅回路および通信装置の特徴を示す。
　＜１＞
　複数の離散的な電源電圧を受ける増幅回路であって、
　キャリアアンプと、
　第１ピークアンプと、
　前記キャリアアンプから出力された高周波信号と前記第１ピークアンプから出力された高周波信号とを合成する合成回路と、
　前記第１ピークアンプに第１バイアス電流を供給するバイアス回路と、
　エンベロープ信号に基づいたデジタル制御信号を受けるデジタル制御端子と、
　前記デジタル制御端子に接続され、前記バイアス回路と前記第１ピークアンプとの接続および非接続を切り替える第１スイッチと、を備え、
　前記キャリアアンプおよび前記第１ピークアンプのそれぞれは、カスコード接続された複数の増幅素子を含む、増幅回路。
　＜２＞
　前記デジタル制御信号は、シリアルデータ信号とは異なるデジタル信号である、＜１＞に記載の増幅回路。
　＜３＞
　前記増幅回路は、前記エンベロープ信号に基づいて前記複数の離散的な電源電圧を受ける、＜１＞に記載の増幅回路。
　＜４＞
　前記増幅回路に入力される高周波信号の電力レベルが第１電力値である場合には、前記第１スイッチは非導通状態となり、
　前記増幅回路に入力される高周波信号の電力レベルが前記第１電力値よりも大きい第２電力値である場合には、前記第１スイッチは導通状態となる、＜１＞～＜３＞のいずれかに記載の増幅回路。
　＜５＞
　さらに、
　高周波信号が入力される信号入力端子と、
　前記エンベロープ信号に基づいた電源電圧が入力される電源電圧端子と、
　前記第１スイッチに接続され、前記デジタル制御信号が入力されるデジタル制御端子と、を備え、
　前記キャリアアンプは、
　第１制御端子、第１端子および第２端子を有する第１増幅素子と、
　第２制御端子、第３端子および第４端子を有する第２増幅素子と、を有し、
　前記第１制御端子は前記信号入力端子に接続され、
　前記第１端子はグランドに接続され、
　前記第２端子は前記第３端子に接続され、
　前記第４端子は前記電源電圧端子および前記合成回路に接続され、
　前記第２制御端子は、前記バイアス回路に接続され、
　前記第１ピークアンプは、
　第３制御端子、第５端子および第６端子を有する第３増幅素子と、
　第４制御端子、第７端子および第８端子を有する第４増幅素子と、を有し、
　前記第３制御端子は前記信号入力端子に接続され、
　前記第５端子はグランドに接続され、
　前記第６端子は前記第７端子に接続され、
　前記第８端子は前記電源電圧端子および前記合成回路に接続され、
　前記第４制御端子は、前記第１スイッチに接続される、＜１＞～＜４＞のいずれかに記載の増幅回路。
　＜６＞
　さらに、
　前記デジタル制御端子と前記第１スイッチとの間に接続された論理回路を備える、＜５＞に記載の増幅回路。
　＜７＞
　前記第１制御端子および前記第３制御端子には、前記第１スイッチの導通状態および非導通状態の双方において、バイアス電流が供給される、＜５＞または＜６＞に記載の増幅回路。
　＜８＞
　さらに、
　第２ピークアンプと、
　前記デジタル制御端子に接続され、前記バイアス回路と前記第２ピークアンプとの接続および非接続を切り替える第２スイッチと、を備え、
　前記合成回路は、前記キャリアアンプから出力された高周波信号と前記第１ピークアンプから出力された高周波信号と前記第２ピークアンプから出力された高周波信号とを合成し、
　前記バイアス回路は、前記第１ピークアンプに前記第１バイアス電流を供給し、前記第２ピークアンプに第２バイアス電流を供給し、
　前記キャリアアンプ、前記第１ピークアンプおよび前記第２ピークアンプのそれぞれは、カスコード接続された複数の増幅素子を含む、＜１＞～＜７＞のいずれかに記載の増幅回路。
　＜９＞
　前記増幅回路に入力される高周波信号の電力レベルが第１電力値である場合には、前記第１スイッチおよび前記第２スイッチは非導通状態となり、
　前記増幅回路に入力される高周波信号の電力レベルが前記第１電力値よりも大きい第２電力値である場合には、前記第１スイッチは導通状態かつ前記第２スイッチは非導通状態となり、
　前記増幅回路に入力される高周波信号の電力レベルが前記第２電力値よりも大きい第３電力値である場合には、前記第１スイッチは導通状態かつ前記第２スイッチは導通状態となる、＜８＞に記載の増幅回路。
　＜１０＞
　高周波信号を処理する信号処理回路と、
　前記信号処理回路とアンテナとの間で前記高周波信号を伝送する＜１＞～＜９＞のいずれかに記載の増幅回路と、備える、通信装置。
　＜１１＞
　さらに、
　前記増幅回路に電源電圧を供給するトラッカ回路を備え、
　前記トラッカ回路は、
　複数の離散的電圧を生成するよう構成された離散電圧生成回路と、
　エンベロープ信号に基づいて前記複数の離散的電圧の少なくとも１つを選択的に前記増幅回路に出力するよう構成された電圧選択回路と、
　前記デジタル制御信号を前記電圧選択回路および前記第１スイッチに出力するデジタル制御回路と、を備える、＜１０＞に記載の通信装置。
　本発明は、マルチバンド対応のフロントエンド部に配置される電力増幅回路または通信装置として、携帯電話などの通信機器に広く利用できる。
　１、１Ａ、１Ｂ、１Ｃ　　増幅回路
　２、２Ａ、２Ｂ、２Ｃ　　トラッカ回路
　３　　信号処理回路
　４、４Ａ、４Ｂ、４Ｃ　　通信装置
　１１、１２　　キャリアアンプ
　１３、２３、３３　　スイッチ
　１４、１４Ｃ、２４、２４Ｃ、３４Ｃ、７４　　論理回路
　２１、２２、３１、３２　　ピークアンプ
　３０　　移相回路
　４０　　合成回路
　５０　　バイアス回路
　６０　　離散電圧生成回路
　７０　　電圧選択回路
　８０　　デジタル制御回路
　１１０　　信号入力端子
　１１１、１１２、１２１、１２２、２１１、２１２、２２１、２２２、３１１、３１２、３２１、３２２　　トランジスタ
　１１３、１２３、２１３、２２３、３１３、３２３　　抵抗
　１２０　　信号出力端子
　１３０　　電源電圧端子
　１４０、１５０、１６０　　デジタル制御端子

Claims (11)

  1. 　複数の離散的な電源電圧を受ける増幅回路であって、
    　キャリアアンプと、
    　第１ピークアンプと、
    　前記キャリアアンプから出力された高周波信号と前記第１ピークアンプから出力された高周波信号とを合成する合成回路と、
    　前記第１ピークアンプに第１バイアス電流を供給するバイアス回路と、
    　エンベロープ信号に基づいたデジタル制御信号を受けるデジタル制御端子と、
    　前記デジタル制御端子に接続され、前記バイアス回路と前記第１ピークアンプとの接続および非接続を切り替える第１スイッチと、を備え、
    　前記キャリアアンプおよび前記第１ピークアンプのそれぞれは、カスコード接続された複数の増幅素子を含む、
    　増幅回路。
  2. 　前記デジタル制御信号は、シリアルデータ信号とは異なるデジタル信号である、
    　請求項１に記載の増幅回路。
  3. 　前記増幅回路は、前記エンベロープ信号に基づいて前記複数の離散的な電源電圧を受ける、
    　請求項１に記載の増幅回路。
  4. 　前記増幅回路に入力される高周波信号の電力レベルが第１電力値である場合には、前記第１スイッチは非導通状態となり、
    　前記増幅回路に入力される高周波信号の電力レベルが前記第１電力値よりも大きい第２電力値である場合には、前記第１スイッチは導通状態となる、
    　請求項１～３のいずれか１項に記載の増幅回路。
  5. 　さらに、
    　高周波信号が入力される信号入力端子と、
    　前記エンベロープ信号に基づいた電源電圧が入力される電源電圧端子と、を備え、
    　前記キャリアアンプは、
    　第１制御端子、第１端子および第２端子を有する第１増幅素子と、
    　第２制御端子、第３端子および第４端子を有する第２増幅素子と、を有し、
    　前記第１制御端子は前記信号入力端子に接続され、
    　前記第１端子はグランドに接続され、
    　前記第２端子は前記第３端子に接続され、
    　前記第４端子は前記電源電圧端子および前記合成回路に接続され、
    　前記第２制御端子は、前記バイアス回路に接続され、
    　前記第１ピークアンプは、
    　第３制御端子、第５端子および第６端子を有する第３増幅素子と、
    　第４制御端子、第７端子および第８端子を有する第４増幅素子と、を有し、
    　前記第３制御端子は前記信号入力端子に接続され、
    　前記第５端子はグランドに接続され、
    　前記第６端子は前記第７端子に接続され、
    　前記第８端子は前記電源電圧端子および前記合成回路に接続され、
    　前記第４制御端子は、前記第１スイッチに接続される、
    　請求項１に記載の増幅回路。
  6. 　さらに、
    　前記デジタル制御端子と前記第１スイッチとの間に接続された論理回路を備える、
    　請求項５に記載の増幅回路。
  7. 　前記第１制御端子および前記第３制御端子には、前記第１スイッチの導通状態および非導通状態の双方において、バイアス電流が供給される、
    　請求項５または６に記載の増幅回路。
  8. 　さらに、
    　第２ピークアンプと、
    　前記デジタル制御端子に接続され、前記バイアス回路と前記第２ピークアンプとの接続および非接続を切り替える第２スイッチと、を備え、
    　前記合成回路は、前記キャリアアンプから出力された高周波信号と前記第１ピークアンプから出力された高周波信号と前記第２ピークアンプから出力された高周波信号とを合成し、
    　前記バイアス回路は、前記第１ピークアンプに前記第１バイアス電流を供給し、前記第２ピークアンプに第２バイアス電流を供給し、
    　前記キャリアアンプ、前記第１ピークアンプおよび前記第２ピークアンプのそれぞれは、カスコード接続された複数の増幅素子を含む、
    　請求項１～７のいずれか１項に記載の増幅回路。
  9. 　前記増幅回路に入力される高周波信号の電力レベルが第１電力値である場合には、前記第１スイッチおよび前記第２スイッチは非導通状態となり、
    　前記増幅回路に入力される高周波信号の電力レベルが前記第１電力値よりも大きい第２電力値である場合には、前記第１スイッチは導通状態かつ前記第２スイッチは非導通状態となり、
    　前記増幅回路に入力される高周波信号の電力レベルが前記第２電力値よりも大きい第３電力値である場合には、前記第１スイッチは導通状態かつ前記第２スイッチは導通状態となる、
    　請求項８に記載の増幅回路。
  10. 　高周波信号を処理する信号処理回路と、
    　前記信号処理回路とアンテナとの間で前記高周波信号を伝送する請求項１～９のいずれか１項に記載の増幅回路と、備える、
    　通信装置。
  11. 　さらに、
    　前記増幅回路に電源電圧を供給するトラッカ回路を備え、
    　前記トラッカ回路は、
    　複数の離散的電圧を生成するよう構成された離散電圧生成回路と、
    　エンベロープ信号に基づいて前記複数の離散的電圧の少なくとも１つを選択的に前記増幅回路に出力するよう構成された電圧選択回路と、
    　前記デジタル制御信号を前記電圧選択回路および前記第１スイッチに出力するデジタル制御回路と、を備える、
    　請求項１０に記載の通信装置。
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