KR20050093821A

KR20050093821A - 도허티 증폭기

Info

Publication number: KR20050093821A
Application number: KR1020057012738A
Authority: KR
Inventors: 가즈미 시이쿠마; 준이치 미조구치
Original assignee: 닛본 덴끼 가부시끼가이샤
Priority date: 2003-01-09
Filing date: 2003-12-17
Publication date: 2005-09-23
Also published as: EP1583227A1; JP2004221646A; CN1736021A; WO2004064247A1; US7295064B2; EP1583227A4; TW200428754A; US20060055458A1; CN100456632C

Abstract

본 발명은 단순한 구성으로 이상적인 상태에 가까운 선형 증폭 및 전력 합성 동작을 달성할 수 있는 도허티 증폭기 (Doherty Amplifier) 를 제공하기 위한 것이다. 상기 구성은 안티-패럴렐 다이오드 (Anti-parallel diode) 로 구성된 병렬 회로로 이루어진 이득 보상기 (6) 와 도허티 증폭기 내에 포함된 피크 증폭기 (4) 의 전방에 위치하는 저항을 포함한다. 이득 보상기 (6) 에서 이득을 설정하는 것은 피크 증폭기 (4) 가 동작할 때, 피크 증폭기 (4) 의 gm 특성에 기초하여 피크 증폭기 (4) 가 동작 특성을 보상받을 수 있게 한다.

Description

도허티 증폭기{DOHERTY AMPLIFIER}

기술분야

본 발명은 도허티 증폭기에 관한 것으로, 보다 상세하게는, 피크 증폭기의 전방에 위치한 이득 보상기를 갖는 도허티 증폭기 (Doherty Amplifier) 에 관한 것이다.

배경기술

최근의 휴대 단말기 시장의 폭발적인 확산과 그와 관련된 인프라스트럭쳐의 개선으로, 기지국용 송신 증폭기의 효율의 개선에 대한 보다 엄격한 요건이 시장으로부터 요구되고 있다.

전술한 요건에 응하기 위해서, 최근 도허티 증폭기에 의해 대표되는 높은 효율로 신호를 증폭시키는 기술을 최근의 왜곡 보상 기술로 왜곡을 감소시키는 기술과 결합함으로써 고성능 및 고효율 증폭기를 확립하려는 시도의 추세에 주의가 집중되어 왔다.

도허티 증폭기는 고출력전력 증폭기의 효율을 개선하기 위한 장치로서, 문헌 1 (W. H. Doherty "A New High Efficiency Power Amplifier for Modulated Waves", Proc. IRE, Vol. 24, No. 9, Sept. in 1936) 에 최초로 제안되었다.

도허티 증폭기는 언제든지 증폭 동작을 수행하는 반송파 증폭기, 및 고전력이 생성될 때, 특히, 반송파 증폭기가 포화 최대 출력에 도달한 후에만 증폭 동작을 수행하는 피크 증폭기를 포함한다.

도허티 증폭기에서, 일반적으로 동일한 특성을 갖는 장치들이 반송파 증폭기와 피크 증폭기를 위해 사용되며, 그 장치들은 병렬로 배치된다. 많은 수의 도허티 증폭기들이 실제로 저주파수부터 밀리미터 파 (wave) 까지의 주파수 대역에서의 신호들을 다루기 위한 증폭기로서 구현되어 왔다.

문헌 2 (JP-7-22852-A) 에 설명된 예는 일종의 종래 사용되는 도허티 증폭기의 예이다. 도 1은 문헌 2에 설명된 도허티 증폭기를 예시한다. 다음에서, 문헌 2에 설명된 도허티 증폭기가 도 1을 참조하여 간단하게 설명될 것이다.

도 1에서, 입력 단자 (1) 로부터 인가된 신호는 입력 분기 회로 (input branching circuit, 2) 에 의해 반송파 증폭기측과 피크 증폭기측으로 분배되고, 입력 분기 회로는 1/4 파장 송신 경로 (21) 를 포함한다. 반송파 증폭기 (3) 는 반송파 증폭기측으로 분배된 신호를 증폭시킨다. 피크 증폭기측으로 분배된 신호는 1/4 파장 송신 경로 (21f) 를 통과한 후 피크 증폭기 (4) 에 의해 증폭된다.

출력 합성 회로 (5) 는 1/4 파장 송신 경로 (51) 를 포함한다. 출력 합성 회로 (5) 는 1/4 파장 송신 경로 (51) 를 통과한 반송파 증폭기 (3) 의 출력과 피크 증폭기 (4) 의 출력을 합성시켜서 그 합성된 출력을 분배한다. 따라서, 반송파 증폭기 (3) 와 피크 증폭기 (4) 의 출력신호 사이의 위상 관계는 출력 합성 회로 (5) 의 신호 합성점에서 동일하다.

그러나, 만약 도허티 증폭기의 반송파 증폭기 (3) 또는 피크 증폭기 (4) 의 증폭 동작이 이상적인 동작과 다르다면, 출력 합성 회로 (5) 에 의해 수행되는 신호 합성은 효과적인 방법으로 수행되지 않는다. 이러한 이유로, 도허티 증폭기는 이상적인 선형 증폭 동작과 포화 출력 전력을 제공할 수 없다.

예를 들어, 전술한 문제는 등가 특성 (예를 들어, gm-Id 특성) 을 갖는 장치들이 도허티 증폭기 (종래 도허티) 를 구성하는 반송파 증폭기 및 피크 증폭기 용으로 사용될 때 발생한다. 이 경우, 특히 피크 증폭기의 동작이 최적 수행과 다른 경우 문제가 발생한다. 특히, 피크 증폭기에서의 이득이 최적 이득보다 작은 경우 문제가 발생한다.

그러므로, 반송파 증폭기와 피크 증폭기가 (FET 등의) gm (전달 컨덕턴스) 에서 동일하더라도, 이상적인 선형 증폭 동작 또는 포화 출력 전력은 제공될 수 없다.

이 문제를 다루기 위한 몇몇 방법이 제안되었다.

예를 들어, 문헌 3 (RF Power Amplifiers for Wireless communications, Steve C.Cripps 저, p236, Artech House, 1999) 은 다양한 감쇠기의 감쇠량을 제어하기 위한 기술을 제안했으며, 감쇠기는 전달 특성을 보상하기 위해 입력 레벨의 크기에 따라 피크 증폭기의 입력측 상에 위치한다.

또한, 문헌 4 (Advanced Techniques in RF Power Amplifiers, Steve C.Cripps 저, p 50, Artech House, 2002) 는 그 안에서 특정한 블록도 등은 찾을 수 없지만, 입력 신호 레벨에 따라 반송파 증폭기의 바이어스 설정을 클래스 C 바이어스와 클래스 B 바이어스 사이에서 적절하게 제어함으로써 도허티 증폭기의 최대 전력을 생성시키는 방법을 제안했다.

또한, 문헌 5 (특허 출원 제 2000-513535 호의 PCT 국제 공보의 일본어 공보) 는 검출기가 직접 또는 간접적으로 입력 신호의 전력 레벨과 신호의 크기를 검출하여 반송파 증폭기와 바이어스 증폭기의 바이어스 제어기들이 반송파 증폭기와 피크 증폭기용 바이어스들을 각각 검출된 값에 의존하여 제어하는 기술을 제안했다.

그러나, 그것이 문헌 3, 4 또는 5의 어느 것의 기술이건 간에, 그것들은 모두 결정, 제어 등을 위한 회로를 필요로하며, 따라서 구성이 복잡해지는 문제가 발생한다.

발명의 개시

본 발명의 목적은 예를 들어, 반송파 증폭기와 피크 증폭기로 동일한 장치들이 사용되는 경우에서도, 이상적인 상태에 가까운 선형 증폭 및 전력 합성 동작을 달성할 수 있는 단순한 구성을 갖는 도허티 증폭기를 제공하는 것이다.

상기한 목적을 달성하기 위해서, 본 발명에 따른 도허티 증폭기는 입력 단자, 입력 단자로부터 인가되는 신호를 제 1 경로 및 제 2 경로로 분배하는 입력 분기 수단, 입력 분기 수단에 의해 제 1 경로로 분배된 신호를 증폭시키는 반송파 증폭기, 입력 분기 수단에 의해 제 2 경로로 분배된 신호 중에서 소정 레벨 또는 그 이상의 레벨을 갖는 신호를 증폭시키는 피크 증폭기, 반송파 증폭기의 출력과 피크 증폭기의 출력을 합성시키는 출력 합성 수단, 및 제 2 경로 내에서 피크 증폭기의 전방에 위치하여, 입력 신호의 레벨에 따라 이득을 변경하여 제 2 경로로 분배되는 신호의 레벨을 보정하는 이득보상기를 구비한다.

본 발명은 이득 보상기를 포함하며, 이득 보상기는 제 2 경로 내에서 피크 증폭기의 전방에 위치하여, 입력 신호의 레벨에 따라 이득을 변경하여 제 2 경로로 분배되는 신호의 레벨을 보정하기 위한 것이다. 따라서, 이득 보상기의 이득 변화 동작에 의해 피크 증폭기의 이득을 보상하는 것이 가능하다. 따라서 검출, 결정, 제어 등을 수행하기 위해 종래에 요구되었던 회로가 불필요하다. 그 결과, 단순한 구성으로 이상적인 상태에 가까운 선형 증폭 및 전력 합성 동작을 수행하는 것이 가능하다. 종래에 필요했던 제어회로가 불필요하기 때문에, 제어 신호를 위한 전용 제어 신호와 전용 단자가 불필요하다.

또한, 본 발명에 따른 도허티 증폭기에서는, 소정의 레벨보다 낮은 신호가 인가될 경우의 이득 보상기에서의 이득은, 소정의 레벨과 같거나 높은 신호가 인가될 경우의 이득 보상기에서의 이득과 상이하다.

상술한 발명에 따라, 이득 보상기에서, 소정의 레벨보다 낮은 신호가 인가될 경우의 이득은 소정의 레벨과 같거나 높은 신호가 인가될 경우의 이득과 상이하다. 그러므로, 전술한 효과에 부가하여, 피크 증폭기가 입력 단자로부터 인가된 신호에 대해 피크 증폭기의 증폭 동작 시작점을 변경함 없이 증폭 동작을 수행할 때, 피크 증폭기는 이득을 보상받을 수 있다.

또한, 본 발명에 따른 도허티 증폭기의 이득 보상기에서, 소정의 레벨과 같거나 높은 신호가 인가될 경우의 이득은 소정의 레벨보다 낮은 신호가 인가되었을 때의 이득보다 크다.

상술한 본 발명에 따라, 전술한 효과에 부가하여, 피크 증폭기가 입력 단자로부터 인가된 신호에 대해 피크 증폭기의 증폭 동작 시작점을 변경함 없이 증폭 동작을 수행할 때, 피크 증폭기의 이득은 향상될 수 있다. 그 결과, 피크 증폭기에서의 이득이 최적 이득보다 작을 경우, 피크 증폭기의 증폭 동작 시작점을 변경함 없이 피크 증폭기가 증폭 동작을 수행할 때의 피크 증폭기에서의 이득은 보상된다.

또한, 본 발명에 따른 도허티 증폭기의 이득 보상기에서, 소정의 레벨과 같거나 높은 신호가 인가될 경우의 이득은 소정의 레벨보다 낮은 신호가 인가될 경우의 이득보다 작다.

상술한 본 발명에 따라, 전술한 효과에 부가하여, 피크 증폭기가 입력 단자로부터 인가된 신호에 대해 피크 증폭기의 증폭 동작 시작점을 변경함 없이 증폭 동작을 수행할 때 피크 증폭기의 이득은 감소될 수 있다. 그 결과, 피크 증폭기에서의 이득이 이상적인 이득보다 클 경우, 피크 증폭기의 증폭 동작 시작점을 변경함 없이 피크 증폭기가 증폭 동작을 수행할 때의 피크 증폭기에서의 이득은 보상된다.

또한, 본 발명에 따른 도허티 증폭기에서, 이득 보상기의 이득은 피크 증폭기의 동작 특성에 기초하여 설정된다. 따라서, 전술한 효과에 부가하여, 피크 증폭기에서의 이득은 높은 정확성으로 보상된다.

또한, 본 발명에 따른 도허티 증폭기에서, 이득 보상기는 안티-패럴렐 다이오드와 저항의 병렬 회로, 또는 다이오드와 저항의 병렬 회로, 또는 전계 효과 트랜지스터 (FET), 또는 바이폴라 트랜지스터 (bipolar transistor) 이다. 그러므로, 전술한 효과에 부가하여, 이득 보상기를 구현하기 위해 단순한 구성이 사용될 수 있다.

또한, 본 발명에 따른 도허티 증폭기에서, 반송파 증폭기와 피크 증폭기는 각각 FET로 구성되고, 이득 보상기는 피크 증폭기의 gm 특성을 보상한다.

상술한 발명에 따라, 반송파 증폭기와 피크 증폭기가 FET로 구성될 때라도, 전술한 효과와 유사한 효과를 제공하는 것이 가능하다.

도면의 간단한 설명

도 1은 종래의 도허티 증폭기를 도시한 블록도이다.

도 2는 본 발명의 일 실시형태를 도시한 블록 회로도이다.

도 3a는 이득 보상기 (6) 의 예를 도시한 회로도이다.

도 3b는 이득 보상기 (6) 의 특성을 나타내는 설명도이다.

도 4는 도허티 증폭기의 이상적인 동작 동안 증폭기 (3 및 4) 동작 상태를 설명하기 위한 설명도이다.

도 5는 반송파 증폭기 (3) 와 피크 증폭기 (4) 의 드레인 전류-게이트 전압 특성을 나타내는 특성도이다.

도 6은 도허티 증폭기의 동작 상태를 도시한 설명도이다.

도 7은 도 3a에 도시된 이득 보상기의 특성을 나타내는 특성도이다.

도 8은 피크 증폭기에 따라 이득 보상기에 의한 보상의 예를 나타내는 설명도이다.

도 9a는 이득 보상기의 다른 예를 도시한 회로도이다.

도 9b는 이득 보상기의 다른 예를 도시한 회로도이다.

및 도 9c는 이득 보상기의 다른 예를 도시한 회로도이다.

발명을 수행하기 위한 최선의 모드

다음에서, 도면을 참조하여 본 발명의 실시형태를 설명한다.

이 실시형태의 하나의 특징은 도 2에 도시된 바와 같이, 반송파 증폭기 (3) 와 피크 증폭기 (4) 를 포함하는 도허티 증폭기에서 이득 보상기 (6) 가 피크 증폭기 (4) 의 전방에 위치한다는 것이다. 도 2에서, 보정 수단인 이득 보상기는 입력 레벨에 따라 변하는 이득을 갖는다. 도 2에서, 도 1에 도시된 것과 구성이 동일한 것은 같은 참조 번호로 지정된다.

이 실시형태는 이하에서 요약될 것이다.

이 실시형태의 도허티 증폭기에서, 이득이 입력 레벨에 따라 변하는 이득 보상기 (6) 는 도 1에 도시된 바와 같이 반송파 증폭기 (3), 피크 증폭기 (4), 출력 합성기 (5), 및 입력 분기 회로 (2) 를 포함하는 종래의 구성 내에 배치된다. 특히, 도 2에 도시된 바와 같이, 이득 보상기 (6) 는 피크 증폭기 (4) 의 전방에 위치한다.

이 실시형태에서, 입력 신호의 레벨이 예를 들어, 클래스 C로 바이어스되고 FET로 구성된 피크 증폭기 (4) 의 증폭 시작 레벨보다 높거나 같을 때, 이득 보상기 (6) 는 피크 증폭기 (4) 의 게이트 입력 전압 신호를 증가시키도록 보정한다.

상술한 바와 같이 이득 보상기 (6) 를 사용함으로써, 동일한 특성을 갖는 피크 증폭기 (4) 와 반송파 증폭기 (3) 를 갖는 도허티 증폭기에서도, 도허티 증폭기는 포화 출력시 바람직한 최대 출력을 생성시키도록 동작할 수 있다. 따라서, 도허티 증폭기로서 최적 증폭 수행을 달성할 수 있다.

다음에서, 이 실시형태의 도허티 증폭기가 도 2를 참조하여 구체적으로 설명될 것이다.

이 도허티 증폭기는, 일반적으로 "반송파 증폭기"라고 불리우며 언제든지 신호를 증폭시키는 증폭기 (3) 및 일반적으로 "피크 증폭기" 또는 "보조 증폭기"라고 불리우며 (이 명세서에서는, 항상 "피크 증폭기"로 지칭됨) 소정의 레벨 또는 보다 높은 레벨을 갖는 신호가 인가될 경우 (오직 고 전력이 생성될 때) 에만 동작하는 증폭기 (4) 를 구비한다.

반송파 증폭기 (3) 가 포화 출력 전력을 생성하는 것을 개시할 때, 소정의 레벨은 입력 단자로부터 인가되는 신호의 레벨에 상응한다. 이 실시형태에서, 반송파 증폭기 (3) 가 포화 출력 전력을 생성하는 것을 개시할 때, 소정의 레벨은 입력 단자 (1) 로부터 인가된 신호의 레벨로 설정된다.

이득 보상기 (6) 는 피크 증폭기 (4) 의 전달 특성 (동작 특성) 에 따라 피크 증폭기 (4) 의 진폭 성분을 보상하기 위하여 피크 증폭기 (4) 의 전방에 위치한다.

또한, 이 도허티 증폭기는 합성된 출력을 전달하기 위해서 반송파 증폭기 (3) 의 출력과 피크 증폭기 (4) 의 출력을 합성하는 출력 합성 수단인 출력 합성 회로 (5), 및 입력 신호를 반송파 증폭기 (22, 제 1 경로) 와 피크 증폭기 (23, 제 2 경로) 로 분배하는 입력 분기 수단인 입력 분기 회로 (2) 를 포함한다.

일반적으로, 도허티 증폭기는 포화 출력 전력 부근에서 포화를 유지하면서, 동작하는 반송파 증폭기 (3) 를 구비한다. 이렇게, 도허티 증폭기는 전달을 위한 포화 전력으로부터 백오프 (backoff) 가 제거될 때에도 일반적인 클래스 A 및 클래스 AB 증폭기보다 높은 효율을 달성할 수 있다.

일반적으로, 클래스 AB 또는 클래스 B로 바이어스되는 증폭기가 반송파 증폭기 (3) 로 종종 사용된다. 일반적으로, 피크 증폭기 (4) 는 고전력 신호가 생성될 때만 동작하기 위한 용도로 클래스 C로 종종 바이어스된다.

예를 들어, 반송파 증폭기 (3) 의 출력과 피크 증폭기 (4) 의 출력을 합성하는 출력 합성 회로 (5) 는 변압기로 이루어지고, 일반적으로 1/4 파장 송신 라인 (51) 을 포함한다. 입력 분기 회로 (2) 는 출력 합성 회로 (5) 의 신호 합성점에서 패턴이 동일한 피크 증폭기 (4) 의 출력 신호와 반송파 증폭기 (3) 의 출력 신호 사이의 파 관계 (wave relationship) 를 만들기 위해 1/4 파장 송신 라인 (21) 또는 90°하이브리드 회로 등을 포함한다.

또한, 예를 들어, 도 2의 이득 보상기 (6) 는 도 3a에 도시된 바와 같이, 안티-패럴렐 다이오드 (61) 와 저항 (62) 으로 구성된다.

구체적으로, 안티-패럴렐 다이오드 (61) 와 저항 (62) 의 병렬 회로는 이득 보상기 (6) 로 사용될 수도 있다. 안티-패럴렐 다이오드 (61) 는 다이오드 (61a) 와 다이오드 (61b) 로 구성된다. 다이오드 (61a) 는 입력 분기 회로 (2) 의 1/4 파장 송신 라인 (21) 에 연결되는 캐소드, 및 피크 증폭기 (4) 의 입력측으로 연결되는 애노드를 구비한다. 다이오드 (61b) 는 다이오드 (61a) 의 애노드로 연결되는 캐소드, 및 다이오드 (61a) 의 캐소드로 연결되는 애노드를 구비한다.

예를 들어, Steve C.Cripps 가 쓴 Advanced Techniques in RF Power Amplifiers, Artech House, 2002 와 같은 문헌으로부터 일반적인 도허티 증폭기의 동작 원리가 당업자에 의해서 잘 알려져있기 때문에, 여기서 상세한 설명은 생략한다.

다음에서, 이 실시형태의 동작이 설명될 것이다.

설명을 간단히 하기 위해서, 이 실시형태는 클래스 B로 바이어스된 반송파 증폭기 (3), 및 클래스 C로 바이어스된 피크 증폭기 (4) 를 사용하며, 반송파 증폭기 (3) 및 피크 증폭기 (4) 와 동일한 특성의 FET 장치를 사용한다. 이 도허티 증폭기의 동작은 아래에 설명될 것이다. 그러나, 본 발명은 전술한 구성에 제한되지 않으며, 적절하게 변경될 수 있다.

먼저, 도허티 증폭기가 최적 수행을 달성하는 각각의 증폭기 (3, 4) 의 동작 상태가 도 4를 참조하여 설명될 것이다.

도허티 증폭기의 동작은 대략 3개의 동작 영역, 구체적으로, 저레벨 영역, 전이 영역, 및 포화 영역으로 나누어진다.

도 4에서, 가로축은 반송파 증폭기 (3) 및 피크 증폭기 (4) 의 각각에 인가되는 입력 전압의 최대값을 1로서 표시하는 입력 전압 (Vin) 을 나타내며, 세로축은 피크 증폭기 (4) 의 드레인 전류를 (Ip) 로서, 반송파 증폭기 (3) 의 출력 전압을 (Vc) 로서, 반송파 증폭기 (3) 의 드레인 전류를 (Ic) 로서 나타낸다.

이 실시형태에서, 동일한 특성의 FET가 반송파 증폭기 (3) 와 피크 증폭기 (4) 로서 사용된다. 이러한 이유로, (Ic) 의 최대값과 (Ip) 의 최대값이 동일하게 나타난다. 또한, 통상적인 도허티 증폭기의 구성요소인 피크 증폭기 (4) 는 클래스 C로 바이어스되고, 0.5인 입력 전압 (Vin) 으로부터 드레인 전류가 흐르기 시작한 후에만 증폭 동작을 시작한다.

또한, 각각의 장치, 특히, 반송파 증폭기 (3) 와 피크 증폭기 (4) 의 드레인 전류 게이트 전압 특성에 대해서, 도 5에 도시된 바와 같이, 드레인 전류는 임계 전압 (Vth) 에서 흐르기 시작하고, 전달 컨덕턴스 gm은 일정한 값을 갖는다고 가정한다.

소정의 레벨 (이 예에서 Vin=0.5) 과 같거나 낮은 레벨에서 신호 Vin이 클래스 B로 바이어스되는 반송파 증폭기 (3) 에 인가될 경우, 반송파 증폭기 (3) 의 출력 전압 (Vc) 은 신호 (Vin) 에 비례하여 생성된다. 이 경우, 반송파 증폭기 (3) 의 출력 전압 (Vc) 이 신호 (Vin) 에 따라 변하는 영역은 저레벨 영역을 규정한다.

다음으로, 신호 (Vin) 가 0.5에 도달할 때 (이 시점은 "전이점"이라고 불리움), 반송파 증폭기 (3) 가 포화되어, 출력 전압은 일정한 값이 된다. 이때, 도허티 증폭기 자체의 효율은 최대화되고, 여기서 효율은 이상적으로 클래스 B 증폭기의 이상적인 효율인 78 ％ (π/4) 에 도달한다. 그러나, 이때의 반송파 증폭기 (3) 의 포화 출력 전력은 도허티 증폭기로서 생성되어야할 포화 전력의 1/4이다.

Vin 이 이 전이점으로부터 증가할 때, 피크 증폭기 (4) 도 동작을 시작한다.

피크 증폭기 (4) 의 이 동작과 함께, 반송파 증폭기 (3) 의 부하 임피던스는 출력 합성 회로 (5) 의 송신 변압기 (51) 를 통해 변조한다. 그 결과, 반송파 증폭기 (3) 의 출력 전류는 입력 전압에 따라 선형적으로 증가하고, 그리하여 부하에 보다 큰 전력이 공급된다. 그 결과, 도허티 증폭기에서, 선형 증폭 특성이 유지된다. 따라서, 도허티 증폭기는 전력을 선형적으로 증폭시킬 수 있다.

입력 전압이 더욱 증가할 때, 피크 증폭기 (4) 는 포화에 도달한다. 그 결과, 포화 최대 출력은 도허티 증폭기로서 생성된다. 이 전이점부터 포화점까지의 이 기간동안, 도허티 증폭기의 총 효율은 극히 높게 유지된다.

전술한 동작은 도허티 증폭기의 이상적인 동작의 예이다.

이 경우, 피크 증폭기 (4) 의 드레인 전류는, 전이점보다 높은 입력 전압에 비례하여 반송파 증폭기 (3) 의 드레인 전류에서 증가의 기울기보다 2배 큰 기울기를 가지고 증가해야 한다. 이 경우, 입력 전압이 최종적으로 피크 (Vin=1.0) 에 도달할 때, 반송파 증폭기 (3) 의 드레인 전류 (Ic) 와 피크 증폭기 (4) 의 드레인 전류 (Ip) 는 최대화된다 (Ic=Ip=1.0). 따라서, 반송파 증폭기 (3) 로부터 보이는 부하 임피던스는 또한 최대 출력이 부하로 전달될 수 있으며, 그리하여 도허티 증폭기의 최대 출력이 생성될 수 있는 최적 상태에 있게 된다.

다음으로, 도허티 증폭기의 실제 동작이 설명될 것이다.

도허티 증폭기가 실제로 설계될 때, 실질적으로 동일한 특성을 갖는 장치들이 반송파 증폭기 (3) 와 피크 증폭기 (4) 에 종종 사용된다. 이는 "종래 도허티" 라고 불리우는 구성이다.

예를 들어, 도허티 증폭기의 포화 전력이 100 W에서 설정될 때, 포화 전력이 50W인 동일한 장치가 반송파 증폭기 및 피크 증폭기로서 사용된다. 물론, 이것 대신에, "확장형 도허티 (extended Doherty)"라고 불리우는 구성이 사용될 수도 있으며, 여기서 그 장치들은 포화 전력이 상이하다. 그러나, 기본 원리가 같기 때문에, 그 경우에 대한 설명 등은 생략한다.

그러나, 도허티 증폭기가 상술한 바와 같은 반송파 증폭기 및 피크 증폭기와 동일한 특성을 갖는 장치들을 사용함으로써 구성될 때, 도허티 증폭기의 이상적인 특성들은 종래 기술로서 도 1에 도시된 바와 같이, 동일한 특성을 갖는 반송파 증폭기와 피크 증폭기를 단순히 결합함으로써는 달성될 수 없다. 이러한 이유로, 포화 전력 근처에서 보다 낮은 계수, 보다 낮은 포화 전력, 및 악화된 선형성이 발생한다.

도 6은 실제 도허티 증폭기에서 발생하는 악화의 예를 보여주는 도면으로, 도 4에 도시된 이상적인 상태와 유사한 주 파라미터들의 입력/출력 특성을 보여준다.

상술한 바와 같이, 이상적인 상태에서, 피크 증폭기 (4) 의 전류는 입력 전압의 최대점에서 최대값에 도달해야 한다. 이와 대조적으로, 도 6에 도시된 예에서, 전달 컨덕턴스 gm은 이상적인 값으로 요구되는 값의 단지 절반이다. 그러므로, 입력 전압이 최대화되더라도, 드레인 전류는 단지 이상적인 값의 절반에 도달한다.

이러한 이유로, 도허티 증폭기의 이상적인 동작은 실패한다. 단순한 계산에 따라, 최대 입력에서 드레인 효율은 이상적인 상태에서 발생하는 78 ％보다 약 20 ％ 낮은 58.9 ％이고, 출력은 이상적인 상태의 50 ％까지 감소하며, 입력/출력 선형성은 입력이 1일 때 0.5인 출력 레벨까지 악화된다.

그러므로, 본 발명에서, 최적 수행시 동작하는 도허티 증폭기는 그 이득이 입력 신호의 크기에 따라 변하는 이득 보상기를, 도 3a에 도시된 예와 같이, 피크 증폭기 (4) 의 전방에 위치시킴으로써 구현될 수 있다. 예를 들어, 동일한 특성을 갖는 장치들이 반송파 증폭기 (3) 와 피크 증폭기 (4) 로 사용되더라도, 그 결과물은 이상적인 도허티 증폭기로서 동작할 수 있다.

이 실시형태의 경우, 특히, 도 3b에 도시된 이득 보상기 (6) 의 특성들은, 도 7에 도시된 바와 같이, 신호 (Vin) 가 0.5 이상일 때, 입력 신호의 1만큼의 증가에 응답하여 출력신호가 실질적으로 2배 정도 증가하도록 설정될 수도 있다.

상술한 바와 같은 특성들은 도 3a에 도시된 바와 같은 예시적 회로에서 적절한 다이오드 (61a, 61b) 와 주변 저항 (62) 을 선택함으로써 대략적으로 성취될 수 있다. 예를 들어, 큰 저항값이 선택될 때, 큰 기울기를 갖는 입력/출력 특성에 의해 점유되는 비율을 나타내는 출력 범위의 특성은 커진다. 역으로, 작은 저항값이 선택될 때, 큰 기울기를 갖는 입력/출력 특성에 의해 점유되는 비율을 보여주는 출력 범위에 대한 특성은 작아진다.

따라서, 이 이득 보상기 (6) 가 피크 증폭기 (4) 의 전방에 위치할 때, 그리고 이득 보상기 (6) 의 출력 범위 시작점이 피크 증폭기 (4) 의 임계 전압 (Vin=0.5) 부근 또는 피크 증폭기 (4) 의 임계 전압 (Vin=0.5) 에 위치하도록 이득 보상기 (6) 로의 입력 레벨과 동작 상태가 설정될 때, 피크 증폭기 (4) 의 gm 특성은 입력/출력 특성의 기울기가 거의 2인 영역을 이용하여서 명백히 2배가 된다.

다시 말해서, 피크 증폭기 (4) 는 입력 레벨이 최대값에 도달할 때 최대 드레인 전류를 갖는다. 그러므로, 전이점부터 포화 상태까지의 도허티 증폭기의 이상적인 상태를 달성할 수 있다. 그러한 것으로서, 예를 들어, 동일한 장치가 반송파 증폭기와 피크 증폭기용으로 사용되더라도, 이상적인 상태에 가까운 선형 증폭과 전력 합성 동작을 제공할 수 있는 단순한 구성을 갖는 도허티 증폭기를 구현하는 것이 가능하다.

보다 상세하게 설명하면, 이 예의 경우, 이득 보상기 (6) 로의 입력 레벨 또는 이득 보상기 (6) 의 동작 상태는, 입력 단자 (1) 에 인가되는 신호의 레벨이 피크 증폭기 (4) 의 임계 전압보다 낮거나 같을 때의 이득보상기 (6) 의 이득, 즉, 이득 보상기 (6) 의 입력/출력 특성의 기울기가, 1 또는 실질적으로 1이 되도록, 그리고 입력 단자 (1) 에 인가되는 신호의 레벨이 피크 증폭기 (4) 의 임계 전압을 초과할 때의 이득 보상기 (6) 의 이득, 즉 이득 보상기 (6) 의 입력/출력 특성의 기울기가, 2 또는 실질적으로 2가 되도록 설정된다. 그러므로 이상적인 상태에서 피크 증폭기 (4) 를 동작하는 것이 가능하다.

상술한 바와 같이, 입력 신호의 레벨에 따라 그 이득이 변하는 이득 보상기 (6) 는 피크 증폭기 (4) 의 전방에 위치한다. 그러므로, 피크 증폭기의 동작 동안 이득 보상기 (6) 의 이득 변화 동작에 의해서 이득을 보상하는 것이 가능하다. 또한, 피크 증폭기가 동작할 필요가 없을 때 (입력 단자 (1) 에 인가된 신호의 레벨이 소정의 레벨 아래인 상태에서) 피크 증폭기 (4) 의 의도하지 않은 동작을 피할 수 있다.

이 양태를 보충하면, 예를 들어, 이득 보상기 (6) 의 이득이 그것의 동작 동안 피크 증폭기 (4) 를 보상하도록 고정된다고 가정하면, 피크 증폭기 (4) 는 피크 증폭기 (4) 가 반드시 동작하지 않아야 할 상태 (입력 단자 (1) 에 인가된 신호의 레벨이 소정의 레벨 아래인 상태) 에서도 예기치 않게 동작할 수 있다.

반대로, 이 실시형태에서, 입력 신호의 레벨에 따라 그 이득이 변하는 이득 보상기 (6) 는 피크 증폭기 (4) 의 전방에 위치한다. 그러므로 이득 보상기 (6) 의 이득은, 이 이득이 이득 보상기 (6) 의 출력이 피크 증폭기 (4) 가 반드시 동작하지 않아야 할 소정의 값 (입력 단자 (1) 에 인가되는 신호의 레벨이 소정의 레벨 아래인 상태) 아래인 이득이 되도록 변경될 수 있으며, 이득 보상기 (6) 의 이득은 입력 단자 (1) 에 인가되는 신호의 레벨이 소정의 레벨과 같거나 높은 상태에서 피크 증폭기를 보상하는 이득을 제공한다. 그러므로 상술한 바와 같이 단순한 구성으로 이상적인 상태에 가까운 선형 증폭과 전력 합성 동작을 수행하는 것이 가능하다.

또한, 소정의 레벨보다 낮은 신호가 입력 단자 (1) 로부터 인가될 경우의 이득 보상기 (6) 의 이득은 소정의 레벨과 같거나 높은 신호가 인가될 경우의 이득 보상기의 이득과 다르게 설정되기 때문에, 이상적인 상태에 가까운 선형 증폭과 전력 합성 동작이, 상술한 바와 같이, 단순한 구성으로 입력 단자 (1) 로부터 인가되는 신호에 대한 피크 증폭기 (4) 의 증폭 동작 시작점 (피크 증폭기 (4) 의 임계 전압) 을 변경함 없이 수행될 수 있다.

또한, 소정의 레벨과 같거나 높은 신호가 인가될 경우의 이득 보상기 (6) 의 이득이 소정의 레벨보다 낮은 신호가 인가될 경우의 이득 보상기 (6) 의 이득보다 클 경우, 피크 증폭기가 증폭 동작을 수행할 때의 피크 증폭기의 이득은, 만약 피크 증폭기 (4) 의 이득이 이상적인 값보다 아래라면 입력 단자로부터 인가되는 신호에 대한 피크 증폭기의 증폭 동작 시작점을 변경함 없이 이상적인 이득으로 증가될 수 있다.

또한, 이득 보상기 (6) 의 이득은 피크 증폭기 (6) 의 동작 특성에 기초하여 설정된다. 그러므로, 전술한 효과에 부가하여, 피크 증폭기 (6) 의 이득 및/또는 피크 증폭기 (6) 의 증폭 동작 시작점 (이 예에서 임계 전압) 은 높은 정확성으로 보상될 수 있다.

앞에서, 신호 (Vin) 가 0.5 이상일 때, 피크 증폭기 (4) 의 전달 컨덕턴스 (gm) 가 이상적인 값으로서 요구될 값의 단지 절반인 경우에 대한 일 예가 도시되었고, 이득 보상기 (6) 의 입력/출력 특성의 기울기가 이득 보상기 (6) 의 이득 보상으로서 2 또는 대략 2로 설정된 경우의 일 예가 도시되었다. 그러나, 신호 (Vin) 가 0.5 이상일 때의 이득 보상기 (6) 의 이득 보상은 피크 증폭기 (4) 의 전달 컨덕턴스 gm의 비율에 따라 이상적인 값으로 적절하게 변경될 수 있다.

예를 들어, 피크 증폭기 (4) 의 전달 컨덕턴스 gm 이 이상적인 값으로서 요구되는 값보다 클 때, 만약 신호 (Vin) 가 0.5보다 작다면, 이득 보상기 (6) 의 입력/출력 특성의 기울기는 이득 보상기 (6) 의 이득 보상으로서 1 또는 대략 1로 설정될 수도 있다. 한편, 만약 신호 (Vin) 가 0.5 이상이라면, 이득 보상기 (6) 의 입력/출력 특성의 기울기는 이득 보상기 (6) 의 이득 보상으로서 1 미만으로 감소될 수도 있다.

상술한 바와 같이, 소정의 레벨보다 낮은 신호가 인가될 경우의 이득보다 소정의 레벨과 같거나 높은 신호가 인가될 경우의 이득이 작은 이득 보상기 (6) 를 사용할 경우, 입력 단자로부터 인가되는 신호에 따라서 피크 증폭기의 증폭 동작 시작점을 변경함 없이, 피크 증폭기가 증폭 동작을 수행할 때 피크 증폭기의 이득은 감소될 수 있다. 그러므로, 피크 증폭기의 이득이 이상적인 이득보다 큰 경우, 피크 증폭기의 증폭 동작 시작점을 변경함 없이 피크 증폭기가 증폭 동작을 수행할 때 피크 증폭기는 이 이득을 보상받을 수 있다.

또한, 이득 보상기는 도 3a에 도시된 구성에 제한되지 않으며, 적절하게 변경될 수 있다. 예를 들어, 이득 보상기 (6) 는 상술한 바와 같은 특성을 갖는 도 9에 도시된 바와 같은 단순한 회로에 의해서도 역시 구현될 수 있다.

도 9는 간결하게 설명될 것이다. 도 9a는 다이오드 (63) 와 저항 (64) 의 병렬 회로가 이득 보상기 (6) 로서 사용되는 예를 도시한 도면이다. 도 9a에서, 다이오드 (63) 는 입력 분기 회로 (2) 의 1/4 파장 송신 라인 (21) 에 연결되는 캐소드를 가지며, 다이오드 (63) 는 피크 증폭기 (4) 의 입력측에 연결되는 애노드를 갖는다. 도 9b는 FET (65) 가 이득 보상기 (6) 로서 사용되는 예를 도시한 도면이다. 도 9b에서, FET (65) 는 제 2 경로 (23) 에 연결되는 드레인을 가지며, FET는 접지 소스를 갖는다. 도 9c는 바이폴라 트랜지스터 (66) 가 이득 보상기 (6) 로서 사용되는 예를 도시한다. 도 9c에서, 바이폴라 트랜지스터 (66) 는 제 2 경로 (23) 에 연결되는 컬렉터를 가지고, 바이폴라 트랜지스터 (66) 는 접지 이미터를 가지며, 바람직한 전압 (VB) 이 바이폴라 트랜지스터 (66) 의 베이스에 인가된다.

또한, 본 발명의 개념은 피크 증폭기 (4) 와 반송파 증폭기 (3) 에 사용되는 장치응 상이한 포화 전류 특성들을 갖는 증폭기로 용이하게 확장될 수 있다. 예를 들어, 소스 전압 또는 포화 전류 특성이 다른 장치가 피크 증폭기 (4) 및 반송파 증폭기 (3) 로 사용될 때라도, 상술한 바와 같이 최대값에 의해 정규화되는 입력/출력 특성을 고려함으로써, 상술한 것과 실질적으로 동일한 방법이 기본적으로 사용될 수 있다. 도 8에 도시된 바와 같이, 구체적인 예시를 위해, 클래스 C 바이어스점부터 바람직한 포화 출력 전력이 생성될 수 있는 동작 전류값까지의 피크 증폭기의 기울기는 바람직한 값을 사용하는 이득 보상기에 의해 보정될 수도 있다. 특히, 증폭 동작 시작점 (예를 들어, 임계 전압) 으로부터 바람직한 포화 출력 전력이 생성될 수 있는 동작 전류값으로의 피크 증폭기의 기울기는 예컨대, gm 특성이 바람직한 값을 사용하는 이득 보상기에 의해 보정될 수도 있다.

그러므로, 서로 상이한 특성을 갖는 장치들이 반송파 증폭기 (3) 및 피크 증폭기 (4) 로 사용될 때라도, 단순한 구성으로 이상적인 상태에 가까운 선형 증폭 및 전력 합성 동작을 제공하는 도허티 증폭기를 구현할 수 있다.

본 발명에서, 입력 신호의 레벨에 따라 그 이득이 변하는 이득 보상기는 도허티 증폭기의 피크 증폭기 전방에 위치한다. 그러므로, 종래 기술에서는 흔히 있는 일인, 검출, 결정, 제어 등을 수행하기 위한 복잡한 회로 구성 및 제어가 필요없이 최적의 수행에서 이상적인 증폭 동작을 수행할 수 있다. 따라서, 예를 들어, 동일한 장치가 반송파 증폭기와 피크 증폭기로 사용될 때라도, 구성을 단순화하고 비용을 줄일 수 있다.

상술한 실시형태에서, 예시한 구성은 단지 예일 뿐이며, 본 발명은 상기 구성에 제한되지 않는다.

Claims

입력 단자;

상기 입력 단자로부터 인가되는 신호를 제 1 및 제 2 경로로 분배하는 입력 분기 수단 (input branching means);

상기 입력 분기 수단에 의해 상기 제 1 경로로 분배된 신호를 증폭시키는 반송파 증폭기;

상기 입력 분기 수단에 의해 상기 제 2 경로로 분배된 신호 중에서 소정 레벨 또는 그 이상의 레벨을 갖는 신호를 증폭시키는 피크 증폭기;

상기 반송파 증폭기의 출력과 상기 피크 증폭기의 출력을 합성하는 출력 합성 수단; 및

제 2 경로내에서 상기 피크 증폭기의 전방에 위치하고, 입력 신호의 레벨에 따라 이득을 변경하여 상기 제 2 경로로 분배되는 신호의 레벨을 보정하는 이득 보상기를 포함하는, 도허티 증폭기.
제 1 항에 있어서,

상기 소정의 레벨보다 낮은 신호가 인가될 경우, 상기 이득 보상기는 상기 소정의 레벨과 같거나 높은 신호가 인가될 경우의 이득과 상이한 이득을 갖는, 도허티 증폭기.
제 2 항에 있어서,

상기 소정의 레벨과 같거나 높은 신호가 인가될 경우, 상기 이득 보상기는, 상기 소정의 레벨보다 낮은 신호가 인가될 경우의 이득보다 더 큰 이득을 갖는, 도허티 증폭기.
제 2 항에 있어서,

상기 이득 보상기는, 소정의 레벨과 같거나 높은 신호가 인가될 경우, 상기 소정의 레벨보다 낮은 신호가 인가될 경우의 이득보다 더 작은 이득을 갖는, 도허티 증폭기.
제 1 항에 있어서,

상기 이득 보상기의 이득은 상기 피크 증폭기의 동작 특성에 기초하여 설정되는, 도허티 증폭기.
제 1 항에 있어서,

상기 이득 보상기는 안티-패럴렐 다이오드 (anti-parallel diode) 와 저항으로 구성되는 병렬 회로, 또는 다이오드와 저항으로 구성되는 병렬회로, 또는 FET, 또는 바이폴라 트랜지스터를 포함하는, 도허티 증폭기.
제 1 항에 있어서,

상기 반송파 증폭기와 상기 피크 증폭기는 각각 FET로 구성되고, 상기 이득 보상기는 상기 피크 증폭기의 gm 특성을 보상하는, 도허티 증폭기.