WO2024043266A1 - データ取得回路および生体センサ - Google Patents

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WO2024043266A1
WO2024043266A1 PCT/JP2023/030277 JP2023030277W WO2024043266A1 WO 2024043266 A1 WO2024043266 A1 WO 2024043266A1 JP 2023030277 W JP2023030277 W JP 2023030277W WO 2024043266 A1 WO2024043266 A1 WO 2024043266A1
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WO
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analog
digital
chopper circuit
mode
output
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PCT/JP2023/030277
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English (en)
French (fr)
Inventor
良真 吉岡
隆嗣 鎌田
雄作 平井
昌行 植田
Original Assignee
日東電工株式会社
合同会社SPChange
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    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B5/00—Measuring for diagnostic purposes; Identification of persons
    • A61B5/24—Detecting, measuring or recording bioelectric or biomagnetic signals of the body or parts thereof
    • A61B5/30—Input circuits therefor
    • A61B5/304—Switching circuits
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
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    • A61B5/24—Detecting, measuring or recording bioelectric or biomagnetic signals of the body or parts thereof
    • A61B5/30—Input circuits therefor
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    • H—ELECTRICITY
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    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/38—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters

Definitions

  • the present invention relates to a data acquisition circuit and a biosensor.
  • a biological sensor that acquires biological information from a living body has an analog front end that amplifies a weak analog signal acquired as biological information and converts the amplified analog signal into a digital signal (see, for example, Patent Document 1).
  • a chopper amplifier that removes flicker noise (1/f noise) generated when analog signals are amplified is known (for example, see Patent Document 2).
  • An oversampling data conversion circuit is known in which an analog chopper circuit is connected to the input of a sigma-delta modulator, and a digital filter and a digital chopper circuit are sequentially connected to the output of the sigma-delta modulator (see, for example, Patent Document 3). .
  • JP2020-163128A Japanese Patent Application Publication No. 2011-19156 US Patent No. 8,633,843
  • biosensors are required to have multiple channels and wide bandwidth.
  • a biosensor and a data acquisition circuit mounted on the biosensor that meet this type of requirement have not been proposed.
  • the present invention has been made in view of the above points, and an object of the present invention is to provide a data acquisition circuit and a biosensor that can appropriately acquire biometric information in multiple frequency bands.
  • a data acquisition circuit each includes a first analog chopper circuit, an amplifier, a second analog chopper circuit, and an analog filter connected in series, and each receives an analog signal from the first analog chopper circuit. a plurality of signal processing units; and a second circuit that converts into series analog signals output from the plurality of analog filters during a first mode, and converts into series analog signals output from the plurality of amplifiers during a second mode.
  • an analog-to-digital converter that converts the analog signal serially converted by the first converter into a digital signal
  • a digital chopper circuit connected to the output of the analog-to-digital converter, and the first mode
  • a second conversion unit that converts the digital signal output from the analog-to-digital converter into a parallel digital signal during the second mode, and converts the digital signal output from the digital chopper circuit into the parallel digital signal during the second mode
  • a plurality of digital filters that respectively filter the parallel digital signals converted by the second conversion section.
  • FIG. 1 is an overall configuration diagram showing an example of a biosensor including a data acquisition circuit according to an embodiment.
  • 2 is a circuit block diagram showing an example of a circuit state of the data acquisition circuit of FIG. 1.
  • FIG. 2 is a circuit block diagram showing another example of the circuit state of the data acquisition circuit of FIG. 1.
  • FIG. 4 is a circuit diagram showing an example of the chopper circuit of FIGS. 2 and 3.
  • FIG. 3 is a timing diagram illustrating an example of the operation of the data acquisition circuit of FIG. 2 in a digital chopping mode.
  • FIG. 6 is a timing diagram showing a continuation of the operation of FIG. 5.
  • FIG. FIG. 4 is an explanatory diagram showing an overview of operations in digital chopping mode and analog chopping mode in the data acquisition circuits of FIGS.
  • FIG. 3 is an explanatory diagram showing an example of the spectrum of a digital signal before being demodulated by the chopper circuit DCP of FIG. 2 and a digital signal output from the low-pass filter LPF(D) in the digital chopping mode.
  • FIG. 3 is an explanatory diagram showing examples of input signal bands that can be obtained in normal mode and wideband mode.
  • FIG. 1 is an overall configuration diagram showing an example of a biosensor including a data acquisition circuit according to an embodiment.
  • the biosensor 100 is a wearable device that can acquire multiple types of biometric information from a living body.
  • the biosensor 100 shown in FIG. 1 includes a data acquisition circuit 10, a control circuit 20, a memory 30, a battery 40, a DC/DC converter 50, and an antenna 60.
  • the data acquisition circuit 10, control circuit 20, memory 30, battery 40, DC/DC converter 50, and antenna 60 are mounted on a circuit board mounted on the biosensor 100.
  • the data acquisition circuit 10 may be mounted on an ASIC (Application Specific Integrated Circuit) or an FPGA (Field-Programmable Gate Array).
  • the control circuit 20 may be mounted on an SoC (System on Chip) or an FPGA.
  • the data acquisition circuit 10 and the control circuit 20 may be mounted on one FPGA.
  • the memory 30 is an electrically rewritable nonvolatile memory such as a flash memory or an MRAM (Magnetoresistive Random Access Memory).
  • the biosensor 100 does not need to have the battery 40 when receiving power from the outside. Furthermore, when receiving the power supply voltages VCC2 and VCC3 from the outside, the biosensor 100 does not need to have the battery 40 and the DC/DC converter 50.
  • the data acquisition circuit 10 receives differential input voltage signals VINp0/VINn0, VINp1/VINn1, VINp2/VINn2, and VINp3/VINn3 of four channels CH0-CH3 through eight input terminals IN, respectively.
  • channels CH0 to CH3 are explained without distinction, they are also referred to as channels CH.
  • input voltage signals VINp0 to VINp3 are explained without distinction, they are also referred to as input voltage signals VINp
  • the input voltage signals VINn0 to VINn3 are explained without distinction, they are also referred to as input voltage signals VINn.
  • the number of channels of the data acquisition circuit 10 is not limited to four channels as long as it is a plurality of channels.
  • the input voltage signals VINp/VINn are biological signals obtained from a living body via electrodes or various sensors, and represent biological information.
  • the biological information is at least one of electrocardiographic waveforms, brain waves, pulses, blood pressure, oxygen saturation, body temperature, heart sounds, breathing sounds, and the like.
  • the biosensor 100 may acquire a plurality of biological information of the same type through a plurality of channels CH, or may acquire biological information of different types through a plurality of channels.
  • the data acquisition circuit 10 amplifies the received input voltage signal VINp/VINn, removes noise, and outputs it to the control circuit 20, for example, as a digital output signal DOUT (DOUT0-DOUT3).
  • the digital output signal DOUT is a signal obtained by processing the input voltage signals VINp/VINn of channels CH having the same numerical value at the end. Examples of data acquisition circuit 10 are shown in FIGS. 2 and 3.
  • the control circuit 20 includes, for example, an MCU (Micro Controller Unit) 22 and a wireless communication section 24.
  • the MCU 22 controls the overall operation of the biosensor 100 by executing a control program.
  • the MCU 22 may output an acquisition start instruction to start acquiring biological information to the data acquisition circuit 10 via the signal line SIG, and an acquisition stop instruction to stop acquiring biological information to the data acquisition circuit 10. You can also output it.
  • a serial interface such as SPI (Serial Peripheral Interface: registered trademark).
  • the MCU 22 receives the digital output signal DOUT (biological information) output from the data acquisition circuit 10 and writes the received biological information into the memory 30.
  • the MCU 22 reads biological information held in the memory 30 and outputs it to the wireless communication unit 24.
  • the control circuit 20 and the memory 30 may be connected via a serial interface such as SPI.
  • the data acquisition circuit 10 may directly write the digital output signals DOUT0 to DOUT3 to the memory 30.
  • the MCU 22 may receive an instruction to start acquiring biometric information, an instruction to stop acquiring biological information, etc. from the outside via the wireless communication unit 24, and may control the operation of the data acquisition circuit 10.
  • the wireless communication unit 24 communicates with an external device placed outside the biosensor 100 via the antenna 60 based on control from the MCU 22.
  • the biometric information that the wireless communication unit 24 transmits to the external device may be the biometric information held in the memory 30 or may be the biometric information output from the data acquisition circuit 10 and before being written to the memory 30.
  • the battery 40 outputs the power supply voltage VCC1 to the DC/DC converter 50.
  • DC/DC converter 50 uses power supply voltage VCC1 to generate power supply voltages VCC2 and VCC3.
  • the power supply voltage VCC2 is used as an operating power source for the control circuit 20 and the memory 30, and is also used as an operating power source for the digital circuit installed in the data acquisition circuit 10.
  • the power supply voltage VCC3 is used as an operating power supply for an analog circuit installed in the data acquisition circuit 10.
  • the memory 30 may be supplied with a power supply voltage for data programming.
  • the DC/DC converter 50 may generate a power supply voltage for programming.
  • FIG. 2 is a circuit block diagram showing an example of a circuit state of the data acquisition circuit 10 of FIG. 1.
  • the data acquisition circuit 10 includes a chopper circuit ACP1, an amplifier AMP, a switch SW1, a chopper circuit ACP2, an analog low-pass filter LPF (A), a switch SW2, and a digital low-pass filter LPF (D) corresponding to each channel CH0 to CH3.
  • the data acquisition circuit 10 includes a multiplexer MUX, an analog-to-digital converter ADC, a chopper circuit DCP, a switch SW3, and a demultiplexer DEMUX, which are common to channels CH0 to CH3. Further, the data acquisition circuit 10 includes a control circuit CNTL that controls the operation of the switches SW1 to SW3, and a clock generation circuit CLKGEN.
  • the chopper circuit ACP1, amplifier AMP, switch SW1, chopper circuit ACP2, and analog low-pass filter LPF(A) are examples of the signal processing section.
  • the switch SW1 is an example of a third selection section.
  • the switch SW2 and the analog-to-digital converter ADC are examples of the first converter.
  • the switch SW3 and the demultiplexer DEMUX are examples of the second converter.
  • the switch SW2 is an example of a first selection section, and the switch SW3 is an example of a second selection section.
  • Each chopper circuit ACP1 operates as a modulator that modulates the input voltage signals VINp/VINn (analog signal) in synchronization with the chopping clock CCLK, and outputs a differential voltage signal obtained by modulation to the amplifier AMP.
  • the chopper circuit ACP1 is an example of a first analog chopper circuit that modulates a voltage signal.
  • Chopping clock CCLK is an example of the first clock.
  • Each amplifier AMP amplifies the differential voltage signal received from the chopper circuit ACP1, and outputs the amplified differential voltage signal to the switch SW1.
  • the amplifier AMP of channel CH0 outputs differential voltage signals VINp0CP/VINn0CP.
  • the switch SW1 connects the output of the amplifier AMP to the switch SW2 or the chopper circuit ACP2 based on a control signal from the control circuit CNTL.
  • Each chopper circuit ACP2 operates as a demodulator that demodulates the voltage signal (differential) output from the amplifier AMP in synchronization with the chopping clock CCLK, and transmits the differential voltage signal obtained by demodulation to the low-pass filter LPF (A ).
  • the chopper circuit ACP2 is an example of a second analog chopper circuit that demodulates the voltage signal.
  • Each low-pass filter LPF (A) removes the high frequency component of the voltage signal received from the chopper circuit ACP2, and outputs the voltage signal with the high frequency component removed to the switch SW2.
  • the switch SW2 connects the output of the amplifier AMP or the output of the low-pass filter LPF(A) to the multiplexer MUX based on a control signal from the control circuit CNTL.
  • the multiplexer MUX sequentially selects the differential voltage signals of the channels CH0-CH3 supplied via the switch circuit SW2 in accordance with the selection signal SEL[0:3] output from the analog-to-digital converter ADC.
  • the multiplexer MUX outputs the selected differential voltage signal to the analog-to-digital converter ADC.
  • the multiplexer MUX functions as a parallel-to-serial conversion circuit that converts into series voltage signals output in parallel from a plurality of low-pass filters LPF(A) or voltage signals output in parallel from a plurality of amplifiers AMP. An example of the operation of multiplexer MUX is shown in FIG.
  • the analog-to-digital converter ADC converts the differential voltage signal received from the multiplexer MUX into a digital value in synchronization with the sampling clock SCLK, and outputs it as a digital signal ADCOUT.
  • the sampling clock SCLK is an example of the second clock.
  • the analog-to-digital converter ADC generates a 4-bit selection signal SEL[0:3] using the sampling clock SCLK, and outputs the generated selection signal SEL[0:3] to the multiplexer MUX.
  • the frequency of the sampling clock SCLK is twice the frequency of the chopping clock CCLK.
  • the analog-to-digital converter ADC sequentially generates selection signals SEL[0:3] that are set to high level during one cycle of the chopping clock CCLK, based on the sampling clock SCLK. That is, each bit of the selection signal SEL[0:3] is set to a high level for one period of the chopping clock CCLK every four cycles of the chopping clock CCLK.
  • the chopper circuit DCP operates as a demodulator that demodulates the digital signal ADCOUT received from the analog-to-digital converter ADC in synchronization with the chopping clock CCLK, and outputs the digital signal DCPOUT obtained by demodulation to the switch SW3.
  • the chopper circuit DCP is a digital chopper circuit that demodulates a digital signal.
  • the switch SW3 connects the output of the analog-to-digital converter ADC or the output of the chopper circuit DCP to the demultiplexer DEMUX based on a control signal from the control circuit CNTL.
  • the demultiplexer DEMUX Based on the control signal received from the control circuit CNTL, the demultiplexer DEMUX outputs the digital signals of the channels CH0-CH3 supplied via the switch circuit SW3 as one of the digital signals DMXOUT0-DMXOUT3.
  • digital signal DMXOUT is a signal corresponding to channels CH having the same numerical value at the end.
  • the demultiplexer DEMUX functions as a serial-parallel conversion circuit that converts the serial digital signal ADCOUT output from the analog-to-digital converter ADC or the serial digital signal DCPOUT output from the chopper circuit DCP into a parallel digital signal DMXOUT.
  • An example of the operation of the demultiplexer DEMUX is shown in FIG.
  • Each low-pass filter LPF (D) performs filtering to remove high frequency components of the digital signal DMXOUT output from the demultiplexer DEMUX, and outputs it as a digital output signal DOUT (DOUT0-DOUT3).
  • the data acquisition circuit 10 can output four digital output signals DOUT corresponding to the four channels of input voltage signals VINp/VINn, respectively.
  • the data acquisition circuit 10 operates four low-pass filters LPF (D) in parallel to generate digital output signals DOUT corresponding to input signals VINp/VINn of four channels CH0 to CH3. This makes it possible to output four digital output signals DOUT0-DOUT3 in real time even when complex filter processing is performed in each low-pass filter LPF(D).
  • the clock generation circuit CLKGEN generates a chopping clock CCLK and a sampling clock SCLK.
  • the states of the switches SW1, SW2, and SW3 in FIG. 2 indicate a digital chopping mode in which the chopper circuit ACP2 and low-pass filter LPF(A) are bypassed and the digital chopper circuit DCP is used as a demodulator.
  • the switches SW1 and SW2 output the output of the amplifier AMP to the multiplexer MUX, thereby separating the chopper circuit ACP2 and the low-pass filter LPF(A) from the operating path.
  • Digital chopping mode is an example of the second mode.
  • the switch SW3 connects the output of the chopper circuit DCP to the demultiplexer DEMUX. That is, in the digital chopping mode, the chopper circuit ACP1, the amplifier AMP, and the chopper circuit DCP function as a so-called chopping amplifier, and the 1/f noise generated in the amplifier AMP is modulated by the chopper circuit DCP, and the 1/f noise generated by the amplifier AMP is modulated by the chopper circuit DCP, and the chopper circuit ACP1, the amplifier AMP, and the chopper circuit DCP function as a so-called chopping amplifier. removed by
  • the data acquisition circuit 10 can acquire biological information such as heart sounds or breathing sounds that are processed at a relatively high sampling rate.
  • digital chopping mode is also referred to as broadband mode.
  • the data acquisition circuit 10 does not need to include the switch SW1.
  • the output of the amplifier AMP is always connected to the chopper circuit ACP2 and the switch SW2. If the switch SW1 is not provided, the supply of the chopping clock CCLK to the chopper circuit ACP2 may be stopped during the digital chopping mode, and the chopping clock terminal CCLK of the chopper circuit ACP2 may be fixed at a low level.
  • the data acquisition circuit 10 may include a switch between the analog-to-digital converter ADC and the chopper circuit DCP. In this case, the switch connects the analog-to-digital converter ADC and the chopper circuit DCP during the digital chopping mode, and disconnects the analog-to-digital converter ADC and the chopper circuit DCP during the analog chopping mode.
  • the demultiplexer DEMUX and the low-pass filter LPF (D) may be placed outside the data acquisition circuit 10 (for example, within the control circuit 20 in FIG. 1). In this case, the chip size of the data acquisition circuit 10 can be reduced. Furthermore, since the output (for four channels) of the switch SW3 can be output as a 1-bit digital output signal DOUT, the number of digital output signal lines between the data acquisition circuit 10 and the control circuit 20 can be reduced. As a result, the size of the board on which the data acquisition circuit 10, control circuit 20, etc. are mounted can be reduced.
  • FIG. 3 is a circuit block diagram showing another example of the circuit state of the data acquisition circuit 10 of FIG. 1.
  • FIG. 3 is the same as FIG. 2 except that the states of switches SW1-SW3 are different.
  • the states of the switches SW1 to SW3 in FIG. 3 indicate the analog chopping mode state in which the chopper circuit ACP2 and the low-pass filter LPF(A) are used and the chopper circuit DCP is bypassed.
  • Analog chopping mode is an example of the first mode.
  • the switch SW1 connects the output of the amplifier AMP to the chopper circuit ACP2, and the switch SW2 connects the output of the low-pass filter LPF(A) to the multiplexer MUX. Furthermore, in the analog chopping mode, the chopper circuit DCP is separated from the operating path.
  • a chopping amplifier consisting of a chopper circuit ACP1, an amplifier AMP, and a chopper circuit ACP2 operates, and the 1/f noise generated in the amplifier AMP is modulated by the chopper circuit ACP2 and removed by the low-pass filter LPF (A). be done.
  • the data acquisition circuit 10 can acquire biological information processed at a relatively low sampling rate, such as electrocardiographic waveforms, brain waves, pulses, blood pressure, oxygen saturation, or body temperature.
  • analog chopping mode is also referred to as normal mode.
  • FIG. 4 is a circuit diagram showing an example of the chopper circuits ACP1, ACP2, and DCP in FIGS. 2 and 3.
  • Each chopper circuit ACP1, ACP2 is the same circuit.
  • Each chopper circuit ACP1, ACP2 has a pair of switches SWa and a pair of switches SWb. Note that, as described above, if the data acquisition circuit 10 does not include the switch SW1, the supply of the chopping clocks CCLK and CCLKB to the chopper circuit ACP2 may be stopped during the digital chopping mode. In this case, chopping clocks CCLK and CCLKB are fixed at low level and high level, respectively.
  • the switch SWa is turned on during the high level period of the chopping clock CCLK, outputs the input voltage signal VINp as the output voltage VOUTn, and outputs the input voltage signal VINn as the output voltage VOUTp.
  • the switch SWb is turned on during the high level period of the chopping clock CCLKB, outputs the input voltage signal VINp as the output voltage VOUTp, and outputs the input voltage signal VINn as the output voltage VOUTn.
  • the chopping clock CCLKB is a clock whose phase is opposite to that of the chopping clock CCLK, and whose high level period does not overlap with the high level period of the chopping clock CCLK.
  • Each chopper circuit ACP1, ACP2 switches the switches SWa, SWb on/off once in one cycle of the chopping clock CCLK, and inverts the polarity of the output signals VOUTP, VOUTN.
  • the operation of each chopper circuit ACP1, ACP2 corresponds to the process of multiplying the waveform of the input voltage signals VINp, VINn by a rectangular wave.
  • the chopper circuit DCP has an exclusive OR circuit EOR and a selector SEL.
  • the exclusive OR circuit EOR receives the digital input signal DIN and the logic value "1", and outputs a signal obtained by inverting the logic of the digital input signal DIN to the selector SEL.
  • the selector SEL outputs the digital input signal DIN as the digital output signal DOUT during the low level period of the chopping clock CCLK.
  • the selector SEL outputs a signal obtained by inverting the logic of the digital input signal DIN as the digital output signal DOUT during the high level period of the chopping clock CCLK.
  • the chopper circuit DCP outputs a digital output signal DOUT with the sign of the digital input signal DIN inverted at the cycle of the chopping clock CCLK.
  • FIG. 5 and 6 are timing diagrams showing an example of the operation of the data acquisition circuit 10 of FIG. 2 in the digital chopping mode.
  • FIG. 5 the waveform of the input voltage signal VINp0 of channel CH0 is illustrated, and the data acquisition circuit 10 receives differential input voltage signals VINp and VINn from all channels CH0 to CH3.
  • the chopper circuit ACP1 inverts the polarity of the differential input voltage signals VINp0/VINn0 during the high level period of the chopping clock CCLK.
  • the amplifier AMP amplifies the differential voltage whose polarity is inverted during the high level period of the chopping clock CCLK, and outputs the differential voltage signal VINp0CP/VINn0CP.
  • the waveform of voltage VINn0CP is omitted.
  • the symbol "-" below the waveform of the voltage signal VINp0CP indicates that the polarity is inverted.
  • the symbol “+” shown below the waveform of the voltage signal VINp0CP indicates that the polarity is not inverted.
  • the multiplexer MUX receives a voltage signal (for example, VINp0CP) output from the amplifier AMP via switches SW1 and SW2.
  • the multiplexer MUX sequentially selects the voltage output from the amplifier AMP of the channel CH corresponding to one of the 4-bit selection signals SEL[0:3] set to high level every cycle of the chopping clock CCLK.
  • the multiplexer MUX outputs the selected voltage signal to the analog-to-digital converter ADC.
  • the input voltage signal VINp0 corresponding to the channel CH0 is selected during the high level period of the selection signal SEL[0], and is not selected during the high level period of the other selection signals SEL[1:3].
  • the multiplexer MUX may internally generate the selection signal SEL[0:3] by receiving a 2-bit selection signal that is repeatedly updated from 0 to 3, and decoding the received selection signal.
  • the analog-to-digital converter ADC sequentially converts the voltage signal received from the multiplexer MUX into a digital value ADCOUT in synchronization with the sampling clock SCLK.
  • the frequency of the sampling clock SCLK is twice or more than the frequency of the chopping clock CCLK. Therefore, the analog-to-digital converter ADC samples a voltage signal with a "-" polarity and a voltage signal with a "+” polarity in one cycle of the chopping clock CCLK.
  • the analog-to-digital converter ADC can sequentially acquire the voltage signals VINp0CP/VINn0CP with polarities of "-" and "+” as digital values ADCOUT (data D0, D1, D2, D3). Furthermore, since each bit of the selection signal SEL[0:3] is set to high level in sequence, the analog-to-digital converter ADC converts the digital value ADCOUT (data D0, D1, D2, D3) for each channel CH0 to CH3. can be obtained in order.
  • the chopper circuit DCP inverts the sign of the digital value ADCOUT received from the analog-to-digital converter ADC during the high level period of the chopping clock CCLK, and outputs it as the digital value DCPOUT.
  • the chopper circuit DCP outputs the digital value ADCOUT received from the analog-to-digital converter ADC as a digital value DCPOUT without inverting its sign during the low level period of the chopping clock CCLK.
  • Data D0b and D2b shown in the digital signal DCPOUT indicate that the polarity is inverted.
  • the digital value ADCOUT that the chopper circuit DCP receives during the high level period of the chopping clock CCLK has its polarity inverted and corresponds to the amplified voltage signal VINp0CP/VINn0CP in the chopper circuit ACP1. Thereby, the digital value DCPOUT output from the chopper circuit DCP is returned to the polarity of the input voltage signal VINp/VINn supplied to the data acquisition circuit 10 (demodulation).
  • the demultiplexer DEMUX outputs the digital value DCPOUT received from the chopper circuit DCP to one of the four low-pass filters LPF (D) as a digital value DMXOUT (DMXOUT0-DMXOUT3).
  • each low-pass filter LPF(D) receives the digital value DMXOUT every four cycles of the chopping clock CCLK.
  • the digital values DMXOUT received by the four low-pass filters LPF(D) are shifted by one cycle of the chopping clock CCLK.
  • the digital value ADCOUT serially output from the analog-to-digital converter ADC can be supplied to the four low-pass filters LPF (D) as parallel digital values DMXOUT corresponding to each of channels CH0 to CH3.
  • each low-pass filter LPF (D) shown in FIG. 2 removes the high frequency component of the received digital value DMXOUT and outputs it as the digital output signal DOUT (DOUT0-DOUT3) in FIG.
  • the digital output signal DOUT (DOUT0-DOUT3) is output to the control circuit 20 in FIG.
  • the operation in the analog chopping mode is as shown in the figure, except that in FIG. 5, the multiplexer MUX selects the output of the low-pass filter LPF (A), and in FIG. 6, the demultiplexer DEMUX outputs the digital signal ADCOUT as the digital signal DMXOUT. 5 and FIG. 6.
  • FIG. 7 is an explanatory diagram showing an overview of operations in digital chopping mode and analog chopping mode in the data acquisition circuit 10 of FIGS. 2 and 3.
  • a digital chopper amplifier is configured by an analog chopper circuit ACP1 for modulation, an amplifier AMP, and a digital chopper circuit DCP for demodulation connected to the output of the analog-to-digital converter ADC.
  • the modulated analog signal amplified by the amplifier AMP is converted into a digital signal, and then demodulated by the digital chopper circuit DCP.
  • the 1/f noise generated by the amplification of the amplifier AMP is moved to the high frequency side by the digital chopper circuit DCP for demodulation, and is removed by the digital low-pass filter LPF (D).
  • the passband of the digital low-pass filter LPF(D) is wider than the passband of the analog low-pass filter LPF(A), and the boundary of the band for blocking signals is steep. Therefore, the broadband input voltage signals VINp/VINn from which noise has been removed can be obtained as biological information.
  • an analog chopper amplifier (LNA; Low Noise Amplifier) is configured by the analog chopper circuit ACP1 for modulation, the amplifier AMP, and the analog chopper circuit ACP2 for demodulation.
  • the 1/f noise generated by the amplification of the amplifier AMP is moved to a high frequency region by the analog chopper circuit ACP2, and is removed by the analog low-pass filter LPF(A).
  • the analog low-pass filter LPF (A) is narrower than the pass band of the digital low-pass filter LPF (D), and the boundary of the signal blocking band is gentle, so the pass band of the input voltage signals VINp/VINn is limited. Put it away.
  • FIG. 8 is an explanatory diagram showing an example of the spectrum of the digital signal before being demodulated by the chopper circuit DCP of FIG. 2 and the digital signal output from the low-pass filter LPF (D) in the digital chopping mode.
  • the upper part of FIG. 8 shows the spectrum of the digital signal ADCOUT output from the analog-to-digital converter ADC of FIG. 2 and supplied to the chopper circuit DCP.
  • the lower part of FIG. 8 shows the spectrum of the digital signal DOUT output from the digital low-pass filter LPF (D).
  • the frequency of the input voltage signals VINp/VINn is 11 Hz.
  • the input voltage signals VINp/VINn indicated by the digital signal ADCOUT are modulated by the chopper circuit ACP1 and shifted to 16.384 KHz, which is the same frequency as the chopping clock CCLK.
  • the spectrum of the digital signal ADCOUT includes 1/f noise and white noise.
  • the input voltage signals VINp/VINn indicated by the digital signal DOUT are demodulated by the chopper circuit DCP and returned to the original frequency of 11 Hz. Further, the 1/f noise moved to the high frequency band by demodulation by the chopper circuit DCP is removed by the low pass filter LPF (D). For example, the SNDR (Signal to Noise and Distortion Ratio) of the digital signal DOUT is as good as 60.1 dB.
  • FIG. 9 is an explanatory diagram showing an example of the bands of the input voltage signals VINp/VINn that can be obtained in the normal mode (analog chopping mode) and wideband mode (digital chopping mode).
  • the cutoff frequency on the high band side of the input voltage signals VINp/VINn is 350 Hz in the normal mode and 3.1 kHz in the wide band mode.
  • the data acquisition circuit 10 can be operated in either the analog chopping mode or the digital chopping mode depending on the band of the input voltage signals VINp/VINn.
  • the normal mode may be able to reduce white noise or external noise of the amplifier AMP compared to the wideband mode. In this case, in applications that acquire only narrowband signals such as electrocardiogram signals, it is better to acquire them in normal mode.
  • the cutoff frequency on the low band side of the input voltage signals VINp/VINn does not depend on the mode and is, for example, 0.1 Hz or less.
  • the band in which the input voltage signals VINp/VINn can be acquired is determined according to the operation mode. can be switched. Therefore, for example, biological information such as electrocardiogram waveforms, brain waves, pulse, blood pressure, oxygen saturation, or body temperature that is processed at a relatively low sampling rate, and biological information that is processed at a relatively high sampling rate such as heart sounds or respiratory sounds. Information can be processed by one biosensor 100.
  • the data acquisition circuit 10 and biosensor 100 that can appropriately acquire biometric information in a plurality of frequency bands.
  • a multi-type biosensor 100 that has both an electrocardiograph function and a phonocardiograph function, for example.
  • the biosensor 100 does not need to be equipped with a data acquisition circuit for an electrocardiograph and a data acquisition circuit for a phonocardiograph.
  • the cost of the multi-type biosensor 100 can be reduced, and the multi-type biosensor 100 can be made smaller.
  • the analog-to-digital converter ADC and the chopper circuit DCP can be used in common for a plurality of differential input voltage signals VINp/VINn. Thereby, the circuit scale of the data acquisition circuit 10 can be reduced compared to the case where the analog-to-digital converter ADC and the chopper circuit DCP are provided for each of the plurality of differential input voltage signals VINp/VINn.
  • the power consumption of the data acquisition circuit 10 can be reduced by separating the output of the amplifier AMP from the input of the chopper circuit ACP2 using the switch SW1 and stopping the supply of the chopping clock CCLK to the chopping clock CCLK. .
  • the present invention has been described above based on each embodiment, the present invention is not limited to the specifically disclosed embodiments, and with regard to these points, the gist of the present invention is not limited thereto. It can be changed within the range.
  • the data acquisition circuit 10 is not limited to application to the biosensor 100, and may be installed in a sensor that detects signals other than biosignals such as temperature, light, pressure, geomagnetism, etc. Further, for example, the data acquisition circuit 10 may process a single-phase input signal instead of the differential input voltage signals VINp/VINn.
  • a plurality of signal processing units each having a first analog chopper circuit, an amplifier, a second analog chopper circuit, and an analog filter connected in series, each receiving an analog signal from the first analog chopper circuit; a first conversion unit that converts analog signals output from the plurality of analog filters into series during a first mode, and converts analog signals output from the plurality of amplifiers into series during a second mode; an analog-to-digital converter that converts the analog signal serially converted by the first converter into a digital signal; a digital chopper circuit connected to the output of the analog-to-digital converter; Converting a digital signal output from the analog-to-digital converter into a parallel digital signal during the first mode, and converting a digital signal output from the digital chopper circuit into a parallel digital signal during the second mode.
  • a data acquisition circuit comprising: ⁇ 2> The plurality of amplifiers operate in parallel, The first analog chopper circuit, the second analog chopper circuit, and the digital chopper circuit operate in synchronization with a common first clock,
  • the first conversion unit is a first selection unit that selects analog signals output from each of the plurality of analog filters during a first mode, and selects analog signals output from each of the plurality of amplifiers during a second mode;
  • the analog-to-digital converter is sampling an analog signal in synchronization with a second clock having a frequency that is at least twice the frequency of the first clock;
  • the second conversion unit is a second selection unit that selects a digital signal output from the analog-to-digital converter during the first mode and selects a digital signal output from the digital chopper circuit during the second mode; a demultiplexer that sequentially outputs the digital signal selected by the second selection unit from a plurality of outputs every cycle of the first clock;
  • ⁇ 5> It is characterized by comprising a third selection section that connects the output of the amplifier to the second analog chopper circuit during the first mode, and connects the output of the amplifier to the first conversion section during the second mode.
  • a biological sensor comprising a data acquisition circuit that acquires biological information and a control circuit that controls the operation of the data acquisition circuit,
  • the data acquisition circuit includes: a plurality of signal processing units each having a first analog chopper circuit, an amplifier, a second analog chopper circuit, and an analog filter connected in series, each receiving an analog signal as the biological information in the first analog chopper circuit; a first conversion unit that converts analog signals output from the plurality of analog filters into series during a first mode, and converts analog signals output from the plurality of amplifiers into series during a second mode; an analog-to-digital converter that converts the analog signal serially converted by the first converter into a digital signal; a digital chopper circuit connected to the output of the analog-to-digital converter; Converting a digital

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Abstract

データ取得回路は、直列に接続される第１アナログチョッパー回路、アンプ、第２アナログチョッパー回路およびアナログフィルタを各々有する複数の信号処理部を有する。データ取得回路は、第１モード中にアナログフィルタからのアナログ信号を直列に変換してデジタル信号に変換し、デジタル信号を並列に変換後にフィルタリングする。データ取得回路は、第２モード中にアンプからのアナログ信号を直列に変換してデジタル信号に変換後、デジタルチョッパ回路に出力し、デジタルチョッパー回路からのデジタル信号を並列に変換後にフィルタリングする。これにより、複数の周波数帯域の生体情報を適切に取得することができる。

Description

データ取得回路および生体センサ
　本発明は、データ取得回路および生体センサに関する。
　例えば、生体から生体情報を取得する生体センサは、生体情報として取得した微弱なアナログ信号を増幅し、増幅したアナログ信号をデジタル信号に変換するアナログフロントエンドを有する（例えば、特許文献１参照）。アナログ信号を増幅するときに発生するフリッカノイズ（１／ｆノイズ）を除去するチョッパーアンプが知られている（例えば、特許文献２参照）。シグマデルタ変調器の入力にアナログチョッパー回路を接続し、シグマデルタ変調器の出力にデジタルフィルタとデジタルチョッパー回路とを順に接続したオーバーサンプリングデータ変換回路が知られている（例えば、特許文献３参照）。
特開２０２０－１６３１２８号公報 特開２０１１－１９１５６号公報 米国特許第８６３３８４３号明細書
　近時、複数種の生体情報を１つの生体センサで取得するために、生体センサの多チャンネル化と広帯域化が要求されている。しかしながら、この種の要求を満たす生体センサおよび生体センサに搭載されるデータ取得回路は、提案されていない。
　本発明は、上記の点に鑑みてなされたもので、複数の周波数帯域の生体情報を適切に取得可能なデータ取得回路および生体センサを提供することを目的とする。
　本発明の実施の形態のデータ取得回路は、直列に接続される第１アナログチョッパー回路、アンプ、第２アナログチョッパー回路およびアナログフィルタを各々有し、前記第１アナログチョッパー回路でアナログ信号をそれぞれ受ける複数の信号処理部と、第１モード中に複数の前記アナログフィルタから出力されるアナログ信号を直列に変換し、第２モード中に複数の前記アンプから出力されるアナログ信号を直列に変換する第１変換部と、前記第１変換部により直列に変換されたアナログ信号をデジタル信号に変換するアナログデジタル変換器と、前記アナログデジタル変換器の出力に接続されたデジタルチョッパー回路と、前記第１モード中に前記アナログデジタル変換器から出力されるデジタル信号を並列のデジタル信号に変換し、前記第２モード中に前記デジタルチョッパー回路から出力されるデジタル信号を並列のデジタル信号に変換する第２変換部と、前記第２変換部が変換した並列のデジタル信号をそれぞれフィルタリングする複数のデジタルフィルタと、を有することを特徴とする。
　開示の技術によれば、複数の周波数帯域の生体情報を適切に取得可能なデータ取得回路および生体センサを提供することができる。
一実施形態に係るデータ取得回路を含む生体センサの例を示す全体構成図である。 図１のデータ取得回路の回路状態の一例を示す回路ブロック図である。 図１のデータ取得回路の回路状態の別の例を示す回路ブロック図である。 図２および図３のチョッパー回路の例を示す回路図である。 図２のデータ取得回路のデジタルチョッピングモードでの動作の例を示すタイミング図である。 図５の動作の続きを示すタイミング図である。 図２および図３のデータ取得回路において、デジタルチョッピングモードとアナログチョッピングモードとの動作の概要を示す説明図である。 デジタルチョッピングモードにおいて、図２のチョッパー回路ＤＣＰにより復調される前のデジタル信号と、ローパスフィルタＬＰＦ（Ｄ）から出力されるデジタル信号とのスペクトラムの例を示す説明図である。 通常モードと広帯域モードにおいて取得可能な入力信号の帯域の例を示す説明図である。
　以下、図面を参照して発明を実施するための形態について説明する。以下では、信号等の情報が伝達される信号線には、信号名と同じ符号を使用する。また、電圧が伝達される電圧線には、電圧名と同じ符号を使用する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
　図１は、一実施形態に係るデータ取得回路を含む生体センサの例を示す全体構成図である。例えば、生体センサ１００は、生体から複数種の生体情報を取得可能なウェアラブルな装置である。
　図１に示す生体センサ１００は、データ取得回路１０、制御回路２０、メモリ３０、バッテリ４０、ＤＣ／ＤＣコンバータ５０およびアンテナ６０を有する。特に限定されないが、データ取得回路１０、制御回路２０、メモリ３０、バッテリ４０、ＤＣ／ＤＣコンバータ５０およびアンテナ６０は、生体センサ１００に実装される回路基板に搭載される。
　例えば、データ取得回路１０は、ＡＳＩＣ（Application Specific Integrated Circuit）またはＦＰＧＡ（Field-Programmable Gate Array）に搭載されてもよい。例えば、制御回路２０は、ＳｏＣ（System on Chip）またはＦＰＧＡに搭載されてもよい。さらに、データ取得回路１０および制御回路２０が１つのＦＰＧＡに搭載されてもよい。
　例えば、メモリ３０は、フラッシュメモリまたはＭＲＡＭ（Magnetoresistive Random Access Memory）等の電気的に書き換え可能な不揮発性メモリである。生体センサ１００は、外部から電力を受ける場合、バッテリ４０を持たなくてもよい。また、生体センサ１００は、電源電圧ＶＣＣ２、ＶＣＣ３を外部から受ける場合、バッテリ４０およびＤＣ／ＤＣコンバータ５０を持たなくてもよい。
　データ取得回路１０は、８つの入力端子ＩＮで４つのチャンネルＣＨ０－ＣＨ３の差動の入力電圧信号ＶＩＮｐ０／ＶＩＮｎ０、ＶＩＮｐ１／ＶＩＮｎ１、ＶＩＮｐ２／ＶＩＮｎ２、ＶＩＮｐ３／ＶＩＮｎ３をそれぞれ受ける。以下では、チャンネルＣＨ０－ＣＨ３を区別なく説明する場合、チャンネルＣＨとも称される。入力電圧信号ＶＩＮｐ０－ＶＩＮｐ３を区別なく説明する場合、入力電圧信号ＶＩＮｐとも称され、入力電圧信号ＶＩＮｎ０－ＶＩＮｎ３を区別なく説明する場合、入力電圧信号ＶＩＮｎとも称される。なお、データ取得回路１０のチャンネル数は、複数のチャンネルであれば４チャンネルに限定されない。
　例えば、入力電圧信号ＶＩＮｐ／ＶＩＮｎは、電極または各種センサを介して生体から取得される生体信号であり、生体情報を表す。生体情報は、心電波形、脳波、脈拍、血圧、酸素飽和度、体温、心音または呼吸音等の少なくとも１つである。生体センサ１００は、同種の複数の生体情報を複数のチャンネルＣＨでそれぞれ取得してもよく、異種の生体情報を複数のチャンネルでそれぞれ取得してもよい。
　データ取得回路１０は、受信した入力電圧信号ＶＩＮｐ／ＶＩＮｎを増幅し、ノイズを除去し、デジタル出力信号ＤＯＵＴ（ＤＯＵＴ０－ＤＯＵＴ３）として、例えば制御回路２０に出力する。デジタル出力信号ＤＯＵＴは、末尾の数値が同じチャンネルＣＨの入力電圧信号ＶＩＮｐ／ＶＩＮｎを処理した信号である。データ取得回路１０の例は、図２および図３に示される。
　制御回路２０は、例えば、ＭＣＵ（Micro Controller Unit）２２および無線通信部２４を有する。ＭＣＵ２２は、制御プログラムを実行することで、生体センサ１００の全体の動作を制御する。例えば、ＭＣＵ２２は、信号線ＳＩＧを介して、生体情報の取得を開始する取得開始指示をデータ取得回路１０に出力してもよく、生体情報の取得を停止する取得停止指示をデータ取得回路１０に出力してもよい。なお、制御回路２０とデータ取得回路１０との間の情報のやりとりは、ＳＰＩ（Serial Peripheral Interface：登録商標）等のシリアルインタフェースを介して行われてもよい。
　ＭＣＵ２２は、データ取得回路１０が出力するデジタル出力信号ＤＯＵＴ（生体情報）を受信し、受信した生体情報をメモリ３０に書き込む。ＭＣＵ２２は、メモリ３０に保持されている生体情報を読み出し、無線通信部２４に出力する。特に限定されないが、制御回路２０とメモリ３０とは、ＳＰＩ等のシリアルインタフェースを介して接続されてもよい。なお、データ取得回路１０は、デジタル出力信号ＤＯＵＴ０－ＤＯＵＴ３をメモリ３０に直接書き込んでもよい。また、ＭＣＵ２２は、生体情報の取得開始指示または取得停止指示等を無線通信部２４を介して外部から受信し、データ取得回路１０の動作を制御してもよい。
　無線通信部２４は、ＭＣＵ２２からの制御に基づいて、生体センサ１００の外部に配置される外部機器との間で、アンテナ６０を介して通信する。例えば、無線通信部２４が外部機器に送信する生体情報は、メモリ３０に保持された生体情報でもよく、データ取得回路１０から出力され、メモリ３０に書き込まれる前の生体情報でもよい。
　バッテリ４０は、ＤＣ／ＤＣコンバータ５０に電源電圧ＶＣＣ１を出力する。ＤＣ／ＤＣコンバータ５０は、電源電圧ＶＣＣ１を使用して、電源電圧ＶＣＣ２、ＶＣＣ３を生成する。例えば、電源電圧ＶＣＣ２は、制御回路２０およびメモリ３０の動作電源として使用されるとともに、データ取得回路１０に搭載されるデジタル回路の動作電源として使用される。例えば、電源電圧ＶＣＣ３は、データ取得回路１０に搭載されるアナログ回路の動作電源として使用される。なお、メモリ３０には、データのプログラム用の電源電圧が供給されてもよい。この場合、ＤＣ／ＤＣコンバータ５０は、プログラム用の電源電圧を生成してもよい。
　図２は、図１のデータ取得回路１０の回路状態の一例を示す回路ブロック図である。データ取得回路１０は、各チャンネルＣＨ０－ＣＨ３に対応して、チョッパー回路ＡＣＰ１、アンプＡＭＰ、スイッチＳＷ１、チョッパー回路ＡＣＰ２、アナログローパスフィルタＬＰＦ（Ａ）、スイッチＳＷ２およびデジタルローパスフィルタＬＰＦ（Ｄ）を有する。データ取得回路１０は、チャンネルＣＨ０－ＣＨ３に共通に、マルチプレクサＭＵＸ、アナログデジタル変換器ＡＤＣ、チョッパー回路ＤＣＰ、スイッチＳＷ３およびデマルチプレクサＤＥＭＵＸを有する。また、データ取得回路１０は、スイッチＳＷ１－ＳＷ３の動作を制御する制御回路ＣＮＴＬと、クロック生成回路ＣＬＫＧＥＮとを有する。
　チョッパー回路ＡＣＰ１、アンプＡＭＰ、スイッチＳＷ１、チョッパー回路ＡＣＰ２およびアナログローパスフィルタＬＰＦ（Ａ）は、信号処理部の一例である。スイッチＳＷ１は、第３選択部の一例である。スイッチＳＷ２およびアナログデジタル変換器ＡＤＣは、第１変換部の一例である。スイッチＳＷ３およびデマルチプレクサＤＥＭＵＸは、第２変換部の一例である。スイッチＳＷ２は、第１選択部の一例であり、スイッチＳＷ３は、第２選択部の一例である。
　各チョッパー回路ＡＣＰ１は、チョッピングクロックＣＣＬＫに同期して、入力電圧信号ＶＩＮｐ／ＶＩＮｎ（アナログ信号）を変調する変調器として動作し、変調により得た差動の電圧信号をアンプＡＭＰに出力する。チョッパー回路ＡＣＰ１は、電圧信号を変調する第１アナログチョッパー回路の一例である。チョッピングクロックＣＣＬＫは、第１クロックの一例である。
　各アンプＡＭＰは、チョッパー回路ＡＣＰ１から受ける差動の電圧信号を増幅し、増幅した差動の電圧信号をスイッチＳＷ１に出力する。例えば、チャンネルＣＨ０のアンプＡＭＰは、差動の電圧信号ＶＩＮｐ０ＣＰ／ＶＩＮｎ０ＣＰを出力する。スイッチＳＷ１は、制御回路ＣＮＴＬからの制御信号に基づいて、アンプＡＭＰの出力をスイッチＳＷ２またはチョッパー回路ＡＣＰ２に接続する。
　各チョッパー回路ＡＣＰ２は、チョッピングクロックＣＣＬＫに同期して、アンプＡＭＰから出力される電圧信号（差動）を復調する復調器として動作し、復調により得た差動の電圧信号をローパスフィルタＬＰＦ（Ａ）に出力する。チョッパー回路ＡＣＰ２は、電圧信号を復調する第２アナログチョッパー回路の一例である。
　各ローパスフィルタＬＰＦ（Ａ）は、チョッパー回路ＡＣＰ２から受ける電圧信号の高周波成分を除去し、高周波成分を除去した電圧信号をスイッチＳＷ２に出力する。スイッチＳＷ２は、制御回路ＣＮＴＬからの制御信号に基づいて、アンプＡＭＰの出力またはローパスフィルタＬＰＦ（Ａ）の出力をマルチプレクサＭＵＸに接続する。
　マルチプレクサＭＵＸは、アナログデジタル変換器ＡＤＣから出力される選択信号ＳＥＬ［０：３］に応じて、スイッチ回路ＳＷ２を介して供給されるチャンネルＣＨ０－ＣＨ３の差動の電圧信号を順に選択する。マルチプレクサＭＵＸは、選択した差動の電圧信号をアナログデジタル変換器ＡＤＣに出力する。マルチプレクサＭＵＸは、複数のローパスフィルタＬＰＦ（Ａ）から並列に出力される電圧信号または複数のアンプＡＭＰから並列に出力される電圧信号を直列に変換する並列直列変換回路として機能する。マルチプレクサＭＵＸの動作の例は、図５に示される。
　マルチプレクサＭＵＸによりスイッチＳＷ２を介して並列に供給される複数の電圧信号を直列に変換することで、１つのアナログデジタル変換器ＡＤＣにより４チャンネルの入力電圧信号ＶＩＮｐ／ＶＩＮｎをデジタル値に変換することができる。複数のアナログデジタル変換器ＡＤＣが不要なため、複数の入力電圧信号ＶＩＮｐ／ＶＩＮｎを処理する場合にも、データ取得回路１０のチップサイズが増加することを抑制することができる。
　アナログデジタル変換器ＡＤＣは、マルチプレクサＭＵＸから受ける差動の電圧信号を、サンプリングクロックＳＣＬＫに同期してデジタル値に変換し、デジタル信号ＡＤＣＯＵＴとして出力する。サンプリングクロックＳＣＬＫは、第２クロックの一例である。また、アナログデジタル変換器ＡＤＣは、サンプリングクロックＳＣＬＫを利用して４ビットの選択信号ＳＥＬ［０：３］を生成し、生成した選択信号ＳＥＬ［０：３］をマルチプレクサＭＵＸに出力する。例えば、サンプリングクロックＳＣＬＫの周波数は、チョッピングクロックＣＣＬＫの周波数の２倍である。
　アナログデジタル変換器ＡＤＣは、サンプリングクロックＳＣＬＫに基づいて、チョッピングクロックＣＣＬＫの１周期の期間にハイレベルに設定される選択信号ＳＥＬ［０：３］を順に生成する。すなわち、選択信号ＳＥＬ［０：３］の各ビットは、チョッピングクロックＣＣＬＫの４サイクル毎に、チョッピングクロックＣＣＬＫの１周期の期間、ハイレベルに設定される。サンプリングクロックＳＣＬＫを利用してアナログデジタル変換器ＡＤＣにより選択信号ＳＥＬ［０：３］を生成することで、選択信号ＳＥＬ［０：３］を生成する回路を別途設ける必要がなくなる。これにより、データ取得回路１０の回路規模を低減することができる。
　チョッパー回路ＤＣＰは、チョッピングクロックＣＣＬＫに同期して、アナログデジタル変換器ＡＤＣから受けるデジタル信号ＡＤＣＯＵＴを復調する復調器として動作し、復調により得たデジタル信号ＤＣＰＯＵＴをスイッチＳＷ３に出力する。チョッパー回路ＤＣＰは、デジタル信号を復調するデジタルチョッパー回路である。
　スイッチＳＷ３は、制御回路ＣＮＴＬからの制御信号に基づいて、アナログデジタル変換器ＡＤＣの出力またはチョッパー回路ＤＣＰの出力をデマルチプレクサＤＥＭＵＸに接続する。
　デマルチプレクサＤＥＭＵＸは、制御回路ＣＮＴＬから受ける制御信号に基づいて、スイッチ回路ＳＷ３を介して供給されるチャンネルＣＨ０－ＣＨ３のデジタル信号をデジタル信号ＤＭＸＯＵＴ０－ＤＭＸＯＵＴ３のいずれかとして出力する。以下では、デジタル信号ＤＭＸＯＵＴ０－ＤＭＸＯＵＴ３を区別なく説明する場合、デジタル信号ＤＭＸＯＵＴと称される。デジタル信号ＤＭＸＯＵＴは、末尾の数値が同じチャンネルＣＨに対応する信号である。
　デマルチプレクサＤＥＭＵＸは、アナログデジタル変換器ＡＤＣから出力される直列のデジタル信号ＡＤＣＯＵＴまたはチョッパー回路ＤＣＰから出力される直列のデジタル信号ＤＣＰＯＵＴを並列のデジタル信号ＤＭＸＯＵＴに変換する直列並列変換回路として機能する。デマルチプレクサＤＥＭＵＸの動作の例は、図６に示される。
　各ローパスフィルタＬＰＦ（Ｄ）は、デマルチプレクサＤＥＭＵＸが出力するデジタル信号ＤＭＸＯＵＴの高周波成分を除去するフィルタリングを実施し、デジタル出力信号ＤＯＵＴ（ＤＯＵＴ０－ＤＯＵＴ３）として出力する。これにより、データ取得回路１０は、４チャンネルの入力電圧信号ＶＩＮｐ／ＶＩＮｎにそれぞれ対応する４つのデジタル出力信号ＤＯＵＴを出力することができる。
　データ取得回路１０は、４つのローパスフィルタＬＰＦ（Ｄ）を並列に動作させて４つのチャンネルＣＨ０－ＣＨ３の入力信号ＶＩＮｐ／ＶＩＮｎに対応するデジタル出力信号ＤＯＵＴを生成する。これにより、各ローパスフィルタＬＰＦ（Ｄ）で、複雑なフィルタ処理をする場合にも、４つのデジタル出力信号ＤＯＵＴ０－ＤＯＵＴ３をリアルタイムで出力することが可能になる。
　クロック生成回路ＣＬＫＧＥＮは、チョッピングクロックＣＣＬＫおよびサンプリングクロックＳＣＬＫを生成する。
　図２のスイッチＳＷ１、ＳＷ２、ＳＷ３の状態は、チョッパー回路ＡＣＰ２およびローパスフィルタＬＰＦ（Ａ）をバイパスし、デジタルチョッパー回路ＤＣＰを復調器として使用するデジタルチョッピングモードの状態を示す。デジタルチョッピングモードでは、スイッチＳＷ１、ＳＷ２は、アンプＡＭＰの出力をマルチプレクサＭＵＸに出力することで、チョッパー回路ＡＣＰ２およびローパスフィルタＬＰＦ（Ａ）を動作経路から切り離す。デジタルチョッピングモードは、第２モードの一例である。
　デジタルチョッピングモード中に、スイッチＳＷ１により、アンプＡＭＰの出力とチョッパー回路ＡＣＰ２との接続を遮断することで、チョッパー回路ＡＣＰ２の動作による充放電電流を低減することができる。これにより、例えば、アンプＡＭＰから出力される電圧信号ＶＩＮｐ０ＣＰ／ＶＩＮｎ０ＣＰのマルチプレクサＭＵＸへの伝搬遅延時間を低減することができ、データ取得回路１０を高速に動作させることができる。また、データ取得回路１０の消費電力を低減することができる。
　デジタルチョッピングモードでは、スイッチＳＷ３は、チョッパー回路ＤＣＰの出力をデマルチプレクサＤＥＭＵＸに接続する。すなわち、デジタルチョッピングモードでは、チョッパー回路ＡＣＰ１、アンプＡＭＰおよびチョッパー回路ＤＣＰが、いわゆるチョッピングアンプとして機能し、アンプＡＭＰで発生した１／ｆノイズは、チョッパー回路ＤＣＰにより変調され、ローパスフィルタＬＰＦ（Ｄ）により除去される。
　例えば、データ取得回路１０は、デジタルチョッピングモードにおいて、心音または呼吸音等の比較的高いサンプリングレートで処理される生体情報を取得可能である。以下では、デジタルチョッピングモードは、広帯域モードとも称される。
　なお、データ取得回路１０は、スイッチＳＷ１を持たなくてもよい。この場合、アンプＡＭＰの出力は、チョッパー回路ＡＣＰ２とスイッチＳＷ２とに常時接続される。スイッチＳＷ１を持たない場合、デジタルチョッピングモード中に、チョッパー回路ＡＣＰ２へのチョッピングクロックＣＣＬＫの供給を停止し、チョッパー回路ＡＣＰ２のチョッピングクロック端子ＣＣＬＫをロウレベルに固定してもよい。また、データ取得回路１０は、アナログデジタル変換器ＡＤＣとチョッパー回路ＤＣＰとの間にスイッチを有してもよい。この場合、スイッチは、デジタルチョッピングモード中にアナログデジタル変換器ＡＤＣとチョッパー回路ＤＣＰとを接続し、アナログチョッピングモード中にアナログデジタル変換器ＡＤＣとチョッパー回路ＤＣＰとの接続を遮断する。
　また、デマルチプレクサＤＥＭＵＸおよびローパスフィルタＬＰＦ（Ｄ）は、データ取得回路１０の外部（例えば、図１の制御回路２０内）に配置されてもよい。この場合、データ取得回路１０のチップサイズを低減することができる。また、スイッチＳＷ３の出力（４チャンネル分）を１ビットのデジタル出力信号ＤＯＵＴとして出力できるため、データ取得回路１０と制御回路２０との間のデジタル出力信号線の本数を低減することができる。この結果、データ取得回路１０および制御回路２０等が搭載される基板のサイズを低減することができる。
　図３は、図１のデータ取得回路１０の回路状態の別の例を示す回路ブロック図である。図３は、スイッチＳＷ１－ＳＷ３の状態が異なることを除き、図２と同じである。図３のスイッチＳＷ１－ＳＷ３の状態は、チョッパー回路ＡＣＰ２およびローパスフィルタＬＰＦ（Ａ）を使用し、チョッパー回路ＤＣＰをバイパスするアナログチョッピングモードの状態を示す。アナログチョッピングモードは、第１モードの一例である。
　アナログチョッピングモードでは、スイッチＳＷ１は、アンプＡＭＰの出力をチョッパー回路ＡＣＰ２に接続し、スイッチＳＷ２は、ローパスフィルタＬＰＦ（Ａ）の出力をマルチプレクサＭＵＸに接続する。また、アナログチョッピングモードでは、チョッパー回路ＤＣＰを動作経路から切り離す。
　すなわち、アナログチョッピングモードでは、チョッパー回路ＡＣＰ１、アンプＡＭＰおよびチョッパー回路ＡＣＰ２によるチョッピングアンプが動作し、アンプＡＭＰで発生した１／ｆノイズは、チョッパー回路ＡＣＰ２により変調され、ローパスフィルタＬＰＦ（Ａ）により除去される。
　例えば、データ取得回路１０は、アナログチョッピングモードにおいて、心電波形、脳波、脈拍、血圧、酸素飽和度または体温等の比較的低いサンプリングレートで処理される生体情報を取得可能である。以下では、アナログチョッピングモードは、通常モードとも称される。
　図４は、図２および図３のチョッパー回路ＡＣＰ１、ＡＣＰ２、ＤＣＰの例を示す回路図である。各チョッパー回路ＡＣＰ１、ＡＣＰ２は、互いに同じ回路である。各チョッパー回路ＡＣＰ１、ＡＣＰ２は、一対のスイッチＳＷａと一対のスイッチＳＷｂとを有する。なお、上述したように、データ取得回路１０がスイッチＳＷ１を持たない場合、デジタルチョッピングモード中にチョッパー回路ＡＣＰ２へのチョッピングクロックＣＣＬＫ、ＣＣＬＫＢの供給が停止されてもよい。この場合、チョッピングクロックＣＣＬＫ、ＣＣＬＫＢは、ロウレベルとハイレベルとにそれぞれ固定される。
　スイッチＳＷａは、チョッピングクロックＣＣＬＫのハイレベル期間にオンし、入力電圧信号ＶＩＮｐを出力電圧ＶＯＵＴｎとして出力し、入力電圧信号ＶＩＮｎを出力電圧ＶＯＵＴｐとして出力する。スイッチＳＷｂは、チョッピングクロックＣＣＬＫＢのハイレベル期間にオンし、入力電圧信号ＶＩＮｐを出力電圧ＶＯＵＴｐとして出力し、入力電圧信号ＶＩＮｎを出力電圧ＶＯＵＴｎとして出力する。チョッピングクロックＣＣＬＫＢは、チョッピングクロックＣＣＬＫと位相が逆であり、ハイレベル期間がチョッピングクロックＣＣＬＫのハイレベル期間と重ならないクロックである。
　各チョッパー回路ＡＣＰ１、ＡＣＰ２は、チョッピングクロックＣＣＬＫの１周期にスイッチＳＷａ、ＳＷｂのオン／オフを１回切り替え、出力信号ＶＯＵＴＰ、ＶＯＵＴＮの極性を反転する。各チョッパー回路ＡＣＰ１、ＡＣＰ２の動作は、数学的には、入力電圧信号ＶＩＮｐ、ＶＩＮｎの波形に矩形波を乗算する処理に相当する。
　チョッパー回路ＤＣＰは、排他的論理和回路ＥＯＲおよびセレクタＳＥＬを有する。排他的論理和回路ＥＯＲは、デジタル入力信号ＤＩＮと論理値"１"とを受け、デジタル入力信号ＤＩＮの論理を反転した信号をセレクタＳＥＬに出力する。セレクタＳＥＬは、チョッピングクロックＣＣＬＫのロウレベル期間にデジタル入力信号ＤＩＮをデジタル出力信号ＤＯＵＴとして出力する。
　セレクタＳＥＬは、チョッピングクロックＣＣＬＫのハイレベル期間にデジタル入力信号ＤＩＮの論理を反転した信号をデジタル出力信号ＤＯＵＴとして出力する。これにより、チョッパー回路ＤＣＰは、チョッピングクロックＣＣＬＫの周期でデジタル入力信号ＤＩＮの符号を反転したデジタル出力信号ＤＯＵＴを出力する。
　図５および図６は、図２のデータ取得回路１０のデジタルチョッピングモードでの動作の例を示すタイミング図である。図５では、チャンネルＣＨ０の入力電圧信号ＶＩＮｐ０の波形が例示されるが、データ取得回路１０は、全てのチャンネルＣＨ０－ＣＨ３で差動の入力電圧信号ＶＩＮｐ、ＶＩＮｎを受ける。
　まず、チョッパー回路ＡＣＰ１は、チョッピングクロックＣＣＬＫのハイレベル期間に差動の入力電圧信号ＶＩＮｐ０／ＶＩＮｎ０の極性を反転する。アンプＡＭＰは、チョッピングクロックＣＣＬＫのハイレベル期間に極性が反転された差動の電圧を増幅し、差動の電圧信号ＶＩＮｐ０ＣＰ／ＶＩＮｎ０ＣＰを出力する。図５では、電圧ＶＩＮｎ０ＣＰの波形は、省略される。電圧信号ＶＩＮｐ０ＣＰの波形の下に示す記号"－"は、極性が反転されていることを示す。電圧信号ＶＩＮｐ０ＣＰの波形の下に示す記号"＋"は、極性が反転されていないことを示す。
　マルチプレクサＭＵＸは、スイッチＳＷ１、ＳＷ２を介してアンプＡＭＰから出力される電圧信号（例えば、ＶＩＮｐ０ＣＰ）を受ける。マルチプレクサＭＵＸは、チョッピングクロックＣＣＬＫのサイクル毎にハイレベルに設定される４ビットの選択信号ＳＥＬ［０：３］の１つに対応するチャンネルＣＨのアンプＡＭＰから出力される電圧を順に選択する。
　マルチプレクサＭＵＸは、選択した電圧信号をアナログデジタル変換器ＡＤＣに出力する。チャンネルＣＨ０に対応する入力電圧信号ＶＩＮｐ０は、選択信号ＳＥＬ［０］のハイレベル期間に選択され、他の選択信号ＳＥＬ［１：３］のハイレベル期間には選択されない。なお、マルチプレクサＭＵＸは、０から３への更新を繰り返す２ビットの選択信号を受け、受けた選択信号をデコードすることで、選択信号ＳＥＬ［０：３］を内部で生成してもよい。
　アナログデジタル変換器ＡＤＣは、サンプリングクロックＳＣＬＫに同期して、マルチプレクサＭＵＸから受ける電圧信号をデジタル値ＡＤＣＯＵＴに順に変換する。例えば、サンプリングクロックＳＣＬＫの周波数は、チョッピングクロックＣＣＬＫの周波数の２倍または２倍以上である。このため、アナログデジタル変換器ＡＤＣは、チョッピングクロックＣＣＬＫの１周期に極性が"－"の電圧信号と極性が"＋"の電圧信号とをサンプリングする。
　これにより、アナログデジタル変換器ＡＤＣは、極性が"－"と"＋"の電圧信号ＶＩＮｐ０ＣＰ／ＶＩＮｎ０ＣＰを、順にデジタル値ＡＤＣＯＵＴ（データＤ０、Ｄ１、Ｄ２、Ｄ３）として取得することができる。また、選択信号ＳＥＬ［０：３］の各ビットが順にハイレベルに設定されるため、アナログデジタル変換器ＡＤＣは、チャンネルＣＨ０－ＣＨ３毎にデジタル値ＡＤＣＯＵＴ（データＤ０、Ｄ１、Ｄ２、Ｄ３）を順に取得することができる。
　図６において、チョッパー回路ＤＣＰは、チョッピングクロックＣＣＬＫのハイレベル期間に、アナログデジタル変換器ＡＤＣから受けるデジタル値ＡＤＣＯＵＴの符号を反転し、デジタル値ＤＣＰＯＵＴとして出力する。チョッパー回路ＤＣＰは、チョッピングクロックＣＣＬＫのロウレベル期間に、アナログデジタル変換器ＡＤＣから受けるデジタル値ＡＤＣＯＵＴの符号を反転せずにデジタル値ＤＣＰＯＵＴとして出力する。デジタル信号ＤＣＰＯＵＴに示すデータＤ０ｂ、Ｄ２ｂは、極性が反転されていることを示す。
　チョッパー回路ＤＣＰがチョッピングクロックＣＣＬＫのハイレベル期間に受けるデジタル値ＡＤＣＯＵＴは、チョッパー回路ＡＣＰ１で極性が反転され、増幅された電圧信号ＶＩＮｐ０ＣＰ／ＶＩＮｎ０ＣＰに対応する。これにより、チョッパー回路ＤＣＰから出力されるデジタル値ＤＣＰＯＵＴは、データ取得回路１０に供給される入力電圧信号ＶＩＮｐ／ＶＩＮｎの極性に戻される（復調）。
　デマルチプレクサＤＥＭＵＸは、チョッパー回路ＤＣＰから受けるデジタル値ＤＣＰＯＵＴを４つのローパスフィルタＬＰＦ（Ｄ）のいずれかにデジタル値ＤＭＸＯＵＴ（ＤＭＸＯＵＴ０－ＤＭＸＯＵＴ３）として出力する。例えば、各ローパスフィルタＬＰＦ（Ｄ）は、チョッピングクロックＣＣＬＫの４周期毎にデジタル値ＤＭＸＯＵＴを受ける。また、４つのローパスフィルタＬＰＦ（Ｄ）が受けるデジタル値ＤＭＸＯＵＴは、チョッピングクロックＣＣＬＫの１サイクルずつずれている。
　これにより、アナログデジタル変換器ＡＤＣから直列に出力されるデジタル値ＡＤＣＯＵＴを、チャンネルＣＨ０－ＣＨ３のそれぞれに対応する並列のデジタル値ＤＭＸＯＵＴとして、４つのローパスフィルタＬＰＦ（Ｄ）に供給することができる。
　この後、図２に示す各ローパスフィルタＬＰＦ（Ｄ）は、受けたデジタル値ＤＭＸＯＵＴの高周波成分を除去し、図２のデジタル出力信号ＤＯＵＴ（ＤＯＵＴ０－ＤＯＵＴ３）として出力する。例えば、デジタル出力信号ＤＯＵＴ（ＤＯＵＴ０－ＤＯＵＴ３）は、図１の制御回路２０に出力される。
　なお、アナログチョッピングモードでの動作は、図５でマルチプレクサＭＵＸがローパスフィルタＬＰＦ（Ａ）の出力を選択し、図６でデマルチプレクサＤＥＭＵＸがデジタル信号ＡＤＣＯＵＴをデジタル信号ＤＭＸＯＵＴとして出力することを除き、図５および図６と同様である。
　図７は、図２および図３のデータ取得回路１０において、デジタルチョッピングモードとアナログチョッピングモードとの動作の概要を示す説明図である。デジタルチョッピングモードでは、変調用のアナログチョッパー回路ＡＣＰ１およびアンプＡＭＰと、アナログデジタル変換器ＡＤＣの出力に接続された復調用のデジタルチョッパー回路ＤＣＰとにより、デジタルチョッパーアンプが構成される。
　デジタルチョッパーアンプでは、アンプＡＭＰにより増幅された変調後のアナログ信号がデジタル信号に変換された後、デジタルチョッパー回路ＤＣＰで復調される。そして、アンプＡＭＰの増幅により発生した１／ｆノイズは、復調用のデジタルチョッパー回路ＤＣＰにより高周波側に移動され、デジタルローパスフィルタＬＰＦ（Ｄ）により除去される。デジタルローパスフィルタＬＰＦ（Ｄ）の通過帯域は、アナログローパスフィルタＬＰＦ（Ａ）の通過帯域より広く、信号を遮断する帯域の境界が急峻である。このため、ノイズが除去された広帯域の入力電圧信号ＶＩＮｐ／ＶＩＮｎを生体情報として取得することができる。
　一方、アナログチョッピングモードでは、変調用のアナログチョッパー回路ＡＣＰ１、アンプＡＭＰおよび復調用のアナログチョッパー回路ＡＣＰ２により、アナログチョッパーアンプ（ＬＮＡ；Low Noise Amplifier）が構成される。アンプＡＭＰの増幅により発生した１／ｆノイズは、アナログチョッパー回路ＡＣＰ２により高周波領域に移動され、アナログのローパスフィルタＬＰＦ（Ａ）により除去される。しかしながら、アナログローパスフィルタＬＰＦ（Ａ）は、デジタルローパスフィルタＬＰＦ（Ｄ）の通過帯域より狭く、信号を遮断する帯域の境界がなだらかであるため、入力電圧信号ＶＩＮｐ／ＶＩＮｎの通過帯域が制限されてしまう。
　図８は、デジタルチョッピングモードにおいて、図２のチョッパー回路ＤＣＰにより復調される前のデジタル信号と、ローパスフィルタＬＰＦ（Ｄ）から出力されるデジタル信号とのスペクトラムの例を示す説明図である。図８の上は、図２のアナログデジタル変換器ＡＤＣから出力され、チョッパー回路ＤＣＰに供給されるデジタル信号ＡＤＣＯＵＴのスペクトラムを示す。図８の下は、デジタルローパスフィルタＬＰＦ（Ｄ）から出力されるデジタル信号ＤＯＵＴのスペクトラムを示す。特に限定されないが、図８では、入力電圧信号ＶＩＮｐ／ＶＩＮｎの周波数は、１１Ｈｚである。
　デジタル信号ＡＤＣＯＵＴのスペクトラムでは、デジタル信号ＡＤＣＯＵＴで示される入力電圧信号ＶＩＮｐ／ＶＩＮｎは、チョッパー回路ＡＣＰ１による変調で、チョッピングクロックＣＣＬＫの周波数と同じ１６．３８４ＫＨｚに移動される。デジタル信号ＡＤＣＯＵＴのスペクトラムには、１／ｆノイズとホワイトノイズとが含まれる。
　一方、デジタル信号ＤＯＵＴのスペクトラムでは、デジタル信号ＤＯＵＴで示される入力電圧信号ＶＩＮｐ／ＶＩＮｎは、チョッパー回路ＤＣＰによる復調で、元の周波数である１１Ｈｚに戻される。また、チョッパー回路ＤＣＰによる復調で高周波帯域に移動した１／ｆノイズは、ローパスフィルタＬＰＦ（Ｄ）によりで除去される。例えば、デジタル信号ＤＯＵＴのＳＮＤＲ（Signal to Noise and Distortion Ratio）は、６０．１ｄＢと良好である。
　図９は、通常モード（アナログチョッピングモード）と広帯域モード（デジタルチョッピングモード）において取得可能な入力電圧信号ＶＩＮｐ／ＶＩＮｎの帯域の例を示す説明図である。入力電圧信号ＶＩＮｐ／ＶＩＮｎの高帯域側のカットオフ周波数は、通常モードでは３５０Ｈｚであり、広帯域モードでは３．１ｋＨである。
　したがって、入力電圧信号ＶＩＮｐ／ＶＩＮｎの帯域に応じてアナログチョッピングモードまたはデジタルチョッピングモードのいずれかのうち適切なモードでデータ取得回路１０を動作させることができる。例えば、通常モードは、アンプＡＭＰのホワイトノイズまたは外来ノイズを広帯域モードに比べて低減できる場合がある。この場合、心電図信号等の狭帯域の信号のみを取得するアプリケーションでは、通常モードで取得した方がよい。なお、入力電圧信号ＶＩＮｐ／ＶＩＮｎの低帯域側のカットオフ周波数は、モードに依存せず、例えば、０．１Ｈｚ以下である。
　以上、この実施形態では、時分割多重により複数の入力電圧信号ＶＩＮｐ／ＶＩＮｎを取得可能なデータ取得回路１０および生体センサ１００において、動作モードに応じて、入力電圧信号ＶＩＮｐ／ＶＩＮｎを取得可能な帯域を切り替えることができる。したがって、例えば、心電波形、脳波、脈拍、血圧、酸素飽和度または体温等の比較的低いサンプリングレートで処理される生体情報と、心音または呼吸音等の比較的高いサンプリングレートで処理される生体情報を１つの生体センサ１００により処理することができる。
　すなわち、複数の周波数帯域の生体情報を適切に取得可能なデータ取得回路１０および生体センサ１００を提供することができる。換言すれば、例えば、心電計の機能と心音計の機能とを兼ね備えたマルチタイプの生体センサ１００を提供することができる。この際、生体センサ１００に心電計用のデータ取得回路と心音計用のデータ取得回路とを搭載しなくてよい。この結果、マルチタイプの生体センサ１００のコストを低減することができ、マルチタイプの生体センサ１００を小型化することができる。
　また、例えば、アナログチョッピングモードとデジタルチョッピングモードとを交互に切り替えることで、周波数帯域の低い生体情報と周波数帯域の高い生体情報とを時分割で取得することができる。
　マルチプレクサＭＵＸとデマルチプレクサＤＥＭＵＸとを使用することで、アナログデジタル変換器ＡＤＣおよびチョッパー回路ＤＣＰを複数の差動の入力電圧信号ＶＩＮｐ／ＶＩＮｎに共通に使用することができる。これにより、アナログデジタル変換器ＡＤＣおよびチョッパー回路ＤＣＰを複数の差動の入力電圧信号ＶＩＮｐ／ＶＩＮｎ毎に設ける場合に比べて、データ取得回路１０の回路規模を削減することができる。
　デジタルチョッピングモード中、スイッチＳＷ１によりアンプＡＭＰの出力をチョッパー回路ＡＣＰ２の入力から切り離し、チョッピングクロックＣＣＬＫのチョッピングクロックＣＣＬＫへの供給を停止することで、データ取得回路１０の消費電力を削減することができる。
　サンプリングクロックＳＣＬＫを利用してアナログデジタル変換器ＡＤＣにより選択信号ＳＥＬ［０：３］を生成することで、選択信号ＳＥＬ［０：３］を生成する回路を別途設ける必要がなくなる。これにより、データ取得回路１０の回路規模を低減することができる。
　４つのローパスフィルタＬＰＦ（Ｄ）を並列に動作させることで、各ローパスフィルタＬＰＦ（Ｄ）で、複雑なフィルタ処理をする場合にも、４つのデジタル出力信号ＤＯＵＴ０－ＤＯＵＴ３をリアルタイムで出力することが可能になる。
　デジタルチョッピングモード中に、スイッチＳＷ１により、アンプＡＭＰの出力とチョッパー回路ＡＣＰ２との接続を遮断することで、チョッパー回路ＡＣＰ２の動作による充放電電流を低減することができる。これにより、例えば、アンプＡＭＰから出力される電圧信号ＶＩＮｐ０ＣＰ／ＶＩＮｎ０ＣＰのマルチプレクサＭＵＸへの伝搬遅延時間を低減することができ、データ取得回路１０を高速に動作させることができる。また、データ取得回路１０の消費電力を低減することができる。
　以上、各実施形態に基づき本発明の説明を行ってきたが、本発明は、具体的に開示された実施の形態に限定されるものではなく、これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができる。
　例えば、データ取得回路１０は、生体センサ１００への適用に限定されず、温度、光、圧力、地磁気等の生体信号以外の信号を検出するセンサに搭載されてもよい。また、例えば、データ取得回路１０は、差動の入力電圧信号ＶＩＮｐ／ＶＩＮｎではなく、単相の入力信号を処理してもよい。
　本発明の態様は、例えば、以下の通りである。
＜１＞
　直列に接続される第１アナログチョッパー回路、アンプ、第２アナログチョッパー回路およびアナログフィルタを各々有し、前記第１アナログチョッパー回路でアナログ信号をそれぞれ受ける複数の信号処理部と、
　第１モード中に複数の前記アナログフィルタから出力されるアナログ信号を直列に変換し、第２モード中に複数の前記アンプから出力されるアナログ信号を直列に変換する第１変換部と、
　前記第１変換部により直列に変換されたアナログ信号をデジタル信号に変換するアナログデジタル変換器と、
　前記アナログデジタル変換器の出力に接続されたデジタルチョッパー回路と、
　前記第１モード中に前記アナログデジタル変換器から出力されるデジタル信号を並列のデジタル信号に変換し、前記第２モード中に前記デジタルチョッパー回路から出力されるデジタル信号を並列のデジタル信号に変換する第２変換部と、
　前記第２変換部が変換した並列のデジタル信号をそれぞれフィルタリングする複数のデジタルフィルタと、
　を有することを特徴とするデータ取得回路。
＜２＞
　複数の前記アンプは、並列に動作し、
　前記第１アナログチョッパー回路、前記第２アナログチョッパー回路および前記デジタルチョッパー回路は、共通の第１クロックに同期して動作し、
　前記第１変換部は、
　第１モード中に複数の前記アナログフィルタからそれぞれ出力されるアナログ信号を選択し、第２モード中に複数の前記アンプからそれぞれ出力されるアナログ信号を選択する第１選択部と、
　前記第１選択部が選択した複数のアナログ信号を、前記第１クロックの１周期毎に順に選択するマルチプレクサと、を有すること
　を特徴とする＜１＞に記載のデータ取得回路。
＜３＞
　前記アナログデジタル変換器は、
　前記第１クロックの周波数の２倍以上の周波数を有する第２クロックに同期してアナログ信号をサンプリングし、
　前記マルチプレクサに前記複数のアナログ信号のいずれかを順に選択させる選択信号を、前記第２クロックを利用して生成すること
　を特徴とする＜２＞に記載のデータ取得回路。
＜４＞
　前記第２変換部は、
　前記第１モード中に前記アナログデジタル変換器から出力されるデジタル信号を選択し、前記第２モード中に前記デジタルチョッパー回路から出力されるデジタル信号を選択する第２選択部と、
　前記第２選択部が選択したデジタル信号を、前記第１クロックの１周期毎に複数の出力から順に出力するデマルチプレクサと、を有し、
　複数のデジタルフィルタは、前記デマルチプレクサの出力にそれぞれ接続されること
　を特徴とする＜２＞または＜３＞に記載のデータ取得回路。
＜５＞
　前記第１モード中に前記アンプの出力を前記第２アナログチョッパー回路に接続し、第２モード中に前記アンプの出力を前記第１変換部に接続する第３選択部を有すること
　を特徴とする＜１＞ないし＜４＞のいずれか１項に記載のデータ取得回路。
＜６＞
　前記アナログフィルタおよび前記デジタルフィルタは、ローパスフィルタであること
　を特徴とする＜１＞ないし＜５＞のいずれか１項に記載のデータ取得回路。
＜７＞
　生体情報を取得するデータ取得回路と、前記データ取得回路の動作を制御する制御回路と、を有する生体センサであって、
　前記データ取得回路は、
　直列に接続される第１アナログチョッパー回路、アンプ、第２アナログチョッパー回路およびアナログフィルタを各々有し、前記第１アナログチョッパー回路でアナログ信号を前記生体情報としてそれぞれ受ける複数の信号処理部と、
　第１モード中に複数の前記アナログフィルタから出力されるアナログ信号を直列に変換し、第２モード中に複数の前記アンプから出力されるアナログ信号を直列に変換する第１変換部と、
　前記第１変換部により直列に変換されたアナログ信号をデジタル信号に変換するアナログデジタル変換器と、
　前記アナログデジタル変換器の出力に接続されたデジタルチョッパー回路と、
　前記第１モード中に前記アナログデジタル変換器から出力されるデジタル信号を並列のデジタル信号に変換し、前記第２モード中に前記デジタルチョッパー回路から出力されるデジタル信号を並列のデジタル信号に変換する第２変換部と、
　前記第２変換部が変換した並列のデジタル信号をそれぞれフィルタリングする複数のデジタルフィルタと、
　を有することを特徴とする生体センサ。
　本出願は、２０２２年８月２５日に日本国特許庁に出願した特願２０２２－１３３９１８号に基づく優先権を主張し、前記出願に記載された全ての記載内容を援用するものである。
　１０　データ取得回路
　２０　制御回路
　２２　ＭＣＵ
　２４　無線通信部
　３０　メモリ
　４０　バッテリ
　５０　ＤＣ／ＤＣコンバータ
　６０　アンテナ
　１００　生体センサ
　ＡＣＰ１、ＡＣＰ２　チョッパー回路
　ＡＤＣ　アナログデジタル変換器
　ＡＤＣＯＵＴ　デジタル信号
　ＡＭＰ　アンプ
　ＣＣＬＫ　チョッピングクロック
　ＣＨ０－ＣＨ３　チャンネル
　ＣＬＫＧＥＮ　クロック生成回路
　ＤＣＰ　チョッパー回路
　ＤＣＰＯＵＴ　デジタル信号
　ＤＥＭＵＸ　デマルチプレクサ
　ＤＭＸＯＵＴ０－ＤＭＸＯＵＴ３　デジタル信号
　ＤＯＵＴ０－ＤＯＵＴ３　デジタル出力信号
　ＩＮ　入力端子
　ＬＰＦ（Ａ）、ＬＰＦ（Ｄ）　ローパスフィルタ
　ＭＵＸ　マルチプレクサ
　ＳＣＬＫ　サンプリングクロック
　ＳＷ１－ＳＷ３　スイッチ
　ＶＩＮｎ０－ＶＩＮｎ３　入力電圧信号
　ＶＩＮｎ０ＣＰ　電圧信号
　ＶＩＮｐ０－ＶＩＮｐ３　入力電圧信号
　ＶＩＮｐ０ＣＰ　電圧信号

Claims (7)

  1. 　直列に接続される第１アナログチョッパー回路、アンプ、第２アナログチョッパー回路およびアナログフィルタを各々有し、前記第１アナログチョッパー回路でアナログ信号をそれぞれ受ける複数の信号処理部と、
    　第１モード中に複数の前記アナログフィルタから出力されるアナログ信号を直列に変換し、第２モード中に複数の前記アンプから出力されるアナログ信号を直列に変換する第１変換部と、
    　前記第１変換部により直列に変換されたアナログ信号をデジタル信号に変換するアナログデジタル変換器と、
    　前記アナログデジタル変換器の出力に接続されたデジタルチョッパー回路と、
    　前記第１モード中に前記アナログデジタル変換器から出力されるデジタル信号を並列のデジタル信号に変換し、前記第２モード中に前記デジタルチョッパー回路から出力されるデジタル信号を並列のデジタル信号に変換する第２変換部と、
    　前記第２変換部が変換した並列のデジタル信号をそれぞれフィルタリングする複数のデジタルフィルタと、
    　を有することを特徴とするデータ取得回路。
  2. 　複数の前記アンプは、並列に動作し、
    　前記第１アナログチョッパー回路、前記第２アナログチョッパー回路および前記デジタルチョッパー回路は、共通の第１クロックに同期して動作し、
    　前記第１変換部は、
    　第１モード中に複数の前記アナログフィルタからそれぞれ出力されるアナログ信号を選択し、第２モード中に複数の前記アンプからそれぞれ出力されるアナログ信号を選択する第１選択部と、
    　前記第１選択部が選択した複数のアナログ信号を、前記第１クロックの１周期毎に順に選択するマルチプレクサと、を有すること
    　を特徴とする請求項１に記載のデータ取得回路。
  3. 　前記アナログデジタル変換器は、
    　前記第１クロックの周波数の２倍以上の周波数を有する第２クロックに同期してアナログ信号をサンプリングし、
    　前記マルチプレクサに前記複数のアナログ信号のいずれかを順に選択させる選択信号を、前記第２クロックを利用して生成すること
    　を特徴とする請求項２に記載のデータ取得回路。
  4. 　前記第２変換部は、
    　前記第１モード中に前記アナログデジタル変換器から出力されるデジタル信号を選択し、前記第２モード中に前記デジタルチョッパー回路から出力されるデジタル信号を選択する第２選択部と、
    　前記第２選択部が選択したデジタル信号を、前記第１クロックの１周期毎に複数の出力から順に出力するデマルチプレクサと、を有し、
    　複数のデジタルフィルタは、前記デマルチプレクサの出力にそれぞれ接続されること
    　を特徴とする請求項２または請求項３に記載のデータ取得回路。
  5. 　前記第１モード中に前記アンプの出力を前記第２アナログチョッパー回路に接続し、第２モード中に前記アンプの出力を前記第１変換部に接続する第３選択部を有すること
    　を特徴とする請求項１ないし請求項３のいずれか１項に記載のデータ取得回路。
  6. 　前記アナログフィルタおよび前記デジタルフィルタは、ローパスフィルタであること
    　を特徴とする請求項１ないし請求項３のいずれか１項に記載のデータ取得回路。
  7. 　生体情報を取得するデータ取得回路と、前記データ取得回路の動作を制御する制御回路と、を有する生体センサであって、
    　前記データ取得回路は、
    　直列に接続される第１アナログチョッパー回路、アンプ、第２アナログチョッパー回路およびアナログフィルタを各々有し、前記第１アナログチョッパー回路でアナログ信号を前記生体情報としてそれぞれ受ける複数の信号処理部と、
    　第１モード中に複数の前記アナログフィルタから出力されるアナログ信号を直列に変換し、第２モード中に複数の前記アンプから出力されるアナログ信号を直列に変換する第１変換部と、
    　前記第１変換部により直列に変換されたアナログ信号をデジタル信号に変換するアナログデジタル変換器と、
    　前記アナログデジタル変換器の出力に接続されたデジタルチョッパー回路と、
    　前記第１モード中に前記アナログデジタル変換器から出力されるデジタル信号を並列のデジタル信号に変換し、前記第２モード中に前記デジタルチョッパー回路から出力されるデジタル信号を並列のデジタル信号に変換する第２変換部と、
    　前記第２変換部が変換した並列のデジタル信号をそれぞれフィルタリングする複数のデジタルフィルタと、
    　を有することを特徴とする生体センサ。
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