WO2024029835A1 - 평판형 코일 - Google Patents

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WO2024029835A1
WO2024029835A1 PCT/KR2023/010902 KR2023010902W WO2024029835A1 WO 2024029835 A1 WO2024029835 A1 WO 2024029835A1 KR 2023010902 W KR2023010902 W KR 2023010902W WO 2024029835 A1 WO2024029835 A1 WO 2024029835A1
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conductor
conductor layer
track
conductor track
center point
Prior art date
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PCT/KR2023/010902
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English (en)
French (fr)
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최현준
변강일
한진욱
강요한
김광록
안호섭
응우옌 티두옌
Original Assignee
엘지전자 주식회사
울산과학기술원
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Publication date
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    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
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    • H01F2017/004—Printed inductances with the coil helically wound around an axis without a core
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    • H01F2017/0073—Printed inductances with a special conductive pattern, e.g. flat spiral
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    • H01F27/2804—Printed windings
    • H01F2027/2809—Printed windings on stacked layers

Definitions

  • This specification relates to a planar coil.
  • a coil is a passive element made by winding a conductor through which current can flow several times.
  • a core coil is a coil made by wrapping a conductor several times around a core in the shape of a bar, cylinder, or cylinder.
  • an air core coil is a coil made by winding a conductor several times in a cylindrical or circular shape, and there is no core at the center of the air core coil.
  • Electromagnetic induction can be applied to inductive heating to heat a load placed around a coil or to wireless power transmission to transmit power to a load placed around a coil.
  • Flat coils are mainly used in induction heating devices or wireless power transmission devices.
  • a flat coil is a type of air core coil and is made by winding a conductor several times in a spiral shape in one dimension. Therefore, a planar coil may also be referred to as a helical coil.
  • Eddy currents induced by the planar coil may flow in a load provided to face the planar coil.
  • the size of the eddy current induced in the load can vary depending on various factors, such as the type or number of turns of the conductor used in the flat coil.
  • the purpose of the present specification is to provide a planar coil that can increase the strength of the magnetic field formed around the planar coil and increase the magnetic flux density.
  • the purpose of the present specification is to provide a planar coil in which resistance is reduced by reducing skin effect.
  • a planar coil according to an embodiment may include a substrate and a conductor layer disposed on at least one of a first side or a second side of the substrate and including a plurality of conductor tracks.
  • each conductor track may be placed according to a different placement spacing.
  • each conductor track may have a different width.
  • the arrangement spacing may decrease as the distance between the center point of the conductor layer and each conductor track increases.
  • the arrangement spacing may decrease as it moves from the center point of the conductor layer to the edge of the conductor layer.
  • the arrangement interval may decrease.
  • the width of each conductor track may decrease.
  • the width of each conductor track may decrease as it moves from the center point of the conductor layer to the edge of the conductor layer.
  • the width of each conductor track may decrease.
  • each conductor track may include one or more conductor lanes.
  • each conductor lane included in one conductor track may be arranged according to the same arrangement spacing.
  • the width of the conductor lane included in each conductor track may decrease.
  • the width of the conductor lane included in each conductor track may decrease as it moves from the center point of the conductor layer to the edge of the conductor layer.
  • the width of the conductor lane included in each conductor track may decrease.
  • the width of each conductor lane included in one conductor track may be the same.
  • the conductor layer may include a first conductor layer disposed on the first surface and a second conductor layer disposed on the second surface.
  • the first conductor layer and the second conductor layer may be electrically connected by a connector passing through a via hole formed in the substrate.
  • the first conductor layer and the second conductor layer may have complementary patterns.
  • each conductor track may include a first parallel section, a first cross section, a second parallel section, and a second cross section.
  • the strength of the magnetic field formed around the planar coil increases and the magnetic flux density increases compared to the prior art. Therefore, the performance of devices that utilize the electromagnetic induction phenomenon caused by a planar coil can be improved.
  • a first conductor layer disposed on the first side of the substrate and a second conductor layer disposed on the second side of the substrate are electrically connected by a connector passing through a via hole. It has a structure that is Therefore, compared to a general planar coil, the skin effect is reduced, which reduces resistance and reduces the loss of eddy current induced by the coil.
  • FIG. 1 is a perspective view of a planar coil according to one embodiment.
  • Figure 2 shows a first conductor layer disposed on the first side of a planar coil according to one embodiment.
  • FIG 3 shows a second conductor layer disposed on the second side of a planar coil according to one embodiment.
  • Figure 4 shows a first conductor layer and a second conductor layer viewed from the first side of a planar coil according to one embodiment, assuming that the substrate is transparent.
  • Figure 5 is an enlarged view of a portion of the conductor layer shown in Figure 4.
  • FIG. 6 shows a pattern of conductor lanes included in an arbitrary conductor track included in the first conductor layer shown in FIG. 2.
  • FIG. 7 shows a pattern of conductor lanes included in an arbitrary conductor track included in the second conductor layer shown in FIG. 3.
  • FIG. 8 shows the combined structure of the conductor lanes shown in FIGS. 6 and 7.
  • Figure 9 is an observation from the bottom of the container when the container provided on the top of the planar coil is heated by induction heating by the planar coil in which each conductor track is arranged according to the same arrangement spacing and has the same width. shows the resistance loss distribution.
  • FIG. 10 shows the distribution of resistance loss observed on the bottom of the container when the container provided on the top of the planar coil is heated by an induction heating method having the structure shown in FIGS. 2 to 8.
  • FIG. 1 is a perspective view of a planar coil according to one embodiment.
  • the planar coil 1 includes a substrate 10 and a conductor layer 20 disposed on at least one of the first surface 11 and the second surface 12 of the substrate 10.
  • the substrate 10 may be a flat substrate having a first surface 11 and a second surface 12 .
  • Examples of the substrate 10 include a printed circuit board made of a rigid insulating material such as epoxy resin or phenol resin, or a flexible printed circuit board made of a soft insulating material such as polyimide.
  • the type of substrate 10 is not limited to this.
  • a conductor layer 20 made of a conductive material is attached, fixed, or mounted on at least one surface of the first surface 11 and the second surface 12 of the substrate 10. It can be.
  • the conductor layer 20 is a conductor wound with a predetermined number of turns based on the center point C.
  • FIG. 1 shows an embodiment in which the shape of the conductor layer 20 is circular, the conductor layer 20 may have a different shape (eg, oval or square) depending on the embodiment.
  • Figure 1 shows an embodiment in which the conductor layer 20 is disposed on the first side 11 of the substrate 10.
  • the conductor layer 20 may be disposed on the second surface 12, or may be disposed on the first surface 11 and the second surface 12, respectively.
  • conductor layer 20 may include multiple conductor tracks.
  • the conductor layer 20 includes a first conductor track (T1), a second conductor track (T2), a third conductor track (T3), and a fourth conductor track (T4).
  • the number of conductor tracks included in the conductor layer 20 may be equal to the number of turns of the conductor layer 20.
  • the number of turns of the conductor layer 20 is 4, so the conductor layer 20 includes four conductor tracks T1 to T4.
  • the number of conductor tracks included in the conductor layer 20 may vary depending on the embodiment.
  • each conductor track may be placed according to a different placement spacing.
  • the arrangement spacing (W1) between the first conductor track (T1) and the second conductor track (T2), the arrangement spacing (W2) between the second conductor track (T2) and the third conductor track (T3), The arrangement spacing (W3) between the third conductor track (T3) and the fourth conductor track (T4) may be different.
  • the arrangement spacing between the conductor tracks T1 to T4 may decrease. In other words, the arrangement spacing between the conductor tracks T1 to T4 may decrease as it moves from the center point C of the conductor layer 20 to the edge of the conductor layer 20. In other words, as the number of turns of the conductor layer 20 increases with respect to the center point of the conductor layer 20, the arrangement spacing between the conductor tracks T1 to T4 may decrease.
  • the arrangement spacing (W1) between the first conductor track (T1) whose distance from the center point (C) is D1 and the second conductor track (T2) whose distance from the center point (C) is D2 greater than D1. may be greater than the arrangement spacing (W2) between the second conductor track (T2) whose distance from the center point (C) is D2 and the third conductor track (T3) whose distance from the center point (C) is D3 greater than D2.
  • the arrangement spacing (W2) between the second conductor track (T2) whose distance from the center point (C) is D2 and the third conductor track (T3) whose distance from the center point (C) is D3 greater than D2 is, It may be larger than the arrangement spacing (W3) between the third conductor track (T3) whose distance from (C) is D3 and the fourth conductor track (T4) whose distance from the center point (C) is D4 which is greater than D3.
  • the arrangement spacing (W1, W2, W3) between conductor tracks (T1 to T4) may be reduced at a constant rate.
  • each conductor track may have a different width.
  • the width (P1) of the first conductor track (T1), the width (P2) of the second conductor track (T2), the width (P3) of the third conductor track (T3), and the fourth conductor track ( The width (P4) of T4) may be different.
  • the width of each conductor track T1 to T4 may decrease. In other words, the width of each conductor track T1 to T4 may decrease as it moves from the center point C of the conductor layer 20 to the edge of the conductor layer 20. In other words, as the number of turns of the conductor layer 20 increases with respect to the center point of the conductor layer 20, the width of each conductor track T1 to T4 may decrease.
  • the width (P1) of the first conductor track (T1) whose distance from the center point (C) is D1 is the width (P1) of the second conductor track (T2) whose distance from the center point (C) is D2 ( It can be larger than P2).
  • the width (P2) of the second conductor track (T2) whose distance from the center point (C) is D2 may be greater than the width (P3) of the third conductor track (T3) whose distance from the center point (C) is D3. there is.
  • the width (P3) of the third conductor track (T3) whose distance from the center point (C) is D3 may be greater than the width (P4) of the fourth conductor track (T4) whose distance from the center point (C) is D4. there is.
  • the widths P1, P2, and P3 of each conductor track T1 to T4 may be reduced by a constant ratio.
  • a first connection terminal 21 and a second connection terminal 22 may be connected to one end of an arbitrary conductor track included in the conductor layer 20, respectively.
  • the first connection terminal 21 may be connected to one end of the first conductor track T1
  • the second connection terminal 22 may be connected to one end of the fourth conductor track T4.
  • a connection terminal (eg, a positive terminal and a negative terminal) electrically connected to the power supply device may be connected to the first connection terminal 21 and the second connection terminal 22, respectively.
  • FIG. 2 shows a first conductor layer disposed on a first side of a planar coil according to an embodiment
  • FIG. 3 shows a second conductor layer disposed on a second side of a planar coil according to an embodiment
  • Figure 4 also shows a first conductor layer and a second conductor layer viewed from the first side of a planar coil according to one embodiment, assuming that the substrate is transparent.
  • Figure 5 is an enlarged view of a portion 400 of the conductor layer shown in Figure 4.
  • the planar coil 1 shown in FIGS. 2 to 4 includes a substrate 10 and a conductor layer 20.
  • the conductor layer 20 includes a first conductor layer 30 disposed on the first side 11 of the substrate 10 and a second conductor layer 40 disposed on the second side 12 of the substrate 10. Includes.
  • a first connection terminal 31 and a second connection terminal 32 may be connected to one end of an arbitrary conductor track included in the conductor layer 20, respectively.
  • a connection terminal eg, a positive terminal and a negative terminal
  • electrically connected to the power supply device may be connected to the first connection terminal 31 and the second connection terminal 32, respectively.
  • current may be supplied from the power supply device to the first conductor layer 30.
  • a first connection terminal 41 and a second connection terminal 42 may be connected to both ends of the second conductor layer 40, respectively.
  • a connection terminal eg, a positive terminal and a negative terminal
  • electrically connected to the power supply device may be connected to the first connection terminal 41 and the second connection terminal 42, respectively.
  • current may be supplied from the power supply device to the second conductor layer 40.
  • first connection terminal 31 and the first connection terminal 41 may be electrically connected to each other to form one connection terminal.
  • second connection terminal 32 and the second connection terminal 42 may be electrically connected to each other to form one connection terminal.
  • the first conductor layer 30 disposed on the first side 11 of the substrate 10 and the second conductor layer 40 disposed on the second side 12 of the substrate 10 have complementary patterns to each other. You can.
  • the first conductor layer 30 and the second conductor layer 40 may be electrically connected to each other by a connector passing through a via hole formed in the substrate 10.
  • the connector may be made from a conductive material (eg, metal).
  • conductor layer 20 may include multiple conductor tracks.
  • the conductor layer 20 includes a first conductor track (T1), a second conductor track (T2), a third conductor track (T3), a fourth conductor track (T4), It includes a fifth conductor track (T5).
  • the number of conductor tracks included in the conductor layer 20 may be equal to the number of turns of the conductor layer 20.
  • the number of turns of the conductor layer 20 is 5, so the conductor layer 20 includes five conductor tracks T1 to T5.
  • the number of conductor tracks included in the conductor layer 20 may vary depending on the embodiment.
  • each conductor track may be placed according to a different placement spacing.
  • the arrangement spacing (W1) between the first conductor track (T1) and the second conductor track (T2), the arrangement spacing (W2) between the second conductor track (T2) and the third conductor track (T3), The arrangement spacing (W3) between the third conductor track (T3) and the fourth conductor track (T4) and the arrangement spacing (W4) between the fourth conductor track (T4) and the fifth conductor track (T5) may be different from each other.
  • the arrangement spacing between the conductor tracks T1 to T5 may decrease. In other words, the arrangement spacing between the conductor tracks T1 to T5 may decrease as it moves from the center point C of the conductor layer 20 to the edge of the conductor layer 20. In other words, as the number of turns of the conductor layer 20 increases with respect to the center point of the conductor layer 20, the arrangement spacing between the conductor tracks T1 to T5 may decrease.
  • the arrangement spacing (W1) between the first conductor track (T1) whose distance from the center point (C) is D1 and the second conductor track (T2) whose distance from the center point (C) is D2 greater than D1. may be greater than the arrangement spacing (W2) between the second conductor track (T2) whose distance from the center point (C) is D2 and the third conductor track (T3) whose distance from the center point (C) is D3 greater than D2.
  • the arrangement spacing (W2) between the second conductor track (T2) whose distance from the center point (C) is D2 and the third conductor track (T3) whose distance from the center point (C) is D3 greater than D2 is, It may be larger than the arrangement spacing (W3) between the third conductor track (T3) whose distance from (C) is D3 and the fourth conductor track (T4) whose distance from the center point (C) is D4 which is greater than D3.
  • the arrangement spacing (W3) between the third conductor track (T3) whose distance from the center point (C) is D3 and the fourth conductor track (T4) whose distance from the center point (C) is D4 greater than D3 is, It may be larger than the arrangement spacing (W4) between the fourth conductor track (T4) whose distance from (C) is D4 and the fifth conductor track (T5) whose distance from the center point (C) is D5 which is greater than D4.
  • the arrangement spacing (W1, W2, W3, W4) between the conductor tracks (T1 to T5) may be reduced at a constant rate.
  • each conductor track may have a different width.
  • the width (P1) of the first conductor track (T1), the width (P2) of the second conductor track (T2), the width (P3) of the third conductor track (T3), and the fourth conductor track ( The width P4 of T4 and the width P5 of the fifth conductor track T5 may be different from each other.
  • the width of each conductor track T1 to T5 may decrease. In other words, the width of each conductor track T1 to T5 may decrease as it moves from the center point C of the conductor layer 20 to the edge of the conductor layer 20. In other words, as the number of turns of the conductor layer 20 increases with respect to the center point of the conductor layer 20, the width of each conductor track T1 to T5 may decrease.
  • the width (P1) of the first conductor track (T1) whose distance from the center point (C) is D1 is the width (P1) of the second conductor track (T2) whose distance from the center point (C) is D2 ( It can be larger than P2).
  • the width (P2) of the second conductor track (T2) whose distance from the center point (C) is D2 may be greater than the width (P3) of the third conductor track (T3) whose distance from the center point (C) is D3. there is.
  • the width (P3) of the third conductor track (T3) whose distance from the center point (C) is D3 may be greater than the width (P4) of the fourth conductor track (T4) whose distance from the center point (C) is D4. there is.
  • the width (P4) of the fourth conductor track (T4) whose distance from the center point (C) is D4 may be greater than the width (P5) of the fifth conductor track (T5) whose distance from the center point (C) is D5. there is.
  • each conductor track may include one or more conductor lanes.
  • the first conductor track (T1) includes the first conductor lane (L1), the second conductor lane (L2), the third conductor lane (L3), the fourth conductor lane (L4), and the fifth conductor. Includes lane (L5).
  • the second conductor track (T2), the third conductor track (T3), the fourth conductor track (T4), and the fifth conductor track (T5) each include five conductor lanes. The number of conductor lanes included in each conductor track may vary depending on the embodiment.
  • each conductor lane included in one conductor track may be arranged according to the same arrangement spacing.
  • the arrangement spacing between the first conductor lane (L1) and the third conductor lane (L3) may be the same as the arrangement spacing between the second conductor lane (L2) and the fourth conductor lane (L4).
  • the arrangement spacing between the second conductor lane (L2) and the fourth conductor lane (L4) may be the same as the arrangement spacing between the third conductor lane (L3) and the fifth conductor lane (L5).
  • the width of the conductor lane included in each conductor track T1 to T5 may decrease. there is. In other words, the width of the conductor lane included in each conductor track T1 to T5 may decrease as it moves from the center point C of the conductor layer 20 to the edge of the conductor layer 20. In other words, as the number of turns of the conductor layer 20 increases with respect to the center point of the conductor layer 20, the width of the conductor lane included in each conductor track T1 to T5 may decrease.
  • the width of each conductor lane included in the first conductor track (T1) whose distance from the center point (C) is D1 is the width of the second conductor track (T2) whose distance from the center point (C) is D2.
  • the width of each conductor lane included in the second conductor track T2 whose distance from the center point C is D2 is the width of each conductor lane included in the third conductor track T3 whose distance from the center point C is D3. can be larger than the width of the conductor lane.
  • each conductor lane included in the third conductor track T3 whose distance from the center point C is D3 is the width of each conductor lane included in the fourth conductor track T4 whose distance from the center point C is D4.
  • the width of each conductor lane included in the fourth conductor track T4 whose distance from the center point C is D4 is the width of each conductor lane included in the fifth conductor track T5 whose distance from the center point C is D5. can be larger than the width of the conductor lane.
  • the width of each conductor lane included in any one conductor track may be the same.
  • the width of each conductor lane (L1 to L5) included in the first conductor track (T1) may be the same.
  • the widths of conductor lanes included in different conductor tracks may be different.
  • the width of each conductor lane included in the second conductor track T2 and the width of each conductor lane included in the third conductor track T3 may be different from each other.
  • FIG. 6 shows a pattern of conductor lanes included in an arbitrary conductor track included in the first conductor layer shown in FIG. 2
  • FIG. 7 shows a pattern of conductor lanes included in an arbitrary conductor track included in the second conductor layer shown in FIG. 3. Indicates the pattern of conductor lanes.
  • Figure 8 shows the combined structure of the conductor lanes shown in Figures 6 and 7.
  • the pattern of conductor lanes included in an arbitrary conductor track included in the first conductor layer and the pattern of conductor lanes included in an arbitrary conductor track included in the second conductor layer may be complementary to each other.
  • the pattern of conductor lanes included in a conductor track included in the first conductor layer and the pattern of conductor lanes included in any conductor track included in the second conductor layer may be left-right symmetrical.
  • the conductor lanes included in any conductor track included in the first conductor layer and the conductor lanes included in any conductor track included in the second conductor layer are via holes (e.g., V1) formed in the substrate. , V2) can be electrically connected to each other by a connector passing through.
  • the connector may be made from a conductive material (eg, metal).
  • the first conductor layer disposed on the first side of the substrate and the second conductor layer disposed on the second side of the substrate are electrically connected to each other by a connector passing through the via hole, so that the conductor layer is connected to the first side or the second conductor layer.
  • the skin effect is reduced.
  • FIG. 8 shows a combined structure of the conductor lanes shown in FIGS. 6 and 7 as viewed from the first side of a planar coil according to one embodiment, assuming that the substrate is transparent.
  • each conductor track includes a first parallel section (PS1), a first cross section (CS1), a second parallel section (PS2), and a second cross section (CS2).
  • each conductor lane is arranged in parallel.
  • the first conductor lane (L1), the second conductor lane (L2), the third conductor lane (L3), the fourth conductor lane (L4), and the fifth conductor lane (L5) are arranged in parallel. .
  • the first cross section CS1 includes multiple pairs of conductor lanes that intersect or overlap each other and one conductor lane that does not intersect or overlap with other conductor lanes.
  • the first cross section (CS1) includes a first conductor lane (L1) and a second conductor lane (L2) that intersect or overlap each other, a third conductor lane (L3) that intersects or overlaps each other, and a third conductor lane (L3) that intersects or overlaps each other. It includes four conductor lanes (L4) and a fifth conductor lane (L5) that does not intersect or overlap with other conductor lanes.
  • the fifth conductor lane L5 is electrically connected to the seventh conductor lane L7 by a connector passing through the via hole V1.
  • each conductor lane is arranged in parallel.
  • the second conductor lane (L2), the first conductor lane (L1), the fourth conductor lane (L4), the third conductor lane (L3), and the seventh conductor lane (L7) are arranged in parallel. .
  • the second cross section CS2 includes multiple pairs of conductor lanes that intersect or overlap each other and one conductor lane that does not intersect or overlap with other conductor lanes.
  • the second cross section CS2 includes a first conductor lane (L1) and a fourth conductor lane (L4) that intersect or overlap each other, a third conductor lane (L3) that intersects or overlaps each other, and a fourth conductor lane (L4) that intersects or overlaps each other. It includes a 7 conductor lane (L7) and a second conductor lane (L2) that does not intersect or overlap with other conductor lanes.
  • the second conductor lane L2 is electrically connected to the sixth conductor lane L6 by a connector passing through the via hole V2.
  • the first parallel section (PS1), first cross section (CS1), second parallel section (PS2), and second cross section (CS2) can be repeatedly arranged. there is.
  • each conductor lane included in the conductor layer 30 is arranged to cross each other in a direction parallel to the substrate 10 or in a direction penetrating the substrate 10. Therefore, the conductor layer 30 of the planar coil 1 according to one embodiment has a structure similar to a Litz wire. As a result, the phenomenon of lowering the resistance of the conductor due to the skin effect or proximity effect of the planar coil 1 can be improved.
  • Figure 9 is an observation from the bottom of the container when the container provided on the top of the planar coil is heated by induction heating by the planar coil in which each conductor track is arranged according to the same arrangement spacing and has the same width. shows the resistance loss distribution.
  • Figure 10 shows the distribution of resistance loss observed on the bottom of the container when the container provided on the top of the planar coil is heated by induction heating by the planar coil having the structure shown in Figures 2 to 8. .
  • the resistance loss is proportional to the size of the eddy current flowing on the bottom of the container when current is supplied to the planar coil.
  • the size of the eddy current flowing on the bottom of the container is proportional to the density of the magnetic field formed around the planar coil when current is supplied to the planar coil.
  • each planar coil is supplied with a current having the same magnitude and component. Therefore, the greater the resistance loss observed at the bottom of the container in FIGS. 9 and 10, the higher the density of the magnetic field induced in the planar coil.
  • the planar coil As shown in Figures 9 and 10, compared to the planar coil in which each conductor track is arranged at the same arrangement interval and has the same width, the planar coil having the structure shown in Figures 2 to 8 The strength of the magnetic field formed around it increases and the magnetic flux density increases.
  • the output power value of the induction heating device becomes higher, thereby improving the performance of the induction heating device. Additionally, when the planar coil according to the embodiments shown in FIGS. 2 to 8 is used in a wireless power transmission device, a greater amount of power can be transmitted to the device receiving power.

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Abstract

본 명세서는 평판형 코일에 관한 것이다. 일 실시예에 따른 평판형 코일은, 기판 및 상기 기판의 제1면 또는 제2면 중 적어도 하나에 배치되며 다수의 컨덕터 트랙을 포함하는 컨덕터 레이어를 포함할 수 있다. 일 실시예에서, 각각의 컨덕터 트랙은 서로 다른 배치 간격에 따라서 배치될 수 있다. 일 실시예에서, 각각의 컨덕터 트랙은 서로 다른 폭을 가질 수 있다. 본 명세서의 실시예들에 따른 평판형 코일에 교류 전류가 공급되면, 평판형 코일의 주변에 형성되는 자기장의 세기가 증가하고 자속 밀도가 높아진다. 따라서 평판형 코일에 의한 전자기 유도 현상을 이용하는 장치들의 성능이 향상될 수 있다.

Description

평판형 코일
본 명세서는 평판형 코일에 관한 것이다.
코일(coil)은 전류가 흐를 수 있는 도선을 여러 번 감아서 만들어지는 수동 소자이다. 예를 들어 코어 코일은 바 형태, 원기둥 형태 또는 원통 형태의 코어 주변에 도선을 여러 번 감아서 만들어지는 코일이다. 다른 예로, 공심 코일은 도선을 원통형 또는 원형으로 여러 번 감아서 만들어지는 코일이며, 공심 코일의 중심에는 코어가 존재하지 않는다.
코일에 교류 전류가 공급되면 코일 주변에 자기장이 형성되고, 자기장에 의해서 코일 주변에 배치되는 부하에 와전류가 발생한다. 이러한 현상은 전자기 유도로 지칭된다. 전자기 유도는 코일 주변에 배치되는 부하를 가열하기 위한 유도 가열이나 코일 주변에 배치되는 부하에 전력을 전송하기 위한 무선 전력 전송에 적용될 수 있다.
유도 가열 장치 또는 무선 전력 전송 장치에는 주로 평판형 코일이 사용된다. 평판형 코일은 공심 코일의 일종으로서, 도선을 1차원 상에서 나선형으로 여러 번 감아서 만들어진다. 따라서 평판형 코일은 나선형 코일로 지칭될 수도 있다.
평판형 코일과 마주보도록 제공되는 부하에는 평판형 코일에 의해서 유도되는 와전류가 흐를 수 있다. 부하에 유도되는 와전류의 크기는 평판형 코일에 사용되는 도선의 종류나 턴 수 등 여러가지 요인에 의해서 달라질 수 있다.
한편, 평판형 코일에 의해서 부하에 와전류가 유도될 때, 평판형 코일의 중심과 가까울수록 부하에 유도되는 와전류의 크기는 증가하고, 평판형 코일의 가장자리를 향할수록 부하에 유도되는 와전류의 크기는 감소한다. 부하에 유도되는 와전류의 고르지 못한 밀도는 평판형 코일에 의한 전자기 유도를 응용하는 장치의 성능을 저감시키는 원인이 될 수 있다.
본 명세서의 목적은 평판형 코일의 주변에 형성되는 자기장의 세기를 증가시키고 자속 밀도를 높일 수 있는 평판형 코일을 제공하는 것이다.
본 명세서의 목적은 스킨 이펙트(skin effect)가 감소됨으로써 저항이 감소되는 평판형 코일을 제공하는 것이다.
본 명세서의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 명세서의 다른 목적 및 장점들은 이하에서 기술되는 본 명세서의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 명세서의 목적 및 장점들은 청구범위에 기재된 구성요소들 및 그 조합에 의해 실현될 수 있다.
일 실시예에 따른 평판형 코일은, 기판 및 상기 기판의 제1면 또는 제2면 중 적어도 하나에 배치되며 다수의 컨덕터 트랙을 포함하는 컨덕터 레이어를 포함할 수 있다.
일 실시예에서, 각각의 컨덕터 트랙은 서로 다른 배치 간격에 따라서 배치될 수 있다.
일 실시예에서, 각각의 컨덕터 트랙은 서로 다른 폭을 가질 수 있다.
일 실시예에서, 상기 컨덕터 레이어의 중심점과 각각의 컨덕터 트랙 간의 거리가 증가할수록 상기 배치 간격은 감소할 수 있다.
일 실시예에서, 상기 컨덕터 레이어의 중심점으로터 상기 컨덕터 레이어의 가장자리로 향할수록 상기 배치 간격은 감소할 수 있다.
일 실시예에서, 상기 컨덕터 레이어의 턴 수가 증가할수록 상기 배치 간격은 감소할 수 있다.
일 실시예에서, 상기 컨덕터 레이어의 중심점과 각각의 컨덕터 트랙 간의 거리가 증가할수록 상기 각각의 컨덕터 트랙의 폭은 감소할 수 있다.
일 실시예에서, 상기 컨덕터 레이어의 중심점으로터 상기 컨덕터 레이어의 가장자리로 향할수록 상기 각각의 컨덕터 트랙의 폭은 감소할 수 있다.
일 실시예에서, 상기 컨덕터 레이어의 턴 수가 증가할수록 상기 각각의 컨덕터 트랙의 폭은 감소할 수 있다.
일 실시예에서, 각각의 컨덕터 트랙은 하나 이상의 컨덕터 레인을 포함할 수 있다.
일 실시예에서, 하나의 컨덕터 트랙에 포함되는 각각의 컨덕터 레인은 서로 동일한 배치 간격에 따라서 배치될 수 있다.
일 실시예에서, 상기 컨덕터 레이어의 중심점과 각각의 컨덕터 트랙 간의 거리가 증가할수록 상기 각각의 컨덕터 트랙에 포함되는 컨덕터 레인의 폭은 감소할 수 있다.
일 실시예에서, 상기 컨덕터 레이어의 중심점으로터 상기 컨덕터 레이어의 가장자리로 향할수록 상기 각각의 컨덕터 트랙에 포함되는 컨덕터 레인의 폭은 감소할 수 있다.
일 실시예에서, 상기 컨덕터 레이어의 중심점을 기준으로 상기 컨덕터 레이어의 턴 수가 증가할수록 상기 각각의 컨덕터 트랙에 포함되는 컨덕터 레인의 폭은 감소할 수 있다.
일 실시예에서, 하나의 컨덕터 트랙에 포함되는 각각의 컨덕터 레인의 폭은 동일할 수 있다.
일 실시예에서, 상기 컨덕터 레이어는 상기 제1면에 배치되는 제1 컨덕터 레이어 및 상기 제2면에 배치되는 제2 컨덕터 레이어를 포함할 수 있다.
일 실시예에서, 상기 제1 컨덕터 레이어 및 상기 제2 컨덕터 레이어는 상기 기판에 형성되는 비아 홀을 통과하는 커넥터에 의해서 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제1 컨덕터 레이어 및 제2 컨덕터 레이어는 서로 상보적인 패턴을 가질 수 있다.
일 실시예에서, 각각의 컨덕터 트랙은 제1 패러럴 섹션, 제1 크로스 섹션, 제2 패러럴 섹션 및 제2 크로스 섹션을 포함할 수 있다.
본 명세서의 실시예들에 따른 평판형 코일에 교류 전류가 공급되면, 종래에 비해 평판형 코일의 주변에 형성되는 자기장의 세기가 증가하고 자속 밀도가 높아진다. 따라서 평판형 코일에 의한 전자기 유도 현상을 이용하는 장치들의 성능이 향상될 수 있다.
본 본 명세서의 실시예들에 따른 평판형 코일은 기판의 제1면에 배치되는 제1 컨덕터 레이어 및 기판의 제2면에 배치되는 제2 컨덕터 레이어가 비아 홀을 통과하는 커넥터에 의해서 전기적으로 연결되는 구조를 갖는다. 따라서 일반적인 평판형 코일과 비교할 때 스킨 이펙트가 감소하므로 저항이 감소하여 코일에 의하여 유도되는 와전류의 손실이 감소하는 효과가 있다.
도 1은 일 실시예에 따른 평판형 코일의 사시도이다.
도 2는 일 실시예에 따른 평판형 코일의 제1면에 배치된 제1 컨덕터 레이어를 나타낸다.
도 3은 일 실시예에 따른 평판형 코일의 제2면에 배치된 제2 컨덕터 레이어를 나타낸다.
도 4는 기판이 투명하다고 가정할 때 일 실시예에 따른 평판형 코일의 제1면에서 바라 본 제1 컨덕터 레이어 및 제2 컨덕터 레이어를 나타낸다.
도 5는 도 4에 도시된 컨덕터 레이어의 일부분에 대한 확대도이다.
도 6은 도 2에 도시된 제1 컨덕터 레이어에 포함되는 임의의 컨덕터 트랙에 포함되는 컨덕터 레인들의 패턴을 나타낸다.
도 7은 도 3에 도시된 제2 컨덕터 레이어에 포함되는 임의의 컨덕터 트랙에 포함되는 컨덕터 레인들의 패턴을 나타낸다.
도 8은 도 6 및 도 7에 도시된 컨덕터 레인들의 결합 구조를 나타낸다.
도 9는 각각의 컨덕터 트랙이 서로 동일한 배치 간격에 따라서 배치되고 서로 동일한 폭을 갖는 평판형 코일에 의하여 유도 가열 방식으로 평판형 코일의 상부에 제공되는 용기가 가열될 때, 용기의 바닥면에서 관측된 저항 손실 분포를 나타낸다.
도 10은 도 2 내지 도 8에 도시된 구조를 갖는 평판형 코일에 의하여 유도 가열 방식으로 평판형 코일의 상부에 제공되는 용기가 가열될 때, 용기의 바닥면에서 관측된 저항 손실 분포를 나타낸다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자가 본 명세서의 실시예들을 용이하게 실시할 수 있을 것이다. 본 명세서를 설명함에 있어서 본 명세서와 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 명세서의 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리킨다.
도 1은 일 실시예에 따른 평판형 코일의 사시도이다.
일 실시예에서, 평판형 코일(1)은 기판(10) 및 기판(10)의 제1면(11) 및 제2면(12) 중 적어도 하나에 배치되는 컨덕터 레이어(20)를 포함한다.
기판(10)은 제1면(11) 및 제2면(12)을 갖는 평판 형상의 기판일 수 있다. 기판(10)의 예시로는 에폭시 수지나 페놀 수지와 같은 경성 절연 재료로 제조되는 인쇄 회로 기판(Printed Circuit Board) 또는 폴리이미드와 같은 연성 절연 재료로 제조되는 연성 인쇄 회로 기판(Flexible Printed Circuit Board)을 들 수 있으나, 기판(10)의 종류가 이에 한정되는 것은 아니다.
기판(10) 상에는 전기 부품이 부착, 고정 또는 실장될 수 있다. 일 실시예에서, 기판(10)의 제1면(11) 및 제2면(12) 중 적어도 하나의 표면에는 전도성 재료(예컨대, 금속)로 제조되는 컨덕터 레이어(20)가 부착, 고정 또는 실장될 수 있다.
컨덕터 레이어(20)는 중심점(C)을 기준으로 미리 정해진 턴 수(turn number)만큼 권선되는 전도체이다. 도 1에는 컨덕터 레이어(20)의 형상이 원형인 실시예가 도시되어 있으나, 컨덕터 레이어(20)는 실시예에 따라서 다른 형상(예컨대, 타원형 또는 사각형)을 가질 수 있다.
도 1에는 컨덕터 레이어(20)가 기판(10)의 제1면(11)에 배치되는 실시예가 도시된다. 그러나 다른 실시예에서 컨덕터 레이어(20)는 제2면(12)에 배치될 수도 있고, 제1면(11) 및 제2면(12)에 각각 배치될 수도 있다.
일 실시예에서, 컨덕터 레이어(20)는 다수의 컨덕터 트랙을 포함할 수 있다. 예컨대 도 1에서 컨덕터 레이어(20)는 제1 컨덕터 트랙(T1), 제2 컨덕터 트랙(T2), 제3 컨덕터 트랙(T3), 제4 컨덕터 트랙(T4)을 포함한다. 컨덕터 레이어(20)에 포함되는 컨덕터 트랙의 수는 컨덕터 레이어(20)의 턴 수와 동일할 수 있다. 예컨대 도 1의 실시예에서 컨덕터 레이어(20)의 턴 수는 4이므로 컨덕터 레이어(20)는 4개의 컨덕터 트랙(T1 내지 T4)을 포함한다. 컨덕터 레이어(20)에 포함되는 컨덕터 트랙의 수는 실시예에 따라 달라질 수 있다.
일 실시예에서, 각각의 컨덕터 트랙은 서로 다른 배치 간격에 따라서 배치될 수 있다. 예를 들어 도 1에서 제1 컨덕터 트랙(T1)과 제2 컨덕터 트랙(T2) 간의 배치 간격(W1), 제2 컨덕터 트랙(T2)과 제3 컨덕터 트랙(T3) 간의 배치 간격(W2), 제3 컨덕터 트랙(T3)과 제4 컨덕터 트랙(T4)간의 배치 간격(W3)은 서로 다를 수 있다.
일 실시예에서, 컨덕터 레이어(20)의 중심점(C)과 각각의 컨덕터 트랙(T1 내지 T4) 간의 거리가 증가할수록 컨덕터 트랙들(T1 내지 T4) 간의 배치 간격은 감소할 수 있다. 다시 말해서, 컨덕터 레이어(20)의 중심점(C)으로터 컨덕터 레이어(20)의 가장자리로 향할수록 컨덕터 트랙들(T1 내지 T4) 간의 배치 간격은 감소할 수 있다. 다시 말해서, 컨덕터 레이어(20)의 중심점을 기준으로 컨덕터 레이어(20)의 턴 수가 증가할수록 컨덕터 트랙들(T1 내지 T4) 간의 배치 간격은 감소할 수 있다.
예를 들어 도 1에서 중심점(C)으로부터의 거리가 D1인 제1 컨덕터 트랙(T1)과 중심점(C)으로부터의 거리가 D1보다 큰 D2인 제2 컨덕터 트랙(T2) 간의 배치 간격(W1)은, 중심점(C)으로부터의 거리가 D2인 제2 컨덕터 트랙(T2)과 중심점(C)으로부터의 거리가 D2보다 큰 D3인 제3 컨덕터 트랙(T3) 간의 배치 간격(W2)보다 클 수 있다. 다른 예로, 중심점(C)으로부터의 거리가 D2인 제2 컨덕터 트랙(T2)과 중심점(C)으로부터의 거리가 D2보다 큰 D3인 제3 컨덕터 트랙(T3) 간의 배치 간격(W2)은, 중심점(C)으로부터의 거리가 D3인 제3 컨덕터 트랙(T3)과 중심점(C)으로부터의 거리가 D3보다 큰 D4인 제4 컨덕터 트랙(T4) 간의 배치 간격(W3)보다 클 수 있다.
일 실시예에서, 컨덕터 트랙들(T1 내지 T4) 간의 배치 간격(W1, W2, W3)은 일정한 비율로 감소될 수 있다.
일 실시예에서, 각각의 컨덕터 트랙은 서로 다른 폭을 가질 수 있다. 예를 들어 도 1에서 제1 컨덕터 트랙(T1)의 폭(P1), 제2 컨덕터 트랙(T2)의 폭(P2), 제3 컨덕터 트랙(T3)의 폭(P3), 제4 컨덕터 트랙(T4)의 폭(P4)은 서로 다를 수 있다.
일 실시예에서, 컨덕터 레이어(20)의 중심점(C)과 각각의 컨덕터 트랙(T1 내지 T4) 간의 거리가 증가할수록 각각의 컨덕터 트랙(T1 내지 T4)의 폭은 감소할 수 있다. 다시 말해서, 컨덕터 레이어(20)의 중심점(C)으로터 컨덕터 레이어(20)의 가장자리로 향할수록 각각의 컨덕터 트랙(T1 내지 T4)의 폭은 감소할 수 있다. 다시 말해서, 컨덕터 레이어(20)의 중심점을 기준으로 컨덕터 레이어(20)의 턴 수가 증가할수록 각각의 컨덕터 트랙(T1 내지 T4)의 폭은 감소할 수 있다.
예를 들어 도 1에서 중심점(C)으로부터의 거리가 D1인 제1 컨덕터 트랙(T1)의 폭(P1)은, 중심점(C)으로부터의 거리가 D2인 제2 컨덕터 트랙(T2)의 폭(P2)보다 클 수 있다. 또한 중심점(C)으로부터의 거리가 D2인 제2 컨덕터 트랙(T2)의 폭(P2)은, 중심점(C)으로부터의 거리가 D3인 제3 컨덕터 트랙(T3)의 폭(P3)보다 클 수 있다. 또한 중심점(C)으로부터의 거리가 D3인 제3 컨덕터 트랙(T3)의 폭(P3)은, 중심점(C)으로부터의 거리가 D4인 제4 컨덕터 트랙(T4)의 폭(P4)보다 클 수 있다.
일 실시예에서, 각각의 컨덕터 트랙(T1 내지 T4)의 폭(P1, P2, P3)은 일정한 비율로 감소될 수 있다.
컨덕터 레이어(20)에 포함되는 임의의 컨덕터 트랙의 일단에는 각각 제1 접속 단자(21) 및 제2 접속 단자(22)가 연결될 수 있다. 예를 들어 제1 컨덕터 트랙(T1)의 일단에는 제1 접속 단자(21)가 연결될 수 있고, 제4 컨덕터 트랙(T4)의 일단에는 제2 접속 단자(22)가 연결될 수 있다. 제1 접속 단자(21) 및 제2 접속 단자(22)에는 각각 전원 공급 장치와 전기적으로 연결되는 접속 단자(예컨대, 양극 단자 및 음극 단자)가 연결될 수 있다. 전원 공급 장치와 전기적으로 연결되는 접속 단자가 제1 접속 단자(21) 및 제2 접속 단자(22)에 각각 연결되면 전원 공급 장치로부터 컨덕터 레이어(20)에 전류가 공급될 수 있다.
도 2는 일 실시예에 따른 평판형 코일의 제1면에 배치된 제1 컨덕터 레이어를 나타내고, 도 3은 일 실시예에 따른 평판형 코일의 제2면에 배치된 제2 컨덕터 레이어를 나타낸다. 또한 도 4는 기판이 투명하다고 가정할 때 일 실시예에 따른 평판형 코일의 제1면에서 바라 본 제1 컨덕터 레이어 및 제2 컨덕터 레이어를 나타낸다. 또한 도 5는 도 4에 도시된 컨덕터 레이어의 일부분(400)의 확대도이다.
도 2 내지 도 4에 도시된 평판형 코일(1)은 기판(10) 및 컨덕터 레이어(20)를 포함한다. 컨덕터 레이어(20)는 기판(10)의 제1면(11)에 배치되는 제1 컨덕터 레이어(30) 및 기판(10)의 제2면(12)에 배치되는 제2 컨덕터 레이어(40)를 포함한다.
컨덕터 레이어(20)에 포함되는 임의의 컨덕터 트랙의 일단에는 각각 제1 접속 단자(31) 및 제2 접속 단자(32)가 연결될 수 있다. 제1 접속 단자(31) 및 제2 접속 단자(32)에는 각각 전원 공급 장치와 전기적으로 연결되는 접속 단자(예컨대, 양극 단자 및 음극 단자)가 연결될 수 있다. 전원 공급 장치와 전기적으로 연결되는 접속 단자가 제1 접속 단자(31) 및 제2 접속 단자(32)가 연결되면 전원 공급 장치로부터 제1 컨덕터 레이어(30)에 전류가 공급될 수 있다.
제2 컨덕터 레이어(40)의 양단에는 각각 제1 접속 단자(41) 및 제2 접속 단자(42)가 연결될 수 있다. 제1 접속 단자(41) 및 제2 접속 단자(42)에는 각각 전원 공급 장치와 전기적으로 연결되는 접속 단자(예컨대, 양극 단자 및 음극 단자)가 연결될 수 있다. 전원 공급 장치와 전기적으로 연결되는 접속 단자가 제1 접속 단자(41) 및 제2 접속 단자(42)가 연결되면 전원 공급 장치로부터 제2 컨덕터 레이어(40)에 전류가 공급될 수 있다.
일 실시예에서, 제1 접속 단자(31) 및 제1 접속 단자(41)는 서로 전기적으로 연결되어 하나의 접속 단자를 형성할 수 있다. 또한 제2 접속 단자(32) 및 제2 접속 단자(42)는 서로 전기적으로 연결되어 하나의 접속 단자를 형성할 수 있다.
기판(10)의 제1면(11)에 배치되는 제1 컨덕터 레이어(30) 및 기판(10)의 제2면(12)에 배치되는 제2 컨덕터 레이어(40)는 서로 상보적인 패턴을 가질 수 있다.
제1 컨덕터 레이어(30) 및 제2 컨덕터 레이어(40)는 기판(10)에 형성되는 비아홀을 통과하는 커넥터에 의해서 서로 전기적으로 연결될 수 있다. 커넥터는 전도성 재료(예컨대, 금속)로 제조될 수 있다.
일 실시예에서, 컨덕터 레이어(20)는 다수의 컨덕터 트랙을 포함할 수 있다. 예컨대 도 4 및 도 5에 도시된 바와 같이, 컨덕터 레이어(20)는 제1 컨덕터 트랙(T1), 제2 컨덕터 트랙(T2), 제3 컨덕터 트랙(T3), 제4 컨덕터 트랙(T4), 제5 컨덕터 트랙(T5)을 포함한다. 컨덕터 레이어(20)에 포함되는 컨덕터 트랙의 수는 컨덕터 레이어(20)의 턴 수와 동일할 수 있다. 예컨대 도 4의 실시예에서 컨덕터 레이어(20)의 턴 수는 5이므로 컨덕터 레이어(20)는 5개의 컨덕터 트랙(T1 내지 T5)을 포함한다. 컨덕터 레이어(20)에 포함되는 컨덕터 트랙의 수는 실시예에 따라 달라질 수 있다.
일 실시예에서, 각각의 컨덕터 트랙은 서로 다른 배치 간격에 따라서 배치될 수 있다. 예를 들어 도 5에서 제1 컨덕터 트랙(T1)과 제2 컨덕터 트랙(T2) 간의 배치 간격(W1), 제2 컨덕터 트랙(T2)과 제3 컨덕터 트랙(T3) 간의 배치 간격(W2), 제3 컨덕터 트랙(T3)과 제4 컨덕터 트랙(T4)간의 배치 간격(W3), 제4 컨덕터 트랙(T4)과 제5 컨덕터 트랙(T5)간의 배치 간격(W4)은 서로 다를 수 있다.
일 실시예에서, 컨덕터 레이어(20)의 중심점(C)과 각각의 컨덕터 트랙(T1 내지 T5) 간의 거리가 증가할수록 컨덕터 트랙들(T1 내지 T5) 간의 배치 간격은 감소할 수 있다. 다시 말해서, 컨덕터 레이어(20)의 중심점(C)으로터 컨덕터 레이어(20)의 가장자리로 향할수록 컨덕터 트랙들(T1 내지 T5) 간의 배치 간격은 감소할 수 있다. 다시 말해서, 컨덕터 레이어(20)의 중심점을 기준으로 컨덕터 레이어(20)의 턴 수가 증가할수록 컨덕터 트랙들(T1 내지 T5) 간의 배치 간격은 감소할 수 있다.
예를 들어 도 1에서 중심점(C)으로부터의 거리가 D1인 제1 컨덕터 트랙(T1)과 중심점(C)으로부터의 거리가 D1보다 큰 D2인 제2 컨덕터 트랙(T2) 간의 배치 간격(W1)은, 중심점(C)으로부터의 거리가 D2인 제2 컨덕터 트랙(T2)과 중심점(C)으로부터의 거리가 D2보다 큰 D3인 제3 컨덕터 트랙(T3) 간의 배치 간격(W2)보다 클 수 있다. 다른 예로, 중심점(C)으로부터의 거리가 D2인 제2 컨덕터 트랙(T2)과 중심점(C)으로부터의 거리가 D2보다 큰 D3인 제3 컨덕터 트랙(T3) 간의 배치 간격(W2)은, 중심점(C)으로부터의 거리가 D3인 제3 컨덕터 트랙(T3)과 중심점(C)으로부터의 거리가 D3보다 큰 D4인 제4 컨덕터 트랙(T4) 간의 배치 간격(W3)보다 클 수 있다. 다른 예로, 중심점(C)으로부터의 거리가 D3인 제3 컨덕터 트랙(T3)과 중심점(C)으로부터의 거리가 D3보다 큰 D4인 제4 컨덕터 트랙(T4) 간의 배치 간격(W3)은, 중심점(C)으로부터의 거리가 D4인 제4 컨덕터 트랙(T4)과 중심점(C)으로부터의 거리가 D4보다 큰 D5인 제5 컨덕터 트랙(T5) 간의 배치 간격(W4)보다 클 수 있다.
일 실시예에서, 컨덕터 트랙들(T1 내지 T5) 간의 배치 간격(W1, W2, W3, W4)은 일정한 비율로 감소될 수 있다.
일 실시예에서, 각각의 컨덕터 트랙은 서로 다른 폭을 가질 수 있다. 예를 들어 도 1에서 제1 컨덕터 트랙(T1)의 폭(P1), 제2 컨덕터 트랙(T2)의 폭(P2), 제3 컨덕터 트랙(T3)의 폭(P3), 제4 컨덕터 트랙(T4)의 폭(P4), 제5 컨덕터 트랙(T5)의 폭(P5)은 서로 다를 수 있다.
일 실시예에서, 컨덕터 레이어(20)의 중심점(C)과 각각의 컨덕터 트랙(T1 내지 T5) 간의 거리가 증가할수록 각각의 컨덕터 트랙(T1 내지 T5)의 폭은 감소할 수 있다. 다시 말해서, 컨덕터 레이어(20)의 중심점(C)으로터 컨덕터 레이어(20)의 가장자리로 향할수록 각각의 컨덕터 트랙(T1 내지 T5)의 폭은 감소할 수 있다. 다시 말해서, 컨덕터 레이어(20)의 중심점을 기준으로 컨덕터 레이어(20)의 턴 수가 증가할수록 각각의 컨덕터 트랙(T1 내지 T5)의 폭은 감소할 수 있다.
예를 들어 도 1에서 중심점(C)으로부터의 거리가 D1인 제1 컨덕터 트랙(T1)의 폭(P1)은, 중심점(C)으로부터의 거리가 D2인 제2 컨덕터 트랙(T2)의 폭(P2)보다 클 수 있다. 또한 중심점(C)으로부터의 거리가 D2인 제2 컨덕터 트랙(T2)의 폭(P2)은, 중심점(C)으로부터의 거리가 D3인 제3 컨덕터 트랙(T3)의 폭(P3)보다 클 수 있다. 또한 중심점(C)으로부터의 거리가 D3인 제3 컨덕터 트랙(T3)의 폭(P3)은, 중심점(C)으로부터의 거리가 D4인 제4 컨덕터 트랙(T4)의 폭(P4)보다 클 수 있다. 또한 중심점(C)으로부터의 거리가 D4인 제4 컨덕터 트랙(T4)의 폭(P4)은, 중심점(C)으로부터의 거리가 D5인 제5 컨덕터 트랙(T5)의 폭(P5)보다 클 수 있다.
일 실시예에서, 각각의 컨덕터 트랙은 하나 이상의 컨덕터 레인을 포함할 수 있다. 예를 들어 도 5에서, 제1 컨덕터 트랙(T1)은 제1 컨덕터 레인(L1), 제2 컨덕터 레인(L2), 제3 컨덕터 레인(L3), 제4 컨덕터 레인(L4), 제5 컨덕터 레인(L5)을 포함한다. 마찬가지로, 도 5에서, 제2 컨덕터 트랙(T2), 제3 컨덕터 트랙(T3), 제4 컨덕터 트랙(T4), 제5 컨덕터 트랙(T5)은 각각 5개의 컨덕터 레인을 포함한다. 각각의 컨덕터 트랙에 포함되는 컨덕터 레인의 수는 실시예에 따라 달라질 수 있다.
일 실시예에서, 하나의 컨덕터 트랙에 포함되는 각각의 컨덕터 레인은 서로 동일한 배치 간격에 따라서 배치될 수 있다. 예를 들어 도 5에서, 제1 컨덕터 레인(L1)과 제3 컨덕터 레인(L3) 간의 배치 간격은 제2 컨덕터 레인(L2)과 제4 컨덕터 레인(L4) 간의 배치 간격과 동일할 수 있다. 다른 예로, 제2 컨덕터 레인(L2)과 제4 컨덕터 레인(L4) 간의 배치 간격은 제3 컨덕터 레인(L3)과 제5 컨덕터 레인(L5) 간의 배치 간격과 동일할 수 있다.
일 실시예에서, 컨덕터 레이어(20)의 중심점(C)과 각각의 컨덕터 트랙(T1 내지 T5) 간의 거리가 증가할수록 각각의 컨덕터 트랙(T1 내지 T5)에 포함되는 컨덕터 레인의 폭은 감소할 수 있다. 다시 말해서, 컨덕터 레이어(20)의 중심점(C)으로터 컨덕터 레이어(20)의 가장자리로 향할수록 각각의 컨덕터 트랙(T1 내지 T5)에 포함되는 컨덕터 레인의 폭은 감소할 수 있다. 다시 말해서, 컨덕터 레이어(20)의 중심점을 기준으로 컨덕터 레이어(20)의 턴 수가 증가할수록 각각의 컨덕터 트랙(T1 내지 T5)에 포함되는 컨덕터 레인의 폭은 감소할 수 있다.
예를 들어 도 1에서 중심점(C)으로부터의 거리가 D1인 제1 컨덕터 트랙(T1)에 포함되는 각각의 컨덕터 레인의 폭은, 중심점(C)으로부터의 거리가 D2인 제2 컨덕터 트랙(T2)에 포함되는 각각의 컨덕터 레인의 폭보다 클 수 있다. 또한 중심점(C)으로부터의 거리가 D2인 제2 컨덕터 트랙(T2)에 포함되는 각각의 컨덕터 레인의 폭은, 중심점(C)으로부터의 거리가 D3인 제3 컨덕터 트랙(T3)에 포함되는 각각의 컨덕터 레인의 폭보다 클 수 있다. 또한 중심점(C)으로부터의 거리가 D3인 제3 컨덕터 트랙(T3)에 포함되는 각각의 컨덕터 레인의 폭은, 중심점(C)으로부터의 거리가 D4인 제4 컨덕터 트랙(T4)에 포함되는 각각의 컨덕터 레인의 폭보다 클 수 있다. 또한 중심점(C)으로부터의 거리가 D4인 제4 컨덕터 트랙(T4)에 포함되는 각각의 컨덕터 레인의 폭은, 중심점(C)으로부터의 거리가 D5인 제5 컨덕터 트랙(T5)에 포함되는 각각의 컨덕터 레인의 폭보다 클 수 있다.
일 실시예에서, 어느 하나의 컨덕터 트랙에 포함되는 각각의 컨덕터 레인의 폭은 동일할 수 있다. 예를 들어 도 5에서, 제1 컨덕터 트랙(T1)에 포함되는 각각의 컨덕터 레인(L1 내지 L5)의 폭은 서로 동일할 수 있다.
일 실시예에서, 서로 다른 컨덕터 트랙에 포함되는 컨덕터 레인의 폭은 서로 다를 수 있다. 예를 들어 도 5에서, 제2 컨덕터 트랙(T2)에 포함되는 각각의 컨덕터 레인의 폭과 제3 컨덕터 트랙(T3)에 포함되는 각각의 컨덕터 레인의 폭은 서로 다를 수 있다.
도 6은 도 2에 도시된 제1 컨덕터 레이어에 포함되는 임의의 컨덕터 트랙에 포함되는 컨덕터 레인들의 패턴을 나타내고, 도 7은 도 3에 도시된 제2 컨덕터 레이어에 포함되는 임의의 컨덕터 트랙에 포함되는 컨덕터 레인들의 패턴을 나타낸다. 또한 도 8은 도 6 및 도 7에 도시된 컨덕터 레인들의 결합 구조를 나타낸다.
도시된 바와 같이, 제1 컨덕터 레이어에 포함되는 임의의 컨덕터 트랙에 포함되는 컨덕터 레인들의 패턴과, 제2 컨덕터 레이어에 포함되는 임의의 컨덕터 트랙에 포함되는 컨덕터 레인들의 패턴은 서로 상보적일 수 있다. 다시 말해서, 제1 컨덕터 레이어에 포함되는 컨덕터 트랙에 포함되는 컨덕터 레인들의 패턴과, 제2 컨덕터 레이어에 포함되는 임의의 컨덕터 트랙에 포함되는 컨덕터 레인들의 패턴은 좌우 대칭을 이룰 수 있다.
일 실시예에서, 제1 컨덕터 레이어에 포함되는 임의의 컨덕터 트랙에 포함되는 컨덕터 레인들과, 제2 컨덕터 레이어에 포함되는 임의의 컨덕터 트랙에 포함되는 컨덕터 레인들은 기판에 형성되는 비아홀(예컨대, V1, V2)을 통과하는 커넥터에 의해서 서로 전기적으로 연결될 수 있다. 커넥터는 전도성 재료(예컨대, 금속)로 제조될 수 있다. 이러한 구조에 의하면 기판의 제1면에 배치되는 제1 컨덕터 레이어와 기판의 제2면에 배치되는 제2 컨덕터 레이어가 비아홀을 통과하는 커넥터에 의해서 서로 전기적으로 연결되므로, 컨덕터 레이어가 제1면이나 제2면 중 어느 하나에만 배치되는 구조와 비교할 때 스킨 이펙트가 감소하는 효과가 있다.
도 8에는 기판이 투명하다고 가정할 때 일 실시예에 따른 평판형 코일의 제1면에서 바라 본, 도 6 및 도 7에 도시된 컨덕터 레인들의 결합 구조가 도시된다. 도 8을 참조하면, 각각의 컨덕터 트랙은 제1 패러럴 섹션(PS1), 제1 크로스 섹션(CS1), 제2 패러럴 섹션(PS2), 제2 크로스 섹션(CS2)을 포함한다.
제1 패러럴 섹션(PS1)에서 각각의 컨덕터 레인은 평행하게 배치된다. 예를 들어 도 8에서 제1 컨덕터 레인(L1), 제2 컨덕터 레인(L2), 제3 컨덕터 레인(L3), 제4 컨덕터 레인(L4), 제5 컨덕터 레인(L5)은 평행하게 배치된다.
제1 크로스 섹션(CS1)은 서로 교차 또는 오버랩되는 다수 쌍의 컨덕터 레인과, 다른 컨덕터 레인과 교차되거나 오버랩되지 않는 1개의 컨덕터 레인을 포함한다. 예를 들어 도 8에서 제1 크로스 섹션(CS1)은 서로 교차 또는 오버랩되는 제1 컨덕터 레인(L1) 및 제2 컨덕터 레인(L2)과, 서로 교차 또는 오버랩되는 제3 컨덕터 레인(L3) 및 제4 컨덕터 레인(L4)과, 다른 컨덕터 레인과 교차되거나 오버랩되지 않는 제5 컨덕터 레인(L5)을 포함한다.
제1 크로스 섹션(CS1)과 제2 패러럴 섹션(PS2)의 경계에서 제5 컨덕터 레인(L5)은 비아홀(V1)을 통과하는 커넥터에 의해서 제7 컨덕터 레인(L7)과 전기적으로 연결된다.
제2 패러럴 섹션(PS2)에서 각각의 컨덕터 레인은 평행하게 배치된다. 예를 들어 도 8에서 제2 컨덕터 레인(L2), 제1 컨덕터 레인(L1), 제4 컨덕터 레인(L4), 제3 컨덕터 레인(L3), 제7 컨덕터 레인(L7)은 평행하게 배치된다.
제2 크로스 섹션(CS2)은 서로 교차 또는 오버랩되는 다수 쌍의 컨덕터 레인과, 다른 컨덕터 레인과 교차되거나 오버랩되지 않는 1개의 컨덕터 레인을 포함한다. 예를 들어 도 8에서 제2 크로스 섹션(CS2)은 서로 교차 또는 오버랩되는 제1 컨덕터 레인(L1) 및 제4 컨덕터 레인(L4)과, 서로 교차 또는 오버랩되는 제3 컨덕터 레인(L3) 및 제7 컨덕터 레인(L7)과, 다른 컨덕터 레인과 교차되거나 오버랩되지 않는 제2 컨덕터 레인(L2)을 포함한다.
제2 크로스 섹션(CS2)과 제1 패러럴 섹션(PS1)의 경계에서 제2 컨덕터 레인(L2)은 비아홀(V2)을 통과하는 커넥터에 의해서 제6 컨덕터 레인(L6)과 전기적으로 연결된다.
도 8에 도시된 바와 같이, 각각의 컨덕터 트랙에서 제1 패러럴 섹션(PS1), 제1 크로스 섹션(CS1), 제2 패러럴 섹션(PS2), 제2 크로스 섹션(CS2)은 반복적으로 배치될 수 있다.
전술한 실시예에 따르면 컨덕터 레이어(30)에 포함되는 각각의 컨덕터 레인들이 기판(10)과 평행한 방향 또는 기판(10)을 관통하는 방향으로 서로 교차되도록 배치된다. 따라서 일 실시예에 따른 평판형 코일(1)의 컨덕터 레이어(30)는 리츠 와이어(Litz Wire)와 유사한 구조를 갖는다. 이로 인해서 평판형 코일(1)의 표피 효과 또는 근접 효과에 의하여 도선의 저항이 낮아지는 현상이 개선될 수 있다.
도 9는 각각의 컨덕터 트랙이 서로 동일한 배치 간격에 따라서 배치되고 서로 동일한 폭을 갖는 평판형 코일에 의하여 유도 가열 방식으로 평판형 코일의 상부에 제공되는 용기가 가열될 때, 용기의 바닥면에서 관측된 저항 손실 분포를 나타낸다. 또한 도 10은 도 2 내지 도 8에 도시된 구조를 갖는 평판형 코일에 의하여 유도 가열 방식으로 평판형 코일의 상부에 제공되는 용기가 가열될 때, 용기의 바닥면에서 관측된 저항 손실 분포를 나타낸다.
도 9 및 도 10에서 저항 손실은 평판형 코일에 전류가 공급될 때 용기의 바닥면에 흐르는 와전류의 크기와 비례한다. 용기의 바닥면에 흐르는 와전류의 크기는 평판형 코일에 전류가 공급될 때 평판형 코일의 주변에 형성되는 자기장의 밀도와 비례한다. 도 9 및 도 10에 도시된 실시예에서, 각각의 평판형 코일에는 동일한 크기와 성분을 갖는 전류가 공급된다. 따라서 도 9 및 도 10에서 용기의 바닥면에서 관측된 저항 손실이 클수록 평판형 코일에 유도되는 자기장의 밀도가 높다.
도 9 및 도 10에 도시된 바와 같이, 각각의 컨덕터 트랙이 서로 동일한 배치 간격에 따라서 배치되고 서로 동일한 폭을 갖는 평판형 코일에 비해서, 도 2 내지 도 8에 도시된 구조를 갖는 평판형 코일의 주변에 형성되는 자기장의 세기가 증가하고 자속 밀도가 높아진다.
따라서 도 2 내지 도 8에 도시된 실시예들에 따른 평판형 코일이 유도 가열 장치에 사용되면 유도 가열 장치의 출력 전력값이 보다 높아지므로 유도 가열 장치의 성능이 향상된다. 또한 도 2 내지 도 8에 도시된 실시예들에 따른 평판형 코일이 무선 전력 전송 장치에 사용되면 전력을 수신하는 기기에 보다 많은 양의 전력이 송신될 수 있다.
이상과 같이 본 명세서에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 명세서가 한정되는 것은 아니며, 통상의 기술자에 의해 다양한 변형이 이루어질 수 있을 것이다. 아울러 앞서 본 명세서의 실시예를 설명하면서 본 명세서의 구성에 따른 효과를 명시적으로 기재하여 설명하지 않았을지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 한다.

Claims (16)

  1. 기판; 및
    상기 기판의 제1면 또는 제2면 중 적어도 하나에 배치되며 다수의 컨덕터 트랙을 포함하는 컨덕터 레이어를 포함하고,
    각각의 컨덕터 트랙은 서로 다른 배치 간격에 따라서 배치되고, 서로 다른 폭을 갖는
    평판형 코일.
  2. 제1항에 있어서,
    상기 컨덕터 레이어의 중심점과 각각의 컨덕터 트랙 간의 거리가 증가할수록 상기 배치 간격은 감소하는
    평판형 코일.
  3. 제1항에 있어서,
    상기 컨덕터 레이어의 중심점으로터 상기 컨덕터 레이어의 가장자리로 향할수록 상기 배치 간격은 감소하는
    평판형 코일.
  4. 제1항에 있어서,
    상기 컨덕터 레이어의 중심점을 기준으로 상기 컨덕터 레이어의 턴 수가 증가할수록 상기 배치 간격은 감소하는
    평판형 코일.
  5. 제1항에 있어서,
    상기 컨덕터 레이어의 중심점과 각각의 컨덕터 트랙 간의 거리가 증가할수록 상기 각각의 컨덕터 트랙의 폭은 감소하는
    평판형 코일.
  6. 제1항에 있어서,
    상기 컨덕터 레이어의 중심점으로터 상기 컨덕터 레이어의 가장자리로 향할수록 상기 각각의 컨덕터 트랙의 폭은 감소하는
    평판형 코일.
  7. 제1항에 있어서,
    상기 컨덕터 레이어의 턴 수가 증가할수록 상기 각각의 컨덕터 트랙의 폭은 감소하는
    평판형 코일.
  8. 제1항에 있어서,
    각각의 컨덕터 트랙은 하나 이상의 컨덕터 레인을 포함하는
    평판형 코일.
  9. 제8항에 있어서,
    하나의 컨덕터 트랙에 포함되는 각각의 컨덕터 레인은 서로 동일한 배치 간격에 따라서 배치되는
    평판형 코일.
  10. 제8항에 있어서,
    상기 컨덕터 레이어의 중심점과 각각의 컨덕터 트랙 간의 거리가 증가할수록 상기 각각의 컨덕터 트랙에 포함되는 컨덕터 레인의 폭은 감소하는
    평판형 코일.
  11. 제8항에 있어서,
    상기 컨덕터 레이어의 중심점으로터 상기 컨덕터 레이어의 가장자리로 향할수록 상기 각각의 컨덕터 트랙에 포함되는 컨덕터 레인의 폭은 감소하는
    평판형 코일.
  12. 제8항에 있어서,
    상기 컨덕터 레이어의 중심점을 기준으로 상기 컨덕터 레이어의 턴 수가 증가할수록 상기 각각의 컨덕터 트랙에 포함되는 컨덕터 레인의 폭은 감소하는
    평판형 코일.
  13. 제8항에 있어서,
    하나의 컨덕터 트랙에 포함되는 각각의 컨덕터 레인의 폭은 동일한
    평판형 코일.
  14. 제1항에 있어서,
    상기 컨덕터 레이어는
    상기 제1면에 배치되는 제1 컨덕터 레이어; 및
    상기 제2면에 배치되는 제2 컨덕터 레이어를 포함하고,
    상기 제1 컨덕터 레이어 및 상기 제2 컨덕터 레이어는 상기 기판에 형성되는 비아 홀을 통과하는 커넥터에 의해서 전기적으로 연결되는
    평판형 코일.
  15. 제14항에 있어서,
    상기 제1 컨덕터 레이어 및 제2 컨덕터 레이어는 서로 상보적인 패턴을 갖는
    평판형 코일.
  16. 제1항에 있어서,
    각각의 컨덕터 트랙은
    제1 패러럴 섹션;
    제1 크로스 섹션;
    제2 패러럴 섹션; 및
    제2 크로스 섹션을 포함하는
    평판형 코일.
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