WO2024029237A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
WO2024029237A1
WO2024029237A1 PCT/JP2023/023948 JP2023023948W WO2024029237A1 WO 2024029237 A1 WO2024029237 A1 WO 2024029237A1 JP 2023023948 W JP2023023948 W JP 2023023948W WO 2024029237 A1 WO2024029237 A1 WO 2024029237A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
insulating film
film
main surface
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2023/023948
Other languages
English (en)
French (fr)
Inventor
健夫 小杉
勇士 関口
泰伸 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2024538858A priority Critical patent/JPWO2024029237A1/ja
Publication of WO2024029237A1 publication Critical patent/WO2024029237A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • Patent Document 1 For example, as a document disclosing a semiconductor device including a nonvolatile memory, there is the following Patent Document 1.
  • a gate electrode is formed on a p-well region with a gate insulating film interposed therebetween.
  • a silicon oxide film, a silicon nitride film, and a silicon oxide film are sequentially stacked on a variable resistance portion formed on the surface of the p-well region.
  • writing is performed by injecting hot electrons generated near the drain region into the silicon nitride film. Since this memory cell is used as an OTPROM (One Time Programmable Read Only Memory), an erasing operation is not performed except for a non-defective product confirmation test.
  • OTPROM One Time Programmable Read Only Memory
  • One object of the present invention is to provide a semiconductor device and a method for manufacturing the same, in which data can be repeatedly written and erased with low voltage in a configuration in which a memory structure is arranged adjacent to the side of a planar gate structure. It is to be.
  • One embodiment of the present invention includes a semiconductor layer having a main surface, a well region formed on the surface of the main surface of the semiconductor layer, and a well region formed on the surface of the well region at intervals in a first direction. a first region and a second region; a third region formed in a channel region between the first region and the second region on the surface portion of the main surface of the semiconductor layer; and a semiconductor layer opposite to the third region.
  • a planar gate structure including a gate insulating film and a gate electrode laminated in a second direction on the main surface of the structure; and a sidewall structure disposed adjacent to the side of the planar gate structure in the first region on the first region side.
  • the conductivity type of the first region and the second region is the first conductivity type
  • the conductivity type of the well region and the third region is the second conductivity type
  • the sidewall structure has the first insulating film and the second insulating film.
  • a charge storage film disposed between a first insulating film and a second insulating film, the first insulating film being adjacent to the planar gate structure in a first direction.
  • the third region is formed in the channel region between the first region and the second region. Therefore, hot carriers (hot electrons and hot holes) can be easily generated. Therefore, the applied voltage for injecting hot electrons into the charge storage film during a write operation and the applied voltage for drawing hot holes into the charge storage film during an erase operation can be lowered.
  • FIG. 1 is a plan view of a main part of a semiconductor device according to an embodiment of the present invention.
  • 2 is a sectional view taken along the line II-II shown in FIG. 1.
  • FIG. 2 is a sectional view taken along line III-III shown in FIG. 1.
  • FIG. 3 is an enlarged view of the IV region shown in FIG. 2.
  • FIG. 3 is a schematic diagram for explaining the state of an electric circuit before a write operation of a memory structure provided in the semiconductor device.
  • FIG. 3 is a schematic diagram for explaining a write operation of the memory structure.
  • FIG. 3 is a schematic diagram for explaining an erase operation of the memory structure.
  • FIG. 3 is a schematic diagram for explaining a read operation of the memory structure after the write operation.
  • FIG. 3 is a schematic diagram for explaining a read operation of the memory structure after the erase operation.
  • 7 is a graph showing the relationship between gate potential and drain-source current after the write operation and after the erase operation.
  • FIG. 3 is a cross-sectional view for explaining an example of the method for manufacturing the semiconductor device.
  • FIG. 7A is a cross-sectional view showing a step after FIG. 7A.
  • FIG. 7B is a cross-sectional view showing a step after FIG. 7B.
  • FIG. 7C is a cross-sectional view showing a step after FIG. 7C.
  • FIG. 7D is a cross-sectional view showing a step after FIG. 7D.
  • FIG. 7E is a cross-sectional view showing a step after FIG. 7E.
  • FIG. 7A is a cross-sectional view showing a step after FIG. 7A.
  • FIG. 7B is a cross-sectional view showing a step after FIG. 7B.
  • FIG. 7C is a
  • FIG. 7F is a cross-sectional view showing a step after FIG. 7F.
  • FIG. 7G is a cross-sectional view showing a step after FIG. 7G.
  • FIG. 7H is a cross-sectional view showing a step after FIG. 7H.
  • 7I is a cross-sectional view showing a step after FIG. 7I.
  • FIG. 7J is a cross-sectional view showing a step after FIG. 7J.
  • FIG. 7K is a cross-sectional view showing a step after FIG. 7K.
  • FIG. 7L is a cross-sectional view showing a step after FIG. 7L.
  • FIG. 7M is a cross-sectional view showing a step after FIG. 7M.
  • FIG. 7M is a cross-sectional view showing a step after FIG. 7M.
  • FIG. 7N is a cross-sectional view showing a step after FIG. 7N.
  • FIG. 7O is a cross-sectional view showing a step after FIG. 7O.
  • FIG. 7P is a cross-sectional view showing a step after FIG. 7P.
  • FIG. 7A is a cross-sectional view showing a step after FIG. 7Q.
  • FIG. 7R is a cross-sectional view showing a step after FIG. 7R.
  • FIG. 7S is a cross-sectional view showing a step after FIG. 7S.
  • FIG. 7T is a cross-sectional view showing a step after FIG. 7T.
  • FIG. 7U is a cross-sectional view showing a step after FIG. 7U.
  • FIG. 7U is a cross-sectional view showing a step after FIG. 7U.
  • FIG. 7V is a cross-sectional view showing a step after FIG. 7V.
  • 7W is a cross-sectional view showing a step after FIG. 7W.
  • FIG. 7X is a cross-sectional view showing a step after FIG. 7X.
  • 7Y is a cross-sectional view showing a step after FIG. 7Y.
  • FIG. 1 is a plan view of essential parts of a semiconductor device 1 according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is a sectional view taken along line III--III shown in FIG.
  • FIG. 4 is an enlarged view of the IV area shown in FIG. 2.
  • an insulating spacer 43, a covering insulating film 51, and an interlayer insulating film 65 which will be described later, are removed.
  • the configuration of the semiconductor device 1 will be described below with reference to FIGS. 1 to 4.
  • the semiconductor device 1 is a nonvolatile memory using a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • Semiconductor device 1 includes a semiconductor layer 2 made of single crystal Si.
  • the semiconductor layer 2 is formed into a rectangular parallelepiped shape in this embodiment.
  • the semiconductor layer 2 has a first main surface 3 on one side and a second main surface 4 on the other side.
  • Semiconductor device 1 includes a p-type (second conductivity type) back gate region 20 formed in semiconductor layer 2 .
  • Back gate region 20 is formed over the entire semiconductor layer 2 .
  • the semiconductor device 1 includes a trench insulation structure 10 that partitions a device region 6 in which a MOSFET is formed.
  • Trench insulation structure 10 includes trench 11 and insulation burial 12 .
  • the trench 11 is formed by digging down the first main surface 3 toward the second main surface 4.
  • the trench 11 is formed in a square ring shape in a plan view (hereinafter simply referred to as "plan view") when viewed from the normal direction Z of the first main surface 3 and the second main surface 4, and extends over the square device region 6. (See also Figure 1).
  • the trench 11 is formed in a square ring shape in a plan view (hereinafter simply referred to as "plan view") when viewed from the normal direction Z of the first main surface 3 and the second main surface 4,
  • plane view a plan view
  • the direction in which one side of the device region 6 extends in plan view is defined as a first direction X.
  • a direction perpendicular to both the first direction X and the normal direction Z is defined as a second direction Y.
  • trench 11 specifically includes an inner wall 13 on one side, an outer wall 14 on the other side, and a bottom wall 15 connecting inner wall 13 and outer wall 14.
  • the inner wall 13 is formed into a square ring shape in plan view.
  • the outer wall 14 is formed into a square ring shape extending parallel to the inner wall 13 in plan view.
  • the outer wall 14 does not necessarily need to extend parallel to the inner wall 13, and may be formed in a different shape from the inner wall 13.
  • the bottom wall 15 extends parallel to the first main surface 3.
  • the bottom wall 15 may be formed in a curved shape toward the second main surface 4.
  • the trench 11 is formed in a tapered shape whose opening width narrows toward the bottom wall 15.
  • the taper angle of trench 11 may be greater than 90° and less than or equal to 125°.
  • the taper angle is preferably greater than 90° and less than 100°.
  • the taper angle of the trench 11 is the angle formed between the inner wall 13 (outer wall 14) of the trench 11 and the first main surface 3 in the semiconductor layer 2.
  • the trench 11 may be formed perpendicularly to the first main surface 3.
  • the depth of the trench 11 may be 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the width of trench 11 is arbitrary.
  • the width of the trench 11 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of trench 11 is defined by the width in a direction perpendicular to the direction in which trench 11 extends in plan view.
  • the insulating buried object 12 is buried in the trench 11 .
  • the insulator constituting the insulating buried object 12 is arbitrary.
  • the insulating buried material 12 may include at least one of silicon oxide (SiO 2 ) and silicon nitride (SiN).
  • the insulating buried material 12 is made of silicon oxide in this embodiment.
  • the insulating buried object 12 includes a buried portion 17 and a protruding portion 18.
  • the buried portion 17 is located on the bottom wall 15 side of the trench 11 with respect to the open end 16 of the trench 11 .
  • the protruding portion 18 protrudes from the buried portion 17 toward the side opposite to the bottom wall 15 side.
  • Semiconductor device 1 includes a p-type (second conductivity type) well region 21 formed on the surface of first main surface 3 in device region 6 .
  • the well region 21 extends in the first direction X along the first main surface 3.
  • the p-type impurity concentration of the well region 21 exceeds the p-type impurity concentration of the back gate region 20.
  • the p-type impurity concentration of the well region 21 is, for example, higher than 10 ⁇ 10 12 cm ⁇ 3 and lower than 10 ⁇ 10 16 cm ⁇ 3 .
  • the bottom of the well region 21 is electrically connected to the back gate region 20.
  • well region 21 is formed deeper than trench 11 and partially covers bottom wall 15 of trench 11 .
  • the well region 21 is formed in a region on the first main surface 3 side with respect to the bottom wall 15 of the trench 11, and the boundary between the well region 21 and the back gate region 20 is at the bottom of the trench 11. It may be located between the wall 15 and the first main surface 3.
  • the semiconductor device 1 includes an n-type (first conductivity type) source region 22 formed on the surface of the well region 21 and an n-type (first conductivity type) source region 22 formed on the surface of the well region 21 at a distance from the source region 22 . (first conductivity type) drain region 23.
  • the n-type impurity concentration of the source region 22 and the drain region 23 is, for example, 10 ⁇ 10 16 cm ⁇ 3 or more and 10 ⁇ 10 20 cm ⁇ 3 or less.
  • a channel region 24 of the MOSFET is formed between the drain region 23 and the source region 22 in the surface portion of the device region 6.
  • Channel region 24 forms a current path along second direction Y between source region 22 and drain region 23 .
  • a p-type impurity region 21A is formed in the channel region 24.
  • the impurity concentration of the p-type impurity region 21A is higher than the impurity concentration of the well region 21, and the depth of the p-type impurity region 21A is shallower than the depth of the well region 21.
  • the impurity concentration of the p-type impurity region 21A is higher than 10 ⁇ 10 16 cm ⁇ 3 and lower than 10 ⁇ 10 17 cm ⁇ 3 .
  • the semiconductor layer is silicon (Si) and the impurity element introduced into the well region 21 is boron (B+)
  • the impurity element introduced into the p-type impurity region 21A is boron.
  • the source region 22 has a bottom located on the first main surface 3 side with respect to the bottom of the well region 21.
  • the drain region 23 has a bottom located on the first main surface 3 side with respect to the bottom of the well region 21 .
  • the bottom of the source region 22 is flat with no steps.
  • the source region 22 is in contact with the channel region 24, and an LDD (Lightly Doped Drain) region having a lower n-type impurity concentration than the source region 22 is not provided between the source region 22 and the channel region 24.
  • the bottom of the drain region 23 is flat without any steps.
  • the drain region 23 is in contact with the channel region 24, and an LDD (Lightly Doped Drain) region having a lower n-type impurity concentration than the drain region 23 is not provided between the drain region 23 and the channel region 24.
  • the semiconductor device 1 includes a planar gate structure 30 formed on the first main surface 3 in the device region 6 so as to face the channel region 24 .
  • the planar gate structure 30 extends in the first direction X along the first main surface 3.
  • the end of the planar gate structure 30 in the first direction X reaches above the trench insulation structure 10 .
  • the end of the planar gate structure 30 in the first direction X may extend outside the trench insulation structure 10.
  • Planar gate structure 30 is located between source region 22 and drain region 23 in plan view.
  • the planar gate structure 30 includes a gate insulating film 31 formed on the semiconductor layer 2 in the device region 6 and a gate electrode 32 formed on the gate insulating film 31.
  • the gate insulating film 31 is made of an oxide of the semiconductor layer 2. Specifically, the gate insulating film 31 is made of an oxide formed into a film shape by oxidizing the surface portion of the first main surface 3. That is, the gate insulating film 31 is made of a silicon oxide film (SiO 2 film) formed along the first main surface 3. More specifically, the gate insulating film 31 is made of a thermal oxide of the semiconductor layer 2 formed into a film shape by thermally oxidizing the surface portion of the first main surface 3 of the semiconductor layer 2 . That is, the gate insulating film 31 is made of a silicon thermal oxide film (thermal oxide film) formed along the first main surface 3.
  • the gate insulating film 31 may have a thickness T1 of 7 nm or more and 13 nm or less (see FIG. 4). The thickness T1 of the gate insulating film 31 may be, for example, 10 nm.
  • the gate insulating film 31 extends in the first direction X along the first main surface 3.
  • the gate insulating film 31 has a first surface 31a in contact with the first main surface 3, and a second surface 31b on the opposite side of the semiconductor layer 2 with respect to the first surface 31a.
  • the first surface 31a and the second surface 31b may extend parallel to each other, and the gate insulating film 31 may have a substantially constant thickness. Both ends of the gate insulating film 31 in the first direction X are connected to the insulating buried object 12 .
  • recesses 33 are formed on both sides of the gate insulating film 31 to recess the first main surface 3 toward the second main surface 4 side.
  • the depression 33 may be formed in the entire area between the gate insulating film 31 and the protrusion 18 of the insulating buried object 12 in the device region 6 .
  • the gate electrode 32 is made of conductive polysilicon. Gate electrode 32 is formed on gate insulating film 31 .
  • the width (gate length) of the gate electrode 32 in the second direction Y may be 0.13 ⁇ m or more and 0.3 ⁇ m or less.
  • gate electrode 32 crosses open end 16 of trench 11 and reaches above insulating buried material 12. As shown in FIG. Specifically, the gate electrode 32 has a main body part 35 facing the first main surface 3 with the gate insulating film 31 in between in the device region 6, and a lead-out part 36 facing the insulating buried object 12 outside the device region 6. including.
  • the main body portion 35 is formed in a film shape extending along the gate insulating film 31 on the gate insulating film 31 .
  • the drawer part 36 is drawn out from the main body part 35 onto the protrusion part 18 of the insulating buried object 12.
  • semiconductor device 1 includes a memory structure 40 in which data can be written, erased, and read.
  • Memory structure 40 is disposed laterally adjacent planar gate structure 30 so as to cover the sidewalls of gate electrode 32 . Therefore, the memory structure 40 is also called a sidewall structure.
  • the memory structure 40 covers the side wall of the main body portion 35 of the gate electrode 32 in the device region 6 and covers the side wall of the lead portion 36 outside the device region 6.
  • the memory structure 40 has a rectangular ring shape surrounding the planar gate structure 30 in plan view.
  • the memory structure 40 includes a first portion 40A and a second portion 40B that face the device area 6, and a pair of connecting portions 40C that connect the first portion 40A and the second portion 40B.
  • the first portion 40A is a portion located between the source region 22 and the planar gate structure 30.
  • the second portion 40B is a portion located between the drain region 23 and the planar gate structure 30.
  • Each connecting portion 40C is a portion of the memory structure 40 located above the insulating buried object 12.
  • the memory structure 40 has an inner surface 40a that extends along the side wall of the planar gate structure 30, and an outer surface 40b that curves to protrude toward the side opposite to the planar gate structure 30.
  • the memory structure 40 includes an insulating film 41 formed on the channel region 24, a charge storage film 42 facing the channel region 24 with the insulating film 41 in between, and an insulating spacer 43 formed on the charge storage film 42. include. Note that the insulating film 41 corresponds to a "first insulating film" and the insulating spacer 43 corresponds to a "second insulating film".
  • the insulating film 41 is made of an oxide of the semiconductor layer 2 and the gate electrode 32. Specifically, the insulating film 41 is made of an oxide formed into a film shape by oxidizing the surface portion of the semiconductor layer 2 and the side walls of the gate electrode 32.
  • the insulating film 41 is made of a silicon oxide film (SiO 2 film) formed along the first main surface 3 and the side surfaces of the gate electrode 32 . More specifically, the insulating film 41 is made of a thermal oxide formed into a film shape by thermally oxidizing the surface portion of the semiconductor layer 2 and the side walls of the gate electrode 32. That is, the insulating film 41 is made of a silicon thermal oxide film formed along the first main surface 3 and the side surfaces of the gate electrode 32.
  • the insulating film 41 is made of the oxide of the semiconductor layer 2 and the gate electrode 32, it is not formed on the insulating buried object 12 (see FIG. 3).
  • insulating film 41 may have a thickness T2 of 5 nm or more and 10 nm or less.
  • the thickness T2 of the insulating film 41 may be, for example, 8 nm.
  • the insulating film 41 is preferably thinner than the gate insulating film 31 (T2 ⁇ T1).
  • the insulating film 41 has a first surface 41a in contact with the first main surface 3 of the semiconductor layer 2, a second surface 41b on the opposite side of the semiconductor layer 2 with respect to the first surface 41a, and a sidewall ( It has a third surface 41c in contact with the sidewalls of the gate electrode 32, and a fourth surface 41d on the opposite side of the planar gate structure 30 with respect to the third surface 41c.
  • the insulating film 41 includes a first insulating part 46 extending along the first main surface 3 of the semiconductor layer 2 in the device region 6, and a second insulating part 46 connected to the first insulating part 46 and extending along the sidewall of the planar gate structure 30. 47.
  • the insulating film 41 may be formed into an L-shape in cross section by connecting the first insulating part 46 and the second insulating part 47 orthogonally.
  • the first insulating portion 46 is not provided in the connecting portion 40C of the memory structure 40 (see FIG. 3).
  • the insulating film 41 is formed on the first main surface 3 within the depression 33 and is adjacent to the gate insulating film 31.
  • the first insulating portion 46 is located closer to the second main surface 4 than the gate insulating film 31 .
  • the first surface 41a of the insulating film 41 may be located closer to the second main surface 4 (see FIG. 2) than the first surface 31a of the gate insulating film 31.
  • the second surface 41b of the insulating film 41 may be formed flush with the first surface 31a of the gate insulating film 31.
  • the charge storage film 42 is made of an insulator different from the insulating film 41, and is made of, for example, a silicon nitride film (SiN film).
  • the charge storage film 42 is formed along the insulating film 41.
  • the charge storage film 42 may have a thickness T3 of 10 nm or more and 50 nm or less.
  • the thickness T3 of the charge storage film 42 may be, for example, 30 nm.
  • the charge storage film 42 has a square ring shape surrounding the planar gate structure 30 in plan view (see FIG. 1). That is, the charge storage film 42 extends in the first direction X, and both ends of the charge storage film 42 in the first direction X are located outside the device region 6 (see FIG. 3). In this embodiment, both ends of the charge storage film 42 in the first direction X are located on the insulating buried object 12 .
  • the charge storage film 42 includes a first storage portion 48 formed on the first insulation portion 46 of the insulation film 41 and a second storage portion 48 connected to the first storage portion 48 and formed on the side of the second insulation portion 47. 49.
  • the charge storage film 42 may be formed into an L-shape in cross section by connecting the first storage section 48 and the second storage section 49 orthogonally.
  • the first accumulation section 48 faces the insulating buried object 12 outside the device region 6.
  • the first accumulation section 48 faces the semiconductor layer 2 in the device region 6 with the first insulating section 46 of the insulating film 41 interposed therebetween.
  • the second storage section 49 faces the planar gate structure 30 with the second insulating section 47 of the insulating film 41 interposed therebetween.
  • the source region 22 and drain region 23 are formed in self-alignment with the memory structure 40. Therefore, the boundary between the source region 22 and the channel region 24 substantially coincides with the boundary between the outer surface 40b of the memory structure 40 and the first main surface 3 in plan view. Similarly, the boundary between the drain region 23 and the channel region 24 also substantially coincides with the boundary between the outer surface 40b of the memory structure 40 and the first main surface 3 in plan view.
  • the boundary between the source region 22 and the channel region 24 is located slightly closer to the planar gate structure 30 than the boundary between the outer surface 40b of the memory structure 40 and the first main surface 3.
  • the boundary between the drain region 23 and the channel region 24 is also located slightly closer to the planar gate structure 30 than the boundary between the outer surface 40b of the memory structure 40 and the first main surface 3.
  • the first storage part 48 of the charge storage film 42 has a first facing part 48A facing the channel region 24 with the insulating film 41 in between, and a second facing part 48B facing the source region 22 and the drain region 23. include.
  • the first opposing portion 48A is larger than the second opposing portion 48B in plan view (see FIG. 1).
  • the charge storage film 42 has a recess 50 formed by the first storage section 48 and the second storage section 49.
  • the recess 50 is provided on the opposite side of the first insulating section 46 with respect to the first accumulation section 48 and on the opposite side of the second insulating section 47 with respect to the second accumulation section 49 .
  • the insulating spacer 43 is arranged adjacent to the charge storage film 42 within the recess 50. Insulating spacer 43 is made of silicon oxide, for example. The insulating spacer 43 faces the insulating film 41 with the charge storage film 42 in between.
  • the semiconductor device 1 further includes a covering insulating film 51 that covers the planar gate structure 30 and the memory structure 40. Both ends of the covering insulating film 51 in the second direction Y are located on the opposite side of the planar gate structure 30 from the side of the memory structure 40 .
  • the covering insulating film 51 extends in the first direction X, and both ends of the covering insulating film 51 in the first direction X reach above the insulating buried object 12 (see FIG. 3). Therefore, the covering insulating film 51 covers the source region 22 and the drain region 23 in the device region 6, and covers the insulating buried object 12 outside the device region 6.
  • the covering insulating film 51 includes a first covering part 52 that covers the gate electrode 32, a second covering part 53 that covers the outer surface 40b of the memory structure 40, and a source region 22 and a drain region 23 in the device region 6. It integrally includes a third covering portion 54 that covers the device region 6, and a fourth covering portion 55 (see FIG. 3) that covers the protruding portion 18 of the insulating buried object 12 outside the device region 6.
  • the third covering portion 54 covers the source region 22 on the side of the first portion 40A of the memory structure 40, and covers the drain region 23 on the side of the second portion 40B.
  • the fourth covering portion 55 covers the insulating buried object 12 on the side of the connecting portion 40C of the memory structure 40 (see FIG. 3).
  • a through hole 52A is formed in a region of the first covering portion 52 that faces the trench insulation structure 10 with the gate electrode 32 in between (see FIG. 3).
  • semiconductor device 1 includes a gate silicide film 60, a source silicide film 61, and a drain silicide film 62.
  • gate silicide film 60 is formed on the surface of gate electrode 32 at a portion that constitutes the bottom of through hole 52A.
  • the gate silicide film 60 is made of a polycide film formed integrally with the gate electrode 32.
  • source silicide film 61 and drain silicide film 62 are formed of a silicide film integrally formed with semiconductor layer 2.
  • the source silicide film 61 is formed on the surface of the source region 22 on the side opposite to the memory structure 40 side with respect to the covering insulating film 51.
  • the drain silicide film 62 is formed on the surface of the drain region 23 on the side opposite to the memory structure 40 side with respect to the covering insulating film 51.
  • the gate silicide film 60, the source silicide film 61, and the drain silicide film 62 may each contain at least one of TiSi, TiSi2 , NiSi, CoSi, CoSi2 , MoSi2, and WSi2 .
  • Interlayer insulating film 65 covering first main surface 3 .
  • Interlayer insulating film 65 includes at least one of an oxide film (SiO 2 film) and a nitride film (SiN film).
  • the interlayer insulating film 65 may have a single layer structure made of an oxide film or a nitride film.
  • the interlayer insulating film 65 may have a stacked structure in which one or more oxide films and one or more nitride films are stacked in any order.
  • Interlayer insulating film 65 covers trench insulating structure 10 and device region 6 on first main surface 3 .
  • the semiconductor device 1 includes a gate contact electrode 66, a source contact electrode 67, and a drain contact electrode 68 that penetrate the interlayer insulating film 65.
  • the gate contact electrode 66 is electrically connected to the gate electrode 32 via the gate silicide film 60. Specifically, the gate contact electrode 66 is electrically connected to the gate electrode 32 and faces the insulating buried object 12 with the gate electrode 32 in between.
  • the gate contact electrode 66 may face the semiconductor layer 2 outside of the insulating buried object 12.
  • the source contact electrode 67 is electrically connected to the source region 22 via the source silicide film 61.
  • Drain contact electrode 68 is electrically connected to drain region 23 via drain silicide film 62 .
  • the gate contact electrode 66, the source contact electrode 67, and the drain contact electrode 68 are buried in a contact hole 69 formed in the interlayer insulating film 65.
  • Each contact electrode (gate contact electrode 66, source contact electrode 67, and drain contact electrode 68) is made of at least one of copper and tungsten.
  • a barrier electrode film may be provided between each contact electrode and the inner wall of the contact hole 69.
  • the barrier electrode film may have a single layer structure made of a Ti film or a TiN film.
  • the barrier electrode film may have a stacked structure including a Ti film and a TiN film stacked in any order.
  • the semiconductor device 1 includes a gate wiring 70, a source wiring 71, and a drain wiring 72 formed on an interlayer insulating film 65.
  • Gate wiring 70 is electrically connected to gate contact electrode 66.
  • Drain wiring 72 is electrically connected to drain contact electrode 68.
  • Source wiring 71 is electrically connected to source contact electrode 67.
  • Each wiring may include at least one of an Al film, an AlSiCu alloy film, an AlSi alloy film, and an AlCu alloy film.
  • a barrier wiring film may be provided between each wiring and the interlayer insulating film 65.
  • the barrier wiring film may have a single layer structure made of a Ti film or a TiN film.
  • the barrier wiring film may have a stacked structure including a Ti film and a TiN film stacked in any order.
  • the barrier wiring film may also be provided on each wiring.
  • each operation write operation, erase operation, and read operation
  • a reference potential is applied to the back gate region 20 connected to the well region 21.
  • FIG. 5A is a schematic diagram for explaining the initial state of the memory structure 40 before a write operation.
  • FIG. 5B is a schematic diagram for explaining the write operation of the memory structure 40.
  • the gate threshold voltage Vth before a potential is applied to the gate electrode 32, source region 22, and drain region 23 is defined as a first threshold voltage Vth1 (initial threshold voltage).
  • Gate potential Vg is a potential applied to gate electrode 32.
  • Source potential Vs is a potential applied to source region 22.
  • Drain potential Vd is a potential applied to drain region 23.
  • the write operation is achieved by injecting electrons (hot electrons HE) generated by impact ionization in the vicinity of the source region 22 into the charge storage film 42.
  • electrons hot electrons HE
  • a positive potential for example, 4V
  • Id a drain-source current
  • Ids flows from the source region 22 toward the drain region 23, and an electric field is concentrated near the source region 22. Therefore, hot electrons HE are generated near the source region 22 due to impact ionization. Hot electrons HE are injected into the charge storage film 42 (see FIG. 4) of the memory structure 40.
  • the gate potential Vg and source potential Vs in the write operation are not limited to 4V, and may be any potential selected from a range of 3V or more and 5V or less, for example.
  • the potential difference between the source region 22 and the gate electrode 32 is referred to as a gate-source voltage Vgs.
  • Vgs the gate-source voltage
  • FIG. 5C is a schematic diagram for explaining the erase operation of the memory structure 40. As shown in FIG. 5C, the erase operation is achieved by injecting holes (hot holes HH) generated by band-to-band tunneling into the charge storage film 42.
  • holes hot holes HH
  • a negative potential for example, -4V
  • a positive potential for example, 4V
  • a source-backgate current Isb flows from the source region 22 to the backgate region 20 via the well region 21 .
  • Hot holes HH are generated near the boundary between the well region 21 and the source region 22 due to the interband tunneling phenomenon. Hot holes HH are injected into charge storage film 42 (see FIG. 4) of memory structure 40.
  • the gate potential Vg in the erase operation is not limited to -4V, but may be any potential selected from the range of -5V or more and -3V or less, for example.
  • the source potential Vs in the erase operation is not limited to 4V, but may be any potential selected from the range of 3V or more and 5V or less.
  • Vgs 8V
  • the insulating film 41 is thinner than the gate insulating film 31. Therefore, compared to a configuration in which the thickness of the insulating film 41 and the thickness of the gate insulating film 31 are the same, the gate-source voltage Vgs is efficiently divided into the charge storage film 42. Therefore, the electric field is likely to be concentrated near the source region 22, and hot holes HH are likely to be generated.
  • FIG. 5D is a schematic diagram for explaining a read operation after a write operation.
  • FIG. 5E is a schematic diagram for explaining the read operation after the erase operation (that is, in the initial state).
  • FIG. 6 is a graph showing the relationship between the gate potential Vg and the drain-source current Ids after the write operation and after the erase operation.
  • the first threshold voltage Vth1 is, for example, 0.7 V or more and 2.0 V or less
  • the second threshold voltage Vth2 is a voltage obtained by adding a potential to the first threshold voltage Vth1.
  • the first threshold voltage Vth1 is 1.0
  • the second threshold voltage Vth2 is a higher voltage (1.2 V or more and 5.0 V or less).
  • the read potential Vr is, for example, 1.5V or more and 5.0V or less.
  • the bottom of the source region 22 and the bottom of the drain region 23 are flat without any step, and no LDD region is provided in the source region 22 and the drain region 23. Therefore, the charge storage film 42 faces the channel region 24. Additionally, in this embodiment, boron is additionally implanted into the channel region 24 to form a p-type impurity region 21A. Therefore, hot carriers are likely to be generated. Therefore, hot electrons HE can be injected into the charge storage film 42 at a low voltage during a write operation, and hot holes HH can be drawn into the charge storage film 42 at a low voltage during an erase operation. Therefore, writing data to and erasing data from the memory structure 40 can be performed repeatedly and efficiently, and the voltage required for writing and erasing can be reduced.
  • the gate-source voltage Vgs can be efficiently divided into the charge storage film 42. Therefore, hot holes HH can be easily drawn into the charge storage film 42.
  • the memory structure 40 is covered with the covering insulating film 51. Therefore, silicidation of the memory structure 40 can be prevented.
  • the covering insulating film 51 partially covers the source region 22 and drain region 23 on the sides of the memory structure 40.
  • the source silicide film 61 and the drain silicide film 62 are formed on the surface of the source region 22 and the drain region 23, respectively, on the side opposite to the memory structure 40 side with respect to the covering insulating film 51. Therefore, the source silicide film 61 and the drain silicide film 62 can be moved away from the charge storage film 42 compared to a structure in which the covering insulating film 51 does not cover the source region 22 and the drain region 23 . Thereby, it is possible to suppress electrons from flowing out from the charge storage film 42.
  • the charge storage film 42 has a recessed portion on the opposite side of the planar gate structure 30 with respect to the first storage portion 48 and on the opposite side of the semiconductor layer 2 with respect to the second storage portion 49. 50, and the insulating spacer 43 is arranged in the recess 50. Therefore, the charge storage film 42 is surrounded by the insulating film 41 and the insulating spacer 43, that is, an insulator. Therefore, the gate-source voltage Vgs can be efficiently divided into the charge storage film 42.
  • 7A to 7Z are cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 1 shown in FIG. 1.
  • 7A to 7Z are cross-sectional views of regions corresponding to FIG. 2.
  • FIG. 7A to 7Z only show the method of manufacturing the device region 6 in which the MOSFET is formed.
  • a semiconductor wafer 75 is prepared.
  • the semiconductor wafer 75 becomes the base of the semiconductor layer 2.
  • the semiconductor wafer 75 has a first wafer main surface 76 on one side and a second wafer main surface 77 on the other side.
  • the first wafer main surface 76 and the second wafer main surface 77 correspond to the first main surface 3 and the second main surface 4 of the semiconductor layer 2, respectively (see FIG. 2).
  • a resist mask 80 having a predetermined pattern is formed on the semiconductor wafer 75.
  • the resist mask 80 exposes the region of the semiconductor wafer 75 where the trench 11 is to be formed, and covers the other regions.
  • the etching method may be a dry etching method (for example, RIE method) and/or a wet etching method.
  • the etching method is preferably a dry etching method (for example, RIE method).
  • trenches 11 that define device regions 6 are formed in first wafer main surface 76 .
  • Resist mask 80 is then removed.
  • a detailed description of the trench 11 is as described above, so a detailed description thereof will be omitted.
  • a base insulating film 81 that will become the base of the buried insulating object 12 is formed on the first wafer main surface 76.
  • the base insulating film 81 is made of silicon oxide.
  • the base insulating film 81 may be formed by a CVD method.
  • Base insulating film 81 fills trench 11 .
  • base insulating film 81 is removed by etching.
  • Base insulating film 81 is removed until first wafer main surface 76 is exposed.
  • the etching method may be a dry etching method (for example, RIE method) and/or a wet etching method. As a result, an insulating buried object 12 located within the trench 11 is formed.
  • a first base film 82 which will become the base of gate insulating film 31 (see FIG. 2), is formed on the surface of first wafer main surface 76 in device region 6.
  • the first base film 82 is made of an oxide of the semiconductor wafer 75.
  • the first base film 82 is formed by oxidizing the surface portion of the first wafer main surface 76 into a film using an oxidation treatment method. Specifically, the first base film 82 is formed by a thermal oxidation treatment method.
  • a silicon oxide film (silicon thermal oxide film) is formed along the first wafer main surface 76.
  • the thickness of the first base film 82 may be the same as the thickness T1 of the gate insulating film 31 (see FIG. 4), that is, 7 nm or more and 13 nm or less.
  • the first base film 82 is integral with the insulating buried object 12 .
  • p-type well region 21 is formed in the surface portion of first wafer main surface 76 in device region 6.
  • the well region 21 is formed by introducing p-type impurities into the surface portion of the first wafer main surface 76 by ion implantation through the gate insulating film 31.
  • a region of the semiconductor wafer 75 having a lower p-type impurity concentration than the well region 21 becomes the back gate region 20.
  • a p-type impurity region 21A for adjusting the write voltage is formed on the surface of the p-type well region 21.
  • the p-type impurity region 21A has a different concentration from the p-type well region 21.
  • the formation conditions for the p-type impurity region 21A are, for example, when the p-type impurity element is boron (B+), the acceleration energy is 25 keV, and the dose is 3.6 ⁇ 10 13 cm ⁇ 2 . .
  • a resist mask 21B having a predetermined pattern is used to selectively additionally implant impurities into the p-well region where the memory transistor is formed.
  • the p-type impurity may be introduced after forming it on the surface.
  • the introduction of the p-type impurity into the first wafer main surface 76 shown in FIGS. 7F and 7G may be performed at any timing.
  • the p-type impurity may be introduced into the first wafer main surface 76 before the gate insulating film 31 is formed on the first wafer main surface 76.
  • a sacrificial oxide film may be formed on the first wafer main surface 76, and p-type impurities may be introduced into the first wafer main surface 76 via the sacrificial oxide film. Then, after the sacrificial oxide film is removed, a gate insulating film 31 is formed.
  • gate electrode 32 is formed on first wafer main surface 76 so as to cover first base film 82 and insulating buried material 12.
  • gate electrode 32 is made of conductive polysilicon.
  • Gate electrode 32 may be formed by a CVD method.
  • a resist mask 87 having a predetermined pattern is formed on the gate electrode 32.
  • the resist mask 87 exposes unnecessary portions of the gate electrode 32 and covers other regions.
  • unnecessary portions of the gate electrode 32 are removed by etching using the resist mask 87.
  • the etching method may be a dry etching method (for example, RIE method) and/or a wet etching method. Wet etching may be performed, for example, by supplying HF (hydrofluoric acid). As a result, the gate electrode 32 is formed. Thereafter, as shown in FIG. 7J, resist mask 87 is removed.
  • first base film 82 is partially removed by etching to form gate insulating film 31.
  • the first wafer main surface 76 retreats toward the second wafer main surface 77 on the side of the gate insulating film 31.
  • the retreat of the first wafer main surface 76 forms a first recess 78 on the side of the planar gate structure 30 that recesses the first wafer main surface 76 toward the second wafer main surface 77 side.
  • the gate insulating film 31 is formed and the first depression 78 is also formed. Due to the retreat of the first wafer main surface 76, a portion of the insulating buried object 12 protrudes from the trench 11.
  • the etching method may be a dry etching method (for example, RIE method) and/or a wet etching method.
  • the second base film 83 serving as the base of the insulating film 41 (see FIG. is formed on the surface of the The second base film 83 is made of an oxide of the semiconductor wafer 75 and the gate electrode 32 .
  • the second base film 83 is formed by oxidizing the surface portion of the semiconductor wafer 75 in the device region 6 and the surface portion of the gate electrode 32 into a film using an oxidation treatment method. Specifically, the second base film 83 is formed by a thermal oxidation treatment method.
  • a silicon oxide film (silicon thermal oxide film) is formed along the first wafer main surface 76 and the gate electrode 32.
  • the thickness of the second base film 83 may be the same as the thickness T2 of the insulating film 41 (see FIG. 4), that is, 5 nm or more and 10 nm or less.
  • a third base film 84 that becomes the base of the charge storage film 42 is formed on the first wafer main surface 76 so as to cover the second base film 83 and the buried insulating material 12. be done.
  • the third base film 84 is made of silicon nitride.
  • the third base film 84 may be formed by a CVD method.
  • the thickness of the third base film 84 may be the same as the thickness T3 (see FIG. 4) of the charge storage film 42, that is, 10 nm or more and 50 nm or less.
  • a fourth base film 85 that becomes the base of the insulating spacer 43 is formed on the first wafer main surface 76 so as to cover the third base film 84. be done.
  • the fourth base film 85 is made of silicon oxide.
  • the fourth base film 85 may be formed by a CVD method.
  • the second base film 83, the third base film 84, and the fourth base film 85 are partially etched so as to leave a portion covering the side walls of the planar gate structure 30. removed.
  • a memory structure 40 consisting of an insulating film 41, a charge storage film 42, and an insulating spacer 43 is formed. That is, the memory structure 40 is formed in a self-aligned manner with respect to the planar gate structure 30.
  • the etching method may be a dry etching method (for example, RIE method).
  • the first wafer main surface 76 is further retreated toward the second wafer main surface 77 on the side of the memory structure 40.
  • the first recess 78 on the side of the planar gate structure 30 becomes deeper and a second recess 79 is formed.
  • the insulating film 41 is disposed on the first wafer main surface 76 within the second depression 79 .
  • the second depression 79 corresponds to the depression 33 (see FIG. 4).
  • n-type drain region 23 and n-type source region 22 are formed on the surface of well region 21.
  • the source region 22 is formed on the surface of the well region 21 on one side of the memory structure 40 by introducing n-type impurities into the surface of the well region 21 by ion implantation using the memory structure 40 as a mask. be done.
  • Drain region 23 is formed on the other side of memory structure 40 at the surface of well region 21 by introducing n-type impurities into the surface of well region 21 by ion implantation using memory structure 40 as a mask. That is, drain region 23 and source region 22 are each formed in a self-aligned manner with respect to memory structure 40.
  • covering insulating film 51 is formed on device region 6 and insulating buried object 12.
  • the covering insulating film 51 is made of silicon oxide.
  • the covering insulating film 51 may be formed by a CVD method.
  • a resist mask 89 having a predetermined pattern is formed on the covering insulating film 51.
  • the resist mask 89 exposes unnecessary portions of the covering insulating film 51 and covers other regions.
  • unnecessary portions of the covering insulating film 51 are removed by etching through the resist mask 89.
  • a portion that covers the planar gate structure 30 and the memory structure 40 and a portion that covers the device region 6 on the side of the memory structure 40 remain.
  • a portion of the covering insulating film 51 that covers the gate electrode 32 outside the device region 6 is removed to form a through hole 52A.
  • the etching method may be a dry etching method (for example, RIE method) and/or a wet etching method. Thereafter, resist mask 89 is removed.
  • a gate silicide film 60, a source silicide film 61, and a drain silicide film 62 are formed.
  • a metal film 88 is formed to cover the first wafer main surface 76 and the gate electrode 32 in the device region 6.
  • Metal film 88 contains at least one of Ti, Ni, Co, Mo, and W.
  • the metal film 88 may be formed by sputtering or vapor deposition.
  • the portions of the gate electrode 32 and the first wafer main surface 76 that are in contact with the metal film 88 are silicided.
  • Silicidation may be performed by an annealing method (for example, RTA (rapid thermal anneal) method).
  • RTA rapid thermal anneal
  • a gate silicide film 60, a drain silicide film 62, and a source silicide film 61 each containing at least one of TiSi, TiSi 2 , NiSi, CoSi, CoSi 2 , MoSi 2 and WSi 2 are formed.
  • Metal film 88 is then removed.
  • interlayer insulating film 65 is formed on first wafer main surface 76.
  • Interlayer insulating film 65 includes at least one of an oxide film and a nitride film.
  • Interlayer insulating film 65 may be formed by a CVD method.
  • Interlayer insulating film 65 covers trench insulating structure 10 and planar gate structure 30 on first wafer main surface 76 .
  • a resist mask 93 having a predetermined pattern is formed on interlayer insulating film 65.
  • the resist mask 93 exposes regions of the interlayer insulating film 65 where a plurality of contact holes 69 are to be formed, and covers other regions.
  • unnecessary portions of the interlayer insulating film 65 are removed by etching using the resist mask 93.
  • the etching method may be a dry etching method (for example, RIE method) and/or a wet etching method.
  • a plurality of contact holes 69 are formed in interlayer insulating film 65 at positions corresponding to gate electrode 32, source region 22, and drain region 23, respectively.
  • the contact hole 69 corresponding to the gate electrode 32 communicates with the through hole 52A penetrating the covering insulating film 51. Resist mask 93 is then removed.
  • a base contact electrode film 90 which becomes the base of gate contact electrode 66, drain contact electrode 68, and source contact electrode 67, fills the plurality of contact holes 69 and extends over interlayer insulating film 65. It is formed.
  • the base contact electrode film 90 may be formed by a sputtering method or a vapor deposition method.
  • base contact electrode film 90 is removed by etching.
  • Base contact electrode film 90 is removed until interlayer insulating film 65 is exposed.
  • the etching method may be a dry etching method (for example, RIE method) and/or a wet etching method. As a result, a gate contact electrode 66, a drain contact electrode 68, and a source contact electrode 67 are formed.
  • Base wiring film 91 that becomes the base of gate wiring 70, drain wiring 72, and source wiring 71 is formed on interlayer insulating film 65.
  • Base wiring film 91 may be formed by sputtering or vapor deposition.
  • a resist mask 92 having a predetermined pattern is formed on base wiring film 91.
  • the resist mask 92 covers the regions of the interlayer insulating film 65 where the gate wiring 70, the drain wiring 72, and the source wiring 71 are to be formed, and exposes the other regions.
  • the etching method may be a dry etching method (for example, RIE method) and/or a wet etching method.
  • RIE method etching method
  • gate wiring 70, source wiring 71, and drain wiring 72 are formed on interlayer insulating film 65.
  • Resist mask 92 is then removed.
  • the semiconductor wafer 75 is cut, and a plurality of semiconductor devices 1 are cut out.
  • the semiconductor device 1 is manufactured through the steps including the above.
  • the memory structure 40 is formed in a self-aligned manner without using a resist mask. Therefore, compared to a method of forming a memory structure using a resist mask, the efficiency of forming the memory structure 40 can be improved.
  • an n-type (first polarity type) MOSFET including a p-type well region 21, an n-type source region 22, and an n-type drain region 23 is formed.
  • a p-type (second polarity type) MOSFET including an n-type well region 21, a p-type source region 22, and a p-type drain region 23 may be formed.
  • a semiconductor device a semiconductor layer having a main surface; a well region formed in a surface portion of the main surface of the semiconductor layer; a first region and a second region formed on a surface portion of the well region at a distance from each other in a first direction; a third region formed in a channel region between the first region and the second region on a surface portion of the main surface of the semiconductor layer; a planar gate structure including a gate insulating film and a gate electrode stacked in a second direction on the main surface of the semiconductor layer so as to face the third region; a sidewall structure disposed adjacent to a side of the first region of the planar gate structure in the first direction;
  • the conductivity type of the first region and the second region is a first conductivity type
  • the conductivity type of the well region and the third region is a second conductivity type
  • the sidewall structure is a first insulating film and a second
  • the impurity concentration in the third region is higher than the impurity concentration in the well region,
  • the impurity concentration of the well region is higher than 10 ⁇ 10 12 cm ⁇ 3 and lower than 10 ⁇ 10 16 cm ⁇ 3
  • the semiconductor device according to appendix 1 or 2 wherein the impurity concentration of the third region is higher than 10 ⁇ 10 16 cm ⁇ 3 and lower than 10 ⁇ 10 17 cm ⁇ 3 .
  • the semiconductor layer is silicon, The semiconductor device according to any one of appendices 1 to 3, wherein the impurity in the third region is boron.
  • Appendix 5 Any one of appendices 1 to 4, wherein the memory structure is configured to inject hot electrons into the charge storage film during a write operation and draw hot holes into the charge storage film during an erase operation.
  • Appendix 7 A recess that recesses the main surface of the semiconductor layer is provided on a side of the gate insulating film, The semiconductor device according to any one of appendices 1 to 6, wherein the first insulating film is formed on the main surface of the semiconductor layer in the recess so as to be adjacent to the gate insulating film.
  • Appendix 8 The semiconductor device according to any one of appendices 1 to 7, wherein the charge storage film is an insulator different from the first insulating film.
  • the charge storage film includes a first storage portion facing the main surface of the semiconductor layer with the first insulating film in between, and a second storage portion facing the planar gate structure with the first insulating film in between.
  • the charge storage film has a recess on a side opposite to the first insulating film with respect to the first storage part and on a side opposite to the first insulating film with respect to the second storage part,
  • the semiconductor device according to appendix 10 wherein the second insulating film is disposed adjacent to the charge storage film within the recess.
  • Appendix 12 The semiconductor device according to any one of appendices 1 to 11, further including a covering insulating film that covers the planar gate structure and the memory structure.
  • the covering insulating film covers the first region and the second region on the side of the memory structure,
  • (Appendix 14) forming a second conductivity type well region on the surface portion of the main surface of the semiconductor wafer; forming a second conductivity type impurity region having a higher concentration than the well region on at least a part of the surface of the well region; forming a planar gate structure on the main surface; forming a memory structure having an insulating film disposed on the main surface and a charge storage film disposed on the insulating film on a side of the planar gate structure; A source region of a first conductivity type is formed in a surface portion of the well region on one side of the memory structure, and the impurity region of a second conductivity type facing the planar gate structure and the charge storage film is formed in the source region. and forming a drain region of a first conductivity type in a surface portion of the well region on the other side of the memory structure.
  • appendix 15 The semiconductor according to appendix 14, wherein the step of forming the planar gate structure includes forming a gate insulating film on the main surface of the semiconductor wafer, and forming a gate electrode on the gate insulating film. Method of manufacturing the device.
  • the step of forming the gate insulating film includes forming a first base film on the surface portion of the main surface of the semiconductor wafer, and partially removing the first base film. forming a recess that recesses the main surface on the side of the gate insulating film,
  • the semiconductor device according to appendix 15, wherein the step of forming the memory structure includes the step of forming a second base film, which becomes a base of the insulating film, on a surface portion of the main surface of the semiconductor wafer within the recess. manufacturing method.
  • Appendix 17 The method of manufacturing a semiconductor device according to appendix 16, wherein the first base film and the second base film are formed by a thermal oxidation treatment method.
  • 1 Semiconductor device 2 Semiconductor layer, 3 First main surface, 4 Second main surface, 6 Device region, 10 Trench insulation structure, 11 Trench, 12 Insulating buried object, 13 Inner wall, 14 Outer wall, 15 Bottom wall, 16 Open end, 17 buried part, 18 protruding part, 20 back gate region, 21 well region, 21A p-type impurity region, 21B, 80, 87, 89, 92, 93 resist mask, 22 source region, 23 drain region, 24 channel Region, 30 planar gate structure, 31 gate insulating film, 32 gate electrode, 35 main body, 36 lead-out part, 40 memory structure, 41 insulating film, 42 charge storage film, 43 insulating spacer, 50 recess, 51 covering insulating film, 60 Gate silicide film, 61 Source silicide film, 62 Drain silicide film, 65 Interlayer insulating film, 66 Gate contact electrode, 67 Source contact electrode, 68 Drain contact electrode, 69 Contact hole, 70 Gate wiring, 71 Source wiring, 72 Drain wiring, 75 semiconductor

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

半導体装置は、半導体層の第１主面の表面部に形成されたウェル領域と、ウェル領域の表面部に形成されたソース領域と、ソース領域から間隔を空けてウェル領域の表面部に形成され、ソース領域との間にチャネル領域を区画するドレイン領域と、チャネル領域に対向するように半導体層の第１主面上に形成されたプレーナゲート構造と、プレーナゲート構造の側方に隣接配置されたメモリ構造とを含む。メモリ構造は、チャネル領域上に形成された絶縁膜と、絶縁膜を挟んでチャネル領域に対向する電荷蓄積膜とを含む。半導体装置は、ウェル領域よりも不純物濃度の高いｐ型不純物領域をさらに含む。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関する。
　たとえば、不揮発性メモリを備える半導体装置を開示する文献として、下記特許文献１がある。特許文献１に開示された半導体装置に備えられたメモリセルでは、ｐウェル領域上に、ゲート絶縁膜を介して、ゲート電極が形成されている。ゲート電極の側方には、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜がｐウェル領域の表面部に形成された抵抗変化部上に順次積層されている。このメモリセルでは、ドレイン領域近傍で発生したホットエレクトロンをシリコン窒化膜に注入することで書き込みが行われる。このメモリセルは、ＯＴＰＲＯＭ（One　Time　Programmable　Read　Only　Memory）として用いられるものであるため、良品確認テストを除いて消去動作が行われない。
特開２００５－０６４２９５号公報
　本発明の１つの目的は、プレーナゲート構造の側方にメモリ構造が隣接配置される構成において、メモリ構造に対するデータの書き込みおよび消去を低電圧で繰り返し行うことができる半導体装置およびその製造方法を提供することである。
　本発明の一実施形態は、主面を有する半導体層と、半導体層の主面の表面部に形成されたウェル領域と、ウェル領域の表面部に互いに第１方向に間隔を空けて形成された第１領域および第２領域と、半導体層の主面の表面部に第１領域と第２領域との間のチャネル領域に形成された第３領域と、第３領域に対向するように半導体層の主面上に第２方向に積層形成されたゲート絶縁膜およびゲート電極を含むプレーナゲート構造と、第１領域側のプレーナゲート構造の第１方向の側方に隣接配置されたサイドウォール構造とを備える半導体装置を提供する。第１領域および第２領域の導電型は第１導電型であり、ウェル領域および第３領域の導電型は第２導電型であり、サイドウォール構造は、第１絶縁膜および第２絶縁膜と、第１絶縁膜と第２絶縁膜との間に配置された電荷蓄積膜とを含み、第１絶縁膜は、プレーナゲート構造に対して第１方向に隣接する。
　この構成によれば、第１領域と第２領域との間のチャネル領域に第３領域が形成される。そのため、ホットキャリア（ホットエレクトロンおよびホットホール）を発生させやすくすることができる。そのため、書き込み動作時にホットエレクトロンを電荷蓄積膜に注入させるための印加電圧および、消去動作時にホットホールを電荷蓄積膜に引き込むための印加電圧を引き下げることができる。
本発明の一実施形態に係る半導体装置の要部の平面図である。 図１に示すＩＩ－ＩＩ線に沿う断面図である。 図１に示すＩＩＩ－ＩＩＩ線に沿う断面図である。 図２に示すＩＶ領域の拡大図である。 前記半導体装置に備えられるメモリ構造の書き込み動作前の電気回路の状態を説明するための模式図である。 前記メモリ構造の書き込み動作を説明するための模式図である。 前記メモリ構造の消去動作を説明するための模式図である。 前記書き込み動作後の前記メモリ構造の読み出し動作を説明するための模式図である。 前記消去動作後の前記メモリ構造の読み出し動作を説明するための模式図である。 前記書き込み動作後および前記消去動作後におけるゲート電位とドレイン・ソース間電流との関係を示すグラフである。 前記半導体装置の製造方法の一例を説明するための断面図である。 図７Ａの後の工程を示す断面図である。 図７Ｂの後の工程を示す断面図である。 図７Ｃの後の工程を示す断面図である。 図７Ｄの後の工程を示す断面図である。 図７Ｅの後の工程を示す断面図である。 図７Ｆの後の工程を示す断面図である。 図７Ｇの後の工程を示す断面図である。 図７Ｈの後の工程を示す断面図である。 図７Ｉの後の工程を示す断面図である。 図７Ｊの後の工程を示す断面図である。 図７Ｋの後の工程を示す断面図である。 図７Ｌの後の工程を示す断面図である。 図７Ｍの後の工程を示す断面図である。 図７Ｎの後の工程を示す断面図である。 図７Ｏの後の工程を示す断面図である。 図７Ｐの後の工程を示す断面図である。 図７Ｑの後の工程を示す断面図である。 図７Ｒの後の工程を示す断面図である。 図７Ｓの後の工程を示す断面図である。 図７Ｔの後の工程を示す断面図である。 図７Ｕの後の工程を示す断面図である。 図７Ｖの後の工程を示す断面図である。 図７Ｗの後の工程を示す断面図である。 図７Ｘの後の工程を示す断面図である。 図７Ｙの後の工程を示す断面図である。
　以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
　図１は、本発明の一実施形態に係る半導体装置１の要部の平面図である。図２は、図１に示すＩＩ－ＩＩ線に沿う断面図である。図３は、図１に示すＩＩＩ－ＩＩＩ線に沿う断面図である。図４は、図２に示すＩＶ領域の拡大図である。図１では、後述する絶縁スペーサ４３、被覆絶縁膜５１および層間絶縁膜６５が取り除かれている。以下では、図１～図４を参照して、半導体装置１の構成について説明する。
　半導体装置１は、ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）を用いた不揮発性メモリである。半導体装置１は、Ｓｉ単結晶からなる半導体層２を含む。
　図２を参照して、半導体層２は、この実施形態では、直方体形状に形成されている。半導体層２は、一方側の第１主面３および他方側の第２主面４を有している。半導体装置１は、半導体層２に形成されたｐ型（第２導電型）のバックゲート領域２０を含む。バックゲート領域２０は、半導体層２の全体に形成されている。
　半導体装置１は、ＭＯＳＦＥＴが形成されたデバイス領域６を区画するトレンチ絶縁構造１０を含む。トレンチ絶縁構造１０は、トレンチ１１および絶縁埋設物１２を含む。トレンチ１１は、第１主面３を第２主面４に向けて掘り下げることにより形成されている。トレンチ１１は、第１主面３および第２主面４の法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角環状に形成され、四角形状のデバイス領域６を区画している（図１も参照）。
　図１を参照して、トレンチ１１は、第１主面３および第２主面４の法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角環状に形成され、四角形状のデバイス領域６を区画している。平面視におけるデバイス領域６の一辺が延びる方向を第１方向Ｘとする。第１方向Ｘおよび法線方向Ｚの両方と直交する方向を第２方向Ｙとする。
　図２を参照して、トレンチ１１は、具体的には、一方側の内側壁１３、他方側の外側壁１４、ならびに、内側壁１３および外側壁１４を接続する底壁１５を含む。内側壁１３は、平面視において四角環状に形成されている。外側壁１４は、平面視において内側壁１３に対して平行に延びる四角環状に形成されている。外側壁１４は、必ずしも内側壁１３に対して平行に延びている必要はなく、内側壁１３とは異なる形状で形成されていてもよい。底壁１５は、第１主面３に対して平行に延びている。底壁１５は、第２主面４に向かう湾曲状に形成されていてもよい。
　トレンチ１１は、この実施形態では、底壁１５に向かって開口幅が狭まる先細り形状に形成されている。トレンチ１１のテーパ角は、９０°を超えて１２５°以下であってもよい。テーパ角は、９０°を超えて１００°以下であることが好ましい。トレンチ１１のテーパ角は、半導体層２内においてトレンチ１１の内側壁１３（外側壁１４）が第１主面３との間で成す角度である。むろん、トレンチ１１は、第１主面３に対して垂直に形成されていてもよい。
　トレンチ１１の深さは、０．１μｍ以上１μｍ以下であってもよい。トレンチ１１の幅は、任意である。トレンチ１１の幅は、０．１μｍ以上１０μｍ以下であってもよい。トレンチ１１の幅は、平面視においてトレンチ１１が延びる方向に直交する方向の幅によって定義される。
　絶縁埋設物１２は、トレンチ１１に埋設されている。当該絶縁埋設物１２を構成する絶縁体は任意である。絶縁埋設物１２は、酸化シリコン（ＳｉＯ２）および窒化シリコン（ＳｉＮ）のうちの少なくとも１つを含んでいてもよい。絶縁埋設物１２は、この実施形態では、酸化シリコンからなる。
　絶縁埋設物１２は、埋設部１７および突出部１８を含む。埋設部１７は、トレンチ１１の開口端１６に対してトレンチ１１の底壁１５側に位置している。突出部１８は、埋設部１７から底壁１５側とは反対側に向けて突出している。
　半導体装置１は、デバイス領域６において第１主面３の表面部に形成されたｐ型（第２導電型）のウェル領域２１を含む。ウェル領域２１は、第１主面３に沿う第１方向Ｘに延びている。ウェル領域２１のｐ型不純物濃度は、バックゲート領域２０のｐ型不純物濃度を超えている。ウェル領域２１のｐ型不純物濃度は、たとえば、１０×１０１２ｃｍ－３より高く１０×１０１６ｃｍ－３以下である。
　ウェル領域２１の底部は、バックゲート領域２０に電気的に接続されている。ウェル領域２１は、この実施形態では、トレンチ１１よりも深く形成され、当該トレンチ１１の底壁１５を部分的に被覆している。ウェル領域２１は、この実施形態とは異なり、トレンチ１１の底壁１５に対して第１主面３側の領域に形成され、ウェル領域２１とバックゲート領域２０との境界が、トレンチ１１の底壁１５と第１主面３との間に位置していてもよい。
　半導体装置１は、ウェル領域２１の表面部に形成されたｎ型（第１導電型）のソース領域２２と、ソース領域２２から間隔を空けてウェル領域２１の表面部に形成されたｎ型（第１導電型）ドレイン領域２３とを含む。ソース領域２２およびドレイン領域２３のｎ型不純物濃度は、たとえば、１０×１０１６ｃｍ－３以上１０×１０２０ｃｍ－３以下である。
　デバイス領域６の表面部においてドレイン領域２３とソース領域２２との間には、ＭＯＳＦＥＴのチャネル領域２４が形成されている。チャネル領域２４は、ソース領域２２とドレイン領域２３との間において、第２方向Ｙに沿う電流経路を形成する。
　チャネル領域２４には、ｐ型不純物領域２１Ａが形成される。ｐ型不純物領域２１Ａの不純物濃度は、ウェル領域２１の不純物濃度よりも高く、ｐ型不純物領域２１Ａの深さは、ウェル領域２１の深さよりも浅い。ｐ型不純物領域２１Ａの不純物濃度は、１０×１０１６ｃｍ－３より高く、１０×１０１７ｃｍ－３以下である。たとえば、半導体層がシリコン（Ｓｉ）であり、ウェル領域２１に導入される不純物元素がボロン（Ｂ＋）である場合、ｐ型不純物領域２１Ａに導入される不純物元素は、ボロンである。ｐ型不純物領域２１Ａを形成することによって、メモリ用トランジスタとして使用する際の書き込み電圧を低下させることができる。
　ソース領域２２は、ウェル領域２１の底部に対して第１主面３側に位置する底部を有している。ドレイン領域２３は、ウェル領域２１の底部に対して第１主面３側に位置する底部を有している。
　ソース領域２２の底部は、段差なく平坦である。ソース領域２２は、チャネル領域２４に接しており、ソース領域２２とチャネル領域２４との間には、ソース領域２２よりもｎ型不純物濃度が低いＬＤＤ（Lightly　Doped　Drain）領域が設けられていない。ドレイン領域２３の底部は、段差なく平坦である。ドレイン領域２３は、チャネル領域２４に接しており、ドレイン領域２３とチャネル領域２４との間には、ドレイン領域２３よりもｎ型不純物濃度が低いＬＤＤ（Lightly　Doped　Drain）領域が設けられていない。
　半導体装置１は、チャネル領域２４に対向するように、デバイス領域６において第１主面３の上に形成されたプレーナゲート構造３０を含む。プレーナゲート構造３０は、第１主面３に沿って第１方向Ｘに延びている。第１方向Ｘにおけるプレーナゲート構造３０の端部は、トレンチ絶縁構造１０上に達している。この実施形態とは異なり、第１方向Ｘにおけるプレーナゲート構造３０の端部が、トレンチ絶縁構造１０の外側にまで延びていてもよい。プレーナゲート構造３０は、平面視において、ソース領域２２およびドレイン領域２３の間に位置している。
　プレーナゲート構造３０は、デバイス領域６において半導体層２上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１上に形成されたゲート電極３２とを含む。
　ゲート絶縁膜３１は、半導体層２の酸化物からなる。ゲート絶縁膜３１は、具体的には、第１主面３の表面部が酸化されることによって膜状に形成された酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面３に沿って形成されたシリコン酸化膜（ＳｉＯ２膜）からなる。ゲート絶縁膜３１は、さらに具体的には、半導体層２の第１主面３の表面部が熱酸化されることによって膜状に形成された半導体層２の熱酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面３に沿って形成されたシリコン熱酸化膜（熱酸化膜）からなる。ゲート絶縁膜３１は、７ｎｍ以上１３ｎｍ以下の厚さＴ１を有していてもよい（図４を参照）。ゲート絶縁膜３１の厚さＴ１は、たとえば、１０ｎｍであってもよい。
　ゲート絶縁膜３１は、第１主面３に沿って第１方向Ｘに延びている。ゲート絶縁膜３１は、第１主面３に接する第１面３１ａと、第１面３１ａに対して半導体層２とは反対側の第２面３１ｂとを有する。第１面３１ａおよび第２面３１ｂが互いに平行に延びており、ゲート絶縁膜３１がほぼ一定の厚みを有していてもよい。第１方向Ｘにおけるゲート絶縁膜３１の両端部は、絶縁埋設物１２と接続されている。
　第１主面３において、ゲート絶縁膜３１の両側方には、第１主面３を第２主面４側に窪ませる窪み３３が形成されている。窪み３３は、デバイス領域６において、ゲート絶縁膜３１と絶縁埋設物１２の突出部１８との間の全域に形成されていてもよい。
　ゲート電極３２は、導電性ポリシリコンからなる。ゲート電極３２は、ゲート絶縁膜３１の上に形成されている。第２方向Ｙにおけるゲート電極３２の幅（ゲート長）は、０．１３μｍ以上０．３μｍ以下であってもよい。
　図２、図３を参照して、ゲート電極３２は、トレンチ１１の開口端１６を横切り、絶縁埋設物１２上に達している。詳しくは、ゲート電極３２は、デバイス領域６においてゲート絶縁膜３１を挟んで第１主面３と対向する本体部３５と、デバイス領域６よりも外側において絶縁埋設物１２に対向する引き出し部３６とを含む。
　本体部３５は、ゲート絶縁膜３１の上においてゲート絶縁膜３１に沿って延びる膜状に形成されている。引き出し部３６は、本体部３５から絶縁埋設物１２の突出部１８の上に引き出されている。
　図１を参照して、半導体装置１は、データの書き込み、消去、および読み出しを行うことができるメモリ構造４０を含む。メモリ構造４０は、ゲート電極３２の側壁を被覆するようにプレーナゲート構造３０の側方に隣接配置されている。そのため、メモリ構造４０は、サイドウォール構造とも呼ばれる。
　メモリ構造４０は、具体的には、デバイス領域６においてゲート電極３２の本体部３５の側壁を被覆し、デバイス領域６よりも外側において引き出し部３６の側壁を被覆している。
　メモリ構造４０は、平面視において、プレーナゲート構造３０を取り囲む四角環状である。メモリ構造４０は、デバイス領域６に対向する第１部分４０Ａおよび第２部分４０Ｂと、第１部分４０Ａおよび第２部分４０Ｂを連結する一対の連結部分４０Ｃとを含む。第１部分４０Ａは、ソース領域２２とプレーナゲート構造３０との間に位置する部分である。第２部分４０Ｂは、ドレイン領域２３とプレーナゲート構造３０との間に位置する部分である。各連結部分４０Ｃは、メモリ構造４０のうち、絶縁埋設物１２上に位置する部分である。
　図２を参照して、メモリ構造４０は、プレーナゲート構造３０の側壁に沿う内側面４０ａと、プレーナゲート構造３０側とは反対側に向けて突出するように湾曲する外側面４０ｂとを有する。メモリ構造４０は、チャネル領域２４上に形成された絶縁膜４１と、絶縁膜４１を挟んでチャネル領域２４に対向する電荷蓄積膜４２と、電荷蓄積膜４２上に形成れた絶縁スペーサ４３とを含む。なお、絶縁膜４１は、「第１絶縁膜」に相当し、絶縁スペーサ４３は、「第２絶縁膜」に相当する。
　絶縁膜４１は、半導体層２およびゲート電極３２の酸化物からなる。絶縁膜４１は、具体的には、半導体層２の表面部およびゲート電極３２の側壁が酸化されることによって膜状に形成された酸化物からなる。絶縁膜４１は、第１主面３およびゲート電極３２の側面に沿って形成されたシリコン酸化膜（ＳｉＯ２膜）からなる。絶縁膜４１は、さらに具体的には、半導体層２の表面部およびゲート電極３２の側壁が熱酸化されることによって膜状に形成された熱酸化物からなる。つまり、絶縁膜４１は、第１主面３およびゲート電極３２の側面に沿って形成されたシリコン熱酸化膜からなる。
　絶縁膜４１は、半導体層２およびゲート電極３２の酸化物からなるため、絶縁埋設物１２上には形成されていない（図３を参照）。
　図４を参照して、絶縁膜４１は、５ｎｍ以上１０ｎｍ以下の厚さＴ２を有していてもよい。絶縁膜４１の厚さＴ２は、たとえば、８ｎｍであってもよい。絶縁膜４１は、ゲート絶縁膜３１よりも薄いことが好ましい（Ｔ２＜Ｔ１）。
　絶縁膜４１は、半導体層２の第１主面３に接する第１面４１ａと、第１面４１ａに対して半導体層２とは反対側の第２面４１ｂと、プレーナゲート構造３０の側壁（ゲート電極３２の側壁）に接する第３面４１ｃと、第３面４１ｃに対してプレーナゲート構造３０とは反対側の第４面４１ｄとを有する。
　絶縁膜４１は、デバイス領域６において半導体層２の第１主面３に沿って延びる第１絶縁部４６と、第１絶縁部４６に連結されプレーナゲート構造３０の側壁に沿って延びる第２絶縁部４７とを含む。絶縁膜４１は、第１絶縁部４６と第２絶縁部４７とが直交して連結されることによって、断面視Ｌ字状に形成されていてもよい。
　絶縁膜４１は、絶縁埋設物１２上には形成されないため、メモリ構造４０の連結部分４０Ｃには、第１絶縁部４６が設けられていない（図３を参照）。
　絶縁膜４１は、窪み３３内において第１主面３上に形成されており、ゲート絶縁膜３１に隣接している。第１絶縁部４６は、ゲート絶縁膜３１よりも、第２主面４側に位置している。絶縁膜４１の第１面４１ａは、ゲート絶縁膜３１の第１面３１ａよりも第２主面４（図２参照）側に位置していてもよい。絶縁膜４１の第２面４１ｂは、ゲート絶縁膜３１の第１面３１ａと面一に形成されていてもよい。
　電荷蓄積膜４２は、絶縁膜４１とは異なる絶縁体からなり、たとえば、窒化シリコン膜（ＳｉＮ膜）からなる。電荷蓄積膜４２は、絶縁膜４１に沿って形成されている。電荷蓄積膜４２は、１０ｎｍ以上５０ｎｍ以下の厚さＴ３を有していてもよい。電荷蓄積膜４２の厚さＴ３は、たとえば、３０ｎｍであってもよい。
　電荷蓄積膜４２は、平面視において、プレーナゲート構造３０を取り囲む四角環状である（図１を参照）。すなわち、電荷蓄積膜４２は、第１方向Ｘに延びており、第１方向Ｘにおける電荷蓄積膜４２の両端部がデバイス領域６よりも外側に位置する（図３を参照）。この実施形態では、第１方向Ｘにおける電荷蓄積膜４２の両端部は、絶縁埋設物１２上に位置している。
　電荷蓄積膜４２は、絶縁膜４１の第１絶縁部４６上に形成された第１蓄積部４８と、第１蓄積部４８に連結され第２絶縁部４７の側方に形成された第２蓄積部４９とを含む。電荷蓄積膜４２は、第１蓄積部４８と第２蓄積部４９とが直交して連結されることによって、断面視Ｌ字状に形成されていてもよい。
　第１蓄積部４８は、デバイス領域６よりも外側において、絶縁埋設物１２に対向している。第１蓄積部４８は、デバイス領域６において、絶縁膜４１の第１絶縁部４６を挟んで半導体層２に対向している。第２蓄積部４９は、絶縁膜４１の第２絶縁部４７を挟んでプレーナゲート構造３０に対向している。
　ソース領域２２およびドレイン領域２３は、メモリ構造４０に対して自己整合的に形成されている。そのため、ソース領域２２とチャネル領域２４との境界は、平面視において、メモリ構造４０の外側面４０ｂと第１主面３との境界とほぼ一致している。同様に、ドレイン領域２３とチャネル領域２４との境界も、平面視において、メモリ構造４０の外側面４０ｂと第１主面３との境界とほぼ一致している。
　厳密には、ソース領域２２とチャネル領域２４との境界は、メモリ構造４０の外側面４０ｂと第１主面３との境界よりも僅かにプレーナゲート構造３０側に位置している。同様に、ドレイン領域２３とチャネル領域２４との境界も、メモリ構造４０の外側面４０ｂと第１主面３との境界よりも僅かにプレーナゲート構造３０側に位置している。
　そのため、電荷蓄積膜４２の第１蓄積部４８は、絶縁膜４１を挟んでチャネル領域２４と対向する第１対向部４８Ａと、ソース領域２２およびドレイン領域２３に対向する第２対向部４８Ｂとを含む。第１対向部４８Ａは、平面視において、第２対向部４８Ｂよりも大きい（図１を参照）。
　電荷蓄積膜４２は、第１蓄積部４８および第２蓄積部４９によって形成された凹部５０を有する。凹部５０は、第１蓄積部４８に対して第１絶縁部４６とは反対側で、かつ、第２蓄積部４９に対して第２絶縁部４７とは反対側に設けられている。
　絶縁スペーサ４３は、凹部５０内で電荷蓄積膜４２に隣接配置されている。絶縁スペーサ４３は、たとえば、シリコン酸化物からなる。絶縁スペーサ４３は、電荷蓄積膜４２を挟んで絶縁膜４１に対向している。
　半導体装置１は、プレーナゲート構造３０およびメモリ構造４０を被覆する被覆絶縁膜５１をさらに含む。第２方向Ｙにおける被覆絶縁膜５１の両端部は、メモリ構造４０の側方からプレーナゲート構造３０とは反対側に位置する。被覆絶縁膜５１は、第１方向Ｘに延び、第１方向Ｘにおける被覆絶縁膜５１の両端部は、絶縁埋設物１２上にまで達している（図３を参照）。そのため、被覆絶縁膜５１は、デバイス領域６においてソース領域２２およびドレイン領域２３を被覆し、デバイス領域６よりも外側で絶縁埋設物１２を被覆している。
　詳しくは、被覆絶縁膜５１は、ゲート電極３２を被覆する第１被覆部５２と、メモリ構造４０の外側面４０ｂを被覆する第２被覆部５３と、デバイス領域６においてソース領域２２およびドレイン領域２３を被覆する第３被覆部５４と、デバイス領域６よりも外側において絶縁埋設物１２の突出部１８を被覆する第４被覆部５５（図３を参照）とを一体的に有する。
　第３被覆部５４は、メモリ構造４０の第１部分４０Ａの側方でソース領域２２を被覆し、第２部分４０Ｂの側方でドレイン領域２３を被覆する。第４被覆部５５は、メモリ構造４０の連結部分４０Ｃの側方で、絶縁埋設物１２を被覆する（図３を参照）。第１被覆部５２においてゲート電極３２を挟んでトレンチ絶縁構造１０と対向する領域には、貫通孔５２Ａが形成されている（図３を参照）。
　図２および図３を参照して、半導体装置１は、ゲートシリサイド膜６０、ソースシリサイド膜６１およびドレインシリサイド膜６２を含む。
　図３を参照して、ゲートシリサイド膜６０は、ゲート電極３２の表面において貫通孔５２Ａの底部を構成する部分に形成されている。ゲートシリサイド膜６０は、当該ゲート電極３２と一体的に形成されたポリサイド膜からなる。
　図２を参照して、ソースシリサイド膜６１およびドレインシリサイド膜６２は、半導体層２と一体的に形成されたシリサイド膜からなる。ソースシリサイド膜６１は、ソース領域２２の表面部において、被覆絶縁膜５１に対してメモリ構造４０側とは反対側に形成されている。ドレインシリサイド膜６２は、ドレイン領域２３の表面部において、被覆絶縁膜５１に対してメモリ構造４０側とは反対側に形成されている。
　ゲートシリサイド膜６０、ソースシリサイド膜６１およびドレインシリサイド膜６２は、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１つをそれぞれ含んでいてもよい。
　半導体装置１は、第１主面３を被覆する層間絶縁膜６５を含む。層間絶縁膜６５は、酸化膜（ＳｉＯ２膜）および窒化膜（ＳｉＮ膜）のうちの少なくとも１つを含む。層間絶縁膜６５は、酸化膜または窒化膜からなる単層構造を有していてもよい。層間絶縁膜６５は、１つまたは複数の酸化膜、および、１つまたは複数の窒化膜が任意の順序で積層された積層構造を有していてもよい。層間絶縁膜６５は、第１主面３の上においてトレンチ絶縁構造１０、およびデバイス領域６を被覆している。
　半導体装置１は、層間絶縁膜６５を貫通するゲートコンタクト電極６６、ソースコンタクト電極６７およびドレインコンタクト電極６８を含む。
　ゲートコンタクト電極６６は、ゲートシリサイド膜６０を介してゲート電極３２に電気的に接続されている。ゲートコンタクト電極６６は、具体的には、ゲート電極３２に電気的に接続され、当該ゲート電極３２を挟んで絶縁埋設物１２に対向している。
　この実施形態とは異なり、ゲート電極３２が絶縁埋設物１２よりも外側まで延びている場合、ゲートコンタクト電極６６が絶縁埋設物１２よりも外側で半導体層２に対向していてもよい。
　ソースコンタクト電極６７は、ソースシリサイド膜６１を介してソース領域２２に電気的に接続されている。ドレインコンタクト電極６８は、ドレインシリサイド膜６２を介してドレイン領域２３に電気的に接続されている。
　ゲートコンタクト電極６６、ソースコンタクト電極６７およびドレインコンタクト電極６８は、層間絶縁膜６５に形成されたコンタクトホール６９に埋設されている。各コンタクト電極（ゲートコンタクト電極６６、ソースコンタクト電極６７およびドレインコンタクト電極６８）は、銅およびタングステンの少なくともいずれかによって形成されている。
　各コンタクト電極とコンタクトホール６９の内壁との間には、バリア電極膜が設けられていてもよい。バリア電極膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。バリア電極膜は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。
　半導体装置１は、層間絶縁膜６５の上に形成されたゲート配線７０、ソース配線７１およびドレイン配線７２を含む。ゲート配線７０は、ゲートコンタクト電極６６に電気的に接続されている。ドレイン配線７２は、ドレインコンタクト電極６８に電気的に接続されている。ソース配線７１は、ソースコンタクト電極６７に電気的に接続されている。
　各配線（ゲート配線７０、ソース配線７１およびドレイン配線７２）は、Ａｌ膜、ＡｌＳｉＣｕ合金膜、ＡｌＳｉ合金膜およびＡｌＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
　各配線と層間絶縁膜６５との間には、バリア配線膜が設けられていてもよい。バリア配線膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。バリア配線膜は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。バリア配線膜は、各配線上にも設けられていてもよい。
　次に、図５Ａ～図５Ｅおよび図６を用いて、メモリ構造４０の各動作（書き込み動作、消去動作、および読み出し動作）について具体的に説明する。いずれの動作においても、ウェル領域２１に接続されるバックゲート領域２０には、基準電位が印加されている。
　図５Ａは、メモリ構造４０の書き込み動作前の初期状態を説明するための模式図である。図５Ｂは、メモリ構造４０の書き込み動作を説明するための模式図である。
　図５Ａに示すように、ゲート電極３２、ソース領域２２およびドレイン領域２３に電位が印加される前のゲート閾値電圧Ｖｔｈを第１閾値電圧Ｖｔｈ１（初期閾値電圧）とする。ゲート電極３２、ソース領域２２およびドレイン領域２３に電位が印加される前の状態とは、ゲート電位Ｖｇ、ソース電位Ｖｓ、およびドレイン電位Ｖｄがいずれも０Ｖである状態を意味する（Ｖｇ＝Ｖｓ＝Ｖｄ＝０Ｖ）。ゲート電位Ｖｇは、ゲート電極３２に印加される電位である。ソース電位Ｖｓは、ソース領域２２に印加される電位である。ドレイン電位Ｖｄは、ドレイン領域２３に印加される電位である。
　図５Ｂに示すように、書き込み動作は、ソース領域２２の近傍において衝突電離によって発生した電子（ホットエレクトロンＨＥ）を電荷蓄積膜４２に注入することによって達成される。
　詳しくは、書き込み動作の際、ゲート電極３２およびソース領域２２に正電位（たとえば、４Ｖ）が印加され（Ｖｇ＝Ｖｓ＝４Ｖ）、ドレイン領域２３に基準電位が印加される（Ｖｄ＝０Ｖ）。これにより、ソース領域２２からドレイン領域２３に向けてドレイン・ソース間電流Ｉｄｓが流れ、ソース領域２２の近傍に電界が集中する。そのため、ソース領域２２の近傍において衝突電離によってホットエレクトロンＨＥが発生する。ホットエレクトロンＨＥは、メモリ構造４０の電荷蓄積膜４２（図４を参照）に注入される。
　書き込み動作におけるゲート電位Ｖｇおよびソース電位Ｖｓは、４Ｖに限られず、たとえば、３Ｖ以上５Ｖ以下の範囲から選択された任意の電位であってもよい。
　ソース領域２２とゲート電極３２との電位差をゲート・ソース間電圧Ｖｇｓという。たとえば、ゲート電位Ｖｇが４Ｖで、ソース電位Ｖｓが４Ｖの場合、ゲート・ソース間電圧Ｖｇｓは、０Ｖである（Ｖｇｓ＝０Ｖ）。
　書き込み動作によって電荷蓄積膜４２に注入された電子の負電荷により、ゲート閾値電圧Ｖｔｈが上昇する。具体的には、ゲート閾値電圧Ｖｔｈは、第１閾値電圧Ｖｔｈ１よりも高い第２閾値電圧Ｖｔｈ２（図５Ｄを参照）となる（Ｖｔｈ＝Ｖｔｈ２，Ｖｔｈ２＞Ｖｔｈ１）。
　図５Ｃは、メモリ構造４０の消去動作について説明するための模式図である。図５Ｃに示すように、消去動作は、バンド間トンネリング現象によって発生した正孔（ホットホールＨＨ）を電荷蓄積膜４２に注入することによって達成される。
　詳しくは、消去動作の際、ゲート電極３２に負電位（たとえば－４Ｖ）が印加され（Ｖｇ＝－４Ｖ）、ソース領域２２に正電位（たとえば、４Ｖ）が印加され（Ｖｓ＝４Ｖ）、ドレイン領域２３が開放（オープン）される。つまり、ソース領域２２およびゲート電極３２の間に高電圧が印加されている。これにより、ウェル領域２１を介して、ソース領域２２からバックゲート領域２０にソース・バックゲート間電流Ｉｓｂが流れる。
　そのため、ウェル領域２１とソース領域２２との境界付近において、バンド間トンネリング現象によってホットホールＨＨが発生する。ホットホールＨＨは、メモリ構造４０の電荷蓄積膜４２（図４を参照）に注入される。
　消去動作におけるゲート電位Ｖｇは、－４Ｖに限られず、たとえば－５Ｖ以上－３Ｖ以下の範囲から任意に選択された電位であってもよい。消去動作におけるソース電位Ｖｓは、４Ｖに限られず、３Ｖ以上５Ｖ以下の範囲から任意選択された電位であってもよい。
　消去動作において、ゲート電位Ｖｇが－４Ｖで、ソース電位Ｖｓが４Ｖの場合、ゲート・ソース間電圧Ｖｇｓは、８Ｖである（Ｖｇｓ＝８Ｖ）。たとえば、絶縁膜４１の厚さＴ２が８ｎｍであり、ゲート絶縁膜の厚さＴ１が１０ｎｍである場合、絶縁膜４１は、ゲート絶縁膜３１と比較して薄い。そのため、絶縁膜４１の厚さとゲート絶縁膜３１の厚さとが同じである構成と比較して、ゲート・ソース間電圧Ｖｇｓが効率良く電荷蓄積膜４２に分圧される。そのため、ソース領域２２の近傍に電界を集中させやすく、ホットホールＨＨを発生させやすい。
　消去動作によって電荷蓄積膜４２に注入された正孔の正電荷により、ゲート閾値電圧Ｖｔｈが下降する。具体的には、ゲート閾値電圧Ｖｔｈは、第２閾値電圧Ｖｔｈ２から第１閾値電圧Ｖｔｈ１（図５Ｅ参照）に戻る（Ｖｔｈ＝Ｖｔｈ１）。
　次に、メモリ構造４０の読み出し動作について説明する。図５Ｄは、書き込み動作後の読み出し動作を説明するための模式図である。図５Ｅは、消去動作後（つまり、初期状態）の読み出し動作を説明するための模式図である。図６は、書き込み動作後および消去動作後のゲート電位Ｖｇとドレイン・ソース間電流Ｉｄｓとの関係を示すグラフである。
　読み出し動作時には、書き込み動作とは逆方向にドレイン・ソース間電流Ｉｄｓが流れる。ドレイン・ソース間電流Ｉｄｓの大きさによって、メモリ構造４０にデータが書き込まれているか否かが判別される。具体的には、書き込み動作後および消去動作後のいずれにおいても、読み出し動作では、ゲート電極３２に正電位（たとえば、１．５Ｖ）が印加され、ドレイン領域２３に正電位（たとえば、０．５Ｖ）が印加され、ソース領域２２に基準電位が印加される（Ｖｓ＝０Ｖ）。
　ゲート電位Ｖｇが１．５Ｖであり、ドレイン電位Ｖｄが０．５Ｖである場合、ドレイン領域２３とゲート電極３２との電位差（ドレイン・ゲート間電圧Ｖｄｇ）は、１．０Ｖである（Ｖｇ＝１．５Ｖ，Ｖｄ＝０．５Ｖ，Ｖｄｇ＝１．０Ｖ）。
　書き込み動作後のゲート閾値電圧Ｖｔｈ（第２閾値電圧Ｖｔｈ２）は、消去動作後のゲート閾値電圧（第１閾値電圧Ｖｔｈ１）よりも大きい。そのため、図６に示すように、読み出し時にゲート電位Ｖｇが所定の読み出し電位Ｖｒのとき（Ｖｇ＝Ｖｒ）、書き込み動作後の読み出し動作におけるドレイン・ソース間電流Ｉｄｓ２は、消去動作後の読み出し動作におけるドレイン・ソース間電流Ｉｄｓ１よりも小さい。この電流差ΔＩ（ΔＩ＝Ｉｄｓ１－Ｉｄｓ２）によって、メモリ構造４０にデータが書き込まれた状態であるか否かについての判定を行うことができる。
　第１閾値電圧Ｖｔｈ１は、たとえば、０．７Ｖ以上２．０Ｖ以下であり、第２閾値電圧Ｖｔｈ２は、第１閾値電圧Ｖｔｈ１に電位がプラスされた電圧である。たとえば、第１閾値電圧Ｖｔｈ１が１．０の場合、第２閾値電圧Ｖｔｈ２は、それ以上の電圧（１．２Ｖ以上５．０Ｖ以下）となる。読み出し電位Ｖｒは、たとえば、１．５Ｖ以上５．０Ｖ以下である。
　この実施形態では、ソース領域２２の底部およびドレイン領域２３の底部は、それぞれ、段差なく平坦であり、ソース領域２２およびドレイン領域２３にＬＤＤ領域が設けられていない。そのため、電荷蓄積膜４２が、チャネル領域２４に対向する。加えて、この実施の形態では、チャネル領域２４に追加してボロンを注入しｐ型不純物領域２１Ａを形成している。そのため、ホットキャリアを発生しやすい。そのため、書き込み動作時に、低電圧でホットエレクトロンＨＥを電荷蓄積膜４２に注入させることができ、消去動作時に、低電圧でホットホールＨＨを電荷蓄積膜４２に引き込むことができる。したがって、メモリ構造４０へのデータの書き込みおよびメモリ構造４０からのデータの消去を効率的に繰り返して行うことができるとともに、書き込みおよび消去時に必要な電圧を下げられる。
　また、絶縁膜４１をゲート絶縁膜３１よりも薄くすることによって、ゲート・ソース間電圧Ｖｇｓを効率良く電荷蓄積膜４２に分圧させることができる。そのため、電荷蓄積膜４２へホットホールＨＨを引き込みやすくすることができる。
　また、この実施形態では、被覆絶縁膜５１によってメモリ構造４０が覆われている。そのため、メモリ構造４０のシリサイド化を防ぐことができる。
　また、この実施形態では、被覆絶縁膜５１が、メモリ構造４０の側方においてソース領域２２およびドレイン領域２３を部分的に被覆している。そして、ソースシリサイド膜６１およびドレインシリサイド膜６２は、それぞれ、ソース領域２２およびドレイン領域２３の表面部において、被覆絶縁膜５１に対してメモリ構造４０側とは反対側に形成されている。そのため、被覆絶縁膜５１がソース領域２２およびドレイン領域２３を被覆していない構成と比較して、ソースシリサイド膜６１およびドレインシリサイド膜６２を、電荷蓄積膜４２から遠ざけることができる。これにより、電荷蓄積膜４２から電子が流出することを抑制できる。
　また、この実施形態では、電荷蓄積膜４２は、第１蓄積部４８に対してプレーナゲート構造３０とは反対側で、かつ、第２蓄積部４９に対して半導体層２とは反対側に凹部５０を有し、絶縁スペーサ４３は、凹部５０に配置されている。そのため、電荷蓄積膜４２は、絶縁膜４１および絶縁スペーサ４３、すなわち絶縁体によって囲まれている。そのため、ゲート・ソース間電圧Ｖｇｓを電荷蓄積膜４２に効率良く分圧させることができる。
　図７Ａ～図７Ｚは、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。図７Ａ～図７Ｚは、図２に対応した領域の断面図である。図７Ａ～図７Ｚでは、ＭＯＳＦＥＴが形成されるデバイス領域６の製造方法のみを示している。
　まず、図７Ａを参照して、半導体ウエハ７５が用意される。半導体ウエハ７５は、半導体層２のベースとなる。半導体ウエハ７５は、一方側の第１ウエハ主面７６、および他方側の第２ウエハ主面７７を有する。第１ウエハ主面７６および第２ウエハ主面７７は、半導体層２の第１主面３および第２主面４にそれぞれ対応している（図２を参照）。
　次に、所定パターンを有するレジストマスク８０が、半導体ウエハ７５上に形成される。レジストマスク８０は、半導体ウエハ７５においてトレンチ１１を形成すべき領域を露出させ、それ以外の領域を被覆している。
　次に、図７Ｂに示すように、レジストマスク８０を介するエッチング法によって、第１ウエハ主面７６の不要な部分が、除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）であることが好ましい。
　これにより、デバイス領域６を区画するトレンチ１１が、第１ウエハ主面７６に形成される。レジストマスク８０は、その後、除去される。トレンチ１１の具体的な説明については前述の通りであるので省略する。
　次に、図７Ｃを参照して、絶縁埋設物１２のベースとなるベース絶縁膜８１が、第１ウエハ主面７６の上に形成される。ベース絶縁膜８１は、この形態では、酸化シリコンからなる。ベース絶縁膜８１は、ＣＶＤ法によって形成されてもよい。ベース絶縁膜８１は、トレンチ１１を埋める。
　次に、図７Ｄを参照して、ベース絶縁膜８１の不要な部分が、エッチング法によって除去される。ベース絶縁膜８１は、第１ウエハ主面７６が露出するまで除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、トレンチ１１内に位置する絶縁埋設物１２が形成される。
　次に、図７Ｅを参照して、デバイス領域６において第１ウエハ主面７６の表面部に、ゲート絶縁膜３１（図２を参照）のベースとなる第１ベース膜８２が形成される。第１ベース膜８２は、半導体ウエハ７５の酸化物からなる。第１ベース膜８２は、酸化処理法によって第１ウエハ主面７６の表面部を膜状に酸化させることによって形成される。第１ベース膜８２は、具体的には、熱酸化処理法によって形成される。
　酸化処理法（熱酸化処理法）によれば、第１ウエハ主面７６に沿うシリコン酸化膜（シリコン熱酸化膜）が形成される。第１ベース膜８２の厚さは、ゲート絶縁膜３１の厚さＴ１（図４を参照）と同じ、すなわち、７ｎｍ以上１３ｎｍ以下であってもよい。第１ベース膜８２は、絶縁埋設物１２と一体を成す。
　次に、図７Ｆを参照して、ｐ型のウェル領域２１が、デバイス領域６において第１ウエハ主面７６の表面部に形成される。ウェル領域２１は、ゲート絶縁膜３１を介するイオン注入法によってｐ型不純物を第１ウエハ主面７６の表面部に導入することにより、形成される。ウェル領域２１が形成されることによって、半導体ウエハ７５においてウェル領域２１よりもｐ型不純物濃度が低い領域が、バックゲート領域２０となる。
　次に、図７Ｇを参照して、ｐ型のウェル領域２１の表面部に、書き込み電圧を調整するためのｐ型不純物領域２１Ａを形成する。ｐ型不純物領域２１Ａは、ｐ型のウェル領域２１とは濃度が異なる。ｐ型不純物領域２１Ａの形成条件は、たとえば、ｐ型不純物の元素をボロン（Ｂ＋）としたときに、加速エネルギーを２５ｋｅＶとし、ドーズ量を、３．６×１０１３ｃｍ－2とすればよい。このときに、通常のトランジスタとメモリ用トランジスタとを別々に設ける場合には、メモリ用トランジスタが形成されるｐウェル領域に選択的に不純物を追加注入するように、所定パターンを有するレジストマスク２１Ｂを表面に形成してからｐ型不純物を導入するようにすればよい。
　なお、図７Ｆおよび図７Ｇに示した第１ウエハ主面７６へのｐ型不純物の導入は、任意のタイミングで行われてもよい。たとえば、第１ウエハ主面７６へのｐ型不純物の導入は、ゲート絶縁膜３１が第１ウエハ主面７６に形成される前に行われてもよい。その場合、第１ウエハ主面７６に犠牲酸化膜を形成し、犠牲酸化膜を介して、ｐ型不純物が第１ウエハ主面７６に導入されてもよい。そして、犠牲酸化膜が除去された後に、ゲート絶縁膜３１が形成される。
　次に、図７Ｈを参照して、ゲート電極３２が、第１ベース膜８２および絶縁埋設物１２を被覆するように第１ウエハ主面７６の上に形成される。ゲート電極３２は、この形態では、導電性ポリシリコンからなる。ゲート電極３２は、ＣＶＤ法によって形成されてもよい。
　次に、図７Ｉを参照して、所定パターンを有するレジストマスク８７が、ゲート電極３２の上に形成される。レジストマスク８７は、ゲート電極３２の不要な部分を露出させ、それ以外の領域を被覆している。次に、レジストマスク８７を介するエッチング法によって、ゲート電極３２の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。ウエットエッチングは、たとえば、ＨＦ（フッ酸）の供給によって行われてもよい。これにより、ゲート電極３２が形成される。その後、図７Ｊに示すように、レジストマスク８７は、除去される。
　次に、図７Ｋを参照して、エッチング法によって、第１ベース膜８２が部分的に除去されてゲート絶縁膜３１が形成される。第１ベース膜８２の部分的な除去によって、ゲート絶縁膜３１の側方において、第１ウエハ主面７６が第２ウエハ主面７７側に後退する。第１ウエハ主面７６の後退によって、プレーナゲート構造３０の側方に、第１ウエハ主面７６を第２ウエハ主面７７側に窪ませる第１窪み７８が形成される。このように、第１ベース膜８２の部分的な除去によって、ゲート絶縁膜３１が形成されるとともに第１窪み７８が形成される。第１ウエハ主面７６の後退によって、絶縁埋設物１２の一部がトレンチ１１から突出する。
　エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。第１ベース膜８２の部分的な除去によって、ゲート絶縁膜３１およびゲート電極３２を含むプレーナゲート構造３０が形成される。
　次に、図７Ｌを参照して、絶縁膜４１（図２を参照）のベースとなる第２ベース膜８３が、第１窪み７８内における第１ウエハ主面７６の表面部と、ゲート電極３２の表面部とに形成される。第２ベース膜８３は、半導体ウエハ７５およびゲート電極３２の酸化物からなる。第２ベース膜８３は、酸化処理法によって、デバイス領域６における半導体ウエハ７５の表面部と、ゲート電極３２の表面部とを膜状に酸化させることによって形成される。第２ベース膜８３は、具体的には、熱酸化処理法によって形成される。
　酸化処理法（熱酸化処理法）によれば、第１ウエハ主面７６およびゲート電極３２に沿うシリコン酸化膜（シリコン熱酸化膜）が形成される。第２ベース膜８３の厚さは、絶縁膜４１の厚さＴ２（図４を参照）と同じ、すなわち、５ｎｍ以上１０ｎｍ以下あってもよい。
　次に、図７Ｍを参照して、電荷蓄積膜４２のベースとなる第３ベース膜８４が、第２ベース膜８３および絶縁埋設物１２を被覆するように第１ウエハ主面７６の上に形成される。第３ベース膜８４は、この形態では、窒化シリコンからなる。第３ベース膜８４は、ＣＶＤ法によって形成されてもよい。第３ベース膜８４の厚さは、電荷蓄積膜４２の厚さＴ３（図４を参照）と同じ、すなわち、１０ｎｍ以上５０ｎｍ以下であってもよい。
　次に、図７Ｎを参照して、絶縁スペーサ４３（図２を参照）のベースとなる第４ベース膜８５が、第３ベース膜８４を被覆するように第１ウエハ主面７６の上に形成される。第４ベース膜８５は、この形態では、酸化シリコンからなる。第４ベース膜８５は、ＣＶＤ法によって形成されてもよい。
　次に、図７Ｏを参照して、エッチングによって、プレーナゲート構造３０の側壁を被覆する部分を残存させるように、第２ベース膜８３、第３ベース膜８４および第４ベース膜８５が部分的に除去される。これにより、絶縁膜４１、電荷蓄積膜４２、および絶縁スペーサ４３からなるメモリ構造４０が形成される。つまり、メモリ構造４０が、プレーナゲート構造３０に対して自己整合的に形成される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）であってもよい。
　第２ベース膜８３の部分的な除去によって、メモリ構造４０の側方において、第１ウエハ主面７６が第２ウエハ主面７７側にさらに後退する。第１ウエハ主面７６が第２ウエハ主面７７側に後退することによって、プレーナゲート構造３０の側方の第１窪み７８が深くなって第２窪み７９が形成される。絶縁膜４１は、第２窪み７９内で第１ウエハ主面７６上に配置されている。第２窪み７９は、窪み３３（図４を参照）に対応する。第１ウエハ主面７６の後退によって、トレンチ１１からの絶縁埋設物１２の突出量が増大する。
　次に、図７Ｐを参照して、ｎ型のドレイン領域２３およびｎ型のソース領域２２が、ウェル領域２１の表面部に形成される。詳しくは、ソース領域２２は、メモリ構造４０をマスクとするイオン注入法によってｎ型不純物をウェル領域２１の表面部に導入することによって、メモリ構造４０の一方側においてウェル領域２１の表面部に形成される。ドレイン領域２３は、メモリ構造４０をマスクとするイオン注入法によってｎ型不純物をウェル領域２１の表面部に導入することによって、メモリ構造４０の他方側においてウェル領域２１の表面部に形成される。つまり、ドレイン領域２３およびソース領域２２は、それぞれ、メモリ構造４０に対して自己整合的に形成される。
　次に、図７Ｑを参照して、被覆絶縁膜５１が、デバイス領域６および絶縁埋設物１２上に形成される。被覆絶縁膜５１は、この形態では、酸化シリコンからなる。被覆絶縁膜５１は、ＣＶＤ法によって形成されてもよい。
　次に、図７Ｒを参照して、所定パターンを有するレジストマスク８９が、被覆絶縁膜５１の上に形成される。レジストマスク８９は、被覆絶縁膜５１の不要な部分を露出させ、それ以外の領域を被覆している。次に、レジストマスク８９を介するエッチング法によって、被覆絶縁膜５１の不要な部分が除去される。
　具体的には、図７Ｓに示すように、被覆絶縁膜５１において、プレーナゲート構造３０およびメモリ構造４０を被覆する部分と、メモリ構造４０の側方においてデバイス領域６を被覆する部分とが残存する。被覆絶縁膜５１において、デバイス領域６の外側においてゲート電極３２を被覆する部分は除去されて、貫通孔５２Ａが形成される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。その後、レジストマスク８９は、除去される。
　次に、図７Ｔを参照して、ゲートシリサイド膜６０、ソースシリサイド膜６１およびドレインシリサイド膜６２が形成される。この工程では、まず、デバイス領域６において第１ウエハ主面７６およびゲート電極３２を被覆する金属膜８８が形成される。金属膜８８は、Ｔｉ、Ｎｉ、Ｃｏ、ＭｏおよびＷのうちの少なくとも１つを含む。金属膜８８は、スパッタ法または蒸着法によって形成されてもよい。
　次に、ゲート電極３２および第１ウエハ主面７６において金属膜８８と接する部分が、シリサイド化される。シリサイド化は、アニール法（たとえばＲＴＡ（rapid　thermal　anneal）法）によって行われてもよい。これにより、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１つをそれぞれ含むゲートシリサイド膜６０、ドレインシリサイド膜６２およびソースシリサイド膜６１が形成される。金属膜８８は、その後、除去される。
　次に、図７Ｕを参照して、層間絶縁膜６５が、第１ウエハ主面７６の上に形成される。層間絶縁膜６５は、酸化膜および窒化膜のうちの少なくとも１つを含む。層間絶縁膜６５は、ＣＶＤ法によって形成されてもよい。層間絶縁膜６５は、第１ウエハ主面７６の上においてトレンチ絶縁構造１０およびプレーナゲート構造３０を被覆している。
　次に、図７Ｖを参照して、所定パターンを有するレジストマスク９３が、層間絶縁膜６５の上に形成される。レジストマスク９３は、層間絶縁膜６５において複数のコンタクトホール６９を形成すべき領域を露出させ、それ以外の領域を被覆している。次に、レジストマスク９３を介するエッチング法によって、層間絶縁膜６５の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、複数のコンタクトホール６９が、それぞれ、ゲート電極３２、ソース領域２２およびドレイン領域２３に対応する位置に、層間絶縁膜６５に形成される。ゲート電極３２に対応するコンタクトホール６９は、被覆絶縁膜５１を貫通する貫通孔５２Ａと連通している。レジストマスク９３は、その後、除去される。
　次に、図７Ｗを参照して、ゲートコンタクト電極６６、ドレインコンタクト電極６８およびソースコンタクト電極６７のベースとなるベースコンタクト電極膜９０が、複数のコンタクトホール６９を埋めて層間絶縁膜６５の上に形成される。ベースコンタクト電極膜９０は、スパッタ法または蒸着法により、それぞれ形成されてもよい。
　次に、図７Ｘを参照して、ベースコンタクト電極膜９０の不要な部分が、エッチング法によって除去される。ベースコンタクト電極膜９０は、層間絶縁膜６５が露出するまで除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、ゲートコンタクト電極６６、ドレインコンタクト電極６８およびソースコンタクト電極６７が形成される。
　次に、図７Ｙを参照して、ゲート配線７０、ドレイン配線７２およびソース配線７１のベースとなるベース配線膜９１が、層間絶縁膜６５の上に形成される。ベース配線膜９１は、スパッタ法または蒸着法により、形成されてもよい。
　次に、図７Ｚを参照して、所定パターンを有するレジストマスク９２が、ベース配線膜９１の上に形成される。レジストマスク９２は、層間絶縁膜６５においてゲート配線７０、ドレイン配線７２およびソース配線７１を形成すべき領域を被覆し、そられ以外の領域を露出させている。
　次に、レジストマスク９２を介するエッチング法によって、ベース配線膜９１の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、ゲート配線７０、ソース配線７１およびドレイン配線７２が、層間絶縁膜６５の上に形成される。レジストマスク９２は、その後、除去される。その後、半導体ウエハ７５が切断され、複数の半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が製造される。
　この製造方法によれば、メモリ構造４０が、レジストマスクを用いることなく自己整合的に形成される。そのため、レジストマスクを用いてメモリ構造を形成する方法と比較して、メモリ構造４０の形成の効率化を図れる。
　この発明は、以上に説明した実施形態に限定されるものではなく、さらに他の形態で実施することができる。
　たとえば、上述の実施形態では、ｐ型のウェル領域２１、ｎ型のソース領域２２およびｎ型のドレイン領域２３を含むｎ型（第１極性型）のＭＯＳＦＥＴが形成されている。しかしながら、上述の実施形態とは異なり、ｎ型のウェル領域２１、ｐ型のソース領域２２およびｐ型のドレイン領域２３を含むｐ型（第２極性型）のＭＯＳＦＥＴが形成されてもよい。
　以下、本開示の諸態様を付記としてまとめて記載する。
　（付記）
（付記１）
　半導体装置であって、
　主面を有する半導体層と、
　前記半導体層の前記主面の表面部に形成されたウェル領域と、
　前記ウェル領域の表面部に互いに第１方向に間隔を空けて形成された第１領域および第２領域と、
　前記半導体層の前記主面の表面部に前記第１領域と前記第２領域との間のチャネル領域に形成された第３領域と、
　前記第３領域に対向するように前記半導体層の前記主面上に第２方向に積層形成されたゲート絶縁膜およびゲート電極を含むプレーナゲート構造と、
　前記プレーナゲート構造の前記第１領域側の前記第１方向の側方に隣接配置されたサイドウォール構造とを備え、
　前記第１領域および前記第２領域の導電型は第１導電型であり、
　前記ウェル領域および前記第３領域の導電型は第２導電型であり、
　前記サイドウォール構造は、
　第１絶縁膜および第２絶縁膜と、
　前記第１絶縁膜と前記第２絶縁膜との間に配置された電荷蓄積膜とを含み、
　前記第１絶縁膜は、前記プレーナゲート構造に対して前記第１方向に隣接し、
　前記第１絶縁膜、前記第２絶縁膜および前記電荷蓄積膜は、メモリ構造を形成する、半導体装置。
（付記２）
　前記第３領域の不純物濃度は、前記ウェル領域の不純物濃度よりも高く、
　前記第３領域の深さは、前記ウェル領域の深さよりも浅い、付記１に記載の半導体装置。
（付記３）
　前記ウェル領域の不純物濃度は、１０×１０１２ｃｍ－３より高く、１０×１０１６ｃｍ－３以下であり、
　前記第３領域の不純物濃度は、１０×１０１６ｃｍ－３より高く、１０×１０１７ｃｍ－３以下である、付記１または付記２に記載の半導体装置。
（付記４）
　前記半導体層は、シリコンであり、
　前記第３領域の不純物は、ボロンである、付記１から付記３のいずれか１つに記載の半導体装置。
（付記５）
　前記メモリ構造が、書き込み動作時に、ホットエレクトロンを前記電荷蓄積膜に注入し、消去動作時に、ホットホールを前記電荷蓄積膜に引き込むように構成されている、付記１から付記４のいずれか１つに記載の半導体装置。
（付記６）
　前記第１絶縁膜の厚みが、前記ゲート絶縁膜の厚みよりも小さい、付記１から付記５のいずれか１つに記載の半導体装置。
（付記７）
　前記ゲート絶縁膜の側方には、前記半導体層の前記主面を窪ませる窪みが設けられており、
　前記第１絶縁膜は、前記ゲート絶縁膜に隣接するように前記窪み内において前記半導体層の前記主面上に形成されている、付記１から付記６のいずれか１つに記載の半導体装置。
（付記８）
　前記電荷蓄積膜が、前記第１絶縁膜とは異なる絶縁体である、付記１から付記７のいずれか１つに記載の半導体装置。
（付記９）
　前記電荷蓄積膜がＳｉＮからなり、前記第１絶縁膜がＳｉＯ２からなる、付記１から付記８のいずれか１つに記載の半導体装置。
（付記１０）
　前記電荷蓄積膜が、前記第１絶縁膜を挟んで前記半導体層の前記主面に対向する第１蓄積部と、前記第１絶縁膜を挟んで前記プレーナゲート構造に対向する第２蓄積部とを含む、付記１から付記９のいずれか１つに記載の半導体装置。
（付記１１）
　前記電荷蓄積膜は、前記第１蓄積部に対して前記第１絶縁膜とは反対側で、かつ、前記第２蓄積部に対して前記第１絶縁膜とは反対側に凹部を有し、
　前記第２絶縁膜は、前記凹部内において前記電荷蓄積膜に隣接配置される、付記１０に記載の半導体装置。
（付記１２）
　前記プレーナゲート構造および前記メモリ構造を被覆する被覆絶縁膜をさらに含む、付記１から付記１１のいずれか１つに記載の半導体装置。
（付記１３）
　前記被覆絶縁膜が、前記メモリ構造の側方において前記第１領域および前記第２領域を被覆しており、
　前記第１領域および前記第２領域の表面部において、前記被覆絶縁膜に対して前記メモリ構造側とは反対側に形成されたシリサイド膜をさらに含む、付記１２に記載の半導体装置。
（付記１４）
　半導体ウエハの主面の表面部に第２導電型のウェル領域を形成する工程と、
　前記ウェル領域の少なくとも一部の表面部に前記ウェル領域よりも濃度が高い第２導電型の不純物領域を形成する工程と、
　前記主面上にプレーナゲート構造を形成する工程と、
　前記主面上に配置された絶縁膜、および、前記絶縁膜上に配置される電荷蓄積膜を有するメモリ構造を前記プレーナゲート構造の側方に形成する工程と、
　前記メモリ構造の一方側において前記ウェル領域の表面部に第１導電型のソース領域を形成するとともに、前記プレーナゲート構造および前記電荷蓄積膜に対向する第２導電型の前記不純物領域を前記ソース領域との間に挟んで、第１導電型のドレイン領域を、前記メモリ構造の他方側において前記ウェル領域の表面部に形成する工程とを備える、半導体装置の製造方法。
（付記１５）
　前記プレーナゲート構造を形成する工程が、前記半導体ウエハの前記主面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを含む、付記１４に記載の半導体装置の製造方法。
（付記１６）
　前記ゲート絶縁膜を形成する工程が、前記半導体ウエハの前記主面の表面部に第１ベース膜を形成する工程と、前記第１ベース膜を部分的に除去することによって、前記ゲート絶縁膜を形成するとともに前記ゲート絶縁膜の側方に前記主面を窪ませる窪みを形成する工程とを含み、
　前記メモリ構造を形成する工程が、前記窪み内において前記半導体ウエハの前記主面の表面部に、前記絶縁膜のベースとなる第２ベース膜を形成する工程を含む、付記１５に記載の半導体装置の製造方法。
（付記１７）
　前記第１ベース膜および前記第２ベース膜は、熱酸化処理法によって形成される、付記１６に記載の半導体装置の製造方法。
　今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　半導体装置、２　半導体層、３　第１主面、４　第２主面、６　デバイス領域、１０　トレンチ絶縁構造、１１　トレンチ、１２　絶縁埋設物、１３　内側壁、１４　外側壁、１５　底壁、１６　開口端、１７　埋設部、１８　突出部、２０　バックゲート領域、２１　ウェル領域、２１Ａ　ｐ型不純物領域、２１Ｂ，８０，８７，８９，９２，９３　レジストマスク、２２　ソース領域、２３　ドレイン領域、２４　チャネル領域、３０　プレーナゲート構造、３１　ゲート絶縁膜、３２　ゲート電極、３５　本体部、３６　引き出し部、４０　メモリ構造、４１　絶縁膜、４２　電荷蓄積膜、４３　絶縁スペーサ、５０　凹部、５１　被覆絶縁膜、６０　ゲートシリサイド膜、６１　ソースシリサイド膜、６２　ドレインシリサイド膜、６５　層間絶縁膜、６６　ゲートコンタクト電極、６７　ソースコンタクト電極、６８　ドレインコンタクト電極、６９　コンタクトホール、７０　ゲート配線、７１　ソース配線、７２　ドレイン配線、７５　半導体ウエハ、７６　第１ウエハ主面、７７　第２ウエハ主面、８１　ベース絶縁膜、８２　第１ベース膜、８３　第２ベース膜、８４　第３ベース膜、８５　第４ベース膜、８８　金属膜、９０　ベースコンタクト電極膜、９１　ベース配線膜。

Claims (17)

  1. 　半導体装置であって、
    　主面を有する半導体層と、
    　前記半導体層の前記主面の表面部に形成されたウェル領域と、
    　前記ウェル領域の表面部に互いに第１方向に間隔を空けて形成された第１領域および第２領域と、
    　前記半導体層の前記主面の表面部に前記第１領域と前記第２領域との間のチャネル領域に形成された第３領域と、
    　前記第３領域に対向するように前記半導体層の前記主面上に第２方向に積層形成されたゲート絶縁膜およびゲート電極を含むプレーナゲート構造と、
    　前記プレーナゲート構造の前記第１領域側の前記第１方向の側方に隣接配置されたサイドウォール構造とを備え、
    　前記第１領域および前記第２領域の導電型は第１導電型であり、
    　前記ウェル領域および前記第３領域の導電型は第２導電型であり、
    　前記サイドウォール構造は、
    　第１絶縁膜および第２絶縁膜と、
    　前記第１絶縁膜と前記第２絶縁膜との間に配置された電荷蓄積膜とを含み、
    　前記第１絶縁膜は、前記プレーナゲート構造に対して前記第１方向に隣接し、
    　前記第１絶縁膜、前記第２絶縁膜および前記電荷蓄積膜は、メモリ構造を形成する、半導体装置。
  2. 　前記第３領域の不純物濃度は、前記ウェル領域の不純物濃度よりも高く、
    　前記第３領域の深さは、前記ウェル領域の深さよりも浅い、請求項１に記載の半導体装置。
  3. 　前記ウェル領域の不純物濃度は、１０×１０１２ｃｍ－３より高く、１０×１０１６ｃｍ－３以下であり、
    　前記第３領域の不純物濃度は、１０×１０１６ｃｍ－３より高く、１０×１０１７ｃｍ－３以下である、請求項１または請求項２に記載の半導体装置。
  4. 　前記半導体層は、シリコンであり、
    　前記第３領域の不純物は、ボロンである、請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 　前記メモリ構造が、書き込み動作時に、ホットエレクトロンを前記電荷蓄積膜に注入し、消去動作時に、ホットホールを前記電荷蓄積膜に引き込むように構成されている、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記第１絶縁膜の厚みが、前記ゲート絶縁膜の厚みよりも小さい、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　前記ゲート絶縁膜の側方には、前記半導体層の前記主面を窪ませる窪みが設けられており、
    　前記第１絶縁膜は、前記ゲート絶縁膜に隣接するように前記窪み内において前記半導体層の前記主面上に形成されている、請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 　前記電荷蓄積膜が、前記第１絶縁膜とは異なる絶縁体である、請求項１から請求項７のいずれか１項に記載の半導体装置。
  9. 　前記電荷蓄積膜がＳｉＮからなり、前記第１絶縁膜がＳｉＯ２からなる、請求項１から請求項８のいずれか１項に記載の半導体装置。
  10. 　前記電荷蓄積膜が、前記第１絶縁膜を挟んで前記半導体層の前記主面に対向する第１蓄積部と、前記第１絶縁膜を挟んで前記プレーナゲート構造に対向する第２蓄積部とを含む、請求項１から請求項９のいずれか１項に記載の半導体装置。
  11. 　前記電荷蓄積膜は、前記第１蓄積部に対して前記第１絶縁膜とは反対側で、かつ、前記第２蓄積部に対して前記第１絶縁膜とは反対側に凹部を有し、
    　前記第２絶縁膜は、前記凹部内において前記電荷蓄積膜に隣接配置される、請求項１０に記載の半導体装置。
  12. 　前記プレーナゲート構造および前記メモリ構造を被覆する被覆絶縁膜をさらに含む、請求項１から請求項１１のいずれか１項に記載の半導体装置。
  13. 　前記被覆絶縁膜が、前記メモリ構造の側方において前記第１領域および前記第２領域を被覆しており、
    　前記第１領域および前記第２領域の表面部において、前記被覆絶縁膜に対して前記メモリ構造側とは反対側に形成されたシリサイド膜をさらに含む、請求項１２に記載の半導体装置。
  14. 　半導体ウエハの主面の表面部に第２導電型のウェル領域を形成する工程と、
    　前記ウェル領域の少なくとも一部の表面部に前記ウェル領域よりも濃度が高い第２導電型の不純物領域を形成する工程と、
    　前記主面上にプレーナゲート構造を形成する工程と、
    　前記主面上に配置された絶縁膜、および、前記絶縁膜上に配置される電荷蓄積膜を有するメモリ構造を前記プレーナゲート構造の側方に形成する工程と、
    　前記メモリ構造の一方側において前記ウェル領域の表面部に第１導電型のソース領域を形成するとともに、前記プレーナゲート構造および前記電荷蓄積膜に対向する第２導電型の前記不純物領域を前記ソース領域との間に挟んで、第１導電型のドレイン領域を、前記メモリ構造の他方側において前記ウェル領域の表面部に形成する工程とを備える、半導体装置の製造方法。
  15. 　前記プレーナゲート構造を形成する工程が、前記半導体ウエハの前記主面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを含む、請求項１４に記載の半導体装置の製造方法。
  16. 　前記ゲート絶縁膜を形成する工程が、前記半導体ウエハの前記主面の表面部に第１ベース膜を形成する工程と、前記第１ベース膜を部分的に除去することによって、前記ゲート絶縁膜を形成するとともに前記ゲート絶縁膜の側方に前記主面を窪ませる窪みを形成する工程とを含み、
    　前記メモリ構造を形成する工程が、前記窪み内において前記半導体ウエハの前記主面の表面部に、前記絶縁膜のベースとなる第２ベース膜を形成する工程を含む、請求項１５に記載の半導体装置の製造方法。
  17. 　前記第１ベース膜および前記第２ベース膜は、熱酸化処理法によって形成される、請求項１６に記載の半導体装置の製造方法。
PCT/JP2023/023948 2022-08-04 2023-06-28 半導体装置および半導体装置の製造方法 Ceased WO2024029237A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024538858A JPWO2024029237A1 (ja) 2022-08-04 2023-06-28

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022124982 2022-08-04
JP2022-124982 2022-08-04

Publications (1)

Publication Number Publication Date
WO2024029237A1 true WO2024029237A1 (ja) 2024-02-08

Family

ID=89848799

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/023948 Ceased WO2024029237A1 (ja) 2022-08-04 2023-06-28 半導体装置および半導体装置の製造方法

Country Status (2)

Country Link
JP (1) JPWO2024029237A1 (ja)
WO (1) WO2024029237A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008041832A (ja) * 2006-08-03 2008-02-21 Renesas Technology Corp 半導体装置およびその製造方法
JP2022049589A (ja) * 2020-09-16 2022-03-29 ローム株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008041832A (ja) * 2006-08-03 2008-02-21 Renesas Technology Corp 半導体装置およびその製造方法
JP2022049589A (ja) * 2020-09-16 2022-03-29 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
JPWO2024029237A1 (ja) 2024-02-08

Similar Documents

Publication Publication Date Title
US5449941A (en) Semiconductor memory device
JP5734744B2 (ja) 半導体装置およびその製造方法
CN100447988C (zh) 半导体器件及其制造方法
JP5007017B2 (ja) 半導体装置の製造方法
KR100385041B1 (ko) Ｅｅｐｒｏｍ 메모리 셀 및 그 제조 방법
JP6407609B2 (ja) 半導体装置の製造方法
CN103035650A (zh) 半导体装置以及半导体装置的制造方法
JP2000004014A (ja) 半導体集積回路装置およびその製造方法
US9093319B2 (en) Semiconductor device and manufacturing method thereof
CN204966499U (zh) 非易失性存储单元与存储器件
CN105655339B (zh) 半导体器件及其制造方法
US20170062440A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP5486884B2 (ja) 不揮発性半導体記憶装置、及びその製造方法
US10192879B2 (en) Semiconductor device and manufacturing method thereof
JPH11330280A (ja) チャネル消去／書込によるフラッシュメモリ―セル構造の製造方法およびその操作方法
JP4764773B2 (ja) 半導体装置
US11856759B2 (en) Semiconductor device and method of manufacturing semiconductor device
WO2024029237A1 (ja) 半導体装置および半導体装置の製造方法
US10312254B2 (en) Semiconductor device and a manufacturing method thereof
US20030189233A1 (en) Semiconductor device including low-resistance wires electrically connected to impurity layers
JP2022049589A (ja) 半導体装置
US20240355892A1 (en) Semiconductor device
CN106716637A (zh) 半导体器件及其制造方法
US20230085550A1 (en) Semiconductor device
JP2022142081A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23849796

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2024538858

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 23849796

Country of ref document: EP

Kind code of ref document: A1