WO2024009781A1 - 検出装置 - Google Patents

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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present disclosure relates to a detection device, and is particularly applicable to a detection device that detects neutron beams, X-rays, etc.
  • Such a radiographic apparatus includes a neutron beam source that emits a neutron beam, and a neutron beam detector that detects the neutron beam that has passed through the subject.
  • JP-A-2011-133441 has been proposed as a neutron beam detector that detects neutron beams.
  • Each sensor pixel PX may include an amplifier circuit amp with a high amplification factor.
  • one sensor pixel PX includes one photodiode PD and three amplifier circuits amp connected in series. In this case, it is conceivable that the circuit configuration of one sensor pixel PX becomes large-scale, the pixel area of one sensor pixel PX becomes enormous, and the definition decreases.
  • An object of the present disclosure is to provide a technology for detecting low-illuminance neutron beams and X-rays while reducing the pixel area of sensor pixels and maintaining layout symmetry.
  • the detection device is multiple optical sensors; It has a signal readout line,
  • Each of the plurality of optical sensors includes a photodiode and an amplifier circuit,
  • the plurality of amplifier circuits provided in the plurality of optical sensors are connected in series,
  • the output of each of the plurality of photodiodes is connected to the input of each of the plurality of amplifier circuits via a selection switch circuit, respectively,
  • Outputs of the plurality of amplifier circuits are each connected to the signal readout line via a readout switch circuit.
  • FIG. 3 is a diagram illustrating a detection device according to a comparative example.
  • FIG. 3 is a diagram illustrating an example layout of sensor pixels. 3 is a diagram illustrating a problem with the layout example of FIG. 2.
  • FIG. FIG. 2 is a conceptual diagram illustrating a pixel region of a detection device according to an example. 5 is a conceptual cross-sectional view of the detection device of FIG. 4.
  • FIG. 1 is a circuit diagram showing the overall configuration of a detection device according to an example. It is a figure explaining the 1st example of the read-out operation of the detection device concerning an example. It is a figure explaining the 2nd example of the read-out operation of the detection device concerning an example.
  • FIG. 1 is a circuit diagram showing the overall configuration of a detection device according to an example. It is a figure explaining the 1st example of the read-out operation of the detection device concerning an example. It is a figure explaining the 2nd example of the read-out operation of the detection device concerning an example.
  • FIG. 3 is a circuit diagram showing the overall configuration of a detection device according to Modification 1.
  • FIG. 3 is a circuit diagram showing the overall configuration of a detection device according to a second modification.
  • FIG. 2 is a circuit diagram showing an example of a pixel configuration of a detection device according to an embodiment.
  • FIG. 3 is a diagram illustrating the timing of a read operation of the detection device according to the example.
  • FIG. 4 is a conceptual diagram illustrating a pixel region of the detection device according to the example.
  • FIG. 5 is a conceptual cross-sectional view of the detection device of FIG. 4.
  • the plurality of pixels PX are arranged in a matrix at regular intervals in the vertical and horizontal directions.
  • a scintillator 20 is provided on the pixel region 10G so as to overlap with it. That is, as shown in FIG. 5, the scintillator layer 20S is provided so as to overlap the substrate 10S on which the detection device 10 is constructed.
  • Pixel PX (PX11 to PX43) are depicted in this example as a matrix configuration of 4 rows and 3 columns, the present invention is not limited to this, and may be configured as a matrix of N rows and M columns.
  • Pixel PX can be referred to as a photosensor.
  • the pixel area 10G can be referred to as a detection area.
  • Each of the plurality of pixels PX includes a photodiode PD as a photosensor element (light detection element) that detects neutron beams, X-rays, etc., an amplifier circuit amp, and an output of the photodiode PD and an input of the amplifier circuit amp.
  • a photodiode PD as a photosensor element (light detection element) that detects neutron beams, X-rays, etc.
  • an amplifier circuit amp an output of the photodiode PD and an input of the amplifier circuit amp.
  • a second switch element SW2 is provided as a readout switch circuit.
  • each column of pixels PX (for example, PX11, PX21, PX31, PX41), a plurality of amplifier circuits provided in the column direction are connected in series. That is, the output of the amplifier circuit amp11 of the pixel PX11 and the input of the amplifier circuit amp21 of the pixel PX21 are electrically connected, and the output of the amplifier circuit amp21 of the pixel PX21 and the input of the amplifier circuit amp31 of the pixel PX31 are electrically connected.
  • the output of the amplifier circuit amp31 of the pixel PX31 and the input of the amplifier circuit amp41 of the pixel PX41 are configured to be electrically connected. Note that, as explained in FIG.
  • the output of the amplifier circuit and the input of the amplifier circuit are connected in an alternating current manner via a capacitive element (CE).
  • CE capacitive element
  • the output of the amplifier circuit amp11 of the pixel PX11 and the input of the amplifier circuit amp21 of the pixel PX21 are electrically connected in an alternating current manner via the capacitive element CE.
  • the DC component is blocked by the capacitive element CE.
  • each of the plurality of photodiodes PD is connected to the input of each of the plurality of amplifier circuits amp via each selection switch circuit (SW1).
  • the outputs of the plurality of amplifier circuits amp are each connected to a signal readout line cn via a readout switch circuit (SW2).
  • the neutron beam is incident on the scintillator layer 20S
  • fluorescence is generated in the scintillator layer 20S
  • the fluorescence is detected by the photodiode.
  • the first switch element SW1 of the pixel PX21 is turned on, and the detection signal detected by the photodiode PD21 is input to the input of the amplifier circuit amp21. A signal is input and amplified.
  • the second switch element SW2 of each of the pixels PX11, PX21, and PX31 is turned off, and the second switch element SW2 of the pixel PX41 is turned off. Only element SW2 is turned on.
  • the detection signal detected by the photodiode PD21 is amplified using the three amplifier circuits amp21, amp31, and amp41, and is input to the output buffer circuit OB via the column signal line c1.
  • the selection switch circuit to be selected (first switch element SW1) and the readout switch circuit to be read (second switch element SW2) are configured to have different positions in the column direction.
  • the selection switch circuit (SW1) connected to the output of the predetermined photodiode (PD21) is turned on,
  • the readout switch circuit (SW2) connected to the output of the amplifier circuit (amp21) in a predetermined photosensor (pixel PX21) is turned off.
  • the readout switch circuit (SW2 of the optical sensor PX41) between the two is turned on.
  • the amplification factor can be switched by changing the number of stages of the amplifier circuit amp used for amplification to 1 stage, 2 stages, or 3 stages.
  • FIG. 6 is a circuit diagram showing the overall configuration of the detection device according to the embodiment.
  • a plurality of pixels PX are illustratively arranged in a matrix configuration of 4 rows and 4 columns.
  • Each pixel PX has the same configuration as in FIG. 4, but the first switch element SW1 as a selection switch circuit and the second switch element SW2 as a readout switch circuit are depicted as N-channel MOSFETs. .
  • the source-drain path of the MOSFET of the first switch element SW1 is connected between the output of the photodiode PD and the input of the amplifier circuit amp.
  • Each gate of the first switch element SW1 of each pixel PX in the first row is connected to the gate line g1, and each gate of the first switch element SW1 of each pixel PX in the second row is connected to the gate line g2.
  • Each gate of the first switch element SW1 of each pixel PX in the third row is connected to the gate line g3, and each gate of the first switch element SW1 of each pixel PX in the fourth row is connected to the gate line g4. .
  • Each gate of the second switch element SW2 of each pixel PX in the first row is connected to the row selection line r1, and each gate of the second switch element SW2 of each pixel PX in the second row is connected to the row selection line r2. be done.
  • Each gate of the second switch element SW2 of each pixel PX on the third row is connected to the row selection line r3, and each gate of the second switch element SW2 of each pixel PX on the fourth row is connected to the row selection line r4. be done.
  • the source-drain paths of the N-channel MOSFETs of the column switch circuits CSW1-CSW4 are connected between the plurality of column signal lines c1-c4 and the input of the output buffer circuit OB.
  • the plurality of gate lines g1-g4 are connected to a transfer decoder TRDEC as a first drive circuit. Therefore, the transfer decoder TRDEC is connected to the gates of a plurality of selection switch circuits (first switch elements SW1) arranged in the row direction.
  • the transfer decoder TRDEC has transfer selection drivers TRSEL1, TRSEL2, TRSEL3, and TRSEL4 connected to gate lines g1, g2, g3, and g4, respectively.
  • the transfer decoder TRDEC selects one of the plurality of gate lines g1 to g4 based on the input transfer selection signal (high level).
  • the plurality of row selection lines r1-r4 are connected to a row decoder RDEC serving as a second drive circuit. Therefore, the row decoder RDEC is connected to the gates of a plurality of read switch circuits (second switch elements SW2) arranged in the row direction.
  • the row decoder RDEC has row selection drivers RSEL1, RSEL2, RSEL3, and RSEL4 connected to row selection lines r1, r2, r3, and r4, respectively.
  • the row decoder RDEC sets one of the plurality of row selection lines r1 to r4 to a selected state (high level) based on the inputted row selection signal.
  • each N-channel MOSFET of the plurality of column switch circuits CSW1 to CSW4 is connected to a column decoder CDEC, which is a selection switch circuit.
  • the column decoder CDEC has column selection drivers CSEL1, CSEL2, CSEL3, and CSEL4 connected to the gates of the N-channel MOSFETs (CSW1 to CSW4), respectively.
  • the column decoder CDEC selects one of the plurality of column switch circuits CSW1 to CSW4 based on the input column selection signal (on state).
  • the detection region 10G in which a plurality of pixels PX are arranged in a matrix has a rectangular shape when viewed from above, and has a first side 1S, a second side 2S opposite to the first side 1S, and a first side 1S and a second side 1S. It has a third side between the side 2S and a fourth side 4S opposite to the third side 3S.
  • the first drive circuit (transfer decoder TRDEC) is arranged in the peripheral region SAR1 outside the detection region 10G along the first side 1S of the detection region 10G.
  • the second drive circuit (row decoder RDEC) is arranged in the peripheral region SAR2 outside the detection region 10G along the second side 2S of the detection region 10 opposite to the first side 1S.
  • a selection switch circuit that selects a predetermined signal readout line from a plurality of signal readout lines (column signal lines cn) selects a predetermined signal readout line (column signal line cn) in a peripheral area SAR3 outside the detection area 10G. ) are arranged along the arrangement direction.
  • FIG. 7 is a diagram illustrating a first example of the readout operation of the detection device according to the embodiment.
  • FIG. 7 shows an example of a read operation in which the output of the photodiode PD is amplified by three amplifier circuits amp and input to the output buffer circuit OB.
  • the transfer selection driver TRSEL1 sets the gate line g1 to the selected state (high level)
  • the row selection driver RSEL3 sets the row selection line r3 to the selected state (high level)
  • the column selection driver CSEL2 selects the column switch circuit CSW2. state (on state).
  • the first switch element SW1, the second switch element SW2, and the column switch circuit CSW2, which are indicated by circles, are set to the selected state (on state), and the output of the photodiode PD12 is amplified by the three amplifier circuits amp. and is supplied to the input of the output buffer circuit OB. Therefore, the positions in the column direction of the selection switch circuit to be selected (first switch element SW1 turned on) and the readout switch circuit to be read (second switch element SW2 turned on) are different.
  • FIG. 8 is a diagram illustrating a second example of the read operation of the detection device according to the embodiment.
  • FIG. 8 shows an example of a read operation in which the output of the photodiode PD is amplified by two amplifier circuits amp and input to the output buffer circuit OB.
  • the transfer selection driver TRSEL1 sets the gate line g1 to the selected state (high level)
  • the row selection driver RSEL2 sets the row selection line r2 to the selected state (high level)
  • the column selection driver CSEL2 selects the column switch circuit CSW2. state (on state).
  • the first switch element SW1, the second switch element SW2, and the column switch circuit CSW2 indicated by the circle mark are set to the selected state (on state), and the output of the photodiode PD12 is amplified by the two amplifier circuits amp. and is supplied to the input of the output buffer circuit OB.
  • the row selection driver RSEL1 is used instead of the row selection driver RSEL2.
  • the selection line r1 is set to a selected state (high level).
  • the transfer selection driver TRSEL1 may set the gate line g1 to a selected state (high level)
  • the column selection driver CSEL2 may set the column switch circuit CSW2 to a selected state (on state).
  • FIG. 9 is a circuit diagram showing the overall configuration of a detection device according to Modification 1.
  • the output of the photodiode PD when the output of the photodiode PD is amplified by three amplifier circuits amp, the output of the photodiode PD of the pixel PX connected to the lower two rows cannot be read out.
  • the lower two rows are set as non-sense operation regions NonS and function as an amplification stage for the output signal of the upper photodiode PD.
  • a dummy element (dummy photodiode) DPD is arranged in order to maintain the symmetry of the layout of the pixel PX and to apply a uniform load to each amplifier circuit. Therefore, the transfer selection drivers TRSEL3 and TRSEL4 are configured to fixedly output a low level to the gate lines g3 and g4 in order to set the gate lines g3 and g4 in a non-selected state.
  • the transfer selection driver TRSEL2 sets the gate line g2 to the selected state (high level)
  • the row selection driver RSEL4 sets the row selection line r4 to the selected state (high level)
  • the column selection driver CSEL1 selects the column switch circuit CSW1. state (on state).
  • the first switch element SW1, the second switch element SW2, and the column switch circuit CSW2 indicated by the circle are set to the selected state (on state)
  • the output of the photodiode PD21 is amplified by the three amplifier circuits amp. and is supplied to the input of the output buffer circuit OB.
  • the lower two amplifier circuits amp are in the non-sense operation region NonS.
  • the photodiodes of a plurality of pixels in two rows (bottom two rows) near the selection switch circuit are dummy elements DPD, but at least one photodiode near the selection switch circuit (column decoder CDEC)
  • the photodiodes of a plurality of pixels in a row may be used as dummy elements DPD.
  • the photodiodes of a plurality of pixels in one row at the bottom are used as dummy elements DPD, since the photodiodes PD in the second row counting from the bottom are used, they are amplified by two amplifier circuits.
  • FIG. 10 is a circuit diagram showing the overall configuration of a detection device according to Modification 2.
  • the lower two rows are designated as non-sense operation areas NonS, but this means that there is a wasted area on the substrate of the detection device 10.
  • a wiring LA is added so that the output of the lowest stage amplifier circuit amp is connected to the input of the highest stage amplifier circuit amp, for example. Therefore, the output of the photodiode PD of the pixel PX connected to the lower two rows can also be amplified and read out by the three amplifier circuits amp.
  • the transfer selection driver TRSEL4 sets the gate line g4 to the selected state (high level)
  • the row selection driver RSEL2 sets the row selection line r2 to the selected state (high level)
  • the column selection driver CSEL3 selects the column switch circuit CSW3. state (on state).
  • the first switch element SW1, the second switch element SW2, and the column switch circuit CSW2, which are indicated by circles, are set to the selected state (on state), and the output of the photodiode PD43 is amplified by the three amplifier circuits amp. and is supplied to the input of the output buffer circuit OB.
  • the three amplifier circuits amp two upper (upstream) amplifier circuits amp are used.
  • the output of the amplifier circuit amp in the bottom row is connected to the input of the amplifier circuit amp in the top row.
  • the output of the photodiode PD in the pixel PX in the bottom row is also amplified using the amplifier circuit amp in the top row.
  • FIG. 11 is a circuit diagram showing a detailed configuration example of a pixel of the detection device according to the embodiment.
  • FIG. 12 is a diagram illustrating the timing of the read operation of the detection device according to the embodiment.
  • FIG. 11 exemplarily depicts a detailed circuit configuration of three pixels PX11, PX21, and PX31. Since the three pixels PX11, PX21, and PX31 have the same circuit configuration, the circuit configuration of the pixel PX11 will be described as a representative.
  • PVSS is the ground potential of the photodiode PD11.
  • the amplifier circuit amp11 is formed by an inverter circuit composed of a PMOS transistor PM1 and an NMOS transistor NM1.
  • the source-drain path of the PMOS transistor PM1 and the source-drain path of the NMOS transistor NM1 are directly connected between the power supply potential VDD and the ground potential VSS.
  • the input of the amplifier circuit amp11 is the shared gate electrode of the PMOS transistor PM1 and the NMOS transistor NM1, and the output of the amplifier circuit amp11 is the shared drain electrode of the PMOS transistor PM1 and the NMOS transistor NM1.
  • the first switch element SW1 is composed of two NMOS transistors NM3 and NM4. Each gate electrode of NMOS transistors NM3 and NM4 is connected to gate line g1. The source-drain path of the NMOS transistor NM3 and the source-drain path of the NMOS transistor NM4 are directly connected between the output of the photodiode PD11 and the input of the amplifier circuit amp11.
  • the second switch element SW2 is composed of two NMOS transistors NM5 and NM6. Each gate electrode of the NMOS transistors NM5 and NM6 is connected to the row selection line r1. The source-drain path of the NMOS transistor NM5 and the source-drain path of the NMOS transistor NM6 are directly connected between the output of the amplifier circuit amp11 and the column signal line c1.
  • the third switch element SW3, which is a reset circuit, is composed of two NMOS transistors NM7 and NM8. Each gate electrode of the NMOS transistors NM7 and NM8 is connected to the reset signal line rs1.
  • the source-drain path of the NMOS transistor NM7 and the source-drain path of the NMOS transistor NM8 are directly connected between the input and output of the amplifier circuit amp11.
  • the input and output of the amplifier circuit amp11 are electrically connected, and the potential thereof is reset.
  • respective gate electrodes of NMOS transistors NM7 and NM8 are similarly connected to reset signal lines rs2 and rs3, respectively.
  • the capacitive element CE is connected between the output of the amplifier circuit amp11 and the input of the amplifier circuit amp21 of the pixel PX21. Similarly, the capacitive element CE is connected between the output of the amplifier circuit amp21 and the input of the amplifier circuit amp31 of the pixel PX31.
  • the period from time t1 to time t2 is one frame (1 Frame), and the readout operation of the photodiode PD11 is performed during one frame from time t1 to time t2.
  • a readout operation of the photodiode PD21 is performed during one frame period from time t2 to time t3, a readout operation of photodiode PD31 is performed during one frame period from time t3 to time t4, and a readout operation of photodiode PD31 is performed during one frame period from time t4 to time t5.
  • a readout operation of the photodiode PD41 is performed during one frame period.
  • One frame period includes an Amp reset period for simultaneously resetting the amplifier circuits amp11, amp21, amp31, amp41, etc. that are continuous in the column direction, a PD reset period, an exposure period, and a readout period for the photodiode PD11, and a column signal line c1. This includes a reset and signal readout period.
  • the reset signals rst1, rst2, and rst3 of the reset signal lines rs1, rs2, and rs3 are changed from low level to high level, and each third switch element SW3 of the pixels PX11, PX21, and PX31 is turned on.
  • the reset signal rst4 of the reset signal line rs4 is kept at a high level during one frame (the amplifier circuit amp41 maintains the reset state).
  • the input and output of each of the plurality of amplifier circuits (amp11, amp21, amp31, amp41, . . . ) consecutive in the column direction are electrically connected, and their potentials are reset.
  • the reset signal rst1 transitions from high level to low level, and the reset signal rst2 transitions to low level after the reset signal rst1 transitions to low level.
  • the reset signal rst3 transitions to low level after the reset signal rst2 transitions to low level. That is, in the column direction, the reset period of the amplifier circuit located on the lower side is longer than the reset period of the amplifier circuit located on the upper side. This ensures that the three amplifier circuits are reset. In this example, when three amplifier circuits (amp21, amp31, amp41) are used for amplification, the three amplifier circuits (amp21, amp31, amp41) are reset by reset signals rst2, rst3, rst4 during the reset period.
  • amp51 is also configured to be continuously reset by reset signals rst1 and rst5 during one frame period.
  • the gate signal gate1 of gate line g1 and the read signal read3 of row selection line r3 transition from low level to high level.
  • a PD reset period of the photodiode PD11 is performed.
  • the first switch element SW1 of the pixel PX11 is turned on.
  • the second switch element SW2 in the pixel PX3 is turned on, and the potential of the column signal line c1 is reset.
  • the gate signal gate1 transitions from high level to low level, and the exposure period of photodiode PD11 starts.
  • the gate signal gate1 changes from low level to high level, and the readout period of photodiode PD11 starts.
  • the reset signals rst1, rst2, and rst3 are at low level, so each of the third switch elements SW3 of the pixels PX11, PX21, and PX31 is in the off state, the first switch element SW1 of the pixel PX11 is in the on state, and the third switch element SW3 in the pixel PX3 is in the on state.
  • the output of the photodiode PD11 is amplified by the amplifier circuits amp11, amp21, and amp31, and read out to the column signal line c1.
  • the gate signal gate1 of the gate line g1 and the read signal read3 of the row selection line r3 transition from high level to low level, and one frame period ends.
  • Detection device 20 Scintillator PX: Pixel (light sensor) PD: Photodiode amp: Amplification circuit SW1: First switch element (selection switch circuit) SW2: Second switch element (readout switch circuit) SW3: Third switch element (reset circuit) cn: Column signal line (signal readout line) OB: Output buffer circuit

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Abstract

センサ画素の画素面積を低減し、レイアウト対称性を維持しながら、低照度の中性子線やＸ線を検出する技術を提供する。検出装置は、複数の光センサと、信号読み出し線と、を有し、複数の光センサのおのおのは、フォトダイオードと、増幅回路と、を有する。記複数の光センサに設けられる複数の前記増幅回路は直列に接続され、複数のフォトダイオードの各々の出力は各々選択スイッチ回路を介して複数の前記増幅回路の各々の入力に接続され、複数の増幅回路の出力は各々読出しスイッチ回路を介して前記信号読み出し線に接続される。

Description

検出装置
　本開示は検出装置に関し、特に、中性子線やＸ線などを検出する検出装置に適用可能である。
　中性子線を用いて被検体の透視を行う放射線撮影装置がある。この様な放射線撮影装置は、中性子線を発する中性子線源と、被検体を透過してきた中性子線源を検出する中性子線検出器とを備えている。中性子線を検出する中性子線検出器として、特開２０１１－１３３４４１号公報が提案されている。
特開２０１１－１３３４４１号公報
　以下の説明は公知とされた事項ではなく、本開示者らによって検討された事項である。
　本開示者らの検討によれば、中性子線やＸ線などを検出する検出装置は、低照度の中性子線やＸ線をセンシングする為、図１に示すように、検出装置１０ｒ内の複数のセンサ画素ＰＸの各々に、高増幅率の増幅回路ａｍｐを内蔵させる場合がある。図１においては、１つのセンサ画素ＰＸは、１つのフォトダイオードＰＤと、直列に接続した３個の増幅回路ａｍｐとを含む。この場合、１つのセンサ画素ＰＸの回路構成が大規模となり、１つのセンサ画素ＰＸの画素面積が巨大化し、精細度が低下することが考えられる。
　また、画素サイズを低減する方法として、図２の画素レイアウト例２Ｌ１、２Ｌ２に示すように、複数のセンサ画素を構成する４つのフォトダイオード（ＰＤ１－ＰＤ４）を転送スイッチ（ＴＲ１－ＴＲ４）で区切り、１つの増幅回路ａｍｐを４つのセンサ画素と共通化する方法がある。しかし、複数のセンサ画素の間のレイアウト対称性が失われることが考えられる。
　また、図３に示すように、各センサ画素（ＰＤ１－ＰＤ４）の負荷容量（ΔＣ１、ΔＣ２、ΔＣ３、ΔＣ４）が同一ではなく異なるので、高増幅率の増幅回路ａｍｐではこの負荷の差（ΔＶ＝Ｑ/ΔＣ）による検出信号の違いが増幅されて出力される。つまり、増幅回路ａｍｐによりΔＶが増幅され、増幅率Ａにより増幅（Ａ×ΔＶ）されて、固定パターンノイズとなってしまうことが考えられる。
　本開示の目的は、センサ画素の画素面積を低減し、レイアウト対称性を維持しながら、低照度の中性子線やＸ線を検出する技術を提供することにある。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
　すなわち、一実施形態による検出装置は、
　複数の光センサと、
　信号読み出し線と、を有し、
　前記複数の光センサのおのおのは、フォトダイオードと、増幅回路と、を有し、
　前記複数の光センサに設けられる複数の前記増幅回路は直列に接続され、
　前記複数のフォトダイオードの各々の出力は、各々選択スイッチ回路を介して複数の前記増幅回路の各々の入力に接続され、
　前記複数の増幅回路の出力は、各々読出しスイッチ回路を介して前記信号読み出し線に接続される。
比較例にかかる検出装置を説明する図である。 センサ画素のレイアウト例を説明する図である。 図２のレイアウト例の課題を説明する図である。 実施例にかかる検出装置の画素領域を説明する概念的図である。 図４の検出装置の概念的な断面図である。 実施例にかかる検出装置の全体的構成を示す回路図である。 実施例にかかる検出装置の読み出し動作の第１の例を説明する図である。 実施例にかかる検出装置の読み出し動作の第２の例を説明する図である。 変形例１にかかる検出装置の全体的構成を示す回路図である。 変形例２にかかる検出装置の全体的構成を示す回路図である。 実施例にかかる検出装置の画素の構成例を示す回路図である。 実施例にかかる検出装置の読み出し動作のタイミングを説明する図である。
　以下に、本開示の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　図４は、実施例にかかる検出装置の画素領域を説明する概念的図である。図５は、図４の検出装置の概念的な断面図である。
　図４に示すように、検出装置１０の画素領域１０Ｇは、行列状（マトリックス状）に配置された複数の画素ＰＸ（ＰＸｎｍ：ｎ＝１，２，３，４，・・・、ｍ＝１，２，３，４，・・・）を有している。複数の画素ＰＸは、縦方向および横方向に等間隔でマトリックス状に並べられる。画素領域１０Ｇの上にはシンチレータ２０がオーバーラップするように設けられている。つまり、図５に示すように、検出装置１０が構成される基板１０Ｓの上には、シンチレータ層２０Ｓがオーバーラップするように設けられている。複数の画素ＰＸ（ＰＸ１１－ＰＸ４３）は、この例では、４行×３列のマトリックス構成として描かれているが、これに限定されず、Ｎ行×Ｍ列のマトリックス構成とされてもよい。画素ＰＸは、光センサと言い変えることができる。画素領域１０Ｇは検出領域と言い変えるができる。
　複数の画素ＰＸの各々は、中性子線やＸ線などを検出する光センサ素子（光検出素子）としてのフォトダイオードＰＤと、増幅回路ａｍｐと、フォトダイオードＰＤの出力と増幅回路ａｍｐの入力との間に設けられた選択スイッチ回路としての第１スイッチ素子ＳＷ１と、増幅回路ａｍｐの出力と信号読み出し線としての列信号線ｃｎ（ｎ＝１，２，３，４，・・・）の間に設けられた読出しスイッチ回路としての第２スイッチ素子ＳＷ２と、を含む。
　また、各列の画素ＰＸ（例えば、ＰＸ１１、ＰＸ２１、ＰＸ３１、ＰＸ４１）において、列方向に設けられた複数の増幅回路は直列に接続されている。つまり、画素ＰＸ１１の増幅回路ａｍｐ１１の出力と画素ＰＸ２１の増幅回路ａｍｐ２１の入力とが電気的に接続され、画素ＰＸ２１の増幅回路ａｍｐ２１の出力と画素ＰＸ３１の増幅回路ａｍｐ３１の入力とが電気的に接続され、画素ＰＸ３１の増幅回路ａｍｐ３１の出力と画素ＰＸ４１の増幅回路ａｍｐ４１の入力とが電気的に接続されるように構成されている。なお、図１１で説明されるように、直列に接続された複数の増幅回路において、増幅回路の出力と増幅回路の入力との間は容量素子（ＣＥ）を介して交流的に接続されている。例えば、画素ＰＸ１１の増幅回路ａｍｐ１１の出力と画素ＰＸ２１の増幅回路ａｍｐ２１の入力とは、容量素子ＣＥを介して交流的に電気的に接続されている。容量素子ＣＥにより、直流成分が遮断（カット）されている。
　したがって、複数のフォトダイオードＰＤの各々の出力は、各々選択スイッチ回路（ＳＷ１）を介して複数の増幅回路ａｍｐの各々の入力に接続される。複数の増幅回路ａｍｐの出力は、各々読出しスイッチ回路（ＳＷ２）を介して信号読み出し線ｃｎに接続される。
　列信号線ｃｎ（ｎ＝１，２，３，４，・・・）は、選択的に、出力バッファ回路ＯＢの入力に接続される項に構成される。選択された列信号線ｃｎ（ｎ＝１，２，３，４，・・・）からの信号は出力バッファ回路ＯＢにより出力信号Ｄｏｕｔとして出力されることになる。
　ここで、中性子線がシンチレータ層２０Ｓに入射されると、シンチレータ層２０Ｓで蛍光が生じ、その蛍光がフォトダイオードで検出される。例えば、画素ＰＸ２１のフォトダイオードＰＤ２１で検出された検出信号を増幅して出力する場合、画素ＰＸ２１の第１スイッチ素子ＳＷ１がオン状態とされ、増幅回路ａｍｐ２１の入力にフォトダイオードＰＤ２１で検出された検出信号が入力されて増幅される。３つの増幅回路を用いてフォトダイオードＰＤ２１で検出された検出信号を増幅する場合には、画素ＰＸ１１、ＰＸ２１，ＰＸ３１のそれぞれの第２スイッチ素子ＳＷ２はオフ状態にされて、画素ＰＸ４１の第２スイッチ素子ＳＷ２のみがオンにされる。これにより、フォトダイオードＰＤ２１で検出された検出信号が増幅回路ａｍｐ２１、ａｍｐ３１，ａｍｐ４１の３つの増幅回路を用いて増幅されて、列信号線ｃ１を介して、出力バッファ回路ＯＢに入力される。選択される選択スイッチ回路（第１スイッチ素子ＳＷ１）と読み出しされる読出しスイッチ回路（第２スイッチ素子ＳＷ２）の列方向の位置が異なる構成とされている。
　つまり、所定の光センサ（画素ＰＸ２１）内の所定のフォトダイオード（ＰＤ２１）の出力を読み出すとき、所定のフォトダイオード（ＰＤ２１）の出力に接続された選択スイッチ回路（ＳＷ１）はオン状態とされ、所定の光センサ（画素ＰＸ２１）内の増幅回路（ａｍｐ２１）の出力に接続された読出しスイッチ回路（ＳＷ２）はオフ状態とされる。そして、所定の光センサ（画素ＰＸ２１）内の増幅回路（ａｍｐ２１）より下側（下流側）に設けられた複数段先の増幅回路（光センサＰＸ４１のａｍｐ４１）の出力と信号読み出し線（ｃ１）との間の読出しスイッチ回路（光センサＰＸ４１のＳＷ２）がオン状態となる。
　図４に示す検出装置１０によれば、以下の１または複数の効果を得ることができる。
　１）１画素に必要な素子の数が削減され、１画素の画素面積が縮小する。これにより、精細度が向上できる。また、１画素の負荷削減により、感度が向上できる。つまり、１つの画素ＰＸの画素面積が、図１の画素の構成と比較して、低減できるので、精細度が低下することなく、精細度を維持または向上させることができる。
　２）同様な構成の画素をマトリックス状に配置して並べる為、画素のレイアウト対称性が高く、固定パターンノイズを生じない。つまり、複数の画素の間のレイアウト対称性が維持されているので、各画素（ＰＸ１１－ＰＸ４４）の負荷容量が同一にできる。そのため、高増幅率の増幅回路ａｍｐで検出信号が増幅されても、固定パターンノイズの発生が防止できる。
　３）駆動変更により、増幅に利用する増幅回路ａｍｐの段数を１段,２段,３段の様に切り替えることで、増幅率の切り替えを行うことができる。
　図６は、実施例にかかる検出装置の全体的構成を示す回路図である。
　図６に示す検出装置１０では、例示的に、複数の画素ＰＸが４行×４列のマトリックス構成に配置されている。各画素ＰＸは、図４と同様な構成とされているが、選択スイッチ回路としての第１スイッチ素子ＳＷ１と読出しスイッチ回路としての第２スイッチ素子ＳＷ２とがＮチャネル型のＭＯＳＦＥＴとして描かれている。第１スイッチ素子ＳＷ１のＭＯＳＦＥＴのソースドレイン経路はフォトダイオードＰＤの出力と増幅回路ａｍｐの入力との間に接続されている。第２スイッチ素子ＳＷ２のＭＯＳＦＥＴのソースドレイン経路は増幅回路ａｍｐの出力と信号読み出し線としての列信号線ｃｎ（ｎ＝１，２，３，４）の間に接続されている。
　１行目の各画素ＰＸの第１スイッチ素子ＳＷ１のゲートのおのおのはゲート線ｇ１に接続され、２行目の各画素ＰＸの第１スイッチ素子ＳＷ１のゲートのおのおのはゲート線ｇ２に接続される。３行目の各画素ＰＸの第１スイッチ素子ＳＷ１のゲートのおのおのはゲート線ｇ３に接続され、４行目の各画素ＰＸの第１スイッチ素子ＳＷ１のゲートのおのおのはゲート線ｇ４に接続される。
　１行目の各画素ＰＸの第２スイッチ素子ＳＷ２のゲートのおのおのは行選択線ｒ１に接続され、２行目の各画素ＰＸの第２スイッチ素子ＳＷ２のゲートのおのおのは行選択線ｒ２に接続される。３行目の各画素ＰＸの第２スイッチ素子ＳＷ２のゲートのおのおのは行選択線ｒ３に接続され、４行目の各画素ＰＸの第２スイッチ素子ＳＷ２のゲートのおのおのは行選択線ｒ４に接続される。
　複数の列信号線ｃ１－ｃ４と出力バッファ回路ＯＢの入力との間には、列(カラム）スイッチ回路ＣＳＷ１－ＣＳＷ４の各Ｎチャネル型のＭＯＳＦＥＴのソースドレイン経路が接続されている。
　複数のゲート線ｇ１－ｇ４は、第１駆動回路としての転送デコーダＴＲＤＥＣに接続される。したがって、転送デコーダＴＲＤＥＣは行方向に配置された複数の選択スイッチ回路（第１スイッチ素子ＳＷ１）のゲートに接続される。転送デコーダＴＲＤＥＣは、ゲート線ｇ１、ｇ２、ｇ３、ｇ４にそれぞれ接続された転送選択ドライバＴＲＳＥＬ１、ＴＲＳＥＬ２、ＴＲＳＥＬ３、ＴＲＳＥＬ４を有する。転送デコーダＴＲＤＥＣは、入力された転送選択信号に基づいて、複数のゲート線ｇ１－ｇ４のうちの1本を選択状態(ハイレベル）とする。
　複数の行選択線ｒ１－ｒ４は、第２駆動回路としての行(ロウ）デコーダＲＤＥＣに接続される。したがって、行デコーダＲＤＥＣは行方向に配置された複数の読出しスイッチ回路（第２スイッチ素子ＳＷ２）のゲートに接続される。行デコーダＲＤＥＣは、行選択線ｒ１、ｒ２、ｒ３、ｒ４にそれぞれ接続された行選択ドライバＲＳＥＬ１、ＲＳＥＬ２、ＲＳＥＬ３、ＲＳＥＬ４を有する。行デコーダＲＤＥＣは、入力された行選択信号に基づいて、複数の行選択線ｒ１－ｒ４のうちの1本を選択状態(ハイレベル）とする。
　複数の列スイッチ回路ＣＳＷ１－ＣＳＷ４の各Ｎチャネル型のＭＯＳＦＥＴのゲートは選択スイッチ回路である列(カラム）デコーダＣＤＥＣに接続される。列デコーダＣＤＥＣは、各Ｎチャネル型のＭＯＳＦＥＴ（ＣＳＷ１－ＣＳＷ４）のゲートにそれぞれ接続された列選択ドライバＣＳＥＬ１、ＣＳＥＬ２、ＣＳＥＬ３、ＣＳＥＬ４を有する。列デコーダＣＤＥＣは、入力された列選択信号に基づいて、複数の複数の列スイッチ回路ＣＳＷ１－ＣＳＷ４のうちの1つを選択状態(オン状態）とする。
　複数の画素ＰＸがマトリックス状に配置され検出領域１０Ｇは、上面視において、矩形形状であり、第１辺１Ｓと、第１辺１Ｓに対向する第２辺２Ｓと、第１辺１Ｓと第２辺２Ｓとの間の第３辺と、第３辺３Ｓに対向する第４辺４Ｓと、を有する。
　第１駆動回路（転送デコーダＴＲＤＥＣ）は検出領域１０Ｇの第１辺１Ｓに沿って、検出領域１０Ｇの外側の周辺領域ＳＡＲ１に配置される。
　第２駆動回路（行デコーダＲＤＥＣ）は第１辺１Ｓと対向する検出領域１０の第２辺２Ｓに沿って、検出領域１０Ｇの外側の周辺領域ＳＡＲ２に配置される。
　複数の信号読み出し線（列信号線ｃｎ）のうち所定の信号読み出し線を選択する選択スイッチ回路（列デコーダＣＤＥＣ）は検出領域１０Ｇの外側の周辺領域ＳＡＲ３において複数の信号読み出し線（列信号線ｃｎ）の配列方向に沿って配置される。
　図７は、実施例にかかる検出装置の読み出し動作の第１の例を説明する図である。図７には、フォトダイオードＰＤの出力を、３つの増幅回路ａｍｐで増幅して、出力バッファ回路ＯＢに入力する読み出し動作の一例が示されている。この例では、転送選択ドライバＴＲＳＥＬ１がゲート線ｇ１を選択状態(ハイレベル）とし、行選択ドライバＲＳＥＬ３が行選択線ｒ３を選択状態(ハイレベル）とし、列選択ドライバＣＳＥＬ２が列スイッチ回路ＣＳＷ２を選択状態(オン状態）とした状態である。これにより、○印で示した第１スイッチ素子ＳＷ１、第２スイッチ素子ＳＷ２、列スイッチ回路ＣＳＷ２が選択状態(オン状態）とされて、フォトダイオードＰＤ１２の出力が、３つの増幅回路ａｍｐで増幅されて、出力バッファ回路ＯＢに入力に供給される。したがって、選択される選択スイッチ回路（オン状態とされる第１スイッチ素子ＳＷ１）と読み出しされる読出しスイッチ回路（オン状態とされる第２スイッチ素子ＳＷ２）の列方向の位置が異なる。
　図８は、実施例にかかる検出装置の読み出し動作の第２の例を説明する図である。図８には、フォトダイオードＰＤの出力を、２つの増幅回路ａｍｐで増幅して、出力バッファ回路ＯＢに入力する読み出し動作の一例が示されている。この例では、転送選択ドライバＴＲＳＥＬ１がゲート線ｇ１を選択状態(ハイレベル）とし、行選択ドライバＲＳＥＬ２が行選択線ｒ２を選択状態(ハイレベル）とし、列選択ドライバＣＳＥＬ２が列スイッチ回路ＣＳＷ２を選択状態(オン状態）とした状態である。これにより、○印で示した第１スイッチ素子ＳＷ１、第２スイッチ素子ＳＷ２、列スイッチ回路ＣＳＷ２が選択状態(オン状態）とされて、フォトダイオードＰＤ１２の出力が、２つの増幅回路ａｍｐで増幅されて、出力バッファ回路ＯＢに入力に供給される。
　同様に、フォトダイオードＰＤの出力を、１つの増幅回路ａｍｐで増幅して、出力バッファ回路ＯＢに入力する読み出し動作の場合、図８において、行選択ドライバＲＳＥＬ２の代わりに、行選択ドライバＲＳＥＬ１が行選択線ｒ１を選択状態(ハイレベル）とする。そして、転送選択ドライバＴＲＳＥＬ１がゲート線ｇ１を選択状態(ハイレベル）とし、列選択ドライバＣＳＥＬ２が列スイッチ回路ＣＳＷ２を選択状態(オン状態）とすればよい。
　図９は、変形例１にかかる検出装置の全体的構成を示す回路図である。図６の検出装置１０の構成において、フォトダイオードＰＤの出力を３つの増幅回路ａｍｐで増幅する場合、下の側の２行に接続された画素ＰＸのフォトダイオードＰＤの出力は読み出せないことになる。この様な場合、図９に示すように、変形例１では、下側の２行は非センス動作領域ＮｏｎＳとし、上段のフォトダイオードＰＤの出力信号の増幅段として機能させる。非センス動作領域ＮｏｎＳには、画素ＰＸのレイアウトの対称性を保つために、また、各増幅回路に均一な負荷を与えるため、ダミー素子（ダミーのフォトダイオード）ＤＰＤを配置する。そのため、転送選択ドライバＴＲＳＥＬ３，ＴＲＳＥＬ４は、ゲート線ｇ３、ｇ４を非選択状態とするために、固定的にロウレベルをゲート線ｇ３、ｇ４へ出力するように構成されている。
　この例では、転送選択ドライバＴＲＳＥＬ２がゲート線ｇ２を選択状態(ハイレベル）とし、行選択ドライバＲＳＥＬ４が行選択線ｒ４を選択状態(ハイレベル）とし、列選択ドライバＣＳＥＬ１が列スイッチ回路ＣＳＷ１を選択状態(オン状態）とした状態である。これにより、○印で示した第１スイッチ素子ＳＷ１、第２スイッチ素子ＳＷ２、列スイッチ回路ＣＳＷ２が選択状態(オン状態）とされて、フォトダイオードＰＤ２１の出力が、３つの増幅回路ａｍｐで増幅されて、出力バッファ回路ＯＢに入力に供給される。３つの増幅回路ａｍｐの内、下の２つの増幅回路ａｍｐは非センス動作領域ＮｏｎＳの増幅回路が利用されている。
　この例では、選択スイッチ回路（列デコーダＣＤＥＣ）に近い２行（最下段の２行）の複数の画素のフォトダイオードはダミー素子ＤＰＤとしたが、選択スイッチ回路（列デコーダＣＤＥＣ）に近い少なくとも１行（最下段の１行）の複数の画素のフォトダイオードをダミー素子ＤＰＤとしてもよい。最下段の１行の複数の画素のフォトダイオードをダミー素子ＤＰＤとする場合は、最下段から数えて２行目のフォトダイオードＰＤが使用されるため２つの増幅回路で増幅される。
　図１０は、変形例２にかかる検出装置の全体的構成を示す回路図である。図９では、下側の２行を非センス動作領域ＮｏｎＳとしたが検出装置１０の基板に無駄な領域があることになる。変形例２では、最下段の増幅回路ａｍｐの出力が、例えば、最上段の増幅回路ａｍｐの入力に接続される様に配線ＬＡが追加されている。したがって、下の側の２行に接続された画素ＰＸのフォトダイオードＰＤの出力も、３つの増幅回路ａｍｐで増幅して読み出すことができる。
　この例では、転送選択ドライバＴＲＳＥＬ４がゲート線ｇ４を選択状態(ハイレベル）とし、行選択ドライバＲＳＥＬ２が行選択線ｒ２を選択状態(ハイレベル）とし、列選択ドライバＣＳＥＬ３が列スイッチ回路ＣＳＷ３を選択状態(オン状態）とした状態である。これにより、○印で示した第１スイッチ素子ＳＷ１、第２スイッチ素子ＳＷ２、列スイッチ回路ＣＳＷ２が選択状態(オン状態）とされて、フォトダイオードＰＤ４３の出力が、３つの増幅回路ａｍｐで増幅されて、出力バッファ回路ＯＢに入力に供給される。３つの増幅回路ａｍｐの内、上側（上流側）の２つの増幅回路ａｍｐが利用されている。
　つまり、列方向において、一番下の行の増幅回路ａｍｐの出力は、一番上の行の増幅回路ａｍｐの入力に接続される。そして、一番下の行の画素ＰＸ内のフォトダイオードＰＤで検出する場合、一番上の行の増幅回路ａｍｐも用いて一番下の行の画素ＰＸ内のフォトダイオードＰＤの出力が増幅される構成である。
　図１１は、実施例にかかる検出装置の画素の詳細な構成例を示す回路図である。図１２は、実施例にかかる検出装置の読み出し動作のタイミングを説明する図である。図１１には例示的に３つの画素ＰＸ１１，ＰＸ２１，ＰＸ３１の詳細な回路構成が描かれている。３つの画素ＰＸ１１，ＰＸ２１，ＰＸ３１は同一の回路構成なので、代表として、画素ＰＸ１１の回路構成について説明する。ＰＶＳＳは、フォトダイオードＰＤ１１の接地電位である。
　画素ＰＸ１１において、増幅回路ａｍｐ１１は、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１により構成されたインバーター回路により形成されている。ＰＭＯＳトランジスタＰＭ１のソースドレイン経路とＮＭＯＳトランジスタＮＭ１のソースドレイン経路とは、電源電位ＶＤＤと接地電位ＶＳＳとの間に直接に接続されている。増幅回路ａｍｐ１１の入力はＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１の共有ゲート電極であり、増幅回路ａｍｐ１１の出力はＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１の共有ドレイン電極である。
　第１スイッチ素子ＳＷ１は、２つのＮＭＯＳトランジスタＮＭ３，ＮＭ４により構成される。ＮＭＯＳトランジスタＮＭ３，ＮＭ４のそれぞれのゲート電極はゲート線ｇ１に接続されている。ＮＭＯＳトランジスタＮＭ３のソースドレイン経路とＮＭＯＳトランジスタＮＭ４のソースドレイン経路とは、フォトダイオードＰＤ１１の出力と増幅回路ａｍｐ１１の入力との間に直接に接続されている。
　第２スイッチ素子ＳＷ２は、２つのＮＭＯＳトランジスタＮＭ５，ＮＭ６により構成される。ＮＭＯＳトランジスタＮＭ５，ＮＭ６のそれぞれのゲート電極は行選択線ｒ１に接続されている。ＮＭＯＳトランジスタＮＭ５のソースドレイン経路とＮＭＯＳトランジスタＮＭ６のソースドレイン経路とは、増幅回路ａｍｐ１１の出力と列信号線ｃ１との間に直接に接続されている。
　リセット回路である第３スイッチ素子ＳＷ３は、２つのＮＭＯＳトランジスタＮＭ７，ＮＭ８により構成される。ＮＭＯＳトランジスタＮＭ７，ＮＭ８のそれぞれのゲート電極はリセット信号線ｒｓ１に接続されている。ＮＭＯＳトランジスタＮＭ７のソースドレイン経路とＮＭＯＳトランジスタＮＭ８のソースドレイン経路とは、増幅回路ａｍｐ１１の入力と出力との間に直接に接続されている。第３スイッチ素子ＳＷ３がオン状態にされることにより、増幅回路ａｍｐ１１の入力と出力とが電気的に接続されて、その電位がリセットされる。画素ＰＸ２１、ＰＸ３１において、ＮＭＯＳトランジスタＮＭ７，ＮＭ８のそれぞれのゲート電極は、同様に、リセット信号線ｒｓ２，ｒｓ３にそれぞれ接続されている。
　容量素子ＣＥは、増幅回路ａｍｐ１１の出力と画素ＰＸ２１の増幅回路ａｍｐ２１の入力との間に接続されている。同様に、容量素子ＣＥは、増幅回路ａｍｐ２１の出力と画素ＰＸ３１の増幅回路ａｍｐ３１の入力との間に接続されている。
　次に、図１２を用いて、画素ＰＸのフォトダイオードＰＤの読み出し動作について説明する。
　図１２に示すように、時刻ｔ１から時刻ｔ２の期間が１フレーム（１Ｆｒａｍｅ）とされて、時刻ｔ１から時刻ｔ２の１フレームの間で、フォトダイオードＰＤ１１の読み出し動作が行われる。時刻ｔ２から時刻ｔ３の１フレームの期間にはフォトダイオードＰＤ２１の読み出し動作が行われ、時刻ｔ３から時刻ｔ４の１フレームの期間にはフォトダイオードＰＤ３１の読み出し動作が行われ、時刻ｔ４から時刻ｔ５の１フレームの期間にはフォトダイオードＰＤ４１の読み出し動作が行われる。
　代表として、時刻ｔ１から時刻ｔ２の１フレームの期間のフォトダイオードＰＤ１１の読み出し動作について説明する。１フレームの期間は、列方向に連続する増幅回路ａｍｐ１１、ａｍｐ２１、ａｍｐ３１、ａｍｐ４１等を同時にリセットするＡｍｐリセット期間と、フォトダイオードＰＤ１１のＰＤリセット期間、露光期間、および読み出し期間と、列信号線ｃ１のリセットおよび信号読み出し期間が含まれる。
　Ａｍｐリセット期間では、リセット信号線ｒｓ１、ｒｓ２、ｒｓ３のリセット信号ｒｓｔ１，ｒｓｔ２，ｒｓｔ３がロウレベルからハイレベルにされて画素ＰＸ１１，ＰＸ２１，ＰＸ３１の各第３スイッチ素子ＳＷ３がオン状態とされる。リセット信号線ｒｓ４のリセット信号ｒｓｔ４は、１フレームの期間中、ハイレベルにされる（増幅回路ａｍｐ４１はリセット状態を維持する）。これにより、列方向に連続する複数の増幅回路（ａｍｐ１１，ａｍｐ２１，ａｍｐ３１、ａｍｐ４１、・・・）のそれぞれの入力と出力とが電気的に接続されて、その電位がリセットされる。リセット信号ｒｓｔ１はハイレベルからロウレベルへ遷移し，リセット信号ｒｓｔ２は、リセット信号ｒｓｔ１がロウレベルへ遷移した後，ロウレベルへ遷移する。リセット信号ｒｓｔ３は、リセット信号ｒｓｔ２がロウレベルへ遷移した後，ロウレベルへ遷移する。つまり、列方向において、下側に位置する増幅回路のリセット期間は、上側に位置する増幅回路のリセット期間より長くされている。これにより、３つの増幅回路が確実にリセットされる。なお、この例では、３つの増幅回路（ａｍｐ２１，ａｍｐ３１，ａｍｐ４１）が増幅に利用される場合、リセット期間において、３つの増幅回路（ａｍｐ２１，ａｍｐ３１，ａｍｐ４１）がリセット信号ｒｓｔ２，ｒｓｔ３，ｒｓｔ４によりリセットされ、かつ、３つの増幅回路（ａｍｐ２１，ａｍｐ３１，ａｍｐ４１）の上側に位置する1つの増幅回路（ａｍｐ１１）と３つの増幅回路（ａｍｐ２１，ａｍｐ３１，ａｍｐ４１）の下側に位置する1つの増幅回路（ａｍｐ５１）も、１フレームの期間中において、リセット信号ｒｓｔ１、ｒｓｔ５により継続的にリセットされる様に構成されている。これにより、３つの増幅回路（ａｍｐ２１，ａｍｐ３１，ａｍｐ４１）が増幅を実施しているときに、増幅に利用する３つの増幅回路（ａｍｐ２１，ａｍｐ３１，ａｍｐ４１）の上側および下側に位置する増幅回路（ａｍｐ１１，ａｍｐ５１）の影響を低減できるので、フォトダイオード（ＰＤ２１）の出力信号を正確に増幅できる。
　一方、リセット信号ｒｓｔ１のロウレベルからハイレベルへの遷移と同期して、ゲート線ｇ１のゲート信号ｇａｔｅ１および行選択線ｒ３の読み出し信号ｒｅａｄ３がロウレベルからハイレベルへと遷移する。これにより、フォトダイオードＰＤ１１のＰＤリセット期間が行われる。ＰＤリセット期間では、画素ＰＸ１１の第１スイッチ素子ＳＷ１はオン状態にされる。また、画素ＰＸ３内の第２スイッチ素子ＳＷ２がオン状態にされて、列信号線ｃ１の電位のリセットが行われる。
　ＰＤリセット期間が終了すると、ゲート信号ｇａｔｅ１がハイレベルからロウレベルへ遷移し、フォトダイオードＰＤ１１の露光期間が開始される。露光期間が終了すると、ゲート信号ｇａｔｅ１がロウレベルからハイレベルへ遷移して、フォトダイオードＰＤ１１の読み出し期間が開始される。この時、リセット信号ｒｓｔ１，ｒｓｔ２，ｒｓｔ３はロウレベルなので、画素ＰＸ１１，ＰＸ２１，ＰＸ３１の各第３スイッチ素子ＳＷ３はオフ状態であり、画素ＰＸ１１の第１スイッチ素子ＳＷ１がオン状態、画素ＰＸ３内の第２スイッチ素子ＳＷ２がオン状態なので、フォトダイオードＰＤ１１の出力が、増幅回路ａｍｐ１１，ａｍｐ２１，ａｍｐ３１で増幅されて、列信号線ｃ１へ読み出される。列信号線ｃ１へ読み出しが終了すると、ゲート線ｇ１のゲート信号ｇａｔｅ１および行選択線ｒ３の読み出し信号ｒｅａｄ３がハイレベルからロウレベルへと遷移して、１フレームの期間が終了する。
　以降、同様な動作により、時刻ｔ２から時刻ｔ３でフォトダイオードＰＤ２１の読み出し動作、時刻ｔ３から時刻ｔ４でフォトダイオードＰＤ３１の読み出し動作、時刻ｔ４から時刻ｔ５の期間でフォトダイオードＰＤ４１の読み出し動作が行われる。
　本発明の実施の形態として上述した検出装置を基にして、当業者が適宜設計変更して実施し得る全ての検出装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
　本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
　上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
　１０：検出装置
　２０：シンチレータ
　ＰＸ：画素（光センサ）
　ＰＤ：フォトダイオード
　ａｍｐ：増幅回路
　ＳＷ１：第１スイッチ素子（選択スイッチ回路）
　ＳＷ２：第２スイッチ素子（読出しスイッチ回路）
　ＳＷ３：第３スイッチ素子（リセット回路）
　ｃｎ：列信号線（信号読み出し線）
　ＯＢ：出力バッファ回路

Claims (10)

  1. 　複数の光センサと、
    　信号読み出し線と、を有し、
    　前記複数の光センサのおのおのは、フォトダイオードと、増幅回路と、を有し、
    　前記複数の光センサに設けられる前記複数の増幅回路は直列に接続され、
    　前記複数のフォトダイオードの各々の出力は、各々選択スイッチ回路を介して前記複数の増幅回路の各々の入力に接続され、
    　前記複数の増幅回路の出力は、各々読出しスイッチ回路を介して前記信号読み出し線に接続される、検出装置。
  2. 　請求項１において、
    　前記複数の光センサは、縦方向および横方向に等間隔でマトリックス状に並べられる、検出装置。
  3. 　請求項１において、
    　所定の光センサ内の所定のフォトダイオードの出力を読み出すとき、
    　　前記所定のフォトダイオードの出力に接続された前記選択スイッチ回路はオン状態とされ、
    　　前記所定の光センサ内の前記増幅回路の出力に接続された前記読出しスイッチ回路はオフ状態とされ、
    　　前記所定の光センサ内の前記増幅回路より複数段先の前記増幅回路の出力と前記信号読み出し線との間の前記読出しスイッチ回路がオン状態となる、検出装置。
  4. 　請求項１において、
    　第１駆動回路と、
    　第２駆動回路と、を含み、
    　前記複数の光センサはマトリックス状に配置され、
    　前記信号読み出し線の複数が設けられ、
    　前記第１駆動回路は行方向に配置された前記複数の選択スイッチ回路のゲートに接続され、
    　前記第２駆動回路は行方向に配置された前記複数の読出しスイッチ回路のゲートに接続され、
    　選択される前記選択スイッチ回路と読み出しされる前記読出しスイッチ回路の列方向の位置が異なる、検出装置。
  5. 　請求項４において、
    　前記複数の光センサは検出領域に配置され、
    　前記第１駆動回路は前記検出領域の第１辺に沿って周辺領域に配置され、
    　前記第２駆動回路は前記第１辺と対向する前記検出領域の第２辺に沿って周辺領域に配置され、
    　前記複数の信号読み出し線のうち所定の信号読み出し線を選択する前記選択スイッチ回路は前記検出領域の周辺領域で前記複数の信号読み出し線の配列方向に沿って配置される、検出装置。
  6. 　請求項４において、
    　前記選択スイッチ回路に近い少なくとも１行の光センサのフォトダイオードはダミー素子である、検出装置。
  7. 　請求項１において、
    　前記増幅回路は、
    　　ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成されたインバーター回路と、
    　　前記インバーター回路の出力と入力を電気的に接続するリセット回路と、を含む、検出装置。
  8. 　請求項７において、
    　列方向に連続する前記複数の増幅回路が同時にリセットされる、検出装置。
  9. 　請求項４において、
    　列方向において、一番下の行の前記増幅回路の出力は、一番上の行の前記増幅回路の入力に接続し、
    　一番下の行の前記光センサ内の前記フォトダイオードで検出する場合、一番上の行の前記増幅回路も用いて前記フォトダイオードの出力が増幅される、検出装置。
  10. 　請求項５において、
    　前記検出領域に、シンチレータがオーバーラップする、検出装置。
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