WO2024005406A1 - 파워모듈 및 그 제조방법 - Google Patents

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Definitions

  • the present invention relates to a power module and a manufacturing method thereof, and more specifically, to a power module having a structure in which a spacer-integrated ceramic substrate and a lead frame-integrated ceramic substrate are stacked, and a manufacturing method thereof (POWER MODULE AND MANUFACTURING METHOD THEREOF) .
  • a power module is a semiconductor module optimized for power conversion or control by modularizing semiconductor elements into a package.
  • a power module has a structure in which a substrate is placed on a base plate, and semiconductor devices are placed on the substrate.
  • wire bonding made of gold (Au), copper (Cu), and aluminum (Al), and the substrate is also connected to the PCB by wire bonding. It has a composition. In other words, the power transfer line for electrical signal and power conversion is structured by wire bonding.
  • a spacer-integrated ceramic substrate is disposed on the upper part with a semiconductor chip in between, and a lead frame-integrated ceramic substrate is disposed on the lower part to maximize the heat dissipation effect, and the lead frame
  • the purpose is to provide a power module and a method of manufacturing the same that are easy to control and have improved electrical characteristics.
  • a power module for achieving the above-described object includes a first ceramic substrate including a first ceramic substrate and a first circuit pattern formed on at least one surface of the first ceramic substrate, and a first circuit pattern. an electrode pattern portion formed in and bonded to the electrode of a semiconductor chip mounted on the first ceramic substrate, spaced apart from the lower portion of the first ceramic substrate, and a second ceramic substrate formed on at least one surface of the second ceramic substrate.
  • a second ceramic substrate including a circuit pattern, a lead frame disposed between the first ceramic substrate and the second ceramic substrate and bonded to the second circuit pattern, and a lead frame disposed between the first circuit pattern and the lead frame to form a first circuit pattern. It may include a spacer that separates the lead frame from the lead frame.
  • the electrode pattern portion may be formed so that the remaining area, excluding a portion of the half-etched area of the first circuit pattern, protrudes, and may be formed to have an area corresponding to the electrode of the semiconductor chip.
  • the spacer may have a height greater than the combined height of the electrode pattern portion and the semiconductor chip.
  • the lead frame may be bonded to the second ceramic substrate using one of brazing, welding, and Ag sintering methods.
  • the spacer may be formed of Cu or CuMo material, or may be formed of CPC material in which Cu, CuMo, and Cu are sequentially stacked.
  • a power module manufacturing method includes preparing a first ceramic substrate including a first ceramic substrate, a first circuit pattern formed on at least one surface of the first ceramic substrate, and an electrode pattern portion formed on the first circuit pattern. Step, bonding the electrode of the semiconductor chip to the electrode pattern portion, bonding one surface of the spacer to the first circuit pattern, a second ceramic substrate and a second circuit pattern and a second circuit formed on at least one surface of the second ceramic substrate. It may include preparing a second ceramic substrate including a lead frame bonded to the pattern and bonding the other side of the spacer to the lead frame.
  • Preparing a first ceramic substrate includes bonding a metal layer to at least one surface of the first ceramic substrate, etching the metal layer to form a first circuit pattern, and half-etching a portion of the first circuit pattern to form a portion of the portion. It may include forming a protruding electrode pattern portion in the remaining area except for.
  • the lead frame may be joined to the second ceramic substrate by one of brazing, welding, and Ag sintering bonding.
  • Forming the electrode pattern portion includes forming a photoresist on the first circuit pattern, placing a mask with a pattern corresponding to the electrode pattern portion on the photoresist, and then exposing and developing the photoresist pattern to form a photoresist pattern. , half-etching a partial region of the first circuit pattern in the thickness direction using the photoresist pattern as a mask, and removing the photoresist pattern.
  • the depth of half-etching may be half the thickness of the first circuit pattern.
  • the step of forming the photoresist can be formed by attaching a dry film photoresist on the first circuit pattern.
  • the metal layer may be annealed and heat treated to remove thermal stress.
  • the step of joining the metal layer includes forming a brazing filler layer with a thickness of 5 ⁇ m to 100 ⁇ m between at least one side of the first ceramic substrate and the metal layer by any one of paste application, foil attachment, and P-filler. It may include arranging, melting and brazing the brazing filler layer.
  • the brazing filler layer may be made of a material containing at least one of Ag, Cu, AgCu, and AgCuTi.
  • the first ceramic substrate which is a spacer-integrated ceramic substrate
  • the second ceramic substrate is a lead frame-integrated ceramic substrate, and then they are manufactured by joining them, so that the thickness of the lead frame can be easily controlled in the power module assembly stage. It is possible to miniaturize, improve electrical characteristics through a lead frame, and increase the heat dissipation effect.
  • the present invention forms an electrode pattern portion on one side of the first ceramic substrate so that it can serve as a power transfer line for electrical signal and power conversion. Therefore, the present invention can not only omit wire bonding, but can also secure both the multiple connection of semiconductor chips and the heat dissipation effect by applying it to a power module. It also contributes to miniaturization, so the performance of the power module can be further improved.
  • the electrode pattern portion is not separated from the first circuit pattern and is integrated, electrical conductivity can be improved and resistance characteristics can be improved. In addition, since there is no need for soldering, sintering, etc. when forming the electrode pattern portion, voids that may occur on the joint surface during bonding can be minimized.
  • the heat generated from the semiconductor chips can be dissipated not only to the first ceramic substrate, but also to the lead frame and the second ceramic substrate, thereby dissipating heat. Characteristics can be maximized.
  • FIG. 1 is a bottom view showing a power module according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line A-A' in FIG. 1.
  • Figure 3 is a side view schematically showing a state in which a semiconductor chip is bonded to a power module according to an embodiment of the present invention.
  • Figure 4 is a bottom view showing a first ceramic substrate in a power module according to an embodiment of the present invention.
  • Figure 5 is a side view showing the first ceramic substrate of Figure 4.
  • Figure 6 is a cross-sectional view taken along line B-B' in Figure 4.
  • FIG. 7 is a side view showing a state in which a plurality of semiconductor chips are bonded to the first ceramic substrate of FIG. 5.
  • Figure 8 is a plan view showing a second ceramic substrate in a power module according to an embodiment of the present invention.
  • Figure 9 is a bottom view showing a lead frame in a power module according to an embodiment of the present invention.
  • Figure 10 is a bottom view showing a second circuit pattern formed on the upper surface of the second ceramic substrate in the bonding structure of the lead frame and the second ceramic substrate.
  • Figure 11 is a bottom view showing a second circuit pattern formed on the lower surface of the second ceramic substrate in the bonding structure of the lead frame and the second ceramic substrate.
  • Figure 12 is a flow chart showing a power module manufacturing method according to an embodiment of the present invention.
  • Figure 13 is a flowchart showing the step of preparing a first ceramic substrate in the power module manufacturing method according to an embodiment of the present invention.
  • Figure 14 is a flowchart showing the step of forming an electrode pattern portion in the step of preparing the first ceramic substrate.
  • Figure 15 is a cross-sectional view showing a state in which photoresist is formed on the first circuit pattern.
  • Figure 16 is a cross-sectional view showing a state in which a mask is placed on a photoresist and exposed to light.
  • Figure 17 is a cross-sectional view showing the developed state of the exposed photoresist.
  • Figure 18 is a cross-sectional view showing a state in which the first circuit pattern in an area without a photoresist pattern is half-etched in the thickness direction.
  • Figure 19 is a cross-sectional view showing a state in which the remaining photoresist pattern has been removed.
  • each layer (film), region, pattern or structure is said to be formed “on” or “under” the substrate, each layer (film), region, pad or pattern.
  • “on” and “under” include both being formed “directly” or “indirectly” through another layer.
  • the standards for the top or bottom of each floor are based on the drawing.
  • a power module is an electronic component in the form of a package made up of various components and may include multiple substrates and multiple semiconductor chips. Since the present invention is characterized by a power module with a multi-layer structure consisting of a first ceramic substrate that is a spacer-integrated ceramic substrate and a second ceramic substrate that is a lead frame-integrated ceramic substrate among the components included in the power module, the description will focus on this.
  • FIG. 1 is a bottom view showing a power module according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view taken along line A-A' of FIG. 1
  • FIG. 3 shows a semiconductor chip in a power module according to an embodiment of the present invention. This is a side view schematically showing the joined state.
  • the power module 1 has a multi-layer structure in which a first ceramic substrate 100 and a second ceramic substrate 200 are arranged at regular intervals,
  • the first ceramic substrate 100 can be called a spacer-integrated ceramic substrate because the spacer 400 is bonded to it
  • the second ceramic substrate 200 can be called a lead frame-integrated ceramic substrate because the lead frame 300 is bonded to it.
  • the semiconductor chip (c) may be mounted on the first ceramic substrate 100 and arranged to face the lead frame 300 bonded to the second ceramic substrate 200.
  • the semiconductor chip (c) may be a SiC chip, GaN chip, or Si chip that can respond to requirements such as high-power switch, high-speed switch, minimized power loss, and small chip size.
  • various devices such as MOSFET (Metal Oxide Semiconductor Field Effect Transistor), IGBT (Insulated Gate Bipolar Transistor), JFET (Junction Field Effect Transistor), HEMT (High Electric Mobility Transistor), and FRD (Fast Recovery Diode) may be used.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • JFET Joint Field Effect Transistor
  • HEMT High Electric Mobility Transistor
  • FRD Fest Recovery Diode
  • the power module 1 is double-sided cooling (DSC: This is a Dual-Side Cooling type power module. Power modules with double-sided cooling can maximize the heat dissipation effect compared to power modules with single-sided cooling.
  • the power module 1 has the characteristic of being assembled with the lead frame 300 integrally bonded to the second ceramic substrate 200. That is, conventionally, after assembling a double-sided cooling power module including a pair of ceramic substrates, a separate lead frame 300 is additionally bonded, so the thickness of the power module including the lead frame can be easily controlled at the power module assembly stage. It's difficult to do.
  • the power module 1 according to an embodiment of the present invention prepares a first ceramic substrate 100, which is a spacer-integrated ceramic substrate, prepares a second ceramic substrate 200, which is a lead frame-integrated ceramic substrate, and then bonds them.
  • the thickness of the lead frame 300 can be easily controlled at the power module assembly stage and miniaturization is possible.
  • the power module 1 according to an embodiment of the present invention has the advantage of improving electrical characteristics through the lead frame 300 and increasing heat dissipation effect.
  • the first ceramic substrate 100 and the second ceramic substrate 200 are either an Active Metal Brazing (AMB) substrate, a Direct Bonding Copper (DBC) substrate, a Thick Printing Copper (TPC) substrate, or a Direct Brazed Aluminum (DBA) substrate.
  • AMB Active Metal Brazing
  • DBC Direct Bonding Copper
  • TPC Thick Printing Copper
  • DBA Direct Brazed Aluminum
  • the AMB substrate has excellent durability and heat dissipation efficiency, so for example, the first ceramic substrate 100 and the second ceramic substrate 200 are AMB substrates.
  • the first ceramic substrate 100 may include a first ceramic substrate 110 and first circuit patterns 121 and 122 formed on at least one surface of the first ceramic substrate 110.
  • the first ceramic substrate 110 may be made of alumina (Al 2 O 3 ), AlN, SiN, or Si 3 N 4 .
  • the first circuit patterns 121 and 122 may be formed on both sides of the first ceramic substrate 110. Both sides of the first ceramic substrate 110 may refer to the upper and lower surfaces of the first ceramic substrate 110.
  • the first circuit patterns 121 and 122 may be made of at least one of Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu, and Cu/W/Cu, or a composite material thereof.
  • the first circuit patterns 121 and 122 are formed on the first ceramic substrate 110 by at least one of Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu, and Cu/W/Cu. It may be formed by brazing and then etching metal layers made of composite materials.
  • the thickness of the first ceramic substrate 110 may be 0.32t, and the thickness of the first circuit patterns 121 and 122 may be 0.3t. That is, the thickness of the first circuit pattern 121 formed on the upper surface of the first ceramic substrate 110 and the thickness of the first circuit pattern 122 formed on the lower surface of the first ceramic substrate 110 may be the same.
  • Figure 4 is a bottom view showing the first ceramic substrate in the power module according to an embodiment of the present invention
  • Figure 5 is a side view showing the first ceramic substrate in Figure 4
  • Figure 6 is taken along line B-B' in Figure 4. This is a cross-sectional view.
  • the first circuit pattern 122 formed on the lower surface of the first ceramic substrate 110 is an electrode pattern portion 130 that is bonded to an electrode (not shown) of the semiconductor chip (c).
  • the electrode pattern portion 130 may be configured to include a first electrode pattern portion 131 and a second electrode pattern portion 132.
  • the first electrode pattern portion 131 may be connected to the source electrode of the semiconductor chip (c)
  • the second electrode pattern portion 132 may be connected to the gate electrode of the semiconductor chip (c).
  • the source electrode of the semiconductor chip (c) is a terminal responsible for inputting and outputting high current
  • the gate electrode of the semiconductor chip (c) is a terminal that turns the semiconductor chip (c) on and off using a low voltage.
  • a plurality of electrode pattern portions 130 may be formed in consideration of the number and location of electrodes of the semiconductor chip (c) so as to be bonded to the electrodes of the semiconductor chip (c). Since this electrode pattern portion 130 is electrically connected to the electrode of the semiconductor chip (c), it can serve as a power transfer line for electrical signal and power conversion.
  • the spacer 400 is bonded to the remaining area of the first circuit pattern 122 except for the area where the electrode pattern portion 130 is formed, and forms a gap between the lead frame 300 and the lead frame 300 disposed on the lower part of the first ceramic substrate 100. It can be spaced apart and perform the function of increasing heat dissipation efficiency. That is, when the first circuit pattern 122 on which the semiconductor chip (c) is mounted is connected to the lead frame 300 and the thermally conductive spacer 400, heat generated from the semiconductor chip (c) is transmitted to the spacer 400. ), it can be emitted not only to the first ceramic substrate 100 but also to the lead frame 300 and the second ceramic substrate 200, so rapid heat dissipation is possible.
  • the spacer 400 is disposed between the first circuit pattern 122 and the lead frame 300 to space the first circuit pattern 122 and the lead frame 300, and performs heat dissipation and support functions. It may have a height greater than or equal to the combined height of the electrode pattern portion 130 and the semiconductor chip (c) mounted on the electrode pattern portion 130. For example, if the height of the electrode pattern portion 130 is 0.5 mm and the height of the semiconductor chip (c) is 150 ⁇ m to 180 ⁇ m, the height of the spacer 400 is equal to the height of the electrode pattern portion 130 and the semiconductor chip (c). ) can be formed to be 0.7mm higher than the combined height. Additionally, the spacer 400 may be formed in various shapes, such as a square block shape or a cylindrical shape.
  • the spacer 400 may be formed of a material such as Cu, CuMo, or a CPC material in which Cu, CuMo, and Cu are sequentially stacked.
  • the material of the spacer 400 may be selected from a material that satisfies the conditions of electrical conductivity and thermal expansion coefficient.
  • the spacer 400 may be bonded to the first circuit pattern 122 of the first ceramic substrate 100 via the first bonding layer 410.
  • the first bonding layer 410 may be a sintered Ag bonding layer.
  • the first bonding layer 410 may be formed by applying Ag sintering paste, or may be formed by transferring the Ag sintering paste using a film on which Ag sintering paste is printed.
  • This first bonding layer 410 is disposed between the first circuit pattern 122 and one surface of the spacer 400, and the spacer 400 connects the first circuit pattern 122 through the first bonding layer 410.
  • the temperature of the heating furnace during sintering bonding may vary depending on the components of the bonding layer, but is preferably performed at a temperature of 200°C to 250°C, and at this time, a pressure of 10 MPa to 15 MPa may be applied.
  • the spacer 400 Since the spacer 400 has a certain size, it can be manufactured through mechanical processing such as wire cutting and forging. Because the electrode pattern portion 130 is relatively small in size, it can be formed by etching. Here, when the relatively smaller second electrode pattern portion 132 of the electrode pattern portion 130 is formed by etching, it may be formed in the shape of a square pyramid whose cross-sectional area becomes smaller toward the top.
  • the electrode pattern portion 130 may be formed so that the remaining area of the first circuit pattern 122, excluding a portion of the half-etched area, protrudes.
  • the depth at which a partial region of the first circuit pattern 122 is half-etched may be half the thickness (t) of the first circuit pattern 122, and at this time, the thickness of the electrode pattern portion 130, which is the remaining region excluding the partial region, is may be half (t/2) of the thickness of the first circuit pattern 122.
  • the electrode pattern portion 130 which is formed by half-etching a portion of the first circuit pattern 122, is integrated with the first circuit pattern 122 and is not separated, electrical conductivity may be improved and resistance characteristics may be improved. In addition, since there is no need for soldering, sintering, etc. when forming the electrode pattern portion 130, voids that may occur at the joint surface during bonding can be minimized. In addition, heat generated from the semiconductor chip (c) can be easily transferred to the first ceramic substrate 100, a heat sink (not shown) coupled to the first ceramic substrate 100, etc. through the electrode pattern portion 130. Therefore, heat dissipation efficiency can be increased.
  • FIG. 7 is a side view showing a state in which a plurality of semiconductor chips are bonded to the first ceramic substrate of FIG. 5.
  • a plurality of semiconductor chips (c) may be bonded to each of the electrode pattern portions 130 via a bonding layer (b).
  • the bonding layer (b) is for bonding the electrode of the semiconductor chip (c) to one surface of each electrode pattern portion 130, and may include solder or silver paste (Ag paste).
  • Solder can be made of SnPb-based, SnAg-based, SnAgCu-based, or Cu-based solder paste with high joint strength and excellent high-temperature reliability.
  • Silver paste has better high-temperature reliability and higher thermal conductivity than solder.
  • the silver paste may contain 90 to 99% by weight of Ag powder and 1 to 10% by weight of binder to ensure high thermal conductivity.
  • Ag powder may be nanoparticles.
  • Ag powder, a nanoparticle can be sintered at low temperatures, has high thermal conductivity, and has high bonding density.
  • each of the first electrode pattern portion 131 and the second electrode pattern portion 132 may be formed with an area corresponding to the electrode area of the semiconductor chip c to be bonded.
  • Each of the first electrode pattern portion 131 and the second electrode pattern portion 132 may be 0.5 mm or more in size and 0.3 mm or more in thickness, but are not limited thereto.
  • the electrode pattern portion 130 is formed to be bonded to the electrode of the semiconductor chip (c) so that the semiconductor chip (c) is mounted on the first ceramic substrate 100 in a form similar to a flip chip. That is, when the semiconductor chip (c) is bonded to the electrode pattern portion 130 of the first ceramic substrate 100, the power transmission path is shortened, thereby improving electrical loss and load due to resistance on the power transmission path. Additionally, since the electrode pattern portion 130 can serve as a power transfer line for electrical signal and power conversion instead of conventional wire bonding, wire bonding can be omitted. If wire bonding is omitted, the inductance value is reduced, which has the effect of improving heat dissipation performance. In addition, while eliminating electrical hazards that may occur during wire bonding, conversion of rated voltage and current using a semiconductor chip is stable, and reliability and efficiency can be increased when used at high power.
  • Figure 8 is a plan view showing a second ceramic substrate in a power module according to an embodiment of the present invention.
  • the second ceramic substrate 200 may include a second ceramic substrate 210 and second circuit patterns 221 and 222 formed on at least one surface of the second ceramic substrate 210.
  • the second ceramic substrate 210 may be made of alumina (Al 2 O 3 ), AlN, SiN, or Si 3 N 4 .
  • the second circuit patterns 221 and 222 may be formed on both sides of the second ceramic substrate 210. Both sides of the second ceramic substrate 210 may refer to the upper and lower surfaces of the second ceramic substrate 210.
  • the second circuit patterns 221 and 222 may be made of at least one of Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu, and Cu/W/Cu, or a composite material thereof.
  • the second circuit patterns 221 and 222 are formed on the second ceramic substrate 210 by at least one of Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu, and Cu/W/Cu. It may be formed by brazing and then etching metal layers made of composite materials.
  • the thickness of the second ceramic substrate 210 may be 0.32t, and the thickness of the second circuit patterns 221 and 222 may be 0.3t. That is, the thickness of the second circuit pattern 221 formed on the upper surface of the second ceramic substrate 210 and the thickness of the second circuit pattern 222 formed on the lower surface of the second ceramic substrate 210 may be the same.
  • FIG. 9 is a bottom view showing a lead frame in a power module according to an embodiment of the present invention
  • FIG. 10 is a bottom view showing a second circuit pattern formed on the upper surface of the second ceramic substrate in a bonding structure between the lead frame and the second ceramic substrate.
  • 11 is a bottom view showing a second circuit pattern formed on the lower surface of the second ceramic substrate in the joint structure of the lead frame and the second ceramic substrate.
  • the lead frame 300 is a type of frame in which a circuit is installed inside to connect electrical signals of electronic materials. It is initially manufactured as an integrated piece as shown in FIG. 9, but the lead frame 300 of FIG. It can be trimmed like (300).
  • the lead frame 300 may be disposed between the first ceramic substrate 100 and the second ceramic substrate 200 and bonded to the second circuit pattern 221 .
  • the lead frame 300 may be configured to include a first lead portion 310a, a second lead portion 310b, and a third lead portion 320.
  • the first lead portion 310a and the second lead portion 310b are parts that are joined to the second circuit pattern 221 formed on the upper surface of the second ceramic substrate 200.
  • the second lead portion 310b is disposed on both sides and can be bonded to the same circuit pattern, and the first lead portion 310a disposed between the second lead portions 310b can be bonded to a different circuit pattern. there is.
  • the lead frame 300 may be formed of Cu or Al materials, and may be manufactured through mold processing, etc. for height control.
  • the lead frame 300 may be manufactured to have a height of 0.5 mm or more.
  • the second circuit pattern 222 is formed on the opposite surface of the second ceramic substrate 200 to the surface joined to the lead frame 300, that is, the second circuit pattern 222 is formed on the lower surface of the second ceramic substrate 210.
  • the circuit pattern 222 may be formed in a different form from the second circuit pattern 221 shown in FIGS. 8 and 10.
  • the form of the second circuit pattern 222 shown in FIG. 11 represents one embodiment, but is not limited thereto and may be implemented in various forms.
  • the lead frame 300 may be joined to the second ceramic substrate 200 using one of brazing, welding, and Ag sintering methods.
  • the brazing method is a method of melting and joining the brazing filler layer at a temperature of 450°C or higher and below the melting point of the base material.
  • Welding methods include laser welding and ultrasonic welding, and among these, laser welding can be mainly used.
  • the laser welding method uses a laser beam, and the two members can be melted and joined by the heat generated by the laser beam. This laser welding method is non-contact and has excellent welding quality and can increase productivity.
  • Ag sintering bonding is sintering by placing an Ag sintering bonding layer between the lead frame 300 and the second ceramic substrate 200.
  • the Ag sintering bonding layer is formed by applying Ag sintering paste or printing Ag sintering paste. It can be formed by transferring Ag sintering paste using an existing film.
  • the temperature of the heating furnace during Ag sintering bonding may vary depending on the components of the bonding layer, but is preferably performed at a temperature of 200°C to 250°C, and at this time, a pressure of 10 MPa to 15 MPa may be applied.
  • the second ceramic substrate 200 to which the lead frame 300 is integrally bonded may be bonded to the first ceramic substrate 100, which is a spacer-integrated ceramic substrate, as shown in FIG. 3 .
  • the other surface of the spacer 400 bonded to the first ceramic substrate 100 may be bonded to the upper surface of the lead frame 300 via the second bonding layer 420.
  • the second bonding layer 420 may be a sintered Ag bonding layer.
  • the second bonding layer 420 may be formed by applying Ag sintering paste, or may be formed by transferring the Ag sintering paste using a film on which Ag sintering paste is printed.
  • This second bonding layer 420 is disposed between the other surface of the spacer 400 and the lead frame 300, and the spacer 400 is sintered and bonded to the lead frame 300 through the second bonding layer 420.
  • the temperature of the heating furnace during sintering bonding may vary depending on the components of the bonding layer, but is preferably performed at a temperature of 200°C to 250°C, and at this time, a pressure of 10 MPa to 15 MPa may be applied.
  • Figure 12 is a flowchart showing a power module manufacturing method according to an embodiment of the present invention
  • Figure 13 is a flowchart showing the step of preparing a first ceramic substrate in the power module manufacturing method according to an embodiment of the present invention
  • Figure 14 is It is a flowchart showing the step of forming an electrode pattern part in the step of preparing the first ceramic substrate
  • Figure 15 is a cross-sectional view showing the state in which the photoresist is formed on the first circuit pattern
  • Figure 16 is a mask placed on the photoresist.
  • Figure 17 is a cross-sectional view showing a state in which the exposed photoresist is developed
  • Figure 18 is a cross-sectional view showing a state in which the first circuit pattern in the area without a photoresist pattern is half-etched in the thickness direction
  • Figure 19 is a cross-sectional view showing a state in which the remaining photoresist pattern has been removed.
  • the power module manufacturing method includes the first ceramic substrate 110, the first circuit patterns 121 and 122 formed on at least one surface of the first ceramic substrate 110, and the first ceramic substrate 110, as shown in FIG. 12.
  • Preparing a second ceramic substrate 200 including circuit patterns 221 and 222 and a lead frame 300 bonded to the second circuit pattern 221 (S400), and forming the other side of the spacer 400 into a lead frame (S400). 300) may include a bonding step (S500).
  • each step may be performed sequentially, may be performed in a different order, or may be performed substantially simultaneously.
  • the step of preparing the first ceramic substrate 100 includes bonding a metal layer to at least one surface of the first ceramic substrate 110 (S110) as shown in FIG. 13, and etching the metal layer to form the first
  • a step of forming circuit patterns 121 and 122 (S120) and a step of half-etching a partial region of the first circuit pattern 122 to form a protruding electrode pattern portion 130 in the remaining region excluding the partial region (S130). ) may include.
  • a metal layer made of metal may be bonded to at least one surface of the first ceramic substrate 110 through an active metal brazing (AMB) process.
  • AMB active metal brazing
  • the first ceramic substrate 110 may be made of alumina (Al 2 O 3 ), ZTA, AlN, or Si 3 N 4 .
  • the metal layer may be joined to the upper and lower surfaces of the first ceramic substrate 110 by brazing.
  • the metal layer may be other electrode material such as Cu or Al or a metal alloy.
  • the metal layer may be made of at least one of Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu, and Cu/W/Cu, or a composite material thereof.
  • the metal layer may be annealed and heat treated to remove thermal stress. Since the metal layer is provided thicker than the thickness for forming the electrode pattern portion 130 through subsequent etching processing, problems such as bending due to thermal stress may occur during brazing bonding to the first ceramic substrate 110. Therefore, if thermal stress, thermal strain, etc. are removed in advance through annealing heat treatment before the metal layer is brazed to the first ceramic substrate 110, thermal stress generated by thermal expansion and contraction during the brazing bonding process can be alleviated. there is. In addition, the occurrence of warping of the metal layer is minimized, so the joint area is not damaged, and subsequent etching processing can be performed smoothly. The temperature and time of the annealing heat treatment can be appropriately adjusted depending on the metal layer material, etc.
  • a thickness of 5 ⁇ m or more and 100 ⁇ m or less is formed between at least one side of the first ceramic substrate 110 and the metal layer by any one of paste application, foil attachment, and P-filler. It may include the step of disposing a brazing filler layer having a and melting the brazing filler layer and joining the brazing filler layer.
  • the brazing filler layer may be made of a material containing at least one of Ag, Cu, AgCu, and AgCuTi.
  • the step of melting the brazing filler layer and brazing it can be performed at 450°C or higher.
  • the metal layer bonded to at least one surface of the first ceramic substrate 110 may be etched according to a designed pattern to form the first circuit patterns 121 and 122.
  • the electrode pattern portion 130 may be formed by half-etching a partial region of the first circuit pattern 122 through a photolithography process.
  • a plurality of such electrode pattern portions 130 may be formed in consideration of the number and location of electrodes of the semiconductor chip (c) so as to be bonded to the electrodes of the semiconductor chip (c). Since this electrode pattern portion 130 is electrically connected to the electrode of the semiconductor chip (c), it can serve as a power transfer line for electrical signal and power conversion.
  • the step of forming the electrode pattern portion 130 includes the step of forming the photoresist 10 on the first circuit pattern 122 (S131) and the electrode pattern portion (S131).
  • a step (S132) of forming a photoresist pattern 11 by placing a mask 20 with a pattern corresponding to 130 on the photoresist 10 and then exposing and developing the photoresist pattern 11 as a mask. This may include a step of half-etching a partial region of the first circuit pattern 122 in the thickness direction (S133) and a step of removing the photoresist pattern 11 (S134).
  • the photoresist 10 may be formed on the first circuit pattern 122 to a predetermined thickness.
  • the photoresist 10 can be formed by attaching a dry film photoresist on the first circuit pattern 122.
  • the thickness (t) of the first circuit pattern 122 on the side where the electrode pattern portion 130 is formed may be 0.6t, and the thickness of the first circuit pattern 121 formed on the opposite side may be 0.3t. It can be.
  • the mask 20 having a pattern corresponding to the electrode pattern portion 130 is placed on the photoresist 10 and then a light source such as UV (Ultra violet) is applied. It may include a step of investigating. As shown in FIG. 16, when a light source is irradiated through the mask 20, the pattern formed on the mask 20 may be transferred to the photoresist 10.
  • the type in which only the portion exposed by the light source is developed is the positive method
  • the type in which only the portion not exposed is developed is the negative method.
  • the present invention describes an example in which a positive type photoresist 10 is used, but a negative type photoresist 10 may also be used.
  • the step of forming the photoresist pattern 11 may include developing the exposed photoresist 10.
  • the exposed photoresist 10 is developed, as shown in FIG. 17, only the photoresist in the area corresponding to the mask 20 pattern remains, thereby forming the photoresist pattern 11.
  • the half-etching step (S133) is to remove the first circuit pattern 122 without the photoresist pattern 11 by a process such as dry etching or wet etching. Some areas can be half-etched in the thickness direction. Here, the depth of half-etching may be half (t/2) of the thickness of the first circuit pattern 122. In this way, when the first circuit pattern 122 in the area without the photoresist pattern 11 is half-etched by half the thickness using the photoresist pattern 11 as a mask, the area where the photoresist pattern 11 remains is etched. The first circuit pattern 122 may protrude further than the half-etched peripheral area.
  • the first circuit pattern 122 in the area without the photoresist pattern 11 may be half-etched by 0.3t in the thickness direction, and the photoresist pattern 122 may be half-etched in the thickness direction by 0.3t.
  • the first circuit pattern 122 in the area where the pattern 11 remains may protrude by 0.3t more than the half-etched area.
  • the photoresist pattern 11 remaining on the electrode pattern portion 130 is removed to finally form the electrode pattern portion 130. can be formed.
  • the electrode of the semiconductor chip (c) may be bonded to the electrode pattern portion 130 via a bonding layer (b).
  • the bonding layer (b) is for bonding the electrode of the semiconductor chip (c) to one surface of the electrode pattern portion 130, and may include solder or silver paste (Ag paste).
  • Solder can be made of SnPb-based, SnAg-based, SnAgCu-based, or Cu-based solder paste with high joint strength and excellent high-temperature reliability. Silver paste has better high-temperature reliability and higher thermal conductivity than solder.
  • the silver paste may contain 90 to 99% by weight of Ag powder and 1 to 10% by weight of binder to ensure high thermal conductivity.
  • Ag powder may be nanoparticles.
  • Ag powder, a nanoparticle can be sintered at low temperatures, has high thermal conductivity, and has high bonding density.
  • one side of the spacer 400 is bonded to the first ceramic substrate 100 through the first bonding layer 410. It can be bonded to the circuit pattern 122.
  • the first bonding layer 410 may be a sintered Ag bonding layer.
  • the first bonding layer 410 can be formed by applying Ag sintering paste, or by transferring the Ag sintering paste using a film printed with Ag sintering paste. This first bonding layer 410 is disposed between the first circuit pattern 122 and one surface of the spacer 400, and the spacer 400 connects the first circuit pattern 122 through the first bonding layer 410. Can be sintered and bonded to.
  • a second ceramic substrate including a second ceramic substrate 210, second circuit patterns 221 and 222 formed on at least one surface of the second ceramic substrate 210, and a lead frame 300 bonded to the second circuit pattern 221.
  • the second circuit patterns 221 and 222 may be formed by bonding a metal layer to at least one surface of the second ceramic substrate 210 and etching the metal layer.
  • the second ceramic substrate 210 may be any one of alumina (Al 2 O 3 ), AlN, SiN, and Si 3 N 4 , and the metal layer may be made of Cu, Al, AlSiC, CuMo, CuW, and Cu. It may be made of at least one of /CuMo/Cu, Cu/Mo/Cu, and Cu/W/Cu, or a composite material thereof.
  • the lead frame 300 may be bonded to the second ceramic substrate 200 by one of brazing, welding, and Ag sintering bonding.
  • the brazing method is a method of melting and joining the brazing filler layer at a temperature of 450°C or higher and below the melting point of the base material.
  • Welding methods include laser welding and ultrasonic welding, and among these, laser welding can be mainly used.
  • the laser welding method uses a laser beam, and the two members can be melted and joined by the heat generated by the laser beam. This laser welding method is non-contact and has excellent welding quality and can increase productivity.
  • Ag sintering bonding is sintering by placing an Ag sintering bonding layer between the lead frame 300 and the second ceramic substrate 200.
  • the Ag sintering bonding layer is formed by applying Ag sintering paste or printing Ag sintering paste. It can be formed by transferring Ag sintering paste using an existing film.
  • the other surface of the spacer 400 may be bonded to the upper surface of the lead frame 300 via the second bonding layer 420.
  • the second bonding layer 420 may be a sintered Ag bonding layer.
  • the second bonding layer 420 may be formed by applying Ag sintering paste, or may be formed by transferring the Ag sintering paste using a film on which Ag sintering paste is printed. This second bonding layer 420 is disposed between the other surface of the spacer 400 and the lead frame 300, and the spacer 400 is sintered and bonded to the lead frame 300 through the second bonding layer 420. You can.
  • the power module 1 prepares a first ceramic substrate 100, which is a spacer-integrated ceramic substrate, and a second ceramic substrate 200, which is a lead frame-integrated ceramic substrate, and then prepares them. Because it is manufactured by joining, the thickness of the lead frame 300 can be easily controlled at the power module assembly stage and miniaturization is possible.
  • the power module 1 according to an embodiment of the present invention has the advantage of improving electrical characteristics through the lead frame 300 and increasing heat dissipation effect.
  • the first circuit pattern 122 on which the semiconductor chip (c) is mounted is connected to the lead frame 300 and the thermally conductive spacer 400, heat generated from the semiconductor chip (c) is transmitted to the first ceramic Since it can be emitted not only to the substrate 100 but also to the lead frame 300 and the second ceramic substrate 200, rapid heat dissipation is possible.
  • the metal layer bonded to the first ceramic substrate 110 is etched to form first circuit patterns 121 and 122, and some areas of the first circuit pattern 122 are etched again.
  • the electrode pattern portion 130 may be etched to form a desired thickness. Since this electrode pattern portion 130 is integrated with the first circuit pattern 122, electrical conductivity can be improved and resistance characteristics can be improved. In addition, since there is no need for soldering, sintering, etc. when forming the electrode pattern portion 130, voids that may occur at the joint surface during bonding can be minimized.

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Abstract

본 발명은 파워모듈 및 그 제조방법에 관한 것으로, 본 발명은 반도체 칩을 사이에 두고 상부에 스페이서 일체형 세라믹기판이 배치되고, 하부에 리드 프레임 일체형 세라믹기판이 배치된 양면 냉각 방식의 파워모듈이므로 방열 효과를 극대화할 수 있고, 리드 프레임의 두께 제어가 용이하며, 전기적 특성을 향상시킬 수 있다. 또한, 본 발명은 제1 회로패턴과 일체형인 전극패턴부를 형성하여 전기 전도도를 향상시킬 수 있다.

Description

파워모듈 및 그 제조방법
본 발명은 파워모듈 및 그 제조방법에 관한 것으로, 더욱 상세하게는 스페이서 일체형 세라믹기판과, 리드 프레임 일체형 세라믹기판이 적층된 구조의 파워모듈 및 그 제조방법(POWER MODULE AND MANUFACTURING METHOD THEREOF)에 관한 것이다.
파워모듈은 반도체 소자를 패키지에 모듈화하여 전력의 변환이나 제어용으로 최적화한 반도체 모듈이다.
파워모듈은 베이스 플레이트(Base Plate) 위에 기판이 놓이고, 기판 상에 반도체 소자가 놓이는 구조이다.
기존의 파워모듈에서 반도체 소자는 금(Au), 동(Cu), 알루미늄(Al) 소재의 와이어 본딩(Bond-wire)에 의해 기판과 전기적으로 연결되며, 기판 또한 와이어 본딩에 의해 PCB와 연결되는 구성을 가진다. 즉, 전기적 신호 및 전력 변환을 위한 전력 이동선로가 와이어 본딩에 의해 이루어지는 구조이다.
그런데, 이러한 와이어 본딩 구조에 의하면, 고전력, 고전류의 전기적 에너지로 인하여 단락, 단선이 발생할 가능성이 있어 차량 전체의 잠재적 위험요소가 되고 있고, 반도체 소자에서 발생하는 열을 효과적으로 방열하기가 어렵다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 공개된　종래 기술이 아닌 사항을 포함할 수 있다.
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 반도체 칩을 사이에 두고 상부에 스페이서 일체형 세라믹기판이 배치되고, 하부에 리드 프레임 일체형 세라믹기판이 배치되어 방열 효과를 극대화하고, 리드 프레임의 두께 제어가 용이하며, 전기적 특성을 향상시킨 파워모듈 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 파워모듈은, 제1 세라믹기재와 제1 세라믹기재의 적어도 일면에 형성된 제1 회로패턴을 포함하는 제1 세라믹기판, 제1 회로패턴에 형성되고, 제1 세라믹기판에 실장하는 반도체 칩의 전극과 접합되는 전극패턴부, 제1 세라믹기판의 하부에 이격되게 배치되며, 제2 세라믹기재와 제2 세라믹기재의 적어도 일면에 형성된 제2 회로패턴을 포함하는 제2 세라믹기판, 제1 세라믹기판과 제2 세라믹기판 사이에 배치되고, 제2 회로패턴에 접합되는 리드 프레임, 제1 회로패턴과 리드 프레임의 사이에 배치되어 제1 회로패턴과 리드 프레임을 이격시키는 스페이서를 포함할 수 있다.
전극패턴부는 제1 회로패턴에서 하프 에칭된 일부 영역을 제외한 나머지 영역이 돌출되어 형성될 수 있고, 반도체 칩의 전극에 대응되는 면적으로 형성될 수 있다.
스페이서는 전극패턴부와 반도체 칩을 합한 높이 이상의 높이를 가질 수 있다.
리드 프레임은 제2 세라믹기판에 브레이징, 웰딩, Ag 소결 접합 중 하나의 방법으로 접합될 수 있다.
스페이서는 Cu 또는 CuMo 재료로 형성되거나, Cu, CuMo, Cu가 순차적으로 적층된 CPC 소재로 형성될 수 있다.
본 발명의 실시예에 따른 파워모듈 제조방법은, 제1 세라믹기재와 제1 세라믹기재의 적어도 일면에 형성된 제1 회로패턴 및 제1 회로패턴에 형성된 전극패턴부를 포함하는 제1 세라믹기판을 준비하는 단계, 전극패턴부에 반도체 칩의 전극을 접합하는 단계, 스페이서의 일면을 제1 회로패턴에 접합시키는 단계, 제2 세라믹기재와 제2 세라믹기재의 적어도 일면에 형성된 제2 회로패턴 및 제2 회로패턴에 접합된 리드 프레임을 포함하는 제2 세라믹기판을 준비하는 단계, 스페이서의 타면을 리드 프레임에 접합시키는 단계를 포함할 수 있다.
제1 세라믹기판을 준비하는 단계는, 제1 세라믹기재의 적어도 일면에 금속층을 접합하는 단계, 금속층을 에칭하여 제1 회로패턴을 형성하는 단계, 제1 회로패턴에서 일부 영역을 하프 에칭하여 일부 영역을 제외한 나머지 영역에 돌출된 전극패턴부를 형성하는 단계를 포함할 수 있다.
제2 세라믹기판을 준비하는 단계에서, 리드 프레임은 제2 세라믹기판에 브레이징, 웰딩, Ag 소결 접합 중 하나의 방법으로 접합될 수 있다.
전극패턴부를 형성하는 단계는, 제1 회로패턴 상에 포토레지스트를 형성하는 단계, 전극패턴부에 대응되는 패턴을 가진 마스크를 포토레지스트 상에 배치한 후 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계, 포토레지스트 패턴을 마스크로 하여 제1 회로패턴의 일부 영역을 두께 방향으로 하프 에칭하는 단계, 포토레지스트 패턴을 제거하는 단계를 포함할 수 있다.
하프 에칭하는 단계에서, 하프 에칭의 깊이는 제1 회로패턴 두께의 절반일 수 있다.
포토레지스트를 형성하는 단계는, 제1 회로패턴 상에 드라이 필름 포토레지스트를 부착하여 형성할 수 있다.
금속층을 접합하는 단계에서, 금속층은 소둔 열처리되어 열 응력이 제거된 상태일 수 있다.
금속층을 접합하는 단계는, 페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 제1 세라믹기재의 적어도 일면과 금속층 사이에 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러층을 배치하는 단계, 브레이징 필러층을 용융시켜 브레이징 접합하는 단계를 포함할 수 있다.
브레이징 필러층을 배치하는 단계에서, 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다.
본 발명은 스페이서 일체형 세라믹기판인 제1 세라믹기판을 준비하고, 리드 프레임 일체형 세라믹기판인 제2 세라믹기판을 준비한 후, 이들을 접합하여 제조하기 때문에 파워모듈의 조립단계에서 리드 프레임의 두께를 용이하게 제어할 수 있고 소형화가 가능하며, 리드 프레임을 통해 전기적 특성 향상을 도모할 수 있고, 방열 효과를 높일 수 있다.
또한, 본 발명은 제1 세라믹기판의 일면에 전극패턴부를 형성하여 전기적 신호 및 전력 변환을 위한 전력 이동선로 역할을 할 수 있도록 한다. 따라서, 본 발명은 와이어 본딩을 생략할 수 있을 뿐 아니라 파워모듈에 적용하여 반도체 칩의 다중 다량 접속과 방열 효과를 모두 확보할 수 있고, 소형화에도 기여하므로 파워모듈의 성능을 보다 향상시킬 수 있다.
또한, 본 발명은 전극패턴부가 제1 회로패턴과 분리되지 않은 일체형이기 때문에 전기 전도도가 향상되어 저항 특성이 개선될 수 있다. 이와 더불어, 전극패턴부 형성 시 Soldering, Sintering 등으로 접합할 필요가 없기 때문에 접합 시 접합면에서 발생할 수 있는 공극이 최소화될 수 있다.
또한, 본 발명은 파워모듈의 소형화를 위해 반도체 칩을 다중, 다량 집속하더라도 반도체 칩에서 발생하는 열이 제1 세라믹기판으로 방출될 뿐만 아니라 리드 프레임과 제2 세라믹기판으로도 방출될 수 있기 때문에 방열 특성을 극대화할 수 있다.
도 1은 본 발명의 실시예에 따른 파워모듈을 나타낸 저면도이다.
도 2는 도 1의 A-A'선에 따른 단면도이다.
도 3은 본 발명의 실시예에 따른 파워모듈에 반도체 칩이 접합된 상태를 개략적으로 나타낸 측면도이다.
도 4는 본 발명의 실시예에 따른 파워모듈에서 제1 세라믹기판을 나타낸 저면도이다.
도 5는 도 4의 제1 세라믹기판을 나타낸 측면도이다.
도 6은 도 4의 B-B'선에 따른 단면도이다.
도 7은 도 5의 제1 세라믹기판에 복수의 반도체 칩이 접합된 상태를 나타낸 측면도이다.
도 8은 본 발명의 실시예에 따른 파워모듈에서 제2 세라믹기판을 나타낸 평면도이다.
도 9는 본 발명의 실시예에 따른 파워모듈에서 리드 프레임을 나타낸 저면도이다.
도 10은 리드 프레임과 제2 세라믹기판의 접합 구조에서 제2 세라믹기재의 상면에 형성된 제2 회로패턴을 나타낸 저면도이다.
도 11은 리드 프레임과 제2 세라믹기판의 접합 구조에서 제2 세라믹기재의 하면에 형성된 제2 회로패턴을 나타낸 저면도이다.
도 12는 본 발명의 실시예에 따른 파워모듈 제조방법을 나타낸 흐름도이다.
도 13은 본 발명의 실시예에 따른 파워모듈 제조방법에서 제1 세라믹기판을 준비하는 단계를 나타낸 흐름도이다.
도 14는 제1 세라믹기판을 준비하는 단계에서 전극패턴부를 형성하는 단계를 나타낸 흐름도이다.
도 15는 제1 회로패턴 상에 포토레지스트를 형성한 상태를 나타낸 단면도이다.
도 16은 포토레지스트 상에 마스크를 배치하고 노광하는 상태를 나타낸 단면도이다.
도 17은 노광된 포토레지스트를 현상한 상태를 나타낸 단면도이다.
도 18은 포토레지스트 패턴이 없는 영역의 제1 회로패턴을 두께 방향으로 하프 에칭한 상태를 나타낸 단면도이다.
도 19는 잔류한 포토레지스트 패턴을 제거한 상태를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이고, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드　또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는　"직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위　또는 아래에 대한 기준은 도면을 기준으로 하는 것을 원칙으로 한다.
도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.
파워모듈은 각종 구성품으로 이루어진 패키지 형태의 전자부품으로서, 다수의 기판 및 다수의 반도체 칩을 포함할 수 있다. 본 발명은 파워모듈에 포함되는 구성 중 스페이서 일체형 세라믹기판인 제1 세라믹기판과, 리드 프레임 일체형 세라믹기판인 제2 세라믹기판으로 구성된 복층 구조의 파워모듈에 특징이 있으므로 이를 중심으로 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 파워모듈을 나타낸 저면도이고, 도 2는 도 1의 A-A'선에 따른 단면도이며, 도 3은 본 발명의 실시예에 따른 파워모듈에 반도체 칩이 접합된 상태를 개략적으로 나타낸 측면도이다.
도 1 내지 도 3에 도시된 바에 의하면, 본 발명의 실시예에 따른 파워모듈(1)은 제1 세라믹기판(100)과 제2 세라믹기판(200)이 일정 간격을 두고 배치된 복층 구조이며, 후술하겠지만 제1 세라믹기판(100)은 스페이서(400)가 접합되므로 스페이서 일체형 세라믹기판이라고 할 수 있고, 제2 세라믹기판(200)은 리드 프레임(300)이 접합되므로 리드 프레임 일체형 세라믹기판이라고 할 수 있다. 반도체 칩(c)은 제1 세라믹기판(100)에 실장되고, 제2 세라믹기판(200)에 접합된 리드 프레임(300)과 마주하도록 배치될 수 있다. 여기서, 반도체 칩(c)은 대전력 스위치, 고속 스위치, 전력 손실 최소화, 소형 칩 사이즈 등의 요구에 대응할 수 있는 SiC 칩, GaN 칩, Si 칩일 수 있다. 이외에도 MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), JFET(Junction Field Effect Transistor), HEMT(High Electric Mobility Transistor), FRD(Fast Recovery Diode) 등의 다양한 소자가 사용될 수도 있다. 이와 같이, 본 발명의 실시예에 따른 파워모듈(1)은 반도체 칩(c)을 사이에 두고 상부에 스페이서 일체형 세라믹기판이 배치되고, 하부에 리드 프레임 일체형 세라믹기판이 배치된 양면 냉각(DSC: Dual-Side Cooling) 방식의 파워모듈이다. 양면 냉각 방식의 파워모듈은 단면 냉각 방식의 파워모듈에 비해 방열 효과를 극대화할 수 있다.
본 발명의 실시예에 따른 파워모듈(1)은 제2 세라믹기판(200)에 리드 프레임(300)이 일체형으로 접합된 상태로 조립된다는 특징이 있다. 즉, 종래에는 한 쌍의 세라믹기판을 포함한 양면 냉각 파워모듈을 조립한 이후에 별도의 리드 프레임(300)을 추가로 접합하기 때문에 리드 프레임을 포함한 파워모듈의 두께를 파워모듈 조립 단계에서 용이하게 제어하기가 어렵다. 반면, 본 발명의 실시예에 따른 파워모듈(1)은 스페이서 일체형 세라믹기판인 제1 세라믹기판(100)을 준비하고, 리드 프레임 일체형 세라믹기판인 제2 세라믹기판(200)을 준비한 후, 이들을 접합하여 제조하기 때문에 파워모듈의 조립단계에서 리드 프레임(300)의 두께를 용이하게 제어할 수 있고 소형화가 가능하다. 또한, 본 발명의 실시예에 따른 파워모듈(1)은 리드 프레임(300)을 통해 전기적 특성 향상을 도모할 수 있으며, 방열 효과를 높일 수 있다는 장점도 있다.
제1 세라믹기판(100)과 제2 세라믹기판(200)은 AMB(Active Metal Brazing) 기판, DBC(Direct Bonding Copper) 기판, TPC(Thick Printing Copper) 기판, DBA 기판(Direct Brazed Aluminum) 중 어느 하나일 수 있으며, 이 중에서 AMB 기판은 내구성 및 방열 효율이 우수하므로 제1 세라믹기판(100)과 제2 세라믹기판(200)은 AMB 기판임을 일 예로 한다.
일 예로, 제1 세라믹기판(100)은 제1 세라믹기재(110)와, 제1 세라믹기재(110)의 적어도 일면에 형성된 제1 회로패턴(121,122)을 포함할 수 있다. 제1 세라믹기재(110)는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다.
제1 회로패턴(121,122)은 제1 세라믹기재(110)의 양면에 형성될 수 있다. 제1 세라믹기재(110)의 양면은 제1 세라믹기재(110)의 상면과 하면을 의미할 수 있다. 제1 회로패턴(121,122)은 Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu 및 Cu/W/Cu 중 적어도 하나 또는 이들의 복합소재로 이루어질 수 있다. 제1 회로패턴(121,122)은 제1 세라믹기재(110) 상에 Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu 및 Cu/W/Cu 중 적어도 하나 또는 이들의 복합소재로 이루어진 금속층을 브레이징 접합한 다음 에칭하여 형성한 것일 수 있다. 제1 세라믹기재(110)의 두께는 0.32t이고, 제1 회로패턴(121,122)의 두께는 0.3t일 수 있다. 즉, 제1 세라믹기재(110)의 상면에 형성된 제1 회로패턴(121)의 두께와, 제1 세라믹기재(110)의 하면에 형성된 제1 회로패턴(122)의 두께는 동일할 수 있다.
도 4는 본 발명의 실시예에 따른 파워모듈에서 제1 세라믹기판을 나타낸 저면도이고, 도 5는 도 4의 제1 세라믹기판을 나타낸 측면도이며, 도 6은 도 4의 B-B'선에 따른 단면도이다.
도 4 및 5에 도시된 바에 의하면, 제1 세라믹기재(110)의 하면에 형성된 제1 회로패턴(122)은, 반도체 칩(c)의 전극(미도시)과 접합되는 전극패턴부(130)를 포함할 수 있다. 구체적으로, 전극패턴부(130)는 제1 전극패턴 부분(131) 및 제2 전극패턴 부분(132)을 포함하여 구성될 수 있다. 제1 전극패턴 부분(131)은 반도체 칩(c)의 소스 전극이 연결될 수 있고, 제2 전극패턴 부분(132)은 반도체 칩(c)의 게이트 전극이 연결될 수 있다. 반도체 칩(c)의 소스 전극은 고전류의 입출력을 담당하는 단자이고, 반도체 칩(c)의 게이트 전극은 낮은 전압을 이용하여 반도체 칩(c)을 온오프시키는 단자이다.
전극패턴부(130)는 반도체 칩(c)의 전극과 접합되도록 반도체 칩(c)의 전극 개수 및 위치를 고려하여 복수 개가 형성될 수 있다. 이러한 전극패턴부(130)는 반도체 칩(c)의 전극과 전기적으로 연결되므로 전기적 신호 및 전력 변환을 위한 전력 이동선로 역할을 할 수 있다.
스페이서(400)는 제1 회로패턴(122)에서 전극패턴부(130)가 형성된 영역을 제외한 나머지 영역에 접합되어 제1 세라믹기판(100)의 하부에 배치되는 리드 프레임(300)과의 사이를 이격시키고, 방열 효율을 높이는 기능을 수행할 수 있다. 즉, 반도체 칩(c)이 실장되는 제1 회로패턴(122)이, 리드 프레임(300)과 열전도성을 갖는 스페이서(400)로 연결되면, 반도체 칩(c)에서 발생하는 열이 스페이서(400)를 통해서 제1 세라믹기판(100)으로 방출될 뿐만 아니라 리드 프레임(300)과 제2 세라믹기판(200)으로도 방출될 수 있기 때문에 빠른 방열이 가능하다.
이와 같이, 스페이서(400)는 제1 회로패턴(122)과 리드 프레임(300)의 사이에 배치되어 제1 회로패턴(122)과 리드 프레임(300)을 이격시키며, 방열 및 지지 기능을 수행하므로 전극패턴부(130)와, 전극패턴부(130)에 실장된 반도체 칩(c)을 합한 높이 이상의 높이를 가질 수 있다. 일 예로, 전극패턴부(130)의 높이가 0.5mm이고, 반도체 칩(c)의 높이가 150㎛ 내지 180㎛라면, 스페이서(400)의 높이는 전극패턴부(130)의 높이와 반도체 칩(c)을 합한 높이보다 높은 0.7mm로 형성될 수 있다. 또한, 스페이서(400)는 사각 블록 형상, 원기둥 형상 등의 다양한 형태로 형성될 수 있다.
스페이서(400)는 Cu, CuMo 등의 재료로 형성되거나, Cu, CuMo, Cu가 순차적으로 적층된 CPC 소재로 형성될 수 있다. 스페이서(400)의 소재는 전기전도도와 열팽창 계수가 조건에 맞는 재료가 선택될 수 있다.
스페이서(400)는 제1 세라믹기판(100)의 제1 회로패턴(122)에 제1 접합층(410)을 매개로 접합될 수 있다. 제1 접합층(410)은 Ag 소결 접합층일 수 있다. 여기서, 제1 접합층(410)은 Ag 소결 페이스트가 도포되어 형성되거나, Ag 소결 페이스트가 인쇄된 필름을 이용하여 Ag 소결 페이스트를 전사하는 방법 등으로 형성될 수 있다. 이러한 제1 접합층(410)은 제1 회로패턴(122)과 스페이서(400)의 일면 사이에 배치되고, 스페이서(400)는 제1 접합층(410)을 매개로 제1 회로패턴(122)에 소결 접합될 수 있다. 소결 접합 시 가열로의 온도는 접합층의 성분에 따라 달라질 수 있으나, 바람직하게는 200℃ 내지 250℃의 온도에서 수행될 수 있고, 이때 10MPa 내지 15MPa의 압력이 가해질 수 있다.
스페이서(400)는 일정 크기를 가지므로 와이어 컷팅, 단조 등의 기계 가공으로 제작이 가능하다. 전극패턴부(130)는 상대적으로 크기가 작기 때문에 에칭으로 형성될 수 있다. 여기서, 전극패턴부(130) 중 상대적으로 더 작은 크기의 제2 전극패턴 부분(132)은 에칭으로 형성될 경우 상부로 갈수록 단면적이 작아지는 사각뿔대 형상으로 형성될 수 있다.
도 6을 참조하면, 전극패턴부(130)는 제1 회로패턴(122)에서 하프 에칭된 일부 영역을 제외한 나머지 영역이 돌출되어 형성될 수 있다. 제1 회로패턴(122)의 일부 영역이 하프 에칭되는 깊이는 제1 회로패턴(122) 두께(t)의 절반일 수 있고, 이때 상기 일부 영역을 제외한 나머지 영역인 전극패턴부(130)의 두께는 제1 회로패턴(122) 두께의 절반(t/2)일 수 있다. 제1 회로패턴(122)에서 일부 영역을 하프 에칭하여 전극패턴부(130)를 형성하는 공정은 도 14 내지 도 19를 참조하여 자세히 후술하기로 한다.
제1 회로패턴(122) 중 일부분이 하프 에칭되어 형성된 전극패턴부(130)는, 제1 회로패턴(122)과 분리되지 않은 일체형이기 때문에 전기 전도도가 향상되어 저항 특성이 개선될 수 있다. 또한, 전극패턴부(130) 형성 시 Soldering, Sintering 등으로 접합할 필요가 없기 때문에 접합 시 접합면에서 발생할 수 있는 공극이 최소화될 수 있다. 아울러, 반도체 칩(c)으로부터 발생하는 열이 전극패턴부(130)를 통해 제1 세라믹기판(100), 제1 세라믹기판(100)에 결합되는 히트싱크(미도시) 등으로 용이하게 전달될 수 있기 때문에 방열 효율이 높아질 수 있다.
도 7은 도 5의 제1 세라믹기판에 복수의 반도체 칩이 접합된 상태를 나타낸 측면도이다.
도 7을 참조하면, 복수의 반도체 칩(c)은 전극패턴부(130) 각각에 본딩층(b)을 매개로 접합될 수 있다. 본딩층(b)은 반도체 칩(c)의 전극과 전극패턴부(130) 각각의 일면을 접합하기 위한 것으로, 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함할 수 있다.
솔더는 접합 강도가 높고 고온 신뢰성이 우수한 SnPb계, SnAg계, SnAgCu계, Cu계 솔더 페이스트로 이루어질 수 있다. 은 페이스트는 솔더에 비해 고온 신뢰성이 더 우수하고 열전도도가 높다. 은 페이스트는 열전도도가 높도록 Ag 분말 90~99 중량%와 바인더 1~10 중량%를 포함할 수 있다. Ag 분말은 나노입자일 수 있다. 나노입자인 Ag 분말은 저온 소결이 가능하고, 높은 열전도율을 가지며, 접합밀도가 높다.
비록 자세히 도시되지는 않았으나, 제1 전극패턴 부분(131) 및 제2 전극패턴 부분(132) 각각은, 접합되는 반도체 칩(c)의 전극 면적에 대응되는 면적으로 형성될 수 있다. 제1 전극패턴 부분(131) 및 제2 전극패턴 부분(132) 각각은 크기가 0.5mm 이상일 수 있고, 두께는 0.3mm 이상일 수 있으나, 이에 한정되지는 않는다.
이와 같이, 전극패턴부(130)는 반도체 칩(c)의 전극과 접합되도록 형성되어 반도체 칩(c)이 플립칩과 유사한 형태로 제1 세라믹기판(100)에 실장되도록 한다. 즉, 반도체 칩(c)이 제1 세라믹기판(100)의 전극패턴부(130)에 접합되면, 전력 전달 경로가 짧아져 전력 전달 경로 상의 저항에 의한 전기적 손실과 부하를 개선할 수 있다. 또한, 전극패턴부(130)가 종래의 와이어 본딩을 대신하여 전기적 신호 및 전력 변환을 위한 전력 이동선로 역할을 수행할 수 있기 때문에 와이어 본딩을 생략할 수 있다. 와이어 본딩이 생략되면 인덕턴스 값이 감소하기 때문에 방열 성능이 개선되는 효과도 있다. 또한, 와이어 본딩 시 발생할 수 있는 전기적 위험요소를 제거하면서 반도체 칩을 이용한 정격 전압, 전류의 변환이 안정적이고, 고전력에 사용 시 신뢰성 및 효율성을 높일 수 있다.
도 8은 본 발명의 실시예에 따른 파워모듈에서 제2 세라믹기판을 나타낸 평면도이다.
도 8을 참조하면, 제2 세라믹기판(200)은 제2 세라믹기재(210)와, 제2 세라믹기재(210)의 적어도 일면에 형성된 제2 회로패턴(221,222)을 포함할 수 있다. 제2 세라믹기재(210)는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다.
제2 회로패턴(221,222)은 제2 세라믹기재(210)의 양면에 형성될 수 있다. 제2 세라믹기재(210)의 양면은 제2 세라믹기재(210)의 상면과 하면을 의미할 수 있다. 제2 회로패턴(221,222)은 Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu 및 Cu/W/Cu 중 적어도 하나 또는 이들의 복합소재로 이루어질 수 있다. 제2 회로패턴(221,222)은 제2 세라믹기재(210) 상에 Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu 및 Cu/W/Cu 중 적어도 하나 또는 이들의 복합소재로 이루어진 금속층을 브레이징 접합한 다음 에칭하여 형성한 것일 수 있다. 제2 세라믹기재(210)의 두께는 0.32t이고, 제2 회로패턴(221,222)의 두께는 0.3t일 수 있다. 즉, 제2 세라믹기재(210)의 상면에 형성된 제2 회로패턴(221)의 두께와, 제2 세라믹기재(210)의 하면에 형성된 제2 회로패턴(222)의 두께는 동일할 수 있다.
도 9는 본 발명의 실시예에 따른 파워모듈에서 리드 프레임을 나타낸 저면도이고, 도 10은 리드 프레임과 제2 세라믹기판의 접합 구조에서 제2 세라믹기재의 상면에 형성된 제2 회로패턴을 나타낸 저면도이며, 도 11은 리드 프레임과 제2 세라믹기판의 접합 구조에서 제2 세라믹기재의 하면에 형성된 제2 회로패턴을 나타낸 저면도이다.
도 9을 참조하면, 리드 프레임(300)은 전자재료의 전기 신호를 연결하도록 내부에 회로가 설치되어 있는 일종의 프레임으로써, 최초에는 도 9에 도시된 바와 같이 일체형으로 제작되지만, 도 1의 리드 프레임(300)과 같이 트리밍될 수 있다. 리드 프레임(300)은 제1 세라믹기판(100)과 제2 세라믹기판(200) 사이에 배치되고, 제2 회로패턴(221)에 접합될 수 있다.
도 1, 도 9 및 도 10에 도시된 바와 같이, 리드 프레임(300)은 제1 리드부(310a), 제2 리드부(310b) 및 제3 리드부(320)를 포함하도록 구성될 수 있다. 도 10을 참조하면, 제1 리드부(310a) 및 제2 리드부(310b)는 제2 세라믹기판(200)의 상면에 형성된 제2 회로패턴(221)과 접합되는 부분이다. 여기서, 제2 리드부(310b)는 양측에 배치되며 동일 회로패턴에 접합될 수 있고, 제2 리드부(310b)들 사이에 배치된 제1 리드부(310a)는 다른 회로패턴에 접합될 수 있다. 이와 같이 제1 리드부(310a)와 제2 리드부(310b)는 각각 서로 다른 회로패턴과 접합되므로 트리밍 시 회로적으로 분리되도록 제작될 수 있다. 또한, 제3 리드부(320)는 전송핀 형태로 트리밍될 수 있다. 리드 프레임(300)은 Cu, Al 재료로 형성될 수 있고, 높이 제어를 위해 금형 가공 등으로 제조될 수 있다. 리드 프레임(300)은 0.5mm 이상의 높이를 갖도록 제조될 수 있다.
도 11을 참조하면, 제2 세라믹기판(200)에서 리드 프레임(300)에 접합되는 면의 반대면에 형성된 제2 회로패턴(222), 다시 말하면 제2 세라믹기재(210)의 하면에 형성된 제2 회로패턴(222)은, 도 8 및 도 10에 도시된 제2 회로패턴(221)과는 다른 형태로 형성될 수 있다. 도 11에 도시된 제2 회로패턴(222)의 형태는 하나의 실시예를 나타낸 것으로, 이에 한정되지 않으며 다양한 형태로 구현될 수 있다.
리드 프레임(300)은 제2 세라믹기판(200)에 브레이징, 웰딩, Ag 소결 접합 중 하나의 방법으로 접합될 수 있다. 여기서, 브레이징 방식은 450℃ 이상의 모재의 용융점 이하의 온도에서 브레이징 필러층을 녹여 접합시키는 방법이다. 웰딩 방식은 레이저 웰딩, 초음파 웰딩 등이 있으며, 이중에서 레이저 웰딩이 주로 사용될 수 있다. 레이저 웰딩 방식은 레이저 빔을 이용하는 것으로, 레이저 빔에 의해 발생한 열에 의해 두 부재가 용융 및 접합될 수 있다. 이러한 레이저 웰딩 방식은 비 접촉식 용접으로 용접 품질이 우수하며 생산성을 높일 수 있다. Ag 소결 접합은 리드 프레임(300)과 제2 세라믹기판(200) 사이에 Ag 소결 접합층을 배치하여 소결 접합하는 것으로, Ag 소결 접합층은 Ag 소결 페이스트가 도포되어 형성되거나, Ag 소결 페이스트가 인쇄된 필름을 이용하여 Ag 소결 페이스트를 전사하는 방법 등으로 형성될 수 있다. Ag 소결 접합 시 가열로의 온도는 접합층의 성분에 따라 달라질 수 있으나, 바람직하게는 200℃ 내지 250℃의 온도에서 수행될 수 있고, 이때 10MPa 내지 15MPa의 압력이 가해질 수 있다.
리드 프레임(300)이 일체형으로 접합된 제2 세라믹기판(200)은 도 3에 도시된 바와 같이 스페이서 일체형 세라믹기판인 제1 세라믹기판(100)과 접합될 수 있다. 이때, 제1 세라믹기판(100)에 접합된 스페이서(400)의 타면은 제2 접합층(420)을 매개로 리드 프레임(300)의 상면에 접합될 수 있다. 제2 접합층(420)은 Ag 소결 접합층일 수 있다. 여기서, 제2 접합층(420)은 Ag 소결 페이스트가 도포되어 형성되거나, Ag 소결 페이스트가 인쇄된 필름을 이용하여 Ag 소결 페이스트를 전사하는 방법 등으로 형성될 수 있다. 이러한 제2 접합층(420)은 스페이서(400)의 타면과 리드 프레임(300) 사이에 배치되고, 스페이서(400)는 제2 접합층(420)을 매개로 리드 프레임(300)에 소결 접합될 수 있다. 소결 접합 시 가열로의 온도는 접합층의 성분에 따라 달라질 수 있으나, 바람직하게는 200℃ 내지 250℃의 온도에서 수행될 수 있고, 이때 10MPa 내지 15MPa의 압력이 가해질 수 있다.
이하, 도 12 내지 도 19를 참조하여, 본 발명의 실시예에 따른 파워모듈 제조방법에 대해서 설명하기로 한다.
도 12는 본 발명의 실시예에 따른 파워모듈 제조방법을 나타낸 흐름도이고, 도 13은 본 발명의 실시예에 따른 파워모듈 제조방법에서 제1 세라믹기판을 준비하는 단계를 나타낸 흐름도이며, 도 14는 제1 세라믹기판을 준비하는 단계에서 전극패턴부를 형성하는 단계를 나타낸 흐름도이고, 도 15는 제1 회로패턴 상에 포토레지스트를 형성한 상태를 나타낸 단면도이며, 도 16은 포토레지스트 상에 마스크를 배치하고 노광하는 상태를 나타낸 단면도이고, 도 17은 노광된 포토레지스트를 현상한 상태를 나타낸 단면도이며, 도 18은 포토레지스트 패턴이 없는 영역의 제1 회로패턴을 두께 방향으로 하프 에칭한 상태를 나타낸 단면도이고, 도 19는 잔류한 포토레지스트 패턴을 제거한 상태를 나타낸 단면도이다.
본 발명의 실시예에 따른 파워모듈 제조방법은, 도 12에 도시된 바와 같이 제1 세라믹기재(110)와 제1 세라믹기재(110)의 적어도 일면에 형성된 제1 회로패턴(121,122) 및 제1 회로패턴(122)에 형성된 전극패턴부(130)를 포함하는 제1 세라믹기판(100)을 준비하는 단계(S100)와, 전극패턴부(130)에 반도체 칩(c)의 전극을 접합하는 단계(S200)와, 스페이서(400)의 일면을 제1 회로패턴(122)에 접합시키는 단계(S300)와, 제2 세라믹기재(210)와 제2 세라믹기재(210)의 적어도 일면에 형성된 제2 회로패턴(221,222) 및 제2 회로패턴(221)에 접합된 리드 프레임(300)을 포함하는 제2 세라믹기판(200)을 준비하는 단계(S400)와, 스페이서(400)의 타면을 리드 프레임(300)에 접합시키는 단계(S500)를 포함할 수 있다. 여기서, 각각의 단계는 순차적으로 수행되거나, 서로 순서를 바꾸어 수행될 수 있고, 실질적으로 동시에 수행될 수도 있다.
제1 세라믹기판(100)을 준비하는 단계(S100)는, 도 13에 도시된 바와 같이 제1 세라믹기재(110)의 적어도 일면에 금속층을 접합하는 단계(S110)와, 금속층을 에칭하여 제1 회로패턴(121,122)을 형성하는 단계(S120)와, 제1 회로패턴(122)에서 일부 영역을 하프 에칭하여 상기 일부 영역을 제외한 나머지 영역에 돌출된 전극패턴부(130)를 형성하는 단계(S130)를 포함할 수 있다.
금속층을 접합하는 단계(S110)는, 제1 세라믹기재(110)의 적어도 일면에 금속으로 이루어진 금속층을 AMB(Active Metal Brazing) 공정에 의해 접합할 수 있다. 제1 세라믹기재(110)는 알루미나(Al2O3), ZTA, AlN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다. 금속층은 제1 세라믹기재(110)의 상하면에 브레이징 접합될 수 있다.
금속층을 접합하는 단계(S110)에서, 금속층은 Cu, Al 등의 기타 전극재료나 금속합금일 수 있다. 일례로, 금속층은 Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu 및 Cu/W/Cu 중 적어도 하나 또는 이들의 복합소재로 이루어질 수 있다.
또한, 금속층은 소둔 열처리되어 열응력이 제거된 상태일 수 있다. 금속층은 후속 에칭 가공으로 전극패턴부(130)를 형성하기 위한 두께만큼 더 두껍게 구비되기 때문에 제1 세라믹기재(110)에 브레이징 접합되는 과정에서 열응력에 의해 휨과 같은 문제가 발생할 수 있다. 따라서, 금속층이 제1 세라믹기재(110)에 브레이징 접합되기 이전에 소둔 열처리를 통해 열응력, 열변형 등이 사전에 제거되면, 브레이징 접합 과정에서 열팽창과 열수축에 의해 생성되는 열응력이 완화될 수 있다. 또한, 금속층의 휨 발생이 최소화되어 접합 부위가 손상되지 않으며, 후속 에칭 가공이 원활하게 수행될 수 있다. 소둔 열처리의 온도, 시간 등은 금속층 재료 등에 따라 적절하게 조절될 수 있다.
금속층을 접합하는 단계(S110)는, 페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 제1 세라믹기재(110)의 적어도 일면과 금속층 사이에 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러층을 배치하는 단계와, 브레이징 필러층을 용융시켜 브레이징 접합하는 단계를 포함할 수 있다.
브레이징 필러층을 배치하는 단계에서, 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다. 브레이징 필러층을 용융시켜 브레이징 접합하는 단계는, 450℃ 이상에서 수행할 수 있다.
제1 회로패턴(121,122)을 형성하는 단계(S120)는, 제1 세라믹기재(110)의 적어도 일면에 접합된 금속층을 설계된 패턴에 맞게 에칭하여 제1 회로패턴(121,122)으로 형성할 수 있다.
전극패턴부(130)를 형성하는 단계(S130)에서, 전극패턴부(130)는 포토리소그래피 공정에 의해 제1 회로패턴(122)의 일부 영역을 하프 에칭하여 형성할 수 있다. 이러한 전극패턴부(130)는 반도체 칩(c)의 전극과 접합되도록 반도체 칩(c)의 전극 개수 및 위치를 고려하여 복수 개가 형성될 수 있다. 이러한 전극패턴부(130)는 반도체 칩(c)의 전극과 전기적으로 연결되므로 전기적 신호 및 전력 변환을 위한 전력 이동선로 역할을 할 수 있다.
도 14에 도시된 바와 같이, 전극패턴부(130)를 형성하는 단계(S130)는, 제1 회로패턴(122) 상에 포토레지스트(10)를 형성하는 단계(S131)와, 전극패턴부(130)에 대응되는 패턴을 가진 마스크(20)를 포토레지스트(10) 상에 배치한 후 노광 및 현상하여 포토레지스트 패턴(11)을 형성하는 단계(S132)와, 포토레지스트 패턴(11)을 마스크로 하여 제1 회로패턴(122)의 일부 영역을 두께 방향으로 하프 에칭하는 단계(S133)와, 포토레지스트 패턴(11)을 제거하는 단계(S134)를 포함할 수 있다.
포토레지스트(10)를 형성하는 단계(S131)에서, 도 15에 도시된 바와 같이 포토레지스트(10)는 제1 회로패턴(122) 상에 소정의 두께로 형성할 수 있다. 여기서, 포토레지스트(10)는 제1 회로패턴(122) 상에 드라이 필름 포토레지스트를 부착하여 형성할 수 있다. 이 단계에서, 전극패턴부(130)가 형성되는 면의 제1 회로패턴(122)의 두께(t)는 0.6t일 수 있고, 반대면에 형성된 제1 회로패턴(121)의 두께는 0.3t일 수 있다.
포토레지스트 패턴(11)을 형성하는 단계(S132)는, 전극패턴부(130)에 대응되는 패턴을 가지는 마스크(20)를 포토레지스트(10) 상에 배치한 후 UV(Ultra violet) 등의 광원을 조사하는 단계를 포함할 수 있다. 도 16에 도시된 바와 같이, 마스크(20)를 통해 광원을 조사하면, 마스크(20)에 형성된 패턴이 포토레지스트(10)에 전사될 수 있다. 여기서, 광원에 의하여 노광되는 부분만 현상되는 타입이 포지티브(Positive) 방식이고, 노광되지 않는 부분만 현상되는 타입이 네가티브(Negative) 방식이다. 본 발명은 포지티브 방식의 포토레지스트(10)가 사용된 예를 설명하고 있으나, 네가티브 방식도 사용될 수 있다.
포토레지스트 패턴(11)을 형성하는 단계(S132)는, 노광된 포토레지스트(10)를 현상하는 단계를 포함할 수 있다. 노광된 포토레지스트(10)를 현상하면, 도 17에 도시된 바와 같이 마스크(20) 패턴에 대응되는 영역의 포토레지스트만 잔류하여 포토레지스트 패턴(11)이 형성될 수 있다.
하프 에칭하는 단계(S133)는, 도 18에 도시된 바와 같이 건식 식각(Dry Etching) 또는 습식 식각(Wet Etching) 등의 공정에 의하여 포토레지스트 패턴(11)이 없는 제1 회로패턴(122)의 일부 영역을 두께 방향으로 하프 에칭할 수 있다. 여기서, 하프 에칭의 깊이는 제1 회로패턴(122) 두께의 절반(t/2)일 수 있다. 이와 같이 포토레지스트 패턴(11)을 마스크로 하여 포토레지스트 패턴(11)이 없는 영역의 제1 회로패턴(122)을 두께의 절반만큼 하프 에칭할 경우, 포토레지스트 패턴(11)이 남아있는 영역의 제1 회로패턴(122)은 하프 에칭된 주변 영역보다 더 돌출될 수 있다. 일례로, 제1 회로패턴(122)의 두께가 0.6t일 경우, 포토레지스트 패턴(11)이 없는 영역의 제1 회로패턴(122)은 0.3t만큼 두께 방향으로 하프 에칭될 수 있고, 포토레지스트 패턴(11)이 남아 있는 영역의 제1 회로패턴(122)은 하프 에칭된 영역보다 0.3t만큼 더 돌출될 수 있다.
포토레지스트 패턴(11)을 제거하는 단계(S134)는, 도 19에 도시된 바와 같이 전극패턴부(130) 상에 잔류한 포토레지스트 패턴(11)을 제거하여 최종적으로 전극패턴부(130)를 형성할 수 있다.
전극패턴부(130)에 반도체 칩(c)의 전극을 접합하는 단계(S200)는, 반도체 칩(c)의 전극을 전극패턴부(130)에 본딩층(b)을 매개로 접합할 수 있다. 본딩층(b)은 반도체 칩(c)의 전극과 전극패턴부(130)의 일면을 접합하기 위한 것으로, 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함할 수 있다. 솔더는 접합 강도가 높고 고온 신뢰성이 우수한 SnPb계, SnAg계, SnAgCu계, Cu계 솔더 페이스트로 이루어질 수 있다. 은 페이스트는 솔더에 비해 고온 신뢰성이 더 우수하고 열전도도가 높다. 은 페이스트는 열전도도가 높도록 Ag 분말 90~99 중량%와 바인더 1~10 중량%를 포함할 수 있다. Ag 분말은 나노입자일 수 있다. 나노입자인 Ag 분말은 저온 소결이 가능하고, 높은 열전도율을 가지며, 접합밀도가 높다.
스페이서(400)의 일면을 제1 회로패턴(122)에 접합시키는 단계(S300)는, 스페이서(400)의 일면을 제1 접합층(410)을 매개로 제1 세라믹기판(100)의 제1 회로패턴(122)에 접합할 수 있다. 제1 접합층(410)은 Ag 소결 접합층일 수 있다. 여기서, 제1 접합층(410)은 Ag 소결 페이스트를 도포하여 형성하거나, Ag 소결 페이스트가 인쇄된 필름을 이용하여 Ag 소결 페이스트를 전사하는 방법 등으로 형성할 수 있다. 이러한 제1 접합층(410)은 제1 회로패턴(122)과 스페이서(400)의 일면 사이에 배치되고, 스페이서(400)는 제1 접합층(410)을 매개로 제1 회로패턴(122)에 소결 접합될 수 있다.
제2 세라믹기재(210)와 제2 세라믹기재(210)의 적어도 일면에 형성된 제2 회로패턴(221,222) 및 제2 회로패턴(221)에 접합된 리드 프레임(300)을 포함하는 제2 세라믹기판(200)을 준비하는 단계(S400)는, 제2 세라믹기재(210)의 적어도 일면에 금속층을 접합하고, 상기 금속층을 에칭하여 제2 회로패턴(221,222)을 형성할 수 있다. 여기서, 제2 세라믹기재(210)는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있고, 금속층은 Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu 및 Cu/W/Cu 중 적어도 하나 또는 이들의 복합소재로 이루어질 수 있다.
제2 세라믹기판(200)을 준비하는 단계(S400)에서, 리드 프레임(300)은 제2 세라믹기판(200)에 브레이징, 웰딩, Ag 소결 접합 중 하나의 방법으로 접합될 수 있다. 여기서, 브레이징 방식은 450℃ 이상의 모재의 용융점 이하의 온도에서 브레이징 필러층을 녹여 접합시키는 방법이다. 웰딩 방식은 레이저 웰딩, 초음파 웰딩 등이 있으며, 이중에서 레이저 웰딩이 주로 사용될 수 있다. 레이저 웰딩 방식은 레이저 빔을 이용하는 것으로, 레이저 빔에 의해 발생한 열에 의해 두 부재가 용융 및 접합될 수 있다. 이러한 레이저 웰딩 방식은 비 접촉식 용접으로 용접 품질이 우수하며 생산성을 높일 수 있다. Ag 소결 접합은 리드 프레임(300)과 제2 세라믹기판(200) 사이에 Ag 소결 접합층을 배치하여 소결 접합하는 것으로, Ag 소결 접합층은 Ag 소결 페이스트가 도포되어 형성되거나, Ag 소결 페이스트가 인쇄된 필름을 이용하여 Ag 소결 페이스트를 전사하는 방법 등으로 형성될 수 있다.
스페이서(400)의 타면을 리드 프레임(300)에 접합시키는 단계(S500)는, 스페이서(400)의 타면을 제2 접합층(420)을 매개로 리드 프레임(300)의 상면에 접합할 수 있다. 제2 접합층(420)은 Ag 소결 접합층일 수 있다. 여기서, 제2 접합층(420)은 Ag 소결 페이스트가 도포되어 형성되거나, Ag 소결 페이스트가 인쇄된 필름을 이용하여 Ag 소결 페이스트를 전사하는 방법 등으로 형성될 수 있다. 이러한 제2 접합층(420)은 스페이서(400)의 타면과 리드 프레임(300) 사이에 배치되고, 스페이서(400)는 제2 접합층(420)을 매개로 리드 프레임(300)에 소결 접합될 수 있다.
이와 같이, 본 발명의 실시예에 따른 파워모듈(1)은 스페이서 일체형 세라믹기판인 제1 세라믹기판(100)을 준비하고, 리드 프레임 일체형 세라믹기판인 제2 세라믹기판(200)을 준비한 후, 이들을 접합하여 제조하기 때문에 파워모듈의 조립단계에서 리드 프레임(300)의 두께를 용이하게 제어할 수 있고 소형화가 가능하다. 또한, 본 발명의 실시예에 따른 파워모듈(1)은 리드 프레임(300)을 통해 전기적 특성 향상을 도모할 수 있으며, 방열 효과를 높일 수 있다는 장점도 있다.
아울러, 반도체 칩(c)이 실장되는 제1 회로패턴(122)이, 리드 프레임(300)과 열전도성을 갖는 스페이서(400)로 연결되므로, 반도체 칩(c)에서 발생하는 열이 제1 세라믹기판(100)으로 방출될 뿐만 아니라 리드 프레임(300)과 제2 세라믹기판(200)으로도 방출될 수 있기 때문에 빠른 방열이 가능하다.
또한, 본 발명의 실시예에 따른 파워모듈은 제1 세라믹기재(110)에 접합된 금속층이 에칭되어 제1 회로패턴(121,122)이 형성되고, 제1 회로패턴(122)의 일부 영역이 또다시 에칭되어 원하는 두께의 전극패턴부(130)가 형성될 수 있다. 이러한 전극패턴부(130)는 제1 회로패턴(122)과 일체형이기 때문에 전기 전도도가 향상되어 저항 특성이 개선될 수 있다. 이와 더불어, 전극패턴부(130) 형성 시 Soldering, Sintering 등으로 접합할 필요가 없기 때문에 접합 시 접합면에서 발생할 수 있는 공극이 최소화될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 제1 세라믹기재와 상기 제1 세라믹기재의 적어도 일면에 형성된 제1 회로패턴을 포함하는 제1 세라믹기판;
    상기 제1 회로패턴에 형성되고, 상기 제1 세라믹기판에 실장하는 반도체 칩의 전극과 접합되는 전극패턴부;
    상기 제1 세라믹기판의 하부에 이격되게 배치되며, 제2 세라믹기재와 상기 제2 세라믹기재의 적어도 일면에 형성된 제2 회로패턴을 포함하는 제2 세라믹기판;
    상기 제1 세라믹기판과 상기 제2 세라믹기판 사이에 배치되고, 상기 제2 회로패턴에 접합되는 리드 프레임; 및
    상기 제1 회로패턴과 상기 리드 프레임의 사이에 배치되어 상기 제1 회로패턴과 상기 리드 프레임을 이격시키는 스페이서;
    를 포함하는 파워모듈.
  2. 제1항에 있어서,
    상기 전극패턴부는,
    상기 제1 회로패턴에서 하프 에칭된 일부 영역을 제외한 나머지 영역이 돌출되어 형성된 파워모듈.
  3. 제1항에 있어서,
    상기 스페이서는 상기 전극패턴부와 상기 반도체 칩을 합한 높이 이상의 높이를 갖는 파워모듈.
  4. 제1항에 있어서,
    상기 전극패턴부는 상기 반도체 칩의 전극에 대응되는 면적으로 형성된 파워모듈.
  5. 제1항에 있어서,
    상기 리드 프레임은 상기 제2 세라믹기판에 브레이징, 웰딩, Ag 소결 접합 중 하나의 방법으로 접합되는 파워모듈.
  6. 제1항에 있어서,
    상기 스페이서는 Cu 또는 CuMo 재료로 형성되거나, Cu, CuMo, Cu가 순차적으로 적층된 CPC 소재로 형성된 파워모듈.
  7. 제1 세라믹기재와 상기 제1 세라믹기재의 적어도 일면에 형성된 제1 회로패턴 및 상기 제1 회로패턴에 형성된 전극패턴부를 포함하는 제1 세라믹기판을 준비하는 단계;
    상기 전극패턴부에 반도체 칩의 전극을 접합하는 단계;
    스페이서의 일면을 상기 제1 회로패턴에 접합시키는 단계;
    제2 세라믹기재와 상기 제2 세라믹기재의 적어도 일면에 형성된 제2 회로패턴 및 상기 제2 회로패턴에 접합된 리드 프레임을 포함하는 제2 세라믹기판을 준비하는 단계; 및
    상기 스페이서의 타면을 상기 리드 프레임에 접합시키는 단계;
    를 포함하는 파워모듈 제조방법.
  8. 제7항에 있어서,
    상기 제1 세라믹기판을 준비하는 단계는,
    제1 세라믹기재의 적어도 일면에 금속층을 접합하는 단계;
    상기 금속층을 에칭하여 제1 회로패턴을 형성하는 단계; 및
    상기 제1 회로패턴에서 일부 영역을 하프 에칭하여 상기 일부 영역을 제외한 나머지 영역에 돌출된 전극패턴부를 형성하는 단계;
    를 포함하는 파워모듈 제조방법.
  9. 제7항에 있어서,
    상기 제2 세라믹기판을 준비하는 단계에서,
    상기 리드 프레임은 상기 제2 세라믹기판에 브레이징, 웰딩, Ag 소결 접합 중 하나의 방법으로 접합되는 파워모듈 제조방법.
  10. 제8항에 있어서,
    상기 전극패턴부를 형성하는 단계는,
    상기 제1 회로패턴 상에 포토레지스트를 형성하는 단계;
    상기 전극패턴부에 대응되는 패턴을 가진 마스크를 상기 포토레지스트 상에 배치한 후 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 하여 상기 제1 회로패턴의 일부 영역을 두께 방향으로 하프 에칭하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계;
    를 포함하는 파워모듈 제조방법.
  11. 제10항에 있어서,
    상기 하프 에칭하는 단계에서,
    하프 에칭의 깊이는 상기 제1 회로패턴 두께의 절반인 파워모듈 제조방법.
  12. 제10항에 있어서,
    상기 포토레지스트를 형성하는 단계는,
    상기 제1 회로패턴 상에 드라이 필름 포토레지스트를 부착하여 형성하는 파워모듈 제조방법.
  13. 제8항에 있어서,
    상기 금속층을 접합하는 단계에서,
    상기 금속층은 소둔 열처리되어 열 응력이 제거된 파워모듈 제조방법.
  14. 제8항에 있어서,
    상기 금속층을 접합하는 단계는,
    페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 상기 제1 세라믹기재의 적어도 일면과 상기 금속층 사이에 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러층을 배치하는 단계; 및
    상기 브레이징 필러층을 용융시켜 브레이징 접합하는 단계를 포함하는 파워모듈 제조방법.
  15. 제14항에 있어서,
    상기 브레이징 필러층을 배치하는 단계에서,
    상기 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어지는 파워모듈 제조방법.
PCT/KR2023/008233 2022-06-30 2023-06-15 파워모듈 및 그 제조방법 Ceased WO2024005406A1 (ko)

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