WO2024005172A1 - 半導体装置及び電子機器 - Google Patents

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bonding
semiconductor
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洋輔 藤井
拓洋 宮脇
聡哲 斎藤
征也 山口
友佳子 村上
昂志 大井上
直樹 小川
龍将 平塚
巧 小野寺
保久登 三木
嵩明 平野
陽一 根来
敦 奥山
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    • H10W42/121—Arrangements for protection of devices protecting against mechanical damage

Definitions

  • the present technology (technology according to the present disclosure) relates to semiconductor devices and electronic devices, and in particular, relates to a technology that is effective when applied to semiconductor devices having a semiconductor chip directly bonded to a base member and electronic devices equipped with the same. be.
  • Photodetection devices such as solid-state imaging devices and distance measuring devices are known as semiconductor devices.
  • This photodetecting device employs a three-dimensional structure in order to achieve miniaturization and high pixel density.
  • a known method for realizing a three-dimensional structure is to directly bond two semiconductor wafers.
  • Patent Document 1 discloses a technique for suppressing warpage caused by bonding substrates.
  • chip bonding method in which a square semiconductor chip is directly bonded to a base member (bonding member) such as a semiconductor wafer or a semiconductor chip.
  • bonding member such as a semiconductor wafer or a semiconductor chip.
  • the outer periphery of the semiconductor chip may be lifted off the base member due to warping of the semiconductor chip, making it easy to cause defects such as cracking or chipping of the semiconductor chip, so it is difficult to manufacture semiconductor devices. This causes a decrease in yield.
  • the thickness of the substrate of the semiconductor chip may be reduced after the semiconductor chip is directly bonded to the base member.
  • the rigidity of the semiconductor chip becomes weak and the semiconductor chip is likely to float.
  • the purpose of this technology is to improve manufacturing yield.
  • a semiconductor device includes a base member having a first bonding surface and a semiconductor chip having a rectangular second bonding surface.
  • the second bonding surface of the semiconductor chip and the first bonding surface of the base member are directly bonded.
  • the semiconductor chip includes a multilayer wiring layer including the second bonding surface, and a semiconductor layer provided on a side of the multilayer wiring layer opposite to the second bonding surface.
  • the multilayer wiring layer includes a warpage suppressing film extending along at least one side of the second bonding surface and suppressing warping of the semiconductor chip.
  • a semiconductor device includes: a base member having a first joint surface; a semiconductor chip having a rectangular second bonding surface, the second bonding surface being directly bonded to the first bonding surface of the base member; Equipped with The above semiconductor chip is a multilayer wiring layer including the second bonding surface; a semiconductor layer provided on a side opposite to the second bonding surface side of the multilayer wiring layer; a warpage suppressing section provided in the multilayer wiring layer and suppressing warping of the semiconductor chip; Equipped with The warp suppressing portion is selectively provided on the peripheral edge side of the second bonding surface in plan view.
  • a semiconductor device includes: a base member having a first joint surface; a semiconductor chip having a rectangular second bonding surface, the second bonding surface being directly bonded to the first bonding surface of the base member; Equipped with The above semiconductor chip is a multilayer wiring layer including the second bonding surface; a semiconductor layer provided on a side opposite to the second bonding surface side of the multilayer wiring layer and having a rectangular back surface on the opposite side to the multilayer wiring layer side; a warpage suppressing part provided in the semiconductor layer and suppressing warpage of the semiconductor chip; Equipped with The warpage suppressing portion is selectively provided on the peripheral edge side of the back surface of the semiconductor layer in plan view.
  • a semiconductor device includes: a base member having a first joint surface; a semiconductor chip having a rectangular second bonding surface, the second bonding surface being directly bonded to the first bonding surface of the base member; Equipped with The above semiconductor chip is a multilayer wiring layer including the second bonding surface; a semiconductor layer provided on a side opposite to the second bonding surface side of the multilayer wiring layer; Equipped with The second bonding surface includes an insulating layer included in the multilayer wiring layer and a weak bonding portion having a weaker bonding force with the first bonding surface than with the insulating layer, The weak joint portion is provided on the peripheral edge side of the second joint surface.
  • a semiconductor device includes: a base member having a rectangular first joint surface; a semiconductor chip having a rectangular second bonding surface, the second bonding surface being directly bonded to the first bonding surface of the base member; Equipped with At least one of the first bonding surface and the second bonding surface includes a weak bonding region and a strong bonding region having relatively different bonding forces with the other bonding surface, and The region is provided on the peripheral edge side of one joint surface.
  • An electronic device includes the semiconductor device, an optical system that forms image light from a subject on the semiconductor device, and a signal processing method for a signal output from the semiconductor device. and a signal processing circuit for performing the processing.
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging device according to a first embodiment of the present technology.
  • FIG. 2 is an equivalent circuit diagram showing a configuration example of a pixel and a pixel circuit of a solid-state imaging device according to a first embodiment of the present technology.
  • FIG. 1 is a plan layout diagram schematically showing a configuration example of a solid-state imaging device according to a first embodiment of the present technology.
  • FIG. 2 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the a3-a3 cutting line in FIG. 1.
  • FIG. 5 is a developed view of FIG. 4.
  • FIG. 4 is a bottom view schematically showing the bottom side of the solid-state imaging device of FIG. 3.
  • FIG. 3 is a plan view schematically showing a state in which a second semiconductor chip is bonded to a first semiconductor chip when viewed from the second semiconductor chip side, with illustration of a sealing body omitted;
  • FIG. 8 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along section line a7-a7 in FIG. 7; 8 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the b7-b7 cutting line in FIG. 7.
  • FIG. FIG. 3 is a plan view schematically showing the bonding surface side of the first semiconductor chip.
  • FIG. 3 is a plan view schematically showing the bonding surface side of the second semiconductor chip.
  • FIG. 16 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the a15-a15 cutting line in FIG. 15.
  • FIG. FIG. 6 is a plan view schematically showing a state in which a dicing process is performed on a semiconductor wafer in the second semiconductor chip manufacturing method.
  • FIG. 18 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the cutting line a17-a17 in FIG. 17.
  • FIG. 7 is a vertical cross-sectional view schematically showing a state in which a ring CMP step is performed in the second semiconductor chip manufacturing method.
  • FIG. 7 is a process cross-sectional view schematically showing the formation of a warpage suppressing film and a bonding metal pad in the second semiconductor chip manufacturing method.
  • FIG. 7 is a process cross-sectional view schematically showing the formation of a warpage suppressing film and a bonding metal pad in the second semiconductor chip manufacturing method.
  • FIG. 2 is a plan view schematically showing a wafer stack for explaining a method for manufacturing a first semiconductor chip included in a solid-state imaging device according to a first embodiment of the present technology.
  • FIG. 23 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure of the wafer stack shown in FIG. 22;
  • FIG. 23 is an enlarged view of region B in FIG. 22 showing the configuration of a chip forming region.
  • FIG. 1 is a plan view schematically showing steps of a method for manufacturing a solid-state imaging device according to a first embodiment of the present technology.
  • FIG. 26 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the a25-a25 cutting line in FIG. 25.
  • FIG. 26 is a plan view schematically showing a step subsequent to FIG. 25.
  • FIG. FIG. 28 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the cutting line a27-a27 in FIG. 27.
  • FIG. 29 is an enlarged vertical cross-sectional view of a part of FIG. 28;
  • FIG. 28 is a vertical cross-sectional view schematically showing a step subsequent to FIG. 27; 28 is a plan view schematically showing a step subsequent to FIG. 27.
  • FIG. 32 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the cutting line a31-a31 in FIG. 31.
  • FIG. 32 is a vertical cross-sectional view schematically showing a step subsequent to FIG. 31.
  • FIG. 34 is a plan view schematically showing a step subsequent to FIG. 33.
  • FIG. FIG. 7 is a plan view schematically showing the configuration of a second semiconductor chip according to modification example 1-1 of the first embodiment of the present technology.
  • FIG. 7 is a plan view schematically showing the configuration of a second semiconductor chip according to modification example 1-2 of the first embodiment of the present technology.
  • FIG. 7 is a plan view schematically showing the configuration of a second semiconductor chip according to modification example 1-3 of the first embodiment of the present technology.
  • FIG. 7 is a plan view schematically showing the configuration of a second semiconductor chip according to modification example 1-4 of the first embodiment of the present technology.
  • FIG. 7 is a plan view schematically showing the configuration of a second semiconductor chip according to modification example 1-5 of the first embodiment of the present technology.
  • FIG. 7 is a plan view schematically showing the configuration of a second semiconductor chip according to modification example 1-6 of the first embodiment of the present technology.
  • FIG. 7 is a plan view schematically showing the configuration of a second semiconductor chip according to modification example 1-7 of the first embodiment of the present technology.
  • FIG. 7 is a plan view schematically showing the configuration of a second semiconductor chip according to modification example 1-8 of the first embodiment of the present technology.
  • FIG. 7 is a diagram schematically showing a film state of a warpage suppressing film according to modification example 1-14 of the first embodiment of the present technology.
  • FIG. 7 is a plan view schematically showing the configuration of a second semiconductor chip according to modification example 1-15 of the first embodiment of the present technology.
  • FIG. 7 is a plan view schematically showing the configuration of a second semiconductor chip according to modification example 1-16 of the first embodiment of the present technology.
  • FIG. 7 is a plan view of main parts schematically showing the configuration of a second semiconductor chip according to modification example 1-17 of the first embodiment of the present technology.
  • FIG. 7 is a plan view schematically showing the configuration of a second semiconductor chip according to modification example 1-18 of the first embodiment of the present technology.
  • FIG. 52 A cross-sectional view schematically showing the configuration of a second semiconductor chip according to modification 1-18 of the first embodiment of the present technology
  • (a) is a schematic cross-sectional view of the vertical cross-sectional structure taken along the cutting line a52-a52 in FIG. 52.
  • (b) is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the cutting line b52-b52 in FIG. 52).
  • 53 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure at the same position as the b52-b52 cutting line shown in FIG. 52 in a second semiconductor chip according to Modification 1-19 of the first embodiment of the present technology.
  • FIG. 3 is a plan view of main parts schematically showing a configuration example of a solid-state imaging device according to a second embodiment of the present technology.
  • 56 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the a55-a55 cutting line in FIG. 55.
  • FIG. 3 is a plan view schematically showing the bonding surface side of the second semiconductor chip.
  • FIG. 58 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the cutting line a57-a57 in FIG. 57.
  • FIG. 58A is an enlarged vertical cross-sectional view of a portion of FIG. 58A.
  • FIG. 7 is a plan view schematically showing a planar shape of a warpage suppressing film provided in an inner layer of a multilayer wiring layer of a second semiconductor chip.
  • FIG. 7 is a plan view schematically showing a planar pattern of a warpage suppressing film provided on a bonding surface of a multilayer wiring layer in a second semiconductor chip according to modification example 2-1 of the second embodiment of the present technology.
  • FIG. 7 is a plan view schematically showing a planar pattern of a warpage suppressing film provided in an inner layer of a multilayer interconnection layer in a second semiconductor chip according to modification example 2-1 of the second embodiment of the present technology.
  • FIG. 7 is a plan view schematically showing a planar pattern of a warpage suppressing film provided on a bonding surface of a multilayer interconnection layer in a second semiconductor chip according to modification example 2-2 of the second embodiment of the present technology.
  • FIG. 7 is a plan view schematically showing a planar pattern of a warpage suppressing film provided in an inner layer of a multilayer wiring layer in a second semiconductor chip according to modification example 2-2 of the second embodiment of the present technology.
  • FIG. 7 is a plan view of main parts schematically showing a configuration example of a solid-state imaging device according to a third embodiment of the present technology.
  • 63 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the line a62-a62 in FIG. 62.
  • FIG. 3 is a plan view schematically showing the bonding surface side of the second semiconductor chip.
  • 63 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the line a62-a62 in FIG. 62.
  • FIG. 65A is an enlarged vertical cross-sectional view of a portion of FIG. 65A.
  • FIG. 7 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure of a second semiconductor chip according to modification example 3-1 of the third embodiment of the present technology.
  • FIG. 7 is a vertical cross-sectional view schematically showing a configuration example of a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 3 is a plan view schematically showing the bonding surface side of the second semiconductor chip.
  • FIG. 3 is a plan view schematically showing the bonding surface side of the first semiconductor chip.
  • FIG. 7 is a plan view of main parts schematically showing a configuration example of a solid-state imaging device according to a fifth embodiment of the present technology.
  • 71 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the cutting line a70-a70 in FIG. 70.
  • FIG. 71 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the b70-b70 cutting line in FIG. 70.
  • FIG. FIG. 12 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure of a solid-state imaging device according to modification example 5-1 of the fifth embodiment of the present technology.
  • FIG. 7 is a plan view of main parts schematically showing a configuration example of a solid-state imaging device according to a sixth embodiment of the present technology.
  • FIG. 76 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the cutting line a75-a75 in FIG. 75; 76 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the b75-b75 cutting line in FIG. 75.
  • FIG. FIG. 12 is a plan view of main parts schematically showing a configuration example of a solid-state imaging device according to modification 6-1 of the sixth embodiment of the present technology.
  • FIG. 77A is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the cutting line b77-b77 of FIG. 77A.
  • FIG. 12 is a plan view of essential parts schematically showing a configuration example of a solid-state imaging device according to modification 6-2 of the sixth embodiment of the present technology.
  • FIG. 78A is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along cutting line a78-a78 in FIG. 78A.
  • FIG. 78A is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the cutting line b78-b78 in FIG. 78A.
  • FIG. 12 is a plan view of main parts schematically showing a configuration example of a solid-state imaging device according to modification example 6-3 of the sixth embodiment of the present technology.
  • 79A is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the b79-b79 cutting line in FIG. 79A.
  • FIG. 11 is a plan view of main parts schematically showing a configuration example of a solid-state imaging device according to modification example 6-4 of the sixth embodiment of the present technology.
  • 80A is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the b80-b80 cutting line in FIG. 80A.
  • FIG. 12 is a plan view of main parts schematically showing a configuration example of a solid-state imaging device according to modification example 6-5 of the sixth embodiment of the present technology.
  • 81A is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the a81-a81 cutting line in FIG. 81A.
  • FIG. FIG. 7 is a plan view of main parts schematically showing a configuration example of a solid-state imaging device according to a seventh embodiment of the present technology.
  • 83 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the cutting line a82-a782 in FIG. 82.
  • FIG. FIG. 3 is a plan view schematically showing the bonding surface side of the second semiconductor chip.
  • FIG. 7 is a plan view schematically showing the bonding surface side of a second semiconductor chip according to Modification Example 7-1 of the seventh embodiment of the present technology.
  • FIG. 12 is a vertical cross-sectional view schematically showing a configuration example of a solid-state imaging device according to Modification Example 7-2 of the seventh embodiment of the present technology.
  • FIG. 7 is a plan view of main parts schematically showing a configuration example of a solid-state imaging device according to an eighth embodiment of the present technology.
  • 87 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the cutting line a86a-a86a in FIG. 86.
  • FIG. 87 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the cutting line a86b-a86b in FIG. 86.
  • FIG. FIG. 3 is a plan view schematically showing the bonding surface side of the second semiconductor chip.
  • FIG. 12 is a vertical cross-sectional view schematically showing a configuration example of a solid-state imaging device according to modification example 8-1 of the eighth embodiment of the present technology.
  • FIG. 12 is a plan view of main parts schematically showing a configuration example of a solid-state imaging device according to a ninth embodiment of the present technology.
  • 91 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the cutting line a90a-a90a in FIG. 90.
  • FIG. 91 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the cutting line a90b-a90b in FIG. 90.
  • FIG. FIG. 3 is a plan view schematically showing the bonding surface side of the second semiconductor chip.
  • FIG. 7 is a plan view of main parts schematically showing a configuration example of a solid-state imaging device according to a tenth embodiment of the present technology.
  • 94 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the cutting line a93-a93 in FIG. 93.
  • FIG. FIG. 3 is a plan view schematically showing the bonding surface side of the second semiconductor chip.
  • FIG. 96 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the b95-b95 cutting line in FIG. 95.
  • FIG. FIG. 3 is a plan view schematically showing the bonding surface side of the first semiconductor chip.
  • FIG. 9 is a diagram showing types of arrangement patterns of weak bonding regions in modification example 10-1 of the tenth embodiment of the present technology.
  • FIG. 11 is a vertical cross-sectional view schematically showing a modification 10-2 of the tenth embodiment of the present technology.
  • FIG. 11 is a vertical cross-sectional view schematically showing a modification 10-3 of the tenth embodiment of the present technology.
  • FIG. 11 is a vertical cross-sectional view schematically showing a modification 10-4 of the tenth embodiment of the present technology.
  • FIG. 10 is a vertical cross-sectional view schematically showing a modification 10-5 of the tenth embodiment of the present technology.
  • FIG. 10 is a vertical cross-sectional view schematically showing a modification 10-6 of the tenth embodiment of the present technology.
  • FIG. 11 is a vertical cross-sectional view schematically showing a modification 10-7 of the tenth embodiment of the present technology.
  • FIG. 11 is a vertical cross-sectional view schematically showing a modification 10-8 of the tenth embodiment of the present technology.
  • FIG. 10 is a vertical cross-sectional view schematically showing a modification 10-9 of the tenth embodiment of the present technology.
  • FIG. 10 is a vertical cross-sectional view schematically showing a modification 10-10 of the tenth embodiment of the present technology.
  • FIG. 10 is a vertical cross-sectional view schematically showing a modification 10-10 of the tenth embodiment of the present technology.
  • FIG. 11 is a vertical cross-sectional view schematically showing a modification 10-11 of the tenth embodiment of the present technology.
  • FIG. 12 is a vertical cross-sectional view schematically showing a modification 10-12 of the tenth embodiment of the present technology.
  • FIG. 12 is a vertical cross-sectional view schematically showing a modification 10-13 of the tenth embodiment of the present technology.
  • FIG. 11 is a vertical cross-sectional view schematically showing a modification 10-14 of the tenth embodiment of the present technology.
  • FIG. 11 is a vertical cross-sectional view schematically showing a modification 10-15 of the tenth embodiment of the present technology.
  • FIG. 12 is a vertical cross-sectional view schematically showing a variation 10-16 of the tenth embodiment of the present technology.
  • FIG. 12 is a vertical cross-sectional view schematically showing a modification 10-17 of the tenth embodiment of the present technology.
  • FIG. 12 is a diagram showing a schematic configuration of an electronic device according to an eleventh embodiment of the
  • the first conductivity type is a p type and the second conductivity type is an n type will be exemplified as the conductivity type of the semiconductor, but if the conductivity types are selected in the opposite relationship,
  • the first conductivity type may be n type and the second conductivity type may be p type.
  • a first direction and a second direction that are orthogonal to each other in the same plane are respectively referred to as an X direction and a Y direction
  • the first direction and A third direction perpendicular to each of the second directions is defined as a Z direction.
  • the thickness direction of the first semiconductor chip 20 and second semiconductor chip 40 which will be described later, will be described as the Z direction.
  • CMOS Complementary Metal Oxide Semiconductor
  • the solid-state imaging device 1A includes a first semiconductor chip 20 having a bonding surface 20a as an example of a base member, and a rectangular bonding surface 40a.
  • a second semiconductor chip 40 The bonding surface 20a of the first semiconductor chip 20 and the bonding surface 40a of the second semiconductor chip 40 are bonded together by direct bonding.
  • the first embodiment includes two second semiconductor chips 40 and 40 whose planar size is smaller than the planar size of the first semiconductor chip 20.
  • Each of the two second semiconductor chips 40 is spaced apart from each other within the two-dimensional plane of the first semiconductor chip 20.
  • Each of the first semiconductor chip 20 and the second semiconductor chip 40 has a rectangular two-dimensional planar shape when viewed from above.
  • As the direct bonding of the second semiconductor chip 40 for example, surface activated bonding can be used.
  • the direct bonding of the second semiconductor chip 40 is performed before the first semiconductor chip 20 is formed by cutting a chip forming region 65 (see FIG. 24) of the wafer stack 60 (described later) into small pieces. (see).
  • the solid-state imaging device 1A according to the first embodiment of the present technology further includes a sealing body 51 provided on the bonding surface 20a side of the first semiconductor chip 20 to cover the second semiconductor chip 40.
  • a sealing body 51 for example, an epoxy-based thermosetting insulating resin or a polyimide-based thermoplastic insulating resin can be used.
  • the sealing body 51 has a rectangular shape in plan view, and in the first embodiment, it has a rectangular shape similar to the first semiconductor chip 20, for example.
  • the first semiconductor chip 20 corresponds to a specific example of the "base member” of the present technology.
  • the second semiconductor chip 40 corresponds to a specific example of the "semiconductor chip” of the present technology.
  • the bonding surface 20a of the first semiconductor chip 20 corresponds to a specific example of the "first bonding surface” of the present technology
  • the bonding surface 40a of the second semiconductor chip 40 corresponds to an example of the "second bonding surface” of the present technology. This corresponds to a specific example.
  • a plan view refers to a case viewed from a direction along the thickness direction (Z direction) of the semiconductor chips 20, 40.
  • a cross-sectional view is a cross section along the thickness direction (Z direction) of the semiconductor chips 20, 40 viewed from a direction (X direction or Y direction) orthogonal to the thickness direction (Z direction) of the semiconductor chips 20, 40. refers to the case
  • the solid-state imaging device 1A (101) takes in image light (incident light 106) from a subject through an optical lens 102, and forms an image on an imaging surface.
  • the amount of incident light 106 is converted into an electrical signal for each pixel and output as a pixel signal (image signal).
  • the first semiconductor chip 20 includes a rectangular pixel array section 2A provided at the center, and a rectangular pixel array section 2A provided at the center in a two-dimensional plane including the X direction and Y direction that are orthogonal to each other.
  • a peripheral portion 2B is provided outside to surround the pixel array portion 2A.
  • the pixel array section 2A is a light receiving surface that receives light collected by an optical lens (optical system) 102 shown in FIG. 39, for example.
  • a plurality of pixels 3 are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 3 are repeatedly arranged in the X direction and the Y direction, which are orthogonal to each other within a two-dimensional plane.
  • the vertical drive circuit 4 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects desired pixel drive lines 10, supplies pulses for driving the pixels 3 to the selected pixel drive lines 10, and drives each pixel 3 row by row. That is, the vertical drive circuit 4 sequentially selectively scans each pixel 3 of the pixel array section 2A in the vertical direction row by row, and generates a signal charge generated by the photoelectric conversion section (photoelectric conversion element) of each pixel 3 according to the amount of light received.
  • a pixel signal from the pixel 3 based on the above is supplied to the column signal processing circuit 5 through the vertical signal line 11.
  • the column signal processing circuit 5 is arranged, for example, for each column of pixels 3, and performs signal processing such as noise removal on the signals output from one row of pixels 3 for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion to remove fixed pattern noise specific to pixels.
  • the horizontal drive circuit 6 is composed of, for example, a shift register.
  • the horizontal drive circuit 6 sequentially outputs horizontal scanning pulses to the column signal processing circuits 5 to select each of the column signal processing circuits 5 in turn, and selects pixels on which signal processing has been performed from each of the column signal processing circuits 5.
  • the signal is output to the horizontal signal line 12.
  • the output circuit 7 performs signal processing on the pixel signals sequentially supplied from each column signal processing circuit 5 through the horizontal signal line 12 and outputs the signal.
  • signal processing for example, buffering, black level adjustment, column variation correction, various digital signal processing, etc. can be used.
  • the control circuit 8 generates clock signals and control signals that serve as operating standards for the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock signal. generate. Then, the control circuit 8 outputs the generated clock signal and control signal to the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, and the like.
  • each pixel 3 of the plurality of pixels 3 includes a photoelectric conversion region 35 and a pixel circuit (readout circuit) 15.
  • the photoelectric conversion region 35 includes a photoelectric conversion section 16, a transfer transistor TR, and a charge retention region (floating diffusion) FD.
  • the pixel circuit 15 is electrically connected to the charge retention region FD of the photoelectric conversion region 35.
  • one pixel circuit 15 is allocated to one pixel 3 as an example, but the circuit configuration is not limited to this, and one pixel circuit 15 is shared by a plurality of pixels 3.
  • the photoelectric conversion unit 16 shown in FIG. 2 is composed of, for example, a pn junction type photodiode (PD), and generates signal charges according to the amount of received light.
  • the photoelectric conversion unit 16 has a cathode side electrically connected to the source region of the transfer transistor TR, and an anode side electrically connected to a reference potential line (for example, ground).
  • the charge holding region FD shown in FIG. 2 temporarily holds (accumulates) the signal charges transferred from the photoelectric conversion section 16 via the transfer transistor TR.
  • a photoelectric conversion region 35 including the photoelectric conversion section 16, transfer transistor TR, and charge retention region FD is mounted on a semiconductor layer 32 (see FIG. 5), which will be described later. Further, although not limited thereto, for example, pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 15 are also mounted on the semiconductor layer 32.
  • pixel transistors AMP, SEL, RST, FDG
  • the pixel circuit 15 shown in FIG. 2 reads out the signal charge held in the charge holding region FD, converts the read out signal charge into a pixel signal, and outputs the pixel signal.
  • the pixel circuit 15 converts the signal charge photoelectrically converted by the photoelectric conversion unit 16 (photoelectric conversion element PD) into a pixel signal based on this signal charge, and outputs the pixel signal.
  • the pixel circuit 15 includes, for example, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and a switching transistor FDG as pixel transistors.
  • Each of these pixel transistors (AMP, SEL, RST, FDG) and the above-mentioned transfer transistor TR are configured with, for example, a MOSFET as a field effect transistor. Moreover, MISFETs may be used as these transistors.
  • the selection transistor SEL, reset transistor RST, and switching transistor FDG each function as a switching element
  • the amplification transistor AMP functions as an amplification element
  • the amplification transistor AMP has a source region electrically connected to the drain region of the selection transistor SEL, and a drain region electrically connected to the power supply line Vdd and the drain region of the reset transistor RST.
  • the gate electrode of the amplification transistor AMP is electrically connected to the charge holding region FD and the source region of the switching transistor FDG.
  • the selection transistor SEL has a source region electrically connected to the vertical signal line 11 (VSL), and a drain region electrically connected to the source region of the amplification transistor AMP.
  • the gate electrode of the selection transistor SEL is electrically connected to the selection transistor drive line of the pixel drive lines 10 (see FIG. 1).
  • the reset transistor RST has a source region electrically connected to the drain region of the switching transistor FDG, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • the gate electrode of the reset transistor RST is electrically connected to a reset transistor drive line among the pixel drive lines 10 (see FIG. 1).
  • the switching transistor FDG has a source region electrically connected to the charge holding region FD and the gate electrode of the amplification transistor AMP, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • the gate electrode of the switching transistor FDG is electrically connected to a switching transistor drive line among the pixel drive lines 10 (see FIG. 1).
  • the selection transistor SEL and the switching transistor FDG may be omitted as necessary.
  • the source region of the amplification transistor AMP is electrically connected to the vertical signal line 11 (VSL).
  • the switching transistor FDG is omitted, the source region of the reset transistor RST is electrically connected to the gate electrode of the amplification transistor AMP and the charge holding region FD.
  • the transfer transistor TR shown in FIG. 2 transfers the signal charge generated in the photoelectric conversion section 16 to the charge holding region FD when the transfer transistor TR is turned on.
  • the reset transistor RST shown in FIG. 2 resets the potential (signal charge) of the charge holding region FD to the potential of the power supply line Vdd when the reset transistor RST is turned on.
  • the selection transistor SEL controls the output timing of the pixel signal from the pixel circuit 15.
  • the amplification transistor AMP generates, as a pixel signal, a voltage signal corresponding to the level of the signal charge held in the charge holding region FD.
  • the amplification transistor AMP constitutes a source follower type amplifier, and outputs a pixel signal of a voltage corresponding to the level of the signal charge generated by the photoelectric conversion section 16.
  • the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potential of the charge holding region FD and outputs a voltage corresponding to the potential to the column signal processing circuit 5 via the vertical signal line 11 (VSL). do.
  • the switching transistor FDG shown in FIG. 2 controls charge retention by the charge retention region FD, and also adjusts the voltage multiplication factor according to the potential amplified by the amplification transistor AMP.
  • signal charges generated in the photoelectric conversion section 16 of the pixel 3 are held via the transfer transistor TR of the pixel 3. It is held (stored) in the area FD. Then, the signal charge held in the charge holding region FD is read out by the pixel circuit 15 and applied to the gate electrode of the amplification transistor AMP of the pixel circuit 15. A horizontal line selection control signal is applied to the gate electrode of the selection transistor SEL of the pixel circuit 15 from the vertical shift register.
  • the selection transistor SEL becomes conductive, and a current corresponding to the potential of the charge holding region FD amplified by the amplification transistor AMP flows to the vertical signal line 11. Furthermore, by setting the reset control signal applied to the gate electrode of the reset transistor RST of the pixel circuit 15 to a high (H) level, the reset transistor RST becomes conductive and resets the signal charge accumulated in the charge holding region FD. .
  • the second semiconductor chip 40 has an internal circuit 17 electrically connected to the logic circuit 13 of the first semiconductor chip 20.
  • Examples of the internal circuit 17 include storage circuits such as DRAM and flash memory, and control circuits.
  • FIGS. 8 and 9 are upside down compared to FIGS. 4 and 5.
  • FIGS. 12A, 12B, and 13 are upside down compared to FIGS. 8 and 9.
  • the solid-state imaging device 1A has a chip stacked structure in which a first semiconductor chip 20 and a second semiconductor chip 40 are stacked with their bonding surfaces facing each other. . That is, the solid-state imaging device 1A includes a chip stack including a first semiconductor chip 20 and a second semiconductor chip 40.
  • the first semiconductor chip 20 includes a first substrate section 21 and a second substrate section 31, each of which is stacked facing each other in the thickness direction (Z direction). .
  • the first substrate section 21 is provided with the above-mentioned logic circuit 13 and the like.
  • the second substrate section 31 is provided with the above-described pixel array section 2A, peripheral section 2B, pixel transistors included in the pixel circuit 15, bonding pads 14, and the like.
  • the first substrate section 21 and the second substrate section 31 can also each be expressed as a semiconductor chip.
  • the second substrate portion 31 has a first surface (element forming surface, main surface) and a second surface (light incident surface) located on opposite sides in the thickness direction (Z).
  • the multilayer wiring layer 33 is provided on the first surface side of the semiconductor layer 32.
  • the second substrate portion 31 is provided in order from the semiconductor layer 32 side on the light incident surface side (second surface side) opposite to the multilayer wiring layer 33 side (first surface side) of the semiconductor layer 32.
  • An optical filter layer 36 and a microlens 37 are provided.
  • the first semiconductor chip 20 has a rectangular planar shape when viewed from above, and in the first embodiment, it has a rectangular shape, for example.
  • the semiconductor layer 32 extends two-dimensionally over the pixel array section 2A and the peripheral section 2B, and overlaps with the pixel array section 2A and the peripheral section 2B in plan view.
  • a Si substrate, a SiGe substrate, an InGaAs substrate, etc. can be used as the semiconductor layer 32.
  • the semiconductor layer 32 is formed using a semiconductor substrate made of, for example, silicon (Si) as the semiconductor material, single crystal as the crystallinity, and p-type as the conductivity type, although the semiconductor layer 32 is not limited thereto. There is.
  • the above-described photoelectric conversion region 35 is provided in the semiconductor layer 32.
  • the photoelectric conversion regions 35 are repeatedly arranged for each pixel 3 in the X direction and the Y direction, which are orthogonal to each other, for example, in a two-dimensional plane.
  • a transfer transistor TR is provided that transfers signal charges photoelectrically converted by the photoelectric conversion section 16 to a charge holding region.
  • the photoelectric conversion section 16, the charge retention region FD, and the transfer transistor TR are provided in the semiconductor layer 32 for each pixel 3 (photoelectric conversion region 35).
  • the multilayer wiring layer 33 has a laminated structure in which insulating layers and wiring layers are alternately stacked in multiple stages.
  • the multilayer wiring layer 33 includes wiring provided in each wiring layer and a bonding metal pad 34.
  • a material for the insulating layer for example, silicon oxide (SiO 2 ) can be used.
  • As the material for the wiring layer and the bonding metal pad 34 for example, metals such as aluminum (Al) and copper (Cu), or alloys mainly composed of Al and Cu can be used.
  • the wiring provided in the uppermost wiring layer of the multilayer wiring layer 33 is covered with the uppermost insulating layer.
  • the bonding metal pad 34 is provided on the surface layer portion of the multilayer wiring layer 33 on the side opposite to the semiconductor layer 32 side, and is provided in the insulating layer with the surface exposed from the uppermost insulating layer.
  • the bonding metal pad 34 is electrically connected to the wiring layer below the bonding metal pad 34.
  • the lower layer wiring is electrically connected to the charge retention region FD and the transfer transistor TR.
  • the optical filter layer 36 color-separates the incident light that has entered from the light incident surface side (back surface side) of the first semiconductor chip 20 .
  • the optical filter layer 36 includes, for example, a first color filter of red (R), a second color filter of green (G), and a third color filter of blue (B).
  • the microlens 37 is provided for each photoelectric conversion region 35 on the side of the optical filter layer 36 opposite to the semiconductor layer 32 side (light incident surface side).
  • the microlens 37 condenses the irradiated light and allows the condensed light to enter the photoelectric conversion unit 16 efficiently.
  • the first substrate section 21 has a first surface (element forming surface) and a second surface (back surface) located on opposite sides in the thickness direction (Z direction). It includes a semiconductor layer 22, a multilayer wiring layer 23 provided on the first surface side of the semiconductor layer 22, and a multilayer wiring layer 25 provided on the second surface side of the semiconductor layer 22.
  • the semiconductor layer 22 extends two-dimensionally over the pixel array section 2A and the peripheral section 2B, and overlaps the pixel array section 2A and the peripheral section 2B in plan view.
  • a Si substrate, a SiGe substrate, an InGaAs substrate, etc. can be used as the semiconductor layer 22 .
  • the semiconductor layer 22 is formed using a semiconductor substrate made of, for example, silicon (Si) as the semiconductor material, single crystal as the crystallinity, and p-type as the conductivity type, although the semiconductor layer 22 is not limited thereto. There is.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the multilayer wiring layer 23 has a laminated structure in which insulating layers and wiring layers are alternately stacked in multiple stages.
  • the multilayer wiring layer 23 includes wiring provided in each wiring layer and a bonding metal pad 24.
  • a material for the insulating layer for example, silicon oxide (SiO 2 ) can be used.
  • metals such as aluminum (Al) and copper (Cu), or alloys mainly composed of Al and Cu can be used.
  • the wiring provided in the uppermost wiring layer of the multilayer wiring layer 23 is covered with the uppermost insulating layer.
  • the bonding metal pad 24 is provided on the surface layer portion of the multilayer wiring layer 23 on the side opposite to the semiconductor layer 22 side, and the surface thereof is exposed from the uppermost insulating layer.
  • the bonding metal pad 24 is electrically connected to the wiring layer below the bonding metal pad 24.
  • the multilayer wiring layer 25 has a laminated structure in which insulating layers and wiring layers are alternately stacked in multiple stages.
  • the multilayer wiring layer 25 includes wiring provided in each wiring layer and a bonding metal pad 27.
  • a material for the insulating layer for example, silicon oxide (SiO 2 ) can be used.
  • metals such as aluminum (Al) and copper (Cu), or alloys mainly composed of Al and Cu can be used.
  • the wiring provided in the uppermost wiring layer of the multilayer wiring layer 25 is covered with the uppermost insulating layer 26 (see FIGS. 8 and 9) of the multilayer wiring layer 25.
  • the bonding metal pad 27 is provided on the surface layer portion of the multilayer wiring layer 25 on the side opposite to the semiconductor layer 22 side, and is provided in the insulating layer 26 with the surface exposed from the uppermost insulating layer 26. .
  • the bonding metal pad 27 is electrically connected to the wiring layer below the bonding metal pad 27 .
  • the wiring of the multilayer wiring layer 25 is electrically connected to the wiring of the multilayer wiring layer 23 via the contact electrode 28 shown in FIGS. 4 and 5.
  • the contact electrode 28 penetrates the semiconductor layer 22 in the thickness direction of the semiconductor layer 22 and extends over the multilayer wiring layer 23, the semiconductor layer 22, and the multilayer wiring layer 25.
  • a high melting point metal such as titanium (Ti) or tungsten (W) can be used.
  • the bonding pad 14 is provided on the semiconductor layer 32 side of the multilayer wiring layer 33. Specifically, the bonding pad 14 is provided, for example, in the first wiring layer of the multilayer wiring layer 33.
  • the first semiconductor chip 20 is provided with a bonding opening 38 that exposes the surface of the bonding pad 14.
  • the bonding opening 38 penetrates the semiconductor layer 32 in the thickness direction (Z direction) of the semiconductor layer 32 and extends across the semiconductor layer 32 and the multilayer wiring layer 33 .
  • a connecting member such as a bonding wire or a bump electrode is electrically and mechanically connected to the bonding pad 14 through this bonding opening 38 .
  • the first substrate portion 21 is provided with a bonding metal pad 24 on a surface layer portion of the multilayer wiring layer 23 on the side opposite to the semiconductor layer 22 side.
  • the bonding metal pad 24 is provided in the uppermost insulating layer of the multilayer wiring layer 23 with its bonding surface exposed.
  • the second substrate portion 31 has the bonding metal pad 34 provided on the surface layer portion of the multilayer wiring layer 33 on the side opposite to the semiconductor layer 32 side.
  • the bonding metal pad 34 is provided in the uppermost insulating layer of the multilayer wiring layer 33 with its bonding surface exposed.
  • the bonding metal pad 24 of the first substrate section 21 and the bonding metal pad 34 of the second substrate section 31 are electrically and mechanically connected by respective metal-to-metal bonding with their bonding surfaces facing each other. .
  • the metal-to-metal bond between the bonding metal pad 24 and the bonding metal pad 34 electrically connects the wiring in the multilayer wiring layer 23 of the first substrate section 21 and the wiring in the multilayer wiring layer 33 of the second substrate section 31. Conduct.
  • the bonding surfaces of the bonding metal pad 24 of the first substrate portion 21 and the bonding metal pad 34 of the second substrate portion 31 are directly bonded. Further, the uppermost insulating layer of the multilayer wiring layer of the first substrate section 21 and the uppermost insulating layer of the multilayer wiring layer of the second substrate section 31 are joined at their bonding surfaces by direct bonding. For example, surface activated bonding can be used as direct bonding.
  • the bonding surface 20a of the first semiconductor chip 20 is provided on the insulating layer 26 side of the multilayer wiring layer 25.
  • the bonding surface 20a of the first semiconductor chip 20 includes an insulating layer 26 located at the top layer of the multilayer wiring layer 25 of the first semiconductor chip 20, Includes interspersed bonding metal pads 27.
  • the bonding metal pads 27 are scattered in the chip mounting area Cm of the bonding surface 20a.
  • the second semiconductor chip 40 is mounted in this chip mounting area Cm, and the joint surface 40a of the second semiconductor chip 40 is directly joined.
  • the insulating layer 26 of the multilayer wiring layer 25 corresponds to a specific example of the "first insulating layer” of the present technology
  • the bonding metal pad 27 of the multilayer wiring layer 25 corresponds to a "first insulating layer” of the present technology. This corresponds to a specific example of "first bonding metal pad”.
  • each of the two second semiconductor chips 40 has a first surface (element formation surface, main surface) and a second surface located on opposite sides in the thickness direction (Z). It includes a semiconductor layer 42 having a front surface (back surface), and a multilayer wiring layer 45 provided on the first surface side of the semiconductor layer 42. That is, each of the two second semiconductor chips 40 includes a multilayer wiring layer 45 including a second bonding surface 40a, and a semiconductor layer 42 provided on the side of the multilayer wiring layer 45 opposite to the second bonding surface 40a. , is equipped with.
  • the semiconductor layer 42 As the semiconductor layer 42, a Si substrate, a SiGe substrate, an InGaAs substrate, etc. can be used.
  • the semiconductor layer 42 is formed using a semiconductor substrate made of, for example, silicon (Si) as the semiconductor material, single crystal as the crystallinity, and p-type as the conductivity type, although the semiconductor layer 42 is not limited thereto.
  • Si silicon
  • a MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the multilayer wiring layer 45 includes a multilayer stacked part 45a in which insulating layers and wiring layers are alternately stacked in multiple stages, and a multilayer stacked part 45a on the side opposite to the semiconductor layer 42 side.
  • a warp suppressing film 45b provided as a warp suppressing portion is included.
  • the multilayer wiring layer 45 includes an insulating layer 46 provided covering the warpage suppressing film 45b on the opposite side of the multilayer stacked portion 45a from the semiconductor layer 42 side, and an insulating layer 46 provided on the opposite side of the multilayer stacked portion 45a from the side of the multilayer stacked portion 45a.
  • the insulating layer 46 is the uppermost insulating layer of the multilayer wiring layer 45, and the surface of the insulating layer 46 is the bonding surface 40a of the second semiconductor chip 40. That is, the bonding surface 40a of the second semiconductor chip 40 includes the uppermost insulating layer 46 of the multilayer wiring layer 45 and bonding metal pads 47 scattered on the insulating layer 46.
  • the bonding metal pad 47 is provided in the insulating layer 46 of the multilayer wiring layer 45 with its bonding surface exposed.
  • the bonding surface 40a is generally flat with a step difference between the bonding metal pad 47 and the insulating layer 46 as small as possible.
  • a silicon oxide (SiO 2 ) film can be used as the material for the insulating layer of the multi-layer stack 45a and the uppermost insulating layer 46.
  • a metal such as aluminum (Al) or copper (Cu), or an alloy mainly composed of Al or Cu can be used.
  • the bonding metal pad 47 is electrically connected to the wiring layer below the bonding metal pad 47.
  • the lower layer wiring is electrically connected to the transistor provided on the first surface side of the semiconductor layer 42.
  • the second semiconductor chip 40 has a rectangular planar shape when viewed from above, and in the first embodiment, it has a rectangular shape, for example.
  • the bonding surface 40a of the second semiconductor chip 40 also has a rectangular shape, which is an example of a rectangular shape.
  • FIG. 12A, FIG. 12B, and FIG. 13 show the state before the second semiconductor chip 40 is directly bonded to the wafer stack described later. Furthermore, since the first semiconductor chip 20 is formed by cutting a chip forming area 65 of a wafer stack 60, which will be described later, into small pieces, for convenience, "wafer stack" will be replaced with "second semiconductor chip” in the description. Sometimes.
  • the bonding surface 40a of the second semiconductor chip 40 is provided on the insulating layer 46 side of the multilayer wiring layer 45.
  • the joint surface 40a has two sides 40a 1 and 40a 2 located on opposite sides in the X direction, and two sides 40a 3 and 40a 4 located on opposite sides in the Y direction. and has.
  • the two sides 40a 1 and 40a 2 extend in the Y direction.
  • the two sides 40a 3 and 40a 4 extend in the X direction.
  • the two sides 40a 1 and 40a 2 are sometimes referred to as long sides. Further, the two sides 40a 3 and 40a 4 may also be referred to as short sides.
  • the second semiconductor chip 40 has a peripheral edge Cs including four sides 40a 1 , 40a 2 , 40a 3 and 40a 4 of the bonding surface 40a.
  • the peripheral edge portion Cs has a curved shape that extends over the bonding surface 40a and the side surface of the second semiconductor chip 40.
  • the curved peripheral edge portion Cs is formed by performing ring CMP on the bonding surface 40a of the second semiconductor chip 40 in the manufacturing process of the second semiconductor chip 40, which will be described later.
  • the warp suppressing film 45b of the multilayer wiring layer 45 extends along at least one side of the bonding surface 40a of the second semiconductor chip 40.
  • the warp suppressing film 45b is provided on the four sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40. , and has an annular plane pattern extending continuously along these four sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ).
  • the warpage suppressing film 45b overlaps the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40 in plan view, and is exposed from the side surface of the second semiconductor chip 40. There is.
  • the warpage suppressing film 45b is arranged on the outer peripheral portion (peripheral edge Cs side) of the second semiconductor chip 40 to control local film stress of the second semiconductor chip 40 and prevent warping of the second semiconductor chip 40. suppress.
  • the manufacturing process of the solid-state imaging device 1A according to the first embodiment involves forming the chip forming area 65 of the wafer stack 60.
  • the method includes a thinning step of reducing the thickness of the second semiconductor chip 40 in the Z direction after directly joining the joining surface 40a of the second semiconductor chip 40 to the joining surface 20a (the joining surface 20a of the first semiconductor chip). It is.
  • the thickness of the semiconductor layer 42 of the second semiconductor chip 40 in the Z direction is reduced, so that the rigidity of the second semiconductor chip 40 is reduced.
  • the outer peripheral part of the second semiconductor chip 40 (peripheral part Cs side of the second semiconductor chip 40) is reduced to the bonding surface 20a of the chip forming area 65 of the wafer stack 60 (first semiconductor
  • the second semiconductor chip 40 may be warped away from the bonding surface 20a of the chip, that is, the second semiconductor chip 40 may be warped so that the bonding surface 40a of the second semiconductor chip 40 is a convex surface.
  • the warpage suppressing film 45b suppresses such warping of the second semiconductor chip 40.
  • a material having a linear expansion coefficient different from that of the surrounding multi-layer stacked portion 45a and the insulating layer 46 is used.
  • the rigidity is increased. As a result, it becomes possible to suppress warping of the peripheral portion of the semiconductor chip 40 due to the difference in linear expansion coefficient.
  • the warp suppressing film 45b is arranged between the multi-layer stacked portion 45a and the insulating layer 46.
  • the thickness t 1 of the warp suppressing film 45b is thicker than the thickness t 2 of the wiring 45a 1 of the multilayer wiring layer 45 in order to enable control of local film stress of the second semiconductor chip 40 ( t 1 > t 2 ).
  • the thickness t 1 of the warp suppressing film 45b is preferably thicker than the thickness t 3 of the bonding metal pad 47 of the multilayer wiring layer 45.
  • the warp suppressing film 45b is made of a material different from that of the insulating layer of the multi-layer stacked portion 45a of the multilayer interconnection layer 45 and the uppermost insulating layer 46 of the multilayer interconnection layer 45.
  • the warp suppressing film 45b may be an insulating film such as a SiO film, a SiCO film, a SiO film, a SiCN film, or a silicon nitride (SiN) film, an aluminum (Al) film, a copper (Cu) film, or a tungsten (W) film.
  • the insulating layer 46 is a silicon oxide layer, a silicon nitride film, an aluminum nitride film, or a hafnium nitride film is preferable because a better processing selectivity with respect to the silicon oxide layer can be obtained.
  • the warpage suppressing film 45b is made of, for example, a silicon nitride film.
  • the bonding metal pads 27 of the first semiconductor chip 20 and the bonding metal pads 47 of the second semiconductor chip 40 are bonded together by direct bonding, with their bonding surfaces facing each other. has been done.
  • the insulating layer 26 of the first semiconductor chip 20 and the insulating layer 46 of the second semiconductor chip 40 are directly bonded to each other so as to face each other. That is, the bonding surface 20a including the insulating layer 26 and bonding metal pad 27 of the first semiconductor chip 20 and the bonding surface 40a including the insulating layer 46 and bonding metal pad 47 of the second semiconductor chip 40 are bonded by direct bonding.
  • direct bonding There is.
  • surface activated bonding can be used as direct bonding.
  • FIG. 14 is a schematic plan view of a semiconductor wafer 70 for explaining a method of manufacturing the second semiconductor chip 40 included in the solid-state imaging device 1A according to the first embodiment of the present technology.
  • FIG. 15 is an enlarged view of area A in FIG. 14 showing the configuration of the chip forming area 75.
  • 16 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the cutting line a15-a15 in FIG.
  • FIG. 2 is a plan view schematically showing the state in which FIG.
  • FIG. 18 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the a17-a17 cutting line in FIG.
  • FIG. 19 is a vertical cross-sectional view schematically showing a state in which a ring CMP step is performed in the method for manufacturing the second semiconductor chip 40.
  • FIGS. 20 and 21 are process cross-sectional views schematically showing the formation of the multilayer wiring layer 45 including the warp suppressing film 45b and the bonding surface 40a in the method of manufacturing the second semiconductor chip 40.
  • the semiconductor wafer 70 shown in FIG. 14 has already undergone a pre-process of forming transistors, multilayer wiring layers 45, etc. on the semiconductor layer 42 (see FIG. 16), and the chip forming area 75 shown in FIG. A semiconductor layer 42, a multilayer wiring layer 45, a bonding surface 40a, etc. shown in FIG.
  • the bonding surface 40a includes the insulating layer 46 of the multilayer wiring layer 45 and the bonding metal pad 47.
  • the semiconductor wafer 70 that has been subjected to the pre-processing is diced along the scribe lines 76, and as shown in FIGS. 17 and 18, the plurality of chip forming regions 65 of the semiconductor wafer 70 are individually diced to form the second semiconductor chip 40. form. Dicing of the semiconductor wafer 70 is performed with the semiconductor wafer 70 adhesively fixed to a dicing sheet (dicing tape) 79.
  • the second semiconductor chip 40 includes a bonding surface 40a and a warpage suppressing film 45b, and the bonding surface 40a includes an insulating layer 46 and a bonding metal pad 47.
  • FIG. 19 shows the peripheral edge Cs of the two sides 40a 1 and 40a 2 of the bonding surface 40a in a cross section of the second semiconductor chip 40 along the X direction.
  • the second semiconductor chip 40 is transported to a chip bonding step in the manufacturing process of the solid-state imaging device 1A, which will be described later. .
  • the multilayer wiring layer 45 is formed in a wafer state before the second semiconductor chips 40 are formed by individually cutting the plurality of chip forming regions 65 of the semiconductor wafer 70 into pieces.
  • a multi-layered layered portion 45a in which a plurality of insulating layers and wiring layers are alternately stacked is formed on the element forming surface side of the semiconductor layer 42.
  • a warp suppressing film 45b is formed on the entire surface of the multi-layered stacked portion 45a on the side opposite to the semiconductor layer 42 side.
  • an insulating film such as a silicon nitride (SiN) film, a metal film such as an aluminum (Al) film, a copper (Cu) film, or an alloy film thereof, or a resin film can be used.
  • a silicon nitride film is formed as the warpage suppressing film 45b by, for example, the CVD method.
  • the warp suppressing film 45b is patterned into a predetermined shape, and as shown in FIG. 20(c), the warp suppressing film 45b having a predetermined shape is formed on the multi-layer stacked portion 45a. Patterning of the warpage suppressing film 45b is performed using well-known photolithography technology and anisotropic dry etching technology. Although not shown in detail, the warpage suppressing film 45b is formed in a shape extending along at least one of the four sides of the chip forming region 75 in plan view. In the first embodiment, for example, although not limited thereto, the warpage suppressing film 45b is formed in an annular pattern that extends continuously along the four sides of the chip forming region 75 in plan view.
  • an insulating layer 46 covering the warp suppressing film 45b is formed on the entire surface of the multi-layer stacked portion 45a on the side opposite to the semiconductor layer 42 side.
  • the insulating layer 46 can be formed, for example, by depositing a silicon oxide film using a CVD method.
  • a recess 46a is formed in the surface layer portion of the insulating layer 46 on the side opposite to the multi-layer stacked portion 45a side.
  • This recess 46a is formed using well-known photolithography technology and anisotropic dry etching technology.
  • a metal film 47A is formed on the entire surface of the insulating layer 46 on the side opposite to the multi-layered layered portion 45a so as to fill the recess 46a.
  • a metal film such as aluminum (Al) or copper (Cu), or an alloy film such as an alloy mainly composed of Al or Cu can be used.
  • These metal films and alloy films can be formed by, for example, a sputtering method.
  • the metal film 47A on the insulating layer 46 is selectively removed so that the metal film 47A remains inside the recess 46a of the insulating layer 46, and as shown in FIG. A bonding metal pad 47 is formed in the recess 46a.
  • Selective removal of the metal film 47A is performed by, for example, a CMP method.
  • a bonding surface 40a including the insulating layer 46 and the bonding metal pads 47 scattered on the insulating layer 46 is formed in the chip forming region 75. Further, by this step, a multilayer interconnection layer 45 including a multilayer stacked portion 45a, a warpage suppressing film 45b, and a bonding surface 40a is formed.
  • FIG. 22 is a diagram showing the planar configuration of the wafer stack.
  • FIG. 23 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure of the wafer stack 60.
  • FIG. 24 is an enlarged view of region B in FIG. 23 schematically showing the configuration of the chip forming region 65. As shown in FIG.
  • FIG. 25, FIG. 27, FIG. 31, and FIG. 34 are plan views schematically showing the steps of the manufacturing method of the solid-state imaging device 1A
  • FIG. 26 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the a25-a25 cutting line in FIG.
  • FIG. 28 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the a27-a27 cutting line in FIG.
  • FIG. 29 is an enlarged vertical cross-sectional view of a part of FIG. 28,
  • FIG. 30 is a vertical cross-sectional view schematically showing a step subsequent to FIG. 27,
  • FIG. 33 is a vertical cross-sectional view schematically showing a process subsequent to FIG. 31;
  • FIG. 34 is a plan view schematically showing a step subsequent to FIG. 33.
  • the first semiconductor chip 20 included in the solid-state imaging device 1A is manufactured in the chip forming area 65 of the wafer stack 60 shown in FIG.
  • the chip forming regions 65 are divided by scribe lines (dicing lines) 66 extending along each of the X direction and the Y direction, and are arranged in a plurality of rows and columns.
  • FIG. 24 illustrates nine chip forming regions 65 arranged three in each of the X direction and the Y direction.
  • the first semiconductor chip 20 is formed by individually cutting the plurality of chip forming regions 65 into pieces along the scribe lines 66.
  • the chip formation region 65 is divided into pieces after the manufacturing process described below is performed.
  • the wafer stack 60 includes two semiconductor wafers 61 and 62 stacked on each other.
  • the semiconductor wafer 61 includes a semiconductor layer 22, a multilayer wiring layer 23 laminated on the element forming surface side of the semiconductor layer 22, and a multilayer wiring layer laminated on the opposite side of the semiconductor layer 22 from the multilayer wiring layer 23 side. 25.
  • the semiconductor wafer 62 includes a semiconductor layer 32 and a multilayer wiring layer 33 laminated on the element forming surface side of the semiconductor layer 32.
  • the semiconductor wafers 61 and 62 are bonded together with the multilayer wiring layer 23 side of the semiconductor wafer 61 and the multilayer wiring layer 33 side of the semiconductor wafer 62 facing each other.
  • FIGS. 25 to 34 illustrate one chip forming region 65 of the wafer stack 60 as an example. Further, FIGS. 25 and 26 show a state in which a wafer stacking process is performed to form a wafer stack 60 in the manufacturing process of the solid-state imaging device 1A.
  • the chip formation region 65 includes a multilayer wiring layer 25, a semiconductor layer 22, a multilayer wiring layer 23, a multilayer wiring layer 33, and a semiconductor layer 32. Then, the joining metal pad 24 of the multilayer wiring layer 23 and the joining metal pad 34 of the multilayer wiring layer 33 are joined by direct bonding, and electrical continuity is established between the multilayer wiring layer 23 and the multilayer wiring layer 33. .
  • the uppermost insulating layer 26 of the multilayer wiring layer 23 and the uppermost insulating layer of the multilayer wiring layer 23 are directly bonded to each other.
  • the chip forming region 65 has a bonding surface 20a on the side of the multilayer wiring layer 25 opposite to the semiconductor layer 22 side.
  • the bonding surface 20a includes the uppermost insulating layer 26 of the multilayer wiring layer 25, and a bonding metal pad 27 provided in the insulating layer 26 with the surface (bonding surface) exposed from the insulating layer 26. including.
  • the bonding metal pad 27 is arranged in the chip mounting area Cm.
  • the chip forming region 65 the pixel array section 2A shown in FIG. 3, the logic circuit 13 shown in FIGS. 1 and 2, the bonding pad (input/output terminal) 14, the pixel circuit 15, etc. are already formed.
  • the steps after forming the wafer stack 60 steps after forming the wafer stack 60 (steps after the wafer stacking step) will be described below.
  • the second semiconductor chip 40 is mounted in the chip forming area 65 of the wafer stack 60, as shown in FIGS. 27 and 28.
  • the second semiconductor chip 40 is mounted by directly bonding the bonding surface 40a of the second semiconductor chip 40 and the bonding surface 20a of the wafer stack 60 (the bonding surface 20a of the first semiconductor chip 20).
  • a surface improvement treatment is performed to activate the bonding surface 20a of the wafer stack 60.
  • the bonding surface 20a of the wafer stack 60 is irradiated with plasma to remove oxides and adsorbed substances, thereby creating dangling bonds of atoms.
  • the surface modification treatment for activating the bonding surface 40a of the second semiconductor chip 40 described above dangling bonds of atoms are created by, for example, plasma irradiation.
  • the surfaces of the insulating layer 26 and the bonding metal pad 27 included in the bonding surface 20a of the wafer stack 60 are subjected to surface improvement treatment.
  • the surfaces of the insulating layer 46 and the bonding metal pad 47 included in the bonding surface 40a are subjected to surface improvement treatment.
  • the second semiconductor chip 40 is mounted in the chip forming region 65 (chip mounting region Cm) of the wafer stack 60 with the bonding metal pads 47 facing each other.
  • the bonding surface 40a of the second semiconductor chip 40 is bonded to the wafer stack in the state shown in FIG. 60 is crimped (press-bonded) to the joining surface 20a.
  • the unbonded hands of the bonding surface 20a of the wafer stack 60 and the unbonded hands of the bonding surface 40a of the second semiconductor chip 40 are bonded, and the bonding surface 20a of the wafer stack 60 and the bonding surface 40a of the second semiconductor chip 40 are bonded.
  • the bonding surface 40a is bonded by surface activated bonding.
  • the insulating layer 26 included in the bonding surface 20a of the wafer stack 60 and the insulating layer 46 included in the bonding surface 40a of the second semiconductor chip 40 are bonded by surface activated bonding, and the wafer
  • the bonding metal pad 27 included in the bonding surface 20a of the stacked body 60 and the bonding metal pad 47 included in the bonding surface 40a of the second semiconductor chip 40 are bonded by surface activated bonding.
  • the edge portion Cs of the second semiconductor chip 40 on the side of the bonding surface 40a is curved.
  • the peripheral edge portion Cs may be separated from the bonding surface 20a of the wafer stack 60 (first semiconductor chip 20).
  • the thickness of the semiconductor layer 42 of the second semiconductor chip 40 in the Z direction is reduced, thereby making the second semiconductor chip 40 thinner.
  • This thinning of the second semiconductor chip 40 is a measure to make the solid-state imaging device 1A thinner.
  • the thickness of the semiconductor layer 42 in the Z direction can be reduced by grinding the surface layer portion of the semiconductor layer 42 on the side opposite to the multilayer wiring layer 45 by, for example, a CMP method.
  • the rigidity of the second semiconductor chip 40 is reduced by reducing the thickness of the semiconductor layer 42. Due to this decrease in rigidity, in the conventional semiconductor chip, as explained with reference to FIG.
  • the second semiconductor chip 40 of the first embodiment includes a warp suppression film 45b that suppresses warpage of the second semiconductor chip 40. It is possible to suppress warping of the second semiconductor chip 40 due to a decrease in rigidity.
  • each of the two second semiconductor chips 40 is covered on the side of the bonding surface 20a of the wafer stack 60, and the side of the chip forming region 65 opposite to the side of the bonding surface 20a is covered.
  • a sealed body 51 having a flattened surface layer is formed.
  • the sealing body 51 is formed by, for example, forming a sealing material in the chip forming region 65 so as to cover the entire second semiconductor chip 40, and then flattening the surface of the sealing material by, for example, a CMP (Chemical Mechanical Polishing) method. It can be formed by As the sealing material, for example, an epoxy-based thermosetting insulating resin or a polyimide-based thermoplastic insulating resin can be used. Further, as the sealing material, a silicon oxide based material such as PSG (Phosho Silicate Glass), which has high fluidity, can also be used. In this step, each of the two second semiconductor chips 40 is sealed with a sealing body 51.
  • the sealing body 51 is formed by selectively forming a sealing material on the outside of the second semiconductor chip 40 in the chip forming region 65 by a spin coating method or the like, so that the upper surface side of the semiconductor layer 42 of the second semiconductor chip 40 is May be exposed.
  • a bonding opening 38 is formed that penetrates the semiconductor layer 32 and exposes the surface of the bonding pad 14.
  • the first substrate section 21 and the second substrate section 31 are formed as shown in FIG.
  • a chip stack is formed in which the bonding surface 40a of the second semiconductor chip 40 is bonded to the bonding surface 20a of the first semiconductor chip 20 by direct bonding.
  • the solid-state imaging device 1A including the first semiconductor chip 20, the second semiconductor chip 40, and the sealing body 51 is almost completed.
  • the second semiconductor chip 40 of the solid-state imaging device 1A has a multilayer wiring layer 45 including a second bonding surface, and a side of the multilayer wiring layer 45 opposite to the second bonding surface 40a.
  • a semiconductor layer 42 is provided.
  • the multilayer wiring layer 45 extends in an annular shape along the four sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the second bonding surface 40a, and has a curvature that suppresses the curvature of the second semiconductor chip 40. It includes a suppression film 45b.
  • the bonding surface 20a of the wafer stack 60 (the bonding surface 20a of the first semiconductor chip 20) and the bonding surface 40a of the second semiconductor chip 40 are directly bonded.
  • the solid-state imaging device 1A It is possible to suppress cracking, chipping, etc. of the second semiconductor chip 40, which causes a decrease in manufacturing yield. Therefore, according to the solid-state imaging device 1A according to the first embodiment, it is possible to improve the manufacturing yield.
  • the warpage suppressing film 45b since the warp suppressing film 45b extends along the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40, the warpage suppressing film 45b has a length in the longitudinal direction and a width in the width direction. By changing the width or thickness, the local film stress of the second semiconductor chip 40 can be controlled in response to the stress strain that causes the second semiconductor chip 40 to warp. Therefore, the thickness t 1 of the warp suppressing film 45b is thicker than the thickness t 2 of the wiring 45a 1 of the multilayer wiring layer 45 in order to enable control of the local film stress of the second semiconductor chip 40. (t 1 > t 2 ). The thickness t1 of the warp suppressing film 45b is preferably thicker than the thickness t3 of the bonding metal pad 47 of the multilayer wiring layer 45.
  • the warpage suppressing film 45b is formed from the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40 in plan view. may also be placed inside. In this case, the warp suppressing film 45b is spaced inward from the side surface of the second semiconductor chip 40 (the side surface of the multilayer wiring layer 42).
  • the warpage suppressing film 45b that extends annularly along the four sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40 has been described.
  • the warpage suppressing film 45b is not limited to the annular pattern of the first embodiment described above.
  • the warpage suppressing film 45b is one of the four sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40. , may be individually arranged on two long sides (40a 1 , 40a 2 ) located on opposite sides in the X direction. In this case, the warp suppressing film 45b extends along each of the two long sides 40a 1 and 40a 2 .
  • the warpage suppressing film 45b is one of the four sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40. , may be individually arranged on two short sides (40a 3 , 40a 4 ) located on opposite sides in the Y direction. In this case, the warp suppressing film 45b extends along each of the two long sides 40a 1 and 40a 2 .
  • the warp suppressing film 45b only needs to extend along at least one side of the four sides of the bonding surface of the second semiconductor chip 40. In other words, the warp suppressing film 45b only needs to exist on at least a portion of the bonding surface of the second semiconductor chip on the peripheral edge Cs side in plan view.
  • FIG. 39 is a plan view schematically showing the configuration of the second semiconductor chip 40 according to modification example 1-5 of the first embodiment of the present technology.
  • This modification 1-5 is an example of a case where warpage on the corner Cr side of the second semiconductor chip 40 is selectively suppressed.
  • the second semiconductor chip 40 since the second semiconductor chip 40 has a rectangular planar shape, stress caused by the difference in linear expansion coefficient between the semiconductor layer 21 and the multilayer wiring layer 45, etc. Cr is likely to be concentrated at the corner Cr where the two sides of the joining plane 40a intersect, and lifting (warping) is most likely to occur at this corner Cr. Therefore, the angle at which two sides extending in different directions (specifically, the sides 40a 1 and 40a 2 extending in the Y direction and the sides 40a 3 and 40a 4 extending in the X direction) intersect on the bonding surface 40a of the second semiconductor chip 40 A warpage suppressing film 45 may be selectively provided near the portion Cr to selectively suppress warpage on the corner portion Cr side of the bonding surface 40a.
  • the warp suppressing film 45a may have a shape that selectively extends over two sides including at least the corner Cr of the bonding surface 40a of the second semiconductor chip 40 in plan view.
  • a warp suppressing film 45b extends over two sides 40a1 and 40a4 including the corner Cr1
  • a warp suppressing film 45b extending over the two sides 40a1 and 40a including the corner Cr2 .
  • the warp suppressing film 45b extends across the two sides 40a2 and 40a4 including the corner Cr3 , and the two sides 40a2 and 40a4 include the corner Cr4 .
  • a warpage suppressing film 45b extending over the sides 40a and 3 may be selectively provided.
  • the warp suppressing film 45b may be selectively provided at each of the four corners Cr (Cr 1 , Cr 2 , Cr 3 , Cr 4 ) of the bonding surface 40a, as shown in FIG.
  • the four corner parts Cr (Cr 1 , Cr 2 , Cr 3 , Cr 4 ) may be selectively provided in at least one of them.
  • the warpage suppressing film 45b has an L-shaped planar shape. Note that the corner portion Cr of the joint surface 40a is included in the peripheral portion Cs of the joint surface 40a.
  • FIG. 40 is a plan view schematically showing the configuration of a second semiconductor chip 40 according to modification example 1-6 of the first embodiment of the present technology.
  • Modification 1-6 is an example in which measures against warping on the corner Cr side of the second semiconductor chip 40 are further strengthened.
  • the warp suppressing film 45b is located on the outside (corner side ) and the inside, the first width W 1 connecting the outside (side side) and the inside at the second portion 45b 2 adjacent to the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the joint surface 40a in plan view It may be configured to be wider than the second width W2 connecting the two .
  • the area at the corner Cr of the bonding surface 40 can be selectively increased, so compared to the warpage suppressing film 45b of Modification 1-5 described above. Therefore, countermeasures against warping on the corner Cr side of the joint surface 40a can be further strengthened.
  • first width W 1 of the first portion 45b 1 is such that the inner end of the first portion 45b 1 is inclined with respect to the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the joint surface 40a in plan view.
  • the second width W 2 of the second portion 45b 2 can be made wider.
  • FIG. 41 is a plan view schematically showing the configuration of a second semiconductor chip 40 according to modification example 1-7 of the embodiment of the present technology. As shown in FIG. 41, this modification 1-7 applies the corner width widening technique of modification 1-6 shown in FIG. 40 to the warpage suppressing film 45b of the above-described first embodiment.
  • the warpage suppressing film 45b of this modification 1-7 is placed on the four sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40. It has an annular plane pattern that is provided and continuously extends along these four sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ).
  • the first portion 45b 1 adjacent to the corner Cr 1 of the bonding surface 40a in plan view has an outer end located on the corner Cr 1 side and an outer end thereof located on the corner Cr 1 side.
  • the first width W 1 connecting the end (corner Cr 1 side) and the inner end located on the opposite side (joining metal pad 47 side) is the side 40a 1 , 40a 4 of the joining surface 40a in plan view.
  • the outer end located on the side 40a 1 , 40a 4 side and the outer end portion (side 40a 1 , 40a 4 side) on the opposite side (joining metal pad 47 side) It is wider than the second width W2 that connects the inner end where it is located.
  • FIG. 42 is a plan view schematically showing the configuration of a second semiconductor chip 40 according to modification example 1-8 of the embodiment of the present technology.
  • the planar shape of the first portion 45b 1 of the warp suppressing film 45b is rectangular, and the first width W 1 of the first portion 45b 1 is changed to the second width W 2 of the second portion 45b 2. It is wider than that. That is, in this modification 1-8, each of the outer end and the inner end of the first portion 45b1 has a corner.
  • the area at the corner Cr of the bonding surface 40 can be selectively increased, so compared to the warp suppressing film 45b of the first embodiment described above. , it is possible to further strengthen countermeasures against warping on the corner Cr side of the joint surface 40a.
  • FIG. 43 is a plan view schematically showing the configuration of the second semiconductor chip 40 according to Modification 1-9 of the embodiment of the present technology.
  • the planar shape of the inner end of the first portion 45b 1 of the warp suppressing film 45b is made into an arc shape, and the first width W 1 of the first portion 45b 1 is set to be the same as that of the second portion 45b 2 . It is wider than the second width W2 .
  • the area at the corner Cr of the bonding surface 40 can be selectively increased, so compared to the warp suppressing film 45b of the first embodiment described above. , it is possible to further strengthen countermeasures against warping on the corner Cr side of the joint surface 40a.
  • FIG. 44 is a plan view schematically showing the configuration of a second semiconductor chip according to Modification 1-10 of the embodiment of the present technology.
  • the planar shape of the inner end of the warp suppressing film 45b is elliptical, and the first width W 1 of the first portion 45b 1 is set to be wider than the second width W 2 of the second portion 45b 2 . It is wide-ranging.
  • the area at the corner Cr of the bonding surface 40 can be selectively increased, so compared to the warp suppressing film 45b of the first embodiment described above. , it is possible to further strengthen countermeasures against warping on the corner Cr side of the joint surface 40a.
  • ⁇ Modifications 1-11 to 14> 45 to 48 are diagrams schematically showing a mesh pattern as the film quality of the warpage suppressing film 45b according to Modifications 1-11 to 1-14 of the first embodiment of the present technology.
  • the warpage suppressing film 45b may be formed of a normal solid film as its own film quality (film state), but may also be formed of a mesh-like planar pattern shown in FIGS. 45 to 48.
  • the mesh plane pattern of Modification 1-11 shown in FIG. 45 is a checkered pattern in which openings 45b 11 and membrane portions 45b 12 are alternately and repeatedly arranged in the X direction and the Y direction. It has become.
  • the mesh plane pattern of Modification 1-12 shown in FIG. 46 has a checkered pattern in which the openings 51b 11 and the membrane portions 45b 12 are repeatedly arranged in an oblique direction with respect to the X direction and the Y direction. ing.
  • the mesh plane pattern of Modification 1-13 shown in FIG. 47 includes a plurality of first film parts 51b 13 extending in the X direction and arranged at predetermined intervals in the Y direction, , and a plurality of second film portions 51b 14 arranged at predetermined intervals in the X direction intersect in the same plane, forming a lattice-like plane pattern.
  • the mesh-like plane pattern of Modification 1-14 shown in FIG. 48 is a lattice-like plane pattern in which the first film part 45b 15 and the second film part 45b 16 of different layers intersect in a lattice shape in plan view. ing.
  • FIG. 49 is a plan view schematically showing the configuration of a second semiconductor chip 40 according to Modification 1-15 of the embodiment of the present technology.
  • a warp suppressing film 45c is selectively provided in the vicinity of the corner Cr of the joint surface 42a in plan view, in addition to the warp suppressing film 45b of the first embodiment described above.
  • the warpage suppressing film 45c is spaced apart from the warping suppressing film 45b in plan view.
  • the warp suppressing film 45c has, for example, a rectangular planar shape, although it is not limited thereto, and is arranged inside the warp suppressing film 45b.
  • the warp suppressing film 45c is formed in the same layer as the warp suppressing film 45c, for example, in the inner layer of the multilayer wiring layer 45.
  • the warpage suppression film 45c may include an insulating film such as a silicon nitride (SiN) film, a metal film such as an aluminum (Al) film, a copper (Cu) film, or an alloy film thereof; A resin film can be used.
  • the warpage suppressing film 45b of Modification 1-15 is made of, for example, a silicon nitride film.
  • the warpage suppressing film 45c has a planar size larger than that of the bonding metal pad 47. Further, the warpage suppressing film 45c is located outside the bonding metal pad 47, that is, closer to the sides (40a1, 40a2, 40a3, 40a4) of the bonding surface 40a than the bonding metal pad 47, and inside the warping suppressing film 45c. It is preferable to arrange.
  • a warp suppressing film 45c which is different from the contact warping suppressing film 45b, is provided in the vicinity of the corner Cr of the bonding surface 40a in plan view, so compared to the first embodiment described above. Therefore, countermeasures against warping on the corner Cr side of the joint surface 40a can be further strengthened.
  • FIG. 50 is a plan view schematically showing the configuration of a second semiconductor chip 40 according to modification example 1-16 of one embodiment of the present technology.
  • this modification 1-16 in addition to the warp suppressing film 45b of the first embodiment described above, a plurality of warp suppressing films 45c are provided near the corner Cr of the joint surface 42a in plan view. It was established. Also in this modification 1-16, similar to the above-mentioned modification 1-15, the countermeasure against warping on the corner Cr side of the joint surface 40a can be further strengthened compared to the above-mentioned first embodiment. .
  • FIG. 51 is a principal part plan view schematically showing the configuration of a second semiconductor chip 40 according to modification example 1-17 of one embodiment of the present technology.
  • the warpage suppression film 45b is composed of a normal solid film
  • the warpage suppression film 45c is composed of a mesh-like planar pattern. It is.
  • the countermeasure against warping on the corner Cr side of the joint surface 40a can be further strengthened compared to the above-mentioned first embodiment. .
  • the warpage suppressing film 45b may be configured with a mesh-like planar pattern, and the warping suppressing film 45c may be configured with a normal solid film. Further, both of the warpage suppressing films 45b and 45c may be formed of a normal solid film, or both of the warping suppressing films 45b and 45c may be formed of a mesh pattern.
  • FIG. 52 is a plan view schematically showing the configuration of the second semiconductor chip 40 according to Modification 1-18 of the first embodiment of the present technology.
  • FIG. 53 is a cross-sectional view schematically showing the configuration of a second semiconductor chip 40 according to modification example 1-18 of the first embodiment of the present technology ((a) is a longitudinal cross-sectional view taken along the cutting line a52-a52 in FIG.
  • FIG. 52 is a vertical cross-sectional view schematically showing the planar structure
  • (b) is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the cutting line b52-b52 in FIG.
  • the thickness of the warp suppressing film 45b is different between the first portion 45b 1 and the second portion 45b 2 .
  • the film thickness of the first portion 45b 1 adjacent to the corner Cr 1 of the joint surface 40a in plan view is such that the film thickness is adjacent to the side of the joint surface 40a in plan view. It is thicker than the film thickness of the second portion 45b2 .
  • this modification 1-18 it is possible to further strengthen the countermeasure against warpage on the corner Cr side of the joint surface 40a compared to the above-described first embodiment.
  • FIG. 54 is a vertical cross-section schematically showing a vertical cross-sectional structure at the same position as the b52-b52 cutting line shown in FIG. 52 in a second semiconductor chip 40 according to modification 1-19 of the first embodiment of the present technology. It is a diagram.
  • the warpage suppressing film 45b is formed of a laminated film in which a plurality of films are laminated in multiple stages.
  • films made of the same material may be stacked in multiple stages, or films made of different materials may be stacked in multiple stages.
  • This modification 1-18 also provides the same effects as the first embodiment described above. Although not shown, this modification 1-19 can be combined with each of the above-described modifications 1-1 to 1-18.
  • FIG. 55 is a principal part plan view schematically showing a configuration example of a solid-state imaging device 1B according to a second embodiment of the present technology.
  • FIG. 56 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the a55-a55 cutting line in FIG.
  • FIG. 57 is a plan view schematically showing the bonding surface side of the second semiconductor chip 40. As shown in FIG. FIG.
  • FIG. 58A is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the cutting line a57-a57 in FIG.
  • FIG. 58B is an enlarged vertical cross-sectional view of a portion of FIG. 58A.
  • FIG. 59 is a plan view schematically showing the planar shape of the warp suppressing film 45b provided in the inner layer of the multilayer wiring layer 45 of the second semiconductor chip 40. As shown in FIG. Note that FIG. 55 corresponds to FIG. 7 of the first embodiment described above.
  • a solid-state imaging device 1B according to the second embodiment of the present technology has basically the same configuration as the solid-state imaging device 1A according to the first embodiment described above, and The configuration of the semiconductor chip 40 is different. That is, as shown in FIGS. 56 and 57, the second semiconductor chip 40 according to the second embodiment further includes a warp suppressing film 45d as a warp suppressing portion on the bonding surface 40a.
  • the other configurations are generally similar to the first embodiment described above.
  • the warp suppressing film 45d is provided on the multilayer wiring layer 45. That is, the multilayer wiring layer 45 of the second embodiment includes a multilayer stacked portion 45a, a warpage suppression film 45b, an insulating layer 46, a bonding metal pad 47, and further includes a warpage suppression film 45d.
  • the insulating layer 46 is the uppermost insulating layer of the multilayer wiring layer 45
  • the surface of the insulating layer 46 is the bonding surface 40a of the second semiconductor chip 40. Therefore, the bonding surface 40a of the second semiconductor chip 40 according to the second embodiment includes the uppermost insulating layer 46 of the multilayer wiring layer 45, the bonding metal pads 47 scattered on the insulating layer 46, and the warpage suppressing film 45d. and, including. That is, the semiconductor chip 40 of the second embodiment includes a warp suppressing film 45b provided on the inner layer of the multilayer wiring layer 45, and a warp suppressing film 45d provided on the bonding surface 40a of the multilayer wiring layer 45. There is.
  • the warp suppressing film 45d is provided in the insulating layer 46 of the multilayer wiring layer 45 with the bonding surface side exposed.
  • the bonding surface 40a is generally flat, with the difference in level between the warp suppressing film 45d and the bonding metal pad 47 and the insulating layer 46 being as small as possible.
  • the warpage suppressing film 45d is formed, for example, in the same process as the bonding metal pad 47, and is made of the same metal material as the bonding metal pad 47, although it is not limited thereto.
  • the warp suppressing film 45d is provided on at least a portion of the bonding surface 40a of the second semiconductor chip 40 on the peripheral edge Cs side.
  • the warpage suppressing film 45d is formed on the four sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) side, and has an annular plane pattern extending continuously along these four sides ( 40a 1 , 40a 2 , 40a 3 , 40a 4 ). .
  • the warpage suppressing film 45d overlaps the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40 in a plan view, and is located on the side surface of the second semiconductor chip 40, that is, the multilayer wiring. It is exposed from the side surface of layer 45. That is, the warp suppressing film 45d is provided over the joint surface 40a and side surfaces of the multilayer wiring layer 45.
  • the warpage suppressing film 45d like the warping suppressing film 45b, is arranged on the outer peripheral portion (peripheral Cs side) of the second semiconductor chip 40 to control local film stress of the second semiconductor chip 40, Warpage of the second semiconductor chip 40 is suppressed.
  • a material having a linear expansion coefficient different from that of the surrounding multi-layer stacked portion 45a and the insulating layer 46 is used for the warpage suppressing film 45d. Further, by using a dense film with a low shrinkage rate as the warpage suppressing film 45d, the rigidity is increased. As a result, it becomes possible to suppress warping of the peripheral portion of the semiconductor chip 40 due to the difference in linear expansion coefficient.
  • the warp suppressing film 40d has a thickness t 4 of the outer end 40d 11 located on the side side of the bonding surface 40a (side 40a1 side in FIG. 58B). It is thinner than the thickness t5 of the inner end 40d12 located on the opposite side. ( t4 ⁇ t5 ).
  • the bonding surface (the upper surface in FIG. 58B) of the warp suppressing film 45d has a curved shape, but it may have a planar shape or a stepped shape.
  • the thickness of the warpage suppressing film 40d (t 4 ⁇ t 5 ) is such that bonding waves are generated from the center to the periphery of the second semiconductor chip 40 on a two-dimensional plane, as shown in FIG.
  • the bonding surface 40a of the second semiconductor chip 40 is crimped (press-bonded) to the bonding surface 20a of the wafer stack 60, the peripheral edge Cs of the bonding surface 40a of the second semiconductor chip 40 due to the progress change of the bonding wave. This is to suppress the generation of voids on the sides.
  • the warpage suppressing film 45d is applied to at least the inner end portions of the outer end portion 40d 11 and the inner end portion 40d 12 .
  • the thickness t 5 of the wiring 40d 12 is thicker than the thickness t 2 of the wiring 45a 1 of the multilayer wiring layer 45 (t 4 >t 2 ).
  • the thickness t 5 of the inner end 40 d 12 of the warp suppressing film 45 d is thicker than the thickness t 3 of the bonding metal pad 47 of the multilayer wiring layer 45 .
  • the warpage suppressing film 45a of the second embodiment is also formed on the four sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) side, and has an annular plane pattern extending continuously along these four sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ). Therefore, the warp suppressing films 45d and 45b of this second embodiment extend along the peripheral edge Cs of the semiconductor chip 40 in a state in which they overlap each other in plan view.
  • the second semiconductor chip 40 according to the second embodiment includes two warpage suppressing films 45d and 45b. Therefore, in the manufacturing process of the solid-state imaging device 1B, the bonding surface 20a of the wafer stack 60 (the bonding surface 20a of the first semiconductor chip 20) and the bonding surface 40a of the second semiconductor chip 40 are bonded by direct bonding. After that, even if the thickness of the semiconductor layer 42 of the second semiconductor chip 40 is reduced, warping of the second semiconductor chip 40 caused by a decrease in the rigidity of the second semiconductor chip 40 can be further suppressed, and solid-state imaging It is possible to suppress cracks, chips, etc. of the second semiconductor chip 40, which cause a decrease in manufacturing yield of the device 1B. Therefore, according to the solid-state imaging device 1B according to the first embodiment, it is possible to further improve the manufacturing yield.
  • the thickness t 4 of the outer end 40d 11 located on the side side of the joint surface 40a is The inner end portion 40d located on the opposite side from the inner end portion 11 is thinner than the thickness t5 of the inner end portion 12 . (t 4 ⁇ t 5 ).
  • the bonding wave arrives at the corner Cr (Cr 1 , Cr 2 , Cr 3 , Cr 4 ) of the bonding surface 40a, which is the arrival position of the bonding wave spreading in a circular shape.
  • a void 68 is formed by the warpage suppressing film 45d on the corner Cr side of the joint surface 40a, gases such as inert gas and air in the atmosphere can escape. Therefore, according to the solid-state imaging device 1B according to the second embodiment, the generation of voids can be suppressed.
  • the warpage suppressing film 45d is made of the same material as the metal bonding pad 47, but it may be made of another material.
  • the warpage suppressing film 45d like the warping suppressing film 45b, may be made of a material different from that of the insulating layer of the multi-layer stacked portion 45a of the multilayer interconnection layer 45 and the uppermost insulating layer 46 of the multilayer interconnection layer 45. is preferred.
  • an insulating film such as a silicon nitride (SiN) film, a metal film such as an aluminum (Al) film, a copper (Cu) film, or an alloy film thereof, or a resin film may be used.
  • the warpage suppressing film 45d is made of, for example, a silicon nitride film.
  • FIG. 60A is a plan view schematically showing a planar pattern of a warpage suppressing film 45d included in a bonding surface 45a of a second semiconductor chip 40 according to Modification 2-1 of the second embodiment of the present technology.
  • FIG. 60B is a plan view schematically showing a planar pattern of a warp suppressing film included in the inner layer of the multilayer wiring layer 45 of the second semiconductor chip 40 according to Modification 2-1 of the second embodiment of the present technology.
  • warpage suppressing films 45d and 45b are selectively provided in the vicinity of the corner Cr of the bonding surface 42a in a plan view in the semiconductor chip 40. It is something that In the case of this modification 2-1, compared to the above-described second embodiment, it is possible to selectively strengthen measures against warpage on the corner Cr side of the bonding surface 40a of the semiconductor chip 40.
  • FIG. 61A is a plan view schematically showing a planar pattern of a warpage suppressing film included in a bonding surface of a second semiconductor chip according to Modification 2-2 of the second embodiment of the present technology.
  • FIG. 61B is a plan view schematically showing a planar pattern of a warpage suppressing film included in an inner layer of a multilayer wiring layer of a second semiconductor chip according to Modification 2-2 of the second embodiment of the present technology.
  • each of the warpage suppressing films 45d and 45c is configured with a mesh-like plane pattern shown in the above-mentioned modification 1-11.
  • this modification 2-2 compared to the above-described second embodiment, it is possible to selectively strengthen measures against warping on the corner Cr side of the bonding surface 40a of the semiconductor chip 40.
  • FIG. 62 is a principal part plan view schematically showing a configuration example of a solid-state imaging device 1C according to the third embodiment of the present technology.
  • FIG. 63 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the line a62-a62 in FIG. 62.
  • FIG. 64 is a plan view schematically showing the bonding surface side of the second semiconductor chip.
  • FIG. 65A is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the a64-a64 cutting line in FIG. 64.
  • FIG. 65B is an enlarged vertical cross-sectional view of a portion of FIG. 65A. Note that FIG. 62 corresponds to FIG. 7 of the first embodiment described above.
  • a solid-state imaging device 1C according to the third embodiment of the present technology has basically the same configuration as the solid-state imaging device 1A according to the first embodiment described above.
  • the configurations of the two semiconductor chips 40 are different. That is, as shown in FIGS. 62 to 65B, the second semiconductor chip 40 according to the third embodiment includes, in place of the warp suppressing film 45b as the warp suppressing portion shown in FIG. 8 of the first embodiment, A warpage suppressing film 45e is provided over the second bonding surface 45b and side surfaces of the multilayer wiring layer 45.
  • the other configurations are generally similar to the first embodiment described above.
  • the warp suppressing film 45e is provided over the bonding surface 40a and side surfaces of the multilayer wiring layer 45, that is, the bonding surface 40a and side surfaces of the second semiconductor chip 40.
  • the multilayer wiring layer 45 of the third embodiment includes a multilayer stacked portion 45a, a warpage suppressing film 45e, an insulating layer 46, and a bonding metal pad 47.
  • the warp suppressing film 45e is provided on the multilayer wiring layer 45 with the bonding surface side exposed.
  • the bonding surface 40a is generally flat, with the level difference between the warp suppressing film 45e and the bonding metal pad 47 and the insulating layer 46 being as small as possible.
  • the warp suppressing film 45e is selectively provided on the peripheral edge Cs side of the bonding surface 40a of the second semiconductor chip 40 in plan view.
  • the warpage suppression film 45e is similar to the warpage suppression film 45b of the above-described first embodiment, for example, on the second semiconductor chip.
  • the warpage suppressing film 45e overlaps the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40 in plan view, and is exposed from the side surface of the second semiconductor chip 40. There is.
  • the warpage suppressing film 45e like the above-described warping suppressing film 45b, is arranged on the outer peripheral portion (peripheral Cs side) of the second semiconductor chip 40 to control local film stress of the second semiconductor chip 40. Thus, warping of the second semiconductor chip 40 is suppressed.
  • the warpage suppressing film 45e a material having a different coefficient of linear expansion from the surrounding multi-layer stacked portion 45a and the insulating layer 46 is used. Further, by using a dense film with a low shrinkage rate as the warpage suppressing film 45d, the rigidity is increased. As a result, it becomes possible to suppress warpage on the peripheral side (peripheral edge Cs side) of the semiconductor chip 40 due to the difference in linear expansion coefficients.
  • the warpage suppressing film 45e is bonded to the bonding surface 20a of the first semiconductor chip 20 (the bonding surface 20a of the chip forming region 65 of the wafer stack 60) by direct bonding.
  • the bonding surface 20a of the second semiconductor chip 20 is made of a silicon oxide film
  • the warp suppressing film 45e is made of silicon nitride, so that the bonding surface 20a of the base member 20 and the warp suppressing film 45e are Bonding strength can be increased.
  • the silicon nitride film is useful as the warpage suppression film 45e that suppresses warpage of the second semiconductor chip 40.
  • a warpage suppressing film 45e made of a silicon nitride film is provided on the peripheral edge Cs side of the bonding surface 40a of the second semiconductor chip 40, and this warping suppressing film 45e is directly bonded to the bonding surface 20a of the first semiconductor chip 20.
  • the bonding strength between the first semiconductor chip 20 and the peripheral edge Cs side of the second semiconductor chip 40 can be increased while suppressing warpage of the second semiconductor chip 40.
  • problems such as peeling of the second semiconductor chip 40 from the first semiconductor chip 20 can be suppressed, so that it is possible to improve the manufacturing yield of the solid-state imaging device 1C.
  • the warpage suppressing film 45e has a thickness t5 thicker than a width W3 (t5>W3).
  • the warpage suppressing film 45e made of a silicon nitride film is used.
  • the film is not limited to a silicon nitride film as long as it can increase the bonding strength with the bonding surface 40a of the second semiconductor chip 40.
  • FIG. 66 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure of a second semiconductor chip according to modification example 3-1 of the third embodiment of the present technology.
  • the warpage suppressing film 45e extends over the bonding surface 40a of the semiconductor chip 40 and the back surface opposite to the bonding surface 40a, and the multilayer wiring layer 45 and covers each side of the semiconductor layer 42.
  • FIG. 67 is a vertical cross-sectional view schematically showing a configuration example of the solid-state imaging device 1D according to the fourth embodiment of the present technology.
  • FIG. 68 is a plan view schematically showing the bonding surface 40a side of the second semiconductor chip 40.
  • FIG. 69 is a plan view schematically showing the bonding surface 20a side of the first semiconductor chip 20.
  • a solid-state imaging device 1D according to the fourth embodiment of the present technology has basically the same configuration as the solid-state imaging device 1A according to the first embodiment described above.
  • the configurations of the two semiconductor chips 40 are different. That is, as shown in FIGS. 67 and 68, the second semiconductor chip 40 according to the fourth embodiment includes, in place of the warp suppressing film 45b as the warp suppressing portion shown in FIG. 8 of the first embodiment, A warpage suppressing film 45f is provided over the second bonding surface 45b and side surfaces of the multilayer wiring layer 45.
  • the other configurations are generally similar to the first embodiment described above.
  • the warp suppressing film 45f is provided on the multilayer wiring layer 45 with the bonding surface side exposed.
  • the bonding surface 40a is generally flat, with the difference in level between the warp suppressing film 45f and the bonding metal pad 47 and the insulating layer 46 being as small as possible.
  • the warpage suppressing film 45f of the fourth embodiment is formed, for example, in the same process as the bonding metal pad 47, and is made of the same metal material as the bonding metal pad 47, although it is not limited thereto.
  • the warpage suppressing film 45f is not limited to this, for example, similarly to the warping suppressing film 45e of the third embodiment described above, the four sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) side, and has an annular plane pattern extending continuously along these four sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ).
  • the warpage suppressing film 45e overlaps the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40 in plan view, and is exposed from the side surface of the second semiconductor chip 40. There is.
  • the first semiconductor chip 20 of the fourth embodiment includes a dummy pad 27f on the bonding surface 20a, corresponding to the warpage suppressing film 45f of the second semiconductor chip 40.
  • the dummy pad 27f is provided on the bonding surface 20 of the first semiconductor chip 20 so as to overlap the warpage suppressing film in plan view, and is configured in the same annular planar pattern as the warping suppressing film.
  • the dummy pad 27f is formed, for example, in the same process as the bonding metal pad 27, and is made of the same metal material as the bonding metal pad 27. This dummy pad 27f differs from the metal bonding pad 27 in that it is not used for electrical connection and, for example, is not supplied with a potential. As shown in FIG.
  • the dummy pad 27f of the first semiconductor chip 20 and the warpage suppressing film 45f of the second semiconductor chip 40 are connected to the bonding surface 20a of the first semiconductor chip 20 and the bonding surface of the second semiconductor chip 40. Similar to the connection with 40a, they are connected by direct bonding.
  • the peripheral edge portions of the first semiconductor chip 20 and the second semiconductor chip 40 are The bonding strength with the Cs side can be increased, and problems such as peeling of the second semiconductor chip 40 from the first semiconductor chip 20 can be suppressed. Therefore, the manufacturing yield can also be improved in the solid-state imaging device 1D according to the fourth embodiment.
  • FIG. 70 is a main part plan view schematically showing a configuration example of a solid-state imaging device according to a fifth embodiment of the present technology.
  • FIG. 71 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the cutting line a70-a70 in FIG.
  • FIG. 72 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the b70-b70 cutting line in FIG.
  • a solid-state imaging device 1E according to the fifth embodiment of the present technology has basically the same configuration as the solid-state imaging device 1A according to the first embodiment described above.
  • the configurations of the two semiconductor chips 40 are different.
  • the second semiconductor chip 40 according to the fifth embodiment includes, in place of the warp suppressing film 45b as the warp suppressing portion shown in FIG. 8 of the first embodiment, A modified layer 81 provided on the semiconductor layer 42 is provided.
  • the other configurations are generally similar to the first embodiment described above.
  • the second semiconductor chip 40 shown in FIGS. 70 to 72 has a first surface (element formation surface, main surface) and a second surface (
  • the semiconductor layer 42 includes a semiconductor layer 42 having a back surface 42b), and a multilayer wiring layer 45 provided on the first surface side of the semiconductor layer 42.
  • the second semiconductor chip 40 of the fifth embodiment includes a multilayer wiring layer 45 including a second bonding surface 40a, and a semiconductor layer 42 having a rectangular back surface 42b on the side opposite to the multilayer wiring layer 45 side.
  • a modified layer 81 that is provided on the second semiconductor layer 42 and serves as a warpage suppressing section that suppresses warping of the second semiconductor chip 40.
  • the back surface 42b of the semiconductor layer 42 is sometimes referred to as the back surface located on the opposite side to the bonding surface 40a of the second semiconductor chip 40.
  • the back surface 42b of the semiconductor layer 42 has a rectangular shape similarly to the bonding surface 40a.
  • the back surface 42b of the semiconductor layer 42 has two sides 42b 1 and 42ba 2 located on opposite sides in the X direction, and two sides 42ba 3 and 42b 4 located on opposite sides in the Y direction. .
  • the two sides 42b 1 and 42b 2 extend in the Y direction.
  • the two sides 42b 3 and 42b 4 extend in the X direction.
  • the two sides 42b 1 and 42b 2 are sometimes referred to as long sides. Further, the two sides 42ba 3 and 42ba 4 are sometimes referred to as short sides.
  • the second semiconductor chip 40 has a peripheral edge Cv including four sides 42b 1 , 42b 2 , 42b 3 and 42b 4 on the back surface 42b.
  • the modified layer 81 is selectively provided on the peripheral edge Cv side of the back surface 42b of the semiconductor layer 42 in plan view.
  • the modified layer 81 is provided on the four sides (42b 1 , 42b 2 , 42b 3 , 42b 4 ) of the back surface 42b of the semiconductor layer 42, and The annular plane pattern extends continuously along these four sides (42b 1 , 42b 2 , 42b 3 , 42b 4 ).
  • the modified layer 81 overlaps the sides (42b 1 , 42b 2 , 42b 3 , 42b 4 ) of the back surface 42b of the semiconductor layer 42 in plan view, and is exposed from the side surface of the semiconductor layer 42 .
  • the modified layer 81 is arranged in the outer peripheral portion (peripheral Cs side) of the second semiconductor chip 40, that is, in the outer peripheral portion (peripheral Cv side) of the semiconductor layer 42, similarly to the warpage suppressing film 45b described above. , the local film stress of the second semiconductor chip 40 is controlled, and warping of the second semiconductor chip 40 is suppressed.
  • the modified layer 81 has disordered crystallinity.
  • the modified layer 81 can be formed, for example, by condensing a laser beam with a transparent wavelength into the semiconductor layer 42 . When the condensed energy is high, the material locally vaporizes inside the semiconductor layer 42 and vacancies are formed, so that a modified layer 81 with disordered crystallinity can be formed.
  • the modified layer 81 includes, for example, a polycrystalline or amorphous region.
  • the modified layer 81 formed in this manner has a lower density than the surrounding single crystal in the semiconductor layer, and therefore contains compressive stress.
  • the modified layer 81 can be composed of band-shaped pores having a predetermined width, or can be composed of a pattern in which a plurality of pores are present in a dot shape. Further, the modified layer 81 can also be configured with a pattern in which a plurality of linear pores are present. Compressive stress is inherent in any of the modified layers 81.
  • the second semiconductor chip 40 according to the fifth embodiment includes a modified layer 81 provided in the semiconductor layer 42 as a warpage suppressing section that suppresses warpage of the second semiconductor chip 40. Therefore, in the manufacturing process of the solid-state imaging device 1E, the bonding surface 20a of the wafer stack 60 (the bonding surface 20a of the first semiconductor chip 20) and the bonding surface 40a of the second semiconductor chip 40 are bonded by direct bonding. After that, even if the thickness of the semiconductor layer 42 of the second semiconductor chip 40 is reduced, warping of the second semiconductor chip 40 due to a decrease in the rigidity of the second semiconductor chip 40 can be suppressed, and the solid-state imaging device 1F It is possible to suppress cracking, chipping, etc. of the second semiconductor chip 40, which causes a decrease in manufacturing yield. Therefore, according to the solid-state imaging device 1E according to the fifth embodiment, it is possible to further improve the manufacturing yield.
  • modified layer 81 is preferably formed at a depth that remains even after the thickness of the semiconductor layer 42 of the second semiconductor chip is reduced.
  • FIG. 73 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure of a solid-state imaging device according to modification example 5-1 of the fifth embodiment of the present technology.
  • this modification 5-1 is a combination of the above-described embodiment 5 and the warpage suppressing film 45b of the above-described first embodiment. According to this modification 5-1, warping of the second semiconductor chip 40 can be suppressed more effectively than in the fifth embodiment described above.
  • FIG. 74 is a principal part plan view schematically showing a configuration example of a solid-state imaging device according to a sixth embodiment of the present technology.
  • FIG. 75 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the cutting line a75-a75 in FIG.
  • FIG. 76 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the b75-b75 cutting line in FIG. 75.
  • the solid-state imaging device 1F according to the sixth embodiment of the present technology has basically the same configuration as the solid-state imaging device 1E according to the fifth embodiment described above.
  • the configurations of the two semiconductor chips 40 are different.
  • the second semiconductor chip 40 according to the sixth embodiment has a modified layer 81 as a warp suppressing portion shown in FIGS. 70 to 72 of the fifth embodiment described above. Instead, a thick portion 82a included in the back surface 42b of the semiconductor layer 42 is provided.
  • the other configurations are generally similar to the fifth embodiment described above.
  • the back surface 42b of the semiconductor chip 40 of the sixth embodiment includes a thin portion (first portion) having a first thickness and a second portion thicker than the first thickness. a thick portion (second portion) having a thickness of .
  • the thick portion is provided on the peripheral edge Cv side of the back surface 42b of the semiconductor chip 40.
  • the thick portions 82a include, but are not limited to, four sides (42b 1 , 42b 2 , 42b 3 , 42b 4 ) of the back surface 42b of the semiconductor layer 42, for example.
  • the thick portion 82a overlaps the sides (42b 1 , 42b 2 , 42b 3 , 42b 4 ) of the back surface 42b of the semiconductor layer 42 in plan view, and is included in the side surface of the semiconductor layer 42 .
  • the thin portion 82b is provided in the central region of the back surface 42 of the second semiconductor chip 40, and is depressed closer to the multilayer wiring layer 45 than the thick portion 82a.
  • the thick portion 82a is provided in the peripheral region of the back surface 42 of the second semiconductor chip 40, and protrudes beyond the thin portion 82b toward the side opposite to the multilayer wiring layer 45 side. That is, the back surface 42b of the second semiconductor chip 40 of the sixth embodiment has a stepped portion formed by a thin portion (first portion) 82b and a thick portion (second portion) 82a having relatively different thicknesses. 82 included.
  • the back surface 42 of the second semiconductor chip 40 is configured to include a stepped portion 82 formed by a thin portion (first portion) 82b and a thick portion (second portion) 82a having relatively different thicknesses.
  • the bending rigidity of the second semiconductor chip 40 in the Z direction can be increased. Therefore, in the manufacturing process of the solid-state imaging device 1F, after the bonding surface 20a of the wafer stack 60 (the bonding surface 20a of the first semiconductor chip 20) and the bonding surface 40a of the second semiconductor chip 40 are bonded by direct bonding.
  • the manufacturing yield can also be improved in the solid-state imaging device 1F according to the sixth embodiment.
  • the thick portion 82a of the semiconductor layer 45 is continuously extended along the four sides (42b 1 , 42b 2 , 42b 3 , 42b 4 ) of the back surface 42b of the second semiconductor chip 40.
  • the thick portion 82a of the annular plane pattern has been described, the thick portion 82a is not limited to the annular plane pattern of the sixth embodiment described above.
  • FIG. 77A is a principal part plan view schematically showing a configuration example of a solid-state imaging device according to Modification 2-1 of the sixth embodiment of the present technology.
  • FIG. 77B is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the b77-b77 cutting line in FIG. 77A.
  • this modification 6-1 on the back surface 42b of the second semiconductor chip 40, four corners Cw (Cw 1 , Cw 2 , Cw 3 , Cw 4 ) have thick walls.
  • a portion 82a is provided.
  • the thick portion 82a of this modification 6-1 overlaps the corner portion Cw (Cw 1 , Cw 2 , Cw 3 , Cw 4 ) in plan view.
  • the warping of the second semiconductor chip 40 can be suppressed as in the sixth embodiment described above. Further, in particular, in this modification 6-1, warping on the corner Cw side of the semiconductor layer 42 of the second semiconductor chip 40 (the corner Cr side of the bonding surface 40a) can be suppressed.
  • FIG. 78A is a principal part plan view schematically showing a configuration example of a solid-state imaging device according to Modification 6-2 of the sixth embodiment of the present technology.
  • FIG. 78B is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the a78-a78 cutting line in FIG. 78A.
  • FIG. 78C is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the b78-b78 cutting line in FIG. 78A.
  • this modification 6-2 has four corners Cw (Cw 1 , Cw 2 , Cw 3 , Cw 4 ) on the back surface 42b of the semiconductor layer 42 of the second semiconductor chip 40.
  • the thick portion 82a is configured with an X-shaped planar pattern extending from the sides toward the center. This X-shaped thick portion 82a extends inward from the corner Cw (Cw 1 , Cw 2 , Cw 3 , Cw 4 ) included in the peripheral edge Cv of the back surface 42 b of the semiconductor layer 42 .
  • warpage of the second semiconductor chip 40 can be suppressed, similar to the sixth embodiment described above. Further, in this modification 6-2 as well, warping can be particularly suppressed on the corner Cw side of the semiconductor layer 42 of the second semiconductor chip 40 (the corner Cr side of the bonding surface 40a).
  • FIG. 79A is a principal part plan view schematically showing a configuration example of a solid-state imaging device according to Modification 6-3 of the sixth embodiment of the present technology.
  • FIG. 79B is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the b79-b79 cutting line in FIG. 79A.
  • this modification 6-3 has a first portion extending in the X direction and a second portion extending in the Y direction on the back surface 42b of the semiconductor layer 42 of the second semiconductor chip 40.
  • the thick portion 82a is constructed of a cross-shaped planar pattern in which the cross sections intersect at the center. This cross-shaped thick portion 82a extends inward from the sides (42b 1 , 42b 2 , 42b 3 , 42b 4 ) included in the peripheral edge Cv of the back surface 42b of the semiconductor layer 42 .
  • FIG. 80A is a principal part plan view schematically showing a configuration example of a solid-state imaging device according to modification example 6-4 of the sixth embodiment of the present technology.
  • FIG. 80B is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the b80-b80 cutting line in FIG. 80A.
  • a diagonal film is formed in the vicinity of the corner Cw of the back surface 42b of the semiconductor layer 42 of the second semiconductor chip 40 over two sides with different stretching directions.
  • a thick portion 82a having an extending inclined shape is provided. This inclined thick portion 82a extends inward from the side (42b 1 , 42b 2 , 42b 3 , 42b 4 ) included in the peripheral edge Cv of the back surface 42b of the semiconductor layer 42 .
  • the warping of the second semiconductor chip 40 can be suppressed as in the sixth embodiment described above.
  • warping can be particularly suppressed on the corner Cw side of the semiconductor layer 42 of the second semiconductor chip 40 (the corner Cr side of the bonding surface 40a).
  • FIG. 81A is a principal part plan view schematically showing a configuration example of a solid-state imaging device according to modification example 6-5 of the sixth embodiment of the present technology.
  • FIG. 81B is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the cutting line a81-a81 in FIG. 81A.
  • this modification 6-5 is a combination of the above-described Embodiment 6 and the warp suppressing film 45b of the above-described first embodiment. According to this modification 6-5, warping of the second semiconductor chip 40 can be suppressed more effectively than in the sixth embodiment described above.
  • FIG. 82 is a principal part plan view schematically showing a configuration example of a solid-state imaging device according to a seventh embodiment of the present technology.
  • FIG. 83 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the line a82-a782 in FIG.
  • FIG. 84 is a plan view schematically showing the bonding surface side of the second semiconductor chip. Note that FIG. 82 corresponds to FIG. 7 of the first embodiment described above.
  • a solid-state imaging device 1G according to the seventh embodiment of the present technology basically has the same configuration as the solid-state imaging device 1A of the first embodiment described above.
  • the configuration of the semiconductor chip 40 is different. That is, as shown in FIGS. 83 to 84, the semiconductor chip 40 of the seventh embodiment includes a weak bonding portion 85 in place of the warpage suppressing film 45b shown in FIG. 8 of the first embodiment described above.
  • the other configurations are generally similar to the first embodiment described above.
  • the weak bonding portion 85 is included in the bonding surface 40a of the second semiconductor chip 40, together with the insulating layer 46 of the multilayer wiring layer 45 and the bonding metal pad 47.
  • the weak bonding portion 85 is made of a material that has a weaker bonding force with the bonding surface 20a of the first semiconductor chip 20 than the insulating layer 46 of the multilayer wiring layer 45. That is, the second bonding surface 40a of the second semiconductor chip 40 of the seventh embodiment has a bonding surface 20a with the insulating layer 46 included in the multilayer wiring layer 45 and the bonding surface 20a of the first semiconductor chip 20 with respect to the insulating layer 46.
  • a weak joint portion 85 having a weak joining force is included.
  • the weak joint portion 85 is made of, for example, a porous membrane. Since a porous film includes a plurality of pores, its bonding force with a partner is weaker than that of a film formed by a film forming method such as a CVD method.
  • the bonding wave when directly bonding the second semiconductor chip to the bonding surface of the first semiconductor chip affects the bonding force between the bonding surface of the first semiconductor chip and the bonding surface of the second semiconductor chip, and places where the bonding force is weak. In this case, the progress speed of the bonding wave becomes slower. That is, on the bonding surface of the second semiconductor chip, the bonding wave travels slower in the weak bond than in the insulating layer between the insulating layer and the weak bond.
  • the weak bonding portion 85 is provided in the insulating layer 46 of the multilayer wiring layer 45 with the bonding surface side exposed from the bonding surface 40a.
  • the bonding surface 40a is generally flat with a step difference between the weak bonding portion 85 and the bonding metal pad 47 and the insulating layer 46 as small as possible.
  • the weak bonding portion 85 and the insulating layer 46 are directly bonded to the bonding surface 20a of the first semiconductor chip 20.
  • the weak bonding portion 85 is provided on the peripheral edge Cs side of the bonding surface 40a of the second semiconductor chip 40. As shown in FIGS. In the seventh embodiment, for example, although not limited thereto, it is provided on the four sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40; It has an annular plane pattern that extends continuously along three sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ).
  • the weak bonding portion 85 overlaps the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40 in plan view, and is located on the side surface of the second semiconductor chip 40, that is, the multilayer wiring. It is exposed from the side surface of layer 45.
  • the bonding surface 40a of the second semiconductor chip 40 is the bonding surface 20a of the wafer stack 60 (the bonding surface 20a of the first semiconductor chip 20), as shown in FIG. 29 of the first embodiment described above. ) is joined by direct bonding.
  • the bonding surface 40a of the second semiconductor chip 40 is connected to the bonding surface of the wafer stack 60 so that bonding waves are generated radially from the center to the periphery of the second semiconductor chip 40 on a two-dimensional plane. 20a (bonding surface 20a of the first semiconductor chip 20).
  • the bonding waves are formed by the sides (40a 1 , 40a 2 , 40a 2 , 40a 2 , 40a 3 , 40a 4 ).
  • the bonding wave that has arrived at the side of the bonding surface 40a increases its traveling speed and advances along the side of the bonding surface 40a, reaching the corner Cr of the bonding surface 40a, which is the arrival position of the bonding wave that spreads radially. Be proactive. Therefore, in the conventional second semiconductor chip, voids were likely to occur at the corners of the bonding surface.
  • the bonding surface 40a of the second semiconductor chip 40 of the seventh embodiment is closer to the insulating layer 46 included in the multilayer wiring layer 45 than to the first semiconductor chip than the insulating layer 46.
  • 20 includes a weak joint portion 85 having a weak joint force with the joint surface 20a of the joint surface 20a.
  • the weak joint portion 85 is provided on the peripheral edge Cs side of the joint surface 40a (side 40a 1 side, side 40a 2 side, side 40a 3 side, side 40a 4 side). Therefore, the arrival of the bonding wave to the peripheral edge Cs of the bonding surface 40a can be delayed.
  • the weak joint portion 85 extends along the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the joint surface 40a. Therefore, the speed of the bonding wave traveling along the side of the bonding surface 40a can be slowed down. As a result, in the manufacturing process, the arrival time difference between the bonding waves that advance along the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40 and the bonding waves that spread radially causes the second semiconductor chip 40 to It is possible to suppress voids occurring in the corner portion Cr. Therefore, according to the solid-state imaging device 1G according to the seventh embodiment, it is possible to improve the manufacturing yield.
  • FIG. 85A is a vertical cross-sectional view schematically showing a configuration example of a solid-state imaging device according to Modification Example 7-1 of the seventh embodiment of the present technology. As shown in FIG. 85A, in this modification 7-1, weak bonding portions 85 are scattered along the sides of the bonding surface of the second semiconductor chip. This modification 7-1 also provides the same effects as the seventh embodiment described above.
  • FIG. 85B is a vertical cross-sectional view schematically showing a configuration example of a solid-state imaging device according to Modification Example 7-2 of the seventh embodiment of the present technology.
  • this modification 7-2 is a combination of the above-described embodiment 7 and the warpage suppressing film 45b of the above-described first embodiment.
  • warping of the second semiconductor chip 40 can be suppressed, and generation of voids due to bonding waves can be suppressed.
  • the porous weak joint part 85 is provided on the peripheral edge Cs side of the joint surface 40a of the second semiconductor chip 40.
  • a dummy pad is used as the weak joint part 85. It's okay.
  • a material for example, Cu that has a weaker bonding force with the bonding surface 20a of the first semiconductor chip 20 than with the insulating layer 46 of the second semiconductor chip 40 is selected as the dummy pad.
  • FIG. 86 is a principal part plan view schematically showing a configuration example of a solid-state imaging device according to an eighth embodiment of the present technology.
  • FIG. 87A is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the line a86a-a86a in FIG. 86.
  • FIG. 87B is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the line a86b-a86b in FIG. 86.
  • FIG. 88 is a plan view schematically showing the bonding surface side of the second semiconductor chip. Note that FIG. 86 corresponds to FIG. 7 of the first embodiment described above. Further, in FIG. 88, dot-like hatching is added to the bonding surface area in order to make the drawing easier to read.
  • a solid-state imaging device 1H according to the eighth embodiment of the present technology basically has the same configuration as the solid-state imaging device 1G of the seventh embodiment described above, and a second The configuration of the semiconductor chip 40 is different. That is, as shown in FIGS. 86 to 88, in the semiconductor chip 40 of the eighth embodiment, the peripheral edge Cs (side 40a 1 , side 40a 2 , side 40a 3 , side 40a 4 ) of the bonding surface 40a is meandering. ing.
  • the semiconductor chip 40 of this eighth embodiment does not include the weak junction 85 shown in FIG. 88 of the seventh embodiment described above.
  • the semiconductor chip 40 of the twenty-eighth embodiment also has a recess 86 extending inward from the side surface of the semiconductor chip 40.
  • the peripheral edge portion Cs includes a first peripheral edge portion Cs 1 and a second peripheral edge located inside the first peripheral edge portion Cs 1 in plan view.
  • the portions Cs 2 are arranged repeatedly in one direction in a meandering shape.
  • the planar shape of the recess is reflected in the peripheral edge Cs of the joint surface 40a.
  • the recesses 86 of the second semiconductor chip 40 are repeatedly arranged in the extending direction of the peripheral edge Cs of the bonding surface 40a in plan view.
  • the recess 86 of the semiconductor chip 40 extends from the bonding surface 40a of the semiconductor chip 40 toward the back surface 42b.
  • one end of the recess 86 is included in the bonding surface 40a of the semiconductor chip 40, and the other end is spaced apart from the back surface 42b of the semiconductor chip 40.
  • the recess 86 has, for example, a hexahedral shape, and among the six surfaces, the surface on the bonding surface 40a side and the surface on the side surface of the semiconductor chip 40 are open surfaces, and the remaining four surfaces are surrounded by the insulating layer 45. ing.
  • the peripheral edge Cs of the bonding surface 40a is meandering. Therefore, without increasing the planar size of the second semiconductor chip 40, the effective length of the peripheral edge can be made larger than the distance connecting two opposite corners of the bonding surface with a straight line. It can be made longer. As a result, in the manufacturing process, as shown in FIG. 29, the bonding surface 40a of the second semiconductor chip 40 is adjusted so that a bonding wave is generated from the center to the periphery on a two-dimensional plane of the second semiconductor chip 40.
  • the wafer stack 60 When the wafer stack 60 is crimped (press-bonded) to the bonding surface 20a, it progresses along the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40, and the corners of the bonding surface are
  • the arrival of the bonding wave at the bonding surface 40 can be delayed due to the difference in arrival time between the bonding wave that advances along the sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) and the bonding wave that spreads radially. It is possible to suppress voids generated in the corner portion Cr of the second semiconductor chip 40. Therefore, according to the solid-state imaging device 1G according to the eighth embodiment, it is possible to improve the manufacturing yield similarly to the solid-state imaging device 1F according to the seventh embodiment described above.
  • FIG. 89 is a vertical cross-sectional view schematically showing a configuration example of a solid-state imaging device according to modification example 8-1 of the eighth embodiment of the present technology.
  • the recess 86 is filled with an insulating material 87.
  • the insulating material 87 an organic material such as a silicon oxide film or a silicon nitride film, or an organic material such as a resin can be used.
  • the insulating material 87 is formed in the recess 86 after the bonding surface 20a of the wafer stack 60 (the bonding surface 20a of the first semiconductor chip 20) and the bonding surface 40a of the second semiconductor chip 40 are directly bonded.
  • This modification 8-1 also provides the same effects as the eighth embodiment described above.
  • FIG. 90 is a principal part plan view schematically showing a configuration example of a solid-state imaging device according to a ninth embodiment of the present technology.
  • FIG. 91A is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the line a90a-a90a in FIG.
  • FIG. 91B is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the line a90b-a90b in FIG.
  • FIG. 92 is a plan view schematically showing the bonding surface side of the second semiconductor chip. Note that FIG. 90 corresponds to FIG. 7 of the first embodiment described above.
  • a solid-state imaging device 1I according to the ninth embodiment of the present technology has basically the same configuration as the solid-state imaging device 1H of the eighth embodiment described above, and a second The structure of the recess 86 of the semiconductor chip 40 is different. That is, as shown in FIGS. 90 to 92, the recess 86 of the ninth embodiment extends from the bonding surface 40a to the back surface 42b of the second semiconductor chip 40, and is included in each of the bonding surface 40a and the back surface 42b. It is.
  • FIG. 93 is a principal part plan view schematically showing a configuration example of a solid-state imaging device according to a tenth embodiment of the present technology.
  • FIG. 94 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the cutting line a93-a93 in FIG.
  • FIG. 95 is a plan view schematically showing the bonding surface side of the second semiconductor chip.
  • FIG. 96 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along the b95-b95 cutting line in FIG. 95.
  • FIG. 97 is a plan view schematically showing the bonding surface side of the first semiconductor chip.
  • a solid-state imaging device 1J according to the tenth embodiment of the present technology has basically the same configuration as the solid-state imaging device 1A according to the first embodiment described above.
  • the configurations of the two semiconductor chips 40 are different. That is, at least one of the bonding surfaces 20a of the first semiconductor chip 20 and the bonding surface 40a of the second semiconductor chip 40 has a weak bonding region 91 and a strong bonding force that are relatively different from each other. one of the weakly bonded regions 91 is provided on the peripheral edge side of one of the bonded surfaces.
  • the bonding surface 40 of the second semiconductor chip 40 includes a weak bonding region 91 and a strong bonding region 92.
  • the weak bonding regions 91 are located on opposite sides in the X direction among the four sides (40a 1 , 40a 2 , 40a 3 , 40a 4 ) of the bonding surface 40a of the second semiconductor chip 40. It is disposed on the two long sides (40a 1 , 40a 2 ) located at , and extends along the respective long sides (40a 1 , 40a 2 ).
  • FIG. 95 shows an example in which the weakly bonded region 91 is not in contact with the peripheral edge Cs in plan view, the present embodiment is not limited to this.
  • the weak bonding region 91 may be in contact with the peripheral edge Cs in a plan view.
  • the weak bonding region 91 is composed of a continuously extending solid conductive film 91a.
  • the conductive film 91a is made of a metal material such as Cu, W, Al, or Ru, and has a hydrophobic bonding surface (surface).
  • the conductive film 91a having a hydrophobic bonding surface has a weaker bonding force with the bonding surface 20a of the first semiconductor chip 20 than the insulating layer 46 of the multilayer wiring layer 45.
  • Strong bonding region 92 includes insulating layer 46 and bonding metal pad 47 . That is, the weak bonding region 91 has a weaker bonding force with the bonding surface of the first semiconductor chip 20 than the strong bonding region 92 .
  • the bonding surface 40a of the second semiconductor chip 40 is configured to include a weak bonding region 91 and a strong bonding region 92 having relatively different bonding strengths with the bonding surface 20a of the first semiconductor chip 20, and
  • the weak bonding region 91 on the side (42a 1 , 42a 2 ) side of the bonding surface 40a of the chip 40, bonding waves to the peripheral portion Cs (side 42a 1 , side 42a 2 ) of the bonding surface 40a are formed.
  • the weak bonding region 91 extends along the sides (40a 1 , 40a 2 ) of the bonding surface 40a. Therefore, the speed of the bonding wave traveling along the side of the bonding surface 40a can be slowed down.
  • FIG. 98 is a diagram showing types of arrangement patterns in which weak bonding regions 91 and 93 are arranged on the bonding surfaces 20a and 40a of the first semiconductor chip 20 and the second semiconductor chip 40, respectively.
  • the bonding surface 20a of the first semiconductor chip 20 includes a weak bonding region 93 and a strong bonding region 94 having relatively different bonding strengths with the bonding surface 40a of the second semiconductor chip 40.
  • the bonding surface 40a of the second semiconductor chip 40 includes a weak bonding region 91 and a strong bonding region 92 having relatively different bonding strengths with the bonding surface 20a of the first semiconductor chip 20.
  • FIG. 98(a) is an example in which weak bonding regions 91 and 93 are arranged on the two long sides of the bonding surfaces 20a and 40a in each of the first semiconductor chip 20 and the second semiconductor chip 40, respectively.
  • FIG. 98(b) shows that in each of the first semiconductor chip 20 and the second semiconductor chip 40, weak bonding regions 91 and 93 are formed on the two long sides and the two short sides of the bonding surfaces 20a and 40a, respectively. This is an example of the arrangement.
  • FIG. 98(c) is an example in which weak bonding regions 91 and 93 are arranged on the two long sides of the bonding surfaces 20a and 40a in each of the first semiconductor chip 20 and the second semiconductor chip 40, respectively. .
  • the weak bonding regions 91 and 93 in this example have a planar pattern having a portion whose width gradually increases along the side from the center of the bonding surfaces 20a and 40a toward the side.
  • Modification 10-1 shown in FIGS. 98(a), (b), and (c) also provides the same effects as the solid-state imaging device 1J according to the tenth embodiment described above.
  • FIG. 99 is a diagram showing types of arrangement patterns in which weak bonding regions 91 are arranged on the bonding surface 40a of the second semiconductor chip 40 among the first semiconductor chip 20 and the second semiconductor chip 40.
  • the arrangement patterns of the weak bonding regions 91 in FIGS. 99(a), (b), and (c) are the same as those in FIGS. 98(a), (b), and (c) described above.
  • Modification 10-2 shown in FIGS. 99(a), (b), and (c) also provides the same effects as the solid-state imaging device 1J according to the tenth embodiment described above.
  • FIG. 100 is a diagram showing types of arrangement patterns in which weak bonding regions 93 are arranged on the bonding surface 20a of the first semiconductor chip 20 among the first semiconductor chip 20 and the second semiconductor chip 40.
  • the arrangement patterns of the weak bonding regions 93 in FIGS. 100(a), (b), and (c) are the same as those in FIGS. 98(a), (b), and (c) described above.
  • Modification 10-3 shown in FIGS. 100 ((a), (b), and (c)) also provides the same effects as the solid-state imaging device 1J according to the tenth embodiment described above.
  • ⁇ Modification 10-4> In a modification 10-4 shown in FIG. 101, the weak junction regions 91 and 93 of both the first semiconductor chip 20 and the second semiconductor chip 40 are formed of a solid conductive film 91a, similar to the tenth embodiment described above. This is what I did. This modification 10-4 also provides the same effects as the solid-state imaging device 1J according to the tenth embodiment described above.
  • ⁇ Modification 10-5> In a modification 10-5 shown in FIG. 102, weak bonding regions 91 and 93 of both the first semiconductor chip 20 and the second semiconductor chip 40 are spaced apart by a predetermined distance in the extending direction of the sides of the bonding surfaces 20a and 40a.
  • the structure includes a plurality of conductive films 91b arranged repeatedly. This modification 10-5 also provides the same effects as the solid-state imaging device 1J according to the tenth embodiment described above.
  • Modification 10-6 shown in FIG. 103 is one in which the surface roughness of the weak bonding regions 91 and 93 of both the first semiconductor chip 20 and the second semiconductor chip 40 is made rougher than the surface roughness of the strong bonding regions 92 and 93. It is. In this modification 10-6, the overall surface roughness of each of the weak bonding regions 91 and 93 is made rougher than that of the strong bonding regions 92 and 94. The bonding force of the bonding surfaces 20a and 40a depends on the roughness of the surfaces, and the bonding force of the bonding surface with a rougher surface is smaller. This modification 10-5 also provides the same effects as the solid-state imaging device 1J according to the tenth embodiment described above.
  • Modification 10-7 shown in FIG. 104 is one in which the surface roughness of the weak bonding regions 91 and 93 of both the first semiconductor chip 20 and the second semiconductor chip 40 is made rougher than the surface roughness of the strong bonding regions 92 and 93. It is. In this modification 10-7, the surface roughness of a portion of each of the weak bonding regions 91 and 93 is made rougher than that of the strong bonding regions 92 and 94.
  • Modification 10-8 shown in FIG. 105 includes a recess 93a extending along the side extending direction on the bonding surface 20a of the first semiconductor chip 20 of the first semiconductor chip 20 and the second semiconductor chip 40.
  • a weak bonding region 93 is formed on the bonding surface 20a of the first semiconductor chip 20.
  • This modification 10-7 also provides the same effects as the solid-state imaging device 1J according to the tenth embodiment described above.
  • the recess 93a is provided in the bonding surface 20a of the first semiconductor chip 20, but the recess 93a is provided in the bonding surface 40a of the second semiconductor chip 40, and the recess 93a is also provided in the bonding surface 40a of the second semiconductor chip 40.
  • a weak bonding region may also be formed. Further, a recess 93a may be formed in each of the bonding surfaces 20a, 40a of the first semiconductor chip 20 and the second semiconductor chip 40, and a weak bonding region may be formed in each of the bonding surfaces 20a, 40.
  • a recess 93b is formed in the bonding surface 20a of the first semiconductor chip 20 of the first semiconductor chip 20 and the second semiconductor chip 40 along the extending direction of the sides of the bonding surface.
  • the weak bonding regions are formed on the bonding surface 20a of the first semiconductor chip 20 by repeatedly arranging them at intervals of .
  • This modification 10-8 also provides the same effects as the solid-state imaging device 1J according to the tenth embodiment described above.
  • the recess 93b is provided in the bonding surface 20a of the first semiconductor chip 20, but the recess 93b is provided in the bonding surface 40a of the second semiconductor chip 40, and the recess 93b is provided in the bonding surface 40a of the second semiconductor chip 40.
  • a weak bonding region may also be formed.
  • a recess 93b may be formed in each of the bonding surfaces 20a and 40a of the first semiconductor chip 20 and the second semiconductor chip 40, thereby forming a weak bonding region in each of the bonding surfaces 20a and 40.
  • ⁇ Modification 10-10> In a modification 10-10 shown in FIG. 107, the bonding surfaces 20a and 20b of the first semiconductor chip 20 and the second semiconductor chip 40 are made hydrophobic, and a hydrophobic region 95a extends along the extending direction of the side. Weak bonding regions 91 and 93 are formed on each of the bonding surfaces 20a and 40a.
  • This modification 10-10 also provides the same effects as the solid-state imaging device 1J according to the tenth embodiment described above. Note that the hydrophobic weak bonding region may be formed on the bonding surfaces 20a and 40a of either the first semiconductor chip 20 or the second semiconductor chip 40.
  • ⁇ Modification 10-11> In a modification 10-9 shown in FIG. 108, the bonding surfaces 20a and 20b of the first semiconductor chip 20 and the second semiconductor chip 40 are made hydrophobic, and hydrophobic regions 95b are scattered along the extending direction of the sides. Weak bonding regions 91 and 93 are formed on the bonding surfaces 20a and 40a, respectively.
  • This modification 10-11 also provides the same effects as the solid-state imaging device 1J according to the tenth embodiment described above. Note that the hydrophobic weak bonding region may be formed on the bonding surfaces 20a and 40a of either the first semiconductor chip 20 or the second semiconductor chip 40.
  • Modification 10-12 shown in FIG. 109 is the same as Modification 10-5 described above, except that a gap is provided between the conductive film 91b on the first semiconductor chip 20 side and the conductive film 91b on the second semiconductor chip 40 side. It is something.
  • This modification 10-10 also provides the same effects as the solid-state imaging device 1J according to the tenth embodiment described above.
  • ⁇ Modification 10-13> In a modification 10-13 shown in FIG. 110, the density of the island-shaped conductive film 91b is changed on the bonding surfaces 20a, 20b of the first semiconductor chip 20 and the second semiconductor chip 40, so that weak bonding regions 91, 93 and strong bonding regions 92 and 94.
  • This modification 10-13 also provides the same effects as the solid-state imaging device 1J according to the tenth embodiment described above.
  • Modification 10-14 shown in FIG. 111 is a combination of modification 10-5 shown in FIG. 102 and modification 10-7 shown in FIG. A weak bonding area and a strong bonding area are formed on the bonding surfaces 20a and 20b.
  • This modification 10-13 also provides the same effects as the solid-state imaging device 1J according to the tenth embodiment described above.
  • Modification 10-16 shown in FIG. 113 is one in which the number of rows of island-shaped conductive films 91b is changed between the long side and the short side. This modification 10-16 also provides the same effects as the solid-state imaging device 1J according to the tenth embodiment described above.
  • Modification 10-17 shown in FIG. 114 the weak bonding region shown in FIG. 98(c) is constructed by arranging island-shaped conductive films in multiple rows. This modification 10-17 also provides the same effects as the solid-state imaging device 1J according to the tenth embodiment described above.
  • the present technology can be applied to various electronic devices, such as imaging devices such as digital still cameras and digital video cameras, mobile phones with an imaging function, or other devices with an imaging function. can do.
  • FIG. 115 is a diagram showing a schematic configuration of an electronic device (for example, a camera) according to the second embodiment of the present technology.
  • the electronic device 100 includes a solid-state imaging device 101, an optical lens 102, a shutter device 103, a drive circuit 104, and a signal processing circuit 105.
  • This electronic device 100 shows an embodiment in which a solid-state imaging device 1A according to the first embodiment of the present technology is used as the solid-state imaging device 101 in an electronic device (for example, a camera).
  • the optical lens 102 forms an image of image light (incident light 106) from the subject onto the imaging surface of the solid-state imaging device 101.
  • image light incident light 106
  • the shutter device 103 controls the light irradiation period and the light blocking period to the solid-state imaging device 101.
  • the drive circuit 104 supplies drive signals that control the transfer operation of the solid-state imaging device 101 and the shutter operation of the shutter device 103.
  • Signal transfer of the solid-state imaging device 101 is performed by a drive signal (timing signal) supplied from the drive circuit 104.
  • the signal processing circuit 105 performs various signal processing on signals (pixel signals) output from the solid-state imaging device 101.
  • the video signal subjected to signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • the manufacturing yield of the solid-state imaging device 101 is improved, so that costs can be reduced.
  • the electronic device 100 to which the solid-state imaging device of the above-described embodiment can be applied is not limited to a camera, but can also be applied to other electronic devices.
  • the present invention may be applied to an imaging device such as a camera module for mobile devices such as a mobile phone or a tablet terminal.
  • this technology can also be applied to light detection devices in general, including distance sensors called ToF (Time of Flight) sensors that measure distance.
  • a distance measurement sensor emits illumination light toward an object, detects the reflected light that is reflected from the object's surface, and measures the time from when the illumination light is emitted until the reflected light is received. This is a sensor that calculates the distance to an object based on flight time.
  • the structure of the second semiconductor chip of this distance measurement sensor the structure of the second semiconductor chip described above can be adopted.
  • CMOS Complementary Metal Oxide Semiconductor
  • the present technology is not limited to the first embodiment described above.
  • the present technology is also applied to the case where the bonding surface 40a of the second semiconductor chip 40 is bonded to the bonding surface 20a of the first semiconductor chip 20 cut into small pieces by surface activated bonding. be able to.
  • the first semiconductor chip 20 is provided with two semiconductor layers 22 and 32. It can also be applied when using a semiconductor chip.
  • the present technology is also applicable to the case where one or three or more second semiconductor chips 40 are bonded. can do. Further, the present technique can also be applied to the case where second semiconductor chips having different planar sizes are bonded.
  • the present technology may have the following configuration.
  • a base member having a first bonding surface and a semiconductor chip having a rectangular second bonding surface, the second bonding surface of the semiconductor chip and the first bonding surface of the base member are joined by direct bonding;
  • the semiconductor chip includes a multilayer wiring layer including the second bonding surface, and a semiconductor layer provided on a side of the multilayer wiring layer opposite to the second bonding surface,
  • the multilayer wiring layer includes a warpage suppressing film extending along at least one side of the second bonding surface and suppressing warping of the semiconductor chip.
  • the warpage suppressing film is thicker than the wiring of the multilayer wiring layer.
  • the warpage suppressing film is individually provided on two opposite sides of the second bonding surface.
  • the warpage suppressing film is provided on four sides of the second bonding surface.
  • the warpage suppressing film is composed of a silicon nitride film, a metal film, an alloy film, or a resin film.
  • the first bonding surface includes a first insulating layer included in the multilayer wiring layer and first bonding metal pads scattered on the first insulating layer
  • the second bonding surface includes a second insulating layer and second bonding metal pads scattered on the second insulating layer
  • the warpage suppressing film is disposed outside the second metal pad in plan view.
  • the base member includes a semiconductor layer provided with a photoelectric conversion section.
  • the base member is a first semiconductor chip, The semiconductor chip is a second semiconductor chip, The semiconductor device according to any one of (1) to (9) above, wherein the first semiconductor chip has a larger planar size than the second semiconductor chip.
  • (11) a base member having a first joint surface; a semiconductor chip having a rectangular second bonding surface, the second bonding surface being directly bonded to the first bonding surface of the base member; Equipped with The semiconductor chip is a multilayer wiring layer including the second bonding surface; a semiconductor layer provided on a side opposite to the second bonding surface side of the multilayer wiring layer; a warpage suppressing section provided in the multilayer wiring layer and suppressing warping of the semiconductor chip; Equipped with In the semiconductor device, the warpage suppressing portion is selectively provided on a peripheral edge side of the second bonding surface in a plan view.
  • the first bonding surface includes a first insulating layer included in the wiring layer and first bonding metal pads scattered on the first insulating layer
  • the second bonding surface includes a second insulating layer and second bonding metal pads scattered on the second insulating layer
  • the base member includes a semiconductor layer provided with a photoelectric conversion section.
  • the semiconductor chip is a multilayer wiring layer including the second bonding surface; a semiconductor layer provided on a side opposite to the second bonding surface side of the multilayer wiring layer and having a rectangular back surface on the opposite side to the multilayer wiring layer side; a warpage suppressing section provided in the semiconductor layer and suppressing warping of the semiconductor chip; Equipped with In the semiconductor device, the warpage suppressing portion is selectively provided on a peripheral edge side of the back surface of the semiconductor layer in a plan view.
  • the warpage suppressing portion is a modified layer with disordered crystallinity.
  • the back surface of the semiconductor layer includes a first portion having a first thickness and a second portion having a second thickness thicker than the first thickness, The semiconductor device according to (22) above, wherein the warpage suppressing portion is the second portion.
  • the peripheral edge part of the second joint surface has a planar shape in which a first peripheral edge part and a second peripheral edge part located inside the first peripheral edge part are repeatedly arranged in one direction in plan view.
  • the semiconductor device according to (31) above. (33)
  • the semiconductor chip has a recess extending inward from a side surface of the semiconductor chip,
  • the semiconductor device according to (31) or (32) above, wherein the peripheral edge of the second bonding surface reflects the planar shape of the recess.
  • the semiconductor chip has a back surface opposite to the second bonding surface,
  • the semiconductor device according to any one of (30) to (33) above, wherein the recess extends from the second bonding surface of the semiconductor chip toward the back surface side.
  • a base member having a rectangular first joint surface; a semiconductor chip having a rectangular second bonding surface, the second bonding surface being directly bonded to the first bonding surface of the base member; Equipped with At least one of the first bonding surface and the second bonding surface includes a weak bonding region and a strong bonding region having relatively different bonding forces with the other bonding surface, and one of the weak bonding surfaces
  • a semiconductor device in which the region is provided on the peripheral edge side of one bonding surface.
  • the semiconductor device includes: comprising a base member having a first bonding surface and a semiconductor chip having a rectangular second bonding surface; the second bonding surface of the semiconductor chip and the first bonding surface of the base member are joined by direct bonding;
  • the semiconductor chip includes a multilayer wiring layer including the second bonding surface, and a semiconductor layer provided on a side of the multilayer wiring layer opposite to the second bonding surface,
  • the multilayer wiring layer includes a warpage suppression film extending along at least one side of the second bonding surface and suppressing warpage of the semiconductor chip.

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Abstract

製造歩留まりの向上を図る。半導体装置は、第１接合面を有するベース部材と、方形状の第２接合面を有する半導体チップと、を備え、上記半導体チップの上記第２接合面と上記ベース部材の上記第１接合面とが直接接合で接合されている。そして、上記半導体チップは、上記第２接合面を含む多層配線層と、上記多層配線層の上記第２接合面側とは反対側に設けられた半導体層と、を備えている。そして、上記多層配線層は、上記第２接合面の少なくとも一辺に沿って延伸し、かつ上記半導体チップの反りを抑制する反り抑制膜、を含む。

Description

半導体装置及び電子機器
　本技術（本開示に係る技術）は、半導体装置及び電子機器に関し、特に、ベース部材に直接接合された半導体チップを有する半導体装置及びそれを備えた電子機器に適用して有効な技術に関するものである。
　半導体装置として、固体撮像装置や測距装置などの光検出装置が知られている。この光検出装置においては、小型化や画素の高密度化を実現するため、三次元構造が採用されている。三次元構造を実現する方法として、２枚の半導体ウエハを直接接合する方法が知られている。
　一方、特許文献１には、基板の貼り合わせによる反りを抑制する技術が開示されている。
特開２０１６－００１６８１号公報
　ところで、三次元構造を実現する方法として、半導体ウエハや半導体チップなどのベース部材（接合部材）に、四角形の半導体チップを直接接合する方法（チップ接合方法）も知られている。このチップ接合方法においては、半導体チップの反りに起因して半導体チップの外周部がベース部材から浮いてしまうことがあり、半導体チップの割れや欠けなどの不具合が生じ易くなるため、半導体装置の製造歩留まり低下の要因となる。
　特に、半導体装置の薄型化を図るため、ベース部材に半導体チップを直接接合した後、半導体チップの基板の厚さを薄くする場合がある。このような場合、半導体チップの剛性が弱くなり、半導体チップの浮きが生じ易くなる。
　本技術の目的は、製造歩留まりの向上を図ることにある。
　（１）本技術の一態様に係る半導体装置は、第１接合面を有するベース部材と、方形状の第２接合面を有する半導体チップと、を備えている。
　そして、上記半導体チップの上記第２接合面と上記ベース部材の上記第１接合面とが直接接合で接合されている。
　そして、上記半導体チップは、上記第２接合面を含む多層配線層と、上記多層配線層の上記第２接合面側とは反対側に設けられた半導体層と、を備えている。
　そして、上記多層配線層は、上記第２接合面の少なくとも一辺に沿って延伸し、かつ上記半導体チップの反りを抑制する反り抑制膜、を含む。
　（２）本技術の他の態様に係る半導体装置は、
　第１接合面を有するベース部材と、
　方形状の第２接合面を有し、かつ上記第２接合面が上記ベース部材の上記第１接合面に直接接合で接合された半導体チップと、
　を備え、
　上記半導体チップは、
　上記第２接合面を含む多層配線層と、
　上記多層配線層の上記第２接合面側とは反対側に設けられた半導体層と、
　上記多層配線層に設けられ、かつ上記半導体チップの反りを抑制する反り抑制部と、
　を備え、
　上記反り抑制部は、平面視で上記第２接合面の周縁部側に選択的に設けられている。
　（３）本技術の他の態様に係る半導体装置は、
　第１接合面を有するベース部材と、
　方形状の第２接合面を有し、かつ上記第２接合面が上記ベース部材の上記第１接合面に直接接合で接合された半導体チップと、
　を備え、
　上記半導体チップは、
　上記第２接合面を含む多層配線層と、
　上記多層配線層の上記第２接合面側とは反対側に設けられ、かつ上記多層配線層側とは反対側に方形状の裏面を有する半導体層と、
　上記半導体層に設けられ、かつ上記半導体チップの反りを抑制する反り抑制部と、
　を備え、
　上記反り抑制部は、平面視で上記半導体層の上記裏面の周縁部側に選択的に設けられている。
　（４）本技術の他の態様に係る半導体装置は、
　第１接合面を有するベース部材と、
　方形状の第２接合面を有し、かつ上記第２接合面が上記ベース部材の上記第１接合面に直接接合で接合された半導体チップと、
　を備え、
　上記半導体チップは、
　上記第２接合面を含む多層配線層と、
　上記多層配線層の上記第２接合面側とは反対側に設けられた半導体層と、
　を備え、
　上記第２接合面は、上記多層配線層に含まれる絶縁層と、上記絶縁層よりも上記第１接合面との接合力が弱い弱接合部と、を含み、
　上記弱接合部は、上記第２接合面の周縁部側に設けられている。
　（５）本技術の他の態様に係る半導体装置は、
　方形状の第１接合面を有するベース部材と、
　方形状の第２接合面を有し、かつ上記第２接合面が上記ベース部材の上記第１接合面に直接接合で接合された半導体チップと、
　を備え、
　上記第１接合面及び上記第２接合面の少なくとも何れか一方の接合面は、他方の接合面との接合力が相対的に異なる弱接合領域と強接合領域とを含み、かつ一方の弱接合領域は一方の接合面の周縁部側に設けられている。
　（６）本技術の他の態様に係る電子機器は、上記半導体装置と、上記半導体装置に被写体からの像光を結像される光学系と、上記半導体装置から出力される信号に信号処理を行う信号処理回路と、を備えている。
本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。 本技術の第１実施形態に係る固体撮像装置の画素及び画素回路の一構成例を示す等価回路図である。 本技術の第１実施形態に係る固体撮像装置の一構成例を模式的に示す平面レイアウト図である。 図１のａ３－ａ３切断線に沿った縦断面構造を模式的に示す縦断面図である。 図４の展開図である。 図３の固体撮像装置の底面側を模式的に示す底面図である。 封止体の図示を省略し、第２半導体チップ側から視て第１半導体チップに第２半導体チップが接合された状態を模式的に示す平面図である。 図７のａ７－ａ７切断線に沿った縦断面構造を模式的に示す縦断面図である。 図７のｂ７－ｂ７切断線に沿った縦断面構造を模式的に示す縦断面図である。 第１半導体チップの接合面側を模式的に示す平面図である。 第２半導体チップの接合面側を模式的に示す平面図である。 図１１のａ１１－ａ１１切断線に沿った縦断面構造を模式的に示す縦断面図である。 図１２Ａの一部を拡大した縦断面図である。 図１１のｂ１１－ｂ１１切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第１実施形態に係る固体撮像装置に含まれる第２半導体チップの製造方法を説明するための半導体ウエハを模式的に示す平面図である。 図１４のＡ領域を拡大してチップ形成領域の構成を示す図である。 図１５のａ１５－ａ１５切断線に沿った縦断面構造を模式的に示す縦断面図である。 第２半導体チップの製造方法において、半導体ウエハにダイシング工程を実施した状態を模式的に示す平面図である。 図１７のａ１７－ａ１７切断線に沿った縦断面構造を模式的に示す縦断面図である。 第２半導体チップの製造方法において、リングＣＭＰ工程を実施した状態を模式的に示す縦断面図である。 第２半導体チップの製造方法において、反り抑制膜及び接合メタルパッドの形成を模式的に示す工程断面図である。 第２半導体チップの製造方法において、反り抑制膜及び接合メタルパッドの形成を模式的に示す工程断面図である。 本技術の第１実施形態に係る固体撮像装置に含まれる第１半導体チップの製造方法を説明するためのウエハ積層体を模式的に示す平面図である。 図２２のウエハ積層体の縦断面構造を模式的に示す縦断面図である。 図２２のＢ領域を拡大してチップ形成領域の構成を示す図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の工程を模式的に示す平面図である。 図２５のａ２５－ａ２５切断線に沿った縦断面構造を模式的に示す縦断面図である。 図２５に引き続く工程を模式的に示す平面図である。 図２７のａ２７－ａ２７切断線に沿った縦断面構造を模式的に示す縦断面図である。 図２８の一部を拡大した縦断面図である。 図２７に引き続く工程を模式的に示す縦断面図である。 図２７に引き続く工程を模式的に示す平面図である。 図３１のａ３１－ａ３１切断線に沿った縦断面構造を模式的に示す縦断面図である。 図３１に引き続く工程を模式的に示す縦断面図である。 図３３に引き続く工程を模式的に示す平面図である。 本技術の第１実施形態の変形例１－１に係る第２半導体チップの構成を模式的に示す平面図である。 本技術の第１実施形態の変形例１－２に係る第２半導体チップの構成を模式的に示す平面図である。 本技術の第１実施形態の変形例１－３に係る第２半導体チップの構成を模式的に示す平面図である。 本技術の第１実施形態の変形例１－４に係る第２半導体チップの構成を模式的に示す平面図である。 本技術の第１実施形態の変形例１－５に係る第２半導体チップの構成を模式的に示す平面図である。 本技術の第１実施形態の変形例１－６に係る第２半導体チップの構成を模式的に示す平面図である。 本技術の第１実施形態の変形例１－７に係る第２半導体チップの構成を模式的に示す平面図である。 本技術の第１実施形態の変形例１－８に係る第２半導体チップの構成を模式的に示す平面図である。 本技術の第１実施形態の変形例１－９に係る第２半導体チップの構成を模式的に示す平面図である。 本技術の第１実施形態の変形例１－１０に係る第２半導体チップの構成を模式的に示す平面図である。 本技術の第１実施形態の変形例１－１１に係る反り抑制膜の膜状態を模式的に示す図である。 本技術の第１実施形態の変形例１－１２に係る反り抑制膜の膜状態を模式的に示す図である。 本技術の第１実施形態の変形例１－１３に係る反り抑制膜の膜状態を模式的に示す図である。 本技術の第１実施形態の変形例１－１４に係る反り抑制膜の膜状態を模式的に示す図である。 本技術の第１実施形態の変形例１－１５に係る第２半導体チップの構成を模式的に示す平面図である。 本技術の第１実施形態の変形例１－１６に係る第２半導体チップの構成を模式的に示す平面図である。 本技術の第１実施形態の変形例１－１７に係る第２半導体チップの構成を模式的に示す要部平面図である。 本技術の第１実施形態の変形例１－１８に係る第２半導体チップの構成を模式的に示す平面図である。 本技術の第１実施形態の変形例１－１８に係る第２半導体チップの構成を模式的に示す断面図（（ａ）は図５２のａ５２－ａ５２切断線に沿った縦断面構造を模式的に示す縦断面図、（ｂ）は図５２のｂ５２－ｂ５２切断線に沿った縦断面構造を模式的に示す縦断面図）である。 本技術の第１実施形態の変形例１－１９に係る第２半導体チップにおいて、図５２に示すｂ５２－ｂ５２切断線と同一位置での縦断面構造を模式的に示す縦断面図である。 本技術の第２実施形態に係る固体撮像装置の一構成例を模式的に示す要部平面図である。 図５５のａ５５－ａ５５切断線に沿った縦断面構造を模式的に示す縦断面図である。 第２半導体チップの接合面側を模式的に示す平面図である。 図５７のａ５７－ａ５７切断線に沿った縦断面構造を模式的に示す縦断面図である。 図５８Ａの一部を拡大した縦断面図である。 第２半導体チップの多層配線層の内層に設けられた反り抑制膜の平面形状を模式的に示す平面図である。 本技術の第２実施形態の変形例２－１に係る第２半導体チップにおいて、多層配線層の接合面に設けられた反り抑制膜の平面パターンを模式的に示す平面図である。 本技術の第２実施形態の変形例２－１に係る第２半導体チップにおいて、多層配線層の内層に設けられた反り抑制膜の平面パターンを模式的に示す平面図である。 本技術の第２実施形態の変形例２－２に係る第２半導体チップにおいて、多層配線層の接合面に設けられた反り抑制膜の平面パターンを模式的に示す平面図である。 本技術の第２実施形態の変形例２－２に係る第２半導体チップにおいて、多層配線層の内層に設けられた反り抑制膜の平面パターンを模式的に示す平面図である。 本技術の第３実施形態に係る固体撮像装置の一構成例を模式的に示す要部平面図である。 図６２のａ６２－ａ６２切断線に沿った縦断面構造を模式的に示す縦断面図である。 第２半導体チップの接合面側を模式的に示す平面図である。 図６２のａ６２－ａ６２切断線に沿った縦断面構造を模式的に示す縦断面図である。 図６５Ａの一部を拡大した縦断面図である。 本技術の第３実施形態の変形例３－１に係る第２半導体チップの縦断面構造を模式的に示す縦断面図である。 本技術の第４実施形態に係る固体撮像装置の一構成例を模式的に示す縦断面図である。 第２半導体チップの接合面側を模式的に示す平面図である。 第１半導体チップの接合面側を模式的に示す平面図である。 本技術の第５実施形態に係る固体撮像装置の一構成例を模式的に示す要部平面図である。 図７０のａ７０－ａ７０切断線に沿った縦断面構造を模式的に示す縦断面図である。 図７０のｂ７０－ｂ７０切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第５実施形態の変形例５－１に係る固体撮像装置の縦断面構造を模式的に示す縦断面図である。 本技術の第６実施形態に係る固体撮像装置の一構成例を模式的に示す要部平面図である。 図７５のａ７５－ａ７５切断線に沿った縦断面構造を模式的に示す縦断面図である。 図７５のｂ７５－ｂ７５切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第６実施形態の変形例６－１に係る固体撮像装置の一構成例を模式的に示す要部平面図である。 図７７Ａのｂ７７－ｂ７７切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第６実施形態の変形例６－２に係る固体撮像装置の一構成例を模式的に示す要部平面図である。 図７８Ａのａ７８－ａ７８切断線に沿った縦断面構造を模式的に示す縦断面図である。 図７８Ａのｂ７８－ｂ７８切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第６実施形態の変形例６－３に係る固体撮像装置の一構成例を模式的に示す要部平面図である。 図７９Ａのｂ７９－ｂ７９切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第６実施形態の変形例６－４に係る固体撮像装置の一構成例を模式的に示す要部平面図である。 図８０Ａのｂ８０－ｂ８０切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第６実施形態の変形例６－５に係る固体撮像装置の一構成例を模式的に示す要部平面図である。 図８１Ａのａ８１－ａ８１切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第７実施形態に係る固体撮像装置の一構成例を模式的に示す要部平面図である。 図８２のａ８２－ａ７８２切断線に沿った縦断面構造を模式的に示す縦断面図である。 第２半導体チップの接合面側を模式的に示す平面図である。 本技術の第７実施形態の変形例７－１に係る第２半導体チップの接合面側を模式的に示す平面図である。 本技術の第７実施形態の変形例７－２に係る固体撮像装置の一構成例を模式的に示す縦断面図である。 本技術の第８実施形態に係る固体撮像装置の一構成例を模式的に示す要部平面図である。 図８６のａ８６ａ－ａ８６ａ切断線に沿った縦断面構造を模式的に示す縦断面図である。 図８６のａ８６ｂ－ａ８６ｂ切断線に沿った縦断面構造を模式的に示す縦断面図である。 第２半導体チップの接合面側を模式的に示す平面図である。 本技術の第８実施形態の変形例８－１に係る固体撮像装置の一構成例を模式的に示す縦断面図である。 本技術の第９実施形態に係る固体撮像装置の一構成例を模式的に示す要部平面図である。 図９０のａ９０ａ－ａ９０ａ切断線に沿った縦断面構造を模式的に示す縦断面図である。 図９０のａ９０ｂ－ａ９０ｂ切断線に沿った縦断面構造を模式的に示す縦断面図である。 第２半導体チップの接合面側を模式的に示す平面図である。 本技術の第１０実施形態に係る固体撮像装置の一構成例を模式的に示す要部平面図である。 図９３のａ９３－ａ９３切断線に沿った縦断面構造を模式的に示す縦断面図である。 第２半導体チップの接合面側を模式的に示す平面図である。 図９５のｂ９５－ｂ９５切断線に沿った縦断面構造を模式的に示す縦断面図である。 第１半導体チップの接合面側を模式的に示す平面図である。 本技術の第１０実施形態の変形例１０－１において、弱接合領域の配置パターンの種類を示す図である。 本技術の第１０実施形態の変形例１０－２を模式的に示す縦断面図である。 本技術の第１０実施形態の変形例１０－３を模式的に示す縦断面図である。 本技術の第１０実施形態の変形例１０－４を模式的に示す縦断面図である。 本技術の第１０実施形態の変形例１０－５を模式的に示す縦断面図である。 本技術の第１０実施形態の変形例１０－６を模式的に示す縦断面図である。 本技術の第１０実施形態の変形例１０－７を模式的に示す縦断面図である。 本技術の第１０実施形態の変形例１０－８を模式的に示す縦断面図である。 本技術の第１０実施形態の変形例１０－９を模式的に示す縦断面図である。 本技術の第１０実施形態の変形例１０－１０を模式的に示す縦断面図である。 本技術の第１０実施形態の変形例１０－１１を模式的に示す縦断面図である。 本技術の第１０実施形態の変形例１０－１２を模式的に示す縦断面図である。 本技術の第１０実施形態の変形例１０－１３を模式的に示す縦断面図である。 本技術の第１０実施形態の変形例１０－１４を模式的に示す縦断面図である。 本技術の第１０実施形態の変形例１０－１５を模式的に示す縦断面図である。 本技術の第１０実施形態の変形例１０－１６を模式的に示す縦断面図である。 本技術の第１０実施形態の変形例１０－１７を模式的に示す縦断面図である。 本技術の第１１実施形態に係る電子機器の概略構成を示す図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　なお、以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、半導体の導電型として、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する第１半導体チップ２０及び第２半導体チップ４０の厚さ方向をＺ方向として説明する。
　〔第１実施形態〕
　この第１実施形態では、半導体装置として、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサと呼称される固体撮像装置１Ａに本技術を適用した一例について説明する。
　また、この第１実施形態では、第２半導体チップの反りを抑制する反り抑制部として、第２半導体チップの多層配線層に反り抑制膜を設けた一例について説明する。
　≪固体撮像装置の全体構成≫
　まず、固体撮像装置１Ａの全体構成について説明する。
　図３から図６に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、ベース部材の一例として接合面２０ａを有する第１半導体チップ２０と、方形状の接合面４０ａを有する第２半導体チップ４０と、を備えている。そして、第１半導体チップ２０の接合面２０ａと、第２半導体チップ４０の接合面４０ａとが直接接合によって接合されている。
　この第１実施形態では、これに限定されないが、第１半導体チップ２０の平面サイズよりも平面サイズが小さい２つの第２半導体チップ４０及び４０を備えている。２つの第２半導体チップ４０の各々は、第１半導体チップ２０の二次元平面内において、互いに離間して配置されている。第１半導体チップ２０及び第２半導体チップ４０の各々は、平面視での二次元平面形状が方形状になっている。第２半導体チップ４０の直接接合としては、例えば表面活性化接合を用いることができる。第２半導体チップ４０の直接接合は、後述するウエハ積層体６０のチップ形成領域６５（図２４参照）を小片化して第１半導体チップ２０を形成する前のウエハ積層体６０（図２２及び図２３参照）の状態で行われる。
　また、本技術の第１実施形態に係る固体撮像装置１Ａは、第１半導体チップ２０の接合面２０ａ側に第２半導体チップ４０を覆って設けられた封止体５１を更に備えている。封止体５１としては、例えば、エポキシ系の熱硬化性絶縁樹脂やポリイミド系の熱可塑性絶縁樹脂を用いることができる。封止体５１は、図６に示すように、平面視での平面形状が方形状で構成され、この第１実施形態では例えば第１半導体チップ２０と同様の長方形状で構成されている。
　ここで、この第１実施形態において、第１半導体チップ２０が本技術の「ベース部材」の一具体例に相当する。また、第２半導体チップ４０が本技術の「半導体チップ」の一具体例に相当する。
　また、第１半導体チップ２０の接合面２０ａが本技術の「第１接合面」の一具体例に相当し、第２半導体チップ４０の接合面４０ａが本技術の「第２接合面」の一具体例に相当する。
　また、平面視とは、半導体チップ２０，４０の厚さ方向（Ｚ方向）に沿う方向から見た場合を指す。また、断面視とは、半導体チップ２０，４０の厚さ方向（Ｚ方向）に沿う断面を半導体チップ２０，４０の厚さ方向（Ｚ方向）と直交する方向（Ｘ方向又はＹ方向）から見た場合を指す
　この第１実施形態に係る固体撮像装置１Ａ（１０１）は、図３９に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号（画像信号）として出力する。
　図３に示すように、第１半導体チップ２０は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部２Ａと、この画素アレイ部２Ａの外側に画素アレイ部２Ａを囲むようにして設けられた周辺部２Ｂとを備えている。
　画素アレイ部２Ａは、例えば図３９に示す光学レンズ（光学系）１０２により集光される光を受光する受光面である。そして、画素アレイ部２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図３に示すように、周辺部２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、第１半導体チップ２０の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、第１半導体チップ２０と外部装置とを電気的に接続する入出力端子として機能する。
　＜ロジック回路＞
　第１半導体チップ２０は、図１に示すロジック回路１３を備えている。ロジック回路１３は、図１に示すように、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含む。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
　垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素アレイ部２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換部（光電変換素子）が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
　水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜画素の回路構成＞
　図２に示すように、複数の画素３の各々の画素３は、光電変換領域３５及び画素回路（読出し回路）１５を備えている。光電変換領域３５は、光電変換部１６と、転送トランジスタＴＲと、電荷保持領域（フローティングディフュージョン：Floating Diffusion）ＦＤとを備えている。画素回路１５は、光電変換領域３５の電荷保持領域ＦＤと電気的に接続されている。この第１実施形態では、一例として１つの画素３に１つの画素回路１５を割り与えた回路構成としているが、これに限定されるものではなく、１つの画素回路１５を複数の画素３で共有する回路構成としてもよい。例えば、Ｘ方向及びＹ方向の各々の方向に２つずつ配置された２×２配置の４つの画素３（１つの画素ブロック）で１つの画素回路１５を共有する回路構成としてもよい。
　図２に示す光電変換部１６は、例えばｐｎ接合型のフォトダイオード（ＰＤ）で構成され、受光量に応じた信号電荷を生成する。光電変換部１６は、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
　図２に示す転送トランジスタＴＲは、光電変換部１６で光電変換された信号電荷を電荷保持領域ＦＤに転送する。転送トランジスタＴＲのソース領域は光電変換部１６のカソード側と電気的に接続され、転送トランジスタＴＲのドレイン領域は電荷保持領域ＦＤと電気的に接続されている。そして、転送トランジスタＴＲのゲート電極は、画素駆動線１０（図１参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
　図２に示す電荷保持領域ＦＤは、光電変換部１６から転送トランジスタＴＲを介して転送された信号電荷を一時的に保持（蓄積）する。
　光電変換部１６、転送トランジスタＴＲ及び電荷保持領域ＦＤを含む光電変換領域３５は、後述する半導体層３２（図５参照）に搭載されている。また、これに限定されないが、例えば画素回路１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）も、半導体層３２に搭載されている。
　図２に示す画素回路１５は、電荷保持領域ＦＤに保持された信号電荷を読み出し、読み出した信号電荷を画素信号に変換して出力する。換言すれば、画素回路１５は、光電変換部１６（光電変換素子ＰＤ）で光電変換された信号電荷を、この信号電荷に基づく画素信号に変換して出力する。画素回路１５は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、切替トランジスタＦＤＧと、を備えている。これらの画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）、及び上述の転送トランジスタＴＲの各々は、電界効果トランジスタとして、例えば、ＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ＭＩＳＦＥＴでも構わない。
　画素回路１５に含まれる画素トランジスタのうち、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、及び切替トランジスタＦＤＧの各々は、スイッチング素子として機能し、増幅トランジスタＡＭＰは、増幅素子として機能する。
　図２に示すように、増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷保持領域ＦＤ及び切替トランジスタＦＤＧのソース領域と電気的に接続されている。
　選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１０（図１参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
　リセットトランジスタＲＳＴは、ソース領域が切替トランジスタＦＤＧのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、画素駆動線１０（図１参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
　切替トランジスタＦＤＧは、ソース領域が電荷保持領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、画素駆動線１０（図１参照）のうちの切替トランジスタ駆動線と電気的に接続されている。
　なお、選択トランジスタＳＥＬ及び切替トランジスタＦＤＧは、必要に応じて省略してもよい。選択トランジスタＳＥＬを省略する場合は、増幅トランジスタＡＭＰのソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続される。また、切替トランジスタＦＤＧを省略する場合は、リセットトランジスタＲＳＴのソース領域が増幅トランジスタＡＭＰのゲート電極及び電荷保持領域ＦＤと電気的に接続される。
　図２に示す転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換部１６で生成された信号電荷を電荷保持領域ＦＤに転送する。
　図２に示すリセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、電荷保持領域ＦＤの電位（信号電荷）を電源線Ｖｄｄの電位にリセットする。選択トランジスタＳＥＬは、画素回路１５からの画素信号の出力タイミングを制御する。
　増幅トランジスタＡＭＰは、画素信号として、電荷保持領域ＦＤに保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換部１６で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、電荷保持領域ＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１１（ＶＳＬ）を介してカラム信号処理回路５に出力する。
　図２に示す切替トランジスタＦＤＧは、電荷保持領域ＦＤによる電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。
　図２を参照して説明すれば、この第１実施形態に係る固体撮像装置１Ａの動作時には、画素３の光電変換部１６で生成された信号電荷が画素３の転送トランジスタＴＲを介して電荷保持領域ＦＤに保持（蓄積）される。そして、電荷保持領域ＦＤに保持された信号電荷が画素回路１５により読み出されて、画素回路１５の増幅トランジスタＡＭＰのゲート電極に印加される。画素回路１５の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。そして、選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、増幅トランジスタＡＭＰで増幅された、電荷保持領域ＦＤの電位に対応する電流が垂直信号線１１に流れる。また、画素回路１５のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、電荷保持領域ＦＤに蓄積された信号電荷をリセットする。
　図１に示すように、第２半導体チップ４０は、第１半導体チップ２０のロジック回路１３と電気的に接続された内部回路１７を有する。内部回路１７としては、例えばＤＲＡＭやフラッシュメモリなどの記憶回路や、制御回路などが挙げられる。
　≪固体撮像装置の具体的な構成≫
　次に、固体撮像装置１Ａの具体的な構成について、図３から図１３を用いて説明する。
　なお、図８及び図９は、図４及び図５に対して上下が反転している。また、図１２Ａ、図１２Ｂ及び図１３は、図８及び図９に対して上下が反転している。
　図３から図６に示すように、固体撮像装置１Ａは、第１半導体チップ２０と第２半導体チップ４０とが各々の接合面同士を向かい合わせた状態で積層されたチップ積層構造になっている。即ち、固体撮像装置１Ａは、第１半導体チップ２０及び第２半導体チップ４０を含むチップ積層体を備えている。
　＜第１半導体チップ＞
　図４及び図５に示すように、第１半導体チップ２０は、各々が各々の厚さ方向（Ｚ方向）に互いに向かい合って積層された第１基板部２１及び第２基板部３１を備えている。第１基板部２１には、上述のロジック回路１３などが設けられている。第２基板部３１には、上述の画素アレイ部２Ａ、周辺部２Ｂ、画素回路１５に含まれる画素トランジスタ、及びボンディングパッド１４などが設けられている。第１基板部２１及び第２基板部３１は、それぞれ半導体チップと表現することもできる。
　＜第２基板部＞
　図４及び図５に示すように、第２基板部３１は、厚さ方向（Ｚ）において互いに反対側に位置する第１の面（素子形成面，主面）及び第２の面（光入射面，裏面）を有する半導体層３２と、この半導体層３２の第１の面側に設けられた多層配線層３３と、を備えている。また、第２基板部３１は、半導体層３２の多層配線層３３側（第１の面側）とは反対側の光入射面側（第２の面側）に、半導体層３２側から順に設けられた光学フィルタ層３６及びマイクロレンズ３７を備えている。図３及び図６に示すように、第１半導体チップ２０は、平面視したときの平面形状が方形状で構成され、この第１実施形態では例えば長方形状で構成されている。
　＜半導体層＞
　図４及び図５に示すように、半導体層３２は、画素アレイ部２Ａ及び周辺部２Ｂに亘って二次元状に広がっており、平面視で画素アレイ部２Ａ及び周辺部２Ｂと重畳している。半導体層３２としては、Ｓｉ基板、ＳｉＧｅ基板、ＩｎＧａＡｓ基板などを用いることができる。この第１実施形態では、半導体層３２は、これに限定されないが、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型としては例えばｐ型で構成された半導体基板を用いている。
　図４及び図５に示すように、半導体層３２には、上述の光電変換領域３５が設けられている。光電変換領域３５は、詳細に図示していないが、例えば２次元平面内において、互いに直交するＸ方向及びＹ方向のそれぞれの方向に画素３毎に繰り返し配置されている。また、半導体層３２の多層配線層３３側とは反対側の表層部には、図３を参照して説明すると、光電変換部１６で光電変換された信号電荷を保持する電荷保持領域ＦＤと、光電変換部１６で光電変換された信号電荷を電荷保持領域に転送する転送トランジスタＴＲが設けられている。光電変換部１６、電荷保持領域ＦＤ及び転送トランジスタＴＲは、画素３（光電変換領域３５）毎に半導体層３２に設けられている。
　＜多層配線層＞
　詳細に図示していないが、図４及び図５を参照して説明すると、多層配線層３３は、絶縁層と配線層とを交互に複数段積み重ねた積層構造になっている。そして、多層配線層３３は、各配線層に設けられた配線と、接合メタルパッド３４と、を有する。絶縁層の材料としては、例えば、酸化シリコン（ＳｉＯ２）を用いることができる。配線層及び接合メタルパッド３４の材料としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属、又はＡｌ、Ｃｕを主体とする合金などを用いることができる。
　多層配線層３３の最上層の配線層に設けられた配線は、最上層の絶縁層で覆われている。接合メタルパッド３４は、多層配線層３３の半導体層３２側とは反対側の表層部に設けられ、表面が最上層の絶縁層から露出する状態で絶縁層中に設けられている。接合メタルパッド３４は、接合メタルパッド３４よりも下層の配線と電気的に接続されている。そして、下層の配線は、電荷保持領域ＦＤや転送トランジスタＴＲと電気的に接続されている。
　＜光学フィルタ層及びマイクロレンズ＞
　光学フィルタ層３６は、第１半導体チップ２０の光入射面側（裏面側）から入射した入射光を色分離する。光学フィルタ層３６は、例えば、赤色（Ｒ）の第１カラーフィルタ、緑色（Ｇ）の第２カラーフィルタ、青色（Ｂ）の第３カラーフィルタを含む。
　マイクロレンズ３７は、光学フィルタ層３６の半導体層３２側とは反対側（光入射面側）において、光電変換領域３５毎に設けられている。マイクロレンズ３７は、照射光を集光し、集光した光を光電変換部１６に効率良く入射させる。
　＜第１基板部＞
　図４及び図５に示すように、第１基板部２１は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面（素子形成面）及び第２の面（裏面）を有する半導体層２２と、この半導体層２２の第１の面側に設けられた多層配線層２３と、この半導体層２２の第２の面側に設けられた多層配線層２５と、を備えている。
　＜半導体層＞
　半導体層２２は、画素アレイ部２Ａ及び周辺部２Ｂに亘って二次元状に広がっており、平面視で画素アレイ部２Ａ及び周辺部２Ｂと重畳している。半導体層２２としては、Ｓｉ基板、ＳｉＧｅ基板、ＩｎＧａＡｓ基板などを用いることができる。この第１実施形態では、半導体層２２は、これに限定されないが、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型としては例えばｐ型で構成された半導体基板を用いている。
　図４及び図５では、詳細に図示していないが、半導体層２２の第１の面（素子形面）には、ロジック回路１３（図１参照）を構成するトランジスタ素子として、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が設けられている。
　＜多層配線層＞
　多層配線層２３は、詳細に図示していないが、絶縁層と配線層とを交互に複数段積み重ねた積層構造になっている。そして、多層配線層２３は、各配線層に設けられた配線と、接合メタルパッド２４と、を有する。絶縁層の材料としては、例えば、酸化シリコン（ＳｉＯ２）を用いることができる。配線層及び接合メタルパッド２４の材料としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属、又はＡｌ、Ｃｕを主体とする合金などを用いることができる。
　多層配線層２３の最上層の配線層に設けられた配線は、最上層の絶縁層で覆われている。接合メタルパッド２４は、多層配線層２３の半導体層２２側とは反対側の表層部に設けられ、表面が最上層の絶縁層から露出している。接合メタルパッド２４は、接合メタルパッド２４よりも下層の配線と電気的に接続されている。
　＜多層配線層＞
　多層配線層２５は、詳細に図示していないが、絶縁層と配線層とを交互に複数段積み重ねた積層構造になっている。そして、多層配線層２５は、各配線層に設けられた配線と、接合メタルパッド２７と、を有する。絶縁層の材料としては、例えば、酸化シリコン（ＳｉＯ２）を用いることができる。配線層及び接合メタルパッド２７の材料としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属、又はＡｌ、Ｃｕを主体とする合金などを用いることができる。
　多層配線層２５の最上層の配線層に設けられた配線は、多層配線層２５の最上層の絶縁層２６（図８及び図９参照）で覆われている。そして、接合メタルパッド２７は、多層配線層２５の半導体層２２側とは反対側の表層部に設けられ、表面が最上層の絶縁層２６から露出する状態で絶縁層２６中に設けられている。接合メタルパッド２７は、接合メタルパッド２７よりも下層の配線と電気的に接続されている。
　多層配線層２５の配線は、図４及び図５に示すコンタクト電極２８を介して多層配線層２３の配線と電気的に接続されている。コンタクト電極２８は、半導体層２２の厚さ方向において半導体層２２を貫通し、多層配線層２３、半導体層２２及び多層配線層２５に亘って延伸している。コンタクト電極２８の材料としては、例えば、チタン（Ｔｉ）、タングステン（Ｗ）などの高融点金属を用いることができる。
　＜ボンディングパッド及びボンディング開口部＞
　図４及び図５に示すように、ボンディングパッド１４は、多層配線層３３の半導体層３２側に設けられている。具体的には、ボンディングパッド１４は、例えば、多層配線層３３の第１層目の配線層に設けられている。
　図４及び図５に示すように、第１半導体チップ２０には、ボンディングパッド１４の表面を露出するボンディング開口部３８が設けられている。ボンディング開口部３８は、半導体層３２の厚さ方向（Ｚ方向）において半導体層３２を貫通し、半導体層３２及び多層配線層３３に亘って延伸している。このボンディング開口部３８を通してボンディングワイヤやバンプ電極などの接続部材がボンディングパッド１４に電気的及び機械的に接続される。
　＜第１基板部と第２基板部との接合＞
　図４及び図５に示すように、第１基板部２１は、多層配線層２３の半導体層２２側とは反対側の表層部に、接合メタルパッド２４が設けられている。この接合メタルパッド２４は、接合面が露出する状態で多層配線層２３の最上層の絶縁層中に設けられている。
　第２基板部３１は、上述したように、多層配線層３３の半導体層３２側とは反対側の表層部に、接合メタルパッド３４が設けられている。この接合メタルパッド３４は、接合面が露出する状態で多層配線層３３の最上層の絶縁層中に設けられている。
　そして、１基板部２１の接合メタルパッド２４と、第２基板部３１の接合メタルパッド３４とは、それぞれの接合面が向かい合う状態でそれぞれの金属間接合により電気的及び機械的に接続されている。そして、この接合メタルパッド２４と接合メタルパッド３４との金属間接合により、第１基板部２１の多層配線層２３の配線と、第２基板部３１の多層配線層３３の配線とが電気的に導通する。
　第１基板部２１の接合メタルパッド２４と、第２基板部３１の接合メタルパッド３４とは、各々の接合面が直接接合により接合されている。また、第１基板部２１の多層配線層の最上層の絶縁層と、第２基板部３１の多層配線層の最上層の絶縁層とは、各々の接合面が直接接合により接合されている。直接接合としては、例えば表面活性化接合を用いることができる。
　＜第１半導体チップの接合面＞
　図４及び図５に示すように、第１半導体チップ２０の接合面２０ａは、多層配線層２５の絶縁層２６側に設けられている。そして、図７から図１０に示すように、第１半導体チップ２０の接合面２０ａは、第１半導体チップ２０の多層配線層２５の最上層に位置する絶縁層２６を含み、更に絶縁層２６に点在する接合メタルパッド２７を含む。
　図１０に示すように、接合メタルパッド２７は、接合面２０ａのチップ搭載領域Ｃｍに点在している。そして、このチップ搭載領域Ｃｍには第２半導体チップ４０が搭載されていると共に、第２半導体チップ４０の接合面４０ａが直接接合で接合されている。
　ここで、この第１実施形態において、多層配線層２５の絶縁層２６が本技術の「第１絶縁層」の一具体例に相当し、多層配線層２５の接合メタルパッド２７が本技術の「第１接合メタルパッド」の一具体例に相当する。
　＜第２半導体チップ＞
　図４及び図５に示すように、２つの第２半導体チップ４０の各々は、厚さ方向（Ｚ）において互いに反対側に位置する第１の面（素子形成面，主面）及び第２の面（裏面）を有する半導体層４２と、この半導体層４２の第１の面側に設けられた多層配線層４５と、を備えている。即ち、２つの第２半導体チップ４０の各々は、第２接合面４０ａを含む多層配線層４５と、この多層配線層４５の第２接合面４０ａ側とは反対側に設けられた半導体層４２と、を備えている。
　＜半導体層＞
　半導体層４２としては、Ｓｉ基板、ＳｉＧｅ基板、ＩｎＧａＡｓ基板などを用いることができる。この第１実施形態では、半導体層４２は、これに限定されないが、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型としては例えばｐ型で構成された半導体基板を用いている。
　半導体層４２の第１の面（素子形成面）には、内部回路１７（図２参照）を構成するトランジスタとして、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が設けられている。
　＜多層配線層＞
　図８及び図９に示すように、多層配線層４５は、絶縁層と配線層とを交互に複数段積み重ねた多段積層部４５ａと、この多段積層部４５ａの半導体層４２側とは反対側に反り抑制部として設けられた反り抑制膜４５ｂと、を含む。また、多層配線層４５は、多段積層部４５ａの半導体層４２側とは反対側に反り抑制膜４５ｂを覆って設けられた絶縁層４６と、この絶縁層４６の多段積層部４５ａ側とは反対側の表層部に点在して設けられ、かつ表面が絶縁層４６から露出する接合メタルパッド４７と、を含む。絶縁層４６は、多層配線層４５の最上層の絶縁層であり、絶縁層４６の表面が第２半導体チップ４０の接合面４０ａである。即ち、第２半導体チップ４０の接合面４０ａは、多層配線層４５の最上層の絶縁層４６と、絶縁層４６に点在する接合メタルパッド４７と、を含む。接合メタルパッド４７は接合面が露出する状態で多層配線層４５の絶縁層４６中に設けられている。そして、接合面４０ａは、接合メタルパッド４７と絶縁層４６との段差が極力小さく、概ね平坦になっている。
　多段積層部４５ａの絶縁層や最上層の絶縁層４６の材料としては、例えば、酸化シリコン（ＳｉＯ２）膜を用いることができる。また、多段積層部４５ａの配線層や接合メタルパッド４７の材料としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属、又はＡｌ、Ｃｕを主体とする合金などを用いることができる。
　接合メタルパッド４７は、接合メタルパッド４７よりも下層の配線と電気的に接続されている。そして、下層の配線は、半導体層４２の第１の面側に設けられたトランジスタと電気的に接続されている。
　図１１に示すように、第２半導体チップ４０は、平面視たときの平面形状が方形状で構成され、この第１実施形態では例えば長方形状で構成されている。そして、図１１に示すように、第２半導体チップ４０の接合面４０ａも方形状の一例として長方形状になっている。
　＜第２半導体チップの接合面及び反り抑制膜＞
　次に、第２半導体チップ４０の接合面４０ａ及び反り抑制膜４５ｂについて、図１１から図１３を用いて説明する。
　図１１、図１２Ａ、図１２Ｂ及び図１３は、第２半導体チップ４０を後述するウエハ積層体に直接接合する前の状態を示している。また、第１半導体チップ２０は、後述するウエハ積層体６０のチップ形成領域６５を小片化することによって形成されるため、便宜上、「ウエハ積層体」を「第２半導体チップ」に置き換えて説明することもある。
　図１１から図１３に示すように、第２半導体チップ４０の接合面４０ａは、多層配線層４５の絶縁層４６側に設けられている。そして、図１１に示すように、接合面４０ａは、Ｘ方向において互いに反対側に位置する２つの辺４０ａ１及び４０ａ２と、Ｙ方向において互いに反対側に位置する２つの辺４０ａ３及び４０ａ４と、を有する。２つの辺４０ａ１及び４０ａ２は、Ｙ方向に延伸している。２つの辺４０ａ３及び４０ａ４は、Ｘ方向に延伸している。
　ここで、２つの辺４０ａ１及び４０ａ２を、長辺と呼ぶこともある。また、２つの辺４０ａ３及び４０ａ４を、短辺と呼ぶこともある。
　図１１から図１３に示すように、第２半導体チップ４０は、接合面４０ａの４つの辺４０ａ１、４０ａ２、４０ａ３及び４０ａ４を含む周縁部Ｃｓを有する。そして、この周縁部Ｃｓは、第２半導体チップ４０の接合面４０ａと側面とに亘って曲がる曲面形状になっている。曲面状の周縁部Ｃｓは、後述する第２半導体チップ４０の製造プロセスにおいて、第２半導体チップ４０の接合面４０ａにリングＣＭＰを施すことによって形成される。
　図１１に示すように、多層配線層４５の反り抑制膜４５ｂは、第２半導体チップ４０の接合面４０ａの少なくとも一辺に沿って延伸している。この第１実施形態では、図１１に示すように、反り抑制膜４５ｂは、第２半導体チップ４０の接合面４０ａの４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）側に設けられ、かつ、この４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に沿って連続的に延伸する環状平面パターンになっている。そして、反り抑制膜４５ｂは、平面視で第２半導体チップ４０の接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）と重畳し、第２半導体チップ４０の側面から露出している。
　反り抑制膜４５ｂは、第２半導体チップ４０の外周部分（周縁部Ｃｓ側）に配置されることにより、第２半導体チップ４０の局所的な膜応力を制御し、第２半導体チップ４０の反りを抑制する。
　具体的には、この第１実施形態に係る固体撮像装置１Ａの製造プロセスには、後で詳細に説明するが、図２７から図２９に示すように、ウエハ積層体６０のチップ形成領域６５の接合面２０ａ（第１半導体チップの接合面２０ａ）に第２半導体チップ４０の接合面４０ａを直接接合で接合した後、第２半導体チップ４０のＺ方向の厚さを薄くする薄肉化工程が含まれている。この薄肉化工程では、第２半導体チップ４０の半導体層４２のＺ方向の厚さを薄くするため、第２半導体チップ４０の剛性が低下する。この第２半導体チップ４０の剛性の低下により、第２半導体チップ４０の外周部（第２半導体チップ４０の周縁部Ｃｓ側）がウエハ積層体６０のチップ形成領域６５の接合面２０ａ（第１半導体チップの接合面２０ａ）から離れる反り、即ち、第２半導体チップ４０の接合面４０ａを凸面とする反りが第２半導体チップ４０に生じることがある。反り抑制膜４５ｂは、このような第２半導体チップ４０の反りを抑制するものである。
　反り抑制膜４５ｂには、周囲の多段積層部４５ａや絶縁層４６と線膨張係数の異なる材料を用いる。また、反り抑制膜４５ｂには収縮率の低い緻密な膜を用いることで剛性が上がる。その結果、線膨張係数の差で半導体チップ４０の周辺部の反りを抑制することが可能となる。
　図１２Ｂに示すように、反り抑制膜４５ｂは、多段積層部４５ａと絶縁層４６との間に配置されている。反り抑制膜４５ｂの厚さｔ１は、第２半導体チップ４０の局所的な膜応力の制御を可能とするため、多層配線層４５の配線４５ａ１の厚さｔ２よりも厚くなっている（ｔ１＞ｔ２）。そして、反り抑制膜４５ｂの厚さｔ１は、多層配線層４５の接合メタルパッド４７の厚さｔ３よりも厚くなっていることが好ましい。
　反り抑制膜４５ｂとしては、多層配線層４５の多段積層部４５ａの絶縁層や、多層配線層４５の最上層の絶縁層４６とは異なる材料で構成することが好ましい。例えば、反り抑制膜４５ｂとしては、ＳｉＯ膜、ＳｉＣＯ膜、ＳｉＯ膜、ＳｉＣＮ膜または窒化シリコン（ＳｉＮ）膜などの絶縁膜や、アルミニウム（Ａｌ）膜、銅（Ｃｕ）膜、タングステン（Ｗ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、ジルコニウム（Ｚｒ）膜、ハフニウム（Ｈｆ）膜、ランタン（Ｌａ）膜、或いはこれらの合金膜などの金属膜、これらの酸化膜または窒化膜や、樹脂膜を用いることができる。絶縁層４６が酸化シリコン層である場合には、より良好に酸化シリコン層との加工選択比をとることができるため、窒化シリコン膜、窒化アルミニウム膜または窒化ハフニウム膜が好ましい。この第１実施形態では、反り抑制膜４５ｂは例えば窒化シリコン膜で構成されている。
　＜第１半導体チップと第２半導体チップとの接合＞
　図８に示すように、第１半導体チップ２０の接合メタルパッド２７と、第２半導体チップ４０の接合メタルパッド４７とは、それぞれの接合面が互いに向かい合う状態でそれぞれの金属間接合により電気的及び機械的に接続されている。そして、この接合メタルパッド２７と接合メタルパッド４７との金属間接合により、第１半導体チップ２０の多層配線層２５の配線と、第２半導体チップ４０の多層配線層４５の配線とが電気的に導通する。
　図８に示すように、第１半導体チップ２０の接合メタルパッド２７と、第２半導体チップ４０の接合メタルパッド４７とは、それぞれの接合面が互いに向かい合う状態でそれぞれの接合面が直接接合により接合されている。
　また、図８及び図９に示すように、第１半導体チップ２０の絶縁層２６と、第２半導体チップ４０の絶縁層４６とは、それぞれが互いに向かい合う状態で直接接合により接合されている。
　即ち、第１半導体チップ２０の絶縁層２６及び接合メタルパッド２７を含む接合面２０ａと、第２半導体チップ４０の絶縁層４６及び接合メタルパッド４７を含む接合面４０ａとが直接接合により接合されている。直接接合としては、例えば表面活性化接合を用いることができる。
　≪第２半導体チップの製造方法≫
　次に、固体撮像装置１Ａに含まれる第２半導体チップ４０の製造方法について、図１４から図２１を用いて説明する。
　図１４は、本技術の第１実施形態に係る固体撮像装置１Ａに含まれる第２半導体チップ４０の製造方法を説明するための半導体ウエハ７０の模式的平面図であり、
図１５は、図１４のＡ領域を拡大してチップ形成領域７５の構成を示す図であり、
図１６は、図１５のａ１５－ａ１５切断線に沿った縦断面構造を模式的に示す縦断面図であり、図１７は、第２半導体チップ４０の製造方法において、半導体ウエハ７０にダイシング工程を実施した状態を模式的に示す平面図であり、
図１８は、図１７のａ１７－ａ１７切断線に沿った縦断面構造を模式的に示す縦断面図であり、
図１９は、第２半導体チップ４０の製造方法において、リングＣＭＰ工程を実施した状態を模式的に示す縦断面図である。
　また、図２０及び図２１は、第２半導体チップ４０の製造方法において、反り抑制膜４５ｂ及び接合面４０ａを含む多層配線層４５の形成を模式的に示す工程断面図である。
　固体撮像装置１Ａに含まれる第２半導体チップ４０は、図１５に示す半導体ウエハ７０のチップ形成領域７５に作成される。チップ形成領域７５は、Ｘ方向及びＹ方向のそれぞれの方向に延伸するスクライブライン７６で区画され、行列状に複数配置されている。図１５では、Ｘ方向に延伸するスクライブライン７６と、Ｙ方向に延伸するスクライブライン７６とが交差する交差部７６ａの周囲に配置された４つのチップ形成領域７５を例示している。
　そして、このチップ形成領域７５をスクライブライン７６に沿って個々に小片化（個片化）することにより、第２半導体チップ４０が形成される。チップ形成領域７５は、平面視での平面形状が方形状で構成されており、この第１実施形態では長方形状で構成されている。なお、スクライブライン７６は、物理的に形成されているものではない。
　図１４に示す半導体ウエハ７０は、半導体層４２（図１６参照）にトランジスタや多層配線層４５などを形成する前工程が既に施されており、図１５に示すチップ形成領域７５には、図１６に示す半導体層４２、多層配線層４５及び接合面４０ａなどが形成されている。接合面４０ａは、多層配線層４５の絶縁層４６及び接合メタルパッド４７を含む。以下、前工程が施された後の工程について説明する。
　前工程が施された半導体ウエハ７０をスクライブライン７６に沿ってダイシングし、図１７及び図１８に示すように、半導体ウエハ７０の複数のチップ形成領域６５を個々に小片化して第２半導体チップ４０を形成する。半導体ウエハ７０のダイシングは、ダイシングシート（ダイシングテープ）７９に半導体ウエハ７０を接着固定した状態で行う。第２半導体チップ４０は、接合面４０ａ及び反り抑制膜４５ｂを含み、接合面４０ａは絶縁層４６及び接合メタルパッド４７を含む。
　次に、ダイシングシート７９に複数の第２半導体チップ４０が接着固定された状態で複数の第２半導体チップ４０の各々の接合面４０ａにリングＣＭＰを施す。
　この工程において、第２半導体チップ４０の接合面側の周縁部Ｃｓが過研磨され、図１９に示すように、第２半導体チップ４０の接合面４０ａの４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）を含む周縁部Ｃｓが第２半導体チップ４０の接合面４０ａと側面とに亘って曲がる曲面形状になる。図１９では、第２半導体チップ４０のＸ方向に沿う断面において、接合面４０ａの２つの辺４０ａ１及び４０ａ２における周縁部Ｃｓを図示している。
　次に、第２半導体チップ４０の接合面４０ａを活性化させる表面改質処理を実施した後、第２半導体チップ４０は、後述する固体撮像装置１Ａの製造プロセス中のチップ接合工程に搬送される。
　＜多層配線層の形成＞
　次に、反り抑制膜４５ｂ及び接合面４０ａを含む多層配線層４５の形成について、図２０及び図２１を用いて説明する。多層配線層４５は、半導体ウエハ７０の複数のチップ形成領域６５を個々に小片化して第２半導体チップ４０を形成する前のウエハ状態にて形成される。
　まず、図２０（ａ）に示すように、半導体層４２の素子形成面側に、絶縁層と配線層とを交互に複数段積み重ねた多段積層部４５ａを形成する。
　次に、図２０（ｂ）に示すように、多段積層部４５ａの半導体層４２側とは反対側の全面に反り抑制膜４５ｂを形成する。反り抑制膜４５ｂは、例えば、窒化シリコン（ＳｉＮ）膜などの絶縁膜や、アルミニウム（Ａｌ）膜、銅（Ｃｕ）膜、或いはこれらの合金膜などの金属膜や、樹脂膜を用いることができる。この第１実施形態では、反り抑制膜４５ｂとして、例えばＣＶＤ法により窒化シリコン膜を形成した。
　次に、反り抑制膜４５ｂを所定の形状にパターンニングし、図２０（ｃ）に示すように、多段積層部４５ａ上に所定の形状の反り抑制膜４５ｂを形成する。反り抑制膜４５ｂのパターンニングは、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて行う。
　反り抑制膜４５ｂは、詳細に図示していないが、平面視でチップ形成領域７５の４つの辺のうちの少なくとも一辺に沿って延伸する形状で形成する。この第１実施形態では、これに限定されないが、例えば、反り抑制膜４５ｂは、平面視でチップ形成領域７５の４つの辺に沿って連続的に延伸する環状パターンで形成する。
　次に、図２０（ｄ）に示すように、多段積層部４５ａの半導体層４２側とは反対側の全面に反り抑制膜４５ｂを覆う絶縁層４６を形成する。絶縁層４６は、例えば酸化シリコン膜をＣＶＤ法で成膜することによって形成することができる。
　次に、図２１（ｅ）に示すように、絶縁層４６の多段積層部４５ａ側とは反対側の表層部に凹部４６ａを形成する。この凹部４６ａは、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて形成する。
　次に、図２１（ｆ）に示すように、絶縁層４６の多段積層部４５ａ側とは反対側の全面に、凹部４６ａを埋め込むようにして金属膜４７Ａを形成する。金属膜４７Ａとしては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属膜、又はＡｌ、Ｃｕを主体とする合金などの合金膜を用いることができる。これらの金属膜及び合金膜は、例えばスパッタ法により成膜することができる。
　次に、絶縁層４６の凹部４６ａの内部に金属膜４７Ａが残存するように、絶縁層４６上の金属膜４７Ａを選択的に除去し、図２１（ｇ）に示すように、絶縁層４６の凹部４６ａに接合メタルパッド４７を形成する。金属膜４７Ａの選択的な除去は、例えばＣＭＰ法で行う。
　この工程により、絶縁層４６及びこの絶縁層４６に点在する接合メタルパッド４７を含む接合面４０ａがチップ形成領域７５に形成される。
　また、この工程により、多段積層部４５ａを含み、かつ反り抑制膜４５ｂ及び接合面４０ａを含む多層配線層４５が形成される。
　≪固体撮像装置の製造方法≫
　次に、固体撮像装置１Ａの製造方法について、図２２から図３４を用いて説明する。
　図２２は、ウエハ積層体の平面構成を示す図である。図２３は、ウエハ積層体６０の縦断面構造を模式的に示す縦断面図である。図２４は、図２３のＢ領域を拡大してチップ形成領域６５の構成を模式的に示す図である。
　また、図２５、図２７、図３１及び図３４は、固体撮像装置１Ａの製造方法の工程を模式的に示す平面図であり、
図２６は、図２５のａ２５－ａ２５切断線に沿った縦断面構造を模式的に示す縦断面図であり、
図２８は、図２７のａ２７－ａ２７切断線に沿った縦断面構造を模式的に示す縦断面図であり、
図２９は、図２８の一部を拡大した縦断面図であり、
図３０は、図２７に引き続く工程を模式的に示す縦断面図であり、
図３３は、図３１に引き続く工程を模式的に示す縦断面図であり、
図３４は、図３３に引き続く工程を模式的に示す平面図である。
　ここで、固体撮像装置１Ａに含まれる第１半導体チップ２０は、図２４に示すウエハ積層体６０のチップ形成領域６５に製作される。チップ形成領域６５は、Ｘ方向及びＹ方向のそれぞれの方向に沿って延伸するスクライブライン（ダイシングライン）６６で区画され、行列状に複数配置されている。図２４では、Ｘ方向及びＹ方向のそれぞれの方向に３つずつ配置された９個のチップ形成領域６５を例示している。そして、この複数のチップ形成領域６５をスクライブライン６６に沿って個々に小片化することにより、第１半導体チップ２０が形成される。チップ形成領域６５の小片化は、以下に説明する製造工程が施された後に行われる。
　なお、スクライブライン６６は物理的に形成されているものではない。
　図２２及び図２３に示すように、ウエハ積層体６０は、互いに積層された２枚の半導体ウエハ６１及び６２を有する。
　半導体ウエハ６１は、半導体層２２と、この半導体層２２の素子形成面側に積層された多層配線層２３と、この半導体層２２の多層配線層２３側とは反対側に積層された多層配線層２５と、を含む。
　半導体ウエハ６２は、半導体層３２と、この半導体層３２の素子形成面側に積層された多層配線層３３とを含む。そして、半導体ウエハ６１及び６２は、半導体ウエハ６１の多層配線層２３側と半導体ウエハ６２の多層配線層３３側とが互いに向かい合う状態で接合されている。
　図２５から図３４では、一例としてウエハ積層体６０の１つのチップ形成領域６５を例示している。また、図２５及び図２６では、固体撮像装置１Ａの製造プロセスにおいて、ウエハ積層工程を実施してウエハ積層体６０を形成した状態を示している。
　図２６に示すように、チップ形成領域６５は、多層配線層２５、半導体層２２、多層配線層２３、多層配線層３３及び半導体層３２を含む。そして、多層配線層２３の接合メタルパッド２４と、多層配線層３３の接合メタルパッド３４とが直接接合で接合され、多層配線層２３と多層配線層３３との電気的な導通が成されている。そして、多層配線層２３の最上層の絶縁層２６と、多層配線層２３の最上層の絶縁層とが直接接合で接合されている。そして、チップ形成領域６５は、多層配線層２５の半導体層２２側とは反対側に接合面２０ａを有する。そして、この接合面２０ａは、多層配線層２５の最上層の絶縁層２６と、この絶縁層２６から表面（接合面）が露出する状態で絶縁層２６中に設けられた接合メタルパッド２７と、を含む。接合メタルパッド２７は、チップ搭載領域Ｃｍに配置されている。そして、チップ形成領域６５では、図３に示す画素アレイ部２Ａや、図１及び図２に示すロジック回路１３、ボンディングパッド（入出力端子）１４及び画素回路１５などが既に形成されている。以下、ウエハ積層体６０を形成した後の工程（ウエハ積層工程後の工程）について説明する。
　なお、この第１実施形態では、光電変換領域３５、光学フィルタ層３６及びマイクロレンズ３７も既に形成された場合について説明するが、光電変換領域３５、光学フィルタ層３６及びマイクロレンズ３７は、後述する封止体形成工程の後に形成してもよい。
　図２５及び図２６に示すウエハ積層体６０を形成した後、図２７及び図２８に示すように、ウエハ積層体６０のチップ形成領域６５に、第２半導体チップ４０を実装する。第２半導体チップ４０の実装は、第２半導体チップ４０の接合面４０ａとウエハ積層体６０の接合面２０ａ（第１半導体チップ２０の接合面２０ａ）とを直接接合で接合することによって行う。
　具体的には、まず、ウエハ積層体６０の接合面２０ａを活性化させる表面改善処理を施す。この表面改善処理は、例えばウエハ積層体６０の接合面２０ａにプラズマを照射して酸化物や吸着物を取り去り、原子の未結合手（dangling bond）を作り出す。上述の第２半導体チップ４０の接合面４０ａを活性化させる表面改質処理においても、例えばプラズマ照射によって原子の未結合手（dangling bond）を作り出す。
　この工程において、ウエハ積層体６０の接合面２０ａに含まれる絶縁層２６及び接合メタルパッド２７の各々の表面が表面改善処理される。第２半導体チップ４０においても、接合面４０ａに含まれる絶縁層４６及び接合メタルパッド４７の各々の表面が表面改善処理される。
　次に、図２９に示すように、表面改善処理が施されたウエハ積層体６０の接合面２０ａ及び接合メタルパッド２７と、同じく表面改善処理が施された第２半導体チップ４０の接合面４０ａ及び接合メタルパッド４７とが互いに向かい合う状態でウエハ積層体６０のチップ形成領域６５（チップ搭載領域Ｃｍ）に第２半導体チップ４０を搭載する。
　次に、第２半導体チップ４０の二次元平面での中心部から周辺部に向けてボンディングウェーブが生じるように、図２９に示す状態のままで第２半導体チップ４０の接合面４０ａをウエハ積層体６０の接合面２０ａに圧着（圧接）する。
　この工程により、ウエハ積層体６０の接合面２０ａの未接合手と第２半導体チップ４０の接合面４０ａの未接合手とが結合し、ウエハ積層体６０の接合面２０ａと第２半導体チップ４０の接合面４０ａとが表面活性化接合により結合される。より具体的には、ウエハ積層体６０の接合面２０ａに含まれる絶縁層２６と、第２半導体チップ４０の接合面４０ａに含まれる絶縁層４６とが表面活性化接合により接合される共に、ウエハ積層体６０の接合面２０ａに含まれる接合メタルパッド２７と、第２半導体チップ４０の接合面４０ａに含まれる接合メタルパッド４７とが表面活性化接合により接合される。
　なお、この工程において、図２９を参照して説明すれば、第２半導体チップ４０の接合面４０ａ側の周縁部Ｃｓが曲面形状になっているため、第２半導体チップ４０の接合面４０ａ側の周縁部Ｃｓがウエハ積層体６０（第１半導体チップ２０）の接合面２０ａから離間する場合もある。
　次に、図３０に示すように、第２半導体チップ４０の半導体層４２のＺ方向の厚さを薄くし、第２半導体チップ４０を薄肉化する。この第２半導体チップ４０の薄肉化は、固体撮像装置１Ａの薄型化を図るための処置である。半導体層４２のＺ方向の厚さは、半導体層４２の多層配線層４５側とは反対側の表層部を例えばＣＭＰ法で研削することにより薄くすることができる。
　ここで、第２半導体チップ４０は、半導体層４２の厚さを薄くすることにより、剛性が低下する。この剛性の低下により、従来の半導体チップでは、図３０を参照して説明すると、第２半導体チップ４０の外周部（第２半導体チップ４０の周縁部Ｃｓ側）がウエハ積層体６０のチップ形成領域６５の接合面２０ａ（第１半導体チップ２０の接合面２０ａ）から離れる反り、即ち、第２半導体チップ４０の接合面４０ａを凸面とする反りが第２半導体チップ４０に生じることがある。
　これに対し、この第１実施形態の第２半導体チップ４０は、図３０に示すように、第２半導体チップ４０の反りを抑制する反り抑制膜４５ｂを備えているので、第２半導体チップ４０の剛性の低下に伴う第２半導体チップ４０の反りを抑制することができる。
　次に、図３１及び図３２に示すように、ウエハ積層体６０の接合面２０ａ側に、２つの第２半導体チップ４０の各々を覆い、かつチップ形成領域６５の接合面２０ａ側とは反対側の表層部が平坦化された封止体５１を形成する。封止体５１は、例えば、チップ形成領域６５に第２半導体チップ４０の全体を覆うようにして封止材を形成した後、この封止材の表面を例えばＣＭＰ（Chemical Mechanical Polishing）法で平坦化することによって
形成することができる。封止材としては、例えば、エポキシ系の熱硬化性絶縁樹脂やポリイミド系の熱可塑性絶縁樹脂を用いることができる。また、封止材としては、流動性が高いＰＳＧ（Phosho Silicate Glass）などの酸化シリコン系の材料を用いることもできる。
　この工程において、２つの第２半導体チップ４０の各々は、封止体５１で封止される。
　なお、封止体５１を、チップ形成領域６５において、第２半導体チップ４０の外側に封止材を回転塗布法などによって選択的に形成し、第２半導体チップ４０の半導体層４２の上面側を露出させてもよい。
　次に、図３３に示すように、半導体層３２を貫通し、ボンディングパッド１４の表面を露出するボンディング開口部３８を形成する。
　そして、この後、ウエハ積層体６０の複数のチップ形成領域６５をスクライブライン６６に沿って個々に小片化することにより、図３４に示すように、第１基板部２１及び第２基板部３１を含む第１半導体チップ２０が形成される共に、第１半導体チップ２０の接合面２０ａに第２半導体チップ４０の接合面４０ａが直接接合により接合されたチップ積層体が形成される。そして、第１半導体チップ２０、第２半導体チップ４０及び封止体５１を含む固体撮像装置１Ａがほぼ完成する。
　≪第１実施形態の主な効果≫
　本技術の第１実施形態に係る固体撮像装置１Ａの第２半導体チップ４０は、第２接合面を含む多層配線層４５と、この多層配線層４５の第２接合面４０ａ側とは反対側に設けられた半導体層４２と、を備えている。そして、多層配線層４５は、第２接合面４０ａの４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に沿って環状に延伸し、かつ第２半導体チップ４０の反りを抑制する反り抑制膜４５ｂを含む。
　このため、固体撮像装置１Ａの製造プロセスにおいて、ウエハ積層体６０の接合面２０ａ（第１半導体チップ２０の接合面２０ａ）と、第２半導体チップ４０の接合面４０ａと、を直接接合で接合した後、第２半導体チップ４０の半導体層４２の厚さを薄くしても、第２半導体チップ４０の剛性の低下に起因する第２半導体チップ４０の反りを抑制することができ、固体撮像装置１Ａの製造歩留まり低下の要因となる、第２半導体チップ４０の割れや欠けなどを抑制することができる。したがって、この第１実施形態に係る固体撮像装置１Ａによれば、製造歩留りの向上を図ることができる。
　また、反り抑制膜４５ｂは、第２半導体チップ４０の接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に沿って延伸しているので、長手方向の長さや短手方向の幅、若しくは厚さを変えることにより、第２半導体チップ４０の反りを生じさせる応力ひずみに対応して第２半導体チップ４０の局所的な膜応力を制御することができる。したがって、反り抑制膜４５ｂの厚さｔ１は、第２半導体チップ４０の局所的な膜応力の制御を可能とするため、多層配線層４５の配線４５ａ１の厚さｔ２よりも厚くなっている（ｔ１＞ｔ２）。そして、反り抑制膜４５ｂの厚さｔ１は、多層配線層４５の接合メタルパッド４７の厚さｔ３よりも厚くなっていることが好ましい。
　≪第１実施形態の変形例≫
　次に、第１実施形態の変形例について説明する。
　＜変形例１－１＞
　上述の第１実施形態では、反り抑制膜４５ｂが平面視で第２半導体チップ４０の接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）と重畳する場合について説明したが、反り抑制膜４５ｂは、上述の第１実施形態に限定されない。
　例えば、変形例１－１として、図３５に示すように、反り抑制膜４５ｂは、平面視で第２半導体チップ４０の接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）よりも内側に配置してもよい。この場合、反り抑制膜４５ｂは、第２半導体チップ４０の側面（多層配線層４２の側面）から内側に離間する。
　＜変形例１－２＞
　また、上述の第１実施形態では、第２半導体チップ４０の接合面４０ａの４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に沿って環状に延伸する反り抑制膜４５ｂについて説明したが、反り抑制膜４５ｂは、上述の第１実施形態の環状パターンに限定されない。
　例えば、変形例１－２として、図３６に示すように、反り抑制膜４５ｂは、第２半導体チップ４０の接合面４０ａの４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に沿って点在する構成としてもよい。
　＜変形例１－３＞
　また、変形例１－３として、図３７に示すように、反り抑制膜４５ｂは、第２半導体チップ４０の接合面４０ａの４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）のうち、Ｘ方向において互いに反対側に位置する２つの長辺（４０ａ１，４０ａ２）側にそれぞれ個別に配置してもよい。この場合、反り抑制膜４５ｂは、２つの長辺４０ａ１及び４０ａ２の各々の辺に沿って延伸する。
　＜変形例１－４＞
　また、変形例１－４として、図３８に示すように、反り抑制膜４５ｂは、第２半導体チップ４０の接合面４０ａの４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）のうち、Ｙ方向において互いに反対側に位置する２つの短辺（４０ａ３，４０ａ４）側にそれぞれ個別に配置してもよい。この場合、反り抑制膜４５ｂは、２つの長辺４０ａ１及び４０ａ２の各々の辺に沿って延伸する。
　要は、反り抑制膜４５ｂは、第２半導体チップ４０の接合面の４つの辺のうち少なくとも一辺に沿って延伸していればよい。換言すれば、反り抑制膜４５ｂは、平面視で第２半導体チップの接合面の周縁部Ｃｓ側の少なくとも一部に存在していればよい。
　この第１から第４変形例においても、上述の第１実施形態と同様の効果が得られる。
　＜変形例１－５＞
　図３９は、本技術の第１実施形態の変形例１－５に係る第２半導体チップ４０の構成を模式的に示す平面図である。
　この変形例１－５は、第２半導体チップ４０の角部Ｃｒ側での反りを選択的に抑制する場合の一例である。
　図３９を参照して説明すると、第２半導体チップ４０は平面形状が方形状になっているため、半導体層２１と多層配線層４５との線膨張係数の差などに起因する応力が、平面視で接合平面４０ａの２つの辺が交わる角部Ｃｒに集中し易く、この角部Ｃｒで浮き（反り）が最も生じ易い。したがって、第２半導体チップ４０の接合面４０ａで延伸方向の異なる２つの辺（具体的にはＹ方向に伸びる辺４０ａ１，４０ａ２とＸ方向に伸びる辺４０ａ３，４０ａ４と）が交わる角部Ｃｒの近傍に反り抑制膜４５を選択的に設け、接合面４０ａの角部Ｃｒ側での反りを選択的に抑制してもよい。
　例えば、図３９に示すように、反り抑制膜４５ａは、平面視で第２半導体チップ４０の接合面４０ａの少なくとも角部Ｃｒを含む２つの辺に亘って選択的に延伸する形状としてもよい。具体的には、接合面４０ａにおいて、角部Ｃｒ１を含む２つの辺４０ａ１と辺４０ａ４とに亘って延伸する反り抑制膜４５ｂ、角部Ｃｒ２を含む２つの辺４０ａ１と辺４０ａ３とに亘って延伸する反り抑制膜４５ｂ、角部Ｃｒ３を含む２つの辺４０ａ２と辺４０ａ４とに亘って延伸する反り抑制膜４５ｂ、角部Ｃｒ４を含む２つの辺４０ａ２と辺４０ａ３とに亘って延伸する反り抑制膜４５ｂを選択的に設けてもよい。
　この場合、反り抑制膜４５ｂは、図３９に示すように、接合面４０ａの４つの角部Ｃｒ（Ｃｒ１，Ｃｒ２，Ｃｒ３，Ｃｒ４）毎に選択的に設けてもよく、また、図示していないが、４つの角部Ｃｒ（Ｃｒ１，Ｃｒ２，Ｃｒ３，Ｃｒ４）においてもチップ構成によって反り具合が異なるため、４つの角部Ｃｒ（Ｃｒ１，Ｃｒ２，Ｃｒ３，Ｃｒ４）の少なくとも何れか１つに選択的に設けてもよい。この場合、反り抑制膜４５ｂは、平面形状がＬ字形状となる。
　なお、接合面４０ａの角部Ｃｒは、接合面４０ａの周縁部Ｃｓに含まれる。
　＜変形例１－６＞
　図４０は、本技術の第１実施形態の変形例１－６に係る第２半導体チップ４０の構成を模式的に示す平面図である。
　この変形例１－６は、第２半導体チップ４０の角部Ｃｒ側での反り対策を、より強化した場合の一例である。
　図４０に示すように、反り抑制膜４５ｂは、平面視で接合面４０ａの角部Ｃｒ（Ｃｒ１，Ｃｒ２，Ｃｒ３，Ｃｒ４）と隣り合う第１部分４５ｂ１で外側（角部側）と内側とを結ぶ第１幅Ｗ１が、平面視で接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）と隣り合う第２部分４５ｂ２で外側（辺側）と内側とを結ぶ第２幅Ｗ２よりも幅広となるように構成してもよい。
　具体的には、例えば、図４０に示す角部Ｃｒ１を例示して説明すれば、平面視で接合面４０ａの角部Ｃｒ１を含む２つの辺４０ａ１及び４０ａ４に沿って選択的に延伸する反り抑制膜４５ｂにおいて、平面視で接合面４０ａの角部Ｃｒ１と隣り合う第１部分４５ｂ１で、この角部Ｃｒ１側に位置する外側端部と、この外側端部（角部Ｃｒ１側）とは反対側（接合メタルパッド４７側）に位置する内側端部と、を結ぶ第１幅Ｗ１が、平面視で接合面４０ａの辺４０ａ１，４０ａ４と隣り合う第２部分４５ｂ２で、この辺４０ａ１，４０ａ４側に位置する外側端部と、この外側端部（辺４０ａ１，４０ａ４側）とは反対側に位置する内側端部と、を結ぶ第２幅Ｗ２よりも幅広となるようにする。
　この変形例１－６の反り抑制膜４５ｂの場合、接合面４０の角部Ｃｒでの面積を選択的に大きくすることができるため、上述の変形例１－５の反り抑制膜４５ｂと比較して、接合面４０ａの角部Ｃｒ側での反り対策をより強化することができる。
　なお、第１部分４５ｂ１の第１幅Ｗ１は、平面視で第１部分４５ｂ１の内側端部を接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に対して傾斜させることにより、第２部分４５ｂ２の第２幅Ｗ２よりも広くすることができる。
　＜変形例１－７＞
　図４１は、本技術の１実施形態の変形例１－７に係る第２半導体チップ４０の構成を模式的に示す平面図である。
　図４１に示すように、この変形例１－７は、図４０に示す変形例１－６の角部幅広技術を、上述の第１実施形態の反り抑制膜４５ｂに適用したものである。
　即ち、図４１に示すように、この変形例１－７の反り抑制膜４５ｂは、第２半導体チップ４０の接合面４０ａの４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）側に設けられ、かつ、この４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に沿って連続的に延伸する環状平面パターンになっている。そして、この環状平面パターンの反り抑制膜４５ｂにおいて、平面視で接合面４０ａの角部Ｃｒ１と隣り合う第１部分４５ｂ１で、この角部Ｃｒ１側に位置する外側端部と、この外側端部（角部Ｃｒ１側）とは反対側（接合メタルパッド４７側）に位置する内側端部と、を結ぶ第１幅Ｗ１が、平面視で接合面４０ａの辺４０ａ１，４０ａ４と隣り合う第２部分４５ｂ２で、この辺４０ａ１，４０ａ４側に位置する外側端部と、この外側端部（辺４０ａ１，４０ａ４側）とは反対側（接合メタルパッド４７側）に位置する内側端部と、を結ぶ第２幅Ｗ２よりも幅広となっている。
　この変形例１－７の反り抑制膜４５ｂの場合においても、接合面４０ａの角部Ｃｒでの面積を選択的に大きくすることができるため、上述の第１実施形態の反り抑制膜４５ｂと比較して、接合面４０ａの角部Ｃｒ側での反り対策をより強化することができる。
　＜変形例１－８＞
　図４２は、本技術の１実施形態の変形例１－８に係る第２半導体チップ４０の構成を模式的に示す平面図である。
　この変形例１－８は、反り抑制膜４５ｂの第１部分４５ｂ１の平面形状を方形状にし、第１部分４５ｂ１の第１幅Ｗ１を、第２部分４５ｂ２の第２幅Ｗ２よりも幅広としたものである。即ち、この変形例１－８では、第１部分４５ｂ１の外側端部及び内側端部の各々が角部を有する。
　この変形例１－８の反り抑制膜４５ｂにおいても、接合面４０の角部Ｃｒでの面積を選択的に大きくすることができるため、上述の第１実施形態の反り抑制膜４５ｂと比較して、接合面４０ａの角部Ｃｒ側での反り対策をより強化することができる。
　＜変形例１－９＞
　図４３は、本技術の１実施形態の変形例１－９に係る第２半導体チップ４０の構成を模式的に示す平面図である。
　この変形例１－９は、反り抑制膜４５ｂの第１部分４５ｂ１において、内側端部の平面形状を円弧状とし、第１部分４５ｂ１の第１幅Ｗ１を、第２部分４５ｂ２の第２幅Ｗ２よりも幅広としたものである。
　この変形例１－９の反り抑制膜４５ｂにおいても、接合面４０の角部Ｃｒでの面積を選択的に大きくすることができるため、上述の第１実施形態の反り抑制膜４５ｂと比較して、接合面４０ａの角部Ｃｒ側での反り対策をより強化することができる。
　＜変形例１－１０＞
　図４４は、本技術の１実施形態の変形例１－１０に係る第２半導体チップの構成を模式的に示す平面図である。
　この変形例１－１０は、反り抑制膜４５ｂの内側端部の平面形状を楕円形状とし、第１部分４５ｂ１の第１幅Ｗ１を、第２部分４５ｂ２の第２幅Ｗ２よりも幅広としたものである。
　この変形例１－９の反り抑制膜４５ｂにおいても、接合面４０の角部Ｃｒでの面積を選択的に大きくすることができるため、上述の第１実施形態の反り抑制膜４５ｂと比較して、接合面４０ａの角部Ｃｒ側での反り対策をより強化することができる。
　＜変形例１－１１から１４＞
　図４５から図４８は、本技術の第１実施形態の変形例１－１１～１４に係る反り抑制膜４５ｂの膜質として、メッシュ状パターンを模式的に示す図である。
　反り抑制膜４５ｂは、それ自体の膜質（膜状態）として、通常のベタ膜で構成してもよいが、図４５から図４８に示すメッシュ状平面パターンで構成してもよい。
　図４５に示す変形例１－１１のメッシュ状平面パターンは、開口部４５ｂ１１と膜部４５ｂ１２とがＸ方向及びＹ方向のそれぞれの方向に交互に繰り返し配置された市松模様（Checkered Pattern）になっている。
　また、図４６に示す変形例１－１２のメッシュ状平面パターンは、開口部５１ｂ１１と膜部４５ｂ１２とがＸ方向及びＹ方向に対して傾斜する斜め方向に繰り返し配置された市松模様になっている。
　また、図４７に示す変形例１－１３のメッシュ状平面パターンは、Ｘ方向に延伸し、かつＹ方向に所定の間隔を空けて並ぶ複数の第１膜部５１ｂ１３と、Ｙ方向に延伸し、かつＸ方向に所定の間隔を空けて並ぶ複数の第２膜部分５１ｂ１４とが同一平面内で交差する格子状平面パターンになっている。
　また、図４８に示す変形例１－１４のメッシュ状平面パターンは、層の異なる第１膜部４５ｂ１５と第２膜部４５ｂ１６とが平面視で格子状に交差する格子状平面パターンになっている。
　この変形例１－１１から１４においても、上述の第１実施形態と同様の効果が得られる。
　また、この変形例１－１１から１４のメッシュ状パターンは、上述の変形例変形例１－２から変形例１－１０の反り抑制膜４５ｂにも適用することができる。
　＜変形例１－１５＞
　図４９は、本技術の１実施形態の変形例１－１５に係る第２半導体チップ４０の構成を模式的に示す平面図である。
　この変形例１－１５は、上述の第１実施形態の反り抑制膜４５ｂとは別に、平面視で接合面４２ａの角部Ｃｒの近傍に反り抑制膜４５ｃを選択的に設けたものである。反り抑制膜４５ｃは、平面視で反り抑制膜４５ｂから離間している。
　反り抑制膜４５ｃは、これに限定されないが、例えば平面形状が方形状で構成され、反り抑制膜４５ｂよりも内側に配置されている。そして、反り抑制膜４５ｃは、例えば、多層配線層４５の内層において、反り抑制膜４５ｃと同一の層に形成されている。
　反り抑制膜４５ｃとしては、反り抑制膜４５ｂと同様に、窒化シリコン（ＳｉＮ）膜などの絶縁膜や、アルミニウム（Ａｌ）膜、銅（Ｃｕ）膜、或いはこれらの合金膜などの金属膜や、樹脂膜を用いることができる。この変形例１－１５の反り抑制膜４５ｂは例えば窒化シリコン膜で構成されている。
　反り抑制膜４５ｃとしては、接合メタルパッド４７の平面サイズよりも大きい平面サイズで構成することが好ましい。また、反り抑制膜４５ｃは、接合メタルパッド４７よりも外側、即ち、接合メタルパッド４７よりも接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）側で、かつ反り抑制膜４５ｃよりも内側に配置することが好ましい。
　この変形例１－１５では、平面視で接合面４０ａの角部Ｃｒの近傍に、接反り抑制膜４５ｂとは別の反り抑制膜４５ｃを設けているので、上述の第１実施形態と比較して、接合面４０ａの角部Ｃｒ側での反り対策をより強化することができる。
　＜変形例１－１６＞
　図５０は、本技術の１実施形態の変形例１－１６に係る第２半導体チップ４０の構成を模式的に示す平面図である。
　図５０に示すように、この変形例１－１６は、上述の第１実施形態の反り抑制膜４５ｂとは別に、平面視で接合面４２ａの角部Ｃｒの近傍に複数の反り抑制膜４５ｃを設けたものである。この変形例１－１６においても、上述の変形例１－１５と同様に、上述の第１実施形態と比較して、接合面４０ａの角部Ｃｒ側での反り対策をより強化することができる。
　＜変形例１－１７＞
　図５１は、本技術の１実施形態の変形例１－１７に係る第２半導体チップ４０の構成を模式的に示す要部平面図である。
　図５１に示すように、この変形例１－１７は、反り抑制膜４５ｂの膜質状態として、反り抑制膜４５ｂを通常のベタ膜で構成し、反り抑制膜４５ｃをメッシュ状平面パターンで構成したものである。この変形例１－１７においても、上述の変形例１－１５と同様に、上述の第１実施形態と比較して、接合面４０ａの角部Ｃｒ側での反り対策をより強化することができる。
　なお、この変形例１－１７とは逆に、反り抑制膜４５ｂをメッシュ状平面パターンで構成し、反り抑制膜４５ｃを通常のベタ膜で構成してもよい。また、反り抑制膜４５ｂ及び４５ｃの両方を通常のベタ膜で構成してもよく、また、反り抑制膜４５ｂ及び４５ｃの両方をメッシュ状パターンで構成してもよい。
　＜変形例１－１８＞
　図５２は、本技術の第１実施形態の変形例１－１８に係る第２半導体チップ４０の構成を模式的に示す平面図である。
　図５３は、本技術の第１実施形態の変形例１－１８に係る第２半導体チップ４０の構成を模式的に示す断面図（（ａ）は図５２のａ５２－ａ５２切断線に沿った縦断面構造を模式的に示す縦断面図、（ｂ）は図５２のｂ５２－ｂ５２切断線に沿った縦断面構造を模式的に示す縦断面図）である。
　図５２及び図５３（（ａ），（ｂ））に示すように、この変形例１－１８は、反り抑制膜４５ｂの膜厚が第１部分４５ｂ１と第２部分４５ｂ２とで異なっている。即ち、この変形例１－１８の反り抑制膜４５ｂは、平面視で接合面４０ａの角部Ｃｒ１と隣り合う第１部分４５ｂ１の膜厚が、平面視で接合面４０ａの辺と隣り合う第２部分４５ｂ２の膜厚よりも厚くなっている。
　この変形例１－１８においても、上述の第１実施形態と比較して、接合面４０ａの角部Ｃｒ側での反り対策をより強化することができる。
　＜変形例１－１９＞
　図５４は、本技術の第１実施形態の変形例１－１９に係る第２半導体チップ４０において、図５２に示すｂ５２－ｂ５２切断線と同一位置での縦断面構造を模式的に示す縦断面図である。
　図５４に示すように、この変形例１－１９は、複数の膜を多段に積層した積層膜で反り抑制膜４５ｂを構成したものである。膜としては同一物質の膜を多段に積層してもよいし、異なる物質の膜を多段に積層してもよい。
　この変形例１－１８においても、上述の第１実施形態と同様の効果が得られる。
　なお、この変形例１－１９は、図示してないが、上述の変形例１－１から１－１８の各々と組み合わせることができる。
　〔第２実施形態〕
　この第２実施形態では、第２半導体チップ４０の接合面４０ａ及び多層配線層４５の内層の各々に反り抑制膜を設けた一例について説明する。
　図５５は、本技術の第２実施形態に係る固体撮像装置１Ｂの一構成例を模式的に示す要部平面図である。
　図５６は、図５５のａ５５－ａ５５切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図５７は、第２半導体チップ４０の接合面側を模式的に示す平面図である。
　図５８Ａは、図５７のａ５７－ａ５７切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図５８Ｂは、図５８Ａの一部を拡大した縦断面図である。
　図５９は、第２半導体チップ４０の多層配線層４５の内層に設けられた反り抑制膜４５ｂの平面形状を模式的に示す平面図である。
　なお、図５５は、上述の第１実施形態の図７に対応する。
　図５５及び５６に示すように、本技術の第２実施形態に係る固体撮像装置１Ｂは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、第２半導体チップ４０の構成が異なっている。
　即ち、図５６及び図５７に示すように、この第２実施形態に係る第２半導体チップ４０は、接合面４０ａに反り抑制部としての反り抑制膜４５ｄを更に備えている。その他の構成は、上述の第１実施形態と概ね同様である。
　図５６、図５７及び図５８Ａに示すように、反り抑制膜４５ｄは、多層配線層４５に設けられている。即ち、この第２実施形態の多層配線層４５は、多層積層部４５ａ、反り抑制膜４５ｂ、絶縁層４６及び接合メタルパッド４７を含み、更に反り抑制膜４５ｄを含む。
　絶縁層４６は、上述したように、多層配線層４５の最上層の絶縁層であり、絶縁層４６の表面が第２半導体チップ４０の接合面４０ａである。したがって、この第２実施形態に係る第２半導体チップ４０の接合面４０ａは、多層配線層４５の最上層の絶縁層４６と、絶縁層４６に点在する接合メタルパッド４７と、反り抑制膜４５ｄと、を含む。即ち、この第２実施形態の半導体チップ４０は、多層配線層４５の内層に設けられた反り抑制膜４５ｂと、多層配線層４５の接合面４０ａに設けられた反り抑制膜４５ｄと、を備えている。
反り抑制膜４５ｄは、接合メタルパッド４７と同様に、接合面側が露出する状態で多層配線層４５の絶縁層４６中に設けられている。そして、接合面４０ａは、反り抑制膜４５ｄ及び接合メタルパッド４７と絶縁層４６との段差が極力小さく、概ね平坦になっている。
　反り抑制膜４５ｄは、これに限定されないが、例えば接合メタルパッド４７と同一工程で形成され、接合メタルパッド４７と同一の金属材料で構成されている。
　図５７に示すように、反り抑制膜４５ｄは、第２半導体チップ４０の接合面４０ａの周縁部Ｃｓ側の少なくとも一部に設けられている。この第２実施形態では、図５７に示すように、反り抑制膜４５ｄは、上述の第１実施形態の反り抑制膜４５ｂと同様に、第２半導体チップ４０の接合面４０ａの４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）側に設けられ、かつ、この４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に沿って連続的に延伸する環状平面パターンになっている。そして、反り抑制膜４５ｄは、平面視で第２半導体チップ４０の接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）と重畳し、第２半導体チップ４０の側面、即ち多層配線層４５の側面から露出している。即ち、反り抑制膜４５ｄは、多層配線層４５の接合面４０ａ及び側面に亘って設けられている。
　反り抑制膜４５ｄは、反り抑制膜４５ｂと同様に、第２半導体チップ４０の外周部分（周縁部Ｃｓ側）に配置されることにより、第２半導体チップ４０の局所的な膜応力を制御し、第２半導体チップ４０の反りを抑制する。反り抑制膜４５ｄには、周囲の多段積層部４５ａや絶縁層４６と線膨張係数の異なる材料を用いる。また、反り抑制膜４５ｄには収縮率の低い緻密な膜を用いることで剛性が上がる。その結果、線膨張係数の差で半導体チップ４０の周辺部の反りを抑制することが可能となる。
　図５８Ｂに示すように、反り抑制膜４０ｄは、接合面４０ａの辺側（図５８Ｂでは辺４０ａ１側）に位置する外側端部４０ｄ１１の厚さｔ４が、この外側端部４０ｄ１１とは反対側に位置する内側端部４０ｄ１２の厚さｔ５よりも薄くなっている。（ｔ４＜ｔ５）。この第２実施形態では、反り抑制膜４５ｄの接合面（図５８Ｂでは上面）は曲面形状になっているが、平面状、若しくは段差形状でもよい。この反り抑制膜４０ｄの厚さに関する構成（ｔ４＜ｔ５）は、図２９に示すように、第２半導体チップ４０の二次元平面での中心部から周辺部に向けてボンディングウェーブが生じるように、第２半導体チップ４０の接合面４０ａをウエハ積層体６０の接合面２０ａに圧着（圧接）する際、ボンディングウェーブの進行変化に起因して第２半導体チップ４０の接合面４０ａの周縁部Ｃｓ側で生じるボイドの発生を抑制するためである。
　また、図５８Ｂに示すように、第２半導体チップ４０の局所的な膜応力の制御を可能とするため、反り抑制膜４５ｄは、外側端部４０ｄ１１及び内側端部４０ｄ１２の少なくとも内側端部４０ｄ１２の厚さｔ５が多層配線層４５の配線４５ａ１の厚さｔ２よりも厚くなっていることが好ましい（ｔ４＞ｔ２）。そして、反り抑制膜４５ｄの内側端部４０ｄ１２の厚さｔ５は、多層配線層４５の接合メタルパッド４７の厚さｔ３よりも厚くなっていることがより好ましい。
　図５９に示すように、この第２実施形態の反り抑制膜４５ａも、上述の第１実施形態と同様に、第２半導体チップ４０の接合面４０ａの４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）側に設けられ、かつ、この４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に沿って連続的に延伸する環状平面パターンになっている。したがって、この第２実施形態の反り抑制膜４５ｄ及び４５ｂは、平面視で互いに重畳した状態で半導体チップ４０の周縁部Ｃｓに沿って延伸している。
　≪第２実施形態の効果≫
　この第２実施形態に係る第２半導体チップ４０は、２つの反り抑制膜４５ｄ，４５ｂを備えている。このため、固体撮像装置１Ｂの製造プロセスにおいて、ウエハ積層体６０の接合面２０ａ（第１半導体チップ２０の接合面２０ａ）と、第２半導体チップ４０の接合面４０ａと、を直接接合で接合した後、第２半導体チップ４０の半導体層４２の厚さを薄くしても、第２半導体チップ４０の剛性の低下に起因する第２半導体チップ４０の反りをより一層抑制することができ、固体撮像装置１Ｂの製造歩留まり低下の要因となる、第２半導体チップ４０の割れや欠けなどを抑制することができる。したがって、この第１実施形態に係る固体撮像装置１Ｂによれば、製造歩留りの向上を更に図ることができる。
　また、この第２実施形態に係る反り抑制膜４５ｄは、接合面４０ａの辺側（図５８Ｂでは辺４０ａ１側）に位置する外側端部４０ｄ１１の厚さｔ４が、この外側端部４０ｄ１１とは反対側に位置する内側端部４０ｄ１２の厚さｔ５よりも薄くなっている。（ｔ４＜ｔ５）。
　このため、固体撮像装置１Ｂの製造プロセスにおいて、ウエハ積層体６０の接合面２０ａと第２半導体チップ４０の接合面４０ａとを表面活性化接合で接合する際、接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に到着したボンディングウェーブが、円形状に広がるボンディングウェーブの到着位置である、接合面４０ａの角部Ｃｒ（Ｃｒ１，Ｃｒ２，Ｃｒ３，Ｃｒ４）に先回りしても、接合面４０ａの角部Ｃｒ側には、反り抑制膜４５ｄによるによる空隙部６８が形成されているので、雰囲気中の不活性ガスや空気などの気体を逃がすことができる。したがって、この第２実施形態に係る固体撮像装置１Ｂによれば、ボイドの発生を抑制することができる。
　また、ボイドの発生を抑制することができるので、固体撮像装置１Ｂの製造歩留まりの向上及び信頼性の向上をより一層図ることができる。
　なお、上述の第２実施形態では、反り抑制膜４５ｄをメタル接合パッド４７と同一材料で構成した場合について説明したが、他の材料で構成してもよい。ただし、反り抑制膜４５ｄとしては、反り抑制膜４５ｂと同様に、多層配線層４５の多段積層部４５ａの絶縁層や、多層配線層４５の最上層の絶縁層４６とは異なる材料で構成することが好ましい。例えば、反り抑制膜４５ｄとしては、窒化シリコン（ＳｉＮ）膜などの絶縁膜や、アルミニウム（Ａｌ）膜、銅（Ｃｕ）膜、或いはこれらの合金膜などの金属膜や、樹脂膜を用いることができる。この第１実施形態では、反り抑制膜４５ｄは例えば窒化シリコン膜で構成されている。
　≪第２実施形態の変形例≫
　＜変形例２－１＞
　図６０Ａは、本技術の第２実施形態の変形例２－１に係る第２半導体チップ４０の接合面４５ａに含まれる反り抑制膜４５ｄの平面パターンを模式的に示す平面図である。
　図６０Ｂは、本技術の第２実施形態の変形例２－１に係る第２半導体チップ４０の多層配線層４５の内層に含まれる反り抑制膜の平面パターンを模式的に示す平面図である。
　図６０Ａ及び図６０Ｂに示すように、この変形例２－１は、半導体チップ４０において、平面視で接合面４２ａの角部Ｃｒの近傍に、反り抑制膜４５ｄ及び４５ｂの各々を選択的に設けたものである。
　この変形例２－１の場合、上述の第２実施形態と比較して、半導体チップ４０の接合面４０ａの角部Ｃｒ側での反り対策を選択的に強化することができる。
　＜変形例２－２＞
　図６１Ａは、本技術の第２実施形態の変形例２－２に係る第２半導体チップの接合面に含まれる反り抑制膜の平面パターンを模式的に示す平面図である。
　図６１Ｂは、本技術の第２実施形態の変形例２－２に係る第２半導体チップの多層配線層の内層に含まれる反り抑制膜の平面パターンを模式的に示す平面図である。
　図６１Ａ及び図６１Ｂに示すように、この変形例２－２は、反り抑制膜４５ｄ及び４５ｃの各々を上述の変形例１－１１に示すメッシュ状平面パターンで構成したものである。
　この変形例２－２においても、上述の第２実施形態と比較して、半導体チップ４０の接合面４０ａの角部Ｃｒ側での反り対策を選択的に強化することができる。
　＜その他の変形例＞
　上述の第２実施形態では、反り抑制膜４５ｄ及び４５ｃを環状平面パターンで構成した場合について説明したが、反り抑制膜４５ｄ及び４５ｃにおいても、上述の第１実施形態の変形例を適用することができる。
　〔第３実施形態〕
　この第３実施形態では、半導体チップ４０の接合面４０ａ及び側面に亘って反り抑制膜を設けた一例について説明する。
　図６２は、本技術の第３実施形態に係る固体撮像装置１Ｃの一構成例を模式的に示す要部平面図である。
　図６３は、図６２のａ６２－ａ６２切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図６４は、第２半導体チップの接合面側を模式的に示す平面図である。
　図６５Ａは、図６４のａ６４－ａ６４切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図６５Ｂは、図６５Ａの一部を拡大した縦断面図である。
　なお、図６２は、上述の第１実施形態の図７に対応する。
　図６２から図６５Ｂに示すように、本技術の第３実施形態に係る固体撮像装置１Ｃは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、第２半導体チップ４０の構成が異なっている。
　即ち、図６２から図６５Ｂに示すように、この第３実施形態に係る第２半導体チップ４０は、上述の第１実施形態の図８に示す反り抑制部としての反り抑制膜４５ｂに替えて、多層配線層４５の第２接合面４５ｂ及び側面に亘って設けられた反り抑制膜４５ｅを備えている。その他の構成は、上述の第１実施形態と概ね同様である。
　図６２から図６５Ｂに示すように、反り抑制膜４５ｅは、多層配線層４５の接合面４０ａ及び側面、即ち第２半導体チップ４０の接合面４０ａ及び側面に亘って設けられている。そして、この第３実施形態の多層配線層４５は、多層積層部４５ａ、反り抑制膜４５ｅ、絶縁層４６及び接合メタルパッド４７を含む。
　反り抑制膜４５ｅは、接合メタルパッド４７と同様に、接合面側が露出する状態で多層配線層４５に設けられている。そして、接合面４０ａは、反り抑制膜４５ｅ及び接合メタルパッド４７と絶縁層４６との段差が極力小さく、概ね平坦になっている。
　図６２から図６５Ｂに示すように、反り抑制膜４５ｅは、平面視で第２半導体チップ４０の接合面４０ａの周縁部Ｃｓ側に選択的に設けられている。この第３実施形態では、これに限定されないが、図６２から図６５Ｂに示すように、反り抑制膜４５ｅは、上述の第１実施形態の反り抑制膜４５ｂと同様に、例えば、第２半導体チップ４０の接合面４０ａの４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）側に設けられ、かつ、この４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に沿って連続的に延伸する環状平面パターンになっている。そして、反り抑制膜４５ｅは、平面視で第２半導体チップ４０の接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）と重畳し、第２半導体チップ４０の側面から露出している。
　反り抑制膜４５ｅは、上述の反り抑制膜４５ｂと同様に、第２半導体チップ４０の外周部分（周縁部Ｃｓ側）に配置されることにより、第２半導体チップ４０の局所的な膜応力を制御し、第２半導体チップ４０の反りを抑制する。反り抑制膜４５ｅとしては、周囲の多段積層部４５ａや絶縁層４６と線膨張係数の異なる材料を用いる。また、反り抑制膜４５ｄには収縮率の低い緻密な膜を用いることで剛性が上がる。その結果、線膨張係数の差で半導体チップ４０の周辺部側（周縁部Ｃｓ側）の反りを抑制することが可能となる。
　反り抑制膜４５ｅは、第１半導体チップ２０の接合面２０ａ（ウエハ積層体６０のチップ形成領域６５の接合面２０ａ）に直接接合によって接合されている。ここで、第２半導体チップ２０の接合面２０ａが酸化シリコン膜で構成されている場合、反り抑制膜４５ｅを窒化シリコンで構成することにより、ベース部材２０の接合面２０ａと反り抑制膜４５ｅとの接合強度を高めることができる。一方、窒化シリコン膜は、第２半導体チップ４０の反りを抑制する反り抑制膜４５ｅとして有用である。したがって、窒化シリコン膜からなる反り抑制膜４５ｅを第２半導体チップ４０の接合面４０ａの周縁部Ｃｓ側に設け、この反り抑制膜４５ｅを第１半導体チップ２０の接合面２０ａに直接接合で接合することにより、第２半導体チップ４０の反りを抑制しつつ、第１半導体チップ２０と第２半導体チップ４０の周縁部Ｃｓ側との接合強度を高めることができる。これにより、第１半導体チップ２０から第２半導体チップ４０が剥がれるなどの不具合を抑制することができるので、固体撮像装置１Ｃの製造歩留まりの向上を図ることができる。
　図６５Ｂに示すように、反り抑制膜４５ｅは、厚さｔ５が幅Ｗ３よりも厚くなっている（ｔ５＞Ｗ３）。このような構成とすることにより、第２半導体チップ４０の内部応力をより高めることができるため、第１実施形態途比較して反り抑制効果をより高めることができる。
　なお、上述の第３実施形態では、窒化シリコン膜からなる反り抑制膜４５ｅを用いた場合について説明したが、第２半導体チップ４０の反りを抑制でき、かつ第１半導体チップ２０の接合面２０ａと第２半導体チップ４０の接合面４０ａとの接合強度を高めることができる膜であれば、窒化シリコン膜に限定されるものではない。
　≪第３実施形態の変形例≫
　＜変形例３－１＞
　図６６は、本技術の第３実施形態の変形例３－１に係る第２半導体チップの縦断面構造を模式的に示す縦断面図である。
　図６６に示すように、この変形例３－１は、反り抑制膜４５ｅが半導体チップ４０の接合面４０ａと、この接合面４０ａとは反対側の裏面とに亘って延伸し、多層配線層４５及び半導体層４２の各々の側面を覆っている。
　この変形例３－１の場合、上述の第１実施形態と比較して、第２半導体チップ４０の反り対策をより強化することができる。
　＜その他の変形例＞
　上述の第３実施形態では、反り抑制膜４５ｅを環状平面パターンで構成した場合について説明したが、反り抑制膜４５ｅにおいても、上述の第１実施形態の変形例を適用することができる。
　〔第４実施形態〕
　この第４実施形態では、反り抑制膜４５ｆを接合メタルパッド４７と同一工程で形成した一例について説明する。
　図６７は、本技術の第４実施形態に係る固体撮像装置１Ｄの一構成例を模式的に示す縦断面図である。
　図６８は、第２半導体チップ４０の接合面４０ａ側を模式的に示す平面図である。
　図６９は、第１半導体チップ２０の接合面２０ａ側を模式的に示す平面図である。
　図６７から図６９に示すように、本技術の第４実施形態に係る固体撮像装置１Ｄは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、第２半導体チップ４０の構成が異なっている。
　即ち、図６７及び図６８に示すように、この第４実施形態に係る第２半導体チップ４０は、上述の第１実施形態の図８に示す反り抑制部としての反り抑制膜４５ｂに替えて、多層配線層４５の第２接合面４５ｂ及び側面に亘って設けられた反り抑制膜４５ｆを備えている。その他の構成は、上述の第１実施形態と概ね同様である。
　図６７及び図６８に示すように、反り抑制膜４５ｆは、接合メタルパッド４７と同様に、接合面側が露出する状態で多層配線層４５に設けられている。そして、接合面４０ａは、反り抑制膜４５ｆ及び接合メタルパッド４７と絶縁層４６との段差が極力小さく、概ね平坦になっている。
　この第４実施形態の反り抑制膜４５ｆは、これに限定されないが、例えば接合メタルパッド４７と同一工程で形成され、接合メタルパッド４７と同一の金属材料で構成されている。そして、反り抑制膜４５ｆは、これに限定されないが、例えば上述の第３実施形態の反り抑制膜４５ｅと同様に、第２半導体チップ４０の接合面４０ａの４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）側に設けられ、かつ、この４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に沿って連続的に延伸する環状平面パターンになっている。そして、反り抑制膜４５ｅは、平面視で第２半導体チップ４０の接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）と重畳し、第２半導体チップ４０の側面から露出している。
　図６９に示すように、この第４実施形態の第１半導体チップ２０は、接合面２０ａに、第２半導体チップ４０の反り抑制膜４５ｆに対応してダミーパッド２７ｆを備えている。このダミーパッド２７ｆは、第１半導体チップ２０の接合面２０に平面視で反り抑制膜と重畳して設けられ、反り抑制膜と同様の環状平面パターンで構成されている。ダミーパッド２７ｆは、例えば、例えば接合メタルパッド２７と同一工程で形成され、接合メタルパッド２７と同一の金属材料で構成されている。このダミーパッド２７ｆは、メタル接合パッド２７とは異なり、電気的な接続を行うものではなく、例えば電位の供給がなされない。
　図６７に示すように、第１半導体チップ２０のダミーパッド２７ｆと、第２半導体チップ４０の反り抑制膜４５ｆとは、第１半導体チップ２０の接合面２０ａと、第２半導体チップ４０の接合面４０ａとの接合と同様に、直接接合で接合されている。
　この第４実施形態に係る固体撮像装置１Ｄにおいても、上述の第３実施形態と同様に、第２半導体チップ４０の反りを抑制しつつ、第１半導体チップ２０と第２半導体チップ４０の周縁部Ｃｓ側との接合強度を高めることができ、第１半導体チップ２０から第２半導体チップ４０が剥がれるなどの不具合を抑制することができる。したがって、この第４実施形態に係る固体撮像装置１Ｄにおいても、製造歩留まりの向上を図ることができる。
　≪第４実施形態の変形例≫
　上述の第４実施形態では、反り抑制膜４５ｆを環状平面パターンで構成した場合について説明したが、反り抑制膜４５ｆにおいても、上述の第１実施形態の変形例を適用することができる。
　〔第５実施形態〕
　上述の第１実施形態から第４実施形態では、第２半導体チップ４０の反りを抑制する反り抑制部として、第２半導体チップ４０の多層配線層４５に反り抑制膜４５ｂ，４５ｃ，４５ｄ，４５ｅ，４５ｆを設けた場合について説明したが、この第５実施形態では、第２半導体チップ４０の半導体層４２に反り抑制部を設ける場合について説明する。そして、この第５実施形態では、第２半導体チップ４０の半導体層４２に設ける反り抑制部として、結晶性が乱れた改質層８１について説明する。
　図７０は、本技術の第５実施形態に係る固体撮像装置の一構成例を模式的に示す要部平面図である。
　図７１は、図７０のａ７０－ａ７０切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図７２は、図７０のｂ７０－ｂ７０切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図７０から図７２に示すように、本技術の第５実施形態に係る固体撮像装置１Ｅは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、第２半導体チップ４０の構成が異なっている。
　即ち、図７０から図７２に示すように、この第５実施形態に係る第２半導体チップ４０は、上述の第１実施形態の図８に示す反り抑制部としての反り抑制膜４５ｂに替えて、半導体層４２に設けられた改質層８１を備えている。その他の構成は、上述の第１実施形態と概ね同様である。
　図７０から図７２に示す第２半導体チップ４０は、上述したように、厚さ方向（Ｚ）において互いに反対側に位置する第１の面（素子形成面，主面）及び第２の面（裏面４２ｂ）を有する半導体層４２と、この半導体層４２の第１の面側に設けられた多層配線層４５と、を備えている。即ち、この第５実施形態の第２半導体チップ４０は、第２接合面４０ａを含む多層配線層４５と、この多層配線層４５側とは反対側に方形状の裏面４２ｂを有する半導体層４２と、この第２半導体層４２に設けられ、かつ第２半導体チップ４０の反りを抑制する反り抑制部としての改質層８１と、を備えている。
　ここで、この第５実施形態では、半導体層４２の裏面４２ｂを、第２半導体チップ４０の接合面４０ａとは反対側に位置する裏面と呼ぶこともある。
　図７０から図７２に示すように、この第５実施形態の半導体チップ４０において、半導体層４２の裏面４２ｂは、接合面４０ａと同様に方形状になっている。そして、半導体層４２の裏面４２ｂは、Ｘ方向において互いに反対側に位置する２つの辺４２ｂ１及び４２ｂａ２と、Ｙ方向において互いに反対側に位置する２つの辺４２ｂａ３及び４２ｂ４と、を有する。２つの辺４２ｂ１及び４２ｂ２は、Ｙ方向に延伸している。２つの辺４２ｂ３及び４２ｂ４は、Ｘ方向に延伸している。
　ここで、２つの辺４２ｂ１及び４２ｂ２を、長辺と呼ぶこともある。また、２つの辺４２ｂａ３及び４２ｂａ４を、短辺と呼ぶこともある。
　図７０から図７２に示すように、第２半導体チップ４０は、裏面４２ｂの４つの辺４２ｂ１、４２ｂ２、４２ｂ３及び４２ｂ４を含む周縁部Ｃｖを有する。
　図７０から図７２に示すように、改質層８１は、平面視で半導体層４２の裏面４２ｂの周縁部Ｃｖ側に選択的に設けられている。この第１実施形態では、図７０に示すように、改質層８１は、半導体層４２の裏面４２ｂの４つの辺（４２ｂ１，４２ｂ２，４２ｂ３，４２ｂ４）側に設けられ、かつ、この４つの辺（４２ｂ１，４２ｂ２，４２ｂ３，４２ｂ４）に沿って連続的に延伸する環状平面パターンになっている。そして、改質層８１は、平面視で半導体層４２の裏面４２ｂの辺（４２ｂ１，４２ｂ２，４２ｂ３，４２ｂ４）と重畳し、半導体層４２の側面から露出している。
　改質層８１は、上述の反り抑制膜４５ｂと同様に、第２半導体チップ４０の外周部分（周縁部Ｃｓ側）、即ち半導体層４２の外周部分（周縁部Ｃｖ側）に配置されることにより、第２半導体チップ４０の局所的な膜応力を制御し、第２半導体チップ４０の反りを抑制する。
　改質層８１は、半導体層４２の単結晶とは異なり、結晶性が乱れた状態となっている。改質層８１は、例えば、透過性を有する波長のレーザ光を半導体層４２の内部に集光することで形成することができる。集光エネルギーが高いと、半導体層４２の内部で局所的に材料が気化し、空孔が形成されるため、結晶性が乱れた改質層８１を形成することができる。なお、改質層８１は、例えば、多結晶または非晶質の領域を含む。
　このようにして形成された改質層８１は、半導体層での周囲の単結晶と比較して、低密度状態となり、これにより圧縮応力（Compressive）を内在している。
　改質層８１は、所定の幅を持つ帯状の空孔で構成することができ、また、複数の空孔がドット状に存在するパターンで構成することができる。また、改質層８１は、線状の空孔が複数存在するパターンで構成することもできる。何れの改質層８１においても、圧縮応力を内在する。
　この第５実施形態に係る第２半導体チップ４０は、第２半導体チップ４０の反りを抑制する反り抑制部として、半導体層４２に設けられた改質層８１を備えている。このため、固体撮像装置１Ｅの製造プロセスにおいて、ウエハ積層体６０の接合面２０ａ（第１半導体チップ２０の接合面２０ａ）と、第２半導体チップ４０の接合面４０ａと、を直接接合で接合した後、第２半導体チップ４０の半導体層４２の厚さを薄くしても、第２半導体チップ４０の剛性の低下に起因する第２半導体チップ４０の反りを抑制することができ、固体撮像装置１Ｆの製造歩留まり低下の要因となる、第２半導体チップ４０の割れや欠けなどを抑制することができる。したがって、この第５実施形態に係る固体撮像装置１Ｅによれば、製造歩留りの向上を更に図ることができる。
　なお、改質層８１は、第２半導体チップの半導体層４２の厚さを薄くした後でも残存する深さ位置に形成することが好ましい。
　≪第５実施形態の変形例≫
　＜変形例５－１＞
　図７３は、本技術の第５実施形態の変形例５－１に係る固体撮像装置の縦断面構造を模式的に示す縦断面図である。
　図７３に示すように、この変形例５－１は、上述の実施形態５に上述の第１実施形態の反り抑制膜４５ｂを組み合わせたものである。この変形例５－１によれば、上述の第５実施形態と比較して、第２半導体チップ４０の反りをより効果的に抑制することができる。
　＜その他の変形例＞
　上述の第５実施形態では、改質層８１を環状平面パターンで構成した場合について説明したが、改質層８１においても、上述の第１実施形態の変形例を適用することができる。
　〔第６実施形態〕
　上述の第５実施形態では、第２半導体チップ４０の半導体層４２に設ける反り抑制部として、改質層８１について説明したが、この第６実施形態では、第２半導体チップ４０の半導体層４２に設ける反り抑制部として、半導体層４２に含まれる厚肉部分（第２部分）８２ａについて説明する。
　図７４は、本技術の第６実施形態に係る固体撮像装置の一構成例を模式的に示す要部平面図である。
　図７５は、図７５のａ７５－ａ７５切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図７６は、図７５のｂ７５－ｂ７５切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図７４から図７６に示すように、本技術の第６実施形態に係る固体撮像装置１Ｆは、基本的に上述の第５実施形態に係る固体撮像装置１Ｅと同様の構成になっており、第２半導体チップ４０の構成が異なっている。
　即ち、図７４から図７６に示すように、この第６実施形態に係る第２半導体チップ４０は、上述の第５実施形態の図７０から図７２に示す反り抑制部としての改質層８１に替えて、半導体層４２の裏面４２ｂに含まれる厚肉部分８２ａを備えている。その他の構成は、上述の第５実施形態と概ね同様である。
　図７４から図７６に示すように、この第６実施形態の半導体チップ４０の裏面４２ｂは、第１の厚さを持つ薄肉部分（第１部分）と、この第１の厚さよりも厚い第２の厚さを持つ厚肉部分（第２部分）とを含む。そして、厚肉部分は、半導体チップ４０の裏面４２ｂの周縁部Ｃｖ側に設けられている。この第６実施形態では、図７４に示すように、厚肉部分８２ａは、これに限定されないが、例えば、半導体層４２の裏面４２ｂの４つの辺（４２ｂ１，４２ｂ２，４２ｂ３，４２ｂ４）側に設けられ、かつ、この４つの辺（４２ｂ１，４２ｂ２，４２ｂ３，４２ｂ４）に沿って連続的に延伸する環状平面パターンになっている。そして、厚肉部分８２ａは、平面視で半導体層４２の裏面４２ｂの辺（４２ｂ１，４２ｂ２，４２ｂ３，４２ｂ４）と重畳し、半導体層４２の側面に含まれている。
　図７４から図７６に示すように、薄肉部分８２ｂは、第２半導体チップ４０の裏面４２の中央領域に設けられ、厚肉部分８２ａよりも多層配線層４５側に陥没している。また、厚肉部分８２ａは、第２半導体チップ４０の裏面４２の周辺領域に設けられ、薄肉部分８２ｂよりも多層配線層４５側とは反対側に突出している。即ち、この第６実施形態の第２半導体チップ４０の裏面４２ｂは、相対的に厚さが異なる薄肉部分（第１部分）８２ｂと厚肉部分（第２部分）８２ａとによって形成された段差部８２を含む。
　このように、第２半導体チップ４０の裏面４２を、相対的に厚さが異なる薄肉部分（第１部分）８２ｂと厚肉部分（第２部分）８２ａとによって形成された段差部８２を含む構成とすることにより、第２半導体チップ４０のＺ方向に関する曲げ剛性を高めることができる。
　したがって、固体撮像装置１Ｆの製造プロセスにおいて、ウエハ積層体６０の接合面２０ａ（第１半導体チップ２０の接合面２０ａ）と、第２半導体チップ４０の接合面４０ａと、を直接接合で接合した後、第２半導体チップ４０の半導体層４２の厚さを薄くしても、第２半導体チップ４０の剛性の低下に起因する第２半導体チップ４０の反りを抑制することができ、固体撮像装置１Ｆの製造歩留まり低下の要因となる、第２半導体チップ４０の割れや欠けなどを抑制することができる。したがって、この第６実施形態に係る固体撮像装置１Ｆにおいても、製造歩留りの向上を図ることができる。
　≪第６実施形態の変形例≫
　上述の第６実施形態では、半導体層４５の厚肉部分８２ａとして、第２半導体チップ４０の裏面４２ｂの４つの辺（４２ｂ１，４２ｂ２，４２ｂ３，４２ｂ４）に沿って連続的に延伸する環状平面パターンの厚肉部分８２ａについて説明したが、厚肉部分８２ａは、上述の第６実施形態の環状平面パターンに限定されるものではない。
　＜変形例６－１＞
　図７７Ａは、本技術の第６実施形態の変形例２－１に係る固体撮像装置の一構成例を模式的に示す要部平面図である。
　図７７Ｂは、図７７Ａのｂ７７－ｂ７７切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図７７Ａ及び図７７Ｂに示すように、この変形例６－１は、第２半導体チップ４０の裏面４２ｂにおいて、４つの角部Ｃｗ（Ｃｗ１，Ｃｗ２，Ｃｗ３，Ｃｗ４）に、厚肉部分８２ａを設けたものである。そして、この変形例６－１の厚肉部分８２ａは、平面視で角部Ｃｗ（Ｃｗ１，Ｃｗ２，Ｃｗ３，Ｃｗ４）と重畳している。
　この変形例６－１においても、上述の第６実施形態と同様に、第２半導体チップ４０の反りを抑制することができる。また、特に、この変型例６－１では、第２半導体チップ４０の半導体層４２の角部Ｃｗ側（接合面４０ａの角部Ｃｒ側）での反りを抑制することができる。
　＜変形例６－２＞
　図７８Ａは、本技術の第６実施形態の変形例６－２に係る固体撮像装置の一構成例を模式的に示す要部平面図である。
　図７８Ｂは、図７８Ａのａ７８－ａ７８切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図７８Ｃは、図７８Ａのｂ７８－ｂ７８切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図７８Ａから図７８Ｃに示すように、この変形例６－２は、第２半導体チップ４０の半導体層４２の裏面４２ｂにおいて、４つの角部Ｃｗ（Ｃｗ１，Ｃｗ２，Ｃｗ３，Ｃｗ４）側から中心部に向かって延伸するＸ字形状の平面パターンで厚肉部分８２ａを構成したものである。このＸ字形状の厚肉部分８２ａは、半導体層４２の裏面４２ｂの周縁部Ｃｖに含まれる角部Ｃｗ（Ｃｗ１，Ｃｗ２，Ｃｗ３，Ｃｗ４）側から内側に延伸している。
　この変形例６－２においても、上述の第６実施形態と同様に、第２半導体チップ４０の反りを抑制することができる。また、この変型例６－２においても、特に、第２半導体チップ４０の半導体層４２の角部Ｃｗ側（接合面４０ａの角部Ｃｒ側）での反りを抑制することができる。
　＜変形例６－３＞
　図７９Ａは、本技術の第６実施形態の変形例６－３に係る固体撮像装置の一構成例を模式的に示す要部平面図である。
　図７９Ｂは、図７９Ａのｂ７９－ｂ７９切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図７９Ａ及び図７９Ｂに示すように、この変形例６－３は、第２半導体チップ４０の半導体層４２の裏面４２ｂにおいて、Ｘ方向に延伸する第１部分とＹ方向に延伸する第２部分とが中心部で交差する十字架形状の平面パターンで厚肉部分８２ａを構成したものである。この十字架形状の厚肉部分８２ａは、半導体層４２の裏面４２ｂの周縁部Ｃｖに含まれる辺（４２ｂ１，４２ｂ２，４２ｂ３，４２ｂ４）側から内側に延伸している。
　この変形例６－３においても、上述の第６実施形態と同様に、第２半導体チップ４０の反りを抑制することができる。
　＜変形例６－４＞
　図８０Ａは、本技術の第６実施形態の変形例６－４に係る固体撮像装置の一構成例を模式的に示す要部平面図である。
　図８０Ｂは、図８０Ａのｂ８０－ｂ８０切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図８０Ａ及び図８０Ｂに示すように、この変形例６－４は、第２半導体チップ４０の半導体層４２の裏面４２ｂの角部Ｃｗの近傍に、延伸方向が異なる２つの辺に亘って斜めに延伸する傾斜形状の厚肉部８２ａを設けたものである。この傾斜形状の厚肉部分８２ａは、半導体層４２の裏面４２ｂの周縁部Ｃｖに含まれる辺（４２ｂ１，４２ｂ２，４２ｂ３，４２ｂ４）側から内側に延伸している。
　この変形例６－４においても、上述の第６実施形態と同様に、第２半導体チップ４０の反りを抑制することができる。また、この変型例６－４においても、特に、第２半導体チップ４０の半導体層４２の角部Ｃｗ側（接合面４０ａの角部Ｃｒ側）での反りを抑制することができる。
　＜変形例６－５＞
　図８１Ａは、本技術の第６実施形態の変形例６－５に係る固体撮像装置の一構成例を模式的に示す要部平面図である。
　図８１Ｂは、図８１Ａのａ８１－ａ８１切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図８１Ａ及び図８１Ｂに示すように、この変形例６－５は、上述の実施形態６に上述の第１実施形態の反り抑制膜４５ｂを組み合わせたものである。この変形例６－５によれば、上述の第６実施形態と比較して、第２半導体チップ４０の反りをより効果的に抑制することができる。
　〔第７実施形態〕
　この第７実施形態では、ボンディングウェーブに起因するボイドの発生を抑制する技術について説明する。
　図８２は、本技術の第７実施形態に係る固体撮像装置の一構成例を模式的に示す要部平面図である。
　図８３は、図８２のａ８２－ａ７８２断線に沿った縦断面構造を模式的に示す縦断面図である。
　図８４は、第２半導体チップの接合面側を模式的に示す平面図である。
　なお、図８２は、上述の第１実施形態の図７に対応している。
　図８２から図８４に示すように、本技術の第７実施形態に係る固体撮像装置１Ｇは、基本的に上述の第１実施形態の固体撮像装置１Ａと同様の構成になっており、第２半導体チップ４０の構成が異なっている。
　即ち、図８３から図８４に示すように、この第７実施形態の半導体チップ４０は、上述の第１実施形態の図８に示す反り抑制膜４５ｂに替えて弱接合部８５を備えている。その他の構成は、上述の第１実施形態と概ね同様である。
　図８３から図８４に示すように、弱接合部８５は、多層配線層４５の絶縁層４６及び接合メタルパッド４７と共に、第２半導体チップ４０の接合面４０ａに含まれている。そして、弱接合部８５は、多層配線層４５の絶縁層４６よりも第１半導体チップ２０の接合面２０ａとの接合力が弱い材料で構成されている。即ち、この第７実施形態の第２半導体チップ４０の第２接合面４０ａは、多層配線層４５に含まれる絶縁層４６と、この絶縁層４６よりも第１半導体チップ２０の接合面２０ａとの接合力が弱い弱接合部８５と、を含んでいる。弱接合部８５は、例えば、多孔質膜（ポーラス膜）で構成されている。多孔質膜は、複数の孔を含んでいるため、例えばＣＶＤ法などの成膜法で成膜した膜と比較して、相手との接合力が弱い。
　第１半導体チップの接合面に第２半導体チップを直接接合するときのボンディングウェーブは、第１半導体チップの接合面と第２半導体チップの接合面との接合力に影響し、接合力が弱い所ではボンディングウェーブの進行速度が遅くなる。即ち、第２半導体チップの接合面において、ボンディングウェーブの進行速度は、絶縁層と弱接合部とでは弱接合部の方が絶縁層よりも遅い。
　弱接合部８５は、接合メタルパッド４７と同様に、接合面側が接合面４０ａから露出する状態で多層配線層４５の絶縁層４６中に設けられている。そして、接合面４０ａは、弱接合部８５及び接合メタルパッド４７と、絶縁層４６との段差が極力小さく、概ね平坦になっている。弱接合部８５及び絶縁層４６は、第１半導体チップ２０の接合面２０ａに、直接接合で接合されている。
　図８３から図８４に示すように、弱接合部８５は、第２半導体チップ４０の接合面４０ａの周縁部Ｃｓ側に設けられている。この第７実施形態では、これに限定されないが、例えば、第２半導体チップ４０の接合面４０ａの４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）側に設けられ、かつ、この４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に沿って連続的に延伸する環状平面パターンになっている。そして、弱接合部８５は、平面視で第２半導体チップ４０の接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）と重畳し、第２半導体チップ４０の側面、即ち多層配線層４５の側面から露出している。
　ここで、製造プロセスにおいて、第２半導体チップ４０の接合面４０ａは、上述の第１実施形態の図２９に示すように、ウエハ積層体６０の接合面２０ａ（第１半導体チップ２０の接合面２０ａ）に直接接合で接合される。この直接接合では、第２半導体チップ４０の二次元平面での中心部から周辺部に向けて放射状にボンディングウェーブが生じるように、第２半導体チップ４０の接合面４０ａをウエハ積層体６０の接合面２０ａ（第１半導体チップ２０の接合面２０ａ）に圧着（圧接）する。
　このとき、従来の第２半導体チップの場合、この第７実施形態の図８４を参照して説明すれば、ボンディングウェーブは、第２半導体チップ４０の接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に到着する。そして、接合面４０ａの辺に到着したボンディングウェーブは、進行速度が上昇して接合面４０ａの辺に沿って進行し、放射状に広がるボンディングウェーブの到着位置である、接合面４０ａの角部Ｃｒに先回りする。このため、従来の第２半導体チップでは、接合面の角部でボイドが発生し易かった。四角形の第２半導体チップは、平面視で半導体チップの中心部から辺までの距離と、半導体チップの中心から角部までの距離とに差があるため、第２半導体チップの角部ではボイドの発生が顕著になる。
　これに対し、図８４に示すように、この第７実施形態の第２半導体チップ４０の接合面４０ａは、多層配線層４５に含まれる絶縁層４６と、この絶縁層４６よりも第１半導体チップ２０の接合面２０ａとの接合力が弱い弱接合部８５と、を含んでいる。そして、弱接合部８５は、接合面４０ａの周縁部Ｃｓ側（辺４０ａ１側，辺４０ａ２側，辺４０ａ３側，辺４０ａ４側）に設けられている。このため、接合面４０ａの周縁部Ｃｓへのボンディングウェーブの到達を遅らせることができる。また、弱接合部８５は、接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に沿って延伸している。このため、接合面４０ａの辺に沿って進行するボンディングウェーブの進行速度を遅くすることができる。これにより、製造プロセスにおいて、接合面４０の辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に沿って進行するボンディングウェーブと、放射状に広がるボンディングウェーブとの到着時間差によって第２半導体チップ４０の角部Ｃｒに発生するボイドを抑制することができる。
　したがって、この第７実施形態に係る固体撮像装置１Ｇによれば、製造歩留まりの向上を図ることができる。
　≪第７実施形態の変形例≫
　＜変形例７－１＞
　図８５Ａは、本技術の第７実施形態の変形例７－１に係る固体撮像装置の一構成例を模式的に示す縦断面図である。
　図８５Ａに示すように、この変形例７－１では、弱接合部８５が第２半導体チップの接合面の辺に沿って点在している。この変形例７－１においても、上述の第７実施形態と同様の効果が得られる。
　＜変形例７－２＞
　図８５Ｂは、本技術の第７実施形態の変形例７－２に係る固体撮像装置の一構成例を模式的に示す縦断面図である。
　図８５Ｂに示すように、この変形例７－２は、上述の実施形態７に上述の第１実施形態の反り抑制膜４５ｂを組み合わせたものである。この変形例２よれば、上述の第７実施形態と比較して、第２半導体チップ４０の反りを抑制することができると共に、ボンディングウェーブに起因するボイドの発生を抑制することができる。
　＜その他の変形例≫
　上述の第７実施形態では、多孔質の弱接合部８５を第２半導体チップ４０の接合面４０ａの周縁部Ｃｓ側に設けた場合について説明したが、弱接合部８５としては、ダミーパッドを用いてもよい。この場合、ダミーパッドとしては、第２半導体チップ４０の絶縁層４６よりも第１半導体チップ２０の接合面２０ａとの接合力が弱い材料（例えば、Ｃｕなど）を選定する。
　〔第８実施形態〕
　この第８実施形態では、ボンディングウェーブに起因するボイドの発生を抑制する技術について説明する。
　図８６は、本技術の第８実施形態に係る固体撮像装置の一構成例を模式的に示す要部平面図である。
　図８７Ａは、図８６のａ８６ａ－ａ８６ａ断線に沿った縦断面構造を模式的に示す縦断面図である。
　図８７Ｂは、図８６のａ８６ｂ－ａ８６ｂ断線に沿った縦断面構造を模式的に示す縦断面図である。
　図８８は、第２半導体チップの接合面側を模式的に示す平面図である。
　なお、図８６、上述の第１実施形態の図７に対応している。
　また、図８８では、図面を見易くするため、接合面の領域にドット状のハッチングを付している。
　図８６から図８８に示すように、本技術の第８実施形態に係る固体撮像装置１Ｈは、基本的に上述の第７実施形態の固体撮像装置１Ｇと同様の構成になっており、第２半導体チップ４０の構成が異なっている。
　即ち、図８６から図８８に示すように、この第８実施形態の半導体チップ４０は、接合面４０ａの周縁部Ｃｓ（辺４０ａ１，辺４０ａ２，辺４０ａ３，辺４０ａ４）が蛇行している。そして、この第８実施形態の半導体チップ４０では、上述の第７実施形態の図８８に示す弱接合部８５は備えていない。また、この第２８実施形態の半導体チップ４０は、半導体チップ４０の側面から内側に伸びる凹部８６を有する。
　この第８実施形態の半導体チップ４０において、図８８に示すように、周縁部Ｃｓは、平面視で第1周縁部分Ｃｓ１と、この第１周縁部分Ｃｓ１よりも内側に位置する第２周縁部分Ｃｓ２とが、一方向に繰り返し配置された蛇行形状になっている。そして、接合面４０ａの周縁部Ｃｓは、凹部の平面形状が反映されている。
　図８８に示すように、第２半導体チップ４０の凹部８６は、平面視で接合面４０ａの周縁部Ｃｓの延伸方向に繰り返し配置されている。そして、図８７Ａ及び図８７Ｂに示すように、半導体チップ４０の凹部８６は、半導体チップ４０の接合面４０ａから裏面４２ｂ側に向かって延伸している。この第８実施形態において、凹部８６は、一端側が半導体チップ４０の接合面４０ａに含まれ、他端側が半導体チップ４０の裏面４２ｂから離間している。この凹部８６は、例えば六面体形状で構成され、６面のうち、接合面４０ａ側の面と、半導体チップ４０の側面側の面とが開放面となり、残りの４面が絶縁層４５で囲まれている。
　この第８実施形態の半導体チップ４０は、接合面４０ａの周縁部Ｃｓが蛇行している。このため、接合面の一辺で互いに反対側に位置する２つの角部を直線で結んだ距離よりも周縁部の実施質的な長さを第２半導体チップ４０の平面サイズを大きくすることなく、長くすることができる。
　これにより、製造プロセスにおいて、図２９に示すように、第２半導体チップ４０の二次元平面での中心部から周辺部に向けてボンディングウェーブが生じるように、第２半導体チップ４０の接合面４０ａをウエハ積層体６０の接合面２０ａに圧着（圧接）する際、第２半導体チップ４０の接合面４０ａの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に沿って進行し、接合面の角部へのボンディングウェーブの到着を遅らすことができ、接合面４０の辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）に沿って進行するボンディングウェーブと、放射状に広がるボンディングウェーブとの到着時間差によって第２半導体チップ４０の角部Ｃｒに発生するボイドを抑制することができる。
　したがって、この第８実施形態に係る固体撮像装置１Ｇによれば、上述の７実施形態に係る固体撮像装置１Ｆと同様に、製造歩留まりの向上を図ることができる。
　≪第８実施形態の変形例≫
　＜変形例８－１＞
　図８９は、本技術の第８実施形態の変形例８－１に係る固体撮像装置の一構成例を模式的に示す縦断面図である。
　図８９に示すように、この変形例８－１は、凹部８６を絶縁材８７で埋め込んでいる。絶縁材８７としては、酸化シリコン膜や窒化シリコン膜などの有機材、若しくは樹脂などの有機材を用いることができる。絶縁材８７は、ウエハ積層体６０の接合面２０ａ（第１半導体チップ２０の接合面２０ａ）と、第２半導体チップ４０の接合面４０ａとを直接接合で接合した後に、凹部８６に形成する。この変形例８－１においても、上述の第８実施形態と同様の効果が得られる。
　〔第９実施形態〕
　図９０は、本技術の第９実施形態に係る固体撮像装置の一構成例を模式的に示す要部平面図である。
　図９１Ａは、図９０のａ９０ａ－ａ９０ａ断線に沿った縦断面構造を模式的に示す縦断面図である。
　図９１Ｂは、図９０のａ９０ｂ－ａ９０ｂ断線に沿った縦断面構造を模式的に示す縦断面図である。
　図９２は、第２半導体チップの接合面側を模式的に示す平面図である。
　なお、図９０は、上述の第１実施形態の図７に対応している。
　図９０から図９２に示すように、本技術の第９実施形態に係る固体撮像装置１Ｉは、基本的に上述の第８実施形態の固体撮像装置１Ｈと同様の構成になっており、第２半導体チップ４０の凹部８６の構成が異なっている。
　即ち、図９０から図９２に示すように、この第９実施形態の凹部８６は、第２半導体チップ４０の接合面４０ａから裏面４２ｂに亘って延伸し、接合面４０ａ及び裏面４２ｂの各々に含まれている。
　この第９実施形態に係る固体撮像装置１Ｉにおいても、上述の第８実施形態に係る固体撮像装置１Ｈと同様の効果が得られる。
　〔第１０実施形態〕
　この第１０実施形態では、接合面に、接合力の弱い弱接合領域と、接合力の強い強接合領域とを配置してボンディングウェーブを制御することでボイドの発生を抑制する技術について説明する。
　図９３は、本技術の第１０実施形態に係る固体撮像装置の一構成例を模式的に示す要部平面図である。
　図９４は、図９３のａ９３－ａ９３切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図９５は、第２半導体チップの接合面側を模式的に示す平面図である。
　図９６は、図９５のｂ９５－ｂ９５切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図９７は、第１半導体チップの接合面側を模式的に示す平面図である。
　図９３から図９７に示すように、本技術の第１０実施形態に係る固体撮像装置１Ｊは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、第２半導体チップ４０の構成が異なっている。
　即ち、第１半導体チップ２０の接合面２０ａ及び第２半導体チップ４０の接合面４０ａの少なくとも何れか一方の接合面は、他方の接合面との接合力が相対的に異なる弱接合領域９１と強接合領域９２とを含み、かつ一方の弱接合領域９１は一方の接合面の周縁部側に設けられている。この第１０実施形態では、図９３から図９７に示すように、第２半導体チップ４０の接合面４０が弱接合領域９１と強接合領域９２とを含む。
　そして、弱接合領域９１は、図９５に示すように、第２半導体チップ４０の接合面４０ａの４つの辺（４０ａ１，４０ａ２，４０ａ３，４０ａ４）のうち、Ｘ方向において互いに反対側に位置する２つの長辺（４０ａ１，４０ａ２）側に配置され、かつ各々の長辺（４０ａ１，４０ａ２）に沿って延伸している。
　なお、図９５においては、平面視で弱接合領域９１が周縁部Ｃｓに接していない例を示しているが、本実施形態はこれに限定されない。例えば、平面視で弱接合領域９１が周縁部Ｃｓに接していてもよい。
　そして、弱接合領域９１は、連続的に延伸するベタ状の導電膜９１ａで構成されている。導電膜９１ａは、例えばＣｕ，Ｗ，Ａｌ，Ｒｕなどの金属材料で構成され、接合面（表面）が疎水性を有する。接合面が疎水性を有する導電膜９１ａは、多層配線層４５の絶縁層４６よりも第１半導体チップ２０の接合面２０ａとの接合力が弱い。強接合領域９２は、絶縁層４６及び接合メタルパッド４７を含む。即ち、弱接合領域９１は、第１半導体チップ２０の接合面との接合力が強接合領域９２よりも弱い。
　このように、第２半導体チップ４０の接合面４０ａを、第１半導体チップ２０の接合面２０ａとの接合力が相対的に異なる弱接合領域９１及び強接合領域９２を含む構成とし、第１半導体チップ４０の接合面４０ａの辺（４２ａ１，４２ａ２）側に弱接合領域９１を配置する構成とすることにより、接合面４０ａの周縁部Ｃｓ（辺４２ａ１，辺４２ａ２）へのボンディングウェーブの到達を遅らせることができる。また、弱接合領域９１は、接合面４０ａの辺（４０ａ１，４０ａ２）に沿って延伸している。このため、接合面４０ａの辺に沿って進行するボンディングウェーブの進行速度を遅くすることができる。これにより、製造プロセスにおいて、接合面４０の辺（４０ａ１，４０ａ２）に沿って進行するボンディングウェーブと、放射状に広がるボンディングウェーブとの到着時間差によって第２半導体チップ４０の角部Ｃｒに発生するボイドを抑制することができる。
　したがって、この第１０実施形態に係る固体撮像装置１Ｊによれば、製造歩留まりの向上を図ることができる。
　≪第１０実施形態の変形例≫
　＜変形例１０－１＞
　図９８は、第１半導体チップ２０及び第２半導体チップ４０の各々の接合面２０ａ，４０ａに弱接合領域９１，９３を配置した配置パターンの種類を示す図である。この変形例１０－１において、第１半導体チップ２０の接合面２０ａは、第２半導体チップ４０の接合面４０ａとの接合力が相対的に異なる弱接合領域９３及び強接合領域９４を含む。また、第２半導体チップ４０の接合面４０ａは、第１半導体チップ２０の接合面２０ａとの接合力が相対的に異なる弱接合領域９１及び強接合領域９２を含む。
　図９８（ａ）は、第１半導体チップ２０及び第２半導体チップ４０の各々において、各々の接合面２０ａ，４０ａの２つの長辺側に、それぞれ弱接合領域９１，９３を配置した例である。
　図９８（ｂ）は、第１半導体チップ２０及び第２半導体チップ４０の各々において、各々の接合面２０ａ，４０ａの２つの長辺側及び２つの短辺側にそれぞれ弱接合領域９１，９３を配置した例である。
　図９８（ｃ）は、第１半導体チップ２０及び第２半導体チップ４０の各々において、各々の接合面２０ａ，４０ａの２つの長辺側に、それぞれ弱接合領域９１，９３を配置した例である。この例の弱接合領域９１，９３は、接合面２０ａ，４０ａの中心から辺側に向かって辺に沿う幅が除々に広がる部分を有する平面パターンになっている。
　この図９８（（ａ），（ｂ），（ｃ）に示す変形例１０－１においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　＜変形例１０－２＞
　図９９は、第１半導体チップ２０及び第２半導体チップ４０のうち、第２半導体チップ４０の接合面４０ａに弱接合領域９１を配置した配置パターンの種類を示す図である。
　図９９（ａ），（ｂ），（ｃ）における弱接合領域９１の配置パターンは、上述の図９８（ａ），（ｂ），（ｃ）と同様である。
　この図９９（（ａ），（ｂ），（ｃ）に示す変形例１０－２においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　＜変形例１０－３＞
　図１００は、第１半導体チップ２０及び第２半導体チップ４０のうち、第１半導体チップ２０の接合面２０ａに弱接合領域９３を配置した配置パターンの種類を示す図である。
　図１００（ａ），（ｂ），（ｃ）における弱接合領域９３の配置パターンは、上述の図９８（ａ），（ｂ），（ｃ）と同様である。
　この図１００（（ａ），（ｂ），（ｃ）に示す変形例１０－３においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　＜変形例１０－４＞
　図１０１に示す変形例１０－４は、上述の第１０実施形態と同様に、第１半導体チップ２０及び第２半導体チップ４０の両方の弱接合領域９１，９３をベタ状の導電膜９１ａで構成したものである。この変形例１０－４においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　＜変形例１０－５＞
　図１０２に示す変形例１０－５は、第１半導体チップ２０及び第２半導体チップ４０の両方の弱接合領域９１，９３を、接合面２０ａ，４０ａの辺の延伸方向に所定の間隔を空けて繰り返し配置された複数の導電膜９１ｂを含む構成としたものである。この変形例１０－５においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　＜変形例１０－６＞
　図１０３に示す変形例１０－６は、第１半導体チップ２０及び第２半導体チップ４０の両方の弱接合領域９１，９３の表面粗さを強接合領域９２，９３の表面粗さよりも粗くしたものである。この変形例１０－６は、弱接合領域９１，９３の各々の全体の表面粗さを強接合領域９２，９４よりも粗くしている。接合面２０ａ，４０ａの接合力は表面の粗さに依存し、接合面の粗い方の接合力が小さい。この変形例１０－５においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　＜変形例１０－７＞
　図１０４に示す変形例１０－７は、第１半導体チップ２０及び第２半導体チップ４０の両方の弱接合領域９１，９３の表面粗さを強接合領域９２，９３の表面粗さよりも粗くしたものである。この変形例１０－７は、弱接合領域９１，９３の各々の一部の表面粗さを強接合領域９２，９４よりも粗くしている。
　＜変形例１０－８＞ 
　図１０５に示す変形例１０－８は、第１半導体チップ２０及び第２半導体チップ４０のうち、第１半導体チップ２０の接合面２０ａに、辺の延伸方向に沿って延伸する凹部９３ａを設けて第１半導体チップ２０の接合面２０ａに弱接合領域９３を構成したものである。この変形例１０－７においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　なお、この変形例１０－８では、第１半導体チップ２０の接合面２０ａに凹部９３ａを設けているが、第２半導体チップ４０の接合面４０ａに凹部９３ａを設けて第２半導体チップ４０にも弱接合領域を構成してもよい。また、第１半導体チップ２０及び第２半導体チップ４０の各々の接合面２０ａ，４０ａに凹部９３ａを構成して、各々の接合面２０ａ，４０に弱接合領域を構成してもよい。
　＜変形例１０－９＞ 
　図１０６に示す変形例１０－９は、第１半導体チップ２０及び第２半導体チップ４０のうち、第１半導体チップ２０の接合面２０ａに、接合面の辺の延伸方向に沿って凹部９３ｂを所定の間隔を空けて繰り返し配置して、第１半導体チップ２０の接合面２０ａに弱接合領域を構成したものである。この変形例１０－８においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　なお、この変形例１０－９では、第１半導体チップ２０の接合面２０ａに凹部９３ｂを設けているが、第２半導体チップ４０の接合面４０ａに凹部９３ｂを設けて第２半導体チップ４０にも弱接合領域を構成してもよい。また、第１半導体チップ２０及び第２半導体チップ４０の各々の接合面２０ａ，４０ａに凹部９３ｂを構成して、各々の接合面２０ａ，４０に弱接合領域を構成してもよい。
　＜変形例１０－１０＞      
　図１０７に示す変形例１０－１０は、第１半導体チップ２０及び第２半導体チップ４０の各々の接合面２０ａ，２０ｂを疎水性にして、辺の延伸方向に沿って延伸する疎水性領域９５ａで各々の接合面２０ａ，４０ａに弱接合領域９１，９３を構成したものである。この変形例１０－１０においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　なお、疎水性の弱接合領域は、第１半導体チップ２０及び第２半導体チップ４０の何れか一方の接合面２０ａ，４０ａに構成してもよい。
　＜変形例１０－１１＞      
　図１０８に示す変形例１０－９は、第１半導体チップ２０及び第２半導体チップ４０の各々の接合面２０ａ，２０ｂを疎水性にして、辺の延伸方向に沿って点在する疎水性領域９５ｂで各々の接合面２０ａ，４０ａに弱接合領域９１，９３構成したものである。この変形例１０－１１においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　なお、疎水性の弱接合領域は、第１半導体チップ２０及び第２半導体チップ４０の何れか一方の接合面２０ａ，４０ａに構成してもよい。
　＜変形例１０－１２＞      
　図１０９に示す変形例１０－１２は、上述の変形例１０－５において、第１半導体チップ２０側の導電膜９１ｂと第２半導体チップ４０側の導電膜９１ｂとの間に空隙部を設けたものである。この変形例１０－１０においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　＜変形例１０－１３＞      
　図１１０に示す変形例１０－１３は、第１半導体チップ２０及び第２半導体チップ４０の各々の接合面２０ａ，２０ｂにおいて、島状の導電膜９１ｂの密度を変えて、弱接合領域９１，９３と強接合領域９２，９４とを構成したものである。この変形例１０－１３においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　＜変形例１０－１４＞      
　図１１１に示す変形例１０－１４は、図１０２に示す変形例１０－５と、図１０４に示す変形例１０－７とを組み合わせて、第１半導体チップ２０及び第２半導体チップ４０の各々の接合面２０ａ，２０ｂに弱接合領域と強接合領域とを構成したものである。この変形例１０－１３においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　＜変形例１０－１５＞      
　図１１２に示す変形例１０－１５は、島状の導電膜９１ｂを２列で配置して弱接合領域９１，９３構成したものである。この変形例１０－１５においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　＜変形例１０－１６＞      
　図１１３に示す変形例１０－１６は、長辺側と短辺側で島状の導電膜９１ｂの列数を変えたものである。この変形例１０－１６においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　＜変形例１０－１７＞      
　図１１４に示す変形例１０－１７は、図９８（ｃ）に示す弱接合領域を、島状の導電膜を複数列で配置して構成したものである。この変形例１０－１７においても、上述の第１０実施形態に係る固体撮像装置１Ｊと同様の効果が得られる。
　〔第１１実施形態〕
　≪電子機器への応用例≫
　本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１１５は、本技術の第２実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
　図１１５に示すように、電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。この電子機器１００は、固体撮像装置１０１として、本技術の第１実施形態に係る固体撮像装置１Ａを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
　光学レンズ１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の信号転送を行なう。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、第２実施形態の電子機器１００では、固体撮像装置１０１において製造歩留まりの向上が図られているため、低コスト化を図ることができる。
　なお、上述の実施形態の固体撮像装置を適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Ｔime of Ｆlight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの第２半導体チップの構造として、上述した第２半導体チップの構造を採用することができる。
　〔その他の実施形態〕
　上述の実施形態では、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサと呼称される固体撮像装置１Ａに本技術を適用した一例について説
明したが、本技術は、表面照射型のイメージセンサや、その他の半導体装置にも適用することができる。
　また、上述の第１実施形態では、固体撮像装置１Ａの製造プロセスにおいて、ウエハ積層体６０の接合面２０ａに第２半導体チップ４０の接合面２０ａを接合する場合について説明した。しかしながら、本技術は、上述の第１実施形態に限定されるものではない。例えば、固体撮像装置１Ａの製造プロセスにおいて、小片化された第１半導体チップ２０の接合面２０ａに第２半導体チップ４０の接合面４０ａを表面活性化接合で接合する場合にも本技術を適用することができる。
　また、上述の第１実施形態では、２つの半導体層２２及び３２が設けられた第１半導体チップ２０を用いた場合について説明したが、本技術は、単層の半導体層が設けられた第１半導体チップを用いる場合にも適用することができる。
　また、上述の第１実施形態では、２つの第２半導体チップ４０を接合する場合について説明したが、本技術は、１つ、又は３つ以上の第２半導体チップ４０を接合する場合にも適用することができる。また、本技術は、平面サイズが異なる第２半導体チップを接合する場合にも適用することができる。
　なお、本技術は、以下のような構成としてもよい。
（１）
　第１接合面を有するベース部材と、方形状の第２接合面を有する半導体チップと、を備え、
　前記半導体チップの前記第２接合面と前記ベース部材の前記第１接合面とが直接接合で接合され、
　前記半導体チップは、前記第２接合面を含む多層配線層と、前記多層配線層の前記第２接合面側とは反対側に設けられた半導体層と、を備え、
　前記多層配線層は、前記第２接合面の少なくとも一辺に沿って延伸し、かつ前記半導体チップの反りを抑制する反り抑制膜、を含む、半導体装置。
（２）
　前記反り抑制膜は、前記半導体チップの前記第２接合面側が凸面となる反りを抑制する、上記（２）に記載の半導体装置。
（３）
　前記反り抑制膜は、前記多層配線層の配線よりも厚さが厚い、上記（２）又は（２）に記載の半導体装置。
（４）
　前記反り抑制膜は、前記第２接合面の互いに反対側に位置する２つの辺側に、それぞれ個別に設けられている、上記（１）から（３）の何れかに記載の半導体装置。
（５）
　前記反り抑制膜は、前記第２接合面の４つの辺側に設けられている、上記（１）から（３）の何れかに記載の半導体装置。
（６）
　前記反り抑制膜は、窒化シリコン膜、金属膜、合金膜、若しくは樹脂膜の何れかで構成されている、上記（１）から（５）の何れかに記載の半導体装置。
（７）
　前記第１接合面は、前記多層配線層に含まれる第１絶縁層と、前記第１絶縁層に点在する第１接合メタルパッドと、を含み、
　前記第２接合面は、第２絶縁層と、前記第２絶縁層に点在する第２接合メタルパッドと、を含み、
　前記第１接合メタルパッドと、前記第２接合メタルパッドとが直接接合で接合されている、上記（１）から（６）の何れかに記載の半導体装置。
（８）
　前記反り抑制膜は、平面視で前記第２メタルパッドよりも外側に配置されている、上記（７）に記載の半導体装置。
（９）
　前記ベース部材は、光電変換部が設けられた半導体層を有する、上記（１）から（８）の何れかに記載の半導体装置。
（１０）
　前記ベース部材は、第１半導体チップであり、
　前記半導体チップは、第２半導体チップであり、
　前記第１半導体チップは、前記第２半導体チップよりも平面サイズが大きい、上記（１）から（９）の何れかに記載の半導体装置。
（１１）
　第１接合面を有するベース部材と、
　方形状の第２接合面を有し、かつ前記第２接合面が前記ベース部材の前記第１接合面に直接接合で接合された半導体チップと、
　を備え、
　前記半導体チップは、
　前記第２接合面を含む多層配線層と、
　前記多層配線層の前記第２接合面側とは反対側に設けられた半導体層と、
　前記多層配線層に設けられ、かつ前記半導体チップの反りを抑制する反り抑制部と、
　を備え、
　前記反り抑制部は、平面視で前記第２接合面の周縁部側に選択的に設けられている、半導体装置。
（１２）
　前記反り抑制部は、平面視で前記第２接合面の少なくとも角部を含む２つの辺に沿って延伸している、上記（１１）に記載の半導体装置。
（１３）
　前記反り抑制部は、平面視で前記第２接合面の前記角部と隣り合う第１部分の前記角部側と内側とを結ぶ第１幅が、平面視で前記第２接合面の前記辺と隣り合う第２部分の前記辺側と内側とを結ぶ第２幅よりも広い、上記（１２）に記載の半導体装置。
（１４）
　前記反り抑制部は、平面視で前記第２接合面の角部側に選択的に設けられている、上記（１１）又は（１２）に記載の光検出装置。
（１５）
　前記反り抑制部は、前記多層配線層の側面から露出している、上記（１１）から（１４）の何れかに記載の光検出装置。
（１６）
　前記反り抑制膜は、前記多層配線層の前記第２接合面及び側面に亘って設けられている、上記（１１）から（１４）の何れかに記載の半導体装置。
（１７）
　前記反り抑制部は、前記多層配線層の内層及び前記第２接合面の少なくとも何れかに設けられている、上記（１１）から（１５）の何れかに記載の半導体装置。
（１８）
　前記反り抑制部は、前記多層配線層の前記第２接合面に設けられ、かつ前記ベース部材の前記第１接合面に直接接合で接合されている、上記（１１）に記載の半導体装置。
（１９）
　前記第１接合面は、前記配線層に含まれる第１絶縁層と、前記第１絶縁層に点在する第１接合メタルパッドと、を含み、
　前記第２接合面は、第２絶縁層と、前記第２絶縁層に点在する第２接合メタルパッドと、を含み、
　前記第１接合メタルパッドと、前記第２接合メタルパッドとが直接接合で接合されている、上記（１１）から（１８）の何れかに記載の半導体装置。
（２０）
　前記反り抑制部は、平面視で前記第２メタルパッドよりも外側に配置されている、上記（１９）に記載の半導体装置。
（２１）
　前記ベース部材は、光電変換部が設けられた半導体層を有する、上記（１１）から（２０）の何れかに記載の半導体装置。
（２２）
　第１接合面を有するベース部材と、
　方形状の第２接合面を有し、かつ前記第２接合面が前記ベース部材の前記第１接合面に直接接合で接合された半導体チップと、
　を備え、
　前記半導体チップは、
　前記第２接合面を含む多層配線層と、
　前記多層配線層の前記第２接合面側とは反対側に設けられ、かつ前記多層配線層側とは反対側に方形状の裏面を有する半導体層と、
　前記半導体層に設けられ、かつ前記半導体チップの反りを抑制する反り抑制部と、
　を備え、
　前記反り抑制部は、平面視で前記半導体層の前記裏面の周縁部側に選択的に設けられている、半導体装置。
（２３）
　前記反り抑制部は、結晶性が乱れた改質層である、上記（２２）に記載の半導体装置。
（２４）
　前記改質層は、平面視で前記半導体層の前記裏面の周縁部側から内側に延伸している、上記（２２）から（２５）の何れかに記載の半導体装置。
（２５）
　前記半導体層の前記裏面は、第１の厚さを持つ第１部分と、前記第１の厚さよりも厚い第２の厚さを持つ第２部分とを含み、
　前記反り抑制部は、前記第２部分である、上記（２２）に記載の半導体装置。
（２６）
　前記第２部分は、平面視で前記半導体層の前記裏面の周縁部側から内側に延伸している、上記（２７）に記載の半導体装置。
（２７）
　第１接合面を有するベース部材と、
　方形状の第２接合面を有し、かつ前記第２接合面が前記ベース部材の前記第１接合面に直接接合で接合された半導体チップと、
　を備え、    
　前記半導体チップは、
　前記第２接合面を含む多層配線層と、
　前記多層配線層の前記第２接合面側とは反対側に設けられた半導体層と、
　を備え、    
　前記第２接合面は、前記多層配線層に含まれる絶縁層と、前記絶縁層よりも前記第１接合面との接合力が弱い弱接合部と、含み、
　前記弱接合部は、前記第２接合面の周縁部側に設けられている、半導体装置。
（２８）
　前記弱接合部は、前記第２接合面の一辺に沿って延伸している、上記（２７）に記載の半導体装置。
（２９）
　前記弱接合部は、前記第２接合面の一辺に沿って点在している、上記（２７）に記載の半導体装置。
（３０）
　前記弱接合部は、多孔質膜で構成されている、上記（２７）から（２９）の何れかに記載の半導体装置。
（３１）
　第１接合面を有するベース部材と、
　方形状の第２接合面を有し、かつ前記第２接合面が前記ベース部材の前記第１接合面に直接接合で接合された半導体チップと、
　を備え、
　前記第２接合面の周縁部が蛇行している、半導体装置。
（３２）
　前記第２接合面の周縁部は、平面視で第１周縁部分と、前記第１周縁部分よりも内側に位置する第２周縁部分とが一方向に繰り返し配置された平面形状になっている、上記（３１）に記載の半導体装置。
（３３）
　前記半導体チップは、前記半導体チップの側面から内側に伸びる凹部を有し、
　前記第２接合面の周縁部は、前記凹部の平面形状が反映されている、上記（３１）又は（３２）に記載の半導体装置。
（３４）
　前記凹部は、絶縁材で埋め込まれている、上記（３３）に記載の半導体装置。
（３５）
　前記半導体チップは、前記第２接合面とは反対側に裏面を有し、
　前記凹部は、前記半導体チップの前記第２接合面から前記裏面側に向かって延伸している、上記（３０）から（３３）の何れに記載の半導体装置。
（３６）
　方形状の第１接合面を有するベース部材と、
　方形状の第２接合面を有し、かつ前記第２接合面が前記ベース部材の前記第１接合面に直接接合で接合された半導体チップと、
　を備え、    
　前記第１接合面及び前記第２接合面の少なくとも何れか一方の接合面は、他方の接合面との接合力が相対的に異なる弱接合領域と強接合領域とを含み、かつ一方の弱接合領域は一方の接合面の周縁部側に設けられている、半導体装置。
（３７）
　半導体装置と、
　被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
　前記半導体層から出力される信号に信号処理を行う信号処理回路と、
　を備え、
　前記半導体装置は、
　第１接合面を有するベース部材と、方形状の第２接合面を有する半導体チップと、を備え、
　前記半導体チップの前記第２接合面と前記ベース部材の前記第１接合面とが直接接合で接合され、
　前記半導体チップは、前記第２接合面を含む多層配線層と、前記多層配線層の前記第２接合面側とは反対側に設けられた半導体層と、を備え、
　前記多層配線層は、前記第２接合面の少なくとも一辺に沿って延伸し、かつ前記半導体チップの反りを抑制する反り抑制膜、を含む、電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１Ａ　固体撮像装置
　２　チップ積層体
　２Ａ　画素アレイ部
　２Ｂ　周辺部
　３　画素
　４　垂直駆動回路
　５　カラム信号処理回路
　６　水平駆動回路
　７　出力回路
　８　制御回路
　１０　画素駆動線
　１１　垂直信号線
　１３　ロジック回路
　１４　ボンディングパッド
　１５　画素回路（読出し回路）
　１６　光電変換部
　２０　第１半導体チップ（ベース部材）
　２０ａ　接合面（第１接合面）
　２１　第１基板部
　２２　半導体層
　２３　多層配線層
　２４　接合メタルパッド
　２５　多層配線層
　２６　絶縁層（第１絶縁層）
　２７　接合メタルパッド（第１接合メタルパッド）
　２７ｆ　ダミーパッド
　２８　コンタクト電極
　３１　第２基板部
　３２　半導体層
　３３　多層配線層
　３４　接合メタルパッド
　３５　光電変換領域
　３６　光学フィルタ層
　３７　マイクロレンズ
　３８　ボンディング開口部
　４０　第２半導体チップ
　４０ａ　接合面（第２接合面）
　４０ａ１，４０ａ２，４０ａ３，４０ａ４　辺
　４２　半導体層
　４２ｂ　裏面
　４５　多層配線層
　４５ａ　多段積層部
　４５ａ１　配線
　４５ｂ，４５ｃ，４５ｄ，４５ｅ，４５ｆ　反り抑制膜
　４５ｂ１　第１部分
　４５ｂ１１　開口部
　４５ｂ１２　膜部
　４５ｂ２　第２部分
　４６　絶縁層（第２絶縁層）
　４７　接合メタルパッド
　５１　封止体
　６０　ウエハ積層体
　６１，６２　半導体ウエハ
　６４　スクライブライン（ダイシングライン）
　６５　チップ形成領域
　６８　空隙部
　７９　ダイシングシート
　８１　改質層
　８２　段差部
　８２ａ　厚肉部分（第２部分）
　８２ｂ　薄肉部分（第１部分）
　８５　弱接合部
　８６　凹部
　８７　絶縁材
　１００　電子機器
　１０１　固体撮像装置
　１０２　光学レンズ
　１０３　シャッタ装置
　１０４　駆動回路
　１０５　信号処理回路
　１０６　入射光
　ＡＭＰ　増幅トランジスタ
　ＦＤ　電荷保持領域
　ＦＤＧ　切替トランジスタ
　ＰＤ　光電変換素子
　ＲＳＴ　リセットトランジスタ
　ＳＥＬ　選択トランジスタ
　ＴＲ　転送トランジスタ
　Ｃｍ　チップ搭載領域
　Ｃｓ，Ｃｖ　周縁部
　Ｃｓ１　第１周縁部分
　Ｃｓ２　第２周縁部分
　Ｃｒ，Ｃｗ　角部

Claims (37)

  1. 　第１接合面を有するベース部材と、方形状の第２接合面を有する半導体チップと、を備え、
    　前記半導体チップの前記第２接合面と前記ベース部材の前記第１接合面とが直接接合で接合され、
    　前記半導体チップは、前記第２接合面を含む多層配線層と、前記多層配線層の前記第２接合面側とは反対側に設けられた半導体層と、を備え、
    　前記多層配線層は、前記第２接合面の少なくとも一辺に沿って延伸し、かつ前記半導体チップの反りを抑制する反り抑制膜、を含む、半導体装置。
  2. 　前記反り抑制膜は、前記半導体チップの前記第２接合面側が凸面となる反りを抑制する、請求項１に記載の半導体装置。
  3. 　前記反り抑制膜は、前記多層配線層の配線よりも厚さが厚い、請求項１に記載の半導体装置。
  4. 　前記反り抑制膜は、前記第２接合面の互いに反対側に位置する２つの辺側に、それぞれ個別に設けられている、請求項１に記載の半導体装置。
  5. 　前記反り抑制膜は、前記第２接合面の４つの辺側に設けられている、請求項１に記載の半導体装置。
  6. 　反り抑制膜は、窒化シリコン膜、金属膜、合金膜、若しくは樹脂膜の何れかで構成されている、請求項１に記載の半導体装置。
  7. 　前記第１接合面は、前記配線層に含まれる第１絶縁層と、前記第１絶縁層に点在する第１接合メタルパッドと、を含み、
    　前記第２接合面は、第２絶縁層と、前記第２絶縁層に点在する第２接合メタルパッドと、を含み、
    　前記第１接合メタルパッドと、前記第２接合メタルパッドとが直接接合で接合されている、請求項１に記載の半導体装置。
  8. 　前記反り抑制膜は、平面視で前記第２メタルパッドよりも外側に配置されている、請求項７に記載の半導体装置。
  9. 　前記ベース部材は、光電変換部が設けられた半導体層を有する、請求項１に記載の半導体装置。
  10. 　前記ベース部材は、第１半導体チップであり、
    　前記半導体チップは、第２半導体チップであり、
    　前記第１半導体チップは、前記第２半導体チップよりも平面サイズが大きい、請求項１に記載の半導体装置。
  11. 　第１接合面を有するベース部材と、
    　方形状の第２接合面を有し、かつ前記第２接合面が前記ベース部材の前記第１接合面に直接接合で接合された半導体チップと、
    　を備え、
    　前記半導体チップは、
    　前記第２接合面を含む多層配線層と、
    　前記多層配線層の前記第２接合面側とは反対側に設けられた半導体層と、
    　前記多層配線層に設けられ、かつ前記半導体チップの反りを抑制する反り抑制部と、
    　を備え、
    　前記反り抑制部は、平面視で前記第２接合面の周縁部側に選択的に設けられている、半導体装置。
  12. 　前記反り抑制部は、平面視で前記第２接合面の少なくとも角部を含む２つの辺に沿って延伸している、請求項１１に記載の半導体装置。
  13. 　前記反り抑制部は、平面視で前記第２接合面の前記角部と隣り合う第１部分の前記角部側と内側とを結ぶ第１幅が、平面視で前記第２接合面の前記辺と隣り合う第２部分の前記辺側と内側とを結ぶ第２幅よりも広い、請求項１２に記載の半導体装置。
  14. 　前記反り抑制部は、平面視で前記第２接合面の角部側に選択的に設けられている、請求項１１に記載の光検出装置。
  15. 　前記反り抑制部は、前記多層配線層の側面から露出している、請求項１１に記載の光検出装置。
  16. 　前記反り抑制膜は、前記多層配線層の前記第２接合面及び側面に亘って設けられている、請求項１１に記載の半導体装置。
  17. 　前記反り抑制部は、前記多層配線層の内層及び前記第２接合面の少なくとも何れかに設けられている、請求項１１に記載の半導体装置。
  18. 　前記反り抑制部は、前記多層配線層の前記第２接合面に設けられ、かつ前記ベース部材の前記第１接合面に直接接合で接合されている、請求項１１に記載の半導体装置。
  19. 　前記第１接合面は、前記配線層に含まれる第１絶縁層と、前記第１絶縁層に点在する第１接合メタルパッドと、を含み、
    　前記第２接合面は、第２絶縁層と、前記第２絶縁層に点在する第２接合メタルパッドと、を含み、
    　前記第１接合メタルパッドと、前記第２接合メタルパッドとが直接接合で接合されている、請求項１１に記載の半導体装置。
  20. 　前記反り抑制部は、平面視で前記第２メタルパッドよりも外側に配置されている、請求項１９に記載の半導体装置。
  21. 　前記ベース部材は、光電変換部が設けられた半導体層を有する、請求項１１に記載の半導体装置。
  22. 　第１接合面を有するベース部材と、
    　方形状の第２接合面を有し、かつ前記第２接合面が前記ベース部材の前記第１接合面に直接接合で接合された半導体チップと、
    　を備え、
    　前記半導体チップは、
    　前記第２接合面を含む多層配線層と、
    　前記多層配線層の前記第２接合面側とは反対側に設けられ、かつ前記多層配線層側とは反対側に方形状の裏面を有する半導体層と、
    　前記半導体層に設けられ、かつ前記半導体チップの反りを抑制する反り抑制部と、
    　を備え、
    　前記反り抑制部は、平面視で前記半導体層の前記裏面の周縁部側に選択的に設けられている、半導体装置。
  23. 　前記反り抑制部は、結晶性が乱れた改質層である、請求項２２に記載の半導体装置。
  24. 　前記改質層は、前記半導体層よりも低密度である、請求項２２に記載の半導体装置。
  25. 　前記半導体層の前記裏面は、第１の厚さを持つ第１部分と、前記第１の厚さよりも厚い第２の厚さを持つ第２部分とを含み、
    　前記反り抑制部は、前記第２部分である、請求項２２に記載の半導体装置。
  26. 　前記第２部分は、平面視で前記半導体層の前記裏面の周縁部側から内側に延伸している、請求項２５に記載の半導体装置。
  27. 　第１接合面を有するベース部材と、
    　方形状の第２接合面を有し、かつ前記第２接合面が前記ベース部材の前記第１接合面に直接接合で接合された半導体チップと、
    　を備え、    
    　前記半導体チップは、
    　前記第２接合面を含む多層配線層と、
    　前記多層配線層の前記第２接合面側とは反対側に設けられた半導体層と、
    　を備え、    
    　前記第２接合面は、前記多層配線層に含まれる絶縁層と、前記絶縁層よりも前記第１接合面との接合力が弱い弱接合部と、を含み、
    　前記弱接合部は、前記第２接合面の周縁部側に設けられている、半導体装置。
  28. 　前記弱接合部は、前記第２接合面の辺に沿って延伸している、請求項２７に記載の半導体装置。
  29. 　前記弱接合部は、前記第２接合面の辺に沿って点在している、請求項２７に記載の半導体装置。
  30. 　前記弱接合部は、多孔質膜で構成されている、請求項２７に記載の半導体装置。
  31. 　第１接合面を有するベース部材と、
    　方形状の第２接合面を有し、かつ前記第２接合面が前記ベース部材の前記第１接合面に直接接合で接合された半導体チップと、
    　を備え、    
    　前記第２接合面の周縁部が蛇行している、半導体装置。
  32. 　前記第２接合面の周縁部は、平面視で第１周縁部分と、前記第１周縁部分よりも内側に位置する第２周縁部分とが一方向に繰り返し配置された蛇行形状になっている、請求項３１に記載の半導体装置。
  33. 　前記半導体チップは、前記半導体チップの側面から内側に伸びる凹部を有し、
    　前記第２接合面の周縁部は、前記凹部の平面形状が反映されている、請求項３１に記載の半導体装置。
  34. 　前記凹部は、絶縁材で埋め込まれている、請求項３３に記載の半導体装置。
  35. 　前記半導体チップは、前記第２接合面とは反対側に裏面を有し、
    　前記凹部は、前記半導体チップの前記第２接合面から前記裏面側に向かって延伸している、請求項３１に記載の半導体装置。
  36. 　方形状の第１接合面を有するベース部材と、
    　方形状の第２接合面を有し、かつ前記第２接合面が前記ベース部材の前記第１接合面に直接接合で接合された半導体チップと、
    　を備え、    
    　前記第１接合面及び前記第２接合面の少なくとも何れか一方の接合面は、他方の接合面との接合力が相対的に異なる弱接合領域と強接合領域とを含み、かつ一方の弱接合領域は一方の接合面の周縁部側に設けられている、半導体装置。
  37. 　半導体装置と、
    　被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
    　前記半導体層から出力される信号に信号処理を行う信号処理回路と、
    　を備え、
    　前記半導体装置は、
    　第１接合面を有するベース部材と、方形状の第２接合面を有する半導体チップと、を備え、
    　前記半導体チップの前記第２接合面と前記ベース部材の前記第１接合面とが直接接合で接合され、
    　前記半導体チップは、前記第２接合面を含む多層配線層と、前記多層配線層の前記第２接合面側とは反対側に設けられた半導体層と、を備え、
    　前記多層配線層は、前記第２接合面の少なくとも一辺に沿って延伸し、かつ前記半導体チップの反りを抑制する反り抑制膜、を含む、電子機器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025173693A1 (ja) * 2024-02-14 2025-08-21 ソニーセミコンダクタソリューションズ株式会社 半導体素子及び積層構造体

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140687A (ja) * 1997-07-16 1999-02-12 Toshiba Corp 半導体装置
JP2008270487A (ja) * 2007-04-19 2008-11-06 Toyota Motor Corp 半導体ウエハおよび半導体チップの製造方法
JP2009212315A (ja) * 2008-03-04 2009-09-17 Elpida Memory Inc 半導体装置及びその製造方法
JP2010165747A (ja) * 2009-01-13 2010-07-29 Fujitsu Semiconductor Ltd 半導体装置
JP2010205893A (ja) * 2009-03-03 2010-09-16 Nec Corp 半導体装置及びその製造方法
WO2019021705A1 (ja) * 2017-07-25 2019-01-31 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
WO2020055889A1 (en) * 2018-09-11 2020-03-19 Facebook Technologies, Llc Reducing bowing of materials before wafer-to-wafer bonding for led manufacturing
WO2020183965A1 (ja) * 2019-03-14 2020-09-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及びその製造方法、並びに電子機器

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140687A (ja) * 1997-07-16 1999-02-12 Toshiba Corp 半導体装置
JP2008270487A (ja) * 2007-04-19 2008-11-06 Toyota Motor Corp 半導体ウエハおよび半導体チップの製造方法
JP2009212315A (ja) * 2008-03-04 2009-09-17 Elpida Memory Inc 半導体装置及びその製造方法
JP2010165747A (ja) * 2009-01-13 2010-07-29 Fujitsu Semiconductor Ltd 半導体装置
JP2010205893A (ja) * 2009-03-03 2010-09-16 Nec Corp 半導体装置及びその製造方法
WO2019021705A1 (ja) * 2017-07-25 2019-01-31 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
WO2020055889A1 (en) * 2018-09-11 2020-03-19 Facebook Technologies, Llc Reducing bowing of materials before wafer-to-wafer bonding for led manufacturing
WO2020183965A1 (ja) * 2019-03-14 2020-09-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及びその製造方法、並びに電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025173693A1 (ja) * 2024-02-14 2025-08-21 ソニーセミコンダクタソリューションズ株式会社 半導体素子及び積層構造体

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