WO2023279510A1 - 使能控制电路以及半导体存储器 - Google Patents

使能控制电路以及半导体存储器 Download PDF

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WO2023279510A1
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odt
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delay
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龚园媛
应战
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长鑫存储技术有限公司
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters

Definitions

  • the present application relates to but not limited to an enable control circuit and a semiconductor memory.
  • DDR Double Data Rate
  • RTT Termination Resistance
  • the current related technology cannot accurately control the enable state of the on-chip termination path (ODT Path), resulting in waste of current, thereby increasing power consumption; even when the level state of the ODT pin flips twice consecutively, the In some cases, there may be a problem that the ODT Path cannot be enabled when the level of the ODT pin is flipped for the second time.
  • ODT Path on-chip termination path
  • the embodiment of the present application provides an enabling control circuit, and the enabling control circuit includes:
  • the counting module is used to count the current clock cycle and determine the count value of the clock cycle
  • a selection module configured to determine a clock cycle count target value according to the first setting signal
  • a control module connected to the counting module and the selection module, is used to control the ODT path to be enabled and open when the level state of the ODT pin signal is reversed, and to start the counting module; and when When the clock cycle count value reaches the clock cycle count target value and the level state of the ODT pin signal does not change, control the ODT path from the enabled state to the closed state; when the clock When the cycle count value reaches the clock cycle count target value and the level state of the ODT pin signal is reversed again, the ODT path is controlled to continue to be in the enabled state.
  • an embodiment of the present application provides a semiconductor memory, which includes the enable control circuit as described in the first aspect.
  • Fig. 1 is a schematic structural diagram of an ODT functional circuit provided by the related art
  • FIG. 2 is a schematic diagram of timing in a synchronous ODT mode provided by the related art
  • FIG. 3 is a schematic diagram of a framework for controlling the operation of an ODT path provided by an embodiment of the present application
  • FIG. 4 is a schematic structural diagram of an enabling control circuit provided in the related art
  • FIG. 5 is a timing schematic diagram of an enabling control circuit provided by the related art
  • FIG. 6 is a timing diagram of another enabling control circuit provided by the related art.
  • FIG. 7 is a schematic structural diagram of an enabling control circuit provided in an embodiment of the present application.
  • FIG. 8 is a schematic structural diagram of another enabling control circuit provided by an embodiment of the present application.
  • FIG. 11 is a schematic timing diagram of an enabling control circuit provided by an embodiment of the present application.
  • the transmission rate of signals is getting faster and faster, which leads to increasingly prominent problems of signal integrity.
  • the ODT resistance is added separately, that is, the impedance matching method of the transmission line with the ODT resistance reduces the signal transmission. The energy loss and reflection in the process can ensure the integrity of the signal received by the receiving end.
  • the resistance value of RTT can be switched, but how to switch needs to follow a certain sequence.
  • One of these modes is synchronous ODT mode. That is, the state of the signal level at the ODT pin on the DRAM chip controls the resistance of the RTT.
  • the resistance value of the RTT of the DRAM chip changes from RTT_PARK to RTT_NOM.
  • the resistance value of the RTT of the DRAM chip changes from RTT_NOM to RTT_PARK.
  • FIG. 3 it shows a schematic diagram of a framework for controlling the operation of an ODT path provided by an embodiment of the present application.
  • it may include a receiver (Receiver), an ODT enable module (ODT Enable Module), a shift register (Shift Register), a delay control module (Latency Control Module) and an RTT control module (RTT control Module).
  • the function of the receiver is to receive the ODT pin signal and the clock signal
  • the RTT control module is to control the switching of the RTT resistance.
  • the entire ODT path is a very complex path, which includes physical delay (not related to the clock period) and clock delay (delay is an integer multiple of the clock period). Since in Fig.
  • the enabling control circuit may include: a delay module 401, an exclusive OR gate 402, a first flip-flop 403, a first NOT gate 404, a three-input OR gate 405, a second NOT gate 406, a two-input An AND gate 407, six second flip-flops 408, a selection module 409, a two-input OR gate 410, etc., see FIG. 4 for the specific connection relationship.
  • the signal output by the XOR gate 402 is represented by NET01; the signal output by the first NOT gate 404 is represented by ODT_CLK_EN; the signal output by the three-input OR gate 405 is represented by CNT_RST; six second flip-flops 408 can form an asynchronous binary counter, And the signals output by the first output terminals (Q) of the six second flip-flops 408 are sequentially represented by Q ⁇ 1>, Q ⁇ 2>, ..., Q ⁇ 5>, Q ⁇ 6>; the two-input OR gate 410 outputs
  • the signal is represented by SET.
  • ODT means ODT pin signal
  • CLK means clock signal
  • VSS! Represents the global ground signal
  • AL_DIST may be called the first setting signal, which is generated according to whether AL and/or PL are turned on
  • MRS_DIST may be called the second setting signal, which is generated according to the setting of the mode register.
  • FIG. 5 its corresponding signal timing diagram is shown in FIG. 5 .
  • the curves with arrows indicate causality.
  • the first flip-flop 403 (being the D flip-flop) triggers at the moment when the NET01 signal changes from low level to high level, and samples the D terminal input as the output of the Q terminal, and the Q terminal output is low level now;
  • the gate 404 then changes to a high level, that is, the ODT_CLK_EN signal changes from a low level to a high level, so that the ODT path is in an enabled state.
  • the counting module 71 is used for counting the current clock cycle and determining the count value of the clock cycle
  • the enabling control circuit 70 of the embodiment of the present application is applied to the ODT enabling module in FIG. 3 .
  • the signal level state at the ODT pin is reversed, such as changing from low level to high level, or from high level to low level, then the resistance value of RTT will be delayed by DODTLon or DODTLoff Changes occur after the clock cycle.
  • the embodiment of the present application may set a clock cycle count target value, and the clock cycle count target value is related to DODTLon or DODTLoff. Because both DODTLon and DODTLoff are related to CWL, AL, and PL, that is to say, the setting of the clock cycle counting target value is related to CWL, AL, and PL.
  • the first setting signal is generated according to whether AL and/or PL are on, so that the selection module 72 can determine the clock cycle count target value according to whether AL and/or PL are on.
  • control module 73 may include a first control submodule 731 and a second control submodule 732; wherein,
  • the second control sub-module 732 is configured to perform a logic operation on the first intermediate signal to generate an ODT enable signal.
  • the first intermediate signal can be denoted by S.
  • the first intermediate signal may include: before the level state of the ODT pin signal is inverted, the first intermediate signal is at the first level; and within a preset time after the level state of the ODT pin signal is inverted Within, the first intermediate signal is changed from the first level to the second level; and after the preset time, the first intermediate signal is changed from the second level to the first level.
  • the ODT enable signal may be represented by ODT_CLK_EN.
  • the ODT enable signal may include: when the ODT enable signal is at a third level, controlling the ODT path to be in an enabled state; and when the ODT enable signal is at a fourth level, controlling the ODT path to be in an off state.
  • the first control submodule 731 may include a delay module 7311 and an NOR gate module 7312; wherein,
  • the delay module 7311 is used to delay the ODT pin signal for a preset time to obtain an ODT delayed signal
  • the preset time is the time that the ODT pin signal is delayed by the delay module 7311, and the preset time can also control the pulse width (Pulse Width) of the first intermediate signal.
  • the XOR gate module 7312 can also be called an XNOR gate module, which can be regarded as composed of an XOR gate and a NOT gate.
  • FIG. 9 shows a timing diagram of an ODT pin signal, an ODT delayed signal, and a first intermediate signal provided by an embodiment of the present application.
  • ODT represents the ODT pin signal
  • ODT_delay represents the ODT delayed signal
  • S represents the first intermediate signal.
  • the second control submodule 732 may include a latch 7321.
  • the latch 7321 may be an SR latch (SR Latch), and the SR latch is composed of two two-input NAND gates.
  • SR Latch SR latch
  • control module 73 may also include a two-input NOR gate 733; wherein,
  • the selection module 72 is further configured to generate a target achievement signal, and the target achievement signal is used to indicate that the clock cycle count value reaches the clock cycle count target value;
  • the second setting signal is generated according to the setting of the mode register, and the second setting signal may be represented by MRS_DIST.
  • the second setting signal may include: when the second setting signal is at the fifth level, the ODT function of the representative chip is turned off; when the second setting signal is at the sixth level, the ODT function of the representative chip is turned on.
  • the second setting signal is a high level, it means that the ODT function of the chip is closed, and at this time it is no longer necessary to execute the enabling control circuit 70 of the present application; if the second setting signal is a low level, it means that When the ODT function of the chip is turned on, it is necessary to further combine the ODT pin signal to determine whether to enable the ODT path.
  • control module 73 may also include a first NOT gate module 734, a second NOT gate module 735, and a three-input OR gate 736; wherein,
  • the first NOT module 734 is configured to receive the first intermediate signal, and perform a NOT operation on the first intermediate signal to obtain a second intermediate signal;
  • the second NOT gate module 735 is used to receive the ODT enable signal, and perform a NOT operation on the ODT enable signal to obtain the third intermediate signal;
  • the three-input OR gate 736 is used to perform an OR operation on the second set signal, the second intermediate signal and the third intermediate signal to generate a count reset signal.
  • the count reset signal can be represented by CNT_RST.
  • the counting reset signal can be input into the counting module 71. On the one hand, it can be directly used for the reset and clearing operation of the counting module 71. On the other hand, after performing logic operations on it, the counting can also be shielded. Clock signal for module 71.
  • the counting module 71 may include an asynchronous binary counter 711 .
  • the asynchronous binary counter 711 may include several flip-flops 7111, and the several flip-flops 7111 are connected in sequence.
  • the flip-flop 7111 is a D-type flip-flop; wherein, the input terminal (D) of each flip-flop is connected to its second output terminal (Q not, or represented by QN), and each flip-flop The second output terminal (Q not) of the flip-flop is connected with the clock terminal (CK) of the next flip-flop.
  • the flip-flop 7111 may also include a first output terminal (Q) and a reset terminal (RST); wherein,
  • the first output terminal (Q) of the flip-flop is used to output the counting signal
  • the reset terminal (RST) of the flip-flop is used to receive the count reset signal, and when the count reset signal is at high level, reset the flip-flop to control the count signal to be at low level.
  • the flip-flop 7111 belongs to a type of D flip-flop.
  • the D-type flip-flop Data Flip-Flop or Delay Flip-Flop, DFF
  • DFF Data Flip-Flop or Delay Flip-Flop
  • the D-type flip-flop has two stable states, namely "0" and "1", which can be flipped from one stable state to another under the action of a certain external signal.
  • the flip-flop 7111 may include an input terminal (D), a clock terminal (CK), a reset terminal (RST), a first output terminal (Q) and a second output terminal (Q NOT), or even Including the set terminal (SET).
  • the set terminal may be connected to the ground terminal.
  • the set terminal (SET) of the flip-flop is used to receive a set signal, and the set signal may be a global ground signal, using VSS! express.
  • the counting module 71 may also include a clock control module 712, wherein,
  • the clock control module 712 is configured to receive a count reset signal and a clock signal, and generate an internal clock signal.
  • the internal clock signal is connected to the clock terminal (CK) of the first flip-flop in the several flip-flops for providing the clock signal to the counting module 71 .
  • the internal clock signal may include: when the count reset signal is at the seventh level, stop outputting the internal clock signal; and when the count reset signal is at the eighth level, output the internal clock signal.
  • the seventh level is a high level
  • the eighth level is a low level
  • the clock control module 712 may include a third NOT gate module 7121 and a two-input AND gate 7122; wherein,
  • the third NOT gate module 7121 is configured to receive the count reset signal, and perform a NOT operation on the count reset signal to obtain a fourth intermediate signal;
  • the two-input AND gate 7122 is used to receive the fourth intermediate signal and the clock signal, and perform an AND operation on the fourth intermediate signal and the clock signal to obtain an internal clock signal.
  • the counting reset signal is related to the second setting signal, if the second setting signal is at a high level, then it can be determined that the counting reset signal is at a high level; thus, when the counting reset signal is at a high level, The asynchronous binary counter 711 can be turned off to achieve the technical effect of saving current.
  • the internal clock signal used by the counting module 71 itself will also be controlled by the counting reset signal, so that the internal clock signal used by the counting module is also turned off because the counting reset signal is at a high level after the counting ends, thereby It is possible to further save current.
  • the selection module 72 is also configured to receive the first setting signal and at least two characteristic signals, and select one of the at least two characteristic signals as the goal achievement according to the first setting signal Signals; wherein at least two representative signals respectively represent that the clock cycle count value reaches different clock cycle count target values.
  • the selection module 72 is specifically configured to select the second characteristic signal as the target achievement signal when the first setting signal indicates that both the additional delay AL and the parity delay PL are turned on, and determine the clock cycle counting target The value is the second value; wherein, the second value is greater than or equal to the sum of the column address write delay CWL, the additional delay AL, and the parity delay PL minus 2.
  • the selection module 72 is specifically configured to select the third characteristic signal as the target achievement signal when the first setting signal indicates that the additional delay AL is turned on and the parity delay PL is not turned on, and determine the clock cycle count
  • the target value is a third value; wherein, the third value is greater than or equal to the sum of the column address write delay CWL and the additional delay AL minus 2.
  • the selection module 72 is specifically configured to select the fourth characteristic signal as the target achievement signal when the first setting signal indicates that the parity delay PL is turned on and the additional delay AL is not turned on, and determine the clock cycle count
  • the target value is a fourth value; wherein, the fourth value is greater than or equal to the sum of the column address write delay CWL and the parity delay PL minus 2.
  • the first representative signal represents that the clock period count value reaches the first value
  • the second representative signal represents that the clock cycle count value reaches the second value
  • the third representative signal represents that the clock cycle count value reaches the third value
  • the fourth representative signal represents that The clock cycle count value reaches the fourth value.
  • A12 A6 A5 A4 A2 CAS Latency(CL) 0 0 0 0 0 9 0 0 0 0 1 10 0 0 0 1 0 11 0 0 0 1 1 12 0 0 1 0 0 13 0 0 1 0 1 14 0 0 1 1 0 15 0 0 1 1 1 16 0 1 0 0 0 18 0 1 0 0 1 20 0 1 0 1 0 1 0 twenty two 0 1 0 1 1 twenty four 0 1 1 0 0 twenty three 0 1 1 0 1 17 0 1 1 1 0 19 0 1 1 1 1 twenty one 1 0 0 0 0 0 25(only 3DS available) 1 0 0 0 1 26 1 0 0 1 0 27(only 3DS available) 1 0 0 1 1 28 1 0 1 0 0 0 Reserved for 29 1 0 1 0 1 30 1 0 1 1 0 Reserved for 31 1 0
  • Tables 3 to 6 are derived from the relevant standard documents of DDR4 DRAM, where A0, A1, A2, A3, A4, A5, A6, and A12 are bits in the corresponding mode register. According to Table 3 to Table 6, it can be obtained that the maximum value of CWL is 20, the maximum value of AL is 31, and the maximum value of PL is 8.
  • the first value is greater than or equal to 18; when the first setting signal indicates the additional delay AL and the parity delay PL When both are turned on, the second value is greater than or equal to 57; when the first setting signal indicates that the additional delay AL is turned on and the parity delay PL is not turned on, the third value is greater than or equal to 49; when the second When a setting signal indicates that the parity delay PL is enabled and the additional delay AL is not enabled, the fourth value is greater than or equal to 26; thus, the clock cycle count target value can be determined.
  • the control module 73 is configured to In the case of the first flip, control the ODT path to be in an enabled state, and start the counting module; and when the clock cycle count value reaches the clock cycle count target value, control the ODT path from the enabled state to the closed state, and The counting module is cleared.
  • the steps of controlling the ODT path to be enabled and enabled and starting the counting module are normally performed, and the ODT path can be normally enabled at this time.
  • control module 73 is also used to When the cycle count target value is reached, the ODT path is controlled to switch from the enabled state to the closed state, and the counting module is cleared; and if the level state of the ODT pin signal is reversed again, the ODT path is immediately controlled to be enabled again .
  • this embodiment provides an enabling control circuit, which includes a counting module, a selection module and a control module.
  • the counting module is used to count the current clock cycle and determine the clock cycle count value
  • the selection module is used to determine the clock cycle count target value according to the first setting signal
  • the control module is used for the ODT pin signal When the level state is reversed, control the ODT path to be enabled and open, and start the counting module; and when the clock cycle count value reaches the clock cycle count target value and the level state of the ODT pin signal does not change, control the ODT The path is turned from the enabled state to the closed state; when the clock cycle count value reaches the clock cycle count target value and the level state of the ODT pin signal is reversed again, the ODT path is controlled to continue to be enabled.
  • the enable state of the ODT path is controlled according to whether the clock cycle count value reaches the clock cycle count target value, and the ODT path can be enabled within a certain period of time after the level state change of the ODT pin is detected, that is, the ODT path is in Enable the open state; after ensuring that the RTT resistance change is completed, the ODT path can also be closed to reduce current and save power consumption; in addition, when the level state of the ODT pin signal flips twice consecutively , and can also solve the problem that the ODT path cannot be enabled when the ODT pin level flips for the second time in some cases.
  • the counting module 71 may include six flip-flops, and these six flip-flops are connected in sequence; wherein,
  • the selection module 72 since the selection module 72 has only received two characterization signals (the fifth count signal and the sixth count signal), the first setting signal either indicates that neither the additional delay AL nor the parity delay PL is turned on, or is used for Indicates that at least one of the additional delay AL and the parity delay PL is turned on.
  • the selection module 72 is also used to determine that the target achievement signal is the fifth count signal when the first setting signal indicates that the additional delay AL and the parity delay PL are not turned on, and determine the clock cycle count
  • the target value is the first value; or, the selection module 72 is also used to determine that the target achievement signal is the sixth count signal and determine the clock period when at least one of the first setting signal indicates that the additional delay AL and the parity delay PL are turned on
  • the count target value is the second value.
  • Case 1 Assume that the interval between two successive inversions of the ODT pin signal level is greater than the clock cycle count target value, that is, when the time interval between two consecutive ODT pin level inversions is greater than 32 or 64tCK, this The time sequence diagram is shown in Figure 11. In this case, two inversions of the ODT pin level can normally enable the ODT path.
  • the third case Assume that the interval between two consecutive inversions of the level state of the ODT pin signal is approximately equal to the clock cycle count target value, that is, when the time interval between two consecutive ODT pin level inversions is about 32 or 64tCK , the timing diagram at this time is shown in Figure 13. Although the counter counts to 32 or 64tCK caused by the first ODT pin level flip change, ODT_CLK_EN becomes low by making R low. However, as long as the second ODT pin level inversion occurs, S will be set to a low level immediately, and then the output ODT_CLK_EN of the SR-type latch will become a high level to normally enable the ODT path.
  • the curve with arrows indicates the causal relationship.
  • the ODT pin signal is reversed (from low level to high level), it is still low level after being delayed by the delay module 1001, then both are input to the NOR gate 1002 It will output low level, that is, the S signal changes from high level to low level.
  • the reason why the ODT_CLK_EN signal changes from low level to high level is that when the S signal of the SR-type latch 1003 becomes low level, the output of its Q terminal must be high level, that is, the ODT_CLK_EN signal becomes high level, The ODT path is enabled and enabled.
  • the clock cycle count target value as 32tck as an example
  • the count value becomes 010000
  • the Q ⁇ 5> signal changes from low level to high level.
  • the selection module 1010 will output a high level, and input it and the MRS_DIST signal to Two inputs to the NOR gate 1011 will output a low level, that is, the R signal becomes a low level.
  • the S signal when the S signal is at high level and the R signal is at low level, by resetting the SR-type latch 1003, the Q terminal output of the SR-type latch 1003 must be at low level, that is, the ODT_CLK_EN signal From high level to low level, the ODT path is turned off, so as to achieve the purpose of power saving.
  • the ODT pin signal is flipped again (from high level to low level), it is still high level after being delayed by the delay module 1001, and then the two are input to the NOR gate 1002 and output low Level, that is, the S signal changes from high level to low level.
  • the S signal of the SR-type latch 1003 becomes low level, the output of its Q terminal must be high level, that is, the ODT_CLK_EN signal changes from low level to high level again, so that the ODT path is enabled again.
  • the embodiment of the present application also needs to control the preset time of the delay module 1001 delay.
  • the preset time is greater than the sum of the first delay, the second delay and the third delay; wherein,
  • the second delay is the clearing time of the asynchronous binary counter 1009 .
  • the second delay indicates the delay time between the transition of the counting reset signal from the second level to the first level and the transition of the counting signal from the first level to the second level.
  • FIG. 14 shows a schematic structural diagram of a semiconductor memory 140 provided in the embodiment of the present application.
  • the semiconductor memory 140 may include the enable control circuit 70 described in any one of the foregoing embodiments.
  • the semiconductor memory 140 may be a DRAM chip.
  • the enable control circuit 70 since the enable control circuit 70 is included in the semiconductor memory 140, the enabling state of the ODT path is controlled according to whether the clock cycle count value reaches the clock cycle count target value, so that when the ODT path is not required to work, it is controlled. Turn off, so as to avoid the waste of current and achieve the purpose of saving power consumption; in addition, when the level state of the ODT pin signal flips twice consecutively, it can also solve the problem of the second ODT pin level flip in some cases. The ODT path cannot be enabled.

Abstract

一种使能控制电路，包括：计数模块，用于对当前的时钟周期进行计数，确定时钟周期计数值；选择模块，用于根据第一设置信号，确定时钟周期计数目标值；控制模块，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动计数模块；以及当时钟周期计数值达到时钟周期计数目标值且ODT引脚信号的电平状态无变化时，控制ODT路径由使能开启状态转换为关闭状态；当时钟周期计数值达到时钟周期计数目标值且ODT引脚信号的电平状态再次发生翻转时，控制ODT路径继续处于使能开启状态。本申请涉及半导体存储器技术领域，其可省电以及可解决某些情况下第二次ODT引脚电平翻转时ODT路径的使能无法开启问题。此外，还公开了包括使能控制电路的半导体存储器。

Description

使能控制电路以及半导体存储器
相关申请的交叉引用
本申请要求在2021年07月09日提交中国专利局、申请号为202110776925.5、申请名称为“使能控制电路以及半导体存储器”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及但不限于一种使能控制电路以及半导体存储器。
背景技术
随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(Double Data Rate，DDR)传输的存储器等器件。
在数据双倍速率传输的设计中，增加了关于片内终结(On Die Termination，ODT)的规定。简单来说，终结电阻(Termination Resistance，RTT)的阻值是可以切换的，如何切换需要遵循一定的时序。例如，存储器芯片上的ODT引脚(PIN)的状态可以控制RTT的值。
然而，目前的相关技术中无法准确控制片内终结路径(ODT Path)的使能状态，造成电流浪费，从而增加了功耗；甚至当ODT引脚的电平状态连续两次发生翻转时，在某些情况下还可能出现第二次ODT引脚的电平翻转时ODT Path的使能无法开启问题。
发明内容
第一方面，本申请实施例提供了一种使能控制电路，该使能控制电路包括：
计数模块，用于对当前的时钟周期进行计数，确定时钟周期计数值；
选择模块，用于根据第一设置信号，确定时钟周期计数目标值；
控制模块，与所述计数模块和所述选择模块连接，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动所述计数模块；以及当所述时钟周期计数值达到所述时钟周期计数目标值且所述ODT引脚信号的电平状态无变化时，控制所述ODT路径由所述使能开启状态转换为关闭状态；当所述时钟周期计数值达到所述时钟周期计数目标值且所述ODT引脚信号的电平状态再次发生翻转时，控制所述ODT路径继续处于所述使能开启状态。
第二方面，本申请实施例提供了一种半导体存储器，该半导体存储器包括如第一方面所述的使能控制电路。
附图说明
图1为相关技术提供的一种ODT功能电路的结构示意图；
图2为相关技术提供的一种同步ODT模式下的时序示意图；
图3为本申请实施例提供的一种控制ODT路径工作的框架示意图；
图4为相关技术提供的一种使能控制电路的具体结构示意图；
图5为相关技术提供的一种使能控制电路的时序示意图；
图6为相关技术提供的另一种使能控制电路的时序示意图；
图7为本申请实施例提供的一种使能控制电路的组成结构示意图；
图8为本申请实施例提供的另一种使能控制电路的组成结构示意图；
图9为本申请实施例提供的一种ODT引脚信号、ODT延时信号与第一中间信号的时序示意图；
图10为本申请实施例提供的一种使能控制电路的具体结构示意图；
图11为本申请实施例提供的一种使能控制电路的时序示意图；
图12为本申请实施例提供的另一种使能控制电路的时序示意图；
图13为本申请实施例提供的又一种使能控制电路的时序示意图；
图14为本申请实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本申请实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本申请实施例能够以除了在这里图示或描述的以外的顺序实施。
对本申请实施例进行进一步详细说明之前，先对本申请实施例中涉及的名词和术语进行说明，本申请实施例中涉及的名词和术语适用于如下的解释：
动态随机存取存储器(Dynamic Random Access Memory，DRAM)
双倍速率(Double Data Rate，DDR)
第四代DDR(4th DDR，DDR4)
片内终结(On Die Termination，ODT)
终结电阻(Termination Resistance，RTT)
列地址写延迟(CAS Write Latency，CWL)
内存存取数据延迟(CAS Latency，CL)
附加延迟(Additive Latency，AL)
奇偶延迟(Parity Latency，PL)
锁相环(Delay-Locked Loop，DLL)
模式寄存器(Mode Register，MR)
模式寄存器设置(Mode Register Set，MRS)
随着半导体工艺的快速发展，信号的传输速率越来越快，导致信号的完整性问题日益突出。在高速信号的传播过程中，为了更好地提高数据的信号完整性，在DDR3和DDR4 设计中，单独增加了ODT电阻，即用ODT电阻对传输线进行阻抗匹配的方式，减小了信号在传输过程中的能量损耗和反射，从而可以保证接收端接收到的信号的完整性。
以DDR4 DRAM为例，DDR4 DRAM支持ODT功能，该功能可以通过ODT引脚控制、写命令或者模式寄存器设置默认阻值来调整每一设备的DQ、DQS_t/c、DM_n和TDQS_t/c端口的终结电阻。另外，ODT功能的目的是减少反射，通过控制器独立的控制所有或任何一个DRAM的终结电阻来有效提高存储器接口上的信号完整性。如图1所示，其示出了相关技术提供的一种ODT功能电路的结构示意图。在图1中，该ODT功能电路至少可以包括开关S1、终结电阻RTT和电源VDDQ。其中，开关S1的一端与终结电阻RTT的一端连接，终结电阻RTT的另一端与电源VDDQ连接，开关S1的另一端与其他电路(To other circuity like)、以及DQ、DQS、DM、TDQS端口连接。需要注意的是，DQS可以是一对差分数据选通信号DQS_t和DQS_c，TDQS可以是一对差分数据选通信号TDQS_t和TDQS_c；换言之，DDR4 DRAM仅支持数据选通信号为差分信号，并不支持单根信号的数据选通信号。
另外，图1中的开关S1是受控于ODT控制逻辑的。ODT控制逻辑包含外部ODT引脚输入、模式寄存器配置以及其他控制信息。RTT的值是受控于模式寄存器内的配置信息。另外，如果在自刷新模式或MR1{A10,A9,A8}＝{0,0,0}将RTT_NOM禁用之后，ODT引脚的控制就被忽略。
具体来说，DDR4 DRAM的ODT功能一共有四个状态为：终结电阻禁用、RTT_WR、RTT_NOM和RTT_PARK。当MR1{A10,A9,A8}或MR2{A10:A9}或MR5{A8:A6}这些配置位不为全零时，ODT功能开启。在这种情况下，ODT电阻的实际值则是由这些配置位来确定的。在进入自刷新模式后，DDR4 DRAM自动的将ODT功能禁用，并且将所有的终结电阻设置为高阻(Hi-Z)状态以抛弃所有的模式寄存器设置。
还需要说明的是，本申请实施例提供了一种同步ODT模式。当DLL开启并锁定时，可以选择同步ODT模式。在同步ODT模式下，当ODT引脚信号变为高电平被第一个时钟上升沿采样后的DODTLon个时钟周期之后RTT_NOM将被开启。当ODT引脚信号变为低电平被第一个时钟上升沿采样后的DODTLoff个时钟周期之后RTT_NOM将被关闭。DODTLon和DODTLoff这两个参数与WL(WL＝CWL+AL+PL)相关，DODTLon＝WL-2，DODTLoff＝WL-2。
在同步ODT模式中，附加延迟(AL)和奇偶延迟(PL)也会直接影响ODT的延迟(也可以称为“延时”)，具体如表1所示。
表1
Figure PCTCN2021116997-appb-000001
进一步地，在同步ODT模式中，以下时序参数都是适用的：DODTLon、DODTLoff、tADC min、tADC max等。在改变ODT阻值时，比如由RTT_PARK变换为RTT_NOM，这时候RTT更改时间抖动值的最大值与最小值分别是：tADC max与tADC min；这些参数适用于同步ODT模式与数据终结电阻禁止模式。以图2为例，其示出了相关技术提供的一种同步ODT模式下的时序示意图。如图2所示，假定CWL＝9，AL＝0，PL＝0，那么DODTLon＝WL-2＝7，DODTLoff＝WL-2＝7。另外，图2中的黑色部分即为RTT更改时间抖动值。
可以理解，上述内容是DDR4的技术规范中对于ODT的相关规定。简单来说，就是RTT的阻值是可以切换的，但是如何切换需要遵循一定的时序。其中一种模式是同步ODT模式。即，DRAM芯片上的ODT引脚处的信号电平状态控制RTT的阻值。当ODT引脚 处的信号电平状态从低(Low)变高(High)，等待DODTLon个时钟周期后，DRAM芯片RTT的阻值从RTT_PARK变成RTT_NOM。或者，当ODT引脚处的信号电平状态从高(High)变低(Low)，等待DODTLoff个时钟周期后，DRAM芯片RTT的阻值从RTT_NOM变成RTT_PARK。
需要说明的是，时序DODTLon和DODTLoff，即ODT延迟(ODT latency)，其与CWL、AL、PL的值有关。因此在ODT路径中需要设置移位寄存器(Shift Register)去位移若干个时钟周期，从而实现与CWL、AL、PL有关的时序要求。另外，移位寄存器需要时钟信号(可以用CLK表示)。
如图3所示，其示出了本申请实施例提供的一种控制ODT路径工作的框架示意图。在图3中，可以包括接收器(Receiver)、ODT使能模块(ODT Enable Module)、移位寄存器(Shift Register)、延迟控制模块(Latency Control Module)和RTT控制模块(RTT control Module)。其中，接收器的功能是用于接收ODT引脚信号和时钟信号，RTT控制模块是用于控制RTT阻值的切换。另外，整个ODT路径是一个非常复杂的路径，在该ODT路径中包括有物理延时(与时钟周期无关)和时钟延时(延时是时钟周期的整数倍)。由于在图3中，最终需要整个路径的延时是时钟周期的整数倍，即DODTLon和DODTLoff，故该延迟控制模块的作用就是利用DLL来实现ODT路径末端的信号(即图1中开关S1的控制信号)与时钟信号的同步，这样通过补偿物理延时，从而使得整个路径的延时是时钟周期的整数倍，以最终实现对RTT的阻值控制。
在相关技术中，ODT使能模块主要是采用简单的逻辑控制，如表2所示，通过识别MRS设置(MRS setting)中同步ODT模式是否开启来控制给ODT路径使用的CLK的开启或关闭。例如，如果MR1<A10:A8>设置为非使能(Disabled)状态，那么此时ODT引脚处的信号电平状态就不起作用，也就不需要ODT路径以及CLK，所以可以把CLK Disabled，进而ODT路径也被Disabled，可以达到省电的作用。
然而，如表2所示，目前还存在一种情况，MRS setting为使能(Enabled)状态，但是ODT引脚处的信号电平状态并没有发生变化；这种情况也是不需要ODT路径工作的，但是由于CLK并没有关闭，从而造成电流浪费，增加了功耗。
表2
Figure PCTCN2021116997-appb-000002
示例性地，参见图4，其示出了相关技术提供的一种使能控制电路的具体结构示意图。如图4所示，该使能控制电路可以包括：延时模块401、异或门402、第一触发器403、第一非门404、三输入或门405、第二非门406、二输入与门407、六个第二触发器408、选择模块409和二输入或门410等等，具体连接关系详见图4。其中，异或门402输出的信号用NET01表示；第一非门404输出的信号用ODT_CLK_EN表示；三输入或门405输出的信号用CNT_RST表示；六个第二触发器408可以组成异步二进制计数器，且六个第二触发器408的第一输出端(Q)输出的信号依次用Q<1>、Q<2>、…、Q<5>、Q<6>表示；二输入或门410输出的信号用SET表示。另外，ODT表示ODT引脚信号，CLK表示时钟信号，VSS！表示全局接地信号；以及，AL_DIST可称为第一设置信号，是根据AL和/或PL是否开启生成的；MRS_DIST可称为第二设置信号，是根据模式寄存器的设置生成 的。
根据图4所示的电路结构，其对应的信号时序图如图5所示。在图5中，带箭头的曲线表示因果关系。例如，当ODT引脚信号由低电平变为高电平时，那么通过延时模块401和异或门402将导致NET01信号由低电平变为高电平。第一触发器403(即D触发器)在NET01信号由低电平变为高电平的瞬间触发，采样D端输入作为Q端的输出，此时Q端输出为低电平；经过第一非门404之后变为高电平，即ODT_CLK_EN信号由低电平变为高电平，使得ODT路径处于使能开启状态。在MRS_DIST信号为低电平的情况下，当NET01信号由高电平变为低电平时，由于第一触发器403的Q端输出为低电平，三者输入到三输入或门405后将输出低电平，即CNT_RST信号由高电平变为低电平。这时候异步二进制计数器开始计数，在时钟周期计数值满足32或64个时钟周期(tCK)之后，Q<5>或Q<6>信号由低电平变为高电平，将其与MRS_DIST信号输入到二输入或门410后输出的SET信号由低电平变为高电平；进一步地，当SET信号为高电平时对第一触发器403进行置位，使得第一触发器403的Q端输出为高电平，经过第一非门404之后变为低电平，即ODT_CLK_EN信号由高电平变为低电平，使得ODT路径处于关闭状态，从而实现省电的目的。
然而，图4所示的电路结构存在一个问题，即当ODT引脚信号的电平状态相邻两次变化，且间隔在32或64tCK左右的某些时刻，会存在第二次ODT引脚电平变化，但是并不能开启ODT路径的情况，具体见图6所示的时序图。
如图6所示，当ODT引脚信号的电平状态发生第一次变化之后，约32或64个时钟周期的时候(取决于AL和/或PL是否开启)，ODT引脚信号的电平状态发生第二次变化，这时候导致NET01信号的上升沿刚好处于由ODT引脚信号的电平状态第一次变化所产生的SET信号的脉冲中间；使得NET01信号的上升沿无法起作用，也就无法使得ODT_CLK_EN信号变为高电平，进而导致ODT路径无法开启。简言之，就是在这个特殊时刻，ODT引脚信号的电平状态发生第一次变化后，已经使得ODT路径延迟完成，这时候希望使ODT_CLK_EN信号为低电平，关闭ODT路径。但是刚好在此时刻，ODT引脚信号的电平状态发生第二次变化而希望使ODT_CLK_EN信号为高电平，开启ODT路径，但是出现了开启失败的情况。
基于此，本申请实施例提供了一种使能控制电路，不仅可以实现在检测到ODT引脚的电平状态变化后的一定时间内使能ODT路径，即ODT路径处于使能开启状态；而且在确保RTT的阻值变化完成之后，还可以关闭ODT路径，能够达到省电的目的；另外，当ODT引脚信号的电平状态连续两次发生翻转时，还可以解决某些情况下第二次ODT引脚电平翻转时ODT路径的使能无法开启问题。
下面将结合附图对本申请各实施例进行详细说明。
在本申请的一实施例中，参见图7，其示出了本申请实施例提供的一种使能控制电路70的组成结构示意图。如图7所示，使能控制电路70可以包括计数模块71、选择模块72和控制模块73；其中，
计数模块71，用于对当前的时钟周期进行计数，确定时钟周期计数值；
选择模块72，用于根据第一设置信号，确定时钟周期计数目标值；
控制模块73，与计数模块71和选择模块72连接，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动计数模块；以及当时钟周期计数值达到时钟周期计数目标值且ODT引脚信号的电平状态无变化时，控制ODT路径由使能开启状态转换为关闭状态；当时钟周期计数值达到时钟周期计数目标值且ODT引脚信号的电平状态再次发生翻转时，控制ODT路径继续处于使能开启状态。
需要说明的是，本申请实施例的使能控制电路70应用于图3中的ODT使能模块。在这里，如果ODT引脚处的信号电平状态发生翻转，比如由低电平变换为高电平，或者由 高电平变换为低电平，那么RTT的阻值将在延迟DODTLon或者DODTLoff个时钟周期之后发生变化，在该过程中，需要控制ODT路径处于使能开启状态；然后在RTT的阻值变化完成之后，为了节省功耗，这时候还可以控制ODT路径由使能开启状态转换为关闭状态。
还需要说明的是，为了确保RTT的阻值变化完成，本申请实施例可以设置一个时钟周期计数目标值，该时钟周期计数目标值与DODTLon或者DODTLoff有关。由于DODTLon和DODTLoff均与CWL、AL、PL有关，也就是说，时钟周期计数目标值的设置与CWL、AL、PL有关。在本申请实施例中，第一设置信号是根据AL和/或PL是否开启生成的，使得选择模块72可以根据AL和/或PL是否开启来确定时钟周期计数目标值。
还需要说明的是，对于使能控制电路70，当ODT引脚信号的电平状态连续两次发生翻转，尤其是间隔时间在时钟周期计数目标值左右的某些时刻出现第二次翻转时，这时候仍然可以保证ODT路径处于所述使能开启状态。
这样，通过计数模块71可以确定时钟周期计数值是否达到时钟周期计数目标值，而通过选择模块72可以确定时钟周期计数目标值，然后通过控制模块73，可以实现在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动计数模块；以及当时钟周期计数值达到时钟周期计数目标值且ODT引脚信号的电平状态无变化时，控制ODT路径由使能开启状态转换为关闭状态；当时钟周期计数值达到时钟周期计数目标值且ODT引脚信号的电平状态再次发生翻转时，控制ODT路径继续处于使能开启状态，如此不仅可以省电，还可以解决某些情况下第二次ODT引脚电平翻转时ODT路径的使能无法开启问题。
在一些实施例中，在图7所示使能控制电路70的基础上，参见图8，控制模块73可以包括第一控制子模块731和第二控制子模块732；其中，
第一控制子模块731，用于根据ODT引脚信号，生成第一中间信号；
第二控制子模块732，用于对第一中间信号进行逻辑运算，生成ODT使能信号。
在这里，对于第一中间信号而言，第一中间信号可以用S表示。其中，第一中间信号可以包括：在ODT引脚信号的电平状态发生翻转之前，第一中间信号为第一电平；以及在ODT引脚信号的电平状态发生翻转后的预设时间之内，第一中间信号由第一电平变换为第二电平；以及在该预设时间之后，第一中间信号由第二电平变换为第一电平。
对于ODT使能信号而言，ODT使能信号可以用ODT_CLK_EN表示。其中，ODT使能信号可以包括：当ODT使能信号为第三电平时，控制ODT路径处于使能开启状态；以及当ODT使能信号为第四电平时，控制ODT路径处于关闭状态。
在一种具体的示例中，第一电平可以为高电平，第二电平可以为低电平，第三电平可以为高电平，第四电平可以为低电平。
进一步地，对于第一控制子模块731而言，在一些实施例中，如图8所示，第一控制子模块731可以包括延时模块7311和同或门模块7312；其中，
延时模块7311，用于对ODT引脚信号延时预设时间，得到ODT延时信号；
同或门模块7312，用于对ODT引脚信号和ODT延时信号进行同或运算，得到第一中间信号。
在这里，预设时间为ODT引脚信号通过延时模块7311所延时的时间，而且该预设时间也可以控制第一中间信号的脉冲宽度(Pulse Width)。另外，同或门模块7312又可称为异或非门模块，其可以看作是由异或门和非门组成的。
示例性地，参见图9，其示出了本申请实施例提供的一种ODT引脚信号、ODT延时信号与第一中间信号的时序示意图。在图9中，ODT表示ODT引脚信号，ODT_delay表示ODT延时信号，S表示第一中间信号。根据图9可以看出，在ODT引脚信号的电平状态发生翻转之前，第一中间信号为高电平；以及在ODT引脚信号的电平状态发生翻转后 的预设时间之内，第一中间信号由高电平变换为低电平；以及在该预设时间之后，第一中间信号由低电平变换为高电平。
需要注意的是，由于同或门模块7312所引入的物理延时，使得ODT引脚信号的电平状态发生翻转的时刻与第一中间信号由高电平变换为低电平的时刻在时间轴上是不对齐的。
进一步地，对于第二控制子模块732而言，在一些实施例中，如图8所示，第二控制子模块732可以包括锁存器7321。
在一种具体的示例中，锁存器7321可以为SR型锁存器(SR Latch)，且SR型锁存器是由两个二输入与非门组成的。
在本申请实施例中，SR型锁存器是一种触发器，可称为“复位/置位触发器”。它具有两个稳定状态，分别为1和0，也可称为“双稳态触发器”。如果没有外加触发信号作用，它将保持原有状态不变，触发器具有记忆作用。在外加触发信号作用下，触发器输出状态才可能发生变化，输出状态直接受输入信号的控制。
还需要说明的是，SR型锁存器包括两个输入端(S和R)和两个输出端(Q和QN)。其中，第一输入端(S)表示SET，即置位端，当S端出现低电平时，第一输出端(Q)必定为高电平；第二输入端(R)表示RST，即重置端，当S端出现高电平且R端出现低电平时，第一输出端(Q)必定为低电平。
进一步地，在一些实施例中，如图8所示，控制模块73还可以包括二输入或非门733；其中，
选择模块72，还用于生成目标达成信号，该目标达成信号用于指示所述时钟周期计数值达到时钟周期计数目标值；
二输入或非门733，用于对目标达成信号和第二设置信号进行或非运算，得到重置信号。
在这里，第二设置信号是根据模式寄存器的设置生成的，第二设置信号可以用MRS_DIST表示。其中，第二设置信号可以包括：当第二设置信号为第五电平时，表征芯片的ODT功能关闭；当第二设置信号为第六电平时，表征芯片的ODT功能开启。
在一种具体的示例中，第五电平为高电平，第六电平为低电平。
也就是说，如果第二设置信号为高电平，那么意味着芯片的ODT功能关闭，这时候不再需要执行本申请的使能控制电路70；如果第二设置信号为低电平，那么意味着芯片的ODT功能开启，还需要进一步结合ODT引脚信号来确定是否使能ODT路径。
在本申请实施例中，对于第二控制子模块732而言，锁存器7321的第一输入端(S)与第一控制子模块731的输出端连接，用于接收第一中间信号；锁存器7321的第二输入端(R)与二输入或非门733的输出端连接，用于接收重置信号；锁存器7321的输出端(Q)用于输出ODT使能信号。
在这里，对于ODT使能信号而言，ODT使能信号可以用ODT_CLK_EN表示。其中，ODT使能信号可以包括：当第一中间信号为低电平时，ODT使能信号必为高电平；当第一中间信号为高电平且重置信号为低电平时，ODT使能信号必为低电平。
还需要说明的是，如果第二设置信号为高电平，那么可以确定重置信号必为低电平；这时候如果第一中间信号为高电平，那么可以通过对锁存器进行重置，从而控制ODT使能信号为低电平，以使得ODT路径处于使能关闭状态。
进一步地，在一些实施例中，如图8所示，控制模块73还可以包括第一非门模块734、第二非门模块735和三输入或门736；其中，
第一非门模块734，用于接收第一中间信号，并对第一中间信号进行非运算，得到第二中间信号；
第二非门模块735，用于接收ODT使能信号，并对ODT使能信号进行非运算，得到 第三中间信号；
三输入或门736，用于对第二设置信号、第二中间信号和第三中间信号进行或运算，生成计数复位信号。
在这里，计数复位信号可以用CNT_RST表示。在获取到计数复位信号之后，可以将该计数复位信号输入计数模块71中，一方面可以直接用于计数模块71的复位清零操作，另一方面在对其进行逻辑运算后，还可以屏蔽计数模块71的时钟信号。
进一步地，在一些实施例中，如图8所示，计数模块71可以包括异步二进制计数器711。
在一种具体的示例中，该异步二进制计数器711可以包括若干个触发器7111，且这若干个触发器7111顺次连接。
在本申请实施例中，触发器7111为D型触发器；其中，每一个触发器的输入端(D)与其自身的第二输出端(Q非，或用QN表示)连接，且每一个触发器的第二输出端(Q非)与下一个触发器的时钟端(CK)连接。
除此之外，触发器7111还可以包括第一输出端(Q)和复位端(RST)；其中，
触发器的第一输出端(Q)，用于输出计数信号；
触发器的复位端(RST)，用于接收计数复位信号，以及当计数复位信号为高电平时，通过对触发器进行复位，控制计数信号为低电平。
具体来说，触发器7111属于一种D型触发器。在这里，D型触发器(Data Flip-Flop或Delay Flip-Flop，DFF)是一个具有记忆功能的、具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。D型触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
在本申请实施例中，触发器7111可以包括输入端(D)、时钟端(CK)、复位端(RST)、第一输出端(Q)和第二输出端(Q非)，甚至也可以包括置位端(SET)。在这里，置位端可以与接地端连接。在一种具体的示例中，触发器的置位端(SET)用于接收置位信号，该置位信号可以是全局接地信号，用VSS！表示。
进一步地，在一些实施例中，如图8所示，计数模块71还可以包括时钟控制模块712，其中，
时钟控制模块712，用于接收计数复位信号和时钟信号，生成内部时钟信号。
在这里，内部时钟信号与若干个触发器中的第一个触发器的时钟端(CK)连接，用于向计数模块71提供时钟信号。其中，内部时钟信号可以包括：当计数复位信号为第七电平时，停止输出内部时钟信号；以及当计数复位信号为第八电平时，输出内部时钟信号。
在一种具体的示例中，第七电平为高电平，第八电平为低电平。
进一步地，对于时钟控制模块712而言，在一些实施例中，如图5所示，时钟控制模块712可以包括第三非门模块7121和二输入与门7122；其中，
第三非门模块7121，用于接收计数复位信号，并对计数复位信号进行非运算，得到第四中间信号；
二输入与门7122，用于接收第四中间信号和时钟信号，并对第四中间信号和时钟信号进行与运算，得到内部时钟信号。
需要说明的是，由于计数复位信号与第二设置信号相关，这样，如果第二设置信号为高电平，那么可以确定计数复位信号为高电平；如此，当计数复位信号为高电平时，可以关闭异步二进制计数器711，达到节省电流的技术效果。
还需要说明的是，计数模块71本身使用的内部时钟信号也会被计数复位信号控制，这样在计数结束后由于计数复位信号为高电平，使得计数模块使用的内部时钟信号也被关闭，从而能够进一步节省电流。
进一步地，在一些实施例中，选择模块72，还用于接收第一设置信号和至少两个表征信号，并根据第一设置信号，从至少两个表征信号中选择其中一个表征信号作为目标达成信号；其中，至少两个表征信号分别表征时钟周期计数值达到不同的时钟周期计数目标值。
在这里，对于选择模块72而言，第一设置信号可以是根据附加延迟AL和/或奇偶延迟PL是否开启生成的，第一设置信号用AL_DIST表示。下面将按照附加延迟AL和奇偶延迟PL均未开启、附加延迟AL和奇偶延迟PL均开启、附加延迟AL开启且奇偶延迟PL未开启、奇偶延迟PL开启且附加延迟AL未开启等四种情况分别对其描述。
在一种可能的实施方式中，选择模块72，具体用于当第一设置信号指示附加延迟AL和奇偶延迟PL均未开启时，选择第一表征信号作为目标达成信号，并确定时钟周期计数目标值为第一值；其中，第一值为大于或等于列地址写延迟CWL减去2的值。
在另一种可能的实施方式中，选择模块72，具体用于当第一设置信号指示附加延迟AL和奇偶延迟PL均开启时，选择第二表征信号作为目标达成信号，并确定时钟周期计数目标值为第二值；其中，第二值为大于或等于列地址写延迟CWL与附加延迟AL、奇偶延迟PL之和再减去2的值。
在又一种可能的实施方式中，选择模块72，具体用于当第一设置信号指示附加延迟AL开启且奇偶延迟PL未开启时，选择第三表征信号作为目标达成信号，并确定时钟周期计数目标值为第三值；其中，第三值为大于或等于列地址写延迟CWL与附加延迟AL之和再减去2的值。
在再一种可能的实施方式中，选择模块72，具体用于当第一设置信号指示奇偶延迟PL开启且附加延迟AL未开启时，选择第四表征信号作为目标达成信号，并确定时钟周期计数目标值为第四值；其中，第四值为大于或等于列地址写延迟CWL与奇偶延迟PL之和再减去2的值。
在这里，第一表征信号表征时钟周期计数值达到第一值，第二表征信号表征时钟周期计数值达到第二值，第三表征信号表征时钟周期计数值达到第三值，第四表征信号表征时钟周期计数值达到所述第四值。
还需要说明的是，对于CWL的取值，具体如表3所示。从表3中可以看出CWL的最大值为20。对于AL的取值，具体如表4所示。从表4中可以看出AL的最大值为CL-1。其中，对于CL的取值，具体如表5所示。从表5中可以看出CL的最大值为32，那么AL的最大值为31。对于PL的取值，具体如表6所示。从表6中可以看出PL的最大值为8。
表3
Figure PCTCN2021116997-appb-000003
表4
Figure PCTCN2021116997-appb-000004
表5
A12 A6 A5 A4 A2 CAS Latency(CL)
0 0 0 0 0 9
0 0 0 0 1 10
0 0 0 1 0 11
0 0 0 1 1 12
0 0 1 0 0 13
0 0 1 0 1 14
0 0 1 1 0 15
0 0 1 1 1 16
0 1 0 0 0 18
0 1 0 0 1 20
0 1 0 1 0 22
0 1 0 1 1 24
0 1 1 0 0 23
0 1 1 0 1 17
0 1 1 1 0 19
0 1 1 1 1 21
1 0 0 0 0 25(only 3DS available)
1 0 0 0 1 26
1 0 0 1 0 27(only 3DS available)
1 0 0 1 1 28
1 0 1 0 0 Reserved for 29
1 0 1 0 1 30
1 0 1 1 0 Reserved for 31
1 0 1 1 1 32
1 1 0 0 0 Reserved
表6
A2 A1 A0 PL Speed Bin
0 0 0 Disable  
0 0 1 4 1600,1866,2133
0 1 0 5 2400,2666
0 1 1 6 2933,3200
1 0 0 8 RFU
1 0 1 Reserved  
1 1 0 Reserved  
1 1 1 Reserved  
需要说明的是，上述的表3～表6来源于DDR4 DRAM的相关标准文件，其中，A0、A1、A2、A3、A4、A5、A6、A12这些是相应模式寄存器中的位。根据表3～表6，可以得到CWL的最大值为20，AL的最大值为31，PL的最大值为8。那么根据选择模块72，当第一设置信号指示附加延迟AL和奇偶延迟PL均未开启时，这时候第一值为大于或等于18的值；当第一设置信号指示附加延迟AL和奇偶延迟PL均开启时，这时候第二值为大于或等于57的值；当第一设置信号指示附加延迟AL开启且奇偶延迟PL未开启时，这时候第三值为大于或等于49的值；当第一设置信号指示奇偶延迟PL开启且附加延迟AL未开启时，这时候第四值为大于或等于26的值；这样就可以确定出时钟周期计数目标值。
除此之外，对于使能控制电路70，还可以根据ODT引脚信号的电平状态连续两次发生翻转的间隔时间是否大于时钟周期计数目标值，针对第二次ODT引脚电平发生翻转时 ODT路径的使能开启情况进行如下描述。
在一种可能的实施方式中，假定ODT引脚信号的电平状态连续两次发生翻转的间隔时间大于时钟周期计数目标值，那么控制模块73，用于在ODT引脚信号的电平状态发生第一次翻转的情况下，控制ODT路径处于使能开启状态，并启动计数模块；以及当时钟周期计数值达到时钟周期计数目标值时，控制ODT路径由使能开启状态转换为关闭状态，并且该计数模块清零。在ODT引脚信号的电平状态发生第二次翻转的情况下，正常执行控制ODT路径处于使能开启状态，并启动计数模块的步骤，这时候可以正常使能ODT路径。
在另一种可能的实施方式中，假定ODT引脚信号的电平状态连续两次发生翻转的间隔时间小于时钟周期计数目标值，那么控制模块73，还用于当时钟周期计数值未达到时钟周期计数目标值且ODT引脚信号的电平状态再次发生翻转时，控制ODT路径继续处于使能开启状态，且控制计数模块清零，并重新启动该计数模块；以及当重新计数得到的时钟周期计数值达到时钟周期计数目标值时，控制ODT路径由使能开启状态转换为关闭状态。
在又一种可能的实施方式中，假定ODT引脚信号的电平状态连续两次发生翻转的间隔时间近似等于时钟周期计数目标值，那么控制模块73，还用于当时钟周期计数值达到时钟周期计数目标值时，控制ODT路径由使能开启状态转换为关闭状态，并且计数模块清零；以及若ODT引脚信号的电平状态再次发生翻转，则立即控制ODT路径再次处于使能开启状态。
也就是说，对于使能控制电路70，当ODT引脚信号的电平状态连续两次发生翻转，尤其是间隔时间在时钟周期计数目标值左右的某些时刻出现第二次翻转时，这时候仍然可以保证ODT路径处于所述使能开启状态。
简言之，本实施例提供了一种使能控制电路，该使能控制电路包括计数模块、选择模块和控制模块。其中，计数模块，用于对当前的时钟周期进行计数，确定时钟周期计数值；选择模块，用于根据第一设置信号，确定时钟周期计数目标值；控制模块，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动计数模块；以及当时钟周期计数值达到时钟周期计数目标值且ODT引脚信号的电平状态无变化时，控制ODT路径由使能开启状态转换为关闭状态；当时钟周期计数值达到时钟周期计数目标值且ODT引脚信号的电平状态再次发生翻转时，控制ODT路径继续处于使能开启状态。这样，根据时钟周期计数值是否达到时钟周期计数目标值来控制ODT路径的使能状态，可以实现在检测到ODT引脚的电平状态变化后的一定时间内使能ODT路径，即ODT路径处于使能开启状态；而在确保RTT的阻值变化完成之后，还可以关闭ODT路径，能够达到减少电流，节省功耗的目的；另外，当ODT引脚信号的电平状态连续两次发生翻转时，还可以解决某些情况下第二次ODT引脚电平翻转时ODT路径的使能无法开启问题。
在本申请的另一实施例中，结合图8，以计数模块71包括六个触发器、选择模块72仅接收两个表征信号为例，而且这两个表征信号分别为第五个触发器和第六个触发器输出的计数信号。
在一些实施例中，计数模块71可以包括六个触发器，且这六个触发器顺次连接；其中，
第i个触发器的第一输出端(Q)，用于输出第i计数信号，i为大于零且小于或等于六的整数；
选择模块72，具体用于接收第一设置信号、第五计数信号和第六计数信号，并根据第一设置信号对第五计数信号和第六计数信号进行选择，生成目标达成信号；其中，选择模块的两个输入端与第五个触发器的第一输出端(Q)和第六个触发器的第一输出端(Q)分别连接。
需要说明的是，第i计数信号用Q<i>表示。具体地，第五计数信号可以用Q<5>表示，它是由第五个触发器的第一输出端(Q)输出的；第六计数信号可以用Q<6>表示，它是由第六个触发器的第一输出端(Q)输出的。
还需要说明的是，由于选择模块72仅接收了两个表征信号(第五计数信号和第六计数信号)，那么第一设置信号要么指示附加延迟AL和奇偶延迟PL均未开启，要么用于指示附加延迟AL和奇偶延迟PL中至少一者开启。这样，在一种具体的示例中，选择模块72，还用于当第一设置信号指示附加延迟AL和奇偶延迟PL均未开启时，确定目标达成信号为第五计数信号，并确定时钟周期计数目标值为第一值；或者，选择模块72，还用于当第一设置信号指示附加延迟AL和奇偶延迟PL中至少一者开启时，确定目标达成信号为第六计数信号，并确定时钟周期计数目标值为第二值。
还需要说明的是，当附加延迟AL和奇偶延迟PL均未开启时，这时候时钟周期计数目标值(即第一值)为大于或等于18的值；当附加延迟AL和奇偶延迟PL中至少一者开启时，这时候时钟周期计数目标值(即第二值)为大于或等于57的值。另外，当第五计数信号变为高电平(即为“1”)时，这时候时钟周期计数值达到32；当第六计数信号变为高电平(即为“1”)时，这时候时钟周期计数值达到64；因此，在一种具体的示例中，第一值可以为32，第二值可以为64。
示例性地，参见图10，其示出了本申请实施例提供的一种使能控制电路70的具体结构示意图。如图10所示，使能控制电路70可以包括延时模块1001、同或门1002、SR型锁存器1003、第一非门1004、第二非门1005、三输入或门1006、第三非门1007、二输入与门1008、异步二进制计数器1009、选择模块1010和二输入或非门1011，具体连接关系详见图10。其中，异步二进制计数器1009可以包括六个触发器，且该触发器为D型触发器，而且每一触发器的输入端(D)与其自身的第二输出端(QN)连接，且每一触发器的第二输出端(QN)与下一个触发器的时钟端(CK)连接。
在图10中，ODT引脚信号用ODT表示，同或门1002输出的第一中间信号连接到SR型锁存器1003的S端，可以用S表示；二输入或非门1011输出的重置信号连接到SR型锁存器1003的R端，可以用R表示；SR型锁存器1003的第一输出端(Q)输出的ODT使能信号用ODT_CLK_EN表示，三输入或门1006输出的计数复位信号用CNT_RST表示，六个触发器的第一输出端(Q)输出的计数信号依次用Q<1>、Q<2>、…、Q<5>、Q<6>表示。另外，CLK表示时钟信号，AL_DIST表示第一设置信号，MRS_DIST表示第二设置信号，VSS！表示全局接地信号。
这样，根据图10所示的电路结构，由于采用了SR型锁存器，只要ODT引脚信号的电平状态发生变化，那么S必然会出现一段低电平的脉冲，此时ODT_CLK_EN必然会出现高电平，以确保ODT路径一定可以被使能。
下面将分为三种情况，结合时序图对其工作原理进行详细描述。
第一种情况：假定ODT引脚信号的电平状态连续两次发生翻转的间隔时间大于时钟周期计数目标值，即当连续两次ODT引脚电平翻转的时间间隔大于32或64tCK时，这时候的时序图如图11所示。在这种情况下，ODT引脚电平的两次翻转都可以正常使能ODT路径。
第二种情况：假定ODT引脚信号的电平状态连续两次发生翻转的间隔时间小于时钟周期计数目标值，即当连续两次ODT引脚电平翻转的时间间隔小于32或64tCK时，这时候的时序图如图12所示。由于异步二进制计数器1009还没有计数至时钟周期计数目标值，就发生了第二次ODT引脚电平翻转，那么该计数器会被重置清零，重新开始计数，直至重新计数得到的时钟周期计数值达到时钟周期计数目标值32或64tCK之后，才可以使得ODT_CLK_EN变为低电平，以关闭ODT路径。
第三种情况：假定ODT引脚信号的电平状态连续两次发生翻转的间隔时间近似等于 时钟周期计数目标值，即当连续两次ODT引脚电平翻转的时间间隔大约为32或64tCK时，这时候的时序图如图13所示。虽然第一次ODT引脚电平翻转变化导致的计数器计数到32或64tCK之后，通过使R为低电平以使得ODT_CLK_EN变为低电平。但是只要第二次ODT引脚电平翻转变化的出现，会立马使S为低电平，进而使得SR型锁存器的输出ODT_CLK_EN变为高电平，以正常使能ODT路径。
无论是图11、还是图12或图13所示的时序图，带箭头的曲线表示因果关系。以图13为例，当ODT引脚信号发生翻转(由低电平变为高电平)时，经过延时模块1001延时之后其还是低电平，那么两者输入到同或门1002后将输出低电平，即S信号由高电平变为低电平。而ODT_CLK_EN信号由低电平变为高电平的原因是，SR型锁存器1003在S信号变为低电平时，其Q端的输出必为高电平，即ODT_CLK_EN信号变为高电平，使得ODT路径处于使能开启状态。
另外，在MRS_DIST信号为低电平的情况下，当ODT引脚信号经过延时模块1001和同或门1002后输出高电平，即S信号由低电平变为高电平时，S信号经过第一非门1004由高电平变为低电平，SR型锁存器1003的Q端输出经过第二非门1005由高电平变为低电平，三者输入到三输入或门1006后将输出低电平，即CNT_RST信号由高电平变为低电平。这时候异步二进制计数器1009开始计数，以时钟周期计数目标值为32tck为例，当时钟周期计数至32tck之后，计数值变成010000，此时Q<5>信号由低电平变为高电平；在附加延迟AL和奇偶延迟PL均未开启，AL_DIST为高电平的情况下，由于Q<5>信号为高电平，通过选择模块1010将输出高电平，将其与MRS_DIST信号输入到二输入或非门1011后将输出低电平，即R信号变为低电平。或者，以时钟周期计数目标值为64tck为例，当时钟周期计数至64tck之后，计数值变成100000，此时Q<6>信号由低电平变为高电平；在附加延迟AL和奇偶延迟PL中至少一者开启，AL_DIST为低电平的情况下，由于Q<6>信号为高电平，通过选择模块709将输出高电平，将其与MRS_DIST信号输入到二输入或非门1011后将输出低电平，即R信号变为低电平。
进一步地，当S信号为高电平，R信号为低电平时，通过对SR型锁存器1003进行重置，使得SR型锁存器1003的Q端输出必为低电平，即ODT_CLK_EN信号由高电平变为低电平，使得ODT路径处于关闭状态，从而实现省电的目的。这时候当ODT引脚信号再次发生翻转(由高电平变为低电平)时，经过延时模块1001延时之后其还是高电平，那么两者输入到同或门1002后将输出低电平，即S信号由高电平变为低电平。而SR型锁存器1003在S信号变为低电平时，其Q端的输出必为高电平，即ODT_CLK_EN信号又由低电平变为高电平，使得ODT路径再次处于使能开启状态。
在上述过程中，当S信号由高电平变为低电平时，S信号经过第一非门1004由低电平变为高电平，通过三输入或门1006后可以使得CNT_RST信号由低电平变为高电平，从而能够关闭并清零异步二进制计数器1009以及关闭该异步二进制计数器的内部时钟信号，使得Q<5>或Q<6>信号由高电平变为低电平；由于Q<5>或Q<6>信号为低电平，MRS_DIST信号为低电平，两者输入到二输入或非门1011后将使得R信号由低电平变为高电平。
进一步地，当ODT路径再次处于使能开启状态时，在MRS_DIST信号为低电平的情况下，当S信号由低电平变为高电平时，S信号经过第一非门1004由高电平变为低电平，SR型锁存器1003的Q端输出经过第二非门1005由高电平变为低电平，三者输入到三输入或门1006后将输出低电平，即CNT_RST信号由高电平变为低电平。这时候异步二进制计数器1009重新开始计数，直至重新计数得到的时钟周期计数值达到时钟周期计数目标值32tck(或者64tCK)之后，此时的计数值变成010000(或者100000)，即Q<5>信号(或者Q<6>信号)由低电平变为高电平，进而通过选择模块1010和二输入或非门1011后将使得R信号再次由高电平变为低电平。由于S信号为高电平，R信号为低电平，可以使得SR型锁存器1003的Q端输出必为低电平，即ODT_CLK_EN信号由高电平变为低电平， 以再次关闭ODT路径，从而实现省电的目的。
需要注意的是，本申请实施例还需要控制延时模块1001延时的预设时间。在一些实施例中，预设时间大于第一延时、第二延时和第三延时的延时总和；其中，
第一延时表示所述第一中间信号由第一电平变换为第二电平到实现计数复位信号由第二电平变换为第一电平之间的延时时间；
第二延时表示计数复位信号由第二电平变换为第一电平到实现计数信号由所述第一电平变换为所述第二电平之间的延时时间；
第三延时表示计数信号由第一电平变换为第二电平到实现重置信号由第二电平变换为第一电平之间的延时时间。
其中，第二延时为异步二进制计数器1009的清零时间。具体来说，第二延时表示计数复位信号由第二电平变换为第一电平到实现计数信号由所述第一电平变换为所述第二电平之间的延时时间。
结合图13来讲，本申请实施例需要控制延时模块的延迟，使得S信号的脉冲宽度大于如图13所示的加粗曲线箭头的延时总和。如此，可以保证当重置信号R回到高电平的时候，S信号还保持在低电平，从而能够避免ODT_CLK_EN被再次置为低电平，避免ODT路径被再次关闭。
还需要注意的是，对于图13而言，在图13的第一个箭头之前，即初始状态下，MRS_DIST信号为高电平，表征芯片的ODT功能关闭，此时R信号为低电平，ODT_CLK_EN信号为低电平。当MRS_DIST信号由高电平变为低电平时，表征芯片的ODT功能开启，这时候R信号才会变为高电平；在ODT引脚信号没有发生翻转的时候，S信号维持在高电平，ODT_CLK_EN信号将继续维持低电平，即ODT路径处于关闭状态。
进一步地，在本申请实施例中，图10所示的电路结构是为了生成ODT路径的使能信号ODT_CLK_EN。在ODT_CLK_EN信号的电平状态为高电平时，可以使能ODT路径的时钟信号，进而使能ODT路径。在ODT_CLK_EN信号的电平状态为低电平时，关闭ODT路径的时钟信号，进而关闭ODT路径。
需要说明的是，基于前述内容可知，ODT延迟与CWL、AL、PL的关系。为了确保ODT延迟，ODT_CLK_EN的电平状态为高电平的时间必须保证ODT路径完成ODT延迟的移位(shift)。如果AL和PL均没有开启的情况下，CWL最大可能为20(DDR4规格)，因此可以设置异步二进制计数器计数到32个时钟周期之后，再使得ODT_CLK_EN的电平状态变为低电平，以关闭ODT路径的时钟信号。如果AL和PL中至少一者开启的情况下，考虑最大的AL＝31，PL＝8，以及CWL＝20，因此可以设置计数器计数到64个时钟周期之后，再使得ODT_CLK_EN的电平状态变为低电平，以关闭ODT路径的时钟信号。这样既确保了ODT路径的时序能够实现，又减少了ODT路径的时钟信号振荡的时间，减少了ODT路径消耗的电流。
还需要说明的是，在图10中，异步二进制计数器1009本身使用的内部时钟信号也被CNT_RST信号控制，在计数结束之后，由于CNT_RST信号为高电平，使得异步二进制计数器1009使用的内部时钟信号也被关闭，二输入与门1008的消耗的电流也减少了，从而能够进一步节省电流。
通过本实施例对前述实施例的具体实现进行了详细阐述，从中可以看出，通过前述实施例的技术方案，根据时钟周期计数值是否达到时钟周期计数目标值来控制ODT路径的使能状态，使得在不需要ODT路径工作的时候控制其关闭，从而可以避免电流浪费，达到节省功耗的目的；另外，当ODT引脚信号的电平状态连续两次发生翻转时，还可以解决某些情况下第二次ODT引脚电平翻转时ODT路径的使能无法开启问题。
在本申请的又一实施例中，参见图14，其示出了本申请实施例提供的一种半导体存储器140的组成结构示意图。如图14所示，半导体存储器140可以包括前述实施例任一项 所述的使能控制电路70。
在本申请实施例中，半导体存储器140可以为DRAM芯片。
进一步地，在一些实施例中，DRAM芯片符合DDR4内存规格。
在本申请实施例中，使能控制电路70特别涉及DDR4 DRAM芯片中ODT路径的使能控制。该使能控制电路70可以产生使能信号，通过控制ODT路径的时钟信号，达到省电的效果。
具体地，由于半导体存储器140中包括有使能控制电路70，这样，根据时钟周期计数值是否达到时钟周期计数目标值来控制ODT路径的使能状态，使得在不需要ODT路径工作的时候控制其关闭，从而可以避免电流浪费，达到节省功耗的目的；另外，当ODT引脚信号的电平状态连续两次发生翻转时，还可以解决某些情况下第二次ODT引脚电平翻转时ODT路径的使能无法开启问题。
以上，仅为本申请的较佳实施例而已，并非用于限定本申请的保护范围。
需要说明的是，在本申请中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本申请所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。
工业实用性
本申请实施例中，该使能控制电路包括计数模块、选择模块和控制模块。其中，计数模块，用于对当前的时钟周期进行计数，确定时钟周期计数值；选择模块，用于根据第一设置信号，确定时钟周期计数目标值；控制模块，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动计数模块；以及当时钟周期计数值达到时钟周期计数目标值且ODT引脚信号的电平状态无变化时，控制ODT路径由使能开启状态转换为关闭状态；当时钟周期计数值达到时钟周期计数目标值且ODT引脚信号的电平状态再次发生翻转时，控制ODT路径继续处于使能开启状态。这样，根据时钟周期计数值是否达到时钟周期计数目标值来控制ODT路径的使能状态，使得在不需要ODT路径工作的时候控制其关闭，从而可以避免电流浪费，达到节省功耗的目的；另外，当ODT引脚信号的电平状态连续两次发生翻转时，还可以解决某些情况下第二次ODT引脚电平翻转时ODT路径的使能无法开启问题。

Claims (25)

  1. 一种使能控制电路，所述使能控制电路包括：
    计数模块，用于对当前的时钟周期进行计数，确定时钟周期计数值；
    选择模块，用于根据第一设置信号，确定时钟周期计数目标值；
    控制模块，与所述计数模块和所述选择模块连接，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动所述计数模块；以及当所述时钟周期计数值达到所述时钟周期计数目标值且所述ODT引脚信号的电平状态无变化时，控制所述ODT路径由所述使能开启状态转换为关闭状态；当所述时钟周期计数值达到所述时钟周期计数目标值且所述ODT引脚信号的电平状态再次发生翻转时，控制所述ODT路径继续处于所述使能开启状态。
  2. 根据权利要求1所述的使能控制电路，其中，
    所述控制模块，还用于当所述时钟周期计数值未达到所述时钟周期计数目标值且所述ODT引脚信号的电平状态再次发生翻转时，控制所述ODT路径继续处于所述使能开启状态，且控制所述计数模块清零，并重新启动所述计数模块；以及当重新计数得到的所述时钟周期计数值达到所述时钟周期计数目标值时，控制所述ODT路径由所述使能开启状态转换为所述关闭状态。
  3. 根据权利要求1所述的使能控制电路，其中，所述控制模块包括第一控制子模块和第二控制子模块；其中，
    所述第一控制子模块，用于根据所述ODT引脚信号，生成第一中间信号；其中，所述第一中间信号包括：在所述ODT引脚信号的电平状态发生翻转之前，所述第一中间信号为第一电平；以及在所述ODT引脚信号的电平状态发生翻转后的预设时间之内，所述第一中间信号由所述第一电平变换为第二电平；以及在所述预设时间之后，所述第一中间信号由所述第二电平变换为所述第一电平；
    所述第二控制子模块，用于对所述第一中间信号进行逻辑运算，生成ODT使能信号；其中，所述ODT使能信号包括：当所述ODT使能信号为第三电平时，控制所述ODT路径处于所述使能开启状态；以及当所述ODT使能信号为第四电平时，控制所述ODT路径处于所述关闭状态。
  4. 根据权利要求3所述的使能控制电路，其中，所述第一电平为高电平，所述第二电平为低电平，所述第三电平为高电平，所述第四电平为低电平。
  5. 根据权利要求3所述的使能控制电路，其中，所述第一控制子模块包括延时模块和同或门模块；其中，
    所述延时模块，用于对所述ODT引脚信号延时所述预设时间，得到ODT延时信号；
    所述同或门模块，用于对所述ODT引脚信号和所述ODT延时信号进行同或运算，得到所述第一中间信号。
  6. 根据权利要求3所述的使能控制电路，其中，所述控制模块还包括二输入或非门；其中，
    所述选择模块，还用于生成目标达成信号，所述目标达成信号用于指示所述时钟周期计数值达到所述时钟周期计数目标值；
    所述二输入或非门，用于对所述目标达成信号和第二设置信号进行或非运算，得到重置信号；其中，所述第二设置信号是根据模式寄存器的设置生成的，所述第二设置信号包括：当所述第二设置信号为第五电平时，表征芯片的ODT功能关闭；当所述第二设置信号为第六电平时，表征芯片的ODT功能开启。
  7. 根据权利要求6所述的使能控制电路，其中，所述第五电平为高电平，所述第六 电平为低电平。
  8. 根据权利要求7所述的使能控制电路，其中，所述第二控制子模块包括锁存器；其中，所述锁存器为SR型锁存器，且所述SR型锁存器是由两个二输入与非门组成的。
  9. 根据权利要求8所述的使能控制电路，其中，
    所述锁存器的第一输入端(S)与所述第一控制子模块的输出端连接，用于接收所述第一中间信号；所述锁存器的第二输入端(R)与所述二输入或非门的输出端连接，用于接收所述重置信号；所述锁存器的输出端(Q)用于输出所述ODT使能信号；其中，所述ODT使能信号包括：当所述第一中间信号为低电平时，所述ODT使能信号必为高电平；当所述第一中间信号为高电平且所述重置信号为低电平时，所述ODT使能信号必为低电平。
  10. 根据权利要求6所述的使能控制电路，其中，所述控制模块还包括第一非门模块、第二非门模块和三输入或门；其中，
    所述第一非门模块，用于接收所述第一中间信号，并对所述第一中间信号进行非运算，得到第二中间信号；
    所述第二非门模块，用于接收所述ODT使能信号，并对所述ODT使能信号进行非运算，得到第三中间信号；
    所述三输入或门，用于对所述第二设置信号、所述第二中间信号和所述第三中间信号进行或运算，生成计数复位信号。
  11. 根据权利要求10所述的使能控制电路，其中，所述计数模块包括异步二进制计数器，所述异步二进制计数器包括若干个触发器，且所述若干个触发器顺次连接。
  12. 根据权利要求11所述的使能控制电路，其中，所述触发器为D型触发器；其中，每一所述触发器的输入端(D)与其自身的第二输出端(Q非)连接，且每一所述触发器的第二输出端(Q非)与下一个所述触发器的时钟端(CK)连接。
  13. 根据权利要求12所述的使能控制电路，其中，所述触发器还包括第一输出端(Q)和复位端(RST)；其中，
    所述触发器的第一输出端，用于输出计数信号；
    所述触发器的复位端，用于接收所述计数复位信号，以及当所述计数复位信号为高电平时，通过对所述触发器进行复位，控制所述计数信号为低电平。
  14. 根据权利要求13所述的使能控制电路，其中，所述计数模块还包括时钟控制模块，其中，
    所述时钟控制模块，用于接收所述计数复位信号和时钟信号，生成内部时钟信号；其中，所述内部时钟信号与所述若干个触发器中的第一个所述触发器的时钟端(CK)连接，所述内部时钟信号包括：当所述计数复位信号为第七电平时，停止输出所述内部时钟信号；以及当所述计数复位信号为第八电平时，输出所述内部时钟信号。
  15. 根据权利要求14所述的使能控制电路，其中，所述第七电平为高电平，所述第八电平为低电平。
  16. 根据权利要求14所述的使能控制电路，其中，所述时钟控制模块包括第三非门模块和二输入与门；其中，
    所述第三非门模块，用于接收所述计数复位信号，并对所述计数复位信号进行非运算，得到第四中间信号；
    所述二输入与门，用于接收所述第四中间信号和所述时钟信号，并对所述第四中间信号和所述时钟信号进行与运算，得到所述内部时钟信号。
  17. 根据权利要求13所述的使能控制电路，其中，所述预设时间大于第一延时、第二延时和第三延时的延时总和；其中，
    所述第一延时表示所述第一中间信号由所述第一电平变换为所述第二电平到实现所 述计数复位信号由所述第二电平变换为所述第一电平之间的延时时间；
    所述第二延时表示所述计数复位信号由所述第二电平变换为所述第一电平到实现所述计数信号由所述第一电平变换为所述第二电平之间的延时时间；
    所述第三延时表示所述计数信号由所述第一电平变换为所述第二电平到实现所述重置信号由所述第二电平变换为所述第一电平之间的延时时间。
  18. 根据权利要求6所述的使能控制电路，其中，
    所述选择模块，还用于接收所述第一设置信号和至少两个表征信号，并根据所述第一设置信号，从所述至少两个表征信号中选择其中一个表征信号作为所述目标达成信号；其中，所述至少两个表征信号分别表征所述时钟周期计数值达到不同的所述时钟周期计数目标值。
  19. 根据权利要求18所述的使能控制电路，其中，
    所述选择模块，具体用于当所述第一设置信号指示附加延时AL和奇偶延时PL均未开启时，选择第一表征信号作为所述目标达成信号，并确定所述时钟周期计数目标值为第一值；其中，所述第一值为大于或等于列地址写延时CWL减去2的值；或者，
    所述选择模块，具体用于当所述第一设置信号指示附加延时AL和奇偶延时PL均开启时，选择第二表征信号作为所述目标达成信号，并确定所述时钟周期计数目标值为第二值；其中，所述第二值为大于或等于列地址写延时CWL与附加延时AL、奇偶延时PL之和再减去2的值；或者，
    所述选择模块，具体用于当所述第一设置信号指示附加延时AL开启且奇偶延时PL未开启时，选择第三表征信号作为所述目标达成信号，并确定所述时钟周期计数目标值为第三值；其中，所述第三值为大于或等于列地址写延时CWL与附加延时AL之和再减去2的值；或者，
    所述选择模块，具体用于当所述第一设置信号指示附加延时PL开启且奇偶延时AL未开启时，选择第四表征信号作为所述目标达成信号，并确定所述时钟周期计数目标值为第四值；其中，所述第四值为大于或等于列地址写延时CWL与奇偶延时PL之和再减去2的值；
    其中，所述第一表征信号表征所述时钟周期计数值达到所述第一值，所述第二表征信号表征所述时钟周期计数值达到所述第二值，所述第三表征信号表征所述时钟周期计数值达到所述第三值，所述第四表征信号表征所述时钟周期计数值达到所述第四值。
  20. 根据权利要求19所述的使能控制电路，其中，所述计数模块包括六个触发器，且六个所述触发器顺次连接；其中，
    第i个所述触发器的第一输出端，用于输出第i计数信号，i为大于零且小于或等于六的整数；
    所述选择模块，具体用于接收所述第一设置信号、第五计数信号和第六计数信号，并根据所述第一设置信号对所述第五计数信号和所述第六计数信号进行选择，生成所述目标达成信号；其中，所述选择模块的两个输入端与第五个所述触发器的第一输出端和第六个所述触发器的第一输出端分别连接。
  21. 根据权利要求20所述的使能控制电路，其中，其中，
    所述选择模块，还用于当所述第一设置信号指示附加延时AL和奇偶延时PL均未开启时，确定所述目标达成信号为所述第五计数信号，并确定所述时钟周期计数目标值为所述第一值；或者，
    所述选择模块，还用于当所述第一设置信号指示附加延时AL和奇偶延时PL中至少一者开启时，确定所述目标达成信号为所述第六计数信号，并确定所述时钟周期计数目标值为所述第二值。
  22. 根据权利要求21所述的使能控制电路，其中，所述第一值为32，所述第二值为 64。
  23. 一种半导体存储器，包括如权利要求1至22任一项所述的使能控制电路。
  24. 根据权利要求23所述的半导体存储器，其中，所述半导体存储器为动态随机存取存储器DRAM芯片。
  25. 根据权利要求24所述的半导体存储器，其中，所述动态随机存取存储器DRAM芯片符合DDR4内存规格。
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