WO2023249116A1 - 撮像素子及び電子機器 - Google Patents

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WO2023249116A1
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pixel
image sensor
section
charge holding
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康裕 海老原
知大 冨田
昂輝 立山
暁人 清水
僚太 奥野
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    • H10F39/811—Interconnections

Definitions

  • a CMOS (Complementary Metal Oxide Semiconductor) type image sensor is used, which is configured by arranging a plurality of pixels.
  • a photoelectric conversion section that performs photoelectric conversion of incident light and a charge holding section that holds charges generated by the photoelectric conversion are arranged in the pixel.
  • a signal corresponding to the charge held in the charge holding section is generated and output as an image signal.
  • Patent Document 1 reference an image sensor in which a photoelectric conversion section is formed near the back surface of a semiconductor substrate and a charge holding section is formed on the front surface of the semiconductor substrate has been proposed (for example, Patent Document 1 reference).
  • the photoelectric conversion section for each pixel performs photoelectric conversion of incident light irradiated onto the back side of the semiconductor substrate to generate charges. This charge is transferred to a charge holding portion (floating diffusion region) formed on the front surface of the semiconductor substrate, and a signal is generated by the pixel circuit.
  • the present disclosure proposes an image sensor and an electronic device that can be easily miniaturized.
  • An image sensor includes pixels and a signal generation section.
  • the pixel includes a photoelectric conversion section that is formed on a semiconductor substrate and performs photoelectric conversion of incident light, and a charge holding section that is embedded in the semiconductor substrate and holds charges generated by the photoelectric conversion.
  • the signal generating section generates a pixel signal that is a signal corresponding to the charge held in the charge holding section.
  • an image sensor includes a pixel, a pixel circuit, a semiconductor region, and a second buried electrode.
  • the pixel includes a photoelectric conversion section that is formed on a semiconductor substrate adjacent to a wiring region and that performs photoelectric conversion of incident light.
  • the pixel circuit generates a signal based on the charge generated by the photoelectric conversion.
  • the semiconductor region is arranged adjacent to a side surface of an opening formed in the semiconductor substrate at the boundary of the pixel and spaced apart from a surface where the wiring region contacts the semiconductor substrate.
  • a second buried electrode is disposed in the opening, spaced apart from a surface of the semiconductor substrate in contact with the wiring region, and connected to the semiconductor region.
  • an electronic device includes a pixel, a signal generation section, and a processing circuit.
  • the pixel includes a photoelectric conversion section that is formed on a semiconductor substrate and performs photoelectric conversion of incident light, and a charge holding section that is embedded in the semiconductor substrate and holds charges generated by the photoelectric conversion.
  • the signal generating section generates a pixel signal that is a signal corresponding to the charge held in the charge holding section.
  • the processing circuit processes the generated pixel signal.
  • FIG. 1 is a diagram illustrating a configuration example of an image sensor according to an embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a pixel block according to a first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a configuration example of a pixel block according to a first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a configuration example of a pixel block according to a first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a configuration example of a pixel block according to a first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a configuration example of a pixel block according to a first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a configuration example of a pixel block according to a first embodiment of the present disclosure.
  • FIG. 1 is a diagram illustrating an example of a method for manufacturing an image sensor according to a first embodiment of the present disclosure.
  • FIG. 1 is a diagram illustrating an example of a method for manufacturing an image sensor according to a first embodiment of the present disclosure.
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  • FIG. 6 is a diagram illustrating a configuration example of a pixel block according to a first modification of the first embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel block according to a second modification of the first embodiment of the present disclosure.
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  • FIG. 7 is a diagram illustrating a configuration example of a pixel block according to a third modification of the first embodiment of the present disclosure.
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  • FIG. 7 is a diagram illustrating a configuration example of a pixel block according to a fourth modification of the first embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel block according to a fourth modification of the first embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel block according to a fifth modification of the first embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel block according to a fifth modification of the first embodiment of the present disclosure.
  • FIG. 7 is a diagram showing a configuration example of a pixel block according to a sixth modification of the first embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel block according to a second embodiment of the present disclosure.
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  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a second embodiment of the present disclosure.
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  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a second embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a second embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel according to a third embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a third embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a third embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a third embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a third embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a third
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a third embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a third embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel according to a fourth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a fourth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a fourth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a fourth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a fourth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a fourth
  • FIG. 7 is a diagram illustrating a configuration example of a pixel according to a fifth modification of the second embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel block according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel block according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel block according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel block according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a method for manufacturing an image sensor according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a method for manufacturing an image sensor according to a fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel block according to a first modification of the fifth embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel block according to a first modification of the fifth embodiment of the present disclosure.
  • FIG. 12 is a diagram illustrating a configuration example of a pixel block according to a second modified example of the fifth embodiment of the present disclosure.
  • FIG. 1 is a diagram illustrating a configuration example of an image sensor according to an embodiment of the present disclosure.
  • the figure is a block diagram showing an example of the configuration of the image sensor 1.
  • An electronic device according to an embodiment of the present disclosure will be described using this image sensor 1 as an example.
  • the image sensor 1 is a semiconductor device that generates image data of a subject.
  • the image sensor 1 includes a pixel array section 90, a vertical drive section 93, a column signal processing section 94, and a control section 95.
  • a signal line 91 is wired to each pixel block 100.
  • Pixel block 100 is controlled by a control signal transmitted through signal line 91 .
  • a signal line 92 is wired to the pixel block 100.
  • a pixel signal is output from the pixel block 100 to this signal line 92 .
  • the signal line 91 is arranged for each row in the shape of a two-dimensional matrix, and is commonly wired to a plurality of pixel blocks 100 arranged in one row.
  • the signal line 92 is arranged in the column direction of the two-dimensional matrix, and is commonly wired to a plurality of pixel blocks 100 arranged in one column.
  • the control section 95 controls the vertical drive section 93 and the column signal processing section 94.
  • a control section 95 in the figure outputs control signals via signal lines 96 and 97, respectively, to control the vertical drive section 93 and the column signal processing section 94.
  • the pixel array section 90 in the figure is an example of an image sensor.
  • the column signal processing section 94 is an example of a processing circuit.
  • the image sensor 1 in the figure is an example of an electronic device.
  • the drains of the charge transfer sections 102a-102d are connected to the source of the coupling transistor 124, the gate of the amplification transistor 121, and one end of the charge holding sections 103a-103d. The other ends of the charge holding parts 103a-103d are grounded.
  • the drain of coupling transistor 124 is connected to the source of reset transistor 123.
  • the drain of the reset transistor 123 and the drain of the amplification transistor 121 are connected to the power supply line Vdd.
  • the source of the amplification transistor 121 is connected to the drain of the selection transistor 122, and the source of the selection transistor 122 is connected to the signal line 92.
  • the pixel circuit 120 generates a pixel signal based on the charges held in the charge holding sections 103a to 103d.
  • the pixel circuit 120 includes a coupling transistor 124, a reset transistor 123, an amplification transistor 121, and a selection transistor 122.
  • the coupling transistor 124 couples the capacitance connected to its own drain to the charge holding parts 103a-103d. By this capacitance coupling, the storage capacitance of the charge storage section 103a and the like can be increased, and the sensitivity of the pixel 110a and the like can be switched.
  • a control signal for coupling transistor 124 is transmitted through signal line FDG.
  • the reset transistor 123 is for resetting the charge holding sections 103a-103d. This reset can be performed by discharging the charge from the charge holding parts 103a to 103d by establishing conduction between the charge holding parts 103a to 103d and the power supply line Vdd. Note that during this reset, the above-mentioned coupling transistor 124 is made conductive. A control signal for reset transistor 123 is transmitted through signal line RST.
  • the amplification transistor 121 amplifies the voltage of the charge holding sections 103a-103d.
  • the gate of the amplification transistor 121 is connected to the charge holding sections 103a-103d. Therefore, at the source of the amplification transistor 121, a pixel signal with a voltage corresponding to the charges held in the charge holding sections 103a to 103d is generated. Further, by making the selection transistor 122 conductive, this pixel signal can be output to the signal line 92.
  • a control signal for the selection transistor 122 is transmitted through a signal line SEL.
  • the photoelectric conversion units 101a to 101d perform photoelectric conversion of incident light during the exposure period to generate charges and accumulate them in themselves.
  • the charge transfer units 102a-102d transfer the charges in the photoelectric conversion units 101a-101d to the charge holding units 103a-103d and hold them therein.
  • a pixel signal is generated by the pixel circuit 120 based on this held charge.
  • a circuit including the amplification transistor 121 and the selection transistor 122 constitutes a signal generation section 129.
  • FIG. 3 and 4 are diagrams illustrating a configuration example of a pixel block according to the first embodiment of the present disclosure.
  • FIG. 3 is a plan view showing a configuration example of pixels 110a to 110d in the pixel block 100. Pixels 110a-110d are formed on a semiconductor substrate 130.
  • FIG. 3 is a diagram showing the configuration of the pixels 110a and the like on the front side of the semiconductor substrate 130. Pixels 110a-110d are configured in a square shape when viewed from above.
  • a separation section 144 is arranged at the boundary between pixels 110a-110d.
  • the through wiring 260 is a wiring arranged to penetrate a semiconductor substrate (semiconductor substrate 230 to be described later) stacked on the semiconductor substrate 130.
  • a through wiring 260 arranged in the center of the figure is commonly connected to charge holding parts 103a to 103d (not shown).
  • the through wiring 260 arranged at the left end in the figure is connected to the well region of the semiconductor substrate 130.
  • the photoelectric conversion section 101 is formed near the back surface of the semiconductor substrate 130.
  • Charge transfer units 102a-102d are arranged at the corners of pixels 110a-110d, respectively.
  • a gate electrode 148 of a MOS transistor constituting the charge transfer section 102a and the like is illustrated.
  • a coupling transistor 124 is arranged in the pixel 110c.
  • the coupled transistor 124 in FIG. 3 includes a semiconductor region 133 forming a drain, a semiconductor region 132 forming a source, and a gate electrode 172.
  • a reset transistor 123 is arranged in the pixel 110d. Similar to the coupling transistor 124, the reset transistor 123 also includes semiconductor regions forming a drain and a source, and a gate electrode.
  • FIG. 4 is a diagram illustrating a configuration example of a pixel according to the first embodiment of the present disclosure.
  • This figure is a diagram showing an example of the arrangement of the amplification transistor 121 and the selection transistor 122 arranged on the semiconductor substrate 230.
  • the selection transistor 122 in the figure includes a semiconductor region 231 constituting a drain, a semiconductor region 232 constituting a source, and a gate electrode 248.
  • the amplification transistor 121 also includes a semiconductor region forming a drain and a source, and a gate electrode.
  • the amplification transistor 121 and the selection transistor 122 can be configured to have a larger size than the reset transistor 123 in FIG. 3.
  • FIG. 5 is a diagram illustrating a configuration example of a pixel block according to the first embodiment of the present disclosure.
  • This figure is a cross-sectional view showing a configuration example of a pixel block 100 of the pixel array section 90.
  • the pixel block 100 in the figure includes a semiconductor substrate 130, a wiring region 150, a semiconductor substrate 230, a wiring region 250, a color filter 191, and an on-chip lens 192.
  • pixels 110b and 110c are illustrated in the figure.
  • the configuration of the pixel block 100 will be explained using the pixel 110c as an example.
  • this figure is a diagram schematically showing the shape of a cross section taken along line AB in FIG. 3.
  • the semiconductor substrate 130 is a semiconductor substrate on which the photoelectric conversion section 101b and the like are arranged.
  • the semiconductor substrate 130 can be made of silicon (Si), for example.
  • the photoelectric conversion unit 101b is arranged in a well region formed in the semiconductor substrate 130.
  • the semiconductor substrate 130 in the figure constitutes a p-type well region. By arranging n-type and p-type semiconductor regions in this p-type well region, an element (diffusion layer thereof) can be formed.
  • a rectangle drawn on the semiconductor substrate 130 in the figure represents a semiconductor region.
  • a separation section 142 and a separation section 144 are arranged on the semiconductor substrate 130 at the boundary between the pixels 110a-110d. These electrically and optically separate the pixels 110 from each other.
  • the separation part 144 is a separation part arranged on the front side of the semiconductor substrate 130. This isolation portion 144 can be made of silicon oxide (SiO 2 ), for example.
  • the separation part 142 is a separation part arranged on the back side of the semiconductor substrate 130.
  • This separation section 142 can be made of polycrystalline silicon, for example.
  • a semiconductor region 139 is arranged around the isolation section 142.
  • This semiconductor region 139 is a p-type semiconductor region with a relatively high impurity concentration. By arranging this semiconductor region 139, the surface level of the semiconductor substrate 130 can be pinned.
  • a fixed charge film can also be arranged between the semiconductor region 139 and the isolation section 142.
  • This fixed charge film is a film made of a dielectric material having a negative fixed charge. This negative fixed charge can form a hole accumulation region near the interface of the semiconductor substrate 130, and the influence of the interface state of the semiconductor substrate 130 can be reduced.
  • This fixed charge film can be made of, for example, hafnium oxide (HfO 2 ), aluminum oxide (Al 2 O 3 ), and tantalum oxide (Ta 2 O 5 ).
  • a buried electrode 143 buried in the semiconductor substrate 130 is arranged between the separation parts 142 and 144.
  • This buried electrode 143 is an electrode connected to a well region near the photoelectric conversion section 101 of the semiconductor substrate 130, and is an electrode that supplies a reference potential to the well region.
  • a reference potential is transmitted to the buried electrode 143 through a through wiring 260 (not shown).
  • the photoelectric conversion section 101 is composed of an n-type semiconductor region 131.
  • the photodiode constituted by a pn junction formed at the interface between the n-type semiconductor region 131 and the surrounding p-type well region corresponds to the photoelectric conversion section 101.
  • the charge holding section 103 is composed of an n-type semiconductor region 134 having a relatively high impurity concentration. This n-type semiconductor region 134 is called a floating diffusion region.
  • the charge holding section 103 shown in the figure is configured to be embedded in a well region formed in the semiconductor substrate 130.
  • the charge holding portions 103a, 103b, and 103d of other pixels are similarly configured to be embedded in the well region of the semiconductor substrate 130.
  • This charge holding portion common electrode 145 is an electrode shaped to be embedded in the separation portion 144 arranged at the boundary of the pixel 110.
  • the charge holding portion common electrode 145 can be made of, for example, polycrystalline silicon containing impurities.
  • a coupling transistor 124 is arranged in the pixel 110c.
  • the coupling transistor 124 in the figure includes the aforementioned semiconductor regions 132 and 133 and a gate electrode 149.
  • the semiconductor region 133 constituting the source of the coupling transistor 124 and the charge holding section 103c are connected by a charge holding section connecting section 135.
  • the charge holding portion connecting portion 135 can be formed of a semiconductor region having a relatively high impurity concentration, similarly to the charge holding portion 103c.
  • An element isolation region 136 is arranged between the semiconductor region 131 and the charge storage section 103 that constitute the photoelectric conversion section 101.
  • This element isolation region 136 can be formed of, for example, a p-type semiconductor region with a relatively high impurity concentration.
  • the charge transfer section 102 is arranged close to the separation section 142 at the corner of the pixel 110.
  • This charge transfer section 102 is composed of a MOS transistor that transfers charges in the thickness direction of the semiconductor substrate 130.
  • the charge transfer unit 102 includes the gate electrode 148.
  • the gate electrode 148 includes a columnar portion that is partially embedded in the isolation portion 142 and has a depth that reaches the vicinity of the charge storage portion 103 .
  • a channel is formed in the well region adjacent to the gate electrode 148, and conduction occurs between the photoelectric conversion section 101 and the charge holding section 103.
  • the charges accumulated in the photoelectric conversion section 101 are transferred to the charge holding section 103.
  • the bold arrows in the figure represent this situation.
  • the charge transfer section 102 is configured to be embedded in the semiconductor substrate 130.
  • the gate electrode 148 can be made of polycrystalline silicon containing impurities.
  • Insulating films 141 and 190 are disposed on the front and back surfaces of the semiconductor substrate 130, respectively.
  • the insulating films 141 and 190 can be made of, for example, silicon oxide (SiO 2 ) or silicon nitride (SiN). Note that an insulating film is also arranged between the gate electrode 149 and the like and the semiconductor substrate 130. This insulating film corresponds to a gate insulating film.
  • the wiring region 150 is a region on the front surface of the semiconductor substrate 130 in which wiring for transmitting element signals and the like is arranged.
  • the wiring region 150 in the figure includes an insulating layer 151.
  • the insulating layer 151 insulates the gate electrode 149, wiring, etc. arranged on the surface of the semiconductor substrate 130.
  • This insulating layer 151 can be made of, for example, SiO 2 .
  • the semiconductor substrate 230 is a semiconductor substrate on which the signal generation section 129 of the pixel circuit 120 is arranged. This semiconductor substrate 230 is stacked on the semiconductor substrate 130. The back surface of the semiconductor substrate 230 is adhered to the surface of the wiring region 150 of the semiconductor substrate 130, and the semiconductor substrates 130 and 230 are stacked. Like the semiconductor substrate 130, the semiconductor substrate 230 can be made of Si.
  • the amplification transistor 121 and selection transistor 122 that constitute the signal generation section 129 are arranged on the semiconductor substrate 230.
  • Semiconductor regions 231 and 232 of the selection transistor 122 are arranged on a semiconductor substrate 230 in the figure.
  • the selection transistor 122 includes a gate electrode 248.
  • the amplification transistor 121 is an example constituted by a fin-type MOS transistor. Note that the amplification transistor 121 in the figure represents an example including one fin. A MOS transistor including a plurality of fins can also be used as the amplification transistor 121.
  • an insulating film 241 is disposed on the front surface of the semiconductor substrate 230.
  • the insulating layer 251 like the insulating layer 151, insulates wiring and the like.
  • This insulating layer 251 can be made of, for example, SiO 2 .
  • the wiring 252 in the figure represents an example in which a through wiring 260 is connected.
  • the through wiring 260 is a wiring that connects the gate electrode 149 and the like of the semiconductor substrate 130 to the wiring of the semiconductor substrate 230.
  • the through wiring 260 is configured to penetrate through the semiconductor substrate 230.
  • the through wiring 260 is arranged in an opening that penetrates the semiconductor substrate 230 and is insulated from the semiconductor substrate 230 by the insulating layer 251.
  • the through wiring 260 is also connected to the charge holding portion common electrode 145.
  • the color filter 191 is an optical filter that transmits light of a predetermined wavelength among the incident light.
  • a color filter that transmits red light, green light, and blue light can be used.
  • the on-chip lens 192 is a lens that condenses incident light.
  • This on-chip lens 192 has, for example, a hemispherical shape, and focuses incident light on the photoelectric conversion unit 101 and the like.
  • FIG. 6 is a diagram illustrating a configuration example of a pixel block according to the first embodiment of the present disclosure.
  • This figure like FIG. 5, is a cross-sectional view showing a configuration example of a pixel block 100 of the pixel array section 90.
  • This figure is a diagram showing an example of the configuration of the pixels 110c and 110d, and is a diagram showing an example of the configuration of the reset transistor 123 and the coupling transistor 124.
  • a semiconductor region 138 forming the source of the reset transistor 123 and a semiconductor region 137 forming the drain of the coupling transistor 124 are illustrated.
  • An electrode 146 is arranged between semiconductor regions 138 and 137.
  • FIGS. 7A to 7M are diagrams illustrating an example of a method for manufacturing an image sensor according to the first embodiment of the present disclosure. This figure is a diagram showing an example of the manufacturing process of the pixel 110 of the image sensor 1. A method for manufacturing the pixel 110 will be explained using the same figure.
  • a well region is formed in the semiconductor substrate 130.
  • a resist 500 is placed on the semiconductor substrate 130. Openings 501 are formed in this resist 500 in regions where separation parts 142 and 144 are to be formed.
  • the semiconductor substrate 130 is etched using the resist 500 as a mask to form an opening 401. Dry etching can be applied to this etching.
  • impurities are implanted into the semiconductor substrate 130 below the opening 401 to form a semiconductor region 139.
  • a member constituting the separation section 142 for example, a polycrystalline silicon film, is placed on the surface of the semiconductor substrate 130 and in the opening 401. This can be done, for example, by CVD (Chemical Vapor Deposition).
  • the polycrystalline silicon film is etched back to form isolation portions 142 (FIG. 7A).
  • a buried electrode 143 is formed in the opening 401 (FIG. 7B).
  • the buried electrode 143 can be formed by placing a component of the buried electrode 143, such as a polycrystalline silicon film containing impurities, on the surface of the semiconductor substrate 130 and the opening 401, and performing etchback.
  • a separation portion 144 is formed in the opening 401 (FIG. 7C). This can be done, for example, by arranging a component of the separation section 144, such as a SiO 2 film, on the surface of the semiconductor substrate 130 and the opening 401, and then grinding the surface of the semiconductor substrate 130. For example, chemical mechanical polishing (CMP) can be applied to this grinding.
  • CMP chemical mechanical polishing
  • the charge holding part common electrode 145 is formed in the opening 401.
  • it can be formed by placing a constituent member of the charge holding section common electrode 145, such as a polycrystalline silicon film containing impurities, on the surface of the semiconductor substrate 130 and the opening 401, and performing etchback.
  • the resist 502 is removed (FIG. 7F).
  • a resist 504 is placed on the surface of the semiconductor substrate 130 (FIG. 7H).
  • an opening 505 is formed in a region where a columnar part of the gate electrode 148 of the charge transfer section 102 is to be formed.
  • a semiconductor region 131, an element isolation region 136, and a semiconductor region 134 are formed in this order on the semiconductor substrate 130. This can be done by ion implantation.
  • a charge holding portion connection portion 135 and a semiconductor region 133 are formed (FIG. 7K).
  • a gate electrode 149 and a semiconductor region 132 are formed on the semiconductor substrate 130 (FIG. 7L).
  • a wiring region 150 is formed in the semiconductor substrate 130.
  • a semiconductor substrate 230 is stacked on the semiconductor substrate 130.
  • through wiring 260 is formed.
  • the pixels 110 (pixels 110a to 110d) of the first embodiment of the present disclosure use the charge holding portions 103 (charge holding portions 103a to 103d) embedded in the semiconductor substrate 130. Since the charge holding portion 103 is not disposed on the surface of the semiconductor substrate 130, the size (area) of the pixel 110 can be easily reduced.
  • FIG. 9 is a diagram illustrating a configuration example of a pixel block according to a second modification of the first embodiment of the present disclosure. Similar to FIG. 3, this figure is a plan view showing an example of the configuration of the pixel block 100.
  • the pixel block 100 in the figure differs from the pixel block 100 in FIG. 3 in that the coupling transistor 124 is omitted.
  • the source of the reset transistor 123 is connected to the charge holding section 103.
  • the reset transistor 123 in the figure represents an example in which the through wiring 260 connected to the power supply line Vdd is shared with the reset transistor 123 of the adjacent pixel block 100.
  • FIG. 10 is a diagram illustrating a configuration example of a pixel block according to a second modification of the first embodiment of the present disclosure.
  • This figure like FIG. 5, is a cross-sectional view showing an example of the configuration of the pixel block 100. Further, this figure is a diagram showing a configuration example of the reset transistor 123 of the adjacent pixel block 100.
  • a pixel 110a and a pixel 110d in the figure are pixels arranged in adjacent pixel blocks 100, respectively.
  • a reset transistor 123a and a reset transistor 123d are arranged in the pixel 110a and the pixel 110d.
  • a semiconductor region 138a forming the drain of the reset transistor 123a and a semiconductor region 138d forming the drain of the reset transistor 123d are commonly connected to the electrode 146.
  • a through wiring 260 is connected to this electrode 146.
  • Power (Vdd) is supplied to the through wiring 260 via the wiring of the semiconductor substrate 230.
  • FIGS. 12A and 12B are diagrams illustrating a configuration example of a pixel block according to a fourth modification of the first embodiment of the present disclosure. This figure is a diagram for explaining an electrode that supplies a reference potential to a well region near an element of the pixel circuit 120.
  • FIG. 12A shows an example in which a reference potential is supplied to the well region via an electrode 147 arranged near the front surface of the semiconductor substrate 130 at the boundary of the pixel 110.
  • the electrode 147 is configured to be in contact with the well region of the semiconductor substrate 130 and is connected to the well region.
  • a through wiring 260 is connected to the electrode 147.
  • the electrode 147 can be made of polycrystalline silicon containing impurities, for example.
  • FIG. 12B shows an example in which a part of the separation section 144 is removed and the reference potential of the elements of the pixel circuit 120 is supplied from the buried electrode 143.
  • FIG. 13A and 13B are diagrams illustrating a configuration example of a pixel block according to a fifth modification of the first embodiment of the present disclosure.
  • FIG. 13A is a diagram showing a modification of the charge holding section 103. The figure shows an example of the charge holding section 103 whose size is reduced. The white region adjacent to the charge holding portion 103 in the figure represents a semiconductor region 186 that does not contain impurities.
  • the configuration of the image sensor 1 other than this is the same as the configuration of the image sensor 1 in the first embodiment of the present disclosure, so the description will be omitted.
  • the semiconductor region 134 of the charge holding section 103 of the pixel 110 is formed by ion implantation.
  • the image sensor 1 according to the second embodiment of the present disclosure differs from the above-described first embodiment in that the semiconductor region 134 of the charge holding section 103 is formed by thermal diffusion.
  • FIG. 15 is a diagram illustrating a configuration example of a pixel according to the second embodiment of the present disclosure.
  • This figure is a cross-sectional view showing an example of the configuration of the pixel 110.
  • adjacent pixels 110a and 110b are illustrated.
  • the configuration of the pixel 110 will be described using the pixel 110a as an example.
  • a photoelectric conversion section 101, a charge transfer section 102, and a charge holding section 103 are shown.
  • a buried electrode 171 is arranged in the opening 189.
  • This embedded electrode 171 is an electrode that is configured to be in contact with the charge holding section 103 and is connected to the charge holding section 103 .
  • the buried electrode 171 is configured to be adjacent to the side surface of the opening 189 and is spaced apart from the surface of the semiconductor substrate 130 that is in contact with the wiring region 150 .
  • the embedded electrode 171 shown in the figure represents an example of being arranged between the separation part 142 and the separation part 144. Note that the buried electrode 171 in the figure represents an example in which the buried electrode 171 is commonly connected to the charge holding portions 103 of adjacent pixels 110.
  • the buried electrode 171 can be made of polycrystalline silicon containing impurities.
  • the buried electrode 171 connected to the semiconductor region 134 of the charge holding section 103 is commonly connected to the charge holding section 103 of the adjacent pixel 110.
  • the charge holding portions 103 of the pixel 110a and the pixel 110b are commonly connected to a buried electrode 171.
  • the contact plug 153 connected to the buried electrode 171 constitutes a path for transmitting the potential of the charge holding portion 103 (denoted as “FD” in the figure).
  • the buried electrode 171 in the figure is an example of a second buried electrode.
  • the charge transfer unit 102 in the figure is composed of a vertical transistor that transfers charges in the thickness direction of the semiconductor substrate 130.
  • the gate electrode 148 of the charge transfer section 102 is configured to have a depth that reaches the vicinity of the photoelectric conversion section 101 and includes a columnar section shaped close to the charge holding section 103 .
  • a channel is formed in the well region adjacent to the gate electrode 148, and conduction occurs between the photoelectric conversion section 101 and the charge holding section 103.
  • the charges accumulated in the photoelectric conversion section 101 are transferred to the charge holding section 103.
  • the charge holding section 103 is placed apart from the surface of the semiconductor substrate 130.
  • the charge holding portion 103 can be placed apart from a member placed on the surface of the semiconductor substrate 130, for example, the gate electrode 148.
  • Concentration of the electric field between the charge holding portion 103 and the gate electrode 148 can be alleviated, and deterioration in image quality due to the mixture of charges can be prevented.
  • reliability can also be improved by alleviating the concentration of electric fields.
  • the semiconductor region 181 that supplies a reference potential to the well region can be placed apart from the gate electrode 148. Thereby, the size (area) of the pixel 110 can be easily reduced.
  • FIGS. 16A to 16M are diagrams illustrating an example of a method for manufacturing an image sensor according to a second embodiment of the present disclosure. This figure is a diagram showing an example of the manufacturing process of the pixel 110 of the image sensor 1. A method for manufacturing the pixel 110 will be explained using the same figure.
  • the semiconductor substrate 130 is etched using the resist 510 as a mask to form an opening 189 (FIG. 16B).
  • a separation portion 142 is formed in the opening 189 (FIG. 16C).
  • the isolation portion 142 can be formed by placing a component of the isolation portion 142, such as a SiO 2 film, on the surface of the semiconductor substrate 130 and the opening 189, and performing etchback.
  • a component of the buried electrode 171 for example, a polycrystalline silicon film 513 containing impurities, is placed on the surface of the semiconductor substrate 130 and the opening 189 (FIG. 16D).
  • the film 513 is etched back to form a buried electrode 171 (FIG. 16E).
  • the resist 510 is removed (FIG. 16F).
  • a resist 514 is placed on the surface of the semiconductor substrate 130.
  • An opening 515 is formed in this resist 514 in a region where the columnar portion of the gate electrode 148 is to be formed (FIG. 16H).
  • semiconductor substrate 130 is etched using resist 514 as a mask to form opening 188 (FIG. 16I).
  • a film 516 that is a component of the gate electrode 148 is placed on the surface of the semiconductor substrate 130 and the opening 188 (FIG. 16J).
  • a resist 517 is placed on the surface of the semiconductor substrate 130.
  • An opening 518 is formed in this resist 517 in a region other than the gate electrode 148 (FIG. 16K).
  • the film 516 is etched using the resist 517 as a mask to form the gate electrode 148 (FIG. 16L).
  • the image sensor 1 uses the charge holding section 103 embedded in the semiconductor substrate 130. Since the charge holding portion 103 is not disposed on the surface of the semiconductor substrate 130, the size (area) of the pixel 110 can be easily reduced.
  • the image sensor 1 of the second embodiment described above uses the charge transfer section 102 including the gate electrode 148.
  • the image sensor 1 according to the third embodiment of the present disclosure differs from the third embodiment described above in that a sidewall is arranged on the gate electrode 148.
  • FIG. 17 is a diagram illustrating a configuration example of a pixel according to the third embodiment of the present disclosure. Similar to FIG. 15, this figure is a cross-sectional view showing an example of the configuration of the pixel 110.
  • the gate electrode 148 in the figure differs from the pixel 110 in FIG. 15 in that sidewalls are arranged.
  • FIGS. 18A to 18E are diagrams illustrating an example of a method for manufacturing an image sensor according to a third embodiment of the present disclosure. This figure is a diagram showing an example of the manufacturing process of the pixel 110 of the image sensor 1. A method for manufacturing the pixel 110 will be explained using the same figure.
  • a sidewall 182 is placed on the gate electrode 148 (FIG. 18B).
  • the sidewall 182 can be placed by placing a film of the component of the sidewall 182 on the surface of the semiconductor substrate 130 and the opening 183 and performing etchback.
  • the semiconductor region 134 is formed by thermal diffusion.
  • a wiring region 150 is formed in the semiconductor substrate 130 (FIG. 18E). Through the above steps, the image sensor 1 can be manufactured.
  • the configuration of the image sensor 1 other than this is the same as the configuration of the image sensor 1 in the second embodiment of the present disclosure, so the description will be omitted.
  • the image sensor 1 uses the gate electrode 148 having the sidewalls 182.
  • the resistance of the gate electrode 148 and the buried electrode 171 can be reduced by ion implantation.
  • the sidewall 182 is disposed on the gate electrode 148.
  • the image sensor 1 according to the fourth embodiment of the present disclosure uses the sidewall 182 having a shape that spans the step portion formed near the opening 189 of the semiconductor substrate 130, as compared to the above-mentioned embodiment. different from.
  • FIG. 19 is a diagram illustrating a configuration example of a pixel according to the fourth embodiment of the present disclosure. Similar to FIG. 15, this figure is a cross-sectional view showing an example of the configuration of the pixel 110.
  • a step 185 is formed in the opening 189 in the figure.
  • the step 185 can be formed by overlapping openings having a width wider than the opening 189.
  • the sidewall 184 in the region adjacent to the step 185 is configured to reach the bottom of the step 185.
  • the semiconductor region 134 of the charge holding section 103 is configured to be adjacent to the bottom of the step 185.
  • the gate electrode 148 and the semiconductor region 134 on the surface of the semiconductor substrate 130 are separated by the step 185, concentration of the electric field can be further alleviated. Further, the semiconductor region 134 can be insulated by the sidewall 184.
  • FIGS. 20A to 20K are diagrams illustrating an example of a method for manufacturing an image sensor according to the fourth embodiment of the present disclosure. This figure is a diagram showing an example of the manufacturing process of the pixel 110 of the image sensor 1. A method for manufacturing the pixel 110 will be explained using the same figure.
  • a well region is formed in the semiconductor substrate 130, and a semiconductor region 131 is formed.
  • a resist 520 is placed on the semiconductor substrate 130. Openings 521 are formed in this resist 520 in regions where openings 188 and 189 will be formed (FIG. 20A).
  • the semiconductor substrate 130 is etched using the resist 520 as a mask to form openings 188 and 189 (FIG. 20B).
  • an insulating film 141 is placed on the surface of the semiconductor substrate 130 and in the openings 188 and 189 (FIG. 20C).
  • a resist 522 is placed on the surface of the semiconductor substrate 130 and the opening 188 (FIG. 20D).
  • An opening 523 is formed in this resist 522 in the region of the opening 189.
  • etching is performed using the resist 502 as a mask to remove the insulating film 141 in the opening 189.
  • a separating portion 142 is formed in the opening 189 (FIG. 20E).
  • a film 524 that is a component of the gate electrode 148 is placed on the surface of the semiconductor substrate 130 and in the openings 188 and 189 (FIG. 20F).
  • a resist 525 is placed on the surface of the semiconductor substrate 130.
  • An opening 526 is formed in this resist 525 in a region where the step 185 is to be formed (FIG. 20G).
  • the semiconductor substrate 130 is etched to form a step 185 (FIG. 20H).
  • the resist 525 is removed.
  • a gate electrode 148 is formed.
  • sidewalls 184 are formed (FIG. 20I).
  • the image sensor 1 can be manufactured.
  • the configuration of the image sensor 1 other than this is the same as the configuration of the image sensor 1 in the third embodiment of the present disclosure, so a description thereof will be omitted.
  • the image sensor 1 according to the fourth embodiment of the present disclosure can further alleviate the concentration of electric field by forming the step 185 and separating the gate electrode 148 and the semiconductor region 134 of the charge storage section 103. Can be done.
  • FIG. 21A is a diagram illustrating a configuration example of a pixel according to a first modification of the second embodiment of the present disclosure. Similar to FIG. 17, this figure is a cross-sectional view showing an example of the configuration of the pixel 110. This figure shows an example in which a gate electrode 148 having a planar gate is used.
  • FIG. 21B is a diagram illustrating a pixel configuration example according to a second modification of the second embodiment of the present disclosure. Similar to FIG. 15, this figure is a cross-sectional view showing an example of the configuration of the pixel 110.
  • the charge transfer unit 102 in the same figure is a diagram illustrating an example in which the gate electrode 148 has a shape that does not overlap the opening 189 when viewed from the normal direction of the surface of the semiconductor substrate 130. By bringing the gate electrode 148 close to the end of the opening 189, the size (area) of the pixel 110 can be further reduced.
  • FIG. 21C is a diagram illustrating a pixel configuration example according to a third modification of the second embodiment of the present disclosure. Similar to FIG. 15, this figure is a cross-sectional view showing an example of the configuration of the pixel 110. This figure is a diagram illustrating an example in which a separation portion 142 having a shape that reaches the back surface of the semiconductor substrate 130 is arranged.
  • FIG. 21D is a diagram illustrating a pixel configuration example according to a fourth modification of the second embodiment of the present disclosure. Similar to FIG. 15, this figure is a cross-sectional view showing an example of the configuration of the pixel 110. This figure shows an example in which the embedded electrode 171 is adjacent to one side of the opening 189. The figure shows an example in which one charge transfer section 102 is connected to a charge holding section 103.
  • the configuration of the image sensor 1 other than this is the same as the configuration of the image sensor 1 in the second embodiment of the present disclosure, so the description will be omitted.
  • the image sensor 1 of the first embodiment described above uses a pixel block 100 that includes four pixels 110 and a pixel circuit 120.
  • the image sensor 1 according to the fifth embodiment of the present disclosure differs from the above-described first embodiment in that a pixel block 100 including eight pixels 110 is used.
  • the pixel block 100 according to the fifth embodiment of the present disclosure includes a pixel 110a, a pixel 110b, a pixel 110c, a pixel 110d, a pixel 110e, a pixel 110f, a pixel 110g, and a pixel 110h.
  • a plurality of embedded electrodes shaped to be embedded in the semiconductor substrate 130 are arranged in the pixel block 100.
  • the semiconductor substrate 130 is provided with the aforementioned charge holding section common electrode 145 and a buried electrode 179 that transmits a reference potential to the well region of the semiconductor substrate 130.
  • the dotted rectangles in the figure represent these buried electrodes.
  • charge holding portion common electrodes 145a and 145b and buried electrodes 179a and 179b are shown in the pixel block 100 in the same figure.
  • the charge holding part common electrode 145 and the buried electrode 179 in the same figure represent an example in which they are configured in a rectangular shape in plan view. Note that the charge holding portion common electrode 145 and the embedded electrode 179 can also be configured in a cross shape in plan view.
  • the buried wiring 165 connects the buried electrode 179a and the buried electrode 179b.
  • a through wiring 260 is connected to the charge holding portion wiring 160 and the embedded wiring 165, respectively.
  • the charge holding portion wiring 160 is connected to the pixel circuit 120 (not shown) via the through wiring 260.
  • FIGS. 23A to 23C are diagrams illustrating configuration examples of pixel blocks according to the fifth embodiment of the present disclosure. This figure is a cross-sectional view showing a configuration example of a pixel block 100 of the pixel array section 90.
  • FIG. 23A is a diagram schematically showing the shape of a cross section taken along line EF in FIG. 22.
  • FIG. 23B is a diagram schematically showing the shape of a cross section taken along line GH in FIG. 22.
  • FIG. 23C is a diagram schematically showing the shape of a cross section taken along line IJ in FIG. 22.
  • the charge holding portion common electrodes 145a and 145b are embedded in the separation portion 144.
  • the charge storage wiring 160 is arranged between the charge storage common electrodes 145a and 145b and connects them.
  • the charge retention wiring 160 shown in the figure represents an example in which the upper surface is in contact with the surface of the semiconductor substrate 130.
  • the through wiring 260 can be placed at any position on the upper surface of the charge storage wiring 160.
  • the charge storage wiring 160 can be made of, for example, polycrystalline silicon or metal containing impurities.
  • the image sensor 1 of the fifth embodiment of the present disclosure is configured of a stacked semiconductor substrate 130 and a semiconductor substrate 230.
  • Pixel circuit 120 (not shown) is arranged on semiconductor substrate 230.
  • the charge holding portion wiring 160 is configured to be embedded in the separation portion 144.
  • the charge holding portion wiring 160 is insulated from the well region of the semiconductor substrate 130 and the like.
  • the embedded wiring 165 is also configured to be embedded in the isolation section 144. Note that the semiconductor region 134 constituting the charge holding portion 103 in the figure can be formed by ion implantation.
  • FIG. 35A-34C are diagrams illustrating an example of a method for manufacturing an image sensor according to the fifth embodiment of the present disclosure.
  • This figure is a diagram showing an example of the manufacturing process of the pixel 110 of the image sensor 1. A method for manufacturing the pixel 110 will be explained using the same figure.
  • FIG. 24A is a plan view showing the configuration of the pixel 110.
  • FIG. 24A shows the semiconductor substrate 130 and the hard mask and resist placed on the surface of the semiconductor substrate 130 in each step.
  • FIG. 24B is a schematic cross-sectional view taken along line KL in FIG. 24A
  • FIG. 24C is a schematic cross-sectional view taken along line MN in FIG. 24A.
  • FIGS. 26 to 35 have similar drawing configurations.
  • an insulating film is formed on the side surface of the opening 410 (FIG. 26). This can be done by thermal oxidation.
  • the separation part 142 is placed in the opening 410 (FIG. 27). This can be done by forming a material film (for example, a polycrystalline silicon film) for the isolation portion 142 on the surface of the semiconductor substrate 130 including the opening 410, and etching back to remove unnecessary portions.
  • a material film for example, a polycrystalline silicon film
  • the separating section 144 is placed in the opening 410 (FIG. 28). This can be done by disposing a material film (for example, a SiO 2 film) for the isolation portion 144 on the surface of the semiconductor substrate 130 including the opening 410, and performing CMP to remove unnecessary portions.
  • a material film for example, a SiO 2 film
  • a resist 532 is placed on the surface of the semiconductor substrate 130 (FIG. 29).
  • an opening 533 is formed in a region where the charge storage section common electrode 145 and the charge storage section wiring 160 are arranged.
  • the member 412 is etched using the resist 534 as a mask to thin the member 412 in the area of the opening 535.
  • the charge holding section common electrode 145 and the charge holding section wiring 160 are formed (FIG. 33).
  • the pixel 110 can be manufactured through the above steps. Note that the above-mentioned manufacturing process represents an example in which the charge holding section common electrode 145 and the charge holding section wiring 160 are formed at the same time.
  • the pixel block 100 shown in FIG. 22 includes the charge storage common electrode 145a and the pixels 110a to 110d commonly connected to the charge storage common electrode 145a.
  • the pixel block 100 further includes a charge storage common electrode 145b and pixels 110e to 110h commonly connected to the charge storage common electrode 145b.
  • the plurality of pixels 110 and the charge holding portion common electrode 145 commonly connected to the plurality of pixels 110 are referred to as a pixel group.
  • the charge holding section common electrodes 145a and 145b of these pixel groups are connected by a charge holding section wiring 160 embedded in the semiconductor substrate 130.
  • a through wiring 260 is arranged in this charge holding part wiring 160, and the charge holding part common electrodes 145a and 145b are connected to the pixel circuit 120 via this through wiring 260.
  • the number of pixel circuits 120 arranged in the pixel array section 90 can be reduced.
  • the through wiring 260 connected to the charge holding portion common electrode 145 can also be reduced.
  • the effective area of the semiconductor substrate 230 can be expanded.
  • the effective area is an area where elements of the pixel circuit 120 and the like can be arranged. It is preferable to increase the size of the amplification transistor 121 in accordance with the expansion of the effective area. This is because the reset transistor 123 and the like are used as switching elements, whereas the amplification transistor 121 that amplifies a signal is expected to improve its performance by expanding its size. For example, noise can be reduced by expanding the size of the amplification transistor 121.
  • the pixel block 100 of the fifth embodiment of the present disclosure is not limited to this example.
  • a configuration may be adopted in which three or more pixel groups are arranged in the pixel block 100.
  • the charge holding section wiring 160 is configured to connect the charge holding section common electrodes 145 of each pixel group.
  • the configuration of the image sensor 1 other than this is the same as the configuration of the image sensor 1 in the first embodiment of the present disclosure, so the description will be omitted.
  • [Second modification] 37A and 37B are diagrams illustrating a configuration example of a pixel block according to a second modification of the fifth embodiment of the present disclosure.
  • This figure is a plan view showing an example of the configuration of the pixel block 100.
  • the pixel block 100 in the same figure represents an example in which a pixel 110a and a pixel 110c, a pixel 110b and a pixel 110d, a pixel 110e and a pixel 110g, a pixel 110f and a pixel 110h are each configured in a rectangular shape obtained by dividing a square into two. This is what I did. Since the functions of the pixel 110a and the pixel 110c are the same as those in FIG. 14, their explanation will be omitted.
  • the pixel block 100 in FIG. 37A represents an example including four buried electrodes 179 and two buried wirings 165. Further, FIG. 37B shows an example including six buried electrodes 179 and four buried wirings 165.
  • the charge holding portion wiring 160 in the figure represents an example including a wiring connection portion 161.
  • the wiring connection portion 161 is configured to protrude from the front surface of the semiconductor substrate 130 and is connected to other wiring.
  • a wiring connection portion 166 is arranged in the embedded wiring 165.
  • the configuration of the image sensor 1 other than this is the same as the configuration of the image sensor 1 in the fifth embodiment of the present disclosure, so a description thereof will be omitted.
  • the first substrate 10 has a semiconductor substrate 11 and a plurality of sensor pixels 12 that perform photoelectric conversion.
  • the semiconductor substrate 11 corresponds to a specific example of the "first semiconductor substrate” of the present disclosure.
  • the plurality of sensor pixels 12 are provided in a matrix in a pixel region 13 on the first substrate 10.
  • the second substrate 20 has, on a semiconductor substrate 21, one readout circuit 22 for each of the four sensor pixels 12, which outputs a pixel signal based on the charge output from the sensor pixels 12.
  • the semiconductor substrate 21 corresponds to a specific example of the "second semiconductor substrate” of the present disclosure.
  • the second substrate 20 has a plurality of pixel drive lines 23 extending in the row direction and a plurality of vertical signal lines 24 extending in the column direction.
  • the vertical drive circuit 33 sequentially selects the plurality of sensor pixels 12 on a row-by-row basis.
  • the column signal processing circuit 34 performs, for example, correlated double sampling (CDS) processing on the pixel signals output from each sensor pixel 12 in the row selected by the vertical drive circuit 33.
  • the column signal processing circuit 34 extracts the signal level of the pixel signal by performing CDS processing, for example, and holds pixel data corresponding to the amount of light received by each sensor pixel 12.
  • the horizontal drive circuit 35 sequentially outputs the pixel data held in the column signal processing circuit 34 to the outside.
  • the system control circuit 36 controls the driving of each block (vertical drive circuit 33, column signal processing circuit 34, and horizontal drive circuit 35) in the logic circuit 32, for example.
  • the first substrate 10 is constructed by laminating an insulating layer 46 on a semiconductor substrate 11.
  • the first substrate 10 has an insulating layer 46 as a part of the interlayer insulating film 51.
  • the insulating layer 46 is provided in a gap between the semiconductor substrate 11 and a semiconductor substrate 21, which will be described later.
  • the semiconductor substrate 11 is made of a silicon substrate.
  • the semiconductor substrate 11 has, for example, a p-well layer 42 in a part of the surface and its vicinity, and has a conductivity different from that of the p-well layer 42 in other regions (deeper than the p-well layer 42). It has a type PD41.
  • the p-well layer 42 is composed of a p-type semiconductor region.
  • the second substrate 20 further includes an insulating layer 53 that penetrates the semiconductor substrate 21 in the same layer as the semiconductor substrate 21 .
  • the second substrate 20 has an insulating layer 53 as part of an interlayer insulating film 51 .
  • the insulating layer 53 is provided so as to cover the side surface of the through wiring 54, which will be described later.
  • the laminate consisting of the first substrate 10 and the second substrate 20 has an interlayer insulating film 51 and a through wiring 54 provided in the interlayer insulating film 51.
  • the laminated body has one through wiring 54 for each sensor pixel 12.
  • the through wiring 54 extends in the normal direction of the semiconductor substrate 21 and is provided to penetrate through a portion of the interlayer insulating film 51 that includes the insulating layer 53.
  • the first substrate 10 and the second substrate 20 are electrically connected to each other by a through wiring 54.
  • the through wiring 54 is electrically connected to the floating diffusion FD and a connection wiring 55 described below.
  • the laminate including the first substrate 10 and the second substrate 20 further includes through wirings 47 and 48 provided in the interlayer insulating film 51.
  • the laminated body has one through wiring 47 and one through wiring 48 for each sensor pixel 12.
  • the through wirings 47 and 48 each extend in the normal direction of the semiconductor substrate 21 and are provided to penetrate through a portion of the interlayer insulating film 51 that includes the insulating layer 53.
  • the first substrate 10 and the second substrate 20 are electrically connected to each other by through wirings 47 and 48.
  • the through wiring 47 is electrically connected to the p-well layer 42 of the semiconductor substrate 11 and the wiring within the second substrate 20.
  • the through wiring 48 is electrically connected to the transfer gate TG and the pixel drive line 23.
  • the second substrate 20 has, for example, a plurality of connection parts 59 in the insulating layer 52, which are electrically connected to the readout circuit 22 and the semiconductor substrate 21.
  • the second substrate 20 further includes, for example, a wiring layer 56 on the insulating layer 52.
  • the wiring layer 56 includes, for example, an insulating layer 57, and a plurality of pixel drive lines 23 and a plurality of vertical signal lines 24 provided within the insulating layer 57.
  • the wiring layer 56 further includes, for example, a plurality of connection wirings 55 in the insulating layer 57, one for every four sensor pixels 12.
  • the connection wiring 55 electrically connects each through wiring 54 electrically connected to the floating diffusion FD included in the four sensor pixels 12 that share the readout circuit 22 to each other.
  • the total number of through wirings 54 and 48 is greater than the total number of sensor pixels 12 included in the first substrate 10, and is twice the total number of sensor pixels 12 included in the first substrate 10. Further, the total number of through wirings 54, 48, and 47 is greater than the total number of sensor pixels 12 included in the first substrate 10, and is three times the total number of sensor pixels 12 included in the first substrate 10.
  • the wiring layer 56 further includes, for example, a plurality of pad electrodes 58 within the insulating layer 57.
  • Each pad electrode 58 is made of metal such as Cu (copper) and Al (aluminum), for example.
  • Each pad electrode 58 is exposed on the surface of the wiring layer 56.
  • Each pad electrode 58 is used for electrical connection between the second substrate 20 and third substrate 30 and for bonding the second substrate 20 and third substrate 30 together.
  • one pad electrode 58 is provided for each pixel drive line 23 and vertical signal line 24.
  • the total number of pad electrodes 58 (or the total number of connections between pad electrodes 58 and pad electrodes 64 (described later) is smaller than the total number of sensor pixels 12 included in the first substrate 10.
  • the third substrate 30 is configured, for example, by laminating an interlayer insulating film 61 on a semiconductor substrate 31. Note that, as will be described later, the third substrate 30 is bonded to the second substrate 20 with their front surfaces together, so when describing the internal structure of the third substrate 30, the explanation of the top and bottom will be , the vertical direction is opposite to that shown in the drawing.
  • the semiconductor substrate 31 is made of a silicon substrate.
  • the third substrate 30 has a structure in which a logic circuit 32 is provided on the surface side of a semiconductor substrate 31.
  • the third substrate 30 further includes, for example, a wiring layer 62 on an interlayer insulating film 61.
  • the wiring layer 62 includes, for example, an insulating layer 63 and a plurality of pad electrodes 64 provided within the insulating layer 63.
  • the plurality of pad electrodes 64 are electrically connected to the logic circuit 32.
  • Each pad electrode 64 is made of, for example, Cu (copper).
  • Each pad electrode 64 is exposed on the surface of the wiring layer 62.
  • Each pad electrode 64 is used for electrical connection between the second substrate 20 and third substrate 30 and for bonding the second substrate 20 and third substrate 30 together.
  • the number of pad electrodes 64 does not necessarily have to be plural; even one pad electrode 64 can be electrically connected to the logic circuit 32 .
  • the second substrate 20 and the third substrate 30 are electrically connected to each other by bonding the pad electrodes 58 and 64 to each other.
  • the gate of the transfer transistor TR (transfer gate TG) is electrically connected to the logic circuit 32 via the through wiring 54 and the pad electrodes 58 and 64.
  • the third substrate 30 is bonded to the second substrate 20 with the front surface of the semiconductor substrate 31 facing the front surface side of the semiconductor substrate 21 . In other words, the third substrate 30 is bonded face-to-face to the second substrate 20.
  • the first substrate 10 and second substrate 20 in FIGS. 43 and 44 correspond to the semiconductor substrate 130 and semiconductor substrate 230 of the first embodiment.
  • a semiconductor substrate corresponding to the third substrate 30 described above can also be laminated on this semiconductor substrate 230.
  • the semiconductor substrates can be stacked in four or more layers. Such a configuration in which semiconductor substrates are stacked in three or more layers can be applied to each embodiment of the present disclosure.
  • circuit elements constituting the pixel block 100 is not limited to the example in FIG. 5.
  • all elements of the pixel circuit 120 may be provided on the semiconductor substrate 130.
  • Pixel circuits, signal processing circuits, memory circuits, logic circuits, etc. formed of analog circuits or digital circuits can be arbitrarily arranged on the semiconductor substrate 230 or any additional semiconductor substrate.
  • FIG. 45 shows an example of a schematic configuration of an imaging system 7 including an imaging device 1 according to the above embodiment and its modification.
  • the imaging system 7 is, for example, an imaging device such as a digital still camera or a video camera, or an electronic device such as a mobile terminal device such as a smartphone or a tablet terminal.
  • the imaging system 7 includes, for example, the imaging device 1 according to the embodiment and its modification, a DSP circuit 743, a frame memory 744, a display section 745, a storage section 746, an operation section 747, and a power supply section 748.
  • the imaging device 1, the DSP circuit 743, the frame memory 744, the display section 745, the storage section 746, the operation section 747, and the power supply section 748 according to the above embodiment and its modifications are connected via a bus line 749. interconnected.
  • the image sensor 1 according to the above embodiment and its modifications outputs image data according to incident light.
  • the DSP circuit 743 is a signal processing circuit that processes the signal (image data) output from the image sensor 1 according to the above embodiment and its modification.
  • the frame memory 744 temporarily holds the image data processed by the DSP circuit 743 in units of frames.
  • the display unit 745 is composed of a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the image sensor 1 according to the above embodiment and its modifications. .
  • the storage unit 746 records image data of a moving image or a still image captured by the image sensor 1 according to the above embodiment and its modification on a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 747 issues operation commands regarding various functions of the imaging system 7 according to user operations.
  • the power supply section 748 supplies various power supplies that serve as operating power sources for the image sensor 1, the DSP circuit 743, the frame memory 744, the display section 745, the storage section 746, and the operation section 747 according to the embodiment and its modifications. Supply the target appropriately.
  • FIG. 46 represents an example of a flowchart of the imaging operation in the imaging system 7.
  • the user instructs to start imaging by operating the operation unit 747 (step S101).
  • the operation unit 747 transmits an imaging command to the imaging device 1 (step S102).
  • the imaging device 1 specifically, the system control circuit 36
  • the imaging device 1 executes imaging using a predetermined imaging method (step S103).
  • the image sensor 1 outputs image data obtained by imaging to the DSP circuit 743.
  • the image data is data for all pixels of pixel signals generated based on charges temporarily held in the floating diffusion FD.
  • the DSP circuit 743 performs predetermined signal processing (for example, noise reduction processing) based on the image data input from the image sensor 1 (step S104).
  • the DSP circuit 743 causes the frame memory 744 to hold the image data that has undergone predetermined signal processing, and the frame memory 744 causes the storage unit 746 to store the image data (step S105). In this way, imaging in the imaging system 7 is performed.
  • the imaging device 1 according to the above embodiment and its modification is applied to the imaging system 7.
  • the image sensor 1 can be made smaller or have higher definition, so it is possible to provide a smaller or more precise imaging system 7.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. You can.
  • FIG. 47 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or shock mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or shock mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • FIG. 48 is a diagram showing an example of the installation position of the imaging section 12031.
  • FIG. 48 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. By determining the following, it is possible to extract, in particular, the closest three-dimensional object on the path of vehicle 12100, which is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as vehicle 12100, as the preceding vehicle. can. Furthermore, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the imaging device 1 in FIG. 1 can be applied to the imaging section 12031.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 49 shows an operator (doctor) 11131 performing surgery on a patient 11132 on a patient bed 11133 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as a pneumoperitoneum tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 that supports the endoscope 11100. , and a cart 11200 loaded with various devices for endoscopic surgery.
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and centrally controls the operations of the endoscope 11100 and the display device 11202. Further, the CCU 11201 receives an image signal from the camera head 11102, and performs various image processing on the image signal, such as development processing (demosaic processing), for displaying an image based on the image signal.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the light source device 11203 is composed of a light source such as an LED (light emitting diode), and supplies irradiation light to the endoscope 11100 when photographing the surgical site or the like.
  • a light source such as an LED (light emitting diode)
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • a treatment tool control device 11205 controls driving of an energy treatment tool 11112 for cauterizing tissue, incising, sealing blood vessels, or the like.
  • the pneumoperitoneum device 11206 injects gas into the body cavity of the patient 11132 via the pneumoperitoneum tube 11111 in order to inflate the body cavity of the patient 11132 for the purpose of ensuring a field of view with the endoscope 11100 and a working space for the operator. send in.
  • the recorder 11207 is a device that can record various information regarding surgery.
  • the printer 11208 is a device that can print various types of information regarding surgery in various formats such as text, images, or graphs.
  • the light source device 11203 that supplies irradiation light to the endoscope 11100 when photographing the surgical site can be configured, for example, from a white light source configured by an LED, a laser light source, or a combination thereof.
  • a white light source configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high precision, so the white balance of the captured image is adjusted in the light source device 11203. It can be carried out.
  • the laser light from each RGB laser light source is irradiated onto the observation target in a time-sharing manner, and the drive of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing, thereby supporting each of RGB. It is also possible to capture images in a time-division manner. According to this method, a color image can be obtained without providing a color filter in the image sensor.
  • the driving of the light source device 11203 may be controlled so that the intensity of the light it outputs is changed at predetermined time intervals.
  • the drive of the image sensor of the camera head 11102 in synchronization with the timing of changes in the light intensity to acquire images in a time-division manner and compositing the images, a high dynamic It is possible to generate an image of a range.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band compatible with special light observation.
  • Special light observation uses, for example, the wavelength dependence of light absorption in body tissues to illuminate the mucosal surface layer by irradiating a narrower band of light than the light used for normal observation (i.e., white light). So-called narrow band imaging is performed to image predetermined tissues such as blood vessels with high contrast.
  • fluorescence observation may be performed in which an image is obtained using fluorescence generated by irradiating excitation light.
  • Fluorescence observation involves irradiating body tissues with excitation light and observing the fluorescence from the body tissues (autofluorescence observation), or locally injecting reagents such as indocyanine green (ICG) into the body tissues and It is possible to obtain a fluorescence image by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 may be configured to be able to supply narrowband light and/or excitation light compatible with such special light observation.
  • FIG. 50 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU 11201 shown in FIG. 49.
  • the camera head 11102 includes a lens unit 11401, an imaging section 11402, a driving section 11403, a communication section 11404, and a camera head control section 11405.
  • the CCU 11201 includes a communication section 11411, an image processing section 11412, and a control section 11413. Camera head 11102 and CCU 11201 are communicably connected to each other by transmission cable 11400.
  • the lens unit 11401 is an optical system provided at the connection part with the lens barrel 11101. Observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging element configuring the imaging unit 11402 may be one (so-called single-plate type) or multiple (so-called multi-plate type).
  • image signals corresponding to RGB are generated by each imaging element, and a color image may be obtained by combining them.
  • the imaging unit 11402 may be configured to include a pair of imaging elements for respectively acquiring right-eye and left-eye image signals corresponding to 3D (dimensional) display. By performing 3D display, the operator 11131 can more accurately grasp the depth of the living tissue at the surgical site.
  • a plurality of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is constituted by an actuator, and moves the zoom lens and focus lens of the lens unit 11401 by a predetermined distance along the optical axis under control from the camera head control unit 11405. Thereby, the magnification and focus of the image captured by the imaging unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is configured by a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 to the CCU 11201 via the transmission cable 11400 as RAW data.
  • the communication unit 11404 receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405.
  • the control signal may include, for example, information specifying the frame rate of the captured image, information specifying the exposure value at the time of capturing, and/or information specifying the magnification and focus of the captured image. Contains information about conditions.
  • the above imaging conditions such as the frame rate, exposure value, magnification, focus, etc. may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. good.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured by a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the image processing unit 11412 performs various image processing on the image signal, which is RAW data, transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site etc. by the endoscope 11100 and the display of the captured image obtained by imaging the surgical site etc. For example, the control unit 11413 generates a control signal for controlling the drive of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display a captured image showing the surgical site, etc., based on the image signal subjected to image processing by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape and color of the edge of an object included in the captured image to detect surgical tools such as forceps, specific body parts, bleeding, mist when using the energy treatment tool 11112, etc. can be recognized.
  • the control unit 11413 may use the recognition result to superimpose and display various types of surgical support information on the image of the surgical site. By displaying the surgical support information in a superimposed manner and presenting it to the surgeon 11131, it becomes possible to reduce the burden on the surgeon 11131 and allow the surgeon 11131 to proceed with the surgery reliably.
  • the transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable thereof.
  • communication is performed by wire using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be applied to the endoscope 11100 and the imaging unit 11402 of the camera head 11102 among the configurations described above.
  • the imaging device 1 in FIG. 1 can be applied to the imaging unit 11402.
  • the present technology can also have the following configuration.
  • a pixel including a photoelectric conversion section formed on a semiconductor substrate to perform photoelectric conversion of incident light; and a charge holding section embedded in the semiconductor substrate and holding charges generated by the photoelectric conversion; and a signal generating section that generates a pixel signal that is a signal corresponding to the charge held in the charge holding section.
  • the image sensor according to (1) wherein the charge holding portion is embedded in a well region formed in the semiconductor substrate.
  • the image sensor according to (2) further comprising a reset section configured by a MOS transistor formed near the surface of the semiconductor substrate and configured to discharge the held charge.
  • (4) The image sensor according to (3) further comprising a charge holding part connection part that connects the charge holding part and the semiconductor region of the reset part.
  • (11) further comprising a wiring region disposed adjacent to the front surface of the semiconductor substrate, The charge holding portion is configured to have a shape adjacent to a side surface of an opening formed in the semiconductor substrate at the boundary of the pixel, and is spaced apart from a surface where the wiring region contacts the semiconductor substrate.
  • the charge holding portion is formed of a semiconductor region doped with impurities formed in the semiconductor substrate, The imaging device according to (12), wherein the embedded electrode is doped with the impurity.
  • the pixel further includes a charge transfer unit that transfers the charge generated by the photoelectric conversion to the charge holding unit, According to any one of (11) to (13), the charge transfer section is configured by a MOS transistor including a gate electrode having a shape that does not overlap with the opening when viewed from the normal direction of the surface of the semiconductor substrate. Image sensor.
  • a pixel including a photoelectric conversion section that is formed on a semiconductor substrate in which a wiring region is arranged adjacent to each other and performs photoelectric conversion of incident light; a pixel circuit that generates a signal based on the charge generated by the photoelectric conversion; a semiconductor region adjacent to a side surface of an opening formed in the semiconductor substrate at the boundary of the pixel and spaced apart from a surface where the wiring region contacts the semiconductor substrate; a second buried electrode arranged in the opening, spaced apart from a surface of the semiconductor substrate in contact with the wiring region, and connected to the semiconductor region.
  • Pixel array section 94 Column signal processing section 100 Pixel block 101, 101a, 101b, 101c, 101d Photoelectric conversion section 102, 102a, 102b, 102c, 102d Charge transfer section 103, 103a, 103b, 103c, 103d Charge retention Parts 110, 110a, 110b, 110c, 110d, 110e, 110f, 110g, 110h Pixel 120 Pixel circuit 121 Amplification transistor 122 Selection transistor 123, 123a, 123b, 123c, 123d Reset transistor 124 Coupling transistor 129 Signal generation section 130, 230 Semiconductor Substrate 131 to 134, 137, 138, 138a, 138b, 139, 181, 186, 231, 232 Semiconductor region 135 Charge holding section connection section 136 Element isolation region 142, 144, 144', 170 Isolation section 143 Buried electrode 146, 147 Electrode 145, 145a, 145b Charge holding part common electrode 148,

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Abstract

撮像素子に配置される複数の画素のそれぞれのサイズ（専有面積）を容易に縮小する。撮像素子は、画素と、信号生成部とを有する。その撮像素子が有する画素は、半導体基板に形成されて入射光の光電変換を行う光電変換部及びその半導体基板に埋め込まれて配置されてその光電変換により生成される電荷を保持する電荷保持部を備える。その撮像素子が有する信号生成部は、その電荷保持部に保持された電荷に応じた信号である画素信号を生成する。

Description

撮像素子及び電子機器
　本開示は、撮像素子及び電子機器に関する。
　複数の画素が配置されて構成されたＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）型の撮像素子が使用されている。画素には、入射光の光電変換を行う光電変換部及び光電変換により生成される電荷を保持する電荷保持部が配置される。この電荷保持部に保持された電荷に応じた信号が生成され画像信号として出力される。このような撮像素子において、半導体基板の裏側の表面の近傍に光電変換部が形成され、半導体基板の表側の表面に電荷保持部が形成された撮像素子が提案されている（例えば、特許文献１参照）。
　上述の撮像素子では、画素毎に光電変換部が半導体基板の裏側に照射された入射光の光電変換を行って電荷を生成する。この電荷が半導体基板の表側の表面に形成された電荷保持部（フローティング拡散領域）に転送され、画素の回路により信号が生成される。
特開２０２１－０７７８７０号公報
　しかしながら、上記の従来技術では、半導体基板の表側の表面に電荷保持部や画素回路が配置されるため、微細化が困難になるという問題がある。
　そこで、本開示では、微細化が容易な撮像素子及び電子機器を提案する。
　本開示に係る撮像素子は、画素と、信号生成部とを有する。画素は、半導体基板に形成されて入射光の光電変換を行う光電変換部と上記半導体基板に埋め込まれて配置されて上記光電変換により生成される電荷を保持する電荷保持部とを備える。信号生成部は、上記電荷保持部に保持された電荷に応じた信号である画素信号を生成する。
　また、本開示に係る撮像素子は、画素と、画素回路と、半導体領域と、第２の埋込み電極とを有する。画素は、配線領域が隣接して配置される半導体基板に形成されて入射光の光電変換を行う光電変換部を備える。画素回路は、上記光電変換により生成される電荷に基づく信号を生成する。半導体領域は、上記画素の境界の上記半導体基板に形成された開口部の側面に隣接するとともに上記半導体基板に上記配線領域が接する面から離隔して配置される。第２の埋込み電極は、上記開口部に配置されるとともに上記半導体基板に上記配線領域が接する面から離隔して配置されて上記半導体領域に接続される。
　また、本開示に係る電子機器は、画素と、信号生成部と、処理回路とを有する。画素は、半導体基板に形成されて入射光の光電変換を行う光電変換部と上記半導体基板に埋め込まれて配置されて上記光電変換により生成される電荷を保持する電荷保持部とを備える。信号生成部は、上記電荷保持部に保持された電荷に応じた信号である画素信号を生成する。処理回路は、上記生成された画素信号を処理する。
本開示の実施形態に係る撮像素子の構成例を示す図である。 本開示の第１の実施形態に係る画素ブロックの構成例を示す回路図である。 本開示の第１の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態の第１の変形例に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態の第２の変形例に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態の第２の変形例に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態の第３の変形例に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態の第３の変形例に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態の第４の変形例に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態の第４の変形例に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態の第５の変形例に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態の第５の変形例に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態の第６の変形例に係る画素ブロックの構成例を示す図である。 本開示の第２の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第２の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第２の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第２の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第２の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第２の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第２の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第２の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第２の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第２の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第２の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第２の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第２の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第２の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第３の実施形態に係る画素の構成例を示す図である。 本開示の第３の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第３の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第３の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第３の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第３の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第４の実施形態に係る画素の構成例を示す図である。 本開示の第４の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第４の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第４の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第４の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第４の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第４の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第４の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第４の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第４の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第４の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第４の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第２の実施形態の第１の変形例に係る画素の構成例を示す図である。 本開示の第２の実施形態の第２の変形例に係る画素の構成例を示す図である。 本開示の第２の実施形態の第３の変形例に係る画素の構成例を示す図である。 本開示の第２の実施形態の第４の変形例に係る画素の構成例を示す図である。 本開示の第２の実施形態の第５の変形例に係る画素の構成例を示す図である。 本開示の第５の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第５の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第５の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第５の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態の第１の変形例に係る画素ブロックの構成例を示す図である。 本開示の第５の実施形態の第１の変形例に係る画素ブロックの構成例を示す図である。 本開示の第５の実施形態の第２の変形例に係る画素ブロックの構成例を示す図である。 本開示の第５の実施形態の第２の変形例に係る画素ブロックの構成例を示す図である。 本開示の第５の実施形態の第３の変形例に係る画素ブロックの構成例を示す図である。 本開示の第５の実施形態の第４の変形例に係る画素ブロックの構成例を示す図である。 本開示の第５の実施形態の第４の変形例に係る画素ブロックの構成例を示す図である。 本開示の第５の実施形態の第４の変形例に係る画素ブロックの構成例を示す図である。 本開示の第５の実施形態の第５の変形例に係る画素ブロックの構成例を示す図である。 本開示の第５の実施形態の第６の変形例に係る画素ブロックの構成例を示す図である。 撮像素子の他の構成例を示す図である。 撮像素子の他の構成例を示す断面図である。 上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。 図４５に示した撮像システムの撮像手順の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第１の実施形態の変形例
３．第２の実施形態
４．第３の実施形態
５．第４の実施形態
６．第２の実施形態の変形例
７．第５の実施形態
８．第５の実施形態の変形例
９．他の構成例
１０．適用例
１１．移動体への応用例
１２．内視鏡手術システムへの応用例
　（１．第１の実施形態）
　［撮像素子の構成］
　図１は、本開示の実施形態に係る撮像素子の構成例を示す図である。同図は、撮像素子１の構成例を表すブロック図である。この撮像素子１を例に挙げて本開示の実施形態に係る電子機器を説明する。撮像素子１は、被写体の画像データを生成する半導体素子である。撮像素子１は、画素アレイ部９０と、垂直駆動部９３と、カラム信号処理部９４と、制御部９５とを備える。
　画素アレイ部９０は、複数の画素ブロック１００が配置されて構成されたものである。この画素アレイ部９０は、複数の画素ブロック１００が２次元行列の形状に配置される。ここで、画素ブロック１００は、入射光の光電変換を行う光電変換部を有する複数の画素と光電変換により生成される電荷を保持する電荷保持部（後述する電荷保持部１０３ａ－１０３ｄ）とを備えて構成されるものである。その光電変換部には、例えば、フォトダイオードを使用することができる。また、画素ブロック１００毎に画素回路（後述する画素回路１２０）が配置される。この画素回路１２０は、画素ブロック１００の電荷保持部１０３ａ－１０３ｄに保持された電荷に基づいて画素信号を生成する。
　それぞれの画素ブロック１００には、信号線９１が配線される。画素ブロック１００は、信号線９１により伝達される制御信号により制御される。また、画素ブロック１００には、信号線９２が配線される。この信号線９２には、画素ブロック１００から画素信号が出力される。なお、信号線９１は、２次元行列の形状の行毎に配置され、１行に配置された複数の画素ブロック１００に共通に配線される。信号線９２は、２次元行列の列方向に配置され、１列に配置された複数の画素ブロック１００に共通に配線される。
　垂直駆動部９３は、上述の画素ブロック１００の制御信号を生成するものである。同図の垂直駆動部９３は、画素アレイ部９０の２次元行列の行毎に制御信号を生成し、信号線９１を介して順次出力する。
　カラム信号処理部９４は、画素ブロック１００により生成された画素信号の処理を行うものである。同図のカラム信号処理部９４は、信号線９２を介して伝達される画素アレイ部９０の１行に配置された複数の画素ブロック１００からの画素信号の処理を同時に行う。この処理として、例えば、画素ブロック１００により生成されたアナログの画素信号をデジタルの画素信号に変換するアナログデジタル変換や画素信号のオフセット誤差を除去する相関二重サンプリング（ＣＤＳ：Correlated　Double　Sampling）を行うことができる。処理後の画素信号は、撮像素子１の外部の回路等に対して出力される。
　制御部９５は、垂直駆動部９３及びカラム信号処理部９４を制御するものである。同図の制御部９５は、信号線９６及び９７を介して制御信号をそれぞれ出力して垂直駆動部９３及びカラム信号処理部９４を制御する。なお、同図の画素アレイ部９０は、撮像素子の一例である。カラム信号処理部９４は、処理回路の一例である。また、同図の撮像素子１は、電子機器の一例である。
　［画素の構成］
　図２は、本開示の第１の実施形態に係る画素ブロックの構成例を示す回路図である。同図は、画素ブロック１００の構成例を表す回路図である。同図の画素ブロック１００は、画素１１０ａ－１１０ｄと、画素回路１２０とを備える。
　画素１１０ａは、光電変換部１０１ａ、電荷転送部１０２ａ及び電荷保持部１０３ａを備える。画素１１０ｂは、光電変換部１０１ｂ、電荷転送部１０２ｂ及び電荷保持部１０３ｂを備える。画素１１０ｃは、光電変換部１０１ｃ、電荷転送部１０２ｃ及び電荷保持部１０３ｃを備える。画素１１０ｄは、光電変換部１０１ｄ、電荷転送部１０２ｄ及び電荷保持部１０３ｄを備える。光電変換部１０１ａ－１０１ｄには、フォトダイオードを使用することができる。電荷転送部１０２ａ－１０２ｄには、ｎチャネルＭＯＳトランジスタを使用することができる。
　画素回路１２０は、リセットトランジスタ１２３、結合トランジスタ１２４、増幅トランジスタ１２１及び選択トランジスタ１２２を備える。リセットトランジスタ１２３、結合トランジスタ１２４、増幅トランジスタ１２１及び選択トランジスタ１２２には、ｎチャネルＭＯＳトランジスタを使用することができる。
　前述のように、画素ブロック１００には、信号線９１及び信号線９２が配線される。同図の信号線９１には、信号線ＴＧ１－ＴＧ４、信号線ＦＤＧ、信号線ＲＳＴ、信号線ＳＥＬが含まれる。この他、画素ブロック１００には、電源線Ｖｄｄが配線される。この電源線Ｖｄｄは、画素ブロック１００に電源を供給する配線である。
　光電変換部１０１ａのアノードは接地され、カソードは電荷転送部１０２ａのソースに接続される。光電変換部１０１ｂのアノードは接地され、カソードは電荷転送部１０２ｂのソースに接続される。光電変換部１０１ｃのアノードは接地され、カソードは電荷転送部１０２ｃのソースに接続される。光電変換部１０１ｄのアノードは接地され、カソードは電荷転送部１０２ｄのソースに接続される。
　電荷転送部１０２ａ－１０２ｄのドレインは、結合トランジスタ１２４のソース、増幅トランジスタ１２１のゲート及び電荷保持部１０３ａ－１０３ｄの一端に接続される。電荷保持部１０３ａ－１０３ｄの他の一端は、接地される。結合トランジスタ１２４のドレインは、リセットトランジスタ１２３のソースに接続される。リセットトランジスタ１２３のドレイン及び増幅トランジスタ１２１のドレインは、電源線Ｖｄｄに接続される。増幅トランジスタ１２１のソースは選択トランジスタ１２２のドレインに接続され、選択トランジスタ１２２のソースは信号線９２に接続される。
　電荷転送部１０２ａ－１０２ｄのゲートは信号線ＴＧ１－ＴＧ４にそれぞれ接続される。結合トランジスタ１２４のゲートは信号線ＦＤＧに接続され、リセットトランジスタ１２３のゲートは信号線ＲＳＴに接続され、選択トランジスタ１２２のゲートは信号線ＳＥＬに接続される。
　光電変換部１０１ａ－１０１ｄは、入射光の光電変換を行うものである。この光電変換部１０１ａ－１０１ｄは、後述する半導体基板１３０に形成されるフォトダイオードにより構成することができる。光電変換部１０１ａ－１０１ｄは、露光期間において入射光の光電変換を行うとともに光電変換により生成される電荷を保持する。
　電荷保持部１０３ａ－１０３ｄは、光電変換部１０１ａ－１０１ｄにより生成される電荷を保持するものである。電荷保持部１０３ａ－１０３ｄは、半導体基板１３０に形成される半導体領域である浮遊拡散領域（フローティングディフュージョン：Floating　Diffusion）により構成することができる。
　電荷転送部１０２ａ－１０２ｄは、電荷を転送するものである。この電荷転送部１０２ａ－１０２ｄは、光電変換部１０１ａ－１０１ｄにより生成された電荷を電荷保持部１０３ａ－１０３ｄにそれぞれ転送する。この電荷転送部１０２ａ等は、光電変換部１０１ａ等と電荷保持部１０３等との間をそれぞれ導通させることにより、電荷を転送する。電荷転送部１０２ａ－１０２ｄの制御信号は、信号線ＴＧ１－ＴＧ４によりそれぞれ伝達される。
　画素回路１２０は、電荷保持部１０３ａ－１０３ｄに保持される電荷に基づいて画素信号を生成するものである。前述のように、画素回路１２０は、結合トランジスタ１２４、リセットトランジスタ１２３、増幅トランジスタ１２１及び選択トランジスタ１２２を備える。
　結合トランジスタ１２４は、自身のドレインに接続された静電容量を電荷保持部１０３ａ－１０３ｄに結合するものである。この静電容量の結合により、電荷保持部１０３ａ等の保持容量を増加させることができ、画素１１０ａ等の感度を切り替えることができる。結合トランジスタ１２４の制御信号は、信号線ＦＤＧにより伝達される。
　リセットトランジスタ１２３は、電荷保持部１０３ａ－１０３ｄをリセットするものである。このリセットは、電荷保持部１０３ａ－１０３ｄと電源線Ｖｄｄとの間を導通して電荷保持部１０３ａ－１０３ｄの電荷を排出することにより行うことができる。なお、このリセットの際、上述の結合トランジスタ１２４を導通させる。リセットトランジスタ１２３の制御信号は、信号線ＲＳＴにより伝達される。
　増幅トランジスタ１２１は、電荷保持部１０３ａ－１０３ｄの電圧を増幅するものである。増幅トランジスタ１２１のゲートは、電荷保持部１０３ａ－１０３ｄに接続されている。このため、増幅トランジスタ１２１のソースには、電荷保持部１０３ａ－１０３ｄに保持された電荷に応じた電圧の画素信号が生成される。また、選択トランジスタ１２２を導通させることにより、この画素信号を信号線９２に出力させることができる。選択トランジスタ１２２の制御信号は、信号線ＳＥＬにより伝達される。
　光電変換部１０１ａ－１０１ｄは、露光期間に入射光の光電変換を行って電荷を生成し、自身に蓄積する。露光期間の経過後に、電荷転送部１０２ａ－１０２ｄにより光電変換部１０１ａ－１０１ｄの電荷が電荷保持部１０３ａ－１０３ｄに転送されて保持される。この保持された電荷に基づいて画素回路１２０により画素信号が生成される。なお、増幅トランジスタ１２１及び選択トランジスタ１２２による回路は、信号生成部１２９を構成する。
　［画素の構成］
　図３及び４は、本開示の第１の実施形態に係る画素ブロックの構成例を示す図である。図３は、画素ブロック１００のうちの画素１１０ａ－１１０ｄの構成例を表す平面図である。画素１１０ａ－１１０ｄは、半導体基板１３０に形成される。図３は、半導体基板１３０の表側の画素１１０ａ等の構成を表した図である。画素１１０ａ－１１０ｄは、平面視において正方形の形状に構成される。画素１１０ａ－１１０ｄの境界には分離部１４４が配置される。
　なお、同図の白抜きの丸は、貫通配線２６０を表す。この貫通配線２６０は、半導体基板１３０に積層される半導体基板（後述する半導体基板２３０）を貫通して配置される配線である。同図の中央に配置される貫通配線２６０は、不図示の電荷保持部１０３ａ－１０３ｄに共通に接続される。また、同図の左端に配置される貫通配線２６０は、半導体基板１３０のウェル領域に接続される。後述するように、光電変換部１０１は、半導体基板１３０の裏側の表面の近傍に形成される。
　画素１１０ａ－１１０ｄの隅部には、電荷転送部１０２ａ－１０２ｄがそれぞれ配置される。図３には、電荷転送部１０２ａ等を構成するＭＯＳトランジスタのゲート電極１４８を記載した。画素１１０ｃには結合トランジスタ１２４が配置される。図３の結合トランジスタ１２４は、ドレインを構成する半導体領域１３３、ソースを構成する半導体領域１３２及びゲート電極１７２を備える。また、画素１１０ｄにはリセットトランジスタ１２３が配置される。結合トランジスタ１２４と同様に、リセットトランジスタ１２３もドレイン及びソースを構成する半導体領域及びゲート電極を備える。
　図４は、本開示の第１の実施形態に係る画素の構成例を示す図である。同図は、半導体基板２３０に配置される増幅トランジスタ１２１及び選択トランジスタ１２２の配置例を表した図である。同図の選択トランジスタ１２２は、ドレインを構成する半導体領域２３１、ソースを構成する半導体領域２３２及びゲート電極２４８を備える。選択トランジスタ１２２と同様に、増幅トランジスタ１２１もドレイン及びソースを構成する半導体領域及びゲート電極を備える。
　同図に表した様に、増幅トランジスタ１２１及び選択トランジスタ１２２は、図３のリセットトランジスタ１２３より大きなサイズに構成することができる。
　［画素の断面の構成］
　図５は、本開示の第１の実施形態に係る画素ブロックの構成例を示す図である。同図は、画素アレイ部９０のうちの画素ブロック１００の構成例を表す断面図である。同図の画素ブロック１００は、半導体基板１３０と、配線領域１５０と、半導体基板２３０と、配線領域２５０と、カラーフィルタ１９１と、オンチップレンズ１９２とを備える。なお、同図には、画素１１０ｂ及び１１０ｃを記載した。この画素１１０ｃの部分を例に挙げて画素ブロック１００の構成を説明する。なお、同図は、図３のＡ－Ｂ線に沿う断面の形状を模式的に表した図である。
　半導体基板１３０は、光電変換部１０１ｂ等が配置される半導体の基板である。半導体基板１３０は、例えば、シリコン（Ｓｉ）により構成することができる。光電変換部１０１ｂは、半導体基板１３０に形成されたウェル領域に配置される。便宜上、同図の半導体基板１３０は、ｐ型のウェル領域を構成するものと想定する。このｐ型のウェル領域にｎ型及びｐ型の半導体領域を配置することにより、素子（の拡散層）を形成することができる。同図の半導体基板１３０に記載された矩形が半導体領域を表す。
　画素１１０ａ－１１０ｄの境界の半導体基板１３０には、分離部１４２及び分離部１４４が配置される。これらは、画素１１０同士を電気的及び光学的に分離するものである。分離部１４４は、半導体基板１３０の表側に配置される分離部である。この分離部１４４は、例えば、酸化シリコン（ＳｉＯ２）により構成することができる。
　分離部１４２は、半導体基板１３０の裏側に配置される分離部である。この分離部１４２は、例えば、多結晶シリコンにより構成することができる。分離部１４２の周囲には、半導体領域１３９が配置される。この半導体領域１３９は、比較的高い不純物濃度のｐ型の半導体領域である。この半導体領域１３９を配置することにより、半導体基板１３０の表面準位をピニングすることができる。なお、半導体領域１３９及び分離部１４２の間に固定電荷膜を配置することもできる。この固定電荷膜は、負の固定電荷を有する誘電体により構成される膜である。この負の固定電荷により半導体基板１３０の界面近傍にホール蓄積領域を形成することができ、半導体基板１３０の界面準位の影響を軽減することができる。この固定電荷膜は、例えば、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸化タンタル（Ｔａ２Ｏ５）により構成することができる。
　分離部１４２及び１４４の間には、半導体基板１３０に埋め込まれた埋込み電極１４３が配置される。この埋込み電極１４３は、半導体基板１３０の光電変換部１０１の近傍のウェル領域に接続される電極であり、ウェル領域に基準電位を供給する電極である。埋込み電極１４３には、不図示の貫通配線２６０により基準電位が伝達される。
　光電変換部１０１は、ｎ型の半導体領域１３１により構成される。具体的には、ｎ型の半導体領域１３１及び周囲のｐ型のウェル領域の界面に形成されるｐｎ接合により構成されるフォトダイオードが光電変換部１０１に該当する。
　電荷保持部１０３は、比較的高い不純物濃度に構成されたｎ型の半導体領域１３４により構成される。このｎ型の半導体領域１３４は浮遊拡散領域（フローティングディフュージョン：Floating　Diffusion）と称される。同図の電荷保持部１０３は、半導体基板１３０に形成されたウェル領域に埋め込まれた形状に構成される。他の画素（画素１１０ａ、１１０ｂ及び１１０ｄ）の電荷保持部１０３ａ、１０３ｂ及び１０３ｄにおいても同様に半導体基板１３０のウェル領域に埋め込まれた形状に構成される。
　これら電荷保持部１０３ａ－１０３ｄは、電荷保持部共通電極１４５により共通に接続される。この電荷保持部共通電極１４５は、画素１１０の境界に配置される分離部１４４に埋め込まれる形状の電極である。電荷保持部共通電極１４５は、例えば、不純物を含有する多結晶シリコンにより構成することができる。
　画素１１０ｃには、結合トランジスタ１２４が配置される。同図の結合トランジスタ１２４は、前述した半導体領域１３２及び１３３とゲート電極１４９を備える。結合トランジスタ１２４のソースを構成する半導体領域１３３及び電荷保持部１０３ｃの間は、電荷保持部接続部１３５により接続される。この電荷保持部接続部１３５は、電荷保持部１０３ｃと同様に、比較的高い不純物濃度の半導体領域により構成することができる。
　光電変換部１０１を構成する半導体領域１３１及び電荷保持部１０３の間には、素子分離領域１３６が配置される。この素子分離領域１３６は、例えば、比較的高い不純物濃度のｐ型の半導体領域により構成することができる。
　また、電荷転送部１０２は、画素１１０の隅部の分離部１４２に近接して配置される。この電荷転送部１０２は、半導体基板１３０の厚さ方向に電荷を転送するＭＯＳトランジスタにより構成される。前述のように、電荷転送部１０２は、ゲート電極１４８を備える。このゲート電極１４８は、一部が分離部１４２に埋め込まれるとともに電荷保持部１０３の近傍に達する深さの柱状部を備える。このゲート電極１４８にオン電圧を印加するとゲート電極１４８に隣接するウェル領域にチャネルが形成され、光電変換部１０１及び電荷保持部１０３の間が導通する。これにより、光電変換部１０１に蓄積された電荷が電荷保持部１０３に転送される。同図の太線の矢印は、この様子を表したものである。このように、電荷転送部１０２は、半導体基板１３０に埋め込まれた形状に構成される。なお、ゲート電極１４８は、不純物を含有する多結晶シリコンにより構成することができる。
　半導体基板１３０の表側の表面及び裏側の表面にはそれぞれ絶縁膜１４１及び１９０が配置される。この絶縁膜１４１及び１９０は、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）により構成することができる。なお、ゲート電極１４９等と半導体基板１３０との間にも絶縁膜が配置される。この絶縁膜は、ゲート絶縁膜に該当する。
　配線領域１５０は、半導体基板１３０の表側の表面に配置されて素子の信号等を伝達する配線が配置される領域である。同図の配線領域１５０は、絶縁層１５１を備える。絶縁層１５１は、半導体基板１３０の表面に配置されたゲート電極１４９や配線等を絶縁するものである。この絶縁層１５１は、例えば、ＳｉＯ２により構成することができる。
　半導体基板２３０は、画素回路１２０のうちの信号生成部１２９が配置される半導体の基板である。この半導体基板２３０は、半導体基板１３０に積層される。半導体基板１３０の配線領域１５０の表面に半導体基板２３０の裏側の表面が接着されて、半導体基板１３０及び２３０が積層される。半導体基板２３０は、半導体基板１３０と同様に、Ｓｉにより構成することができる。
　前述のように、半導体基板２３０には、信号生成部１２９を構成する増幅トランジスタ１２１及び選択トランジスタ１２２が配置される。同図の半導体基板２３０には、選択トランジスタ１２２の半導体領域２３１及び２３２が配置される。また、選択トランジスタ１２２は、ゲート電極２４８を備える。また、増幅トランジスタ１２１は、同図に表したように、フィン型のＭＯＳトランジスタにより構成される例を表したものである。なお、同図の増幅トランジスタ１２１は、１つのフィンを備える例を表したものである。増幅トランジスタ１２１には、複数のフィンを備えるＭＯＳトランジスタを使用することもできる。また、半導体基板２３０の表側の表面には絶縁膜２４１が配置される。
　配線領域２５０は、半導体基板２３０の表側の表面に配置される配線領域である。この配線領域２５０は、配線２５２、コンタクトプラグ２５３及び絶縁層２５１を備える。
　絶縁層２５１は、絶縁層１５１と同様に、配線等を絶縁するものである。この絶縁層２５１は、例えば、ＳｉＯ２により構成することができる。
　配線２５２は、画素ブロック１００の素子に信号等を伝達するものである。この配線２５２は、例えば、銅（Ｃｕ）やＷ等の金属により構成することができる。コンタクトプラグ２５３は、配線と半導体基板の部材とを電気的に接続するものである。このコンタクトプラグ２５３は、例えば、柱状のＷ等により構成することができる。
　なお、同図の配線２５２は、貫通配線２６０が接続される例を表したものである。前述のように、貫通配線２６０は、半導体基板１３０のゲート電極１４９等と半導体基板２３０の配線とを接続する配線である。貫通配線２６０は、半導体基板２３０を貫通する形状に構成される。具体的には、貫通配線２６０は、半導体基板２３０を貫通する開口部に配置され、絶縁層２５１により半導体基板２３０と絶縁される。なお、貫通配線２６０は、電荷保持部共通電極１４５にも接続される。
　カラーフィルタ１９１は、入射光のうちの所定の波長の光を透過する光学的なフィルターである。カラーフィルタ１９１には、例えば、赤色光、緑色光及び青色光を透過するカラーフィルタを使用することができる。
　オンチップレンズ１９２は、入射光を集光するレンズである。このオンチップレンズ１９２は、例えば、半球形状に構成され、入射光を光電変換部１０１等に集光する。
　図６は、本開示の第１の実施形態に係る画素ブロックの構成例を示す図である。同図は、図５と同様に、画素アレイ部９０のうちの画素ブロック１００の構成例を表す断面図である。同図は、画素１１０ｃ及び１１０ｄの部分の構成例を表す図であり、リセットトランジスタ１２３及び結合トランジスタ１２４の構成例を表す図である。同図には、リセットトランジスタ１２３のソースを構成する半導体領域１３８及び結合トランジスタ１２４のドレインを構成する半導体領域１３７を記載した。半導体領域１３８及び１３７の間には、電極１４６が配置される。この電極１４６は、画素１１０の境界に配置されてリセットトランジスタ１２３及び結合トランジスタ１２４を接続するものである。この電極１４６を使用することにより、半導体基板１３０内においてリセットトランジスタ１２３及び結合トランジスタ１２４を接続することができ、接続のための配線やコンタクトプラグを削減することができる。
　［撮像素子の製造方法］
　図７Ａ－７Ｍは、本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。同図は、撮像素子１のうちの画素１１０の製造工程の一例を表す図である。同図を用いて画素１１０の製造方法を説明する。
　まず、半導体基板１３０にウェル領域を形成する。次に、半導体基板１３０にレジスト５００を配置する。このレジスト５００には、分離部１４２及び１４４を形成する領域に開口部５０１が形成される。次に、レジスト５００をマスクとして半導体基板１３０のエッチングを行い、開口部４０１を形成する。このエッチングには、ドライエッチングを適用することができる。次に、開口部４０１の下層部の半導体基板１３０に不純物を注入して半導体領域１３９を形成する。次に、分離部１４２を構成する部材、例えば、多結晶シリコン膜を半導体基板１３０の表面及び開口部４０１に配置する。これは、例えば、ＣＶＤ（Chemical　Vapor　Deposition）により行うことができる。次に、多結晶シリコン膜のエッチバックを行って分離部１４２を形成する（図７Ａ）。
　次に、開口部４０１に埋込み電極１４３を形成する（図７Ｂ）。例えば、埋込み電極１４３の構成部材、例えば、不純物を含有する多結晶シリコン膜を半導体基板１３０の表面及び開口部４０１に配置し、エッチバックを行うことにより埋込み電極１４３を形成することができる。
　次に、開口部４０１に分離部１４４を形成する（図７Ｃ）。これは、例えば、分離部１４４の構成部材、例えば、ＳｉＯ２膜を半導体基板１３０の表面及び開口部４０１に配置し、半導体基板１３０の表面を研削することにより行うことができる。この研削には、例えば、化学的機械的研磨（ＣＭＰ：Chemical　Mechanical　Polishing）を適用することができる。
　次に、半導体基板１３０の表面にレジスト５０２を配置する（図７Ｄ）。このレジスト５０２には、電荷保持部共通電極１４５を配置する開口部４０１の部分に開口部５０３が形成される。
　次に、レジスト５０２をマスクとしてエッチバックを行い、分離部１４４’を形成する（図７Ｅ）。この分離部１４４’は、埋込み電極１４３及び電荷保持部共通電極１４５を絶縁するものである。
　次に、開口部４０１に電荷保持部共通電極１４５を形成する。例えば、電荷保持部共通電極１４５の構成部材、例えば、不純物を含有する多結晶シリコン膜を半導体基板１３０の表面及び開口部４０１に配置し、エッチバックを行うことにより形成することができる。次に、レジスト５０２を除去する（図７Ｆ）。
　次に、開口部４０１に分離部１４４’を形成する。これは、図７Ｃと同様の工程により行うことができる。次に、レジスト５００を除去する（図７Ｇ）。
　次に、半導体基板１３０の表面にレジスト５０４を配置する（図７Ｈ）。このレジスト５０４は、電荷転送部１０２のゲート電極１４８の柱状部を形成する領域に開口部５０５が形成される。
　次に、レジスト５０４をマスクとして使用してエッチングを行い、開口部４０２を形成する（図７Ｉ）。
　次に、ゲート電極１４８を形成する（図７Ｊ）。これは、例えば、半導体基板１３０の表面及び開口部４０２にゲート電極１４８の構成部材の膜を配置し、ゲート電極１４８以外の領域をエッチングすることにより行うことができる。
　次に、半導体基板１３０に、半導体領域１３１、素子分離領域１３６及び半導体領域１３４を順に形成する。これは、イオン注入により行うことができる。次に、電荷保持部接続部１３５及び半導体領域１３３を形成する（図７Ｋ）。
　次に、半導体基板１３０にゲート電極１４９及び半導体領域１３２を形成する（図７Ｌ）。次に、半導体基板１３０に配線領域１５０を形成する。次に、半導体基板１３０に半導体基板２３０を積層する。次に、貫通配線２６０を形成する。以上の工程により、撮像素子１を製造することができる。
　なお、本開示の第１の実施形態の撮像素子１は、この例に限定されない。例えば、半導体基板２３０を省略する構成を採ることもできる。この場合は、画素ブロック１００の全ての素子を半導体基板１３０に形成することとなる。
　このように、本開示の第１の実施形態の画素１１０（画素１１０ａ－１１０ｄ）は、半導体基板１３０に埋め込まれた形状の電荷保持部１０３（電荷保持部１０３ａ－１０３ｄ）を使用する。半導体基板１３０の表面に電荷保持部１０３が配置されないため、画素１１０のサイズ（面積）を容易に縮小することができる。
　（２．第１の実施形態の変形例）
　上述の第１の実施形態の撮像素子１の変形例について説明する。
　［第１の変形例］
　図８は、本開示の第１の実施形態の第１の変形例に係る画素ブロックの構成例を示す図である。同図は、図５と同様に、画素ブロック１００の構成例を表す断面図である。同図の画素ブロック１００は、増幅トランジスタ１２１が平面ゲートを有するＭＯＳトランジスタにより構成される点で、図５の画素ブロック１００と異なる。
　［第２の変形例］
　図９は、本開示の第１の実施形態の第２の変形例に係る画素ブロックの構成例を示す図である。同図は、図３と同様に、画素ブロック１００の構成例を表す平面図である。同図の画素ブロック１００は、結合トランジスタ１２４が省略される点で、図３の画素ブロック１００と異なる。この場合、図２の回路図において、リセットトランジスタ１２３のソースを電荷保持部１０３に接続する。なお、同図のリセットトランジスタ１２３は、電源線Ｖｄｄに接続される貫通配線２６０を隣接する画素ブロック１００のリセットトランジスタ１２３と共有する例を表したものである。
　図１０は、本開示の第１の実施形態の第２の変形例に係る画素ブロックの構成例を示す図である。同図は、図５と同様に、画素ブロック１００の構成例を表す断面図である。また、同図は隣接する画素ブロック１００のリセットトランジスタ１２３の構成例を表す図である。同図の画素１１０ａ及び画素１１０ｄは、それぞれ隣接する画素ブロック１００に配置される画素である。
　画素１１０ａ及び画素１１０ｄには、リセットトランジスタ１２３ａ及びリセットトランジスタ１２３ｄが配置される。リセットトランジスタ１２３ａのドレインを構成する半導体領域１３８ａ及びリセットトランジスタ１２３ｄのドレインを構成する半導体領域１３８ｄは、電極１４６に共通に接続される。この電極１４６に貫通配線２６０が接続される。この貫通配線２６０には、半導体基板２３０の配線を介して電源（Ｖｄｄ）が供給される。この電極１４６を使用することにより、近接するリセットトランジスタ１２３において電源の供給路を共有することができ、貫通配線２６０を削減することができる。
　［第３の変形例］
　図１１Ａ及び１１Ｂは、本開示の第１の実施形態の第３の変形例に係る画素ブロックの構成例を示す図である。同図は、画素ブロック１００の画素１１０の構成例を表す断面図である。便宜上、同図において配線領域１５０等の記載を省略している。
　図１１Ａは、分離部１４２に隣接する半導体領域１３９を省略する例を表したものである。この場合、分離部１４２及び半導体基板１３０の間には、固定電荷膜を配置することができる。図１１Ｂは、固相拡散法により形成される半導体領域１３９を配置する例を表したものである。
　［第４の変形例］
　図１２Ａ及び１２Ｂは、本開示の第１の実施形態の第４の変形例に係る画素ブロックの構成例を示す図である。同図は、画素回路１２０の素子の近傍のウェル領域に基準電位を供給する電極を説明する図である。
　図１２Ａは、画素１１０の境界の半導体基板１３０の表側の表面近傍に配置された電極１４７を介してウェル領域に基準電位を供給する例を表したものである。電極１４７は、半導体基板１３０のウェル領域に接する形状に構成され、ウェル領域と接続される。電極１４７には、貫通配線２６０が接続される。電極１４７は、例えば、不純物を含有する多結晶シリコンにより構成することができる。
　図１２Ｂは、分離部１４４の一部を削除し、埋込み電極１４３から画素回路１２０の素子の基準電位を供給する例を表したものである。
　［第５の変形例］
　図１３Ａ及び１３Ｂは、本開示の第１の実施形態の第５の変形例に係る画素ブロックの構成例を示す図である。図１３Ａは、電荷保持部１０３の変形例を表す図である。同図は、サイズが縮小された電荷保持部１０３の例を表したものである。同図の電荷保持部１０３に隣接する白抜きの領域は、不純物を含まない半導体領域１８６を表す。
　図１３Ｂは、半導体基板１３０の厚さ方向に電荷を転送する縦型トランジスタにより構成される結合トランジスタ１２４の例を表したものである。
　［第６の変形例］
　図１４は、本開示の第１の実施形態の第６の変形例に係る画素ブロックの構成例を示す図である。同図は、画素１１０ａ－１１０ｈの８個の画素１１０を備える画素ブロック１００の例を表する平面図である。画素１１０ａ及び画素１１０ｂは、正方形を２つに分割した長方形の形状に構成される。また、画素１１０ａ及び画素１１０ｂは、中央部に切欠き部を有する分離部１４４により分離される。この画素１１０ａ及び画素１１０ｂは、像面位相差を検出するための、位相差画素として使用することができる。また、通常の画像信号を生成する場合には、画素１１０ａ及び画素１１０ｂの光電変換により生成される電荷を同時に電荷保持部１０３に転送して画素信号を生成する。
　画素１１０ｃ及び画素１１０ｄ、画素１１０ｅ及び画素１１０ｆ並びに画素１１０ｇ及び画素１１０ｈも画素１１０ａ及び画素１１０ｂと同様の構成を採ることができる。同図の画素ブロック１００の画素回路１２０は、これら８個の画素１１０が共通に接続される。なお、同図の画素回路１２０は、結合トランジスタ１２４を省略している。同図の画素ブロック１００においても、半導体基板１３０に埋め込まれた電荷保持部１０３を使用することができる。
　これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
　（３．第２の実施形態）
　上述の第１の実施形態の撮像素子１は、画素１１０の電荷保持部１０３の半導体領域１３４をイオン注入により形成していた。これに対し、本開示の第２の実施形態の撮像素子１は、電荷保持部１０３の半導体領域１３４を熱拡散により形成する点で、上述の第１の実施形態と異なる。
　［画素の断面の構成］
　図１５は、本開示の第２の実施形態に係る画素の構成例を示す図である。同図は、画素１１０構成例を表す断面図である。同図には、隣接する画素１１０ａ及び画素１１０ｂを記載した。画素１１０ａを例に挙げて画素１１０の構成を説明する。同図の画素１１０には、光電変換部１０１、電荷転送部１０２及び電荷保持部１０３を記載した。
　同図の画素１１０は、半導体基板１３０に形成される。半導体基板１３０の表側には配線領域１５０が配置される。この配線領域１５０は、絶縁層１５１、配線１５２及びコンタクトプラグ１５３を備える。
　画素１１０の境界の半導体基板１３０には、分離部１４２及び分離部１４４が配置される。図５の画素１１０と同様に、分離部１４４が半導体基板１３０の表側に配置され、分離部１４２が半導体基板１３０の裏側に配置される。なお、分離部１４２及び分離部１４４は、画素１１０の境界に形成された溝状の開口部１８９に形成される。
　開口部１８９には、埋込み電極１７１が配置される。この埋込み電極１７１は、電荷保持部１０３に接する形状に構成され、電荷保持部１０３と接続する電極である。埋込み電極１７１は、開口部１８９の側面に隣接する形状に構成されるとともに半導体基板１３０に配線領域１５０が接する面から離隔して配置される。同図の埋込み電極１７１は、分離部１４２及び分離部１４４の間に配置される例を表したものである。なお、同図の埋込み電極１７１は、隣接する画素１１０の電荷保持部１０３に共通に接続される例を表したものである。埋込み電極１７１は、不純物を含有する多結晶シリコンにより構成することができる。
　光電変換部１０１は、図５の光電変換部１０１と同様に、半導体領域１３１を備えて半導体基板１３０の裏側の表面の近傍に配置される。
　電荷保持部１０３は、半導体領域１３４により構成される。この電荷保持部１０３は、図５の電荷保持部１０３と同様に、半導体基板１３０に埋め込まれる形状に構成される。具体的には、同図の電荷保持部１０３は、開口部１８９の側面に隣接する形状に構成されるとともに半導体基板１３０に配線領域１５０が接する面から離隔して配置される。上述のように、電荷保持部１０３は、埋込み電極１７１と接する。電荷保持部１０３を構成する半導体領域１３４は、半導体基板１３０に埋込み電極１７１から不純物が熱拡散して形成される半導体領域である。すなわち、電荷保持部１０３は、埋込み電極１７１と同じ不純物が添加される。
　電荷保持部１０３の半導体領域１３４に接続される埋込み電極１７１は、隣接する画素１１０の電荷保持部１０３に共通に接続される。同図においては、画素１１０ａ及び画素１１０ｂの電荷保持部１０３が埋込み電極１７１に共通に接続される。この埋込み電極１７１に接続されるコンタクトプラグ１５３は、電荷保持部１０３の電位（同図において「ＦＤ」と記載）を伝達する経路を構成する。なお、同図の埋込み電極１７１は、第２の埋込み電極の一例である。
　同図の電荷転送部１０２は、半導体基板１３０の厚さ方向に電荷を転送する縦型トランジスタにより構成される。電荷転送部１０２のゲート電極１４８は、光電変換部１０１の近傍に達する深さに構成されるとともに電荷保持部１０３に近接する形状の柱状部を備える。このゲート電極１４８にオン電圧を印加するとゲート電極１４８に隣接するウェル領域にチャネルが形成され、光電変換部１０１及び電荷保持部１０３の間が導通する。これにより、光電変換部１０１に蓄積された電荷が電荷保持部１０３に転送される。
　半導体領域１８１は、画素１１０のウェル領域に基準電位を伝達する比較的高い不純物濃度の半導体領域である。この半導体領域１８１に接続される埋込み電極１７１には、コンタクトプラグ１５３を介して基準電位（同図において「ＧＮＤ」と記載）が伝達される。この埋込み電極１７１は、隣接する画素１１０の半導体領域１８１に共通に接続される。同図においては、画素１１０ａ及び画素１１０ａの左の画素１１０の半導体領域１８１が埋込み電極１７１に共通に接続される。なお、半導体領域１８１は、半導体領域１３４と同様に、埋込み電極１７１から不純物が熱拡散して形成される半導体領域である。すなわち、半導体領域１３４及び１８１には、埋込み電極１７１と同じ不純物が添加される。
　同図に表したように、電荷保持部１０３を構成する半導体領域１３４が半導体基板１３０に埋め込まれるため、電荷保持部１０３が半導体基板１３０の表面から離隔して配置される。これにより、電荷保持部１０３を半導体基板１３０の表面に配置される部材、例えば、ゲート電極１４８と離隔して配置することができる。電荷保持部１０３及びゲート電極１４８の間の電界の集中を緩和することができ、電荷の混入による画質の低下を防ぐことができる。また、電界の集中の緩和により、信頼性を向上させることもできる。同様に、ウェル領域に基準電位を供給する半導体領域１８１をゲート電極１４８と離隔して配置することができる。これにより、画素１１０のサイズ（面積）を容易に縮小することができる。
　なお、埋込み電極１７１は、画素回路１２０の素子の半導体領域に接続されてもよい。
　［撮像素子の製造方法］
　図１６Ａ－１６Ｍは、本開示の第２の実施形態に係る撮像素子の製造方法の一例を示す図である。同図は、撮像素子１のうちの画素１１０の製造工程の一例を表す図である。同図を用いて画素１１０の製造方法を説明する。
　まず、半導体基板１３０にウェル領域を形成し、半導体領域１３１を形成する。次に、半導体基板１３０にレジスト５１０を配置する。このレジスト５１０には、開口部１８９を形成する領域に開口部５１１が形成される（図１６Ａ）。
　次に、レジスト５１０をマスクとして使用して半導体基板１３０のエッチングを行い開口部１８９を形成する（図１６Ｂ）。
　次に、開口部１８９に分離部１４２を形成する（図１６Ｃ）。例えば、分離部１４２の構成部材、例えば、ＳｉＯ２膜を半導体基板１３０の表面及び開口部１８９に配置し、エッチバックを行うことにより分離部１４２形成することができる。
　次に、半導体基板１３０の表面及び開口部１８９に埋込み電極１７１の構成部材、例えば、不純物を含有する多結晶シリコンの膜５１３を配置する（図１６Ｄ）。
　次に、膜５１３のエッチバックを行い、埋込み電極１７１を形成する（図１６Ｅ）。次に、レジスト５１０を除去する（図１６Ｆ）。
　次に、開口部１８９に分離部１４４を形成する（図１６Ｇ）。これは、例えば、分離部１４４の構成部材、例えば、ＳｉＯ２膜を半導体基板１３０の表面及び開口部１８９に配置し、半導体基板１３０の表面を研削することにより行うことができる。
　次に、半導体基板１３０の表面にレジスト５１４を配置する。このレジスト５１４には、ゲート電極１４８の柱状部を形成する領域に開口部５１５が形成される（図１６Ｈ）。次に、レジスト５１４をマスクとして使用して半導体基板１３０をエッチングして開口部１８８を形成する（図１６Ｉ）。
　次に、半導体基板１３０の表面及び開口部１８８にゲート電極１４８の構成部材の膜５１６を配置する（図１６Ｊ）。次に、半導体基板１３０の表面にレジスト５１７を配置する。このレジスト５１７には、ゲート電極１４８以外の領域に開口部５１８が形成される（図１６Ｋ）。
　次に、レジスト５１７をマスクとして使用して膜５１６のエッチングを行い、ゲート電極１４８を形成する（図１６Ｌ）。
　次に、熱拡散により半導体領域１３４を形成する。次に、半導体基板１３０に配線領域１５０を形成する（１６Ｍ）。以上の工程により、撮像素子１を製造することができる。
　これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
　このように、本開示の第２の実施形態の撮像素子１は、半導体基板１３０に埋め込まれた形状の電荷保持部１０３を使用する。半導体基板１３０の表面に電荷保持部１０３が配置されないため、画素１１０のサイズ（面積）を容易に縮小することができる。
　（４．第３の実施形態）
　上述の第２の実施形態の撮像素子１は、ゲート電極１４８を備える電荷転送部１０２を使用していた。これに対し、本開示の第３の実施形態の撮像素子１は、ゲート電極１４８にサイドウォールを配置する点で、上述の第３の実施形態と異なる。
　［画素の断面の構成］
　図１７は、本開示の第３の実施形態に係る画素の構成例を示す図である。同図は、図１５と同様に、画素１１０構成例を表す断面図である。同図のゲート電極１４８は、サイドウォールが配置される点で、図１５の画素１１０と異なる。
　上述のように、電荷転送部１０２のゲート電極１４８には、サイドウォール１８２が配置される。このサイドウォール１８２は、ゲート電極１４８の側面に付設する絶縁物により構成される。また、同図の分離部１４４には、開口部１８３が形成される。
　［撮像素子の製造方法］
　図１８Ａ－１８Ｅは、本開示の第３の実施形態に係る撮像素子の製造方法の一例を示す図である。同図は、撮像素子１のうちの画素１１０の製造工程の一例を表す図である。同図を用いて画素１１０の製造方法を説明する。
　まず、図１６Ａ－１６Ｌの工程を実行し、半導体基板１３０にゲート電極１４８を形成する（図１８Ａ）。この際、図１６Ｄの工程において、不純物を含有しない多結晶シリコンの膜５１３を使用する。同様に、図１６Ｊの工程において、不純物を含有しない多結晶シリコンの膜５１６を使用する。次に、分離部１４４をエッチングして開口部１８３を形成する（図１８Ｂ）。
　次に、ゲート電極１４８にサイドウォール１８２を配置する（図１８Ｂ）。例えば、半導体基板１３０の表面及び開口部１８３にサイドウォール１８２の構成部材の膜を配置し、エッチバックを行うことにより、サイドウォール１８２を配置することができる。
　次に、ゲート電極１４８及び埋込み電極１７１に不純物の注入を行う（図１８Ｄ）。これにより、ゲート電極１４８及び埋込み電極１７１を低抵抗化する。
　次に、熱拡散により半導体領域１３４を形成する。次に、半導体基板１３０に配線領域１５０を形成する（図１８Ｅ）。以上の工程により、撮像素子１を製造することができる。
　これ以外の撮像素子１の構成は本開示の第２の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
　このように、本開示の第３の実施形態の撮像素子１は、サイドウォール１８２を有するゲート電極１４８を使用する。ゲート電極１４８及び埋込み電極１７１の低抵抗化をイオン注入により行うことができる。
　（５．第４の実施形態）
　上述の第３の実施形態の撮像素子１は、サイドウォール１８２をゲート電極１４８に配置していた。これに対し、本開示の第４の実施形態の撮像素子１は、半導体基板１３０の開口部１８９の近傍に形成される段差部分に掛かる形状のサイドウォール１８２を使用する点で、上述の実施形態と異なる。
　［画素の断面の構成］
　図１９は、本開示の第４の実施形態に係る画素の構成例を示す図である。同図は、図１５と同様に、画素１１０構成例を表す断面図である。同図の開口部１８９には、段差１８５が形成される。この段差１８５の形成は、開口部１８９より広い幅の開口部を重ねて形成することにより行うことができる。また、段差１８５に隣接する領域のサイドウォール１８４は、段差１８５の底部に達する形状に構成される。また、電荷保持部１０３の半導体領域１３４は、段差１８５の底部に隣接する形状に構成される。
　半導体基板１３０の表面のゲート電極１４８及び半導体領域１３４が段差１８５により離隔されるため、電界の集中を更に緩和することができる。また、半導体領域１３４をサイドウォール１８４により絶縁することができる。
　［撮像素子の製造方法］
　図２０Ａ－２０Ｋは、本開示の第４の実施形態に係る撮像素子の製造方法の一例を示す図である。同図は、撮像素子１のうちの画素１１０の製造工程の一例を表す図である。同図を用いて画素１１０の製造方法を説明する。
　まず、半導体基板１３０にウェル領域を形成し、半導体領域１３１を形成する。次に、半導体基板１３０にレジスト５２０を配置する。このレジスト５２０には、開口部１８８及び１８９を形成する領域に開口部５２１が形成される（図２０Ａ）。
　次に、レジスト５２０をマスクとして使用して半導体基板１３０のエッチングを行い開口部１８８及び１８９を形成する（図２０Ｂ）。
　次に、半導体基板１３０の表面並びに開口部１８８及び１８９に絶縁膜１４１を配置する（図２０Ｃ）。次に、半導体基板１３０の表面及び開口部１８８にレジスト５２２を配置する（図２０Ｄ）。このレジスト５２２には、開口部１８９の領域に開口部５２３が形成される。
　次に、レジスト５０２をマスクとして使用してエッチングを行い、開口部１８９の絶縁膜１４１を除去する。次に、開口部１８９に分離部１４２を形成する（図２０Ｅ）。
　次に、レジスト５２２を除去する。次に、半導体基板１３０の表面並びに開口部１８８及び１８９にゲート電極１４８の構成部材の膜５２４を配置する（図２０Ｆ）。
　次に、半導体基板１３０の表面にレジスト５２５を配置する。このレジスト５２５には、段差１８５を形成する領域に開口部５２６が形成される（図２０Ｇ）。
　次に、レジスト５２５をマスクとして使用して半導体基板１３０をエッチングし段差１８５を形成する（図２０Ｈ）。次に、レジスト５２５を除去する。次に、ゲート電極１４８を形成する。次に、サイドウォール１８４を形成する（図２０Ｉ）。
　次に、ゲート電極１４８及び埋込み電極１７１に不純物の注入を行う（図２０Ｊ）。次に、熱拡散により半導体領域１３４を形成する。次に、半導体基板１３０に配線領域１５０を形成する（図２０Ｋ）。以上の工程により、撮像素子１を製造することができる。
　これ以外の撮像素子１の構成は本開示の第３の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
　このように、本開示の第４の実施形態の撮像素子１は、段差１８５を形成してゲート電極１４８及び電荷保持部１０３の半導体領域１３４を離隔することにより、電界の集中を更に緩和することができる。
　（６．第２の実施形態の変形例）
　第２の実施形態の変形例について説明する。
　［第１の変形例］
　図２１Ａは、本開示の第２の実施形態の第１の変形例に係る画素の構成例を示す図である。同図は、図１７と同様に、画素１１０の構成例を表す断面図である。同図は、平面ゲートを有するゲート電極１４８を使用する例を表した図である。
　［第２の変形例］
　図２１Ｂは、本開示の第２の実施形態の第２の変形例に係る画素の構成例を示す図である。同図は、図１５と同様に、画素１１０の構成例を表す断面図である。同図の電荷転送部１０２は、半導体基板１３０の表面の法線方向から見て開口部１８９に重複しない形状のゲート電極１４８を備える例を表した図である。ゲート電極１４８を開口部１８９の端部に近接させることにより、画素１１０のサイズ（面積）を更に縮小することができる。
　［第３の変形例］
　図２１Ｃは、本開示の第２の実施形態の第３の変形例に係る画素の構成例を示す図である。同図は、図１５と同様に、画素１１０の構成例を表す断面図である。同図は、半導体基板１３０の裏側の表面に達する形状の分離部１４２を配置する例を表した図である。
　［第４の変形例］
　図２１Ｄは、本開示の第２の実施形態の第４の変形例に係る画素の構成例を示す図である。同図は、図１５と同様に、画素１１０の構成例を表す断面図である。同図は、埋込み電極１７１が開口部１８９の片側の側面に隣接する例を表した図である。同図は、１つの電荷転送部１０２が電荷保持部１０３に接続される例を表したものである。
　［第５の変形例］
　図２１Ｅは、本開示の第２の実施形態の第５の変形例に係る画素の構成例を示す図である。同図は、画素１１０の構成例を表す平面図である。同図は、４つの電荷転送部１０２（電荷転送部１０２ａ－１０２ｄ）が電荷保持部１０３に接続される例を表した図である。
　上述の実施形態の画素１１０は、可視光や赤外光に対応する画素信号を生成することができる。また、上述の実施形態の画素１１０は、撮像素子以外のセンシング装置等にも適用することができる。
　これ以外の撮像素子１の構成は本開示の第２の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
　（７．第５の実施形態）
　本開示の第５の実施形態では、画素ブロック１００の画素回路１２０に接続される画素１１０の数を増加させることにより、画素回路１２０と複数の画素１１０及び画素回路１２０を接続する接続部とを削減する撮像素子１を提案する。
　上述の第１の実施形態の撮像素子１は、４個の画素１１０及び画素回路１２０を備える画素ブロック１００を使用していた。これに対し、本開示の第５の実施形態の撮像素子１は、８個の画素１１０を備える画素ブロック１００を使用する点で、上述の第１の実施形態と異なる。本開示の第５の実施形態の画素ブロック１００は、画素１１０ａ、画素１１０ｂ、画素１１０ｃ、画素１１０ｄ、画素１１０ｅ、画素１１０ｆ、画素１１０ｇ及び画素１１０ｈを備える。
　［画素の構成］
　図２２は、本開示の第５の実施形態に係る画素ブロックの構成例を示す図である。同図は、画素ブロック１００のうちの画素１１０ａ－１１０ｈの構成例を表す平面図である。それぞれの画素１１０には、電荷転送部１０２が配置される。例えば、画素１１０ａには、電荷転送部１０２ａが配置される。電荷転送部１０２は、ゲート電極１４８を備える。また、電荷転送部１０２は、後述するように縦型ゲートを有するＭＯＳトランジスタにより構成される。なお、電荷転送部１０２に平板ゲートを有するＭＯＳトランジスタを適用することもできる。
　画素ブロック１００には、半導体基板１３０に埋め込まれる形状の複数の埋込み電極が配置される。具体的には、半導体基板１３０には、前述の電荷保持部共通電極１４５と半導体基板１３０のウェル領域に基準電位を伝達する埋込み電極１７９とが配置される。同図の点線の矩形は、これらの埋込み電極を表す。同図の画素ブロック１００には、電荷保持部共通電極１４５ａ及び１４５ｂ並びに埋込み電極１７９ａ及び１７９ｂを記載した。同図の電荷保持部共通電極１４５及び埋込み電極１７９は、平面視において矩形形状に構成される例を表したものである。なお、電荷保持部共通電極１４５及び埋込み電極１７９は、平面視において十字の形状に構成することもできる。また、電荷保持部共通電極１４５及び埋込み電極１７９は、それぞれ異なる形状に構成することもできる。同図に表したように、電荷保持部共通電極１４５及び埋込み電極１７９は、一部が半導体基板１３０の半導体領域に接する形状に構成することができる。電荷保持部共通電極１４５及び埋込み電極１７９の構成の詳細については後述する。
　電荷保持部共通電極１４５ａは、画素１１０ａ－１１０ｄに近接して配置され、これらの画素１１０の電荷保持部１０３に共通に接続される。また、電荷保持部共通電極１４５ｂは、画素１１０ｅ－１１０ｈに近接して配置され、これらの画素１１０の電荷保持部１０３に共通に接続される。
　また、同図の画素ブロック１００は、複数の埋込み配線を備える。この埋込み配線は、画素１１０の境界の半導体基板１３０に埋め込まれて配置されて埋込み電極同士を接続するものである。具体的には、同図の画素ブロック１００は、電荷保持部共通電極１４５同士を接続する埋込み配線である電荷保持部配線１６０と埋込み電極１７９同士を接続する埋込み配線である埋込み配線１６５とを備える。同図の電荷保持部配線１６０及び埋込み配線１６５は、分離部１４４に配置される例を表したものである。電荷保持部配線１６０は、電荷保持部共通電極１４５ａ及び電荷保持部共通電極１４５ｂを接続する。また、埋込み配線１６５は、埋込み電極１７９ａ及び埋込み電極１７９ｂを接続する。また、電荷保持部配線１６０及び埋込み配線１６５には、貫通配線２６０がそれぞれ接続される。電荷保持部配線１６０は、この貫通配線２６０を介して不図示の画素回路１２０に接続される。
　［画素の断面の構成］
　図２３Ａ－２３Ｃは、本開示の第５の実施形態に係る画素ブロックの構成例を示す図である。同図は、画素アレイ部９０のうちの画素ブロック１００の構成例を表す断面図である。図２３Ａは、図２２のＥ－Ｆ線に沿う断面の形状を模式的に表した図である。図２３Ｂは、図２２のＧ－Ｈ線に沿う断面の形状を模式的に表した図である。図２３Ｃは、図２２のＩ－Ｊ線に沿う断面の形状を模式的に表した図である。
　図２３Ａにおいて、電荷保持部共通電極１４５ａ及び１４５ｂは、分離部１４４に埋め込まれて配置される。電荷保持部配線１６０は、電荷保持部共通電極１４５ａ及び１４５ｂの間に配置され、これらを接続する。なお、同図の電荷保持部配線１６０は、上面が半導体基板１３０の表面に接する形状に構成される例を表したものである。この構成を採ることにより、電荷保持部配線１６０の上面の任意の位置に貫通配線２６０を配置することができる。電荷保持部配線１６０は、例えば、不純物を含有する多結晶シリコンや金属により構成することができる。なお、本開示の第１の実施形態と同様に、本開示の第５の実施形態の撮像素子１は、積層された半導体基板１３０及び半導体基板２３０により構成される。画素回路１２０（不図示）は、半導体基板２３０に配置される。
　図２３Ｂにおいて、電荷保持部配線１６０は、分離部１４４に埋め込まれる形状に構成される。これにより、電荷保持部配線１６０は、半導体基板１３０のウェル領域等から絶縁される。同様に、埋込み配線１６５も、分離部１４４に埋め込まれる形状に構成される。なお、同図の電荷保持部１０３を構成する半導体領域１３４は、イオン注入により形成することができる。
　図２３Ｃにおいて、埋込み電極１７９ａ及び１７９ｂは、分離部１４４に埋め込まれて配置される。なお、埋込み電極１７９は、同図の紙面に垂直又は平行な側面が半導体基板１３０のウェル領域に接する形状に構成され、ウェル領域と電気的に接続される。埋込み配線１６５は、埋込み電極１７９ａ及び１７９ｂの間に配置され、これらを接続する。なお、同図の埋込み配線１６５は、上面が半導体基板１３０の表面に接する形状に構成される例を表したものである。埋込み電極１７９及び埋込み配線１６５は、例えば、不純物を含有する多結晶シリコンや金属により構成することができる。
　［撮像素子の製造方法］
　図２４Ａ－２４Ｃ、図２５Ａ－２５Ｃ、図２６Ａ－２６Ｃ、図２７Ａ－２７Ｃ、図２８Ａ－２８Ｃ、図２９Ａ－２９Ｃ、図３０Ａ－３０Ｃ、図３１Ａ－３１Ｃ、図３２Ａ－３２Ｃ、図３３Ａ－３３Ｃ、図３４Ａ－３４Ｃ及び図３５Ａ－３４Ｃは、本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。同図は、撮像素子１のうちの画素１１０の製造工程の一例を表す図である。同図を用いて画素１１０の製造方法を説明する。
　図２４Ａは画素１１０の構成を表す平面図である。図２４Ａには、半導体基板１３０及び各工程において半導体基板１３０の表面に配置されるハードマスクやレジストを記載した。また、図２４Ｂは図２４ＡのＫ－Ｌ線に沿う模式断面図であり、図２４Ｃは図２４ＡのＭ－Ｎ線に沿う模式断面図である。以下、図２６乃至図３５においても同様の図面構成である。
　図２４において、表面に絶縁膜が形成された半導体基板１３０の表面にハードマスク５３０を配置する（図２４）。このハードマスク５３０には、分離部１４４を配置する領域に開口部５３１が形成される。ハードマスク５３０には、例えば、ＳｉＮ膜を適用することができる。
　次に、ハードマスク５３０を介して半導体基板１３０のエッチングを行い、開口部４１０を形成する（図２５）。
　次に、開口部４１０の側面に絶縁膜を形成する（図２６）。これは、熱酸化により行うことができる。
　次に、開口部４１０に分離部１４２を配置する（図２７）。これは、開口部４１０を含む半導体基板１３０の表面に分離部１４２の材料膜（例えば、多結晶シリコン膜）を形成し、エッチバックして不要な部分を除去することにより行うことができる。
　次に、開口部４１０に分離部１４４を配置する（図２８）。これは、開口部４１０を含む半導体基板１３０の表面に分離部１４４の材料膜（例えば、ＳｉＯ２膜）を配置し、ＣＭＰを行って不要な部分を除去することにより行うことができる。
　次に、半導体基板１３０の表面にレジスト５３２を配置する（図２９）。このレジスト５３２には、電荷保持部共通電極１４５及び電荷保持部配線１６０を配置する領域に開口部５３３が形成される。
　次に、レジスト５３２をマスクとして使用して分離部１４４のエッチングを行い、開口部４１１を形成する（図３０）。
　次に、レジスト５３２を除去する。次に、開口部４１１に電荷保持部共通電極１４５及び電荷保持部配線１６０の材料となる部材４１２を配置する（図３１）。これは、開口部４１１を含む半導体基板１３０の表面に部材４１２の膜を形成し、エッチバックして不要な部分を除去することにより行うことができる。この部材４１２には、例えば、不純物を含有する多結晶シリコンを適用することができる。
　次に、半導体基板１３０の表面にレジスト５３４を配置する（図３２）。このレジスト５３４には、電荷保持部共通電極１４５を配置する領域に開口部５３５が形成される。
　次に、レジスト５３４をマスクとして使用して部材４１２のエッチングを行い、開口部５３５の領域の部材４１２を薄肉化する。これにより、電荷保持部共通電極１４５及び電荷保持部配線１６０が形成される（図３３）。
　次に、レジスト５３４を除去する。次に、開口部４１１の電荷保持部共通電極１４５の上層に分離部１４４の材料膜を配置して分離部１４４（分離部１４４’）を形成する（図３４）。これは、開口部４１１を含む半導体基板１３０の表面に分離部１４４の材料膜を配置し、ＣＭＰを行って不要な部分を除去することにより行うことができる。
　その後、ハードマスク５３０を除去する。以降の工程については説明を省略する。
　以上の工程により画素１１０を製造することができる。なお、上述の製造工程は、電荷保持部共通電極１４５及び電荷保持部配線１６０を同時に形成する場合の例を表したものである。
　このように、図２２に表した画素ブロック１００は、電荷保持部共通電極１４５ａ及び当該電荷保持部共通電極１４５ａに共通に接続される画素１１０ａ－１１０ｄを備える。また、この画素ブロック１００は、電荷保持部共通電極１４５ｂ及び当該電荷保持部共通電極１４５ｂに共通に接続される画素１１０ｅ－１１０ｈを更に備える。ここで、複数の画素１１０と当該複数の画素１１０に共通に接続される電荷保持部共通電極１４５とを画素グループと称する。これらの画素グループの電荷保持部共通電極１４５ａ及び１４５ｂは、半導体基板１３０に埋め込まれた電荷保持部配線１６０により接続される。この電荷保持部配線１６０に貫通配線２６０が配置され、この貫通配線２６０を介して電荷保持部共通電極１４５ａ及び１４５ｂが画素回路１２０に接続される。図３の画素ブロック１００を使用する場合と比較して、画素アレイ部９０に配置される画素回路１２０を削減することができる。また、電荷保持部共通電極１４５に接続される貫通配線２６０も削減することができる。
　このため、図２２の画素ブロック１００を適用することにより、半導体基板２３０の有効領域を拡張することができる。ここで、有効領域とは画素回路１２０の素子等を配置可能な領域である。有効領域の拡張に応じて増幅トランジスタ１２１のサイズを増加させると好適である。リセットトランジスタ１２３等はスイッチング素子として使用されるのに対し、信号の増幅を行う増幅トランジスタ１２１はサイズ拡張による性能の向上が期待されるためである。例えば、増幅トランジスタ１２１のサイズ拡張により、ノイズを低減することができる。
　増幅トランジスタ１２１は、ゲート及びチャネルにおける(熱などに起因する)電荷揺らぎをノイズとして出力してしまう。このノイズが画素１１０にて生成されるランダムノイズ（Random　Noise）となる。増幅トランジスタ１２１は、ＭＯＳトランジスタにより構成される。このＭＯＳトランジスタは、入力端子であるゲートとソースとの間に入力容量が形成される。ここで、ゲートの入力容量の静電容量をＣとすると、増幅トランジスタ１２１の入力電圧Ｖは次式で表すことができる。
　　Ｖ＝Ｑ／Ｃ
　ここで、Ｑは増幅トランジスタ１２１に入力される電荷量である。このＱに揺らぎ（ΔＱ）を生じると、Ｖが変動することとなる。このＶの変動（ΔＶ）が増幅され、ノイズとなって出力される。
　上記の式から、Ｃを増大させることによりΔＶを低減することができる。このＣの増加は、ゲート（ゲート電極１４８）の面積を増加させることにより行うことができる。すなわち、増幅トランジスタ１２１のサイズを拡張することにより、画素１１０のノイズを低減することができる。
　なお、本開示の第５の実施形態の画素ブロック１００は、この例に限定されない。例えば、画素ブロック１００に３つ以上の画素グループが配置される構成を採ることもできる。この場合、電荷保持部配線１６０は、それぞれの画素グループの電荷保持部共通電極１４５同士を接続する構成となる。
　これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
　このように、本開示の第５の実施形態の画素ブロック１００は、電荷保持部配線１６０を配置し、複数の画素グループにて貫通配線２６０及び画素回路１２０を共有する。これにより、画素ブロック１００の有効領域を増加させることができる。
　（８．第５の実施形態の変形例）
　上述の第５の実施形態の撮像素子１の変形例について説明する。
　［第１の変形例］
　図３５は、本開示の第５の実施形態の第１の変形例に係る画素ブロックの構成例を示す図である。同図は、図２２と同様に、画素ブロック１００の構成例を表す平面図である。同図の画素ブロック１００は、電荷保持部配線１６０同士を接続する配線１５５を備える点で、図２２の画素ブロック１００と異なる。
　［画素の断面の構成］
　図３６は、本開示の第５の実施形態の第１の変形例に係る画素ブロックの構成例を示す図である。同図は、図２３Ａと同様に、画素アレイ部９０のうちの画素ブロック１００の構成例を表す断面図である。図３６は、図３５のＯ－Ｐ線に沿う断面の形状を模式的に表した図である。同図に表したように、配線１５５は、半導体基板１３０の配線領域１５０に配置される。また、配線１５５は、複数の電荷保持部配線１６０を接続する配線である。この配線１５５に貫通配線２６０が接続される。配線１５５は、例えば、不純物を含有する多結晶シリコンにより構成することができる。配線１５５を使用することにより、電荷保持部配線１６０毎に貫通配線２６０を配置する場合と比較して貫通配線２６０を削減することができる。
　［第２の変形例］
　図３７Ａ及び３７Ｂは、本開示の第５の実施形態の第２の変形例に係る画素ブロックの構成例を示す図である。同図は、画素ブロック１００の構成例を表す平面図である。同図の画素ブロック１００は、画素１１０ａ及び画素１１０ｃ、画素１１０ｂ及び画素１１０ｄ、画素１１０ｅ及び画素１１０ｇ並びに画素１１０ｆ及び画素１１０ｈがそれぞれ正方形を２つに分割した長方形の形状に構成される例を表したものである。画素１１０ａ及び画素１１０ｃの機能等は図１４と同様であるため、説明を省略する。
　図３７Ａの画素ブロック１００は、４個の埋込み電極１７９及び２個の埋込み配線１６５を備える例を表したものである。また、図３７Ｂは、６個の埋込み電極１７９及び４個の埋込み配線１６５を備える例を表したものである。
　［第３の変形例］
　図３８は、本開示の第５の実施形態の第３の変形例に係る画素ブロックの構成例を示す図である。同図は、図２２と同様に、画素ブロック１００の構成例を表す平面図である。同図の画素ブロック１００は、半導体基板２３０を省略する場合の例を表したものである。同図の画素ブロック１００においては、半導体基板１３０に画素回路１２０が配置される。具体的には、画素１１０毎に、増幅トランジスタ１２１、選択トランジスタ１２２、リセットトランジスタ１２３及び結合トランジスタ１２４が配置される。なお、電荷保持部配線１６０等には、貫通配線２６０の代わりにコンタクトプラグ１５３が接続される。
　［第４の変形例］
　図３９は、本開示の第５の実施形態の第４の変形例に係る画素ブロックの構成例を示す図である。同図は、図２２と同様に、画素ブロック１００の構成例を表す平面図である。同図の画素ブロック１００は、半導体基板１３０に配線領域１５０が接する面から離隔して配置される電荷保持部配線１６０及び埋込み配線１６５を備える点で、図２２の画素ブロック１００と異なる。このように、電荷保持部配線１６０を分離部１４４の内部に配置する構成を採ることにより、寄生容量を低減することができる。
　また、同図の電荷保持部配線１６０は、配線接続部１６１を備える例を表したものである。この配線接続部１６１は、半導体基板１３０の表側の表面に突出する形状に構成されて他の配線と接続するものである。同様に、埋込み配線１６５には、配線接続部１６６が配置される。
　［画素の断面の構成］
　図４０Ａ及び４０Ｂは、本開示の第５の実施形態の第４の変形例に係る画素ブロックの構成例を示す図である。同図は、図２３Ａと同様に、画素アレイ部９０のうちの画素ブロック１００の構成例を表す断面図である。
　図４０Ａは、図３９のＱ－Ｒ線に沿う断面の形状を模式的に表した図である。同図に表したように、配線接続部１６１に貫通配線２６０が接続される。また、図４０Ｂは、図３９のＳ－Ｔ線に沿う断面の形状を模式的に表したものである。同図に表したように、配線接続部１６６に貫通配線２６０が接続される。
　［第５の変形例］
　図４１は、本開示の第５の実施形態の第５の変形例に係る画素ブロックの構成例を示す図である。同図は、画素アレイ部９０のうちの画素ブロック１００の構成例を表す断面図である。また、同図は、図３９のＵ－Ｖ線に沿う断面の形状を模式的に表した図である。同図に表したように、電荷転送部１０２は、縦型ゲートに構成されるゲート電極１４８を備える。また、同図の電荷保持部１０３を構成する半導体領域１３４は、熱拡散により形成される例を表したものである。具体的には、同図の半導体領域１３４は、電荷保持部共通電極１４５に含まれる不純物が半導体基板１３０のウェル領域に熱拡散して形成された半導体領域である。
　［第６の変形例］
　図４２は、本開示の第５の実施形態の第６の変形例に係る画素ブロックの構成例を示す図である。同図は、図２３Ｂと同様に、画素アレイ部９０のうちの画素ブロック１００の構成例を表す断面図である。同図の分離部１４２は、底部が半導体基板１３０の裏側の表面の近傍に達する形状に構成される例を表したものである。分離部１４２の底部及び半導体基板１３０の裏側の表面の間には、分離部１７０が配置される。この分離部１７０は、比較的高い不純物濃度に構成された半導体領域により構成することができる。
　これ以外の撮像素子１の構成は本開示の第５の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
　（９．他の構成例）
　図４３は、撮像素子の他の構成例を示す図である。撮像素子１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を備えている。撮像素子１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を貼り合わせて構成された３次元構造となっている。第１基板１０、第２基板２０および第３基板３０は、この順に積層されている。
　第１基板１０は、半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。半導体基板１１は、本開示の「第１半導体基板」の一具体例に相当する。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第２基板２０は、半導体基板２１に、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。半導体基板２１は、本開示の「第２半導体基板」の一具体例に相当する。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。第３基板３０は、半導体基板３１に、画素信号を処理するロジック回路３２を有している。半導体基板３１は、本開示の「第３半導体基板」の一具体例に相当する。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５およびシステム制御回路３６を有している。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド(Self　Aligned　Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。
　垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated　Double　Sampling：ＣＤＳ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５）の駆動を制御する。
　図４４は、撮像素子の他の構成例を示す断面図である。同図は、図４３の撮像素子１の垂直方向の断面構成の一例を表したものである。図４４には、撮像素子１において、センサ画素１２と対向する箇所の断面構成が例示されている。撮像素子１は、第１基板１０、第２基板２０および第３基板３０をこの順に積層して構成されており、さらに、第１基板１０の裏面側（光入射面側）に、カラーフィルタ４０および受光レンズ５０を備えている。カラーフィルタ４０および受光レンズ５０は、それぞれ、例えば、センサ画素１２ごとに１つずつ設けられている。つまり、撮像素子１は、裏面照射型となっている。
　第１基板１０は、半導体基板１１上に絶縁層４６を積層して構成されている。第１基板１０は、層間絶縁膜５１の一部として、絶縁層４６を有している。絶縁層４６は、半導体基板１１と、後述の半導体基板２１との間隙に設けられている。半導体基板１１は、シリコン基板で構成されている。半導体基板１１は、例えば、表面の一部およびその近傍に、ｐウェル層４２を有しており、それ以外の領域（ｐウェル層４２よりも深い領域）に、ｐウェル層４２とは異なる導電型のＰＤ４１を有している。ｐウェル層４２は、ｐ型の半導体領域で構成されている。ＰＤ４１は、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域で構成されている。半導体基板１１は、ｐウェル層４２内に、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域として、フローティングディフュージョンＦＤを有している。
　第１基板１０は、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤをセンサ画素１２ごとに有している。第１基板１０は、半導体基板１１の表面側（光入射面側とは反対側、第２基板２０側）の部分に、転送トランジスタＴＲおよびフローティングディフュージョンＦＤが設けられた構成となっている。第１基板１０は、各センサ画素１２を分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向（半導体基板１１の表面に対して垂直な方向）に延在して形成されている。素子分離部４３は、互いに隣接する２つのセンサ画素１２の間に設けられている。素子分離部４３は、互いに隣接するセンサ画素１２同士を電気的に分離する。素子分離部４３は、例えば、酸化シリコンによって構成されている。素子分離部４３は、例えば、半導体基板１１を貫通している。第１基板１０は、例えば、さらに、素子分離部４３の側面であって、かつ、フォトダイオードＰＤ側の面に接するｐウェル層４４を有している。ｐウェル層４４は、フォトダイオードＰＤとは異なる導電型（具体的にはｐ型）の半導体領域で構成されている。第１基板１０は、例えば、さらに、半導体基板１１の裏面に接する固定電荷膜４５を有している。固定電荷膜４５は、半導体基板１１の受光面側の界面準位に起因する暗電流の発生を抑制するため、負に帯電している。固定電荷膜４５は、例えば、負の固定電荷を有する絶縁膜によって形成されている。そのような絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。固定電荷膜４５が誘起する電界により、半導体基板１１の受光面側の界面にホール蓄積層が形成される。このホール蓄積層によって、界面からの電子の発生が抑制される。カラーフィルタ４０は、半導体基板１１の裏面側に設けられている。カラーフィルタ４０は、例えば、固定電荷膜４５に接して設けられており、固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。受光レンズ５０は、例えば、カラーフィルタ４０に接して設けられており、カラーフィルタ４０および固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。
　第２基板２０は、半導体基板２１上に絶縁層５２を積層して構成されている。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５２を有している。絶縁層５２は、半導体基板２１と、半導体基板３１との間隙に設けられている。半導体基板２１は、シリコン基板で構成されている。第２基板２０は、４つのセンサ画素１２ごとに、１つの読み出し回路２２を有している。第２基板２０は、半導体基板２１の表面側（第３基板３０側）の部分に読み出し回路２２が設けられた構成となっている。第２基板２０は、半導体基板１１の表面側に半導体基板２１の裏面を向けて第１基板１０に貼り合わされている。つまり、第２基板２０は、第１基板１０に、フェイストゥーバックで貼り合わされている。第２基板２０は、さらに、半導体基板２１と同一の層内に、半導体基板２１を貫通する絶縁層５３を有している。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５３を有している。絶縁層５３は、後述の貫通配線５４の側面を覆うように設けられている。
　第１基板１０および第２基板２０からなる積層体は、層間絶縁膜５１と、層間絶縁膜５１内に設けられた貫通配線５４を有している。上記積層体は、センサ画素１２ごとに、１つの貫通配線５４を有している。貫通配線５４は、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線５４によって互いに電気的に接続されている。具体的には、貫通配線５４は、フローティングディフュージョンＦＤおよび後述の接続配線５５に電気的に接続されている。
　第１基板１０および第２基板２０からなる積層体は、さらに、層間絶縁膜５１内に設けられた貫通配線４７，４８を有している。上記積層体は、センサ画素１２ごとに、１つの貫通配線４７と、１つの貫通配線４８とを有している。貫通配線４７，４８は、それぞれ、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線４７，４８によって互いに電気的に接続されている。具体的には、貫通配線４７は、半導体基板１１のｐウェル層４２と、第２基板２０内の配線とに電気的に接続されている。貫通配線４８は、転送ゲートＴＧおよび画素駆動線２３に電気的に接続されている。
　第２基板２０は、例えば、絶縁層５２内に、読み出し回路２２や半導体基板２１と電気的に接続された複数の接続部５９を有している。第２基板２０は、さらに、例えば、絶縁層５２上に配線層５６を有している。配線層５６は、例えば、絶縁層５７と、絶縁層５７内に設けられた複数の画素駆動線２３および複数の垂直信号線２４を有している。配線層５６は、さらに、例えば、絶縁層５７内に複数の接続配線５５を４つのセンサ画素１２ごとに１つずつ有している。接続配線５５は、読み出し回路２２を共有する４つのセンサ画素１２に含まれるフローティングディフュージョンＦＤに電気的に接続された各貫通配線５４を互いに電気的に接続している。ここで、貫通配線５４，４８の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の２倍となっている。また、貫通配線５４，４８，４７の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の３倍となっている。
　配線層５６は、さらに、例えば、絶縁層５７内に複数のパッド電極５８を有している。各パッド電極５８は、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）などの金属で形成されている。各パッド電極５８は、配線層５６の表面に露出している。各パッド電極５８は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。複数のパッド電極５８は、例えば、画素駆動線２３および垂直信号線２４ごとに１つずつ設けられている。ここで、パッド電極５８の総数（または、パッド電極５８とパッド電極６４（後述）との接合の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも少ない。
　第３基板３０は、例えば、半導体基板３１上に層間絶縁膜６１を積層して構成されている。なお、第３基板３０は、後述するように、第２基板２０に、表面側の面同士で貼り合わされていることから、第３基板３０内の構成について説明する際には、上下の説明が、図面での上下方向とは逆となっている。半導体基板３１は、シリコン基板で構成されている。第３基板３０は、半導体基板３１の表面側の部分にロジック回路３２が設けられた構成となっている。第３基板３０は、さらに、例えば、層間絶縁膜６１上に配線層６２を有している。配線層６２は、例えば、絶縁層６３と、絶縁層６３内に設けられた複数のパッド電極６４を有している。複数のパッド電極６４は、ロジック回路３２と電気的に接続されている。各パッド電極６４は、例えば、Ｃｕ（銅）で形成されている。各パッド電極６４は、配線層６２の表面に露出している。各パッド電極６４は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。また、パッド電極６４は、必ずしも複数でなくてもよく、１つでもロジック回路３２と電気的に接続が可能である。第２基板２０および第３基板３０は、パッド電極５８，６４同士の接合によって、互いに電気的に接続されている。つまり、転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、貫通配線５４と、パッド電極５８，６４とを介して、ロジック回路３２に電気的に接続されている。第３基板３０は、半導体基板２１の表面側に半導体基板３１の表面を向けて第２基板２０に貼り合わされている。つまり、第３基板３０は、第２基板２０に、フェイストゥーフェイスで貼り合わされている。
　図４３及び４４の第１基板１０及び第２基板２０が第１の実施形態の半導体基板１３０及び半導体基板２３０に対応する。この半導体基板２３０に上述の第３基板３０に相当する半導体基板を積層することもできる。また、半導体基板を４層以上に積層することもできる。このような３層以上に半導体基板を積層する構成は、本開示の各実施形態に適用することができる。
　なお、画素ブロック１００を構成する回路素子の配置は、図５の例に限定されない。例えば、画素回路１２０の全ての素子を半導体基板１３０に設けてもよい。半導体基板２３０や更に任意に追加する半導体基板には、アナログ回路やデジタル回路で形成される画素回路、信号処理回路、メモリ回路及びロジック回路等を任意に配置することができる。
　（１０．適用例）
　図４５は、上記実施の形態およびその変形例に係る撮像素子１を備えた撮像システム７の概略構成の一例を表したものである。
　撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム７は、例えば、上記実施の形態およびその変形例に係る撮像素子１、ＤＳＰ回路７４３、フレームメモリ７４４、表示部７４５、記憶部７４６、操作部７４７および電源部７４８を備えている。撮像システム７において、上記実施の形態およびその変形例に係る撮像素子１、ＤＳＰ回路７４３、フレームメモリ７４４、表示部７４５、記憶部７４６、操作部７４７および電源部７４８は、バスライン７４９を介して相互に接続されている。
　上記実施の形態およびその変形例に係る撮像素子１は、入射光に応じた画像データを出力する。ＤＳＰ回路７４３は、上記実施の形態およびその変形例に係る撮像素子１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ７４４は、ＤＳＰ回路７４３により処理された画像データを、フレーム単位で一時的に保持する。表示部７４５は、例えば、液晶パネルや有機EL（Electro　Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態およびその変形例に係る撮像素子１で撮像された動画又は静止画を表示する。記憶部７４６は、上記実施の形態およびその変形例に係る撮像素子１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部７４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部７４８は、上記実施の形態およびその変形例に係る撮像素子１、ＤＳＰ回路７４３、フレームメモリ７４４、表示部７４５、記憶部７４６および操作部７４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　次に、撮像システム７における撮像手順について説明する。
　図４６は、撮像システム７における撮像動作のフローチャートの一例を表す。ユーザは、操作部７４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部７４７は、撮像指令を撮像素子１に送信する（ステップＳ１０２）。撮像素子１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
　撮像素子１は、撮像により得られた画像データをＤＳＰ回路７４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路７４３は、撮像素子１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路７４３は、所定の信号処理がなされた画像データをフレームメモリ７４４に保持させ、フレームメモリ７４４は、画像データを記憶部７４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。
　本適用例では、上記実施の形態およびその変形例に係る撮像素子１が撮像システム７に適用される。これにより、撮像素子１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。
　（１１．移動体への応用例）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４８は、撮像部１２０３１の設置位置の例を示す図である。
　図４８では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図１の撮像素子１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、撮像部１２０３１の画質の低下を防ぐことができる。
　（１２．内視鏡手術システムへの応用例）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図４９は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図４９では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ:　Camera　Control　Unit）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Central　Processing　Unit）やＧＰＵ（Graphics　Processing　Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（light　emitting　diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow　Band　Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図５０は、図４９に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto　Exposure）機能、ＡＦ（Auto　Focus）機能及びＡＷＢ（Auto　White　Balance）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００や、カメラヘッド１１１０２の撮像部１１４０２に適用され得る。具体的には、図１の撮像素子１は、撮像部１１４０２に適用することができる。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２画質の低下を防ぐことができる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
　以上、本開示の各実施形態について説明したが、本開示の技術的範囲は、上述の各実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　半導体基板に形成されて入射光の光電変換を行う光電変換部及び
前記半導体基板に埋め込まれて配置されて前記光電変換により生成される電荷を保持する電荷保持部を備える画素と、
　前記電荷保持部に保持された電荷に応じた信号である画素信号を生成する信号生成部と
　を有する撮像素子。
（２）
　前記電荷保持部は、前記半導体基板に形成されたウェル領域に埋め込まれて配置される前記（１）に記載の撮像素子。
（３）
　前記半導体基板の表面の近傍に形成されるＭＯＳトランジスタにより構成されて前記保持された電荷を排出するリセット部を更に有する前記（２）に記載の撮像素子。
（４）
　前記電荷保持部と前記リセット部の半導体領域とを接続する電荷保持部接続部を更に有する前記（３）に記載の撮像素子。
（５）
　前記画素は、前記半導体基板に埋め込まれて配置されて前記光電変換により生成される電荷を前記電荷保持部に転送する電荷転送部を更に備える前記（１）から（４）の何れかに記載の撮像素子。
（６）
　前記電荷転送部は、前記画素の境界に形成される分離部に配置される前記（５）に記載の撮像素子。
（７）
　前記半導体基板に埋め込まれて配置されて前記半導体基板のウェル領域に接続される埋込み電極を更に有する前記（１）から（６）の何れかに記載の撮像素子。
（８）
　隣接する複数の前記画素の前記電荷保持部に共通に接続される電荷保持部共通電極を更に有する前記（１）から（７）の何れかに記載の撮像素子。
（９）
　前記光電変換部及び前記電荷保持部の間に配置される素子分離領域を更に有する前記（１）から（８）の何れかに記載の撮像素子。
（１０）
　前記信号生成部が配置されて前記半導体基板に積層される第２の半導体基板を更に有する前記（１）から（９）の何れかに記載の撮像素子。
（１１）
　前記半導体基板の表側の表面に隣接して配置される配線領域を更に有し、
　前記電荷保持部は、前記画素の境界の前記半導体基板に形成された開口部の側面に隣接する形状に構成されるとともに前記半導体基板に前記配線領域が接する面から離隔して配置される
　前記（１）に記載の撮像素子。
（１２）
　前記開口部に配置されるとともに前記半導体基板に前記配線領域が接する面から離隔して配置されて前記電荷保持部に接続する埋込み電極を更に有する前記（１１）に記載の撮像素子。
（１３）
　前記電荷保持部は、前記半導体基板に形成される不純物が添加された半導体領域により構成され、
　前記埋込み電極は、前記不純物が添加される
　前記（１２）に記載の撮像素子。
（１４）
　前記画素は、前記光電変換により生成される電荷を前記電荷保持部に転送する電荷転送部を更に備え、
　前記電荷転送部は、前記半導体基板の表面の法線方向から見て前記開口部に重複しない形状のゲート電極を備えるＭＯＳトランジスタにより構成される
　前記（１１）から（１３）の何れかに記載の撮像素子。
（１５）
　前記電荷保持部は、前記開口部に形成される段差の底部に隣接する形状に構成される前記（１１）から（１４）の何れかに記載の撮像素子。
（１６）
　配線領域が隣接して配置される半導体基板に形成されて入射光の光電変換を行う光電変換部を備える画素と、
　前記光電変換により生成される電荷に基づく信号を生成する画素回路と、
　前記画素の境界の前記半導体基板に形成された開口部の側面に隣接するとともに前記半導体基板に前記配線領域が接する面から離隔して配置される半導体領域と、
　前記開口部に配置されるとともに前記半導体基板に前記配線領域が接する面から離隔して配置されて前記半導体領域に接続される第２の埋込み電極と
　を有する撮像素子。
（１７）
　前記半導体領域は、前記画素回路の素子の半導体領域である前記（１６）に記載の撮像素子。
（１８）
　前記半導体領域は、前記半導体基板のウェル領域である前記（１６）に記載の撮像素子。
（１９）
　前記第２の埋込み電極は、前記半導体領域と同じ不純物が添加される前記（１６）に記載の撮像素子。
（２０）
　複数の前記電荷保持部共通電極と、
　前記画素の境界の前記半導体基板に埋め込まれて配置されて複数の前記電荷保持部同士を接続する電荷保持部配線と
　を更に有する前記（８）に記載の撮像素子。
（２１）
　前記電荷保持部配線は、前記画素の境界に形成される分離部に配置される前記（２０）に記載の撮像素子。
（２２）
　前記分離部は、前記半導体基板の表側の表面に形成された開口部に配置された絶縁部材により構成される前記（２１）に記載の撮像素子。
（２３）
　前記分離部は、前記半導体基板を貫通する形状の前記開口部に配置される前記（２２）に記載の撮像素子。
（２４）
　前記画素は、前記半導体基板の表面の法線方向から見て矩形の形状に構成される前記（２０）から（２３）の何れかに記載の撮像素子。
（２５）
　前記画素は、前記半導体基板の表面の法線方向から見て正方形の形状に構成される前記（２４）に記載の撮像素子。
（２６）
　前記電荷保持部配線は、不純物を含有する多結晶シリコンにより構成される前記（２０）から（２５）の何れかに記載の撮像素子。
（２７）
　前記電荷保持部配線は、金属により構成される前記（２０）から（２５）の何れかに記載の撮像素子。
（２８）
　前記半導体基板の表側の表面に隣接して配置される配線領域を更に有し、
　前記電荷保持部配線は、前記半導体基板に前記配線領域が接する面から離隔して配置される
　前記（２０）から（２７）の何れかに記載の撮像素子。
（２９）
　前記電荷保持部配線は、前記半導体基板の表側の表面に突出する形状に構成されて他の配線と接続するための配線接続部を備える前記（２８）に記載の撮像素子。
（３０）
　複数の前記第２の埋込み電極と、
　前記画素の境界の前記半導体基板に埋め込まれて配置されて複数の前記第２の埋込み電極同士を接続する埋込み配線と
　を更に有する前記（１６）に記載の撮像素子。
（３１）
　前記半導体基板に積層されて前記画素回路の一部が配置される第２の半導体基板を更に有する前記（１６）に記載の撮像素子。
（３２）
　半導体基板に形成されて入射光の光電変換を行う光電変換部と前記半導体基板に埋め込まれて配置されて前記光電変換により生成される電荷を保持する電荷保持部とを備える画素と、
　前記電荷保持部に保持された電荷に応じた信号である画素信号を生成する信号生成部と、
　前記生成された画素信号を処理する処理回路と
　を有する電子機器。
　１　撮像素子
　９０　画素アレイ部
　９４　カラム信号処理部
　１００　画素ブロック
　１０１、１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ　光電変換部
　１０２、１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ　電荷転送部
　１０３、１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ　電荷保持部
　１１０、１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ、１１０ｆ、１１０ｇ、１１０ｈ　画素
　１２０　画素回路
　１２１　増幅トランジスタ
　１２２　選択トランジスタ
　１２３、１２３ａ、１２３ｂ、１２３ｃ、１２３ｄ　リセットトランジスタ
　１２４　結合トランジスタ
　１２９　信号生成部
　１３０、２３０　半導体基板
　１３１～１３４、１３７、１３８、１３８ａ、１３８ｂ、１３９、１８１、１８６、２３１、２３２　半導体領域
　１３５　電荷保持部接続部
　１３６　素子分離領域
　１４２、１４４、１４４’、１７０　分離部
　１４３　埋込み電極
　１４６、１４７　電極
　１４５、１４５ａ、１４５ｂ　電荷保持部共通電極
　１４８、１４９、２４８　ゲート電極
　１５０、２５０　配線領域
　１６０　電荷保持部配線
　１６１、１６６　配線接続部
　１６５　埋込み配線
　１７９、１７９ａ、１７９ｂ　埋込み電極
　１８２、１８４　サイドウォール
　１８５　段差
　２６０　貫通配線

Claims (32)

  1. 　半導体基板に形成されて入射光の光電変換を行う光電変換部と前記半導体基板に埋め込まれて配置されて前記光電変換により生成される電荷を保持する電荷保持部とを備える画素と、
    　前記電荷保持部に保持された電荷に応じた信号である画素信号を生成する信号生成部と
    　を有する撮像素子。
  2. 　前記電荷保持部は、前記半導体基板に形成されたウェル領域に埋め込まれて配置される請求項１に記載の撮像素子。
  3. 　前記半導体基板の表面の近傍に形成されるＭＯＳトランジスタにより構成されて前記保持された電荷を排出するリセット部を更に有する請求項２に記載の撮像素子。
  4. 　前記電荷保持部と前記リセット部の半導体領域とを接続する電荷保持部接続部を更に有する請求項３に記載の撮像素子。
  5. 　前記画素は、前記半導体基板に埋め込まれて配置されて前記光電変換により生成される電荷を前記電荷保持部に転送する電荷転送部を更に備える請求項１に記載の撮像素子。
  6. 　前記電荷転送部は、前記画素の境界に形成される分離部に配置される請求項５に記載の撮像素子。
  7. 　前記半導体基板に埋め込まれて配置されて前記半導体基板のウェル領域に接続される埋込み電極を更に有する請求項１に記載の撮像素子。
  8. 　隣接する複数の前記画素の前記電荷保持部に共通に接続される電荷保持部共通電極を更に有する請求項１に記載の撮像素子。
  9. 　前記光電変換部及び前記電荷保持部の間に配置される素子分離領域を更に有する請求項１に記載の撮像素子。
  10. 　前記信号生成部が配置されて前記半導体基板に積層される第２の半導体基板を更に有する請求項１に記載の撮像素子。
  11. 　前記半導体基板の表側の表面に隣接して配置される配線領域を更に有し、
    　前記電荷保持部は、前記画素の境界の前記半導体基板に形成された開口部の側面に隣接する形状に構成されるとともに前記半導体基板に前記配線領域が接する面から離隔して配置される
    　請求項１に記載の撮像素子。
  12. 　前記開口部に配置されるとともに前記半導体基板に前記配線領域が接する面から離隔して配置されて前記電荷保持部に接続する埋込み電極を更に有する請求項１１に記載の撮像素子。
  13. 　前記電荷保持部は、前記半導体基板に形成される不純物が添加された半導体領域により構成され、
    　前記埋込み電極は、前記不純物が添加される
    　請求項１２に記載の撮像素子。
  14. 　前記画素は、前記光電変換により生成される電荷を前記電荷保持部に転送する電荷転送部を更に備え、
    　前記電荷転送部は、前記半導体基板の表面の法線方向から見て前記開口部に重複しない形状のゲート電極を備えるＭＯＳトランジスタにより構成される
    　請求項１１に記載の撮像素子。
  15. 　前記電荷保持部は、前記開口部に形成される段差の底部に隣接する形状に構成される請求項１１に記載の撮像素子。
  16. 　配線領域が隣接して配置される半導体基板に形成されて入射光の光電変換を行う光電変換部を備える画素と、
    　前記光電変換により生成される電荷に基づく信号を生成する画素回路と、
    　前記画素の境界の前記半導体基板に形成された開口部の側面に隣接するとともに前記半導体基板に前記配線領域が接する面から離隔して配置される半導体領域と、
    　前記開口部に配置されるとともに前記半導体基板に前記配線領域が接する面から離隔して配置されて前記半導体領域に接続される第２の埋込み電極と
    　を有する撮像素子。
  17. 　前記半導体領域は、前記画素回路の素子の半導体領域である請求項１６に記載の撮像素子。
  18. 　前記半導体領域は、前記半導体基板のウェル領域である請求項１６に記載の撮像素子。
  19. 　前記第２の埋込み電極は、前記半導体領域と同じ不純物が添加される請求項１６に記載の撮像素子。
  20. 　複数の前記電荷保持部共通電極と、
    　前記画素の境界の前記半導体基板に埋め込まれて配置されて複数の前記電荷保持部同士を接続する電荷保持部配線と
    　を更に有する請求項８に記載の撮像素子。
  21. 　前記電荷保持部配線は、前記画素の境界に形成される分離部に配置される請求項２０に記載の撮像素子。
  22. 　前記分離部は、前記半導体基板の表側の表面に形成された開口部に配置された絶縁部材により構成される請求項２１に記載の撮像素子。
  23. 　前記分離部は、前記半導体基板を貫通する形状の前記開口部に配置される請求項２２に記載の撮像素子。
  24. 　前記画素は、前記半導体基板の表面の法線方向から見て矩形の形状に構成される請求項２０に記載の撮像素子。
  25. 　前記画素は、前記半導体基板の表面の法線方向から見て正方形の形状に構成される請求項２４に記載の撮像素子。
  26. 　前記電荷保持部配線は、不純物を含有する多結晶シリコンにより構成される請求項２０に記載の撮像素子。
  27. 　前記電荷保持部配線は、金属により構成される請求項２０に記載の撮像素子。
  28. 　前記半導体基板の表側の表面に隣接して配置される配線領域を更に有し、
    　前記電荷保持部配線は、前記半導体基板に前記配線領域が接する面から離隔して配置される
    　請求項２０に記載の撮像素子。
  29. 　前記電荷保持部配線は、前記半導体基板の表側の表面に突出する形状に構成されて他の配線と接続するための配線接続部を備える請求項２８に記載の撮像素子。
  30. 　複数の前記第２の埋込み電極と、
    　前記画素の境界の前記半導体基板に埋め込まれて配置されて複数の前記第２の埋込み電極同士を接続する埋込み配線と
    　を更に有する請求項１６に記載の撮像素子。
  31. 　前記半導体基板に積層されて前記画素回路の一部が配置される第２の半導体基板を更に有する請求項１６に記載の撮像素子。
  32. 　半導体基板に形成されて入射光の光電変換を行う光電変換部と前記半導体基板に埋め込まれて配置されて前記光電変換により生成される電荷を保持する電荷保持部とを備える画素と、
    　前記電荷保持部に保持された電荷に応じた信号である画素信号を生成する信号生成部と、
    　前記生成された画素信号を処理する処理回路と
    　を有する電子機器。
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008060195A (ja) * 2006-08-30 2008-03-13 Nikon Corp 固体撮像装置およびその製造方法
JP2011159757A (ja) * 2010-01-29 2011-08-18 Sony Corp 固体撮像装置とその製造方法、固体撮像装置の駆動方法、及び電子機器
JP2015233122A (ja) * 2014-05-16 2015-12-24 ソニー株式会社 固体撮像素子および固体撮像素子の製造方法、並びに電子機器
JP2016103541A (ja) * 2014-11-27 2016-06-02 キヤノン株式会社 固体撮像装置
WO2016136486A1 (ja) * 2015-02-27 2016-09-01 ソニー株式会社 固体撮像装置及び電子機器
WO2019220810A1 (ja) * 2018-05-16 2019-11-21 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および固体撮像装置
WO2019220945A1 (ja) * 2018-05-18 2019-11-21 ソニーセミコンダクタソリューションズ株式会社 撮像素子、電子機器
WO2019240207A1 (ja) * 2018-06-15 2019-12-19 ソニーセミコンダクタソリューションズ株式会社 撮像装置およびその製造方法、電子機器
WO2020262643A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
US20210020675A1 (en) * 2019-07-19 2021-01-21 Stmicroelectronics (Crolles 2) Sas Image sensor
WO2021251006A1 (ja) * 2020-06-07 2021-12-16 ソニーセミコンダクタソリューションズ株式会社 センサ装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102721028B1 (ko) 2019-11-08 2024-10-25 삼성전자주식회사 이미지 센서

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008060195A (ja) * 2006-08-30 2008-03-13 Nikon Corp 固体撮像装置およびその製造方法
JP2011159757A (ja) * 2010-01-29 2011-08-18 Sony Corp 固体撮像装置とその製造方法、固体撮像装置の駆動方法、及び電子機器
JP2015233122A (ja) * 2014-05-16 2015-12-24 ソニー株式会社 固体撮像素子および固体撮像素子の製造方法、並びに電子機器
JP2016103541A (ja) * 2014-11-27 2016-06-02 キヤノン株式会社 固体撮像装置
WO2016136486A1 (ja) * 2015-02-27 2016-09-01 ソニー株式会社 固体撮像装置及び電子機器
WO2019220810A1 (ja) * 2018-05-16 2019-11-21 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および固体撮像装置
WO2019220945A1 (ja) * 2018-05-18 2019-11-21 ソニーセミコンダクタソリューションズ株式会社 撮像素子、電子機器
WO2019240207A1 (ja) * 2018-06-15 2019-12-19 ソニーセミコンダクタソリューションズ株式会社 撮像装置およびその製造方法、電子機器
WO2020262643A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
US20210020675A1 (en) * 2019-07-19 2021-01-21 Stmicroelectronics (Crolles 2) Sas Image sensor
WO2021251006A1 (ja) * 2020-06-07 2021-12-16 ソニーセミコンダクタソリューションズ株式会社 センサ装置

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