WO2023243256A1 - 半導体装置 - Google Patents

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Definitions

  • Semiconductor devices include power devices and are used, for example, as power conversion devices.
  • the power device is a semiconductor chip including an IGBT (Insulated Gate Bipolar Transistor), a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and the like.
  • IGBT Insulated Gate Bipolar Transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the ceramic circuit board includes an insulating plate and a plurality of conductive plates formed on the insulating plate.
  • terminals of electronic components or lead frames are fixed to conductive plates by melting and solidifying solder.
  • the molten solder may flow out of the bonding area of the terminal, it is important to take measures to prevent the solder from flowing out.
  • a technique has been proposed in which a plating film on a circuit board is irradiated with a laser to generate a resist portion, which is an oxide film, to repel solder (Patent Document 1). Furthermore, a technique has been proposed in which a solder dam is formed on the surface of a copper circuit pattern to prevent molten solder from flowing out (Patent Document 2). Furthermore, a technique has been proposed in which a protrusion is formed between a soldering area and a wire bonding area on the surface of a copper plate to prevent solder from flowing out (Patent Document 3).
  • FIGS. 15 and 16 are diagrams showing an example of a configuration in which an R-shape is provided at the end of the conductive plate.
  • the ceramic circuit board 100 includes an insulating plate 110 formed on a metal plate (not shown), and a conductive plate 120 formed on the insulating plate 110. Terminals (not shown) are joined to conductive plate 120 by solders 130a-130d. Furthermore, the solders 130b and 130d are surrounded by a separation groove m0. Component areas 121 to 124 on the conductive plate 120 are areas where semiconductor chips are mounted.
  • solder 130a under the terminal when the solder 130a under the terminal is in a molten state, there is a possibility that the solder 130a wets and spreads to the end eg0 of the conductive plate 120. For this reason, it is conceivable to take a measure to provide an R shape at the end eg0 of the conductive plate 120 where there is a high possibility that cracks may occur in the ceramic circuit board 100.
  • the conventional measure of reducing stress concentration on the ceramic circuit board by processing the sides of the conductive plate into an R shape may be difficult to implement depending on the semiconductor chip mounting layout. Therefore, there is a need for a technique that effectively alleviates the stress concentration on the ceramic circuit board due to wetting and spreading of solder, without depending on the semiconductor chip mounting layout, and prevents the occurrence of cracks in the ceramic circuit board.
  • the semiconductor device includes an insulating plate, a conductive plate provided on the insulating plate, and a terminal bonded to the conductive plate with a bonding material, and the bonding material is prevented from spreading to the end of the conductive plate. Equipped with a structure that allows Further, this structure is provided in a predetermined area near the end where the bonding material should not adhere. Furthermore, another semiconductor device is provided to solve the above problems.
  • the semiconductor device includes an insulating plate, a conductive plate provided on the insulating plate, and a terminal bonded to the conductive plate with a bonding material, and the bonding material is prevented from spreading to the end of the conductive plate.
  • the material is non-adhesive.
  • stress concentration on the ceramic circuit board can be alleviated and cracks can be prevented from occurring in the ceramic circuit board.
  • FIG. 1 is a diagram showing an example of the configuration of a semiconductor device of the present invention.
  • FIG. 3 is a diagram showing the distance from the end of the conductive plate to the solder attachment area.
  • FIG. 3 is a diagram showing the distance from the end of the conductive plate to the solder attachment area.
  • FIG. 3 is a diagram showing the relationship between stress and the distance from the end of the conductive plate to the solder attachment area. It is a figure showing an example of an analysis result.
  • FIG. 3 is a diagram showing an example of a structure for suppressing solder leakage and spread.
  • FIG. 3 is a diagram showing an example of a structure for suppressing solder leakage and spread.
  • Figure 7(a) shows a plan view of the ceramic circuit board seen from the front surface with solder below the terminals adhering to the conductive plate, and Figure 7(b) shows a side view of the ceramic circuit board seen from direction A. Show the diagram.
  • FIG. 3 is a diagram showing an example of a structure for suppressing solder leakage and spread.
  • FIG. 17(a) shows the structure before taking the measures
  • FIG. 17(b) shows an example of the structure after taking the measures.
  • FIG. 1 is a diagram showing an example of the configuration of a semiconductor device according to the present invention.
  • a cross-sectional view of a semiconductor device 10 is shown.
  • the semiconductor device 10 includes a ceramic circuit board 11, terminals 12 and 12-1 connected to the front surface of the ceramic circuit board 11, and a semiconductor chip 18.
  • a bonding material leakage and spread suppression structure 1 for suppressing the leakage and spread of the molten solder 13 is provided near the end eg1 of the conductive plate 11b (details will be described later). Note that solder, brazing material, or the like is used as the bonding material 13, but in the following description, the bonding material will be described as solder.
  • the wires 16-1 and 16-2 are made of a conductive metal such as copper or aluminum or a conductive alloy such as an iron-aluminum alloy, and are formed to have a diameter of 300 to 500 ⁇ m for a high voltage device. Ru.
  • the ceramic circuit board 11 to which the semiconductor chip 18 is bonded is housed in a case 17, and a region surrounded by the case 17 and the base plate 15 is filled with a sealing resin 19 and sealed. Note that the case 17 and the base plate 15 are fixed with adhesive or the like.
  • the metal plate 11c of the ceramic circuit board 11 is made of a conductive metal such as copper or aluminum and has a thickness of 0.1 to 1 mm, for example, and is provided on the lower surface of the insulating plate 11a.
  • Such a semiconductor chip 18 includes, for example, a drain electrode (positive electrode, collector electrode in IGBT) and a source electrode (negative electrode, emitter electrode in IGBT) as main electrodes, and a gate electrode as a control electrode.
  • the semiconductor chip 18 includes a diode element.
  • the diode element is, for example, an FWD (Free Wheeling Diode) in which an SBD (Schottky Barrier Diode), a PiN (P-intrinsic-N) diode, or the like is provided antiparallel to a switching element.
  • FWD Free Wheeling Diode
  • SBD Schottky Barrier Diode
  • PiN PiN diode
  • the electronic components include, for example, a capacitor, a resistor, a thermistor, a current sensor, and a control IC (Integrated Circuit).
  • the solder 13 is less likely to generate voids and has high temperature resistance.
  • such solder 13 is an alloy whose main components are tin and antimony.
  • the sealing resin 19 can be a gel filler.
  • FIGS. 2 to 5 are diagrams showing the distance from the end of the conductive plate to the solder attachment area.
  • the terminal 12 is bonded to the conductive plate 11b via the solder 13.
  • FIG. 4 is a diagram showing the relationship between stress and the distance from the end of the conductive plate to the solder attachment area.
  • the vertical axis is the stress applied to the ceramic circuit board 11, and the horizontal axis is the distance (mm) from the end eg1 of the conductive plate 11b to the solder 13 attachment area 12a.
  • the line g1 shows the analysis results. As the distance from the end eg1 of the conductive plate 11b to the attachment area 12a of the solder 13 is increased, the stress becomes smaller and the possibility of cracking of the ceramic circuit board 11 is reduced.
  • FIG. 5 is a diagram showing an example of the analysis results.
  • FIG. 5 shows the analysis results in a table, and the items are the distance (mm) from the end eg1 of the conductive plate 11b to the adhesion area 12a of the solder 13, and the distance of stress generated in the ceramic circuit board 11. Indicates relative value (%) with respect to zero.
  • FIG. 6 is a diagram showing an example of a structure for suppressing solder leakage and spread.
  • Figure 6(a) shows a plan view of the ceramic circuit board seen from the front surface with solder below the terminals adhering to the conductive plate
  • Figure 6(b) shows a side view of the ceramic circuit board seen from direction A. Show the diagram.
  • a convex portion 1a is provided in a predetermined region r0 near the end portion eg1 where the solder 13 should not adhere to the conductive plate 11b, resulting in a convex structure.
  • the convex portion 1a is made of, for example, a resin with high heat resistance that does not peel or deteriorate at the heating temperature of soldering, and a thermosetting resin can be used.
  • the thermosetting resin include epoxy resin, phenol resin, maleimide resin, polyester resin, polyimide resin, silicone resin, and polyamide resin.
  • the protrusion 1a is a metal wire.
  • a dam wire can also be formed by joining a metal wire to a predetermined region r0 near the end eg1 of the conductive plate 11b.
  • the material of the metal wire is, for example, gold, silver, copper, aluminum, or an alloy containing at least one of these. Bonding to the conductive plate 11b can be performed, for example, by ultrasonic bonding.
  • FIG. 7 is a diagram showing an example of a structure for suppressing solder leakage and spread.
  • Figure 7(a) shows a plan view of the ceramic circuit board seen from the front surface with solder below the terminals adhering to the conductive plate
  • Figure 7(b) shows a side view of the ceramic circuit board seen from direction A. Show the diagram.
  • a liquid repellent portion (resist) 1b is provided in a predetermined region r0 near the end portion eg1 where the solder 13 should not adhere to the conductive plate 11b.
  • the liquid repellent portion 1b is an oxide film formed by oxidizing the conductive plate 11b.
  • the oxide film is, for example, a nickel oxide film.
  • Such an oxide film is formed by oxidizing the plating film by laser irradiating the plating film on the conductive plate 11b.
  • the laser irradiation may be performed using either a CW laser that continuously emits laser light or a pulsed laser that emits laser light intermittently.
  • FIG. 8 is a diagram showing an example of a structure for suppressing solder leakage and spread.
  • Figure 8(a) shows a plan view of the ceramic circuit board seen from the front surface with solder below the terminals adhering to the conductive plate
  • Figure 8(b) shows a side view of the ceramic circuit board seen from direction A. Show the diagram.
  • solder leakage spread suppression structure #2> a structure for suppressing the spread of the solder 13 to the end eg1 of the conductive plate 11b will be described with reference to FIGS. 9 to 14.
  • the solder leakage spread suppression structure shown in FIGS. 9, 11, and 13 has a structure in which a thinner portion of the conductive plate 11b is provided at the end eg1 of the conductive plate 11b.
  • FIG. 9 is a diagram showing an example of a structure for suppressing solder leakage and spread.
  • Figure 9(a) shows a plan view of the ceramic circuit board seen from the front surface with solder below the terminals adhering to the conductive plate
  • Figure 9(b) shows a cross-sectional view of the ceramic circuit board seen from direction B. Show the front view.
  • a step portion 1d is provided in a predetermined region r1 near the end portion eg1 where the solder 13 should not adhere to the conductive plate 11b, thereby forming a thinner portion of the conductive plate 11b.
  • a step portion 1d having a step width of 0.15 mm is formed with respect to an end portion eg1 having a width of 5 mm in the conductive plate 11b.
  • FIG. 10 is a diagram showing an example of the analysis results.
  • FIG. 10 is a table showing the analysis results of the solder leakage spread suppressing structure shown in FIG. Indicates the relative value (%) of the stress generated at , based on the zero distance.
  • FIG. 11 is a diagram showing an example of a structure for suppressing solder leakage and spread.
  • Figure 11(a) shows a plan view of the ceramic circuit board seen from the front surface with solder below the terminals adhering to the conductive plate
  • Figure 11(b) shows a cross-sectional view of the ceramic circuit board seen from direction B. Show the front view.
  • FIG. 12 is a diagram showing an example of the analysis results.
  • FIG. 12 is a table showing the analysis results of the solder leakage spread suppressing structure shown in FIG. 11, and the items are the angle (°) of the slope portion 1e, and the angle of stress generated in the ceramic circuit board 11, with the angle being zero. The relative value (%) is shown.
  • FIG. 13 is a diagram showing an example of a structure for suppressing solder leakage and spread.
  • Figure 13(a) shows a plan view of the ceramic circuit board seen from the front surface with solder below the terminals adhering to the conductive plate
  • Figure 13(b) shows a cross-sectional view of the ceramic circuit board seen from direction B. Show the front view.
  • a local stepped portion 1d1 is provided to form a thinner part of the conductive plate 11b.
  • a step portion 1d1 having a step width of 0.15 mm is formed with respect to an end portion eg1 having a width of 1 mm of the conductive plate 11b.
  • FIG. 14 is a diagram showing an example of the analysis results.
  • Figure 14 is a table showing the analysis results of the solder leakage spread suppression structure shown in Figure 13, and the items are the distance (mm) from the end of the conductive plate to the solder attachment area, and the stress generated on the ceramic circuit board. Indicates the relative value (%) based on the zero distance.
  • the stress is reduced by 13% compared to the case where the distance from the end eg1 of the conductive plate 11b to the solder 13 attachment area is 0 mm.
  • the margin is slightly lower than in the case of FIG. 9, cracks in the ceramic circuit board 11 can be prevented by providing a local stepped portion 1d1 as shown in FIG.

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Abstract

セラミック回路基板の応力集中を緩和してセラミック回路基板のクラックの発生を防止する。　半導体装置（１０）は、セラミック回路基板（１１）、セラミック回路基板（１１）のおもて面に接合された端子（１２、１２－１）および半導体チップ（１８）を有する。セラミック回路基板（１１）は、絶縁板（１１ａ）、導電板（１１ｂ、１１ｂ－１）および金属板（１１ｃ）を有する。ベースプレート（１５）の面には、絶縁板（１１ａ）が搭載される。絶縁板（１１ａ）上には導電板（１１ｂ、１１ｂ－１）が搭載され、導電板（１１ｂ）上にはケース（１７）に設けられている端子（１２）が接合材（１３）を介して接合される。導電板（１１ｂ）の端部（ｅｇ１）の近傍には、溶融した接合材（１３）の漏れ広がりを抑制するための接合材漏れ広がり抑制構造（１）が設けられる。

Description

半導体装置
　本発明は、端子が基板に接合材で接合される半導体装置に関する。
　半導体装置は、パワーデバイスを含み、例えば、電力変換装置として利用されている。パワーデバイスは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などを含む半導体チップである。
　半導体チップ等を含む電子部品は、はんだを介してセラミック回路基板に配置される。また、セラミック回路基板は、絶縁板と、絶縁板上に形成される複数の導電板とを備えている。このような半導体装置では、はんだを溶融して固化させることで、電子部品またはリードフレーム等の端子を導電板に固着させる。しかし、溶融したはんだは、端子の接合領域外に流出してしまう場合があるため、はんだの流出を防止するための対策を行うことが重要になる。
　関連技術としては、例えば、回路板上のめっき膜に対してレーザ照射を行って酸化膜であるレジスト部を生成してはんだを弾く技術が提案されている（特許文献１）。また、銅回路パターンの表面に溶融はんだの流れ出しを阻止するはんだダムを形成する技術が提案されている（特許文献２）。さらに、銅板表面のはんだ付用領域とワイヤボンド用領域との間にはんだ流出を阻止する突条部を形成する技術が提案されている（特許文献３）。
　また、熱拡散板の周辺の成形加工により薄肉部を形成してはんだ層にかかる応力のバランスを図る技術が提案されている（特許文献４）。さらに、接合層が金属部材の端部から金属部材の厚みの０．１～１．０倍はみ出すようにして耐ヒートサイクル性を向上させる技術が提案されている（特許文献５）。さらにまた、セラミックス基板の主面にろう材層を介して金属板を接合し、ろう材層が、金属板に形成した金属回路パターンの側面よりも外方に張り出すように形成した技術が提案されている（特許文献６）。
特開２０２１－１１８３５０号公報 特開２００４－３６３２１６号公報 特開２０００－２８６２８９号公報 特開平７－２２１２６５号公報 特開平１０－１９０１７６号公報 特開平１１－３４０５９８号公報
　溶融したはんだが端子の接合領域外に流出して導電板の端部まではんだが濡れ広がると、例えば、ヒートサイクル試験を行った場合などにセラミック回路基板にクラック（割れ）が生じるおそれがある。これは、端子下のはんだの膨張収縮の影響をセラミック回路基板が受けて、はんだ周辺のセラミック回路基板に応力が集中してクラックが発生するものである。
　従来は、セラミック回路基板のクラックが発生しうるはんだ周辺の導電板の端部にＲ形状を設けて、はんだの膨張収縮による応力を緩和させることで、セラミック回路基板のクラックの発生を防止している。
　しかし、セラミック回路基板のクラックが発生しうる周辺部における半導体チップ搭載レイアウトに余裕がないと、導電板の端部にＲ形状を設けるといった対策を施すことが難しいという問題がある。
　図１５、図１６は導電板の端部にＲ形状を設けた構成の一例を示す図である。セラミック回路基板１００は、金属板（図示せず）上に絶縁板１１０が形成され、絶縁板１１０上に導電板１２０が形成されている。端子（図示せず）は、はんだ１３０ａ～１３０ｄにより導電板１２０に接合される。また、はんだ１３０ｂ、１３０ｄは、分離溝ｍ０に囲まれている。導電板１２０上の部品領域１２１～１２４は、半導体チップが搭載される領域である。
　ここで、端子下のはんだ１３０ａが溶融状態のときに、導電板１２０の端部ｅｇ０まではんだ１３０ａが濡れ広がる可能性がある。このため、セラミック回路基板１００のクラックが発生しうる可能性が高い導電板１２０の端部ｅｇ０に対して、Ｒ形状を設ける対策を行うことが考えられる。
　しかし、絶縁板端部から導電板端部の距離（額縁寸法）を保ち絶縁基準を満たすようにして図１５に示すように、端部ｅｇ０を含む導電板１２０の辺全体にＲ形状ｓｐ１を設けると、端部ｅｇ０の領域が削れてしまう。そして更に導電板１２０上の部品領域１２１、１２２の部分も削れてしまい、部品領域１２１、１２２に対して半導体チップを搭載することが困難になる。
　また、図１６に示すように、導電板１２０の端部ｅｇ０に局所的にＲ形状ｓｐ２を設ける対策が考えられる。図１７（ａ）に導電板の端部にＲ形状を設けた構成の対策前、図１７（ｂ）に対策後の一例を示す。図１７（ａ）の対策前の構造では、はんだ１３０ａが導電板１２０の端部ｅｇ０に達している。このような構造に対して導電板１２０の端部ｅｇ０に局所的なＲ形状ｓｐ２を設けるとなると、図１７（ｂ）の対策後の構造に示されるように、導電板１２０に設けられたＲ形状ｓｐ２が外側へ張り出してしまう。この場合、導電板１２０のＲ形状ｓｐ２の端部と絶縁基板１１０の端部との距離である額縁寸法ｓｚの確保が不可となり、絶縁基準を満たすことが困難になる。
　上述のように、導電板の辺にＲ形状に加工してセラミック回路基板の応力集中を緩和する従来の対策では、半導体チップ搭載レイアウトによって実施することが困難な場合がある。このため、半導体チップ搭載レイアウトに依拠することなく、はんだの濡れ広がりによるセラミック回路基板の応力集中を効果的に緩和して、セラミック回路基板のクラックの発生を防止する技術が要望されている。
　１つの側面では、本発明は、はんだの濡れ広がり範囲を抑制してセラミック回路基板の応力集中を緩和することで、セラミック回路基板のクラックの発生を防止した半導体装置を提供することを目的とする。
　上記課題を解決するために、半導体装置が提供される。半導体装置は、絶縁板と、絶縁板上に設けられた導電板と、導電板に接合材によって接合された端子とを備え、導電板の端部に、接合材が端部まで広がることを抑制する構造を備える。また、この構造は、接合材を非付着とすべき該端部の近傍の所定領域に設けられる。
　また、上記課題を解決するために、他の半導体装置が提供される。半導体装置は、絶縁板と、絶縁板上に設けられた導電板と、導電板に接合材によって接合された端子とを備え、導電板の端部に、接合材が端部まで広がることを抑制する構造を備える。また、この構造として導電板の端部に導電板の厚さが薄い部分が設けられ、導電板の厚さが薄い部分の境界まで接合材は付着し、導電板の厚さが薄い部分は接合材が非付着となっている。
　１側面によれば、セラミック回路基板の応力集中を緩和してセラミック回路基板のクラックの発生を防止することが可能になる。
　本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
本発明の半導体装置の構成の一例を示す図である。 導電板の端部からはんだの付着領域までの距離を示す図である。 導電板の端部からはんだの付着領域までの距離を示す図である。 導電板の端部からはんだの付着領域までの距離と応力との関係を示す図である。 解析結果の一例を示す図である。 はんだ漏れ広がり抑制構造の一例を示す図である。図６（ａ）は端子下のはんだが導電板に付着しているセラミック回路基板をおもて面から見た平面図を示し、図６（ｂ）はセラミック回路基板をＡ方向から見た側面図を示す。 はんだ漏れ広がり抑制構造の一例を示す図である。図７（ａ）は端子下のはんだが導電板に付着しているセラミック回路基板をおもて面から見た平面図を示し、図７（ｂ）はセラミック回路基板をＡ方向から見た側面図を示す。 はんだ漏れ広がり抑制構造の一例を示す図である。図８（ａ）は端子下のはんだが導電板に付着しているセラミック回路基板をおもて面から見た平面図を示し、図８（ｂ）はセラミック回路基板をＡ方向から見た側面図を示す。 はんだ漏れ広がり抑制構造の一例を示す図である。図９（ａ）は端子下のはんだが導電板に付着しているセラミック回路基板をおもて面から見た平面図を示し、図９（ｂ）はセラミック回路基板をＢ方向から見た横断面図を示す。 解析結果の一例を示す図である。 はんだ漏れ広がり抑制構造の一例を示す図である。図１１（ａ）は端子下のはんだが導電板に付着しているセラミック回路基板をおもて面から見た平面図を示し、図１１（ｂ）はセラミック回路基板をＢ方向から見た横断面図を示す。 解析結果の一例を示す図である。 はんだ漏れ広がり抑制構造の一例を示す図である。図１３（ａ）は端子下のはんだが導電板に付着しているセラミック回路基板をおもて面から見た平面図を示し、図１３（ｂ）はセラミック回路基板をＢ方向から見た横断面図を示す。 解析結果の一例を示す図である。 導電板の端部にＲ形状を設けた構成の一例を示す図である。 導電板の端部にＲ形状を設けた構成の一例を示す図である。 導電板の端部にＲ形状を設けた構成の対策前および対策後の一例を示す図である。図１７（ａ）は対策前の構造を示し、図１７（ｂ）は対策後の構造の一例を示す。
　以下、本実施の形態について図面を参照して説明する。なお、本明細書および図面において実質的に同一の構成を有する要素については、同一の符号を付することにより重複説明を省略する場合がある。また、以下の説明において、「上面」とは、紙面から見て上を向いた面を表す。同様に、「上」及び「上部」とは、紙面から見て上を向いた方向を指す。「下方」とは、紙面から見て下を向いた方向を指す。全ての図面でこのような方向性を意味する。「上面」、「上」、「上部」、「下方」は、相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。
　＜半導体装置の構成＞
　図１は本発明の半導体装置の構成の一例を示す図である。半導体装置１０の横断面図を示している。半導体装置１０は、セラミック回路基板１１、セラミック回路基板１１のおもて面に接続された端子１２、１２－１および半導体チップ１８を有している。
　セラミック回路基板１１は、絶縁板１１ａ、導電板１１ｂ、１１ｂ－１および金属板１１ｃを有する。導電板１１ｂ、１１ｂ－１および金属板１１ｃが例えば、銅箔パターンの場合には、絶縁板１１ａの両側それぞれに対して、導電板１１ｂ、１１ｂ－１および金属板１１ｃを直接接合したＤＣＢ（Direct Copper Bonding）基板を使用できる。
　ベースプレート１５の面に、セラミック回路基板１１が搭載され、セラミック回路基板１１の導電板１１ｂ上には、ケース１７に設けられている端子１２が接合材１３を介して接合される。
　導電板１１ｂの端部ｅｇ１の近傍には、溶融したはんだ１３の漏れ広がりを抑制するための接合材漏れ広がり抑制構造１が設けられている（詳細は後述する）。なお、接合材１３としては、はんだまたはろう材などが用いられるが、以降の説明では接合材をはんだとして説明する。
　一方、導電板１１ｂ－１上には、半導体チップ１８がはんだを介して接合される。ワイヤ１６－１は、半導体チップ１８の電極と、セラミック回路基板１１のリード電極となる導電板１１ｂとを接合する。ワイヤ１６－２は、導電板１１ｂ－１と、ケース１７に設けられている端子１２－１とを接合する。ワイヤ１６－１、１６－２による接合としては、超音波および荷重によるワイヤボンディングが行われる。
　また、ワイヤ１６－１、１６－２は、例えば、銅、アルミニウム等の導電性金属または鉄アルミ合金等の導電性合金を用いて、例えば、高耐圧装置に対して直径３００～５００μｍに形成される。
　半導体チップ１８が接合されたセラミック回路基板１１は、ケース１７に収容され、ケース１７とベースプレート１５とで囲まれた領域には、封止樹脂１９が充填されて封止される。なお、ケース１７とベースプレート１５とは接着剤等で固着される。
　ここで、セラミック回路基板１１の絶縁板１１ａは、例えば、窒化アルミニウム、窒化珪素、酸化アルミニウム等の絶縁性セラミックスであり、例えば、０．２～１ｍｍ厚の板状部材である。
　一方、セラミック回路基板１１の導電板１１ｂ、１１ｂ－１は、絶縁板１１ａの上面に設けられ、導電性に優れた材質により構成されている。このような材質は、例えば、銅、アルミニウム、または、少なくともこれらの１種を含む合金等により構成されている。導電板１１ｂ、１１ｂ－１の厚さは、例えば、０．２ｍｍである。
　また、導電板１１ｂ、１１ｂ－１には、半導体チップ１８の他に、必要に応じて、ボンディングワイヤ、リードフレームおよび接続端子等の配線部材並びに電子部品を適宜配置することができる。
　なお、導電板１１ｂ、１１ｂ－１の個数、配置位置並びに形状は、適宜設計により選択することができる。また、セラミック回路基板１１の金属板１１ｃは、銅、アルミニウム等の導電性金属を用いて、例えば０．１～１ｍｍの厚さで、絶縁板１１ａの下面に設けられる。
　ベースプレート１５は、例えば、放熱性の高い銅基板、アルミ炭化ケイ素複合材（Ａｌ－ＳｉＣ）基板等を採用することができる。半導体チップ１８は、シリコン、炭化シリコンまたは窒化ガリウムから構成されるパワーデバイスである。半導体チップ１８は、スイッチング素子を含む。スイッチング素子は、パワーＭＯＳＦＥＴ、ＩＧＢＴ等である。
　このような半導体チップ１８は、例えば、主電極としてドレイン電極（正極電極、ＩＧＢＴではコレクタ電極）とソース電極（負極電極、ＩＧＢＴではエミッタ電極）、制御電極としてゲート電極をそれぞれ備えている。
　また、半導体チップ１８は、ダイオード素子を含む。ダイオード素子は、例えば、ＳＢＤ（Schottky Barrier Diode）、ＰｉＮ（Ｐ-intrinsic-Ｎ）ダイオード等をスイッチング素子と逆並列に設けたＦＷＤ（Free Wheeling Diode）である。
　なお、導電板１１ｂ、１１ｂ－１には、必要に応じて、その他の電子部品を配置することもできる。電子部品は、例えば、コンデンサ、抵抗、サーミスタ、電流センサ、制御ＩＣ（Integrated Circuit）である。また、はんだ１３は、ボイドが発生しにくく、高温耐性を有する。例えば、このようなはんだ１３は、錫およびアンチモンを主成分とする合金である。なお、封止樹脂１９は、ゲル充填剤を用いることができる。
　＜導電板の端部からはんだの付着領域までの距離と応力との関係＞
　次に図２から図５を用いて、導電板の端部からはんだの付着領域までの距離と応力との関係について説明する。図２、図３は導電板の端部からはんだの付着領域までの距離を示す図である。図２、図３それぞれの状態ｓｔ１、ｓｔ２では、はんだ１３を介して端子１２が導電板１１ｂに接合されている状態が示されている。
　〔状態ｓｔ１〕導電板１１ｂの端部ｅｇ１からはんだ１３の付着領域１２ａまでの距離が０ｍｍの状態である。すなわち、はんだ１３が漏れ広がって導電板１１ｂの端部ｅｇ１まで到達しており、導電板１１ｂの端部ｅｇ１まではんだ１３が付着している状態である。
　〔状態ｓｔ２〕導電板１１ｂの端部ｅｇ１からはんだ１３の付着領域１２ａまでの距離が０．３ｍｍの状態である。すなわち、はんだ１３が導電板１１ｂの端部ｅｇ１まで漏れ広がらず、端部ｅｇ１からはんだ１３の付着領域１２ａまでの０．３ｍｍの区間において、はんだ１３が付着していない非付着領域１２ｂが存在する状態である。
　図４は導電板の端部からはんだの付着領域までの距離と応力との関係を示す図である。縦軸はセラミック回路基板１１にかかる応力であり、横軸は導電板１１ｂの端部ｅｇ１からはんだ１３の付着領域１２ａまでの距離（ｍｍ）である。
　線ｇ１は、解析結果を示している。導電板１１ｂの端部ｅｇ１からはんだ１３の付着領域１２ａまでの距離を大きくしていくと、応力が小さくなっていき、セラミック回路基板１１のクラックが発生する可能性が低下していく。
　図５は解析結果の一例を示す図である。図５は、解析結果を表にしたものであり、項目として、導電板１１ｂの端部ｅｇ１からはんだ１３の付着領域１２ａまでの距離（ｍｍ）、およびセラミック回路基板１１に発生する応力の、距離ゼロを基準とした相対値（％）を示す。
　図５において［距離（ｍｍ）、応力（％）］＝［０、１００］、［０．１、８８］、［０．３、７４］となっている。導電板１１ｂの端部ｅｇ１からはんだ１３の付着領域１２ａまでの距離に対して、距離を大きくするほどセラミック回路基板１１にかかる応力は減少する傾向を有する。したがって、例えば、図３に示すように距離を０．３ｍｍ程度確保することで、導電板１１ｂの端部ｅｇ１からはんだ１３の付着領域までの距離が０ｍｍの場合に比べて、およそ２６％応力が低下し、セラミック回路基板１１のクラック耐量が増加する。
　＜はんだ漏れ広がり抑制構造＃１＞
　次にはんだ１３が導電板１１ｂの端部ｅｇ１まで広がることを抑制する構造について、図６から図８を用いて説明する。図６ははんだ漏れ広がり抑制構造の一例を示す図である。図６（ａ）は端子下のはんだが導電板に付着しているセラミック回路基板をおもて面から見た平面図を示し、図６（ｂ）はセラミック回路基板をＡ方向から見た側面図を示す。
　導電板１１ｂに対してはんだ１３を非付着とすべき端部ｅｇ１の近傍の所定領域ｒ０には、凸部１ａが設けられて凸状の構造になっている。凸部１ａは例えば、はんだ接合の加熱温度で剥離や劣化が起こらない耐熱性の高い樹脂であり、熱硬化性樹脂を用いることができる。熱硬化性樹脂は例えば、エポキシ樹脂、フェノール樹脂、マレイミド樹脂、ポリエステル樹脂、ポリイミド樹脂、シリコーン系樹脂、ポリアミド樹脂などである。
　または、凸部１ａは、金属ワイヤである。金属ワイヤを導電板１１ｂの端部ｅｇ１の近傍の所定領域ｒ０に接合してダムワイヤを形成することもできる。金属ワイヤの材質は、例えば、金、銀、銅、アルミニウム、または、少なくともこれらの一種を含む合金である。導電板１１ｂへの接合は例えば超音波接合によって行うことができる。
　このように、導電板１１ｂに対してはんだ１３を非付着とすべき端部ｅｇ１の近傍の所定領域ｒ０に凸部１ａを設けることで、はんだ１３の導電板１１ｂの端部ｅｇ１への漏れ広がりを抑制してセラミック回路基板のクラックの発生を防止することができる。
　図７ははんだ漏れ広がり抑制構造の一例を示す図である。図７（ａ）は端子下のはんだが導電板に付着しているセラミック回路基板をおもて面から見た平面図を示し、図７（ｂ）はセラミック回路基板をＡ方向から見た側面図を示す。
　導電板１１ｂに対してはんだ１３を非付着とすべき端部ｅｇ１の近傍の所定領域ｒ０には、撥液部（レジスト）１ｂが設けられている。撥液部１ｂは、導電板１１ｂを酸化させて形成した酸化膜である。
　酸化膜は、例えば、ニッケル酸化膜である。このような酸化膜は、導電板１１ｂ上のめっき膜に対してレーザ照射を行うことにより、めっき膜が酸化されることで形成される。なお、レーザ照射は、連続的にレーザ光を発射するＣＷレーザ、断続的にレーザ光を照射するパルスレーザのいずれでもよい。
　このように、導電板１１ｂに対してはんだ１３を非付着とすべき端部ｅｇ１の近傍の所定領域ｒ０に撥液部１ｂを設けることで、はんだ１３の導電板１１ｂの端部ｅｇ１への漏れ広がりを抑制してセラミック回路基板のクラックの発生を防止することができる。
　図８ははんだ漏れ広がり抑制構造の一例を示す図である。図８（ａ）は端子下のはんだが導電板に付着しているセラミック回路基板をおもて面から見た平面図を示し、図８（ｂ）はセラミック回路基板をＡ方向から見た側面図を示す。
　導電板１１ｂに対してはんだ１３を非付着とすべき端部ｅｇ１の近傍の所定領域ｒ０には、凹部１ｃが設けられて凹状の構造になっている。凹部１ｃは、導電板１１ｂの端部ｅｇ１から所定距離ｄａ離れた位置に設けられている。また、凹部１ｃは、例えば、導電板１１ｂの端部ｅｇ１の辺Ｌ１に沿って設けられた長孔になっている。
　このように、導電板１１ｂに対してはんだ１３を非付着とすべき端部ｅｇ１の近傍の所定領域ｒ０に凹部１ｃを設けることで、はんだ１３の導電板１１ｂの端部ｅｇ１への漏れ広がりを抑制してセラミック回路基板のクラックの発生を防止することができる。
　＜はんだ漏れ広がり抑制構造＃２＞
　次にはんだ１３が導電板１１ｂの端部ｅｇ１まで広がることを抑制する構造について、図９から図１４を用いて説明する。なお、図９、図１１、図１３に示すはんだ漏れ広がり抑制構造は、導電板１１ｂの端部ｅｇ１に、導電板１１ｂの厚さが薄い部分を設けている構造を有するものである。
　図９ははんだ漏れ広がり抑制構造の一例を示す図である。図９（ａ）は端子下のはんだが導電板に付着しているセラミック回路基板をおもて面から見た平面図を示し、図９（ｂ）はセラミック回路基板をＢ方向から見た横断面図を示す。
　導電板１１ｂに対してはんだ１３を非付着とすべき端部ｅｇ１の近傍の所定領域ｒ１には、段差部１ｄが設けられて導電板１１ｂの厚さが薄い部分が形成されている。図９の例では、導電板１１ｂにおける５ｍｍ幅の端部ｅｇ１に対して段差幅が０．１５ｍｍの段差部１ｄが形成されている。
　図１０は解析結果の一例を示す図である。図１０は、図９のはんだ漏れ広がり抑制構造の解析結果を表にしたものであり、項目として、導電板１１ｂの端部ｅｇ１からはんだ１３の付着領域までの距離（ｍｍ）、セラミック回路基板１１に発生する応力の、距離ゼロを基準とした相対値（％）を示す。
　図１０において［距離（ｍｍ）、応力（％）］＝［０、１００］、［０．１５、７４］となっている。このように、導電板１１ｂに対してはんだ１３を非付着とすべき端部ｅｇ１の近傍の所定領域ｒ１に段差部１ｄを設けて、はんだ１３の付着領域までの距離を０．１５ｍｍ程度確保する。
　これにより、導電板１１ｂの端部ｅｇ１からはんだ１３の付着領域までの距離が０ｍｍの場合に比べて、およそ２６％応力が低下し、セラミック回路基板１１のクラック耐量が増加する。なお、この構造では、導電板端部のはんだ付着防止だけでなく、導電板の薄膜化により応力が低減するため、図４に示したような、導電板端部からはんだの付着領域までの距離を大きくしていく構造に比べて応力がより低くなる。
　図１１ははんだ漏れ広がり抑制構造の一例を示す図である。図１１（ａ）は端子下のはんだが導電板に付着しているセラミック回路基板をおもて面から見た平面図を示し、図１１（ｂ）はセラミック回路基板をＢ方向から見た横断面図を示す。
　導電板１１ｂに対してはんだ１３を非付着とすべき端部ｅｇ１の近傍の所定領域ｒ１には、勾配部１ｅが設けられて導電板１１ｂの厚さが薄い部分が形成されている。図１１の例では、導電板１１ｂにおける５ｍｍ幅の端部ｅｇ１に対して角度が４５°の勾配部１ｅが形成されている。
　図１２は解析結果の一例を示す図である。図１２は、図１１のはんだ漏れ広がり抑制構造の解析結果を表にしたものであり、項目として、勾配部１ｅの角度（°）、セラミック回路基板１１に発生する応力の、角度ゼロを基準とした相対値（％）を示す。
　図１２において［角度（°）、応力（％）］＝［０、１００］、［４５、７２］となっている。このように、導電板１１ｂに対してはんだ１３を非付着とすべき端部ｅｇ１の近傍の所定領域ｒ１に勾配部１ｅを設けることで、勾配が０°の場合と比べて、およそ応力が２８％低下し、セラミック回路基板１１のクラック耐量を確保することができる。なお、この構造では、図９、図１０に示した構造同様、導電板端部のはんだ付着防止だけでなく、導電板の薄膜化により応力が低減するため、図４に示したような、導電板端部からはんだの付着領域までの距離を大きくしていく構造に比べて応力がより低くなる。
　図１３ははんだ漏れ広がり抑制構造の一例を示す図である。図１３（ａ）は端子下のはんだが導電板に付着しているセラミック回路基板をおもて面から見た平面図を示し、図１３（ｂ）はセラミック回路基板をＢ方向から見た横断面図を示す。
　導電板１１ｂに対してはんだ１３を非付着とすべき端部ｅｇ１の近傍の所定領域ｒ２には、局所的な段差部１ｄ１が設けられて導電板１１ｂの厚さが薄い部分が形成されている。図１３の例では、導電板１１ｂの１ｍｍ幅の端部ｅｇ１に対して段差幅が０．１５ｍｍの段差部１ｄ１が形成されている。
　図１４は解析結果の一例を示す図である。図１４は、図１３のはんだ漏れ広がり抑制構造の解析結果を表にしたものであり、項目として、導電板の端部からはんだの付着領域までの距離（ｍｍ）、セラミック回路基板に発生する応力の、距離ゼロを基準とした相対値（％）を示す。
　図１４において［距離（ｍｍ）、応力（％）］＝［０、１００］、［０．１５、８７］となっている。このように、導電板１１ｂに対してはんだ１３を非付着とすべき端部ｅｇ１の近傍の所定領域ｒ２に段差部１ｄ１を設けて、はんだ１３の付着領域までの距離を０．１５ｍｍ程度確保する。
　これにより、導電板１１ｂの端部ｅｇ１からはんだ１３の付着領域までの距離が０ｍｍの場合に比べて、応力が１３％低下する。図９の場合と比べるとマージンは若干落ちるが、図１３のような局所的な段差部１ｄ１を設けることでも、セラミック回路基板１１のクラック発生を防止することができる。
　以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。さらに、前述した実施の形態のうちの任意の２以上の構成（特徴）を組み合わせたものであってもよい。
　上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
　１０　半導体装置
　１１　セラミック回路基板
　１１ａ　絶縁板
　１１ｂ、１１ｂ－１　導電板
　１１ｃ　金属板
　１２、１２－１　端子
　１３　接合材（はんだ）
　１５　ベースプレート
　１６－１、１６－２　ワイヤ（ボンディングワイヤ）
　１７　ケース
　１８　半導体チップ
　１９　封止樹脂
　ｅｇ１　端部
　１　接合材漏れ広がり抑制構造
　１ａ　凸部
　１ｂ　撥液部
　１ｃ　凹部
　１ｄ、１ｄ１　段差部
　１ｅ　勾配部
　ｓｔ１、ｓｔ２　状態
　１２ａ　付着領域
　１２ｂ　非付着領域
　ｇ１　線
　ｒ０、ｒ１、ｒ２　所定領域
　ｄａ　所定距離
　Ｌ１　辺
　Ｓｒ　応力値

Claims (11)

  1. 　絶縁板と、
    　前記絶縁板上に設けられた導電板と、
    　前記導電板に接合材によって接合された端子と、を備え、
    　前記導電板の端部に、前記接合材が前記端部まで広がることを抑制する構造を備え、
    　前記構造は前記接合材を非付着とすべき前記端部の近傍の所定領域に設けられる、
    　半導体装置。
  2. 　前記構造は凸状である、請求項１に記載の半導体装置。
  3. 　前記凸状の構造は樹脂からなる、請求項２に記載の半導体装置。
  4. 　前記凸状の構造は金属ワイヤを接合した部材である、請求項２に記載の半導体装置。
  5. 　前記構造は前記所定領域が酸化された撥液部である、請求項１に記載の半導体装置。
  6. 　前記撥液部は前記所定領域がレーザ照射による酸化膜である、請求項５に記載の半導体装置。
  7. 　前記構造は凹状であり、前記導電板の前記端部から所定距離離れた位置に設けられる、請求項１に記載の半導体装置。
  8. 　前記凹状の構造は前記導電板の前記端部の辺に沿って設けられた長孔である、請求項７に記載の半導体装置。
  9. 　絶縁板と、
    　前記絶縁板上に設けられた導電板と、
    　前記導電板に接合材によって接合された端子と、を備え、
    　前記導電板の端部に、前記接合材が前記端部まで広がることを抑制する構造を備え、
    　前記構造として前記導電板の端部に前記導電板の厚さが薄い部分が設けられ、前記導電板の厚さが薄い部分の境界まで前記接合材は付着し、前記導電板の厚さが薄い部分は前記接合材が非付着となっている、
    　半導体装置。
  10. 　前記導電板の厚さが薄い部分は、前記接合材を非付着とすべき前記端部の近傍の所定領域に設けられた段差である、請求項９に記載の半導体装置。
  11. 　前記導電板の厚さが薄い部分は、前記接合材を非付着とすべき前記端部の近傍の所定領域に設けられた勾配である、請求項９に記載の半導体装置。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221265A (ja) * 1994-01-28 1995-08-18 Hitachi Ltd パワー半導体モジュール
JP2004363216A (ja) * 2003-06-03 2004-12-24 Fuji Electric Holdings Co Ltd 半導体装置
WO2015151273A1 (ja) * 2014-04-04 2015-10-08 三菱電機株式会社 半導体装置
JP2017017204A (ja) * 2015-07-02 2017-01-19 三菱電機株式会社 半導体装置の製造方法
JP2017188534A (ja) * 2016-04-04 2017-10-12 株式会社デンソー 電子装置及びその製造方法
JP2021002637A (ja) * 2019-06-21 2021-01-07 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2021077790A (ja) * 2019-11-11 2021-05-20 三菱電機株式会社 半導体装置の製造方法
JP2021118350A (ja) * 2020-01-23 2021-08-10 富士電機株式会社 電子装置及び電子装置の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6952503B2 (ja) * 2017-06-07 2021-10-20 三菱電機株式会社 半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221265A (ja) * 1994-01-28 1995-08-18 Hitachi Ltd パワー半導体モジュール
JP2004363216A (ja) * 2003-06-03 2004-12-24 Fuji Electric Holdings Co Ltd 半導体装置
WO2015151273A1 (ja) * 2014-04-04 2015-10-08 三菱電機株式会社 半導体装置
JP2017017204A (ja) * 2015-07-02 2017-01-19 三菱電機株式会社 半導体装置の製造方法
JP2017188534A (ja) * 2016-04-04 2017-10-12 株式会社デンソー 電子装置及びその製造方法
JP2021002637A (ja) * 2019-06-21 2021-01-07 富士電機株式会社 半導体装置及び半導体装置の製造方法
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