WO2023238691A1 - 不揮発性記憶装置 - Google Patents

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WO2023238691A1
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semiconductor layer
oxide
gate electrode
insulating layer
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正治 小林
卓 李
俊郎 平本
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国立研究開発法人科学技術振興機構
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    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Definitions

  • One embodiment of the present invention relates to a nonvolatile storage device.
  • the present invention relates to a nonvolatile memory device having a three-dimensional stacked structure in which a plurality of nonvolatile memory elements are arranged in series.
  • FeFET Feroelectric Field Effect Transistor
  • hafnium oxide-based ferroelectric material as a gate insulating layer
  • the polarization characteristic curve (PV curve) of an antiferroelectric material which will be described later with reference to FIG. 1, has a unique shape that looks like two hysteresis loops connected, and is also called a butterfly curve.
  • the hysteresis loop on the plus side of the vertical axis of the butterfly curve (the hysteresis loop indicated by the bold line in FIG. 1) may be abbreviated as a plus loop
  • the hysteresis loop on the minus side of the vertical axis may be abbreviated as a minus loop.
  • antiferroelectric materials Due to such a uniquely shaped polarization characteristic curve, antiferroelectric materials have the property that when an electric field is applied, they polarize and have hysteresis, but when the electric field is reduced to zero, the polarization becomes almost zero. Therefore, simply using antiferroelectric material for the gate insulating layer does not work as a nonvolatile memory device.
  • Non-Patent Documents 1 to 3 describe an AFeFET (Anti-Ferroelectric Field Effect Transistor) using an anti-ferroelectric material as a gate insulating layer, with either a negative loop or a positive loop (hereinafter also referred to as "half hysteresis loop"). ) has been disclosed to operate as a pseudo non-volatile storage device.
  • Non-Patent Document 1 discloses a laminated structure in which an antiferroelectric material is provided as a dielectric layer.
  • Non-Patent Document 2 discloses an AFeFET with an IGZO semiconductor channel using an antiferroelectric material as a gate insulating layer.
  • Non-Patent Document 3 discloses a silicon semiconductor channel AFeFET using an antiferroelectric material as a gate insulating layer.
  • the flat band voltage is shifted using the work function difference between the semiconductor layer and the gate electrode, fixed charges existing inside the gate insulating layer, or dipoles provided at the interface of the gate insulating layer.
  • Non-Patent Document 4 describes the influence of dipoles provided at interfaces between various oxide layers and silicon oxide layers on flat band voltage.
  • FeFETs that have an oxide semiconductor as a channel and use a ferroelectric material as a gate insulating layer found that FeFETs that have an oxide semiconductor as a channel have insufficient erase operation. I discovered that there is a problem.
  • oxide semiconductors used in FETs have n-type conductivity, so the majority carriers are electrons. Therefore, a FeFET using an n-type oxide semiconductor as a channel can induce a sufficient amount of electrons into the channel to support polarization of the gate insulating layer during a programming operation.
  • FeFETs using an n-type oxide semiconductor as a channel cannot induce a sufficient amount of holes (minority carriers) into the channel to support the polarization of the gate insulating layer during the erase operation. There was a problem that it was insufficient.
  • None of the above conventional techniques recognizes the above-mentioned problems specific to oxide semiconductors, and when an n-type oxide semiconductor is used as a channel of a nonvolatile memory device, the erasing operation of the AFeFET is different from that of the FeFET. It does not solve the problem that the erase operation becomes insufficient like the erase operation.
  • the present invention has been made in view of the above problems, and an object of the present invention is to realize stable erase operation of AFeFETs in a nonvolatile memory device having a plurality of AFeFETs using an n-type oxide semiconductor as a channel. Make it one.
  • a nonvolatile memory device includes a plurality of nonvolatile memory elements, and the nonvolatile memory element includes a semiconductor layer containing a metal oxide, a gate electrode facing the semiconductor layer, and a semiconductor layer including a semiconductor layer.
  • the second material is an n-type semiconductor.
  • a nonvolatile memory device includes a plurality of nonvolatile memory elements, and the nonvolatile memory element includes a semiconductor layer containing a metal oxide, a gate electrode facing the semiconductor layer, and a semiconductor layer including a semiconductor layer.
  • the second material has an electron affinity greater than that of the material, and the second material is a p-type semiconductor.
  • a nonvolatile memory device includes a plurality of nonvolatile memory elements, and the nonvolatile memory element includes a semiconductor layer containing a metal oxide, a gate electrode facing the semiconductor layer, and a semiconductor layer including a semiconductor layer. a gate insulating layer made of an antiferroelectric material provided between the layer and the gate electrode, and an interface layer provided between the gate insulating layer and the gate electrode, The electron affinity of the first material constituting the semiconductor layer is smaller than the electron affinity of the second material constituting the semiconductor layer, the second material is an n-type semiconductor, and the interface layer is made of silicon oxide.
  • the gate insulating layer has a fixed charge of -2 ⁇ C/cm 2 to -1 ⁇ C/cm 2 . Good too.
  • the description "A to B” means “above A and below B”.
  • the metal oxide when the second material constituting the semiconductor layer is an n-type semiconductor, the metal oxide may be Sn oxide or a composite oxide of In and Zn;
  • the electron affinity of the first material may be 4.9 eV or less.
  • the first material when the second material constituting the semiconductor layer is an n-type semiconductor, the first material may be n-type doped Si and/or Ge.
  • the first material may be a metal material.
  • the metal oxide when the second material constituting the semiconductor layer is an n-type semiconductor, the metal oxide may be an oxide of In or a composite oxide of In, Ga, and Zn.
  • the first material may have an electron affinity of 4.3 eV or less.
  • the first material may be n-type doped Si and/or Ge.
  • the first material may be a metal material.
  • a nonvolatile memory device includes a plurality of nonvolatile memory elements, and the nonvolatile memory element includes a semiconductor layer containing a metal oxide, a gate electrode facing the semiconductor layer, and a semiconductor layer including a semiconductor layer. a gate insulating layer formed of an antiferroelectric material provided between the layer and the gate electrode, the metal oxide being Sn oxide or a composite oxide of In and Zn; The electron affinity of the first material constituting the electrode is 4.9 eV or less.
  • a nonvolatile memory device includes a plurality of nonvolatile memory elements, and the nonvolatile memory element includes a semiconductor layer containing a metal oxide, a gate electrode facing the semiconductor layer, and a semiconductor layer including a semiconductor layer.
  • the electron affinity of the first material constituting the gate electrode is 4.3 eV or less.
  • the antiferroelectric material may be a complex oxide represented by Hf x Zr 1-x O 2 (0 ⁇ x ⁇ 0.4).
  • the gate insulating layer may have a thickness of 5 nm or more and 50 nm or less, preferably 8 nm or more and 30 nm or less, and most preferably 10 nm or more and 20 nm or less.
  • FIG. 2 is a schematic diagram for explaining a polarization characteristic curve of an antiferroelectric material.
  • FIG. 3 is a diagram showing measurement results of electrical characteristics of a capacitor manufactured using an antiferroelectric material.
  • FIG. 3 is a diagram showing measurement results of electrical characteristics of a capacitor manufactured using an antiferroelectric material. It is a figure showing the model for simulation in AFeFET of one embodiment of the present invention.
  • 3A is a diagram showing simulation results of Id-Vg characteristics in the AFeFET model shown in FIG. 3A.
  • FIG. 3B is a diagram showing simulation results of operating point analysis in the AFeFET model shown in FIG. 3A.
  • FIG. 3B is a diagram showing simulation results of operating point analysis in the AFeFET model shown in FIG.
  • FIG. 3A is a diagram showing the dependence of Id-Vg characteristics on fixed charge in the AFeFET model shown in FIG. 3A.
  • FIG. 1 is a cross-sectional view showing a device structure in a nonvolatile memory device according to an embodiment of the present invention. 1 is a cross-sectional perspective view showing an element structure in a nonvolatile memory device according to an embodiment of the present invention. 1 is a cross-sectional view showing an element structure in a nonvolatile memory device according to an embodiment of the present invention.
  • FIG. 3 is a diagram showing a cross-sectional TEM photograph of a prototype nonvolatile memory device in the vicinity of a trench.
  • FIG. 3 is a diagram showing Id-Vg characteristics measured using a nonvolatile memory device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing the results of measuring the rewriting durability at room temperature of a nonvolatile storage device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing the results of measuring the retention characteristics at room temperature of a nonvolatile memory device according to an embodiment of the present invention.
  • FIG. 7 is a diagram showing simulation results of Id-Vg characteristics when the carrier concentration (N d ) of an oxide semiconductor layer is changed in an AFeFET model.
  • FIG. 7 is a diagram showing simulation results of operating point analysis when the carrier concentration (N d ) of an oxide semiconductor layer is changed in an AFeFET model.
  • FIG. 3 is a diagram showing the dependence of a memory window on the carrier concentration (N d ) of an oxide semiconductor layer in an AFeFET model.
  • FIG. 7 is a diagram showing simulation results of Id-Vg characteristics when changing the film thickness (t OS ) of an oxide semiconductor layer in an AFeFET model.
  • FIG. 7 is a diagram showing simulation results of operating point analysis when the film thickness (t OS ) of an oxide semiconductor layer is changed in an AFeFET model.
  • FIG. 3 is a diagram showing the dependence of a memory window on the film thickness (t OS ) of an oxide semiconductor layer in an AFeFET model.
  • FIG. 7 is a diagram showing simulation results of Id-Vg characteristics when changing the film thickness (t AFe ) of an antiferroelectric layer in an AFeFET model.
  • FIG. 7 is a diagram showing simulation results of operating point analysis when the film thickness (t AFe ) of the antiferroelectric layer is changed in the AFeFET model.
  • FIG. 3 is a diagram showing the dependence of the memory window on the film thickness (t AFe ) of the antiferroelectric layer in the AFeFET model.
  • FIG. 7 is a diagram showing simulation results of Id-Vg characteristics when changing the composition of an antiferroelectric layer in an AFeFET model.
  • FIG. 7 is a diagram showing simulation results of operating point analysis when changing the composition of an antiferroelectric layer in an AFeFET model.
  • FIG. 7 is a diagram showing simulation results of Id-Vg characteristics when the fixed charge of an antiferroelectric layer is changed in an AFeFET model.
  • FIG. 7 is a diagram showing simulation results of operating point analysis when the fixed charge of the antiferroelectric layer is changed in the AFeFET model.
  • the temperature condition for simulation is room temperature.
  • This technical concept is based on the above-mentioned capacitor structure, in which the load curve of the FET (described later with reference to FIGS. 3A and 3C), which intersects with the polarization characteristic curve of the antiferroelectric material, is shifted in the positive direction of the horizontal axis by applying a built-in voltage. By doing so, a positive loop is used.
  • a positive loop is used in the case of a nonvolatile memory device that has a p-type oxide semiconductor as a channel.
  • FIG. 1 is a schematic diagram for explaining the polarization characteristic curve of an antiferroelectric material.
  • the horizontal axis represents the electric field
  • the vertical axis represents the polarization value (charge amount per unit area).
  • the polarization characteristic curve of an antiferroelectric material exhibits a butterfly-type hysteresis loop consisting of two half-hysteresis loops, as shown in FIG. In this case, even if a large positive electric field is applied to the polarized state (programmed state) or a large negative electric field is applied to the polarized state (erased state), the polarization will almost disappear when the electric field becomes zero. Has no residual polarization. Therefore, although antiferroelectric materials cannot be used as memories in nonvolatile storage devices as they are, a method has been proposed in which antiferroelectric materials can be used as memories by using a half-hysteresis loop.
  • Non-Patent Document 1 proposes a method of applying a built-in voltage instead of an external bias voltage and using a half hysteresis loop.
  • Non-Patent Document 2 discloses an antiferroelectric FET whose channel is IGZO, which is an n-type oxide semiconductor.
  • Non-Patent Document 2 discloses a configuration in which an external bias voltage is applied to an AFeFET, and a configuration in which a polarization characteristic curve (butterfly curve) of an antiferroelectric is shifted in the positive direction of the horizontal axis to use a negative loop. There is.
  • Non-Patent Document 2 proposes a configuration in which a built-in voltage is applied by changing the gate electrode material from TiN to Pt as a specific method for shifting the polarization characteristic curve.
  • the antiferroelectric layer when a negative loop is adopted, the antiferroelectric layer is in a non-polarized state during programming, and is in a polarized state during erasing. At this time, the semiconductor layer corresponds to a depleted state during programming, and corresponds to a state where hole carriers are induced during erasing.
  • the operation of the AFeFET when a negative loop is adopted matches the characteristics of a silicon semiconductor, but does not match the characteristics of an n-type oxide semiconductor in which hole carriers are difficult to generate.
  • the present inventors came up with a configuration that uses a positive loop, contrary to the conventional technology.
  • the antiferroelectric layer is in a polarized state during programming, and is in a non-polarized state during erasing.
  • the semiconductor layer corresponds to a state in which electron carriers are induced during programming, and corresponds to a depleted state during erasing. Therefore, the operation of the AFeFET when the positive loop is adopted is considered to match the characteristics of an n-type oxide semiconductor.
  • the present inventors created a FET load curve 10 (described later using FIGS. 3A and 3C) that intersects the antiferroelectric polarization characteristic curve shown in FIG. It was shifted in the positive direction of the horizontal axis so that the antiferroelectric material maintains its polarized state when the external voltage is zero. That is, as shown in FIG. 1, the present inventors set the operating point of the FET (the intersection of the polarization characteristic curve and the load curve 10) near the center of the positive loop shown by the bold line. . The present inventors adopted a configuration in which the antiferroelectric material is used as a pseudo ferroelectric material by using the above-mentioned operating point for reading the program state and erased state.
  • an AFeFET using an antiferroelectric material for the gate insulating layer is similar to a FeFET using a ferroelectric material for the gate insulating layer. It can be made to work.
  • the polarization value Pp indicates a positive value; Pe exhibits a value almost close to zero.
  • the polarization value Pp is positive, the n-type oxide semiconductor can induce a sufficient amount of electrons (majority carriers) to support polarization.
  • the polarization value Pe is zero (or very small), the n-type oxide semiconductor can sufficiently support polarization even if fewer holes, which are minority carriers, are induced. In other words, a sufficient erase operation can be achieved even with an n-type oxide semiconductor that has a property of being difficult to induce holes.
  • FIGS. 2A and 2B are diagrams showing the measurement results of the electrical characteristics of a capacitor manufactured using an antiferroelectric material.
  • FIG. 2A shows a PV curve in which voltage is plotted on the horizontal axis and polarization value (charge amount per unit area) is plotted on the vertical axis.
  • FIG. 2B shows an IV curve in which voltage is plotted on the horizontal axis and current density is plotted on the vertical axis.
  • the structure of the capacitor was an asymmetric structure in which zirconium oxide (zirconia) was sandwiched between an n-type silicon layer and a titanium nitride layer. With this structure, a built-in voltage is applied to the capacitor, and the load curve 10 shown in FIG. 1 is shifted in the positive direction of the horizontal axis. Since an offset voltage of 1.5 V is added to the voltage applied to the capacitor, the voltage sweep range is asymmetrical.
  • the voltage was an alternating current voltage of 1 kHz.
  • FIGS. 2A and 2B it can be seen that as the voltage sweep range is narrowed, the double hysteresis loop (butterfly curve) changes to a single hysteresis loop.
  • Figure 2B when the voltage is varied with the maximum sweep width, two current peaks are observed in the positive and negative directions, whereas when the voltage is varied with the minimum sweep width, two current peaks are observed. In this case, only one current peak is observed in the positive direction and one in the negative direction.
  • FIG. 2B shows that by narrowing the voltage sweep range, only one of the two half-hysteresis loops exhibited by the antiferroelectric material can be used. Note that in FIG. 2B, the current peak in the negative direction near ⁇ 4.5V is due to leakage current, but the current peak is superimposed near ⁇ 3.5V. Further, the current peak in the positive direction around 6.5V is also caused by leakage current.
  • the load curve of the AFeFET is shifted in the horizontal axis direction by the asymmetric electrode structure, and the sweep range of the voltage applied between the electrodes is appropriately adjusted.
  • the capacitor structure of this embodiment polarization in the programmed state and the erased state can be maintained even when the voltage becomes zero by using only one of the two half hysteresis loops.
  • the positive loop of the two half-hysteresis loops exhibited by the antiferroelectric material due to the asymmetric electrode structure is used.
  • the present inventors when manufacturing a nonvolatile memory device using an n-type oxide semiconductor as a channel, the present inventors used an antiferroelectric material as a gate insulating layer, and the polarization characteristic curve of the antiferroelectric material We have found that it is effective to selectively use the plus loop.
  • This configuration overcomes the problem unique to n-type oxide semiconductors, such as difficulty in inducing hole carriers, and provides a highly reliable nonvolatile memory device that effectively utilizes the advantages of n-type oxide semiconductors. It can be realized.
  • FIG. 3A is a diagram showing a simulation model for an AFeFET according to an embodiment of the present invention.
  • the AFeFET of this embodiment can be represented by a model in which an antiferroelectric capacitor whose dielectric is an antiferroelectric and a MOS transistor whose channel is an oxide semiconductor are connected in series.
  • the antiferroelectric capacitor is a Preisach model
  • the MOS transistor is a junctionless FET model. It is also assumed that a fixed charge exists at the node between the antiferroelectric capacitor and the MOS transistor.
  • V g is the source-gate voltage (hereinafter referred to as "gate voltage") of the modeled AFeFET (hereinafter referred to as "AFeFET model").
  • the gate voltage is divided into a first voltage (V AFe ) applied to the ferroelectric capacitor component and a second voltage (V MOS ) applied to the MOS transistor.
  • FIG. 3B is a diagram showing simulation results of Id-Vg characteristics in the AFeFET model shown in FIG. 3A.
  • the horizontal axis is the gate voltage (V g ), and the vertical axis is the drain current.
  • the gate length (corresponding to the channel length) and gate width were each set to 50 ⁇ m.
  • the source-drain voltage (Vds) was set to 0.1V, and the gate voltage was swept from -5V to 1V. Further, -2.5V was set as the flat band voltage (V FB ).
  • V FB flat band voltage
  • FIG. 3C is a diagram showing simulation results of operating point analysis in the AFeFET model shown in FIG. 3A.
  • the horizontal axis is the first voltage (V AFe ) applied to the antiferroelectric capacitor, and the vertical axis is the polarization value (charge amount per unit area).
  • V AFe first voltage
  • the vertical axis is the polarization value (charge amount per unit area).
  • the polarization characteristic curve 31 of the antiferroelectric capacitor and the load curve 32 of the MOS transistor are shown superimposed.
  • the dotted line portion of the polarization characteristic curve 31 indicates the polarization characteristic in the programmed state, and the solid line portion indicates the polarization characteristic in the erased state.
  • the load curve 32 of the MOS transistor shows the difference between the gate voltage V g and the first voltage when the first voltage (V AFe ) applied to the antiferroelectric capacitor is swept when a certain gate voltage V g is applied.
  • 2 is a curve plotting a change in the amount of dielectric charge (the amount of charge induced in the channel) of a MOS transistor to which a second voltage (V MOS ) corresponding to the difference in V AFe is applied.
  • the load curve 32 of the MOS transistor is shown for each case where the gate voltage V g applied to the gate of the AFeFET model is -3.2V, -1V, and 1.5V.
  • the polarization characteristic curve 31 and the load curve 32 intersect at two points.
  • the point where such polarization characteristic curve 31 and load curve 32 intersect is called an operating point.
  • Operating point 33 is the operating point when the AFeFET is in the programmed state
  • operating point 34 is the operating point when the AFeFET is in the erased state. The farther apart the operating points 33 and 34 are, the easier it is to distinguish between the programmed state and erased state of the AFeFET.
  • the load curve 32 changes from side to side in response to changes in the flat band voltage (V FB ) of the AFeFET.
  • V FB flat band voltage
  • the load curve 32 changes depending on the work function difference between the material forming the gate electrode of the AFeFET and the material forming the semiconductor layer.
  • the load curve 32 also changes due to the interfacial dipole resulting from the interfacial layer between the gate electrode and the gate insulating layer. That is, by adjusting the work function difference or the interface dipole, the position of the load curve 32 in the left-right direction can be changed, and the operating point can be shifted to an appropriate position.
  • a specific method for adjusting the operating point of the AFeFET will be described below.
  • the load curve 32 shown in FIG. 3C can be shifted in the positive or negative direction of the horizontal axis by adjusting the flat band voltage V FB of the AFeFET.
  • the load curve 32 is shifted to the positive side.
  • One way to do this is to make the work function of the material that makes up the gate electrode of the AFeFET smaller than the work function of the material that makes up the semiconductor layer. Note that the work function of the semiconductor layer changes depending on the position of the Fermi level, that is, the carrier concentration.
  • the work function of a metal matches the electron affinity, and the work function of a semiconductor layer becomes approximately equal to the electron affinity when the carrier concentration is high, so the electron affinity may be used as an index.
  • the above-mentioned means can be rephrased as making the electron affinity (ie, work function) of the material constituting the gate electrode of the AFeFET smaller than the electron affinity of the material constituting the semiconductor layer.
  • metals with a work function of 3.4 eV or less As metals with low work functions, metal materials containing alkali metals or alkaline earth metals (for example, Cs, Ca, etc.) or lanthanoids (for example, La, Eu, etc.) are known. However, since these materials have high activity, there are many restrictions on their use as materials for gate electrodes when considering actual manufacturing processes.
  • an n-type oxide semiconductor is used as the semiconductor layer
  • a material having a smaller work function (that is, electron affinity) than the n-type oxide semiconductor used as the semiconductor layer is used as the material for the gate electrode.
  • a conductive material whose work function is 0.1 eV or more (preferably 0.4 eV or more) smaller than that of the n-type oxide semiconductor used as the semiconductor layer is used.
  • a metal material or a semiconductor material doped with impurities can be used.
  • the gate electrode material As a material, n-type doped silicon (n-type silicon) or n-type doped germanium (n-type germanium) having a work function of about 4.0 eV may be used. Further, as a material constituting the semiconductor layer, a material having a larger work function than indium oxide or IGZO, such as tin oxide (SnO x ) with a work function of about 4.8 eV, or In and Zn with a work function of about 5.0 eV.
  • TiN titanium nitride
  • n-type silicon with a work function of about 4.0 eV
  • TiN titanium nitride
  • a stacked gate structure may be used in which TiN is provided in a portion in contact with the gate insulating layer and a metal layer such as tungsten (W) is provided thereon.
  • ITO indium tin oxide
  • ZnO:Al aluminum-doped zinc oxide
  • a negative loop may be used by using a material with a larger work function (that is, electron affinity) than the p-type oxide semiconductor as the material for the gate electrode.
  • p-type oxide semiconductors include NiO, Cu 2 O, ⁇ -TeO 2 , CuCo 2 O 4 , CuAlO 2 , LaCuOSe, CuRhO 2 , SnO, Ta 2 SnO 6 , and Sn 2 Nb 2 O 7 .
  • the material for the gate electrode it is preferable to use, for example, RuOx or Pt, which has a work function of 5.3 to 5.4 eV.
  • the load curve 32 shown in FIG. 3C can be shifted to the plus side (positive direction) due to the difference in work function (or difference in electron affinity) between the material constituting the gate electrode and the material constituting the semiconductor layer. I can do it.
  • the work function difference cannot be increased due to restrictions in material selection, it may not be possible to shift the operating point to an appropriate position based on the work function difference alone. In such a case, it is desirable to also use adjustment using fixed charges and/or interfacial dipoles as described below.
  • a fixed charge is a fixed charge that exists within or at an interface of an insulating layer.
  • zirconium oxide (ZrO 2 ) is used as the antiferroelectric material as in this embodiment, oxygen vacancies in the film act as positive fixed charges. Since positive fixed charges shift the load curve 32 shown in FIG. 3C to the negative side, it is preferable that the number of positive fixed charges in the gate insulating layer is small.
  • the gate insulating layer made of antiferroelectric material preferably has a fixed charge of -3 ⁇ C/cm 2 to 2 ⁇ C/cm 2 , and -2 ⁇ C/cm 2 More preferably, it has a fixed charge of ⁇ -1 ⁇ C/cm 2 .
  • the amount of negative fixed charges existing inside the gate insulating layer can be determined by adjusting the film quality of the gate insulating layer depending on the film formation conditions, or by intentionally adding negative fixed charges in the gate insulating layer after forming the gate insulating layer. It can be adjusted by adding an ionic species that acts as a. For example, the amount of negative fixed charges may be adjusted by adding ion species that act as negative fixed charges by ion implantation, plasma treatment, or the like after forming the gate insulating layer.
  • FIG. 4A is a diagram showing simulation results of operating point analysis in the AFeFET model shown in FIG. 3A.
  • the basic content is the same as in FIG. 3C, but in FIG. 4A, the gate voltages V g -V FB applied to the gate of the AFeFET model are -0.5V, 1.25V, and 3V, respectively.
  • a load curve 32 is shown.
  • the flat band voltage V FB is -1V.
  • the fixed charge is varied in the range of -3 ⁇ C/cm 2 to 0 ⁇ C/cm 2 for each load curve.
  • FIG. 4A the fixed charge is varied in the range of -3 ⁇ C/cm 2 to 0 ⁇ C/cm 2 for each load curve.
  • each load curve 32 has a region (hereinafter referred to as a "flat region") in which the charge density is constant with respect to changes in the first voltage (V AFe ) below the curve.
  • V AFe first voltage
  • the MOS transistor operates in a subthreshold region.
  • the operating point when the AFeFET is in the erased state, the operating point is close to the subthreshold region, so that not much drain current flows. Conversely, the operating point 33 of the programmed state is located above the load curve 32, ie, far from the flat region 35. That is, when the AFeFET is in the programmed state, a large drain current flows.
  • the load curve 32 moves upward, and the read current in the erased state of the AFeFET tends to decrease, whereas the read current in the programmed state tends to decrease. It tends not to change as much as the read current in the erased state. That is, by increasing the negative fixed charge, the ratio of the drain current during read in the programmed state to the drain current during read in the erased state (hereinafter referred to as "drain current ratio during read") of the AFeFET increases. Therefore, the identifiability of the stored information (information of "1" or "0") in the AFeFET is improved.
  • the gate insulating layer made of antiferroelectric material has a fixed charge of -3 ⁇ C/cm 2 to 2 ⁇ C/cm 2 , and a fixed charge of -2 ⁇ C/cm 2 to -1 ⁇ C/cm 2 . More preferably, it has a fixed charge.
  • the reason why it is preferable to set the fixed charge in the gate insulating layer to -3 ⁇ C/cm 2 or more is that from the viewpoint of reliability as an AFeFET, the presence of an excessive amount of fixed charge in the gate insulating layer can cause deterioration. .
  • the shape of the polarization characteristic curve 31 of the antiferroelectric material is not limited to this example. You may let them. For example, when zirconium oxide is used as the antiferroelectric material, adding hafnium causes the polarization characteristic curve 31 to approach the polarization characteristic curve of the ferroelectric material. In this case as well, the operating point 34 in the erased state of the AFeFET approaches the flat region 35 of the load curve 32, as in the case of increasing the negative fixed charge described above, so the drain current ratio during reading is increased. Can be made larger.
  • the difference between the threshold voltage in the programmed state and the threshold voltage in the erased state has been defined as a memory window.
  • the ratio of the drain current during read in the programmed state to the drain current during read in the erased state is defined as the memory window. This is desirable.
  • the gate voltage during reading is preferably set to a voltage at which the AFeFET is turned on in both the programmed state and the erased state.
  • the load curve of the MOS transistor in this case corresponds to the load curve 32 in FIG. 4A when V g ⁇ V FB is ⁇ 0.5V (the load curve 32 at the left end in FIG. 4A). That is, the operating point exists in a region where the polarization characteristic curve 31 is almost closed. Therefore, the operating point in the programmed state and the operating point in the erased state are very close to each other, making it impossible to effectively utilize the hysteresis loop shown in FIG. 4A.
  • the present inventors decided to define the above-mentioned drain current ratio during read as the memory window. That is, in FIG. 4A, using the drain current ratio when operating at a position where the vertical width of the hysteresis loop is wide (for example, the position of load curve 32 when V g - V FB is 1.25 V), We decided to evaluate the identifiability of memory information.
  • FIG. 4B is a diagram showing the dependence of the Id-Vg characteristic on the fixed charge in the AFeFET model shown in FIG. 3A.
  • the straight line where the gate voltage is around 0.16 V is the gate voltage at the time of reading.
  • the drain current ratio at the time of reading is determined using the drain current at the intersection of the above-mentioned straight line and the Id-Vg characteristic curve in FIG. 4B.
  • the drain current in the programmed state (the upper curve group in FIG. 4B) and the drain current in the erased state (the lower curve group in FIG. 4B) of the AFeFET model shown in FIG. 3A is Evaluate the ratio as a memory window.
  • the drain current in the programmed state does not significantly depend on the value of the fixed charge, but the drain current in the erased state depends on the value of the fixed charge.
  • the memory window (drain current ratio during read) of the AFeFET increases as the amount of negative fixed charge existing inside or at the interface of the gate insulating layer increases.
  • the gate insulating layer made of antiferroelectric material has a fixed charge of -3 ⁇ C/cm 2 to 2 ⁇ C/cm 2 , and -2 ⁇ C/cm 2 . It can be seen that it is more preferable to have a fixed charge of /cm 2 to -1 ⁇ C/cm 2 .
  • An interface dipole is a dipole caused by an interface layer existing between two layers.
  • an interface layer is provided between the gate insulating layer and the gate electrode, and a dipole caused by the interface layer is used to shift the load curve 32 in the left-right direction.
  • the flat band voltage of the AFeFET model shown in FIG. 3A is shifted, and as a result, the load curve 32 is shifted.
  • covalent silicon oxide (SiO 2 ) or germanium oxide (GeO 2 ) is used as the interface layer, and a dipole is formed with silicon oxide or germanium oxide and a gate insulating layer that is a high-k material.
  • a dipole is formed with a stacked structure of silicon oxide and zirconium oxide.
  • oxide ions move from zirconium oxide, which has a large spatial density of oxygen atoms, to silicon oxide, which has a small spatial density of oxygen atoms, so that the zirconium oxide becomes oxygen deficient and becomes positively charged.
  • silicon oxide becomes negatively charged. Therefore, a dipole is generated in which the silicon oxide side is negative and the zirconium oxide side (gate insulating layer side) is positive.
  • the gate electrode side is negative and the semiconductor layer side is positive. It is preferable to form a dipole in the direction. That is, in the case of this embodiment, a structure is used in which a layer made of silicon oxide is provided as an interface layer between a gate insulating layer made of zirconium oxide and a gate electrode. That is, the AFeFET of this embodiment has a stacked structure composed of oxide semiconductor/zirconium oxide/silicon oxide/gate electrode.
  • silicon oxide or germanium oxide is provided as an interface layer between the gate insulating layer (zirconium oxide) made of a high dielectric constant material and the gate electrode, and a dipole is formed due to the interface layer.
  • the flat band voltage of the AFeFET can be shifted by this. Thereby, the load curve 32 shown in FIG. 3C can be shifted and the position of the operating point of the AFeFET can be adjusted appropriately.
  • the thickness of the interface layer is preferably 0.5 nm or more and 5 nm or less, more preferably 1 nm or more and 2 nm or less.
  • the interface layer is formed by an ALD method.
  • FIG. 5A is a cross-sectional view showing the device structure of a nonvolatile storage device 100 according to an embodiment of the present invention.
  • the nonvolatile memory device 100 shown in FIG. 5A has a three-dimensional stacked structure in which a plurality of nonvolatile memory elements 20 (see FIG. 5B) are three-dimensionally integrated.
  • the plurality of nonvolatile memory elements 20 share a cylindrical semiconductor layer 210 that functions as a channel, and are arranged in series along the longitudinal direction of the semiconductor layer 210.
  • the nonvolatile memory element 20 is an AFeFET having a gate insulating layer 220 made of antiferroelectric material.
  • a source electrode 120 is provided on the substrate 110.
  • a silicon substrate having an insulating surface, a metal substrate, or the like can be used.
  • a metal material containing titanium, aluminum, tungsten, tantalum, molybdenum, copper, etc., or a compound material containing these metal materials can be used.
  • an n-type semiconductor substrate for example, an n-type silicon substrate
  • the source electrode 120 shown in FIG. 5A can be omitted.
  • the plurality of nonvolatile memory elements 20 are arranged in series between the source electrode 120 and the drain electrode 130.
  • the semiconductor layer 210 is electrically connected to the source electrode 120 and the drain electrode 130. That is, in the nonvolatile memory device 100, the plurality of nonvolatile memory elements 20 also share the source electrode 120 and the drain electrode 130.
  • the source electrode 120 is electrically connected to a source terminal 140 made of a metal material.
  • Drain electrode 130 is electrically connected to drain terminal 150 made of a metal material.
  • the drain terminal 150 is connected to a bit line (not shown) of the nonvolatile memory device 100.
  • each of the plurality of gate electrodes 230 is electrically connected to the gate terminal 160.
  • the plurality of gate terminals 160 are connected to word lines (not shown) of the nonvolatile memory device 100.
  • the source terminal 140, the drain terminal 150, and the gate terminal 160 are connected to a passivation layer 170, an insulating layer 240 disposed between each gate electrode 230, or an insulating layer 240 disposed between the source electrode and the lowest gate electrode 230.
  • the layer 240 is electrically connected to the source electrode 120, the drain electrode 130, and the gate electrode 230 through contact holes provided in the layer 240, respectively.
  • FIG. 5B is a cross-sectional perspective view showing the element structure in the nonvolatile memory device 100 according to an embodiment of the present invention. Specifically, FIG. 5B is an enlarged view of the portion surrounded by the frame line 200 (the portion corresponding to the three nonvolatile storage elements 20) in the nonvolatile storage device 100 shown in FIG. 5A.
  • the nonvolatile memory element 20 of this embodiment is an AFeFET configured with a semiconductor layer 210, a gate insulating layer 220, and a gate electrode 230.
  • the plurality of nonvolatile memory elements 20 share the semiconductor layer 210 and the gate insulating layer 220.
  • the semiconductor layer 210 is a cylindrical member that functions as a channel of the nonvolatile memory element 20.
  • the semiconductor layer 210 includes a metal oxide.
  • the semiconductor layer 210 is made of indium oxide (InO x ).
  • the thickness of the semiconductor layer 210 is 5 nm or more and 15 nm or less (preferably 8 nm or more and 10 nm or less).
  • the semiconductor layer 210 is formed using an ALD (Atomic Layer Deposition) method.
  • ALD Atomic Layer Deposition
  • other methods may be used as long as the semiconductor layer 210 can be formed with a uniform thickness on the inner wall of the trench.
  • the semiconductor layer 210 is not limited to indium oxide, and other metal oxides can also be used.
  • a metal oxide called IGZO may be used as the semiconductor layer 210.
  • IGZO is a metal oxide that exhibits semiconductor properties, and is a compound material composed of indium, gallium, zinc, and oxygen.
  • IGZO is an oxide containing In, Ga, and Zn, or a mixture of such oxides.
  • the composition of IGZO is preferably In 2-x Ga x O 3 (ZnO) m (0 ⁇ x ⁇ 2, m is a natural number of 0 or less than 6), more preferably InGaO 3 (ZnO) m (m is a natural number less than 0 or 6), most preferably InGaO 3 (ZnO).
  • tin oxide (SnO 2 ), IZO (a metal oxide containing In and Zn), zinc oxide (ZnO), etc. can be used.
  • the semiconductor layer 210 is not limited to a single layer structure, but may have a stacked layer structure.
  • a semiconductor layer having a stacked structure including a first semiconductor layer and a second semiconductor layer having a wider band gap than the first semiconductor layer may be used.
  • the gate insulating layer 220 is made of antiferroelectric material.
  • zirconium oxide ZrO 2
  • the antiferroelectric material that can be used in this embodiment is not limited to zirconium oxide, and other materials exhibiting antiferroelectric properties may also be used.
  • a material obtained by adding hafnium to zirconium oxide may be used as the gate insulating layer 220.
  • the shape of the polarization characteristic curve (butterfly curve) of zirconium oxide can be changed. For example, in Hf x Zr 1-x O 2 , 0 ⁇ x ⁇ 0.5 is preferable, 0 ⁇ x ⁇ 0.4 is more preferable, and 0 ⁇ x ⁇ 0.3 is most preferable.
  • the gate insulating layer 220 is formed with a thickness of 10 nm using the ALD method.
  • the film thickness of the gate insulating layer 220 is not limited to this example, and can be, for example, 5 nm or more and 20 nm or less (preferably 8 nm or more and 18 nm or less).
  • the gate insulating layer 220 is provided so as to be in contact with the side surface of the semiconductor layer 210 and to surround the semiconductor layer 210. That is, the gate insulating layer 220 can be said to be a cylindrical member having the cylindrical semiconductor layer 210 inside.
  • the gate insulating layer 220 of this embodiment has a fixed charge of ⁇ 3 ⁇ C/cm 2 to 2 ⁇ C/cm 2 (preferably a fixed charge of ⁇ 2 ⁇ C/cm 2 to ⁇ 1 ⁇ C/cm 2 ).
  • the gate electrode 230 functions as a gate that controls programming or erasing operations of the nonvolatile memory element 20.
  • n-type doped silicon n-type silicon
  • the width of the gate electrode 230 corresponds to the channel length (L) of the nonvolatile memory element 20.
  • the width of the gate electrode 230 is the thickness of the n-type polysilicon layer functioning as the gate electrode 230.
  • a material whose electron affinity (that is, work function) is smaller than the electron affinity of the material forming the semiconductor layer 210 is used as the material forming the gate electrode 230.
  • a gate first method to form the gate electrode 230 It is preferable to use a gate first method to form the gate electrode 230.
  • an n-type polysilicon layer to be used as the gate electrode 230 and an insulating layer such as silicon oxide to be used as the insulating layer 240 are alternately laminated on a substrate to form a laminate, and then Form a plurality of trenches (memory holes) in the same direction.
  • a gate insulating layer 220 and a semiconductor layer 210 are sequentially laminated on the inner walls thereof.
  • the hollow portion inside the semiconductor layer 210 is filled with an insulating material used as the filler member 250.
  • lithography and reactive ion etching can be used to form the trench.
  • a gate last method when using a metal material as the gate electrode 230, it is also possible to use a gate last method.
  • the gate last method first, a laminate is formed by alternately stacking dummy layers made of silicon nitride or other materials and insulating layers such as silicon oxide, and then multiple vertical trenches (memory holes) are formed in the laminate. ) to form. Thereafter, the dummy layer is selectively removed, and the space from which the dummy layer has been removed is filled with a metal material, thereby forming a gate electrode made of the metal material.
  • the formation of the gate insulating layer 220 and the semiconductor layer 210 is similar to that of the gate first method.
  • the present invention is not limited to this method, and after forming a plurality of trenches, an interface layer, a gate insulating layer 220, and a semiconductor layer 210 may be sequentially laminated on the inner walls of the trenches.
  • the insulating layer 240 is an insulating film for insulating and separating two gate electrodes 230 adjacent to each other.
  • an insulating film such as a silicon oxide film or a silicon nitride film can be used.
  • the film thickness of the insulating layer 240 is 10 nm or more and 50 nm or less (preferably 20 nm or more and 40 nm or less), but is not limited to this example.
  • the thickness of the insulating layer 240 may be appropriately determined depending on the relationship with the channel length (that is, the width of the gate electrode 230). However, if the thickness of the insulating layer 240 is too thin, adjacent nonvolatile memory elements 20 may influence each other, causing malfunctions. Furthermore, if the insulating layer 240 is too thick, the distance between channels of adjacent nonvolatile memory elements 20 becomes long, which can become a barrier to carrier movement.
  • the filler member 250 functions as a filler that fills the inside of the cylindrical semiconductor layer 210.
  • an insulating material such as silicon oxide, silicon nitride, or resin can be used. These insulating materials can be filled inside the semiconductor layer 210 by a known method such as a CVD method. Note that when the trench (memory hole) diameter is small, the filler member 250 may be omitted, and in this case, the semiconductor layer 210 has a cylindrical shape instead of a cylindrical shape. Further, the filler member 250 does not need to completely fill the inside of the cylindrical semiconductor layer 210, and there may remain a space not filled with the filler member in a part of the inside of the semiconductor layer 210.
  • the nonvolatile memory device 100 of the present embodiment described above is configured with the nonvolatile memory element 20 in which an oxide semiconductor is used as the semiconductor layer 210 and an antiferroelectric material is used as the gate insulating layer 220.
  • a nonvolatile memory element using an oxide semiconductor has the advantage of low power consumption and high reliability, but has the disadvantage that the erase operation tends to be insufficient, as described in the related art.
  • the nonvolatile memory device 100 of this embodiment by combining an oxide semiconductor and an antiferroelectric material, and selectively using a hysteresis loop on the positive side of the polarization characteristic curve of the antiferroelectric material, This overcomes the above-mentioned drawbacks and realizes a stable erase operation.
  • FIG. 6A is a cross-sectional view showing an element structure in a nonvolatile memory device 300 according to an embodiment of the present invention.
  • a nonvolatile memory device 300 shown in FIG. 6A has a structure in which two vertical type (a type in which a channel extends in a direction perpendicular to the substrate) nonvolatile memory elements are connected in series.
  • a base layer 311 made of silicon oxide is provided on a silicon substrate 310.
  • Two gate electrodes 313 are arranged on the base layer 311 so as to face each other with a trench 312 in between, and an interlayer insulating layer 314 is provided on the gate electrodes 313 .
  • An opening 315 is formed in the interlayer insulating layer 314, and a gate terminal 316 electrically connected to the gate electrode 313 is provided inside the opening 315.
  • a gate insulating layer 317 made of zirconium oxide and a semiconductor layer 318 made of indium oxide are sequentially laminated on the inner wall of the trench 312.
  • a source terminal 319 is electrically connected to one end of the semiconductor layer 318, and a drain terminal 320 is electrically connected to the other end of the semiconductor layer 318.
  • the nonvolatile memory device 300 having the above structure has two nonvolatile memory elements in which the gate electrode 313 and the semiconductor layer 318 face each other with the gate insulating layer 317 in between, inside the trench 312.
  • a method for manufacturing the nonvolatile memory device 300 shown in FIG. 6A will be briefly described.
  • an SOI substrate was prepared, phosphorus (P) was added to the silicon layer on the box oxide film by ion implantation, and then the phosphorus was activated.
  • an n-type silicon layer was formed on the silicon substrate (silicon substrate 310) via the box oxide film (base layer 311).
  • the n-type silicon layer was subjected to thermal oxidation treatment to reduce the thickness of the n-type silicon layer. At this time, the thermal oxide film formed by the thermal oxidation treatment was left as is and used as the interlayer insulating layer 314.
  • the through hole corresponds to the trench 312 shown in FIG. 6A.
  • the trench 312 was formed by combining a patterning process using electron beam lithography and a reactive ion etching (RIE) process.
  • the n-type silicon layer and thermal oxide film were patterned to form an island pattern.
  • the gate electrode 313 and interlayer insulating layer 314 shown in FIG. 6A correspond to a patterned n-type silicon layer and a thermal oxide film, respectively.
  • the patterned n-type silicon layer and the thermal oxide film are each separated into two by a trench 312. That is, at this point, two patterned n-type silicon layers and two thermal oxide films are formed.
  • a gate insulating layer 317 made of antiferroelectric material was formed inside the trench 312.
  • the gate insulating layer 317 a 10 nm thick zirconium oxide layer was formed by ALD method. Film formation was performed at room temperature.
  • patterning was performed by etching, and after patterning, RTA (Rapid Thermal Anneal) at 600° C. was performed on the gate insulating layer 317. This annealing treatment was performed to crystallize the gate insulating layer 317.
  • a 10 nm indium oxide layer was formed on the gate insulating layer 317 by an ALD method as a semiconductor layer 318 made of an oxide semiconductor. Film formation was performed at 200°C. Next, patterning was performed by etching, and after patterning, heat treatment was performed on the semiconductor layer 318 at 200° C. in an ozone atmosphere. This heat treatment was performed to reduce oxygen vacancies in the semiconductor layer 318 and improve its function as a semiconductor.
  • a source terminal 319 and a drain terminal 320 were formed.
  • the source terminal 319 and drain terminal 320 were formed by patterning a titanium nitride layer.
  • an opening 315 was formed in the interlayer insulating layer 314, and a gate terminal 316 was formed inside the opening 315.
  • the gate terminal 316 was formed by patterning a laminated structure of a titanium nitride layer and a titanium layer.
  • FIG. 6B is a diagram showing a cross-sectional TEM photograph of the prototype nonvolatile memory device 300 in the vicinity of the trench.
  • a hafnium oxide layer (HfO 2 ) which is a ferroelectric material, is used as the gate insulating layer, but in the case of the nonvolatile memory device 300 described above, zirconium oxide layer is used instead of the hafnium oxide layer.
  • a similar fabrication method uses layers. As shown in FIG. 6B, it can be seen that because the ALD method is used to form the gate insulating layer 317 and the semiconductor layer 318, the films are formed with a uniform thickness on the inner wall surface of the trench. It is desirable to make the thicknesses of the gate insulating layer 317 and the semiconductor layer 318 uniform in order to realize stable memory operation.
  • the nonvolatile memory device 300 shown in FIG. 6A has a structure in which two nonvolatile memory elements are connected in series, so when testing electrical characteristics, one nonvolatile memory element is turned on, and one nonvolatile memory element is turned on. The electrical characteristics of the other nonvolatile memory element were measured.
  • FIG. 7 is a diagram showing Id-Vg characteristics measured using the nonvolatile memory device 300 of one embodiment of the present invention.
  • the channel length (Lg) of the nonvolatile memory device 300 is 50 nm, and the gate width (the length in the depth direction of the gate electrode 313 in FIG. 6A) is 20 ⁇ m.
  • the source-drain voltage (Vds) was 50 mV.
  • the gate voltage (V g ) was swept within a range (-3V to 0V) in which no erase/program operations occur. Further, the program voltage (PGM) was uniformly set to +5V.
  • the Id-Vg characteristics were measured for erase voltages (ERS) of -5V, -5.5V, -6V, -6.5V, and -7V. As a result, it was confirmed that the prototype nonvolatile memory device 300 achieved normal memory operation with almost no dependence on the erase voltage.
  • FIG. 8A is a diagram showing the results of measuring the rewriting durability at room temperature of the nonvolatile storage device 300 according to an embodiment of the present invention.
  • the horizontal axis is the stress cycle and the vertical axis is the threshold.
  • the points indicated by square dots are the values when the program voltage (+5V) is written, and the points indicated by round dots are the values when the erase voltage (-7V) is written.
  • FIG. 8A it was found that the prototype nonvolatile storage device 300 exhibited stable rewriting durability up to about 1 ⁇ 10 3 times.
  • FIG. 8B is a diagram showing the results of measuring the retention characteristics at room temperature of the nonvolatile storage device 300 according to an embodiment of the present invention.
  • the horizontal axis is time, and the vertical axis is the threshold.
  • the points indicated by square dots are the values when the program voltage (+5V) is written, and the points indicated by round dots are the values when the erase voltage (-7V) is written.
  • FIG. 8B it was found that the prototype nonvolatile memory device 300 exhibited stable retention characteristics up to about 1 ⁇ 10 3 seconds.
  • the present inventors performed a simulation on the dependence of electrical characteristics on various parameters based on the AFeFET model shown in FIG. 3A. Each simulation result will be explained below.
  • the terms memory window and operating point are defined as described above. That is, in the AFeTFT model, the memory window refers to the ratio of the drain current (read current) in the programmed state to the drain current in the erased state (ie, the drain current ratio during read). Further, the operating point refers to the intersection of the polarization characteristic curve of the antiferroelectric capacitor and the load curve of the MOS transistor in the AFeTFT model.
  • FIG. 9A is a diagram showing simulation results of Id-Vg characteristics when the carrier concentration (N d ) is changed in the AFeFET model.
  • FIG. 9B is a diagram showing simulation results of operating point analysis when the carrier concentration (N d ) is changed in the AFeFET model.
  • FIG. 10 is a diagram showing the dependence of the memory window on the carrier concentration (N d ) in the AFeFET model.
  • the simulation conditions are basically the same as those used for the simulation of the AFeFET model shown in FIG. 3A described above.
  • the gate length and gate width were each 50 ⁇ m, and the source-drain voltage (Vds) was 0.1V.
  • the composition of the antiferroelectric material used as the gate insulating layer was Hf 0.2 Zr 0.8 O 2 . That is, a composite oxide in which a portion (20 mol %) of zirconium in zirconium oxide was replaced with hafnium was used as the gate insulating layer.
  • the film thickness (t AFe ) of the gate insulating layer (antiferroelectric layer) and the film thickness (t OS ) of the channel (oxide semiconductor layer) were each 10 nm.
  • the carrier concentration (N d ) is a value lower than 1 ⁇ 10 19 cm -3 , which is the condition used for the simulation of the AFeFET model shown in FIG. 3A, specifically, 1.2 ⁇ 10 17 cm. -3 , 2.4 ⁇ 10 17 cm -3 , 4.8 ⁇ 10 17 cm -3 , 6.0 ⁇ 10 17 cm -3 , 7.2 ⁇ 10 17 cm -3 , 9.6 ⁇ 10 17 cm -3 , 1.2 ⁇ 10 18 cm -3 , or 2.4 ⁇ 10 18 cm -3 .
  • the load curve 32 shifts to the left (minus direction), so the operating point 33 in the programmed state and the operating point 34 in the erased state also shift to the left. shift.
  • the operating point 34 approaches the subthreshold region (that is, approaches the flat region 35 of the load curve 32), so charge balance is maintained at a low charge density, and as a result, the drain current becomes small.
  • the drain current in the erased state decreases significantly compared to the drain current in the programmed state, so the drain current ratio during reading, that is, the memory window increases.
  • FIG. 11A is a diagram showing simulation results of Id-Vg characteristics when the thickness of the oxide semiconductor layer is changed in the AFeFET model.
  • FIG. 11B is a diagram showing simulation results of operating point analysis when the thickness of the oxide semiconductor layer is changed in the AFeFET model.
  • FIG. 12 is a diagram showing the dependence of the memory window on the thickness of the oxide semiconductor layer in the AFeFET model.
  • the simulation conditions are basically the same as the simulation conditions described using FIGS. 9A and 9B.
  • the carrier concentration (N d ) was fixed at 1.2 ⁇ 10 18 cm ⁇ 3 .
  • the film thickness (t OS ) of the oxide semiconductor layer was set to 3 nm, 4 nm, 5 nm, 7 nm, 10 nm, or 15 nm.
  • FIG. 13A is a diagram showing simulation results of Id-Vg characteristics when the thickness of the antiferroelectric layer is changed in the AFeFET model.
  • FIG. 13B is a diagram showing simulation results of operating point analysis when the thickness of the antiferroelectric layer is changed in the AFeFET model.
  • FIG. 14 is a diagram showing the dependence of the memory window on the thickness of the antiferroelectric layer in the AFeFET model.
  • the simulation conditions are basically the same as the simulation conditions described using FIGS. 9A and 9B.
  • the carrier concentration (N d ) was fixed at 4.8 ⁇ 10 17 cm ⁇ 3 .
  • the film thickness (t AFe ) of the antiferroelectric layer was set to 3 nm, 4 nm, 5 nm, 7 nm, 10 nm, or 15 nm.
  • the film thickness (t AFe ) of the gate insulating layer (antiferroelectric layer) is preferably 5 nm or more and 50 nm or less, more preferably 8 nm or more and 30 nm or less, and most preferably 10 nm or more and 20 nm or less. I can say it.
  • FIG. 15A is a diagram showing simulation results of Id-Vg characteristics when the composition of the antiferroelectric material is changed in the AFeFET model.
  • FIG. 15B is a diagram showing simulation results of operating point analysis when the composition of the antiferroelectric material is changed in the AFeFET model.
  • two load curves 32 are shown in FIG. 15B, this point will be described later.
  • the simulation conditions are basically the same as the simulation conditions described using FIGS. 9A and 9B.
  • the carrier concentration (N d ) was fixed at 1.2 ⁇ 10 18 cm ⁇ 3 and the film thickness (t OS ) of the oxide semiconductor layer was fixed at 5 nm.
  • the composition of the antiferroelectric material was Hf 0.1 Zr 0.9 O 2 , Hf 0.2 Zr 0.8 O 2 , or Hf 0.3 Zr 0.7 O 2 . That is, a composite oxide was used in which the total amount of zirconium in zirconium oxide, which is an antiferroelectric material, was 100 mol%, and 10 mol%, 20 mol%, or 30 mol% of the zirconium was substituted with hafnium. Further, as the flat band voltage (V FB ), -0.5V and -1.0V were used.
  • the Id-Vg characteristics also change. Specifically, it has been found that the smaller the zirconium content in the antiferroelectric, the more the Id-Vg characteristics shift to the right (positive direction). Further, as shown in FIG. 15B, it was found that the smaller the zirconium content in the antiferroelectric material, the more the polarization characteristic curve 31 shifts to the left (minus direction). However, in FIG. 15A, when the composition of the antiferroelectric changes, the Id-Vg characteristics also change. Specifically, it has been found that the smaller the zirconium content in the antiferroelectric, the more the Id-Vg characteristics shift to the right (positive direction). Further, as shown in FIG. 15B, it was found that the smaller the zirconium content in the antiferroelectric material, the more the polarization characteristic curve 31 shifts to the left (minus direction). However, in FIG.
  • the flat band voltage is set to -1.0V
  • a small absolute value of the flat band voltage means that the work function difference between the gate electrode material and the oxide semiconductor material is small. In other words, when the zirconium content in the gate insulating layer is reduced, there is an advantage that there are more options for combinations of the gate electrode material and the oxide semiconductor material when setting an appropriate work function difference.
  • the operating point 33 in the programmed state shifts upward, so the drain current increases in the accumulated charge region.
  • the operating point 34 in the erased state shifts downward, it approaches the subthreshold region and the drain current becomes smaller. Therefore, the memory window becomes larger because the difference between the drain current in the programmed state and the drain current in the erased state becomes larger.
  • the memory window tends to increase as the zirconium content in the gate insulating layer decreases.
  • the drain current ratio during read which is a memory window
  • the material gradually exhibits the characteristics of a ferroelectric material rather than an antiferroelectric material. Therefore, considering the options for combinations of the gate electrode material and the oxide semiconductor material, for Hf x Zr 1-x O 2 which is the gate insulating layer (antiferroelectric material), 0.1 ⁇ x. ⁇ 0.4 is preferable, 0.15 ⁇ x ⁇ 0.35 is more preferable, and 0.2 ⁇ x ⁇ 0.3 is most preferable.
  • FIG. 16A is a diagram showing simulation results of Id-Vg characteristics when changing the fixed charge in the AFeFET model.
  • FIG. 16B is a diagram showing simulation results of operating point analysis when the fixed charge is changed in the AFeFET model.
  • the simulation conditions are basically the same as the simulation conditions described using FIGS. 9A and 9B.
  • the carrier concentration (N d ) is fixed at 1.2 ⁇ 10 18 cm -3
  • the composition of the antiferroelectric is Hf 0.3 Zr 0.7 O 2
  • the film thickness of the oxide semiconductor layer ( t OS ) was fixed at 5 nm.
  • the flat band voltage was set to -0.57V.
  • the fixed charge (Q f ) was set at ⁇ 2 ⁇ C/cm 2 , ⁇ 1 ⁇ C/cm 2 , 0 ⁇ C/cm 2 , 1 ⁇ C/cm 2 , or 2 ⁇ C/cm 2 .
  • nonvolatile storage device that is an embodiment of the present invention
  • a person skilled in the art may appropriately add, delete, or change the design of components, or add, omit, or change the conditions of a process. , are included in the scope of the present invention as long as they have the gist of the present invention.

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Abstract

不揮発性記憶装置は、複数の不揮発性記憶素子を含み、前記不揮発性記憶素子は、金属酸化物を含む半導体層と、前記半導体層に対向するゲート電極と、前記半導体層と前記ゲート電極との間に設けられた反強誘電体で構成されるゲート絶縁層と、を備え、前記ゲート電極を構成する第１材料の電子親和力が、前記半導体層を構成する第２材料の電子親和力より小さく、前記第２材料がｎ型半導体である、又は、前記ゲート電極を構成する第１材料の電子親和力が、前記半導体層を構成する第２材料の電子親和力より大きく、前記第２材料がｐ型半導体である。

Description

不揮発性記憶装置
　本発明の一実施形態は、不揮発性記憶装置に関する。特に、複数の不揮発性記憶素子が直列に配置された３次元積層構造を有する不揮発性記憶装置に関する。
　近年、不揮発性記憶装置の需要の拡大に伴い、強誘電体を用いた不揮発性記憶装置の開発が活発化している。特に、ハフニウム酸化物系の強誘電体をゲート絶縁層として利用するＦｅＦＥＴ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）は、フラッシュメモリーと比較して低消費電力かつ高速動作が可能であり、ＣＭＯＳプロセスとの整合性も高いため、三次元積層構造で集積化した高密度記憶装置の実現のためのキーデバイスとして注目されている。
　他方、強誘電体の開発が進む中で、反強誘電体を不揮発性記憶装置に利用する試みも増えてきている。図１を用いて後述する反強誘電体の分極特性曲線（Ｐ－Ｖ曲線）は、２つのヒステリシスループを繋げたような特異な形をしており、バタフライ曲線とも呼ばれる。以下では、該バタフライ曲線のうち縦軸のプラス側のヒステリシスループ（図１の太線で示されたヒステリシスループ）をプラスループ、縦軸のマイナス側のヒステリシスループをマイナスループと略称する場合がある。そのような特異な形状の分極特性曲線に起因して、反強誘電体は、電界を加えると分極しヒステリシスを有するものの電界をゼロにすると分極がほぼゼロになるという特性を有する。そのため、単に反強誘電体をゲート絶縁層に用いても不揮発性記憶装置としては動作しない。
　非特許文献１～３には、反強誘電体をゲート絶縁層として用いたＡＦｅＦＥＴ（Ａｎｔｉ－Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）について、マイナスループ及びプラスループのいずれか片方（以下、「ハーフヒステリシスループ」ともいう）を用いて、疑似的に不揮発性記憶装置として動作させる技術が開示されている。具体的には、非特許文献１では反強誘電体を誘電体層として設けた積層構造について開示している。非特許文献２では反強誘電体をゲート絶縁層として用いたＩＧＺＯ半導体チャネルのＡＦｅＦＥＴについて開示している。非特許文献３では反強誘電体をゲート絶縁層として用いたシリコン半導体チャネルのＡＦｅＦＥＴについて開示している。これらの技術では、半導体層とゲート電極との間の仕事関数差、ゲート絶縁層の内部に存在する固定電荷、又は、ゲート絶縁層の界面に設けたダイポールを用いてフラットバンド電圧をシフトさせ、見かけ上、バタフライ曲線のハーフヒステリシスループを用いた不揮発性の記憶動作を可能としている。非特許文献４には、様々な酸化物層と酸化シリコン層との界面に設けたダイポールがフラットバンド電圧に与える影響について記載されている。
MILAN PESIC, TAIDE LI, VALERIO DI LECCE, MICHAEL HOFFMANN, MONICA MATERANO, CLAUDIA RICHTER, BENJAMIN MAX, STEFAN SLESAZECK, UWE SCHROEDER, LUCA LARCHER AND THOMAS MIKOLAJICK、"Built-In Bias Generation in Anti-Ferroelectric Stacks: Methods and Device Applications"、JOURNAL OF THE ELECTRON DEVICES SOCIETY、VOLUME 6、Page(s):1019-1025、（２０１８年） Zhongxin Liang, Kechao Tang, Junchen Dong, Qijun Li, Yuejia Zhou, Runteng Zhu, Yanqing Wu, Dedong Han, and Ru Huang、"A Novel High-Endurance FeFET Memory Device Based on ZrO2 Anti Ferroelectric and IGZO Channel"、2021 IEEE International Electron Devices Meeting (IEDM)、Page(s):17.3.1-17.3.4、（２０２１年） Atanu K. Saha and Sumeet K. Gupta、"Modeling and Comparative Analysis of Hysteretic Ferroelectric and Anti-ferroelectric FETs"、2018 76th Device Research Conference (DRC)、（２０１８年） Koji Kita and Akira Toriumi、"Origin of electric dipoles formed at high-k/SiO2 interface"、APPLIED PHYSICS LETTERS 94、Page(s):132902-1-132902-3、（２００９年）
　本発明者らは、酸化物半導体をチャネルとして有し、ゲート絶縁層として強誘電体材料を用いたＦｅＦＥＴを研究する過程において、酸化物半導体をチャネルとするＦｅＦＥＴは、消去動作が不十分になるという問題があることを見い出した。通常、ＦＥＴに使用される酸化物半導体は、ｎ型の導電性を有するため、多数キャリアは電子である。そのため、ｎ型酸化物半導体をチャネルとして用いたＦｅＦＥＴは、プログラム動作の際、ゲート絶縁層の分極を支えるために十分な量の電子をチャネルに誘起することができる。しかしながら、ｎ型酸化物半導体をチャネルとして用いたＦｅＦＥＴは、消去動作の際、ゲート絶縁層の分極を支えるために十分な量のホール（少数キャリア）をチャネルに誘起することができず、消去動作が不十分になるという問題があった。
　上記従来技術は、いずれも上述の酸化物半導体に特有の問題を認識しておらず、ｎ型の酸化物半導体を不揮発性記憶装置のチャネルとして用いた場合に、ＡＦｅＦＥＴの消去動作が上記ＦｅＦＥＴの消去動作と同様に不十分になるという課題を解決するものではない。
　本発明は、上記問題に鑑みてなされたものであり、ｎ型の酸化物半導体をチャネルとして用いた複数のＡＦｅＦＥＴを有する不揮発性記憶装置において、安定したＡＦｅＦＥＴの消去動作を実現することを課題の一つとする。
　本発明の一実施形態における不揮発性記憶装置は、複数の不揮発性記憶素子を含み、前記不揮発性記憶素子は、金属酸化物を含む半導体層と、前記半導体層に対向するゲート電極と、前記半導体層と前記ゲート電極との間に設けられた反強誘電体で構成されるゲート絶縁層と、を備え、前記ゲート電極を構成する第１材料の電子親和力が、前記半導体層を構成する第２材料の電子親和力より小さく、前記第２材料がｎ型半導体である。
　本発明の一実施形態における不揮発性記憶装置は、複数の不揮発性記憶素子を含み、前記不揮発性記憶素子は、金属酸化物を含む半導体層と、前記半導体層に対向するゲート電極と、前記半導体層と前記ゲート電極との間に設けられた反強誘電体で構成されるゲート絶縁層と、を備え、前記ゲート電極を構成する第１材料の電子親和力が、前記半導体層を構成する第２材料の電子親和力より大きく、前記第２材料がｐ型半導体である。
　本発明の一実施形態における不揮発性記憶装置は、複数の不揮発性記憶素子を含み、前記不揮発性記憶素子は、金属酸化物を含む半導体層と、前記半導体層に対向するゲート電極と、前記半導体層と前記ゲート電極との間に設けられた反強誘電体で構成されるゲート絶縁層と、前記ゲート絶縁層と前記ゲート電極との間に設けられた界面層と、を備え、前記ゲート電極を構成する第１材料の電子親和力が、前記半導体層を構成する第２材料の電子親和力より小さく、前記第２材料がｎ型半導体であり、前記界面層が酸化シリコンからなる。
　上記不揮発性記憶装置において、前記半導体層を構成する第２材料がｎ型半導体である場合は、前記ゲート絶縁層は、－２μＣ／ｃｍ2～－１μＣ／ｃｍ2の固定電荷を有していてもよい。なお、数値範囲を示すに当たり、「Ａ～Ｂ」との記載は「Ａ以上Ｂ以下」を意味するものとする。
　上記不揮発性記憶装置において、前記半導体層を構成する第２材料がｎ型半導体である場合は、前記金属酸化物は、Ｓｎ酸化物またはＩｎとＺｎとの複合酸化物であってもよく、前記第１材料の電子親和力は、４．９ｅＶ以下であってもよい。
　上記不揮発性記憶装置において、前記半導体層を構成する第２材料がｎ型半導体である場合は、前記第１材料は、ｎ型にドープされたＳｉ及び／又はＧｅであってもよい。
　上記不揮発性記憶装置において、前記第１材料は、金属材料であってもよい。
　上記不揮発性記憶装置において、前記半導体層を構成する第２材料がｎ型半導体である場合は、前記金属酸化物は、Ｉｎの酸化物またはＩｎとＧａとＺｎとの複合酸化物であってもよく、前記第１材料の電子親和力は、４．３ｅＶ以下であってもよい。
　上記不揮発性記憶装置において、前記第１材料は、ｎ型にドープされたＳｉ及び／又はＧｅであってもよい。
　上記不揮発性記憶装置において、前記第１材料は、金属材料であってもよい。
　本発明の一実施形態における不揮発性記憶装置は、複数の不揮発性記憶素子を含み、前記不揮発性記憶素子は、金属酸化物を含む半導体層と、前記半導体層に対向するゲート電極と、前記半導体層と前記ゲート電極との間に設けられた反強誘電体で構成されるゲート絶縁層と、を備え、前記金属酸化物がＳｎ酸化物、またはＩｎとＺｎの複合酸化物であり、前記ゲート電極を構成する第１材料の電子親和力が４．９ｅＶ以下である。
　本発明の一実施形態における不揮発性記憶装置は、複数の不揮発性記憶素子を含み、前記不揮発性記憶素子は、金属酸化物を含む半導体層と、前記半導体層に対向するゲート電極と、前記半導体層と前記ゲート電極との間に設けられた反強誘電体で構成されるゲート絶縁層と、を備え、前記金属酸化物がＩｎの酸化物またはＩｎとＧａとＺｎとの複合酸化物であり、前記ゲート電極を構成する第１材料の電子親和力が４．３ｅＶ以下である。
　上記不揮発性記憶装置において、前記反強誘電体は、ＨｆxＺｒ1-xＯ2（０≦ｘ≦０．４）で表される複合酸化物であってもよい。
　上記不揮発性記憶装置において、前記ゲート絶縁層の膜厚は、５ｎｍ以上５０ｎｍ以下、好ましくは８ｎｍ以上３０ｎｍ以下、最も好ましくは１０ｎｍ以上２０ｎｍ以下であってもよい。
反強誘電体の分極特性曲線を説明するための模式図である。 反強誘電体を用いて作製したキャパシタの電気特性の測定結果を示す図である。 反強誘電体を用いて作製したキャパシタの電気特性の測定結果を示す図である。 本発明の一実施形態のＡＦｅＦＥＴにおけるシミュレーション用のモデルを示す図である。 図３Ａに示したＡＦｅＦＥＴモデルにおけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。 図３Ａに示したＡＦｅＦＥＴモデルにおける動作点解析のシミュレーション結果を示す図である。 図３Ａに示したＡＦｅＦＥＴモデルにおける動作点解析のシミュレーション結果を示す図である。 図３Ａに示したＡＦｅＦＥＴモデルにおけるＩｄ－Ｖｇ特性の固定電荷に対する依存性を示す図である。 本発明の一実施形態の不揮発性記憶装置における装置構造を示す断面図である。 本発明の一実施形態の不揮発性記憶装置における素子構造を示す断面斜視図である。 本発明の一実施形態の不揮発性記憶装置における素子構造を示す断面図である。 試作した不揮発性記憶装置のトレンチ近傍における断面ＴＥＭ写真を示す図である。 本発明の一実施形態の不揮発性記憶装置を用いて測定したＩｄ－Ｖｇ特性を示す図である。 本発明の一実施形態の不揮発性記憶装置の室温における書き換え耐性を測定した結果を示す図である。 本発明の一実施形態の不揮発性記憶装置の室温における保持特性を測定した結果を示す図である。 ＡＦｅＦＥＴモデルにおいて酸化物半導体層のキャリア濃度（Nd）を変化させた場合におけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。 ＡＦｅＦＥＴモデルにおいて酸化物半導体層のキャリア濃度（Nd）を変化させた場合における動作点解析のシミュレーション結果を示す図である。 ＡＦｅＦＥＴモデルにおけるメモリウィンドウの酸化物半導体層のキャリア濃度（Nd）に対する依存性を示す図である。 ＡＦｅＦＥＴモデルにおいて酸化物半導体層の膜厚（ｔOS）を変化させた場合におけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。 ＡＦｅＦＥＴモデルにおいて酸化物半導体層の膜厚（ｔOS）を変化させた場合における動作点解析のシミュレーション結果を示す図である。 ＡＦｅＦＥＴモデルにおけるメモリウィンドウの酸化物半導体層の膜厚（ｔOS）に対する依存性を示す図である。 ＡＦｅＦＥＴモデルにおいて反強誘電体層の膜厚（ｔAFe）を変化させた場合におけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。 ＡＦｅＦＥＴモデルにおいて反強誘電体層の膜厚（ｔAFe）を変化させた場合における動作点解析のシミュレーション結果を示す図である。 ＡＦｅＦＥＴモデルにおけるメモリウィンドウの反強誘電体層の膜厚（ｔAFe）に対する依存性を示す図である。 ＡＦｅＦＥＴモデルにおいて反強誘電体層の組成を変化させた場合におけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。 ＡＦｅＦＥＴモデルにおいて反強誘電体層の組成を変化させた場合における動作点解析のシミュレーション結果を示す図である。 ＡＦｅＦＥＴモデルにおいて反強誘電体層の固定電荷を変化させた場合におけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。 ＡＦｅＦＥＴモデルにおいて反強誘電体層の固定電荷を変化させた場合における動作点解析のシミュレーション結果を示す図である。
　以下、本発明の実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
　以下に説明する実施形態において、シミュレーションの温度条件は、いずれも室温である。
［発明の基本思想］
　本発明者らは、ｎ型の酸化物半導体をチャネルとして有する不揮発性記憶装置を実現するに当たり、上述したｎ型の酸化物半導体の特性（少数キャリアを誘起させづらいという特性）を踏まえた素子構造を検討した。その結果、本発明者らは、ゲート絶縁層の材料として反強誘電体を用いたキャパシタ構造（ゲート電極／ゲート絶縁層／半導体層からなる積層体）において、反強誘電体の分極特性曲線（バタフライ曲線）のプラスループを用いるという技術思想に想到した。この技術思想は、上記キャパシタ構造において、反強誘電体の分極特性曲線と交差するＦＥＴの負荷曲線（図３Ａ及び図３Ｃを用いて後述する）をビルトイン電圧の付与によって横軸の正方向にシフトさせることにより、プラスループを用いるというものである。なお、ｐ型の酸化物半導体をチャネルとして有する不揮発性記憶装置の場合、上述の負荷曲線をビルトイン電圧の付与によって横軸の負方向にシフトさせることにより、反強誘電体の分極特性曲線のマイナスループを用いればよい。
　従来技術では、反強誘電体の分極特性曲線をビルトイン電圧の付与によってシフトさせるというモデルを用いて片方のヒステリシスループを用いることを説明している。これに対し、本発明では、ＦＥＴの負荷曲線をビルトイン電圧の付与によってシフトさせるというモデルを用いて、片方のヒステリシスループを用いることを説明する。しかしながら、ＡＦｅＦＥＴにおいて反強誘電体の分極特性曲線をシフトさせることと、ＦＥＴの負荷曲線をシフトさせることは、同じ現象を別のモデルで表現したものにすぎない。つまり、反強誘電体の分極特性曲線を横軸の負の方向にシフトさせることと、ＦＥＴの負荷曲線を横軸の正の方向にシフトさせることは、どちらも分極特性曲線のプラスループを用いるためのモデルとして等価である。
　図１は、反強誘電体の分極特性曲線を説明するための模式図である。図１において、横軸は、電界を示し、縦軸は分極値（単位面積当たりの電荷量）を示している。通常、反強誘電体の分極特性曲線は、図１に示すように、２つのハーフヒステリシスループからなるバタフライ型のヒステリシスループを示す。この場合、大きな正の電界を加えた分極状態（プログラム状態）としたり、大きな負の電界を加えた分極状態（消去状態）としたりしても、電界がゼロになるとほぼ分極が消失してしまい残留分極を持たない。そのため、そのままでは反強誘電体は、不揮発性記憶装置のメモリとして用いることはできないが、ハーフヒステリシスループを使用することによりメモリとして用いる方法が提案されている。
　具体的には、ハーフヒステリシスループの中心付近に対応する電界を保つような外部バイアス電圧ＶBを不揮発性記憶装置のゲートに常時印加して使用する方法がある。この場合、プログラム時はＶB＋ＶP、消去時はＶB－ＶEの電圧を印加すれば書き込み動作（プログラムまたは消去）が可能となるが、メモリ保持のために、書き込み動作時以外であっても外部バイアス電圧ＶBを印加し続ける必要がある。これに対し、前述した非特許文献１においては、外部バイアス電圧に代えてビルトイン電圧を印加してハーフヒステリシスループを使用する方法が提案されている。
　非特許文献２では、ｎ型酸化物半導体であるＩＧＺＯをチャネルとする反強誘電体ＦＥＴを開示している。非特許文献２においては、ＡＦｅＦＥＴに外部バイアス電圧を与える構成と、反強誘電体の分極特性曲線（バタフライ曲線）を横軸の正方向にシフトさせてマイナスループを用いるという構成とを開示している。非特許文献２では、分極特性曲線をシフトさせる具体的な方法として、ゲート電極材料をＴｉＮからＰｔに変更することでビルトイン電圧を付与するという構成を提案している。
　しかしながら、マイナスループを採用した場合の反強誘電体層は、プログラム時は、分極無しの状態となり、消去（イレース）時は分極有りの状態となる。このとき、半導体層は、プログラム時は、空乏状態に対応し、消去時は、ホールキャリアが誘起した状態に対応する。マイナスループを採用した場合のＡＦｅＦＥＴの動作は、シリコン半導体の特性にはマッチするが、ホールキャリアが生成しがたいｎ型酸化物半導体の特性にはマッチしない。
　そこで、本発明者らは、従来技術とは逆に、プラスループを用いるという構成に想到した。プラスループを採用した場合の反強誘電体層は、プログラム時は、分極有りの状態となり、消去時は、分極無しの状態となる。このとき、半導体層は、プログラム時は、電子キャリアが誘起した状態に対応し、消去時は空乏状態に対応する。したがって、プラスループを採用した場合のＡＦｅＦＥＴの動作は、ｎ型酸化物半導体の特性にマッチすると考えられる。
　本発明者らは、ビルトイン電圧を付与することによって、図１に示されている反強誘電体の分極特性曲線と交差するＦＥＴの負荷曲線１０（図３Ａ及び図３Ｃを用いて後述する）を横軸の正の方向にシフトさせ、外部電圧がゼロのときに該反強誘電体が分極状態を維持するようにした。すなわち、本発明者らは、図１に示すように、太線で示されているプラスループの中心部付近がＦＥＴの動作点（分極特性曲線と負荷曲線１０との交差点）になるように設定した。そして、本発明者らは、前述の動作点をプログラム状態と消去状態の読み出しに用いることにより、反強誘電体を疑似的に強誘電体として用いるという構成を採用した。前記プラスループは、強誘電体のヒステリシスループと類似した形状を有しているため、反強誘電体をゲート絶縁層に用いたＡＦｅＦＥＴを、強誘電体をゲート絶縁層に用いたＦｅＦＥＴと同様に動作させることができる。
　図１において、プログラム操作を行った後の保持状態における分極値をＰｐ、消去操作を行った後の保持状態における分極値をＰｅとした場合、分極値Ｐｐは、正の値を示し、分極値Ｐｅは、ほぼゼロに近い値を示す。分極値Ｐｐが正の場合、ｎ型酸化物半導体は、分極を支えるために十分な量の電子（多数キャリア）を誘起することができる。他方、分極値Ｐｅがゼロ（もしくは、ごく僅か）の場合、ｎ型酸化物半導体は、少数キャリアであるホールの誘起が少なくても、十分に分極を支えることができる。つまり、ホールを誘起させづらいという特性を有するｎ型酸化物半導体であっても、十分な消去動作を実現することができる。
　ここで、図２Ａ及び図２Ｂは、反強誘電体を用いて作製したキャパシタの電気特性の測定結果を示す図である。具体的には、図２Ａは、横軸に電圧、縦軸に分極値（単位面積当たりの電荷量）をプロットしたＰ－Ｖ曲線を示す。図２Ｂは、横軸に電圧、縦軸に電流密度をプロットしたＩ－Ｖ曲線を示す。キャパシタの構造は、ｎ型シリコン層と窒化チタン層との間に酸化ジルコニウム（ジルコニア）を挟んだ非対称構造とした。このような構造とすることによりキャパシタに対してビルトイン電圧を付与し、図１に示した負荷曲線１０を横軸の正の方向にシフトさせる構成とした。キャパシタに印加する電圧には、１．５Ｖのオフセット電圧を加えているため、電圧の掃引範囲は非対称となっている。電圧は、１ｋＨｚの交流電圧とした。
　図２Ａ及び図２Ｂに示すように、電圧の掃引範囲を狭めるにつれて、ダブルヒステリシスループ（バタフライ曲線）からシングルヒステリシスループへと変化することが分かる。特に、図２Ｂに示すように、最大の掃引幅で電圧を振ったときは、正方向と負方向に２つずつ電流ピークが観測されるのに対し、最小の掃引幅で電圧を振ったときは、正方向と負方向に１つずつしか電流ピークが観測されない。つまり、図２Ｂは、電圧の掃引範囲を狭めることにより、反強誘電体が示す２つのハーフヒステリシスループのうち片方のみを用いることができることを示している。なお、図２Ｂにおいて、－４．５Ｖ付近における負方向への電流ピークは、リーク電流に起因するものであるが、－３．５Ｖ付近に電流ピークが重畳されている。また、６．５Ｖ付近の正方向への電流ピークもリーク電流に起因するものである。
　以上のように、反強誘電体を用いたキャパシタ構造では、非対称の電極構造によってＡＦｅＦＥＴの負荷曲線を横軸方向にシフトさせた上で、電極間に印加する電圧の掃引範囲を適切に調整する。これにより、本実施形態のキャパシタ構造では、２つのハーフヒステリシスループの片方のみを用いて、電圧がゼロの状態になってもプログラム状態及び消去状態の分極を維持することができる。具体的には、本実施形態では、チャネルとしてｎ型酸化物半導体を用いる場合において、非対称の電極構造によって反強誘電体が示す２つのハーフヒステリシスループのうちのプラスループを用いる。
　以上のように、本発明者らは、チャネルとしてｎ型酸化物半導体を用いた不揮発性記憶装置を製造する場合、ゲート絶縁層として反強誘電体を用い、反強誘電体の分極特性曲線のうちプラスループを選択的に用いることが有効であることを見い出した。このような構成とすることにより、ホールキャリアを誘起させづらいというｎ型酸化物半導体に特有の問題を克服し、ｎ型酸化物半導体の利点を有効に活用した信頼性の高い不揮発性記憶装置を実現することができる。
［動作点の調整］
　以上説明した基本思想に基づいて反強誘電体の２つのハーフヒステリシスループのうちプラスループを用いる際、個々の記憶素子（ＡＦｅＦＥＴ）の動作点を適切に調整することが望ましい。例えば、図１に示すように、プラスループの中央付近において分極値Ｐｐ及びＰｅを保持できるように、ＡＦｅＦＥＴの負荷曲線１０（すなわち動作点）をシフトさせる。この動作点のシフトには、ゲート電極と酸化物半導体との間の仕事関数差、ゲート絶縁層の内部に存在する固定電荷、及び／又は、ゲート絶縁層の界面に設けたダイポール（以下「界面ダイポール」と呼ぶ。）を用いてビルトイン電圧を付与し、フラットバンド電圧をシフトさせる方法が適用できる。ここで、ＡＦｅＦＥＴの動作点について説明する。
　図３Ａは、本発明の一実施形態のＡＦｅＦＥＴにおけるシミュレーション用のモデルを示す図である。図３Ａに示すように、本実施形態のＡＦｅＦＥＴは、反強誘電体を誘電体とする反強誘電体キャパシタと酸化物半導体をチャネルとするＭＯＳトランジスタとを直列に接続したモデルで表すことができる。図３Ａでは、反強誘電体キャパシタは、プライザッハモデルとし、ＭＯＳトランジスタは、ジャンクションレスＦＥＴモデルとする。また、反強誘電体キャパシタとＭＯＳトランジスタとの間のノードには、固定電荷が存在すると仮定する。Ｖgは、モデル化されたＡＦｅＦＥＴ（以下「ＡＦｅＦＥＴモデル」と呼ぶ。）のソース－ゲート間の電圧（以下、「ゲート電圧」と呼ぶ。）である。ゲート電圧は、強誘電体キャパシタ成分に印加される第１電圧（ＶAFe）とＭＯＳトランジスタに印加される第２電圧（ＶMOS）とに分配される。
　図３Ｂは、図３Ａに示したＡＦｅＦＥＴモデルにおけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。横軸は、ゲート電圧（Ｖg）であり、縦軸は、ドレイン電流である。ゲート長（チャネル長に相当する）及びゲート幅は、それぞれ５０μｍに設定した。ソース－ドレイン間の電圧（Ｖｄｓ）は、０．１Ｖに設定し、ゲート電圧は、－５Ｖから１Ｖの範囲で掃引した。また、フラットバンド電圧（ＶFB）として、－２．５Ｖを設定した。図３Ｂに示すように、プログラム状態のＩｄ－Ｖｇカーブ（点線）と消去状態のＩｄ－Ｖｇカーブ（実線）とは明確に区別ができ、ＡＦｅＦＥＴとして動作することが確認できた。
　次に、図３Ｃは、図３Ａに示したＡＦｅＦＥＴモデルにおける動作点解析のシミュレーション結果を示す図である。横軸は、反強誘電体キャパシタに印加される第１電圧（ＶAFe）であり、縦軸は、分極値（単位面積当たりの電荷量）である。図３Ｃには、反強誘電体キャパシタの分極特性曲線３１とＭＯＳトランジスタの負荷曲線３２とが重ね合わせて示されている。分極特性曲線３１の点線部分は、プログラム状態の分極特性を示し、実線部分は、消去状態の分極特性を示している。
　ＭＯＳトランジスタの負荷曲線３２は、あるゲート電圧Ｖgを印加した場合において、反強誘電体キャパシタに印加される第１電圧（ＶAFe）を掃引したときに該ゲート電圧Ｖgと該第1電圧（ＶAFe）の差に該当する第２電圧（ＶMOS）が印加されたＭＯＳトランジスタの誘電電荷量（チャネルに誘起される電荷量）の変化をプロットした曲線である。図３Ｃでは、ＡＦｅＦＥＴモデルのゲートに印加するゲート電圧Ｖgが、－３．２Ｖ、－１Ｖ、及び１．５Ｖである場合のそれぞれについて、ＭＯＳトランジスタの負荷曲線３２が示されている。
　図３Ｃに示すように、Ｖgが－１Ｖの場合に、分極特性曲線３１と負荷曲線３２とが２点で交差する。このような分極特性曲線３１と負荷曲線３２とが交差する点を動作点と呼ぶ。動作点３３は、ＡＦｅＦＥＴがプログラム状態にあるときの動作点であり、動作点３４は、ＡＦｅＦＥＴが消去状態にあるときの動作点である。動作点３３と動作点３４とが離れているほど、ＡＦｅＦＥＴのプログラム状態と消去状態との区別がつきやすい。
　図３Ｃにおいて、負荷曲線３２は、ＡＦｅＦＥＴのフラットバンド電圧（ＶFB）の変化に応じて左右方向に変化する。例えば、負荷曲線３２は、ＡＦｅＦＥＴのゲート電極を構成する材料と半導体層を構成する材料との仕事関数差によって変化する。また、負荷曲線３２は、ゲート電極とゲート絶縁層との間の界面層に起因する界面ダイポールによって変化する。つまり、仕事関数差または界面ダイポールを調整することにより、負荷曲線３２の左右方向の位置を変化させることができ、動作点を適切な位置にシフトさせることができる。以下、ＡＦｅＦＥＴの動作点を調整するための具体的な手法について説明する。
［仕事関数差による調整］
　前述のとおり、図３Ｃに示した負荷曲線３２は、ＡＦｅＦＥＴのフラットバンド電圧ＶFBを調整することにより、横軸の正方向または負方向にシフトさせることができる。本実施形態の場合、反強誘電体の分極特性曲線のうちプラスループを選択的に用いることから、負荷曲線３２をプラス側にシフトさせることになる。そのための手段としては、ＡＦｅＦＥＴのゲート電極を構成する材料の仕事関数を、半導体層を構成する材料の仕事関数より小さくすることが挙げられる。なお、半導体層の仕事関数は、フェルミレベルの位置、すなわちキャリア濃度で変化する。金属の仕事関数は電子親和力と一致し、半導体層の仕事関数は、キャリア濃度が高い場合は電子親和力とほぼ等しくなるため、電子親和力を指標としてもよい。この場合、上述の手段は、ＡＦｅＦＥＴのゲート電極を構成する材料の電子親和力（すなわち、仕事関数）を、半導体層を構成する材料の電子親和力より小さくする、と言い換えることができる。
　本発明者らの知見によれば、反強誘電体をゲート絶縁層とするＡＦｅＦＥＴを駆動させるに当たり、実用的な位置に負荷曲線３２をシフトさせるためには、ゲート電極を構成する材料と半導体層を構成する材料との間に、１ｅＶ以上の仕事関数差を設けることが望ましい。これを踏まえると、半導体層として仕事関数が４．４ｅＶ程度の酸化物半導体、例えばＩＧＺＯを用いる場合、ゲート電極の材料として仕事関数が５．４ｅＶ以上の公知の材料、例えば非特許文献２で提案されているＰｔを選択することで、マイナスループを使用することができる。
　しかしながら、仕事関数差のみを利用して本発明で提案しているようにプラスループを使用するためには、仕事関数が３．４ｅＶ以下の金属を選択する必要がある。仕事関数が低い金属としては、アルカリ金属もしくはアルカリ土類金属（例えば、Ｃｓ、Ｃａなど）又はランタノイド（例えば、Ｌａ、Ｅｕなど）を含む金属材料が知られている。しかしながら、これらの材料は活性が高いため、実際の製造プロセスを考慮すると、ゲート電極の材料として用いることは制約が多い。
　したがって、現実的には、仕事関数が４．４ｅＶ以下の酸化物半導体を採用する場合、後述する反強誘電体の組成による調整、固定電荷等による調整もしくは界面ダイポールによる調整と、上述の仕事関数差（すなわち、電子親和力の差）による調整とを組み合わせて用いることでプラスループを使用できるようにすることが望ましい。
　本実施形態では、半導体層としてｎ型酸化物半導体を用いるため、ゲート電極の材料として、半導体層として用いるｎ型酸化物半導体よりも仕事関数（すなわち電子親和力）が小さい材料を用いる。具体的には、ゲート電極の材料として、半導体層として用いるｎ型酸化物半導体よりも仕事関数が０．１ｅＶ以上（好ましくは、０．４ｅＶ以上）小さい導電性材料を用いる。導電性材料としては、金属材料又は不純物をドープした半導体材料を用いることができる。例えば、半導体層を構成する材料として仕事関数が４．４～４．５ｅＶ程度である酸化インジウム（ＩｎＯx）又はＩｎ、Ｇａ及びＺｎを含む金属酸化物（ＩＧＺＯ）を用いる場合、ゲート電極の材料として、仕事関数が４．０ｅＶ程度のｎ型にドープしたシリコン（ｎ型シリコン）やｎ型にドープしたゲルマニウム（ｎ型ゲルマニウム）を用いてもよい。また、半導体層を構成する材料として、酸化インジウムやＩＧＺＯよりも仕事関数が大きい材料、例えば、仕事関数が４．８ｅＶ程度の酸化スズ（ＳｎＯx）又は仕事関数が５．０ｅＶ程度のＩｎ及びＺｎを含む金属酸化物（ＩＺＯ）を用いる場合、ゲート電極の材料として、仕事関数が４．４ｅＶ程度の窒化チタン（ＴｉＮ）又は仕事関数が４．０ｅＶ程度のｎ型シリコンを用いてもよい。ゲート電極の材料としてＴｉＮを用いる場合、例えば、ゲート絶縁層に接する部分にＴｉＮを設け、その上にタングステン（Ｗ）等の金属層を設けた積層ゲート構造としてもよい。その他、半導体層を構成する材料として、仕事関数が４．７ｅＶ程度の酸化インジウムスズ（ＩＴＯ）又は仕事関数が４．６ｅＶ程度のアルミドープ酸化亜鉛（ＺｎＯ：Ａｌ）を用いた場合も適切なゲート電極と組み合わせることによって仕事関数差を調整することができる。
　なお、半導体層としてｐ型酸化物半導体を用いる場合は、ゲート電極の材料として、該ｐ型酸化物半導体よりも仕事関数（すなわち電子親和力）が大きい材料を用いることでマイナスループを使用すれば良い。ｐ型酸化物半導体としては、例えば、ＮｉＯ、Ｃｕ２Ｏ、β―ＴｅＯ２、ＣｕＣｏ２Ｏ４，ＣｕＡｌＯ２、ＬａＣｕＯＳｅ、ＣｕＲｈＯ２、ＳｎＯ、Ｔａ２ＳｎＯ６、Ｓｎ２Ｎｂ２Ｏ７が挙げられる。ゲート電極の材料としては、例えば、仕事関数が５．３～５．４ｅＶのＲｕＯｘやＰｔを使用することが好ましい。
　以上のように、ゲート電極を構成する材料と半導体層を構成する材料との仕事関数差（又は電子親和力の差）により図３Ｃに示した負荷曲線３２をプラス側（正方向）にシフトさせることができる。しかしながら、材料選択の制約により仕事関数差を大きくできない場合、仕事関数差だけでは動作点を適切な位置にシフトさせることができない場合もある。そのような場合には、以下に説明する固定電荷及び／又は界面ダイポールによる調整も併用することが望ましい。
［固定電荷による調整］
　固定電荷は、絶縁層の内部又は界面に存在する固定された電荷である。本実施形態の場合、反強誘電体で構成されるゲート絶縁層の内部又は界面に存在する固定電荷を想定している。図３Ｃに示した負荷曲線３２をプラス側にシフトさせるためには、ゲート絶縁層の内部又は界面に負の固定電荷が存在することが望ましい。本実施形態のように反強誘電体として酸化ジルコニウム（ＺｒＯ2）を用いた場合、膜中の酸素欠損などが正の固定電荷として働く。正の固定電荷は、図３Ｃに示した負荷曲線３２をマイナス側にシフトさせるため、ゲート絶縁層中の正の固定電荷は少ない方が好ましい。しかしながら、正の固定電荷が存在したとしても、ゲート絶縁層に対して正の固定電荷を上回る量の負の固定電荷を与えることにより、負荷曲線３２を適切な位置にシフトさせることができる。本発明者らの知見によれば、反強誘電体で構成されるゲート絶縁層は、－３μＣ／ｃｍ2～２μＣ／ｃｍ2の固定電荷を有していることが好ましく、－２μＣ／ｃｍ2～－１μＣ／ｃｍ2の固定電荷を有していることがより好ましい。
　ゲート絶縁層の内部に存在する負の固定電荷の量は、成膜条件によってゲート絶縁層の膜質を調整したり、ゲート絶縁層の成膜後に、ゲート絶縁層中に意図的に負の固定電荷として働くイオン種を添加したりすることにより調整することができる。例えば、負の固定電荷の量は、ゲート絶縁層の成膜後にイオン注入又はプラズマ処理等により負の固定電荷として働くイオン種を添加して調整してもよい。
　ここで、図３Ａに示したＡＦｅＦＥＴモデルでは、反強誘電体キャパシタとＭＯＳトランジスタとの間のノードに固定電荷が存在すると仮定している。本発明者らは、固定電荷の増減が負荷曲線３２に及ぼす影響についてシミュレーションにより確認した。
　図４Ａは、図３Ａに示したＡＦｅＦＥＴモデルにおける動作点解析のシミュレーション結果を示す図である。基本的な内容は図３Ｃと同様であるが、図４Ａでは、ＡＦｅＦＥＴモデルのゲートに印加するゲート電圧Ｖg－ＶFBが、－０．５Ｖ、１．２５Ｖ、及び３Ｖである場合のそれぞれについて、負荷曲線３２が示されている。ここで、フラットバンド電圧ＶFBは、－１Ｖである。また、図４Ａでは、負荷曲線ごとに－３μＣ／ｃｍ2～０μＣ／ｃｍ2の範囲で固定電荷を変化させている。図４Ａにおいて、各負荷曲線３２は、曲線の下方において、第１電圧（ＶAFe）の変化に対して電荷密度が一定となる領域（以下「フラット領域」と呼ぶ。）を有する。フラット領域３５では、ＭＯＳトランジスタがサブスレッショルド領域で動作している。
　図４Ａに示すように、負の固定電荷が増加すると、各負荷曲線３２のフラット領域３５は上方向にシフトする。この事は、負の固定電荷が増加するとＶＭＯＳが小さくなるからであると考えられる。一方、ＡＦｅＦＥＴが消去状態にあるとき、読み出し電流はプログラム状態にある時よりも小さい。例えば、Ｖg－ＶFBが１．２５Ｖの負荷曲線３２（図４Ａの中央の負荷曲線３２）を例に挙げると、固定電荷が－３μＣ／ｃｍ2のとき、消去状態の動作点３４は、負荷曲線３２のフラット領域３５に近い位置にある。すなわち、ＡＦｅＦＥＴが消去状態にあるとき、動作点がサブスレッショルド領域に近いため、ドレイン電流があまり流れない。逆に、プログラム状態の動作点３３は、負荷曲線３２の上方、すなわち、フラット領域３５から遠い位置にある。すなわち、ＡＦｅＦＥＴがプログラム状態にあるとき、大きなドレイン電流が流れる。
　以上のように、負の固定電荷を増加させると、負荷曲線３２が上方向に移動することにより、ＡＦｅＦＥＴの消去状態における読み出し電流は小さくなる傾向にあるのに対して、プログラム状態における読み出し電流は消去状態における読み出し電流ほどには変化しない傾向にある。すなわち、負の固定電荷を増加させることにより、ＡＦｅＦＥＴのプログラム状態におけるリード時のドレイン電流と消去状態におけるリード時のドレイン電流との比（以下「リード時のドレイン電流比」と呼ぶ。）は大きくなり、ＡＦｅＦＥＴにおける記憶情報（「１」又は「０」の情報）の識別性が向上する。したがって、反強誘電体で構成されるゲート絶縁層には、－３μＣ／ｃｍ2～２μＣ／ｃｍ2の固定電荷を有していることが好ましく、－２μＣ／ｃｍ2～－１μＣ／ｃｍ2の固定電荷を有していることがより好ましい。ゲート絶縁層中の固定電荷を－３μＣ／ｃｍ2以上とすることが好ましい理由は、ＡＦｅＦＥＴとしての信頼性の観点から、ゲート絶縁層に固定電荷が過剰に存在すると劣化の原因となり得るためである。
　なお、ここでは負の固定電荷をゲート絶縁層の内部に導入することにより負荷曲線３２をシフトさせることを説明したが、この例に限らず、反強誘電体の分極特性曲線３１の形状を変化させてもよい。例えば、反強誘電体として酸化ジルコニウムを用いた場合、ハフニウムを添加することにより、分極特性曲線３１が強誘電体の分極特性曲線に近づく。この場合も、結果的に、上述の負の固定電荷を増加させたときと同様に、ＡＦｅＦＥＴの消去状態における動作点３４が負荷曲線３２のフラット領域３５に近づくため、リード時のドレイン電流比を大きくすることができる。
　ところで、従来、ＦｅＦＥＴのような不揮発性記憶素子では、プログラム状態にあるときの閾値電圧と、消去状態にあるときの閾値電圧との差分をメモリウィンドウと定義していた。しかしながら、本実施形態のＡＦｅＦＥＴでは、上述のように、プログラム状態におけるリード時のドレイン電流と消去状態におけるリード時のドレイン電流との比（すなわち、リード時のドレイン電流比）をメモリウィンドウと定義することが望ましい。リード時のゲート電圧は、ＡＦｅＦＥＴがプログラム状態でも消去状態でもオン状態となる電圧に設定することが好ましい。ＡＦｅＦＥＴがプログラム状態ではオン状態で、消去状態ではオフ状態となる電圧に設定して同じブロック内のメモリセルのリードを繰り返すと、近接するメモリセルのデータが書き換えられてしまう現象（いわゆるリードディスターブ）が発生する可能性があるからである。
　従来のように閾値電圧の差分をメモリウィンドウと定義した場合、ＭＯＳトランジスタがサブスレッショルド領域で動作している際のドレイン電流を扱うことになる。この場合におけるＭＯＳトランジスタの負荷曲線は、図４Ａにおいて、Ｖg－ＶFBが－０．５Ｖのときの負荷曲線３２（図４Ａの左端の負荷曲線３２）に相当する。すなわち、分極特性曲線３１がほぼ閉じている領域に動作点が存在する。したがって、プログラム状態の動作点と消去状態の動作点が非常に近接しており、図４Ａに示すヒステリシスループを有効に活用することができない。
　そこで、本発明者らは、本実施形態のＡＦｅＦＥＴについて、メモリウィンドウを適切に評価するために、上述のリード時のドレイン電流比をメモリウィンドウと定義することとした。すなわち、図４Ａにおいて、ヒステリシスループの上下方向の幅が大きく開いた位置（例えば、Ｖg－ＶFBが１．２５Ｖのときの負荷曲線３２の位置）で動作する際のドレイン電流比を用いて記憶情報の識別性を評価することとした。
　図４Ｂは、図３Ａに示したＡＦｅＦＥＴモデルにおけるＩｄ－Ｖｇ特性の固定電荷に対する依存性を示す図である。図４Ｂにおいて、ゲート電圧が０．１６Ｖ付近の直線が、リード時のゲート電圧である。本実施形態では、図４Ｂにおいて、前述の直線とＩｄ－Ｖｇ特性曲線との交点におけるドレイン電流を用いてリード時のドレイン電流比を求める。具体的には、本実施形態では、図３Ａに示したＡＦｅＦＥＴモデルのプログラム状態におけるドレイン電流（図４Ｂの上側の曲線群）と消去状態におけるドレイン電流（図４Ｂの下側の曲線群）との比をメモリウィンドウとして評価する。
　図４Ｂに示すように、プログラム状態におけるドレイン電流は、固定電荷の値に大きく依存しないが、消去状態におけるドレイン電流は、固定電荷の値に依存する。その結果、ＡＦｅＦＥＴのメモリウィンドウ（リード時のドレイン電流比）は、ゲート絶縁層の内部または界面に存在する負の固定電荷の量が増加するにつれて大きくなることが分かった。この事からも、メモリウィンドウを確保するためには、反強誘電体で構成されるゲート絶縁層に－３μＣ／ｃｍ2～２μＣ／ｃｍ2の固定電荷を有していることが好ましく、－２μＣ／ｃｍ2～－１μＣ／ｃｍ2の固定電荷を有していることがさらに好ましいことが分かる。
［界面ダイポールによる調整］
　次に、界面ダイポールによる負荷曲線３２の調整について説明する。界面ダイポールとは、２つの層の間に存在する界面層に起因する双極子（ダイポール）である。本実施形態では、ゲート絶縁層とゲート電極との間に界面層を設け、界面層に起因するダイポールを用いて負荷曲線３２を左右方向にシフトさせる。具体的には、本実施形態では、界面ダイポールを導入することにより、図３Ａに示したＡＦｅＦＥＴモデルのフラットバンド電圧をシフトさせ、その結果として負荷曲線３２をシフトさせる。例えば、界面層として共有結合性の酸化シリコン（ＳｉＯ2）又は酸化ゲルマニウム（ＧｅＯ2）を用い、酸化シリコン又は酸化ゲルマニウムと高誘電率材料（Ｈｉｇｈ－ｋ材料）であるゲート絶縁層とでダイポールを形成する。
　本実施形態の場合、ゲート絶縁層として酸化ジルコニウムを用い、界面層として酸化シリコンを用いるため、酸化シリコンと酸化ジルコニウムとの積層構造でダイポールが形成される。酸化シリコンと酸化ジルコニウムとが接触すると、酸素原子の空間密度が大きい酸化ジルコニウムから酸素原子の空間密度が小さい酸化シリコンへ酸化物イオンが移動するので、酸化ジルコニウムが酸素欠損状態となって正に帯電し、酸化シリコンが負に帯電する。そのため、酸化シリコン側を負とし、酸化ジルコニウム側（ゲート絶縁層側）を正とするダイポールが発生する。
　本実施形態では、酸化物半導体を構成する第２材料の仕事関数よりもゲート電極を構成する第１材料の仕事関数が小さいという関係を用いるため、ゲート電極側を負とし、半導体層側を正とする方向のダイポールを形成することが好ましい。すなわち、本実施形態の場合、酸化ジルコニウムであるゲート絶縁層とゲート電極との間に界面層として酸化シリコンからなる層を設けた構造を用いる。つまり、本実施形態のＡＦｅＦＥＴは、酸化物半導体／酸化ジルコニウム／酸化シリコン／ゲート電極で構成される積層構造を有する。
　以上のように、高誘電率材料で構成されるゲート絶縁層（酸化ジルコニウム）とゲート電極との間に界面層として酸化シリコン（又は酸化ゲルマニウム）を設け、界面層に起因するダイポールを形成することによりＡＦｅＦＥＴのフラットバンド電圧をシフトさせることができる。これにより、図３Ｃに示した負荷曲線３２をシフトさせ、ＡＦｅＦＥＴの動作点の位置を適切に調整することができる。界面層の厚みは０．５ｎｍ以上５ｎｍ以下が好ましく、１ｎｍ以上２ｎｍ以下がより好ましい。界面層はＡＬＤ法により形成することが好ましい。
［装置構造］
　以下、本発明の一実施形態の不揮発性記憶装置１００の構造について説明する。
　図５Ａは、本発明の一実施形態の不揮発性記憶装置１００における装置構造を示す断面図である。図５Ａに示す不揮発性記憶装置１００は、複数の不揮発性記憶素子２０（図５Ｂ参照）が立体的に集積化した３次元積層構造を有する。複数の不揮発性記憶素子２０は、チャネルとして機能する円筒状の半導体層２１０を共通にして、半導体層２１０の長手方向に沿って直列に配置される。本実施形態において、不揮発性記憶素子２０は、反強誘電体で構成されるゲート絶縁層２２０を有するＡＦｅＦＥＴである。
　基板１１０の上には、ソース電極１２０が設けられている。基板１１０としては、絶縁表面を有するシリコン基板、又は、金属基板等を用いることができる。ソース電極１２０としては、チタン、アルミニウム、タングステン、タンタル、モリブデン、銅等を含む金属材料、又は、それらの金属材料を含む化合物材料を用いることができる。基板１１０として、ｎ型半導体基板（例えば、ｎ型シリコン基板）を用いてソースとして機能させた場合、図５Ａに示すソース電極１２０は省略可能である。
　複数の不揮発性記憶素子２０は、ソース電極１２０とドレイン電極１３０との間に直列に配置される。半導体層２１０は、ソース電極１２０及びドレイン電極１３０に対して電気的に接続される。すなわち、不揮発性記憶装置１００において、複数の不揮発性記憶素子２０は、ソース電極１２０及びドレイン電極１３０も共有する。
　ソース電極１２０は、金属材料で構成されるソース端子１４０に電気的に接続される。ドレイン電極１３０は、金属材料で構成されるドレイン端子１５０に電気的に接続される。ドレイン端子１５０は、不揮発性記憶装置１００のビットライン（図示せず）に接続される。また、複数のゲート電極２３０は、それぞれゲート端子１６０に電気的に接続される。複数のゲート端子１６０は、不揮発性記憶装置１００のワードライン（図示せず）に接続される。ソース端子１４０、ドレイン端子１５０及びゲート端子１６０は、パッシベーション層１７０、各ゲート電極２３０の間に配置された絶縁層２４０、又は、ソース電極と最も下層のゲート電極２３０との間に配置された絶縁層２４０に設けられたコンタクトホールを介して、それぞれソース電極１２０、ドレイン電極１３０及びゲート電極２３０と電気的に接続される。
　図５Ｂは、本発明の一実施形態の不揮発性記憶装置１００における素子構造を示す断面斜視図である。具体的には、図５Ｂは、図５Ａに示した不揮発性記憶装置１００において、枠線２００で囲んだ部分（３つの不揮発性記憶素子２０に対応する部分）を拡大した図である。
　図５Ｂに示すように、本実施形態の不揮発性記憶素子２０は、半導体層２１０、ゲート絶縁層２２０、及びゲート電極２３０で構成されるＡＦｅＦＥＴである。本実施形態の不揮発性記憶装置１００において、複数の不揮発性記憶素子２０は、半導体層２１０及びゲート絶縁層２２０を共有する。
　半導体層２１０は、不揮発性記憶素子２０のチャネルとして機能する円筒状の部材である。本実施形態において、半導体層２１０は、金属酸化物を含む。具体的には、半導体層２１０は、酸化インジウム（ＩｎＯx）で構成される。半導体層２１０の膜厚は、５ｎｍ以上１５ｎｍ以下（好ましくは８ｎｍ以上１０ｎｍ以下）とする。なお、本実施形態では、半導体層２１０をＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。ただし、トレンチの内壁に均一な膜厚で半導体層２１０を形成し得るのであれば、他の方法を用いてもよい。
　半導体層２１０は、酸化インジウムに限らず、他の金属酸化物を用いることもできる。例えば、半導体層２１０として、ＩＧＺＯと呼ばれる金属酸化物を用いてもよい。ＩＧＺＯは、半導体特性を示す金属酸化物であり、インジウム、ガリウム、亜鉛、及び酸素で構成される化合物材料である。具体的には、ＩＧＺＯは、Ｉｎ、Ｇａ及びＺｎを含む酸化物、又は、このような酸化物の混合物である。ＩＧＺＯの組成は、好ましくは、Ｉｎ2-xＧａxＯ3（ＺｎＯ）m（０＜ｘ＜２、ｍは、０又は６未満の自然数）、より好ましくは、ＩｎＧａＯ3（ＺｎＯ）m（ｍは、０又は６未満の自然数）、最も好ましくは、ＩｎＧａＯ3（ＺｎＯ）である。その他にも、酸化スズ（ＳｎＯ2）、ＩＺＯ（Ｉｎ及びＺｎを含む金属酸化物）、酸化亜鉛（ＺｎＯ）などを用いることができる。
　また、半導体層２１０は、単層構造に限らず、積層構造としてもよい。例えば、第１半導体層と当該第１半導体層よりもバンドギャップの広い第２半導体層とで構成される積層構造を有する半導体層を用いてもよい。
　ゲート絶縁層２２０は、反強誘電体で構成される。具体的には、本実施形態では、ゲート絶縁層２２０を構成する反強誘電体として、酸化ジルコニウム（ＺｒＯ2）を用いる。ただし、本実施形態で使用し得る反強誘電体は、酸化ジルコニウムに限られるものではなく、他の反強誘電特性を示す材料を用いてもよい。また、ゲート絶縁層２２０として、酸化ジルコニウムにハフニウムを添加した材料を用いてもよい。酸化ジルコニウムのジルコニウムの一部をハフニウムに置換した複合酸化物を用いることにより、酸化ジルコニウムの分極特性曲線（バタフライ曲線）の形状を変化させることができる。例えば、ＨｆxＺｒ1-xＯ2においては、０≦ｘ＜０．５が好ましく、０≦ｘ≦０．４がより好ましく、０≦ｘ≦０．３が最も好ましい。
　本実施形態では、ゲート絶縁層２２０をＡＬＤ法を用いて、１０ｎｍの膜厚で形成する。ただし、ゲート絶縁層２２０の膜厚は、この例に限られるものではなく、例えば５ｎｍ以上２０ｎｍ以下（好ましくは、８ｎｍ以上１８ｎｍ以下）とすることができる。ゲート絶縁層２２０は、半導体層２１０の側面に接して半導体層２１０を囲むように設けられる。すなわち、ゲート絶縁層２２０は、円筒状の半導体層２１０を内側に有する円筒状の部材と言える。本実施形態のゲート絶縁層２２０は、、－３μＣ／ｃｍ2～２μＣ／ｃｍ2の固定電荷（好ましくは、－２μＣ／ｃｍ2～－１μＣ／ｃｍ2の固定電荷）を有する。
　ゲート電極２３０は、不揮発性記憶素子２０のプログラム動作又は消去動作を制御するゲートとして機能する。本実施形態では、ゲート電極２３０の材料としてｎ型にドープしたシリコン（ｎ型シリコン）を用いる。本実施形態の不揮発性記憶素子２０において、ゲート電極２３０の幅は、不揮発性記憶素子２０のチャネル長（Ｌ）に相当する。ゲート電極２３０の幅は、ゲート電極２３０として機能するｎ型ポリシリコン層の膜厚である。ここで、本実施形態では、ゲート電極２３０を構成する材料として、電子親和力（すなわち、仕事関数）が、半導体層２１０を構成する材料の電子親和力よりも小さい材料を用いる。
　ゲート電極２３０の形成には、ゲートファースト方式を用いることが好ましい。本実施形態では、基板上に、ゲート電極２３０として用いるｎ型ポリシリコン層と絶縁層２４０として用いる酸化シリコン等の絶縁層とを交互に積層して積層体を形成した後、該積層体に垂直方向の複数のトレンチ（メモリホール）を形成する。複数のトレンチを形成したら、その内壁にゲート絶縁層２２０及び半導体層２１０を順次積層する。最後に、半導体層２１０の内側の中空部分にフィラー部材２５０として用いる絶縁材料を充填する。ここで、トレンチの形成にはリソグラフィと反応性イオンエッチングを用いることができる。
　なお、ゲート電極２３０として金属材料を用いる場合は、ゲートラスト方式を用いることも可能である。ゲートラスト方式では、まず、窒化シリコンなどを材料とするダミー層と酸化シリコン等の絶縁層とを交互に積層して積層体を形成した後、該積層体に垂直方向の複数のトレンチ（メモリホール）を形成する。その後、ダミー層を選択的に除去し、ダミー層が除去された空間に金属材料を埋め込むことにより、金属材料からなるゲート電極を形成する。ゲート絶縁層２２０及び半導体層２１０の形成は、ゲートファースト方式と同様である。金属材料を埋め込んだ後、該金属材料に接するように酸化シリコン又は酸化ゲルマニウムを埋め込むことにより、上述の界面層を形成することも可能である。ただし、この方法に限らず、複数のトレンチを形成した後、その内壁に界面層、ゲート絶縁層２２０及び半導体層２１０を順次積層してもよい。
　絶縁層２４０は、互いに隣接する２つのゲート電極２３０の間を絶縁分離するための絶縁膜である。絶縁層２４０としては、酸化シリコン膜、窒化シリコン膜等の絶縁膜を用いることができる。本実施形態において、絶縁層２４０の膜厚は、１０ｎｍ以上５０ｎｍ以下（好ましくは、２０ｎｍ以上４０ｎｍ以下）であるが、この例に限られるものではない。絶縁層２４０の膜厚は、チャネル長（すなわち、ゲート電極２３０の幅）との関係に応じて適宜決定すればよい。ただし、絶縁層２４０の膜厚が薄すぎると、隣接する不揮発性記憶素子２０が互いに影響を及ぼし合い、動作不良を起こす要因となり得る。また、絶縁層２４０の膜厚が厚すぎると、隣接する不揮発性記憶素子２０のチャネル間の距離が長くなり、キャリア移動の障壁となり得る。
　フィラー部材２５０は、円筒状の半導体層２１０の内側を充填する充填材として機能する。フィラー部材２５０としては、酸化シリコン、窒化シリコン、樹脂等の絶縁材料を用いることができる。これらの絶縁材料は、ＣＶＤ法等の公知の方法で半導体層２１０の内側に充填することができる。なお、トレンチ（メモリーホール）径が小さい場合は、フィラー部材２５０はなくてもよく、この場合は半導体層２１０は円筒形状ではなく円柱形状となる。また、フィラー部材２５０は円筒状の半導体層２１０の内側を完全に充填する必要はなく、半導体層２１０の内側の一部にフィラー部材が充填されていない空間が残っていてもよい。
　以上説明した本実施形態の不揮発性記憶装置１００は、半導体層２１０として酸化物半導体を用い、ゲート絶縁層２２０として反強誘電体を用いた不揮発性記憶素子２０で構成される。酸化物半導体を用いた不揮発性記憶素子は、低消費電力で信頼性が高いという利点を有するものの、従来技術で述べたように、消去動作が不十分になりやすいという欠点を有する。しかしながら、本実施形態の不揮発性記憶装置１００では、酸化物半導体と反強誘電体とを組み合わせ、かつ、反強誘電体の分極特性曲線のうちプラス側のヒステリシスループを選択的に用いることにより、上述の欠点を克服し、安定した消去動作を実現している。
［実施例］
　以下、試作した本実施形態の不揮発性記憶装置３００の構造及び電気特性の測定結果について説明する。
　図６Ａは、本発明の一実施形態の不揮発性記憶装置３００における素子構造を示す断面図である。図６Ａに示す不揮発性記憶装置３００は、垂直型（チャネルが基板に対して垂直方向に延在するタイプ）の２つの不揮発性記憶素子を直列に接続した構造を有している。
　図６Ａにおいて、シリコン基板３１０の上には、酸化シリコンで構成される下地層３１１が設けられている。下地層３１１の上には、トレンチ３１２を挟んで向かい合うように２つのゲート電極３１３が配置され、当該ゲート電極３１３の上には、層間絶縁層３１４が設けられている。層間絶縁層３１４には開口部３１５が形成されており、当該開口部３１５の内側には、ゲート電極３１３と電気的に接続するゲート端子３１６が設けられている。
　トレンチ３１２の内壁には、酸化ジルコニウムで構成されるゲート絶縁層３１７及び酸化インジウムで構成される半導体層３１８が順次積層されている。半導体層３１８の一端には、ソース端子３１９が電気的に接続され、半導体層３１８の他端には、ドレイン端子３２０が電気的に接続されている。
　以上の構造を有する不揮発性記憶装置３００は、トレンチ３１２の内側において、ゲート電極３１３と半導体層３１８とがゲート絶縁層３１７を挟んで対向する構造の２つの不揮発性記憶素子を有する。
　図６Ａに示す不揮発性記憶装置３００の製造方法を簡単に説明する。まず、ＳＯＩ基板を準備し、ボックス酸化膜の上のシリコン層にイオン注入によりリン（Ｐ）を添加した後、リンを活性化した。これにより、シリコン基板（シリコン基板３１０）上に、ボックス酸化膜（下地層３１１）を介してｎ型シリコン層が形成された。ｎ型シリコン層を形成した後、当該ｎ型シリコン層に対して熱酸化処理を行い、ｎ型シリコン層の膜厚を減じた。このとき、熱酸化処理によって形成された熱酸化膜は、そのまま残して層間絶縁層３１４として利用した。
　ｎ型シリコン層の熱酸化処理を終えた後、熱酸化膜及びｎ型シリコン層を貫通し、ボックス酸化膜まで到達する貫通孔を形成した。貫通孔は、図６Ａに示したトレンチ３１２に相当する。トレンチ３１２は、電子ビーム描画によるパターニング工程とＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）工程とを組み合わせて形成した。
　トレンチ３１２を形成した後、ｎ型シリコン層及び熱酸化膜をパターニングしてアイランド状のパターンを形成した。図６Ａに示したゲート電極３１３及び層間絶縁層３１４は、それぞれパターン化されたｎ型シリコン層及び熱酸化膜に相当する。パターン化されたｎ型シリコン層及び熱酸化膜は、それぞれトレンチ３１２によって２つに分離されている。つまり、この時点において、パターン化されたｎ型シリコン層及び熱酸化膜が２つずつ形成される。
　ｎ型シリコン層及び熱酸化膜のパターン化が終了した後、トレンチ３１２の内側に反強誘電体で構成されるゲート絶縁層３１７を形成した。ここでは、ゲート絶縁層３１７として、１０ｎｍの酸化ジルコニウム層をＡＬＤ法により形成した。成膜は室温で行った。次に、エッチングによりパターン化を行い、パターン化の後、ゲート絶縁層３１７に対して６００℃のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）を行った。このアニール処理は、ゲート絶縁層３１７を結晶化するために行った。
　ゲート絶縁層３１７を結晶化させた後、ゲート絶縁層３１７の上に、酸化物半導体で構成される半導体層３１８として、１０ｎｍの酸化インジウム層をＡＬＤ法により形成した。成膜は２００℃で行った。次に、エッチングによりパターン化を行い、パターン化の後、半導体層３１８に対して２００℃のオゾン雰囲気下で加熱処理を行った。この加熱処理は、半導体層３１８の酸素欠損を低減し、半導体としての機能を改善するために行った。
　半導体層３１８を形成した後、ソース端子３１９及びドレイン端子３２０を形成した。ソース端子３１９及びドレイン端子３２０は、窒化チタン層をパターニングして形成した。次に、層間絶縁層３１４に開口部３１５を形成し、開口部３１５の内側にゲート端子３１６を形成した。ゲート端子３１６は、窒化チタン層とチタン層との積層構造をパターニングして形成した。
　図６Ｂは、試作した不揮発性記憶装置３００のトレンチ近傍における断面ＴＥＭ写真を示す図である。図６Ｂでは、ゲート絶縁層として強誘電体である酸化ハフニウム層（ＨｆＯ2）を使用したものが示されているが、上述の不揮発性記憶装置３００の場合、酸化ハフニウム層に代えて、酸化ジルコニウム層を使用したものを同様に作製している。図６Ｂに示すように、ゲート絶縁層３１７及び半導体層３１８の成膜方法としてＡＬＤ法を用いているため、トレンチの内壁面に均一な膜厚で成膜されていることが分かる。ゲート絶縁層３１７及び半導体層３１８の膜厚を均一にすることは、安定したメモリ動作を実現する上で望ましい。
　次に、上述の製造方法で試作した不揮発性記憶装置３００の電気特性について説明する。なお、図６Ａに示した不揮発性記憶装置３００は、２つの不揮発性記憶素子が直列に接続された構造となっているため、電気特性の際は、一方の不揮発性記憶素子をオン状態にし、他方の不揮発性記憶素子の電気特性を測定した。
　図７は、本発明の一本実施形態の不揮発性記憶装置３００を用いて測定したＩｄ－Ｖｇ特性を示す図である。不揮発性記憶装置３００のチャネル長（Ｌg）は５０ｎｍ、ゲート幅（図６Ａにおけるゲート電極３１３の奥行き方向の長さ）は２０μｍである。ソース－ドレイン間の電圧（Ｖｄｓ）は、５０ｍＶとした。ゲート電圧（Ｖｇ）は、消去／プログラム動作が起こらない範囲（－３Ｖ～０Ｖ）で掃引した。また、プログラム電圧（ＰＧＭ）は、一律に＋５Ｖに設定した。消去電圧（ＥＲＳ）は、－５Ｖ、－５．５Ｖ、－６Ｖ、－６．５Ｖ、及び－７Ｖのそれぞれの場合についてＩｄ－Ｖｇ特性を測定した。その結果、試作した不揮発性記憶装置３００は、消去電圧にほとんど依存することなく、正常にメモリ動作を実現することが確認できた。
　図８Ａは、本発明の一実施形態の不揮発性記憶装置３００の室温における書き換え耐性を測定した結果を示す図である。横軸は、ストレス・サイクルであり、縦軸は、閾値である。四角いドットで示される点は、プログラム電圧（＋５Ｖ）を書き込んだときの値であり、丸いドットで示される点は、消去電圧（－７Ｖ）を書き込んだときの値である。図８Ａに示されるように、試作した不揮発性記憶装置３００は、１×１０3回程度まで安定した書き換え耐性を示すことが分かった。
　図８Ｂは、本発明の一実施形態の不揮発性記憶装置３００の室温における保持特性を測定した結果を示す図である。横軸は、時間であり、縦軸は、閾値である。四角いドットで示される点は、プログラム電圧（＋５Ｖ）を書き込んだときの値であり、丸いドットで示される点は、消去電圧（－７Ｖ）を書き込んだときの値である。図８Ｂに示されるように、試作した不揮発性記憶装置３００は、１×１０3秒程度まで安定した保持特性を示すことが分かった。
［シミュレーション結果］
　本発明者らは、図３Ａに示したＡＦｅＦＥＴモデルに基づいて、各種パラメータに対する電気特性の依存性についてシミュレーションを行った。以下、各シミュレーション結果について説明する。以下の説明において、メモリウィンドウ及び動作点という用語の定義は、前述したとおりである。すなわち、メモリウィンドウとは、ＡＦｅＴＦＴモデルにおいて、プログラム状態におけるドレイン電流（読み出し電流）と消去状態におけるドレイン電流との比（すなわち、リード時のドレイン電流比）を指す。また、動作点とは、ＡＦｅＴＦＴモデルにおける反強誘電体キャパシタの分極特性曲線とＭＯＳトランジスタの負荷曲線との交差点を指す。
　まず、ＡＦｅＦＥＴモデルに基づいてキャリア濃度（Ｎd）に対する電気特性の依存性をシミュレーションした結果について説明する。
　図９Ａは、ＡＦｅＦＥＴモデルにおいてキャリア濃度（Ｎd）を変化させた場合におけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。図９Ｂは、ＡＦｅＦＥＴモデルにおいてキャリア濃度（Ｎd）を変化させた場合における動作点解析のシミュレーション結果を示す図である。図１０は、ＡＦｅＦＥＴモデルにおけるメモリウィンドウのキャリア濃度（Ｎd）に対する依存性を示す図である。
　シミュレーションの条件は、基本的には、前述の図３Ａに示したＡＦｅＦＥＴモデルのシミュレーションに使用した条件と同じである。例えば、ゲート長及びゲート幅は、それぞれ５０μｍとし、ソース－ドレイン間電圧（Ｖｄｓ）は、０．１Ｖとした。また、ゲート絶縁層として用いる反強誘電体の組成は、Ｈｆ０．２Ｚｒ０．８Ｏ２とした。すなわち、ゲート絶縁層として、酸化ジルコニウムにおけるジルコニウムの一部（２０モル％）をハフニウムに置換した複合酸化物を用いた。ゲート絶縁層（反強誘電体層）の膜厚（ｔAFe）、チャネル（酸化物半導体層）の膜厚（ｔOS）は、それぞれ１０ｎｍとした。また、フラットバンド電圧（ＶFB）として、－１．０Ｖを設定した。一方、キャリア濃度（Ｎd）は、前述の図３Ａに示したＡＦｅＦＥＴモデルのシミュレーションに使用した条件である１×１０1９ｃｍ-3より低い値、具体的には、１．２×１０17ｃｍ-3、２．４×１０17ｃｍ-3、４．８×１０17ｃｍ-3、６．０×１０17ｃｍ-3、７．２×１０17ｃｍ-3、９．６×１０17ｃｍ-3、１．２×１０18ｃｍ-3、又は２．４×１０18ｃｍ-3に設定した。
　図９Ａ及び図１０に示すように、キャリア濃度（Ｎd）の減少に伴い、プログラム状態におけるドレイン電流と消去状態におけるドレイン電流との差分に若干の増加が見られ、メモリウィンドウは僅かに増加することが分かった。メモリウィンドウが増加する理由は、プログラム状態のドレイン電流が低下する変化量に比べて、消去状態のドレイン電流が低下する変化量の方が大きいためである。
　図９Ｂに示すように、キャリア濃度（Ｎd）が減少するにつれて、負荷曲線３２が左方向（マイナス方向）にシフトするため、プログラム状態の動作点３３及び消去状態の動作点３４も左方向にシフトする。このとき、消去状態では、動作点３４がサブスレッショルド領域に近づく（すなわち、負荷曲線３２のフラット領域３５に近づく）ため、低い電荷密度でチャージバランスが維持され、結果として、ドレイン電流が小さくなる。このように、キャリア濃度（Ｎd）が減少するにつれて、プログラム状態のドレイン電流に比べて、消去状態のドレイン電流が大きく低下するため、リード時のドレイン電流比、つまりメモリウィンドウが大きくなる。
　次に、ＡＦｅＦＥＴモデルに基づいてチャネル（酸化物半導体層）の膜厚（ｔOS）に対する電気特性の依存性をシミュレーションした結果について説明する。
　図１１Ａは、ＡＦｅＦＥＴモデルにおいて酸化物半導体層の膜厚を変化させた場合におけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。図１１Ｂは、ＡＦｅＦＥＴモデルにおいて酸化物半導体層の膜厚を変化させた場合における動作点解析のシミュレーション結果を示す図である。図１２は、ＡＦｅＦＥＴモデルにおけるメモリウィンドウの酸化物半導体層の膜厚に対する依存性を示す図である。
　シミュレーションの条件は、基本的には、図９Ａ及び図９Ｂを用いて説明したシミュレーションの条件と同じである。ただし、キャリア濃度（Ｎd）は１．２×１０18ｃｍ-3に固定した。また、酸化物半導体層の膜厚（ｔOS）は、３ｎｍ、４ｎｍ、５ｎｍ、７ｎｍ、１０ｎｍ、又は１５ｎｍに設定した。
　図１１Ａ及び図１２に示すように、酸化物半導体層の膜厚（ｔOS）の減少に伴い、プログラム状態におけるドレイン電流と消去状態におけるドレイン電流との差分に若干の増加が見られ、メモリウィンドウは僅かに増加することが分かった。また、図１１Ｂに示すように、酸化物半導体層の膜厚（ｔOS）が変化しても、負荷曲線３２の位置にほとんどシフトは見られず、プログラム状態の動作点３３及び消去状態の動作点３４の位置に大きな変化は見られなかった。したがって、ＡＦｅＦＥＴモデルにおいて、酸化物半導体層の膜厚がメモリウィンドウに与える影響は小さいことが分かった。
　次に、ＡＦｅＦＥＴモデルに基づいてゲート絶縁層（反強誘電体層）の膜厚（ｔAFe）に対する電気特性の依存性をシミュレーションした結果について説明する。
　図１３Ａは、ＡＦｅＦＥＴモデルにおいて反強誘電体層の膜厚を変化させた場合におけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。図１３Ｂは、ＡＦｅＦＥＴモデルにおいて反強誘電体層の膜厚を変化させた場合における動作点解析のシミュレーション結果を示す図である。図１４は、ＡＦｅＦＥＴモデルにおけるメモリウィンドウの反強誘電体層の膜厚に対する依存性を示す図である。
　シミュレーションの条件は、基本的には、図９Ａ及び図９Ｂを用いて説明したシミュレーションの条件と同じである。ただし、キャリア濃度（Ｎd）は４．８×１０17ｃｍ-3に固定した。反強誘電体層の膜厚（ｔAFe）は、３ｎｍ、４ｎｍ、５ｎｍ、７ｎｍ、１０ｎｍ、又は１５ｎｍに設定した。
　図１３Ａ及び図１４に示すように、反強誘電体層の膜厚（ｔAFe）の増加に伴い、プログラム状態におけるドレイン電流と消去状態におけるドレイン電流との差分が大きくなり、メモリウィンドウは大幅に増加することが分かった。特に、図１３Ａに示す結果では、消去状態におけるドレイン電流の大幅な低下を読み取ることができる。
　図１３Ｂに示すように、反強誘電体層の膜厚（ｔAFe）が増加した場合、負荷曲線３２の位置に変化は見られず、分極特性曲線３１が下方にシフトすることが分かる。反強誘電体層の膜厚が増加すると、反強誘電体キャパシタの常誘電体成分が小さくなり、分極特性曲線３１が下方にシフトする。その結果、プログラム状態における動作点３３及び消去状態における動作点３４は、いずれも下方にシフトする。このとき、消去状態では、動作点３４がサブスレッショルド領域に近づくため、低い電荷密度でチャージバランスが維持され、結果として、ドレイン電流が小さくなる。
　このように、反強誘電体層の膜厚（ｔAFe）が増加するにつれて、プログラム状態のドレイン電流に比べて、消去状態のドレイン電流が大きく低下するため、メモリウィンドウが大きくなる。以上の事から、ゲート絶縁層（反強誘電体層）の膜厚（ｔAFe）は、５ｎｍ以上５０ｎｍ以下が好ましく、８ｎｍ以上３０ｎｍ以下がより好ましく、１０ｎｍ以上２０ｎｍ以下であることが最も好ましいと言える。
　次に、ＡＦｅＦＥＴモデルに基づいて反強誘電体の組成に対する電気特性の依存性をシミュレーションした結果について説明する。
　図１５Ａは、ＡＦｅＦＥＴモデルにおいて反強誘電体の組成を変化させた場合におけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。図１５Ｂは、ＡＦｅＦＥＴモデルにおいて反強誘電体の組成を変化させた場合における動作点解析のシミュレーション結果を示す図である。なお、図１５Ｂには、２本の負荷曲線３２が示されているが、この点については後述する。
　シミュレーションの条件は、基本的には、図９Ａ及び図９Ｂを用いて説明したシミュレーションの条件と同じである。ただし、キャリア濃度（Ｎd）は１．２×１０18ｃｍ-3に固定し、酸化物半導体層の膜厚（ｔOS）は、５ｎｍに固定した。反強誘電体の組成は、Ｈｆ０．1Ｚｒ０．9Ｏ２、Ｈｆ０．２Ｚｒ０．８Ｏ２、又はＨｆ０．3Ｚｒ０．7Ｏ２とした。すなわち、反強誘電体である酸化ジルコニウムにおけるジルコニウム全量を１００モル％として、その１０モル％、２０モル％、又は３０モル％をハフニウムに置換した複合酸化物を用いたものとした。また、フラットバンド電圧（ＶFB）は、－０．５Ｖと－１．０Ｖとを使い分けた。
　図１５Ａに示すように、反強誘電体の組成が変化すると、Ｉｄ－Ｖｇ特性も変化する。具体的には、反強誘電体におけるジルコニウムの含有量が小さいほど、Ｉｄ－Ｖｇ特性は、右方向（プラス方向）にシフトすることが分かった。また、図１５Ｂに示すように、反強誘電体におけるジルコニウムの含有量が小さいほど、分極特性曲線３１は、左方向（マイナス方向）にシフトすることが分かった。ただし、図１５Ｂにおいて、Ｈｆ0.2Ｚｒ0.8Ｏ2及びＨｆ0.1Ｚｒ0.9Ｏ2の場合は、フラットバンド電圧を－１．０Ｖとし、Ｈｆ0.3Ｚｒ0.7Ｏ2の場合は、フラットバンド電圧を－０．５Ｖとした。その理由は、ジルコニウムの含有量が８０モル％及び９０モル％の場合、Ｖg＝０Ｖとするためにフラットバンド電圧を－１．０Ｖに設定する必要があるが、ジルコニウムの含有量が７０モル％の場合は、分極特性曲線３１が全体的に左方向にシフトしているため、フラットバンド電圧が－０．５Ｖであっても足りるからである。
　フラットバンド電圧の絶対値が小さいという事は、ゲート電極の材料と酸化物半導体の材料との間の仕事関数差が小さいことを意味する。つまり、ゲート絶縁層におけるジルコニウムの含有量が小さくなると、適切な仕事関数差を設定するに当たり、ゲート電極の材料と酸化物半導体の材料との組み合わせの選択肢が増加するという利点がある。
　図１５Ｂに示すように、ジルコニウムの含有量が７０モル％の場合、プログラム状態における動作点３３は上方にシフトするため、蓄積電荷領域においてドレイン電流が大きくなる。逆に、消去状態における動作点３４は下方にシフトするため、サブスレッショルド領域に近づき、ドレイン電流は小さくなる。したがって、プログラム状態におけるドレイン電流と消去状態におけるドレイン電流との差が大きくなるため、メモリウィンドウは大きくなる。
　このように、ゲート絶縁層におけるジルコニウムの含有量を小さくするほど、メモリウィンドウは増加する傾向にあることが分かった。特に、図１５Ａ及び図１５Ｂに示すシミュレーション結果によれば、ジルコニウムの含有量が７０モル％の場合において、メモリウィンドウであるリード時のドレイン電流比が１０以上になることが分かった。ただし、ジルコニウムの含有量が小さくなると、次第に、反強誘電体ではなく、強誘電体の特性を示すことが知られている。したがって、ゲート電極の材料と酸化物半導体の材料との組み合わせの選択肢という観点を加味すると、ゲート絶縁層（反強誘電体）であるＨｆxＺｒ1-xＯ2においては、０．１≦ｘ≦０．４が好ましく、０．１５≦ｘ≦０．３５がより好ましく、０．２≦ｘ≦０．３が最も好ましい。
　次に、ＡＦｅＦＥＴモデルに基づいて固定電荷に対する電気特性の依存性をシミュレーションした結果について説明する。
　図１６Ａは、ＡＦｅＦＥＴモデルにおいて固定電荷を変化させた場合におけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。図１６Ｂは、ＡＦｅＦＥＴモデルにおいて固定電荷を変化させた場合における動作点解析のシミュレーション結果を示す図である。
　シミュレーションの条件は、基本的には、図９Ａ及び図９Ｂを用いて説明したシミュレーションの条件と同じである。ただし、キャリア濃度（Ｎd）は１．２×１０18ｃｍ-3に固定し、反強誘電体の組成は、Ｈｆ０．3Ｚｒ０．7Ｏ２とし、酸化物半導体層の膜厚（ｔOS）は、５ｎｍに固定した。また、フラットバンド電圧は－０．５７Ｖとした。固定電荷（Ｑf）は、－２μＣ／ｃｍ2、－１μＣ／ｃｍ2、０μＣ／ｃｍ2、１μＣ／ｃｍ2、又は２μＣ／ｃｍ2に設定した。
　図１６Ａに示すように、固定電荷が小さい（負の固定電荷の絶対値が大きい）ほど、Ｉｄ－Ｖｇ特性は、右方向（プラス方向）にシフトする。また、図１６Ｂに示すように、固定電荷が小さいほど、負荷曲線３２のフラット領域３５が上方向にシフトする。そのため、消去状態における動作点３４がサブスレッショルド領域に近づくため、消去状態におけるドレイン電流が小さくなる。以上の事から、固定電荷が小さいほど、メモリウィンドウは大きくなる傾向を読み取ることができる。この傾向は、図４Ａ及び図４Ｂを用いて説明した結果と同様である。
　本発明の一実施形態である不揮発性記憶装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　また、上述した実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
３１…分極特性曲線、３２…負荷曲線、３３、３４…動作点、３５…フラット領域、２０…不揮発性記憶素子、１１０…基板、１２０…ソース電極、１３０…ドレイン電極、１４０…ソース端子、１５０…ドレイン端子、１６０…ゲート端子、１７０…パッシベーション層、２１０…半導体層、２２０…ゲート絶縁層、２３０…ゲート電極、２４０…絶縁層、２５０…フィラー部材、３１０…シリコン基板、３１１…下地層、３１２…トレンチ、３１３…ゲート電極、３１４…層間絶縁層、３１５…開口部、３１６…ゲート端子、３１７…ゲート絶縁層、３１８…半導体層、３１９…ソース端子、３２０…ドレイン端子

Claims (14)

  1. 　複数の不揮発性記憶素子を含む不揮発性記憶装置であって、
    　前記不揮発性記憶素子は、
    　金属酸化物を含む半導体層と、
    　前記半導体層に対向するゲート電極と、
    　前記半導体層と前記ゲート電極との間に設けられた反強誘電体で構成されるゲート絶縁層と、
    　を備え、
    　前記ゲート電極を構成する第１材料の電子親和力が、前記半導体層を構成する第２材料の電子親和力より小さく、前記第２材料がｎ型半導体である、
    不揮発性記憶装置。
  2. 　複数の不揮発性記憶素子を含む不揮発性記憶装置であって、
    　前記不揮発性記憶素子は、
    　金属酸化物を含む半導体層と、
    　前記半導体層に対向するゲート電極と、
    　前記半導体層と前記ゲート電極との間に設けられた反強誘電体で構成されるゲート絶縁層と、
    　を備え、
    　前記ゲート電極を構成する第１材料の電子親和力が、前記半導体層を構成する第２材料の電子親和力より大きく、前記第２材料がｐ型半導体である、
    不揮発性記憶装置。
  3. 　複数の不揮発性記憶素子を含む不揮発性記憶装置であって、
    　前記不揮発性記憶素子は、
    　金属酸化物を含む半導体層と、
    　前記半導体層に対向するゲート電極と、
    　前記半導体層と前記ゲート電極との間に設けられた反強誘電体で構成されるゲート絶縁層と、
    　前記ゲート絶縁層と前記ゲート電極との間に設けられた界面層と、
    　を備え、
    　前記ゲート電極を構成する第１材料の電子親和力が、前記半導体層を構成する第２材料の電子親和力より小さく、前記第２材料がｎ型半導体であり、
    　前記界面層が酸化シリコンからなる、不揮発性記憶装置。
  4. 　前記ゲート絶縁層が－２μＣ／ｃｍ2～－１μＣ／ｃｍ2の固定電荷を有する、請求項１又は３に記載の不揮発性記憶装置。
  5. 　前記金属酸化物がＳｎ酸化物またはＩｎとＺｎとの複合酸化物であり、
    　前記第１材料の電子親和力が４．９ｅＶ以下である、請求項１又は３に記載の不揮発性記憶装置。
  6. 　前記第１材料がｎ型にドープされたＳｉ及び／又はＧｅである、請求項５に記載の不揮発性記憶装置。
  7. 　前記第１材料が金属材料である、請求項５に記載の不揮発性記憶装置。
  8. 　前記金属酸化物がＩｎの酸化物またはＩｎとＧａとＺｎとの複合酸化物であり、
    　前記第１材料の電子親和力が４．３ｅＶ以下である、請求項１又は３に記載の不揮発性記憶装置。
  9. 　前記第１材料がｎ型にドープされたＳｉ及び／又はＧｅである、請求項８に記載の不揮発性記憶装置。
  10. 　前記第１材料が金属材料である、請求項８に記載の不揮発性記憶装置。
  11. 　複数の不揮発性記憶素子を含む不揮発性記憶装置であって、
    　前記不揮発性記憶素子は、
    　金属酸化物を含む半導体層と、
    　前記半導体層に対向するゲート電極と、
    　前記半導体層と前記ゲート電極との間に設けられた反強誘電体で構成されるゲート絶縁層と、
    　を備え、
    　前記金属酸化物がＳｎ酸化物、またはＩｎとＺｎの複合酸化物であり、前記ゲート電極を構成する第１材料の電子親和力が４．９ｅＶ以下である、不揮発性記憶装置。
  12. 　複数の不揮発性記憶素子を含む不揮発性記憶装置であって、
    　前記不揮発性記憶素子は、
    　金属酸化物を含む半導体層と、
    　前記半導体層に対向するゲート電極と、
    　前記半導体層と前記ゲート電極との間に設けられた反強誘電体で構成されるゲート絶縁層と、
    　を備え、
    　前記金属酸化物がＩｎの酸化物またはＩｎとＧａとＺｎとの複合酸化物であり、前記ゲート電極を構成する第１材料の電子親和力が４．３ｅＶ以下である、不揮発性記憶装置。
  13. 　前記反強誘電体は、ＨｆxＺｒ1-xＯ2（０≦ｘ≦０．４）で表される複合酸化物である、請求項１、２、３、１１又は１２に記載の不揮発性記憶装置。
  14. 　前記ゲート絶縁層の膜厚は、５ｎｍ以上５０ｎｍ以下である、請求項１、２、３、１１又は１２に記載の不揮発性記憶装置。
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