WO2023219046A1 - 窒化物半導体装置 - Google Patents

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nitride semiconductor
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gate
semiconductor device
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Rohm Co Ltd
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Definitions

  • the present disclosure relates to a nitride semiconductor device.
  • HEMTs high electron mobility transistors
  • nitride semiconductors nitride semiconductors
  • a normally-off operation is required from the viewpoint of fail-safety, in which the current path (channel) between the source and drain is cut off at zero bias.
  • a second nitride semiconductor layer (electron supply layer) having a different band gap (Al composition) is formed on the first nitride semiconductor layer (electron transit layer).
  • a heterojunction is formed.
  • a two-dimensional electron gas is formed in the first nitride semiconductor layer near the interface between the first nitride semiconductor layer and the second nitride semiconductor layer.
  • the energy levels of the first nitride semiconductor layer and the second nitride semiconductor layer are raised by ionized acceptors contained in a gallium nitride (GaN) layer doped with acceptor-type impurities.
  • GaN gallium nitride
  • the energy level of the conduction band at the heterojunction interface becomes higher than the Fermi level.
  • the channel caused by the two-dimensional electron gas is blocked directly under the gate electrode, thereby realizing a normally-off type HEMT.
  • the shape of the GaN layer doped with acceptor-type impurities greatly affects the operating characteristics of the HEMT (for example, on-resistance, gate threshold voltage, maximum rating of gate-source voltage, etc.). Therefore, if the shape of the p-type GaN layer is non-uniform within the chip, gate reliability may decrease.
  • a nitride semiconductor device includes a nitride semiconductor layer and a gate layer formed on the nitride semiconductor layer, which extends in a first direction in a plan view and is orthogonal to the first direction.
  • a gate layer including a plurality of main gate portions arranged in a second direction; a gate electrode formed on the gate layer; a passivation layer covering the gate layer, the gate electrode, the first dummy part, and the second dummy part, the passivation layer having a plurality of source openings and a plurality of drain openings; a source electrode in contact with the nitride semiconductor layer through the plurality of source openings, and a drain electrode in contact with the nitride semiconductor layer through the plurality of drain openings.
  • the gate layer, the first dummy part, and the second dummy part are made of a nitride semiconductor containing acceptor type impurities.
  • the gate layer, the plurality of source openings, and the plurality of drain openings are arranged between the first dummy part and the second dummy part, which are spaced apart in the second direction in plan view.
  • the uniformity of the shape of the main gate portion can be improved.
  • FIG. 1 is a schematic plan view of an exemplary nitride semiconductor device according to one embodiment.
  • FIG. 2 is a schematic cross-sectional view of the nitride semiconductor device taken along line F2-F2 in FIG.
  • FIG. 3 is a schematic cross-sectional view showing an exemplary manufacturing process of an active region nitride semiconductor device.
  • FIG. 4 is a schematic cross-sectional view showing a manufacturing process subsequent to the process shown in FIG. 3.
  • FIG. 5 is a schematic cross-sectional view showing a manufacturing process following the process shown in FIG. 4.
  • FIG. 6 is a schematic cross-sectional view showing a manufacturing process subsequent to the process shown in FIG.
  • FIG. 7 is a schematic cross-sectional view showing a manufacturing process following the process shown in FIG. 6.
  • FIG. 8 is a schematic cross-sectional view showing a manufacturing process subsequent to the process shown in FIG. 7.
  • FIG. 9 is a schematic cross-sectional view showing a manufacturing process following the process shown in FIG. 8.
  • FIG. 10 is a schematic cross-sectional view showing a manufacturing process subsequent to the process shown in FIG.
  • FIG. 11 is a schematic plan view of an exemplary nitride semiconductor device according to the first modification.
  • FIG. 12 is a schematic plan view of an exemplary nitride semiconductor device according to a second modification example.
  • FIG. 13 is a schematic plan view of an exemplary nitride semiconductor device according to a third modification.
  • FIG. 14 is a schematic cross-sectional view of the nitride semiconductor device taken along line F14-F14 in FIG. 13.
  • FIG. 15 is a schematic plan view of an exemplary nitride semiconductor device according to a fourth modification.
  • FIG. 16 is a schematic plan view of an exemplary nitride semiconductor device according to a fifth modification.
  • FIG. 17 is a schematic cross-sectional view of the nitride semiconductor device taken along line F17-F17 in FIG. 16.
  • FIG. 18 is a schematic plan view of an exemplary nitride semiconductor device according to a sixth modification.
  • FIG. 19 is a schematic plan view of an exemplary nitride semiconductor device according to a seventh modification.
  • FIG. 20 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to an eighth modification.
  • FIG. 21 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to a ninth modification.
  • FIG. 1 is a schematic plan view of an exemplary nitride semiconductor device 10 according to one embodiment.
  • Nitride semiconductor device 10 includes a nitride semiconductor layer 12, a gate layer 14 formed on nitride semiconductor layer 12, and a gate electrode 16 formed on gate layer 14.
  • the Z-axis direction of the mutually perpendicular XYZ axes shown in FIG. 1 is a direction perpendicular to the surface of the nitride semiconductor layer 12 on which a device is formed.
  • the term "planar view” used in this specification refers to viewing the nitride semiconductor device 10 from above along the Z-axis direction, unless explicitly stated otherwise.
  • the upper surface of the nitride semiconductor layer 12 can include two sides 12X1 and 12X2 extending along the X-axis direction and two sides 12Y1 and 12Y2 extending along the Y-axis direction.
  • the area defined by the four sides 12X1, 12X2, 12Y1, and 12Y2 of the nitride semiconductor layer 12 may correspond to one chip (die). Further details of the nitride semiconductor layer 12 will be described later with reference to FIG.
  • the gate layer 14 is made of a nitride semiconductor containing acceptor type impurities.
  • the gate layer 14 may be a gallium nitride layer (p-type GaN layer) doped with acceptor type impurities.
  • the acceptor type impurity can include at least one of zinc (Zn), magnesium (Mg), and carbon (C).
  • the maximum concentration of acceptor type impurities in the gate layer 14 may be, for example, 7 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the gate layer 14 includes a plurality of main gate portions 18 that extend in the Y-axis direction (first direction) and are arranged in the X-axis direction (second direction) in plan view. Note that in this specification, the Y-axis direction is also referred to as a first direction, and the X-axis direction is also referred to as a second direction. In the example of FIG. 1, the gate layer 14 includes four main gate parts 18. The number of main gate sections 18 can be arbitrarily determined depending on the desired layout of the nitride semiconductor device 10 or the area (chip area) of the nitride semiconductor layer 12.
  • the gate layer 14 may further include a plurality of gate connection parts 20 that interconnect the plurality of main gate parts 18.
  • three gate connecting parts 20 connect two main gate parts 18.
  • the number of gate connecting portions 20 can be arbitrarily determined depending on the desired layout of nitride semiconductor device 10 or the area (chip area) of nitride semiconductor layer 12.
  • the gate connecting part 20 can be configured to connect two main gate parts 18 spaced apart in the X-axis direction.
  • the gate electrode 16 may be composed of one or more metal layers.
  • gate electrode 16 may be comprised of a titanium nitride (TiN) layer.
  • the gate electrode 16 may include a first metal layer made of Ti and a second metal layer made of TiN provided on the first metal layer.
  • the gate electrode 16 can form a Schottky junction with the gate layer 14.
  • the gate electrode 16 may be formed in a region smaller than the gate layer 14 in plan view.
  • the nitride semiconductor device 10 may further include a dummy pattern 22 formed on the nitride semiconductor layer 12.
  • the dummy pattern 22 is formed in a closed ring shape so as to surround the gate layer 14 in plan view.
  • the dummy pattern 22 may extend generally along the four sides 12X1, 12X2, 12Y1, and 12Y2 of the nitride semiconductor layer 12 in plan view.
  • the dummy pattern 22 is formed on the nitride semiconductor layer 12 and includes a first dummy part 24 and a second dummy part 26 that extend in the Y-axis direction in plan view.
  • the first dummy section 24 and the second dummy section 26 are made of a nitride semiconductor containing acceptor type impurities.
  • the dummy pattern 22 may further include a third dummy part 28 and a fourth dummy part 30 that are formed on the nitride semiconductor layer 12 and extend in the X-axis direction in plan view.
  • the third dummy section 28 and the fourth dummy section 30 are made of a nitride semiconductor containing acceptor type impurities.
  • the first dummy part 24, the second dummy part 26, the third dummy part 28, and the fourth dummy part 30 constitute at least a part of the ring-shaped dummy pattern 22 in plan view. There is.
  • the nitride semiconductor device 10 may further include a dummy electrode 32 formed on the dummy pattern 22.
  • the dummy electrode 32 may be made of the same metal layer as the gate electrode 16.
  • the dummy electrode 32 may be formed in an area smaller than the dummy pattern 22 in plan view.
  • the dummy electrode 32 may be electrically floating.
  • the nitride semiconductor device 10 further includes a passivation layer 34 (see FIG. 2) having a plurality of source openings 34A and a plurality of drain openings 34B.
  • the passivation layer 34 is shown to be transparent so that the layers below the passivation layer 34 are visible, but the plurality of source openings 34A and the plurality of drain openings 34B are depicted in dashed lines.
  • the passivation layer 34 covers the gate layer 14, the gate electrode 16, the dummy pattern 22 (the first dummy part 24, the second dummy part 26, the third dummy part 28, and the fourth dummy part 30), and the dummy electrode 32. good.
  • source openings 34A and four drain openings 34B are formed in the passivation layer 34.
  • Two source openings 34A spaced apart from each other are lined up in the Y-axis direction.
  • two drain openings 34B spaced apart from each other are lined up in a line in the Y-axis direction.
  • Source openings 34A and drain openings 34B are arranged alternately in the X-axis direction.
  • the number of source openings 34A and the number of drain openings 34B can be arbitrarily determined depending on the desired layout of nitride semiconductor device 10 or the area (chip area) of nitride semiconductor layer 12.
  • the number of source openings 34A and drain openings 34B can be determined depending on, for example, the number of main gate sections 18.
  • Each main gate section 18 is arranged between one of the plurality of source openings 34A and one of the plurality of drain openings 34B.
  • Each gate connection part 20 is spaced apart from at least one of the plurality of drain openings 34B in the Y-axis direction. Some of the plurality of gate coupling parts 20 are arranged between two drain openings 34B aligned in a row in the Y-axis direction.
  • the gate layer 14, the plurality of source openings 34A, and the plurality of drain openings 34B are arranged between the first dummy part 24 and the second dummy part 26, which are separated in the X-axis direction in plan view.
  • the gate layer 14, the plurality of source openings 34A, and the plurality of drain openings 34B are arranged between the third dummy part 28 and the fourth dummy part 30, which are separated in the Y-axis direction in plan view. .
  • the nitride semiconductor device 10 includes a source electrode 36 in contact with the nitride semiconductor layer 12 through a plurality of source openings 34A, and a drain electrode 38 in contact with the nitride semiconductor layer 12 through a plurality of drain openings 34B. further including.
  • the source electrode 36 is drawn with a chain double-dashed line, but is shown to be transparent so that the layer below the source electrode 36 can be seen.
  • the source electrode 36 and the drain electrode 38 can be constituted by one or more metal layers (eg, a combination of a Ti layer, a TiN layer, an Al layer, an AlSiCu layer, an AlCu layer, etc.).
  • the source electrode 36 and the drain electrode 38 are arranged between the first dummy part 24 and the second dummy part 26, which are separated in the X-axis direction in plan view. Similarly, the source electrode 36 and the drain electrode 38 are arranged between the third dummy part 28 and the fourth dummy part 30, which are separated in the Y-axis direction in plan view.
  • Source electrode 36 can be arranged to partially cover gate layer 14 and gate electrode 16. Details of the source electrode 36 will be described later with reference to FIG. 2.
  • Drain electrode 38 can be arranged to cover drain opening 34B. The drain electrode 38 is arranged so as not to overlap the gate layer 14 and the gate electrode 16 in plan view.
  • the nitride semiconductor device 10 may further include a guard ring 40 formed on the nitride semiconductor layer.
  • the guard ring 40 is formed to surround the dummy pattern 22 in plan view.
  • Guard ring 40 may include a guard ring layer 42 formed on nitride semiconductor layer 12 and a guard ring electrode 44 formed on guard ring layer 42.
  • the guard ring layer 42 may be made of a nitride semiconductor containing acceptor type impurities.
  • the guard ring electrode 44 may be made of the same metal layer as the source electrode 36 and the drain electrode 38. Guard ring electrode 44 may be electrically connected to source electrode 36 .
  • FIG. 2 is a schematic cross-sectional view of the nitride semiconductor device 10 taken along line F2-F2 in FIG.
  • Nitride semiconductor device 10 may include a semiconductor substrate 50, a buffer layer 52 formed on semiconductor substrate 50, and the above-described nitride semiconductor layer 12.
  • the nitride semiconductor layer 12 may include an electron transit layer 54 formed on the buffer layer 52 and an electron supply layer 56 formed on the electron transit layer 54.
  • Semiconductor substrate 50 may be formed of silicon (Si), silicon carbide (SiC), GaN, sapphire, or other substrate material.
  • semiconductor substrate 50 may be a Si substrate.
  • the thickness of the semiconductor substrate 50 can be, for example, 200 ⁇ m or more and 1500 ⁇ m or less.
  • the buffer layer 52 can be located between the semiconductor substrate 50 and the electron transit layer 54.
  • buffer layer 52 can be comprised of any material that can facilitate epitaxial growth of electron transport layer 54.
  • Buffer layer 52 may include one or more nitride semiconductor layers.
  • buffer layer 52 can include at least one of an aluminum nitride (AlN) layer, an aluminum gallium nitride (AlGaN) layer, and a graded AlGaN layer with a different aluminum (Al) composition.
  • the buffer layer 52 may be formed by a single AlN layer, a single AlGaN layer, a layer having an AlGaN/GaN superlattice structure, a layer having an AlN/AlGaN superlattice structure, or a layer having an AlN/GaN superlattice structure. may be configured.
  • the buffer layer 52 may include a first buffer layer that is an AlN layer formed on the semiconductor substrate 50 and a second buffer layer that is an AlGaN layer formed on the AlN layer.
  • the first buffer layer may be, for example, an AlN layer with a thickness of 200 nm
  • the second buffer layer may be formed by laminating multiple graded AlGaN layers, for example, with a thickness of 300 nm. You can leave it there.
  • impurities may be introduced into a part of the buffer layer 52 to make the buffer layer 52 semi-insulating.
  • the impurity is, for example, carbon (C) or iron (Fe), and the concentration of the impurity can be, for example, 4 ⁇ 10 16 cm ⁇ 3 or more.
  • the electron transit layer 54 is made of a nitride semiconductor.
  • the electron transit layer 54 may be, for example, a GaN layer.
  • the thickness of the electron transit layer 54 can be, for example, 0.5 ⁇ m or more and 2 ⁇ m or less.
  • impurities may be introduced into a part of the electron transit layer 54 to make the region other than the surface layer of the electron transit layer 54 semi-insulating.
  • the impurity may be, for example, C.
  • the impurity concentration in the electron transit layer 54 can be, for example, 4 ⁇ 10 16 cm ⁇ 3 or more.
  • the electron transit layer 54 can include a plurality of GaN layers having different impurity concentrations, for example, a C-doped GaN layer and a non-doped GaN layer.
  • the C-doped GaN layer may be formed on the buffer layer 52.
  • the C-doped GaN layer can have a thickness of 0.3 ⁇ m or more and 2 ⁇ m or less.
  • the C concentration in the C-doped GaN layer can be set to 5 ⁇ 10 17 cm ⁇ 3 or more and 9 ⁇ 10 19 cm ⁇ 3 or less.
  • the non-doped GaN layer is formed on the C-doped GaN layer and can have a thickness of 0.05 ⁇ m or more and 0.4 ⁇ m or less.
  • the non-doped GaN layer is in contact with the electron supply layer 56.
  • electron transit layer 54 may include a 0.4 ⁇ m thick C-doped GaN layer and a 0.4 ⁇ m thick undoped GaN layer.
  • the C concentration in the C-doped GaN layer may be about 2 ⁇ 10 19 cm ⁇ 3 .
  • the electron supply layer 56 is made of a nitride semiconductor having a larger band gap than the electron transit layer 54.
  • the electron supply layer 56 may be, for example, an AlGaN layer.
  • the electron supply layer 56 is composed of Al x Ga 1-x N, where x satisfies 0.1 ⁇ x ⁇ 0.4, more preferably 0.1 ⁇ x ⁇ 0.3.
  • the electron supply layer 56 may have a thickness of 5 nm or more and 20 nm or less. In one example, electron supply layer 56 may have a thickness of 8 nm or more.
  • the electron transport layer 54 and the electron supply layer 56 are made of nitride semiconductors having different lattice constants. Therefore, the nitride semiconductor (eg, GaN) forming the electron transit layer 54 and the nitride semiconductor (eg, AlGaN) forming the electron supply layer 56 form a lattice mismatched heterojunction. Due to the spontaneous polarization of the electron transit layer 54 and the electron supply layer 56 and the piezo polarization caused by crystal strain near the heterojunction interface, the energy level of the conduction band of the electron transit layer 54 near the heterojunction interface is lower than the Fermi level. It gets lower.
  • the nitride semiconductor eg, GaN
  • the nitride semiconductor eg, AlGaN
  • two-dimensional electron gas (2DEG) spreads within the electron transit layer 54 at a position close to the heterojunction interface between the electron transit layer 54 and the electron supply layer 56 (for example, within a range of several nm from the interface). There is. Note that by increasing at least one of the Al composition and the thickness of the electron supply layer 56, the sheet carrier density of 2DEG generated in the electron transit layer 54 can be increased.
  • gate layer 14 is formed on electron supply layer 56.
  • the gate layer 14 may be a GaN layer having a smaller bandgap than the electron supply layer 56, which is, for example, an AlGaN layer.
  • FIG. 2 a cross section of the main gate portion 18 of the gate layer 14 is shown.
  • the main gate section 18 is located between the source opening 34A and the drain opening 34B. More specifically, the main gate portion 18 may be located between the source opening 34A and the drain opening 34B, and closer to the source opening 34A than the drain opening 34B.
  • the source electrode 36 is in contact with the electron supply layer 56 via the source opening 34A.
  • the drain electrode 38 is in contact with the electron supply layer 56 via the drain opening 34B.
  • the main gate portion 18 includes a bottom surface 18A in contact with the nitride semiconductor layer 12 (electron supply layer 56) and an upper surface 18B on which the gate electrode 16 is formed.
  • the main gate portion 18 includes a gate ridge portion 58 including the upper surface 18B, and a source side extension portion 60 and a drain side extension portion 62 having a thickness smaller than that of the gate ridge portion 58. It's okay to be there.
  • the source side extension part 60 and the drain side extension part 62 extend outward from the gate ridge part 58 in plan view.
  • the gate ridge portion 58 is depicted as the main gate portion 18, and the source side extension portion 60 and the drain side extension portion 62 are omitted.
  • the source side extension portion 60 extends from the gate ridge portion 58 toward the source opening 34A in plan view. Note that the source opening 34A referred to here refers to the one closest to the gate ridge portion 58 among the plurality of source openings 34A. The source side extension portion 60 does not reach the source opening 34A. The source side extension portion 60 is separated from the source electrode 36 by the passivation layer 34 .
  • the drain side extension portion 62 extends from the gate ridge portion 58 toward the drain opening 34B in plan view. Note that the drain opening 34B referred to here refers to the one closest to the gate ridge portion 58 among the plurality of drain openings 34B. The drain side extension portion 62 does not reach the drain opening 34B. The drain side extension portion 62 is separated from the drain electrode 38 by the passivation layer 34 .
  • the gate ridge portion 58 is located between the source side extending portion 60 and the drain side extending portion 62, and is formed integrally with the source side extending portion 60 and the drain side extending portion 62. Due to the existence of the source-side extension portion 60 and the drain-side extension portion 62, the bottom surface 18A of the main gate portion 18 has a larger area than the top surface 18B. In the example shown in FIG. 2, the drain side extension part 62 extends longer toward the outside of the gate ridge part 58 in plan view than the source side extension part 60. That is, the drain side extension part 62 has a larger dimension in the X-axis direction than the source side extension part 60.
  • the source side extension part 60 and the drain side extension part 62 may have the same dimensions in the X-axis direction.
  • the source side extension portion 60 may have a dimension of, for example, 0.2 ⁇ m or more and 0.3 ⁇ m or less in the X-axis direction.
  • the drain side extension portion 62 may have a dimension of, for example, 0.2 ⁇ m or more and 0.6 ⁇ m or less in the X-axis direction.
  • the gate ridge portion 58 corresponds to a relatively thick portion of the main gate portion 18.
  • the gate ridge portion 58 may have a thickness of, for example, 80 nm or more and 150 nm or less.
  • the thickness of the main gate portion 18, particularly the gate ridge portion 58, can be determined by considering parameters including the gate threshold voltage.
  • the main gate portion 18 (gate ridge portion 58) may have a thickness greater than 110 nm.
  • Each of the source side extension part 60 and the drain side extension part 62 has a thickness smaller than the thickness of the gate ridge part 58.
  • each of the source-side extension portion 60 and the drain-side extension portion 62 may have a thickness that is less than or equal to half the thickness of the gate ridge portion 58.
  • Each of the source-side extension portion 60 and the drain-side extension portion 62 may include a flat portion having a substantially constant thickness. As shown in FIG. 2, each of the source side extension part 60 and the drain side extension part 62 may further include an inclined part having a thickness that gradually decreases as the distance from the gate ridge part 58 increases. The sloped portion is formed between the gate ridge portion 58 and the flat portion. In one example, the flat portions of the source-side extension portion 60 and the drain-side extension portion 62 may have a thickness of 5 nm or more and 25 nm or less. Note that in this specification, "substantially constant thickness” refers to a thickness within a range of manufacturing variations (for example, 20%).
  • the gate electrode 16 is formed on the gate layer 14. As shown in FIG. 2, the gate electrode 16 is formed on the gate ridge portion 58 including the upper surface 18B of the main gate portion 18. As shown in FIG.
  • the thickness of the gate electrode 16 may be, for example, 50 nm or more and 200 nm or less.
  • the source electrode 36 may include a source contact plug portion 36A filled in the source opening 34A and a source field plate portion 36B covering the passivation layer 34.
  • the source field plate section 36B may be continuous with the source contact plug section 36A. In this case, the source field plate section 36B is formed integrally with the source contact plug section 36A.
  • the source field plate portion 36B includes an end portion 36C located between the drain opening 34B and the main gate portion 18 in plan view. The source field plate portion 36B extends along the surface of the passivation layer 34 from the source contact plug portion 36A to the end portion 36C toward the drain electrode 38, but is spaced apart from the drain electrode 38.
  • Source field plate portion 36B extends along the non-flat surface of passivation layer 34, and therefore has a similarly non-flat surface.
  • the source field plate portion 36B plays a role of alleviating electric field concentration near the end of the gate electrode 16 when a drain voltage is applied to the drain electrode 38 in a zero bias state where no gate voltage is applied to the gate electrode 16. is fulfilled.
  • At least a portion of the source electrode 36 is filled in the source opening 34A, so it can make ohmic contact with the 2DEG directly below the electron supply layer 56 via the source opening 34A.
  • the drain electrode 38 is filled in the drain opening 34B, it can make ohmic contact with the 2DEG directly below the electron supply layer 56 via the drain opening 34B.
  • the nitride semiconductor device 10 may include an active region 64 that contributes to transistor operation and an inactive region 66 that does not contribute to transistor operation.
  • an active region 64 that contributes to transistor operation
  • an inactive region 66 that does not contribute to transistor operation.
  • a region extending in the X-axis direction from the source opening 34A (source contact plug portion 36A) to the drain opening 34B (drain electrode 38) generally corresponds to the active region 64.
  • the main gate section 18 is made of a nitride semiconductor (for example, p-type GaN) containing acceptor type impurities, the active region 64 including the main gate section 18 is capable of normally-off operation. It can function as a HEMT.
  • the nitride semiconductor device 10 includes a plurality of source openings 34A and a plurality of drain openings 34B arranged alternately in the X-axis direction, and each main gate section 18 has a plurality of is disposed between one of the source openings 34A and one of the plurality of drain openings 34B. Therefore, the active areas 64 shown in FIG. 2 may be repeated with every other active area being reversed in the X-axis direction. In the case of the example in FIG. 1, a region extending in the X-axis direction from the source opening 34A closest to the first dummy section 24 to the source opening 34A closest to the second dummy section 26 may correspond to the active region 64. Further, the active region 64 may extend in the same range as the source opening 34A or the drain opening 34B in the Y-axis direction.
  • a first dummy portion 24, which is a part of the dummy pattern 22, and a guard ring 40 are formed on the electron supply layer 56.
  • the first dummy portion 24 is located between the guard ring 40 and the source opening 34A in the X-axis direction.
  • the second dummy portion 26 can have the same cross-sectional structure as the first dummy portion 24 shown in FIG. 2. It should be noted that the description regarding the first dummy section 24 is equally applicable to the second dummy section 26.
  • the first dummy portion 24 is made of a nitride semiconductor containing acceptor type impurities.
  • the first dummy portion 24 includes a bottom surface 24A in contact with the nitride semiconductor layer 12 (electron supply layer 56), and an upper surface 24B on the opposite side of the bottom surface 24A.
  • the first dummy portion 24 includes a dummy ridge portion 68 including the upper surface 24B, and an outer extending portion 70 and an inner extending portion 72 having a thickness smaller than that of the dummy ridge portion 68. It's okay to stay. Note that in the plan view shown in FIG.
  • a dummy ridge portion 68 is depicted as the first dummy portion 24, and the outer extending portion 70 and the inner extending portion 72 are omitted.
  • the dummy electrode 32 is formed on the upper surface 24B of the first dummy part 24.
  • the first dummy part 24 and the dummy electrode 32 formed on the first dummy part 24 are covered with a passivation layer 34.
  • the outer extending portion 70 extends from the dummy ridge portion 68 toward the guard ring 40 in plan view.
  • the dummy pattern 22 since the dummy pattern 22 is formed in a ring shape in a plan view, the dummy pattern 22 separates the inner region surrounded by the dummy pattern 22 from the outer region of the dummy pattern 22. There is.
  • the outer extending portion 70 exists in a region outside the dummy pattern 22 . In the example of FIG. 2, the outer extension 70 does not reach the guard ring 40. Outer extension 70 is spaced from guard ring 40 by passivation layer 34 .
  • the inner extending portion 72 extends from the dummy ridge portion 68 toward the gate layer 14 (main gate portion 18) in plan view.
  • the inner extending portion 72 exists in an inner region surrounded by the dummy pattern 22 .
  • the inner extension portion 72 does not reach the source opening 34A.
  • Inner extension 72 is spaced from source electrode 36 by passivation layer 34 .
  • the dummy ridge portion 68 of the first dummy portion 24 is located between the outer extending portion 70 and the inner extending portion 72, and is formed integrally with the outer extending portion 70 and the inner extending portion 72. Due to the presence of the outer extending portion 70 and the inner extending portion 72, the bottom surface 24A of the first dummy portion 24 has a larger area than the top surface 24B. As shown in FIG. 2, the outer extending portion 70 and the inner extending portion 72 may have the same dimensions in the X-axis direction. The outer extending portion 70 and the inner extending portion 72 may have a dimension of, for example, 0.2 ⁇ m or more and 0.3 ⁇ m or less in the X-axis direction.
  • the dummy ridge portion 68 corresponds to a relatively thick portion of the first dummy portion 24.
  • the dummy ridge portion 68 may have a thickness of 80 nm or more and 150 nm or less.
  • Each of the outer extension portion 70 and the inner extension portion 72 has a thickness smaller than the thickness of the dummy ridge portion 68. In one example, each of the outer extension portion 70 and the inner extension portion 72 may have a thickness that is less than or equal to half the thickness of the dummy ridge portion 68.
  • Each of the outer extension portion 70 and the inner extension portion 72 may include a flat portion having a substantially constant thickness.
  • Each of the outer extension portion 70 and the inner extension portion 72 may further include an inclined portion having a thickness that gradually decreases as the distance from the dummy ridge portion 68 increases, as shown in FIG. 2 .
  • the sloped portion is formed between the dummy ridge portion 68 and the flat portion.
  • the flat portions of the outer extending portion 70 and the inner extending portion 72 may have a thickness of 5 nm or more and 25 nm or less.
  • the first dummy portion 24 is formed by the same manufacturing process as the main gate portion 18 (described later with reference to FIGS. 3 to 10). Therefore, the first dummy part 24 can have a thickness comparable to that of the main gate part 18 within the range of manufacturing variations.
  • the dimension (design dimension) of the dummy ridge portion 68 in the X-axis direction may be the same as the dimension (design dimension) of the gate ridge portion 58 in the X-axis direction.
  • the dimensions in the X-axis direction (design dimensions) of the outer extension part 70 and the inner extension part 72 of the first dummy part 24 are the dimensions (design dimensions) in the X-axis direction of the source side extension part 60 and the drain side extension part 62, respectively.
  • the dimensions in the X-axis direction of the outer extending portion 70 and the inner extending portion 72 of the first dummy portion 24 may be the same.
  • the dimensions of the outer extending portion 70 and the inner extending portion 72 in the X-axis direction may be, for example, the same as the dimension of the drain-side extending portion 62 in the X-axis direction.
  • the source opening 34A located between the gate layer 14 and the first dummy part 24 may be arranged at an equal distance from both the gate layer 14 (main gate part 18) and the first dummy part 24 in plan view.
  • the guard ring layer 42 is made of a nitride semiconductor containing acceptor type impurities.
  • Guard ring layer 42 includes a bottom surface 42A in contact with nitride semiconductor layer 12 (electron supply layer 56), and an upper surface 24B on which guard ring electrode 44 is formed.
  • the guard ring layer 42 includes a guard ring ridge portion 74 including the upper surface 42B, and an outer extending portion 76 and an inner extending portion 78 having a thickness smaller than the guard ring ridge portion 74. It's okay to be there. Note that in the plan view shown in FIG.
  • a guard ring ridge portion 74 is depicted as the guard ring layer 42, and the outer extending portion 76 and the inner extending portion 78 are omitted.
  • the guard ring electrode 44 is formed on the upper surface 42B of the guard ring layer 42.
  • the guard ring layer 42 and the guard ring electrode 44 formed on the guard ring layer 42 are covered with a passivation layer 34.
  • the outer extending portion 76 extends from the guard ring ridge portion 74 toward the outer side of the guard ring 40 in plan view. As shown in FIG. 1, the guard ring 40 is formed into a ring shape in plan view, so the guard ring 40 has an inner region surrounded by the guard ring 40 and an outer region of the guard ring 40. Separated. The outer extension 76 is present in the outer region of the guard ring 40 .
  • the inner extending portion 78 extends from the guard ring ridge portion 74 toward the inner side of the guard ring 40 in plan view.
  • the inner extending portion 78 exists in an inner region surrounded by the guard ring 40 . In the example of FIG. 2, the inner extending portion 78 does not reach the first dummy portion 24.
  • the inner extension portion 78 is separated from the first dummy portion 24 by the passivation layer 34 .
  • the guard ring ridge portion 74 of the guard ring layer 42 is located between the outer extending portion 76 and the inner extending portion 78, and is formed integrally with the outer extending portion 76 and the inner extending portion 78. Due to the presence of the outer extension portion 76 and the inner extension portion 78, the bottom surface 42A of the guard ring layer 42 has a larger area than the top surface 42B. As shown in FIG. 2, the outer extending portion 76 and the inner extending portion 78 may have the same length in the X-axis direction. The outer extending portion 76 and the inner extending portion 78 may have a length of, for example, 0.2 ⁇ m or more and 0.3 ⁇ m or less in the X-axis direction.
  • the guard ring ridge portion 74 corresponds to a relatively thick portion of the guard ring layer 42, and can have a thickness of 80 nm or more and 150 nm or less.
  • Each of the outer extension 76 and the inner extension 78 has a thickness that is less than the thickness of the guard ring ridge 74.
  • each of the outer extensions 76 and the inner extensions 78 may have a thickness that is less than or equal to half the thickness of the guard ring ridge 74.
  • Each of the outer extension portion 76 and the inner extension portion 78 may include a flat portion having a substantially constant thickness.
  • Each of the outer extension portion 76 and the inner extension portion 78 may further include a sloped portion having a thickness that gradually decreases as the distance from the guard ring ridge portion 74 increases, as shown in FIG. 2 .
  • the sloped portion is formed between the guard ring ridge portion 74 and the flat portion.
  • the flat portions of the outer extending portion 76 and the inner extending portion 78 may have a thickness of 5 nm or more and 25 nm or less.
  • the guard ring layer 42 is formed by the same manufacturing process as the main gate portion 18 (described later with reference to FIGS. 3 to 10). Therefore, the guard ring layer 42 may have a thickness comparable to that of the main gate portion 18 within the range of manufacturing variations.
  • the width of the guard ring ridge portion 74 (the dimension in the X-axis direction in FIG. 2) is larger than the dimension of any of the source opening 34A, the drain opening 34B, and the gate ridge portion 58 in the X-axis direction.
  • the dimensions in the X-axis direction of the outer extending portion 76 and the inner extending portion 78 of the guard ring layer 42 may be the same or different.
  • the first dummy portion 24 and guard ring layer 42 described above do not directly contribute to the transistor operation of the nitride semiconductor device 10.
  • a region where the dummy pattern 22 including the first dummy portion 24 and the guard ring 40 including the guard ring layer 42 are formed is included in the inactive region 66 .
  • FIGS. 3 to 10 are schematic cross-sectional views showing exemplary manufacturing steps of the nitride semiconductor device 10. Note that, in order to facilitate understanding, in FIGS. 3 to 10, the same reference numerals may be given to the same components as those in FIG. 2.
  • the method for manufacturing the nitride semiconductor device 10 includes forming a buffer layer 52, an electron transit layer 54, an electron supply layer 56, a gallium nitride (GaN) layer 80, on a semiconductor substrate 50, which is a Si substrate, for example. This includes sequentially forming a metal layer 82.
  • the buffer layer 52, the electron transit layer 54, the electron supply layer 56, and the GaN layer 80 can be epitaxially grown using a metal organic chemical vapor deposition (MOCVD) method.
  • MOCVD metal organic chemical vapor deposition
  • the metal layer 82 can be formed using a sputtering method.
  • the buffer layer 52 may be a multilayer buffer layer.
  • the multilayer buffer layer may include an AlN layer (first buffer layer) formed on the semiconductor substrate 50 and a graded AlGaN layer (second buffer layer) formed on the AlN layer.
  • the graded AlGaN layer can be formed, for example, by stacking three AlGaN layers with Al compositions of 75%, 50%, and 25% in order from the side closest to the AlN layer.
  • the electron transit layer 54 formed on the buffer layer 52 may be a GaN layer.
  • the electron supply layer 56 formed on the electron transit layer 54 may be an AlGaN layer. Therefore, the electron supply layer 56 is made of a nitride semiconductor having a larger band gap than the electron transit layer 54.
  • the GaN layer 80 formed on the electron supply layer 56 may contain magnesium as an acceptor type impurity.
  • the GaN layer 80 containing acceptor type impurities can be formed.
  • the amount of magnesium doped into the GaN layer 80 can be adjusted by, for example, controlling the flow rate of a doping gas (for example, biscyclopentadienylmagnesium (Cp 2 Mg)) introduced into the growth chamber, the growth temperature, etc. can do.
  • a doping gas for example, biscyclopentadienylmagnesium (Cp 2 Mg)
  • the GaN layer 80 may contain magnesium as an impurity at a concentration of 1 ⁇ 10 18 cm ⁇ 3 or more and less than 1 ⁇ 10 20 cm ⁇ 3 .
  • the metal layer 82 can be formed on the GaN layer 80 by, for example, sputtering.
  • the metal layer 82 may be a TiN layer, in one example.
  • FIG. 4 is a schematic cross-sectional view showing a manufacturing process subsequent to the process shown in FIG. 3.
  • the method for manufacturing nitride semiconductor device 10 further includes selectively removing metal layer 82 by lithography and etching to form gate electrode 16.
  • a mask 84 is formed on the portion of the metal layer 82 that is to be used as the gate electrode 16.
  • the mask 84 can be formed, for example, by exposing a photoresist provided on the metal layer 82.
  • mask 84 may be a hard mask.
  • the metal layer 82 in the area not covered by the mask 84 is removed.
  • the metal layer 82 in the area covered by the mask 84 remains, and the gate electrode 16 can be formed.
  • Mask 84 is removed after etching.
  • FIG. 5 is a schematic cross-sectional view showing a manufacturing process following the process shown in FIG. 4.
  • the method for manufacturing nitride semiconductor device 10 further includes selectively removing GaN layer 80 by lithography and etching to form gate ridge portion 58.
  • a mask 86 is formed that covers the top and side surfaces of the gate electrode 16, and the GaN layer 80 is patterned using the mask 86.
  • the GaN layer 80 located under the mask 86 remains after etching, and the gate ridge portion 58 of the main gate portion 18 shown in FIG. 2 is formed.
  • the thickness of GaN layer 80 not covered by mask 86 is reduced by etching.
  • the GaN layer 80 has a thickness that gradually decreases as the distance from the gate ridge part 58 increases in a region adjacent to the gate ridge part 58, but in a region beyond a predetermined distance from the gate ridge part 58, the thickness of the GaN layer 80 gradually decreases as the distance from the gate ridge part 58 increases. It may be etched to have a constant thickness.
  • the etching process shown in FIG. 5 may include multiple etching steps to obtain the desired shape, as described above, or may be selected such that the etching rate is slower in the vicinity of the structures covered by mask 86.
  • the etching step may include a single etching step depending on the conditions.
  • the mask 86 may be a resist mask or a hard mask.
  • the mask 86 may be a hard mask formed of a SiN film that can be formed conformally. Mask 86 is removed after etching.
  • FIG. 6 is a schematic cross-sectional view showing a manufacturing process following the process shown in FIG. 5.
  • the method for manufacturing the nitride semiconductor device 10 includes selectively removing the GaN layer 80 by lithography and etching to form a source side extension part 60 and a drain side extension part 62. Including further.
  • a mask 88 is formed that covers the gate electrode 16, the gate ridge portion 58, and the portions of the GaN layer 80 corresponding to the source side extension portion 60 and the drain side extension portion 62, and then the mask 88 is used to The GaN layer 80 is then patterned.
  • the main gate section 18 including the gate ridge section 58, the source side extension section 60, and the drain side extension section 62 is formed on the electron supply layer 56.
  • Mask 88 is removed after etching.
  • FIG. 7 is a schematic cross-sectional view showing a manufacturing process following the process shown in FIG. 6.
  • the method for manufacturing nitride semiconductor device 10 further includes forming a passivation layer 34 to cover the entire exposed surfaces of electron supply layer 56, main gate section 18, and gate electrode 16.
  • the passivation layer 34 may be a SiN layer formed by a low-pressure chemical vapor deposition (LPCVD) method.
  • FIG. 8 is a schematic cross-sectional view showing a manufacturing process following the process shown in FIG. 7.
  • the method for manufacturing nitride semiconductor device 10 further includes selectively removing passivation layer 34 by lithography and etching to form source opening 34A and drain opening 34B.
  • a mask 90 is formed that covers the passivation layer 34 except for regions where the source opening 34A and the drain opening 34B are to be formed, and then the passivation layer 34 is patterned using the mask 90.
  • a source opening 34A and a drain opening 34B that expose the electron supply layer 56 are formed.
  • the source opening 34A and the drain opening 34B are formed such that the main gate portion 18 is located between the source opening 34A and the drain opening 34B.
  • the main gate portion 18 may be located closer to the source opening 34A than the drain opening 34B.
  • Mask 90 is removed after etching.
  • FIG. 9 is a schematic cross-sectional view showing a manufacturing process following the process shown in FIG. 8.
  • the method for manufacturing nitride semiconductor device 10 further includes forming a metal layer 92 covering passivation layer 34.
  • the metal layer 92 is formed to fill the source opening 34A and the drain opening 34B and to be in contact with the electron supply layer 56 via the source opening 34A and the drain opening 34B.
  • metal layer 92 may include at least one of a Ti layer, a TiN layer, an Al layer, an AlSiCu layer, and an AlCu layer.
  • FIG. 10 is a schematic cross-sectional view showing a manufacturing process following the process shown in FIG. 9.
  • the method for manufacturing nitride semiconductor device 10 further includes selectively removing metal layer 92 by lithography and etching to form source electrode 36 and drain electrode 38.
  • a mask 94 is formed on the portions of the metal layer 92 that will become the source electrode 36 and the drain electrode 38, and then the metal layer 92 is patterned using the mask 94.
  • a source electrode 36 and a drain electrode 38 are formed.
  • the drain electrode 38 covers an area relatively close to the drain opening 34B, but the source electrode 36 spreads so as to cover not only the source opening 34A but also the main gate portion 18.
  • An end portion 36C of the source electrode 36 (source field plate portion 36B) is located between the drain opening 34B and the main gate portion 18 in plan view.
  • the dummy pattern 22 (first dummy part 24, second dummy part 26, third dummy part 28, fourth dummy part 30) and guard ring layer 42 shown in FIGS. They can be formed simultaneously by a process similar to the above process.
  • the mask 86 formed on the portion of the GaN layer 80 that will become the gate ridge portion 58 is also simultaneously formed on the portion of the GaN layer 80 that will become the dummy ridge portion 68 and the guard ring ridge portion 74. It is formed. Therefore, the gate ridge portion 58, the dummy ridge portion 68, and the guard ring ridge portion 74 can be formed simultaneously by etching the GaN layer 80 using the mask 86.
  • the shape of the main gate portion 18 has a large influence on the operating characteristics of the nitride semiconductor device 10 (for example, on-resistance, gate threshold voltage, maximum rating of gate-source voltage, etc.). Therefore, if the shape of the main gate portion 18 is non-uniform within the chip, gate reliability may decrease.
  • the main gate portion 18 includes the source side extension portion 60 and the drain side extension portion 62
  • the gate electrode 16 and The electric field strength applied to the Schottky diode formed between the main gate portion 18 and the main gate portion 18 can be reduced. Therefore, the source side extension part 60 and the drain side extension part 62 suppress the generation of gate leakage current, thereby making it possible to improve the gate breakdown voltage.
  • the source side extension part 60 and the drain side extension part 62 are too thin, there is a possibility that the effect of improving the gate breakdown voltage by the source side extension part 60 and the drain side extension part 62 will be reduced. Therefore, it is important to obtain the source-side extension 60 and drain-side extension 62 with uniform shapes throughout the chip.
  • the shape of the main gate portion 18 may become non-uniform. This is because some of the plurality of main gate sections 18 in the active region 64 are arranged relatively close to the inactive region 66.
  • the pattern density includes a region including the main gate section 18 located at the end in the X-axis direction and a region including the main gate section 18 located at the center. It differs depending on the area. For example, in the example shown in FIG.
  • the width of the guard ring ridge section 74 (in FIG. Since the dimension (in the axial direction) is larger than the dimension in the X-axis direction of the gate ridge portion 58, the pattern density is limited to the area including the main gate portion 18 located at the end in the X-axis direction and the main gate located in the center. The area including the portion 18 is different.
  • the gate layer 14 including the plurality of main gate parts 18, the plurality of source openings 34A, and the plurality of drain openings 34B are spaced apart in the X-axis direction in a plan view. It is arranged between the first dummy part 24 and the second dummy part 26. Therefore, it is possible to reduce the difference in pattern density between the region including the main gate section 18 located at the end in the X-axis direction and the region including the main gate section 18 located at the center in the X-axis direction. .
  • the influence of a process (for example, etching) that depends on the pattern density can be reduced, and the uniformity of the shapes of the plurality of main gate parts 18 can be improved.
  • the gate reliability of the nitride semiconductor device 10 can be improved.
  • the nitride semiconductor device 10 of this embodiment has the following advantages.
  • (1) The gate layer 14 including the plurality of main gate parts 18, the plurality of source openings 34A, and the plurality of drain openings 34B are arranged in a first dummy part 24 and a second dummy part 26 separated in the X-axis direction in plan view. is located between. Therefore, it is possible to reduce the difference in pattern density between the region including the main gate section 18 located at the end in the X-axis direction and the region including the main gate section 18 located at the center in the X-axis direction. . As a result, the uniformity of the shapes of the plurality of main gate sections 18 can be improved.
  • the nitride semiconductor device 10 further includes a guard ring 40 formed on the nitride semiconductor layer 12 so as to surround the first dummy part 24 and the second dummy part 26 in a plan view, and the guard ring 40 includes: A guard ring electrode 44 electrically connected to the source electrode 36 may be included. Thereby, the breakdown voltage of the nitride semiconductor device 10 can be improved.
  • the nitride semiconductor device 10 may further include a third dummy portion 28 and a fourth dummy portion 30 that are formed on the nitride semiconductor layer 12 and extend in the X-axis direction in plan view.
  • the third dummy section 28 and the fourth dummy section 30 are made of a nitride semiconductor containing acceptor type impurities.
  • the gate layer 14, the plurality of source openings 34A, and the plurality of drain openings 34B are arranged between the third dummy part 28 and the fourth dummy part 30, which are separated in the Y-axis direction in plan view. As a result, the difference in pattern density between the ends and the center of the gate layer 14 in the Y-axis direction can be reduced.
  • One of the plurality of source openings 34A may be arranged at an equal distance from both the gate layer 14 and the first dummy part 24 in plan view. Thereby, the uniformity of pattern density can be improved.
  • Each of the plurality of main gate parts 18 has a gate ridge part 58 including the upper surface 18B, and extends from the gate ridge part 58 toward the source opening 34A in plan view, and has a thickness smaller than that of the gate ridge part 58. and a drain side extending portion 62 that extends from the gate ridge portion 58 toward the drain opening 34B in plan view and has a thickness smaller than that of the gate ridge portion 58. Since the main gate portion 18 includes the source side extension portion 60 and the drain side extension portion 62, local concentration of electric field within the main gate portion 18 can be suppressed. As a result, generation of gate leakage current is suppressed, so gate breakdown voltage can be improved.
  • the guard ring layer 42 has a guard ring ridge portion 74 including the upper surface 42B, extends from the guard ring ridge portion 74 toward the outside of the guard ring 40 in plan view, and has a thickness smaller than the guard ring ridge portion 74. and an inner extending portion 78 that extends from the guard ring ridge portion 74 toward the inside of the guard ring 40 in plan view and has a thickness smaller than the guard ring ridge portion 74. It's okay to stay. Thereby, the reliability of the guard ring 40 can be improved.
  • Each of the first dummy part 24 and the second dummy part 26 extends from the dummy ridge part 68 toward the guard ring 40 in plan view, and has a thickness smaller than that of the dummy ridge part 68. and an inner extending portion 72 that extends from the dummy ridge portion 68 toward the gate layer 14 (main gate portion 18) in plan view and has a thickness smaller than that of the dummy ridge portion 68. It may be included.
  • the main gate portion 18 is arranged closer to the source opening 34A than the drain opening 34B. Thereby, the distance between the gate electrode 16 and the drain electrode 38 can be made relatively large, so that dielectric breakdown between the gate and the drain, which tends to be applied with a relatively large voltage, can be suppressed.
  • FIG. 11 is a schematic plan view of an exemplary nitride semiconductor device 100 according to the first modification.
  • the same components as those of the nitride semiconductor device 10 shown in FIG. 1 are given the same reference numerals. Further, detailed description of the same components as those of the nitride semiconductor device 10 will be omitted.
  • the nitride semiconductor device 100 is different from the nitride semiconductor device 10 in that the dummy pattern 22 does not include the third dummy part 28 and the fourth dummy part 30 shown in FIG.
  • the dummy pattern 22 is formed between the side 12X1 of the nitride semiconductor layer 12 and the gate layer 14 and between the side 12X2 and the gate layer 14 in a plan view. do not have. Therefore, in nitride semiconductor device 100, the chip area can be reduced compared to nitride semiconductor device 10.
  • nitride semiconductor device 100 has advantages similar to advantages (1), (2), and (4) to (8) described above for nitride semiconductor device 10.
  • FIG. 12 is a schematic plan view of an exemplary nitride semiconductor device 200 according to a second modification.
  • the same components as those of the nitride semiconductor device 10 shown in FIG. 1 are given the same reference numerals. Further, detailed description of the same components as those of the nitride semiconductor device 10 will be omitted.
  • the nitride semiconductor device 200 is different from the nitride semiconductor device 10 in that the dummy pattern 22 is not formed in a closed ring shape in plan view. As shown in FIG. 12, the first dummy part 24, the second dummy part 26, the third dummy part 28, and the fourth dummy part 30 may be spaced apart from each other. Nitride semiconductor device 200 has advantages similar to advantages (1) to (8) described above for nitride semiconductor device 10.
  • FIG. 13 is a schematic plan view of an exemplary nitride semiconductor device 300 according to a third modification.
  • the same components as those of the nitride semiconductor device 10 shown in FIG. 1 are given the same reference numerals. Further, detailed description of the same components as those of the nitride semiconductor device 10 will be omitted.
  • the nitride semiconductor device 300 is different from the nitride semiconductor device 10 in that it further includes one or more fifth dummy parts 302 and one or more sixth dummy parts 304.
  • One or more fifth dummy parts 302 and one or more sixth dummy parts 304 are formed on the nitride semiconductor layer 12 and extend in the Y-axis direction in plan view.
  • One or more fifth dummy parts 302 can be arranged between the first dummy part 24 and the gate layer 14 in plan view.
  • one or more sixth dummy parts 304 can be arranged between the second dummy part 26 and the gate layer 14 in plan view. In the example shown in FIG.
  • nitride semiconductor device 300 includes one fifth dummy section 302 and one sixth dummy section 304.
  • the nitride semiconductor device 300 may include a plurality of fifth dummy parts 302 and a plurality of sixth dummy parts 304.
  • the plurality of fifth dummy parts 302 may be spaced apart from each other in the X-axis direction.
  • the plurality of sixth dummy parts 304 may be spaced apart from each other in the X-axis direction.
  • the one or more fifth dummy parts 302 and the one or more sixth dummy parts 304 are made of a nitride semiconductor containing acceptor type impurities.
  • the dummy electrode 32 may also be formed on one or more fifth dummy parts 302 and one or more sixth dummy parts 304.
  • FIG. 14 is a schematic cross-sectional view of the nitride semiconductor device 300 taken along line F14-F14 in FIG. 13.
  • a fifth dummy portion 302 is formed on the electron supply layer 56.
  • the fifth dummy section 302 is located between the first dummy section 24 and the source opening 34A.
  • the sixth dummy portion 304 can have the same cross-sectional structure as the fifth dummy portion 302 shown in FIG. 14. It should be noted that the description regarding the fifth dummy section 302 is equally applicable to the sixth dummy section 304.
  • the fifth dummy portion 302 is made of a nitride semiconductor containing acceptor type impurities.
  • the fifth dummy portion 302 includes a bottom surface 302A in contact with the nitride semiconductor layer 12 (electron supply layer 56), and a top surface 302B on the opposite side of the bottom surface 302A.
  • the fifth dummy portion 302 includes a dummy ridge portion 306 including an upper surface 302B, and an outer extending portion 308 and an inner extending portion 310 having a thickness smaller than that of the dummy ridge portion 306. It's okay to stay. Note that in the plan view shown in FIG.
  • a dummy ridge portion 306 is depicted as the fifth dummy portion 302, and the outer extending portion 308 and the inner extending portion 310 are omitted.
  • the dummy electrode 32 is formed on the upper surface 302B of the fifth dummy part 302.
  • the fifth dummy part 302 and the dummy electrode 32 formed on the fifth dummy part 302 are covered with a passivation layer 34.
  • the outer extending portion 308 of the fifth dummy portion 302 extends from the dummy ridge portion 306 toward the first dummy portion 24 in plan view.
  • the outer extending portion 308 of the fifth dummy portion 302 may be connected to the inner extending portion 72 of the first dummy portion 24 .
  • the outer extension 308 of the fifth dummy portion 302 may be separated from the inner extension 72 of the first dummy portion 24 by the passivation layer 34 .
  • the inner extending portion 310 of the fifth dummy portion 302 extends from the dummy ridge portion 306 toward the gate layer 14 (main gate portion 18) in plan view.
  • the inner extension 310 does not reach the source opening 34A.
  • Inner extension 310 is separated from source electrode 36 by passivation layer 34 .
  • the dummy ridge portion 306 of the fifth dummy portion 302 is located between the outer extending portion 308 and the inner extending portion 310 and is formed integrally with the outer extending portion 308 and the inner extending portion 310.
  • the dummy ridge portion 306 corresponds to a relatively thick portion of the fifth dummy portion 302.
  • the dummy ridge portion 306 may have a thickness of 80 nm or more and 150 nm or less.
  • Each of the outer extension portion 308 and the inner extension portion 310 has a thickness that is less than the thickness of the dummy ridge portion 306. In one example, each of the outer extensions 308 and the inner extensions 310 may have a thickness that is less than or equal to half the thickness of the dummy ridge 306.
  • Each of the outer extensions 308 and the inner extensions 310 may include a flat portion having a substantially constant thickness.
  • Each of the outer extension portion 308 and the inner extension portion 310 may further include an inclined portion having a thickness that gradually decreases as the distance from the dummy ridge portion 306 increases, as shown in FIG. 14 .
  • the sloped portion is formed between the dummy ridge portion 306 and the flat portion.
  • the flat portions of the outer extension portion 308 and the inner extension portion 310 may have a thickness of 5 nm or more and 25 nm or less, in one example.
  • the fifth dummy portion 302 is formed by the same manufacturing process as the main gate portion 18 (see FIGS. 3 to 10). Therefore, the fifth dummy section 302 can have a thickness comparable to that of the main gate section 18 within the range of manufacturing variations.
  • the dimension (design dimension) of the dummy ridge portion 306 in the X-axis direction may be the same as the dimension (design dimension) of the gate ridge portion 58 in the X-axis direction.
  • the source opening 34A located between the gate layer 14 and the fifth dummy part 302 may be arranged at an equal distance from both the gate layer 14 (main gate part 18) and the fifth dummy part 302 in plan view.
  • the one or more fifth dummy parts 302 are arranged between the first dummy part 24 and the gate layer 14 in plan view, so the guard ring 40 The distance between the gate layer 14 (main gate section 18) and the gate layer 14 can be further increased.
  • one or more sixth dummy parts 304 are arranged between the second dummy part 26 and the gate layer 14 in plan view, the guard ring 40 and the gate layer 14 (main gate part 18) The distance between the two can be further increased. Therefore, in the nitride semiconductor device 300, the influence of the guard ring 40 can be further reduced, and the uniformity of the shapes of the plurality of main gate parts 18 can be improved.
  • nitride semiconductor device 300 has advantages similar to advantages (1) to (8) described above for nitride semiconductor device 10.
  • FIG. 15 is a schematic plan view of an exemplary nitride semiconductor device 400 according to a fourth modification.
  • the same components as those of the nitride semiconductor device 10 shown in FIG. 1 are given the same reference numerals. Further, detailed description of the same components as those of the nitride semiconductor device 10 will be omitted.
  • the nitride semiconductor device 400 is different from the nitride semiconductor device 10 in that it further includes a dummy pattern 402 formed on the nitride semiconductor layer 12 and having a ring shape in plan view.
  • the dummy pattern 402 is surrounded by the guard ring 40 and also surrounds the dummy pattern 22. Therefore, the dummy pattern 402 passes between the first dummy part 24 and the guard ring 40 and between the second dummy part 26 and the guard ring 40 in plan view.
  • the dummy pattern 402 is made of a nitride semiconductor containing acceptor type impurities.
  • the dummy electrode 32 may also be formed on the dummy pattern 402.
  • the dummy pattern 402 may have the same cross-sectional shape as the dummy pattern 22.
  • the dummy pattern 402 passes between the first dummy part 24 and the guard ring 40 and between the second dummy part 26 and the guard ring 40 in plan view. Therefore, the distance between the guard ring 40 and the gate layer 14 (main gate section 18) can be further increased. Therefore, in the nitride semiconductor device 400, the influence of the guard ring 40 can be further reduced, and the uniformity of the shapes of the plurality of main gate sections 18 can be improved.
  • nitride semiconductor device 400 has advantages similar to advantages (1) to (8) described above for nitride semiconductor device 10.
  • FIG. 16 is a schematic plan view of an exemplary nitride semiconductor device 500 according to a fifth modification.
  • the same components as those of nitride semiconductor device 10 shown in FIG. 1 are given the same reference numerals. Further, detailed description of the same components as those of the nitride semiconductor device 10 will be omitted.
  • both of the plurality of source openings 34A and the plurality of drain openings 34B are located between the gate layer 14 and the first dummy section 24 or between the gate layer 14 and the second dummy section 26 in plan view. It is different from the nitride semiconductor device 10 in that it is not arranged in the nitride semiconductor device 10.
  • Each of the plurality of source openings 34A and the plurality of drain openings 34B is arranged between two of the plurality of main gate sections 18 in plan view.
  • FIG. 17 is a schematic cross-sectional view of the nitride semiconductor device 500 taken along line F17-F17 in FIG. 16.
  • FIG. 17 shows two main gate sections 18 arranged near the first dummy section 24.
  • the source opening 34A is arranged between the two main gate sections 18, and between the first dummy section 24 and the main gate section 18 closest to the first dummy section 24.
  • Neither the source opening 34A nor the drain opening 34B is arranged in the.
  • nitride semiconductor device 500 has advantages similar to advantages (1) to (8) described above for nitride semiconductor device 10.
  • FIG. 18 is a schematic plan view of an exemplary nitride semiconductor device 600 according to the sixth modification.
  • the same components as those of nitride semiconductor device 500 shown in FIG. 16 are given the same reference numerals. Further, detailed description of the same components as those of nitride semiconductor device 500 will be omitted.
  • the nitride semiconductor device 600 is different from the nitride semiconductor device 500 in that it further includes one or more fifth dummy parts 602 and one or more sixth dummy parts 604.
  • One or more fifth dummy parts 602 and one or more sixth dummy parts 604 are formed on the nitride semiconductor layer 12 and extend in the Y-axis direction in plan view.
  • One or more fifth dummy parts 602 are arranged between the first dummy part 24 and the gate layer 14 in plan view.
  • one or more sixth dummy parts 604 are arranged between the second dummy part 26 and the gate layer 14 in plan view.
  • the one or more fifth dummy parts 602 and the one or more sixth dummy parts 604 are the same as the one or more fifth dummy parts 302 and the one or more sixth dummy parts described with reference to FIG. They may each be the same components as the section 304.
  • the one or more fifth dummy parts 602 are arranged between the first dummy part 24 and the gate layer 14 in a plan view, so that the guard ring 40 The distance between the main gate section 18 and the main gate section 18 can be further increased.
  • one or more sixth dummy parts 604 are arranged between the second dummy part 26 and the gate layer 14 in plan view, the distance between the guard ring 40 and the main gate part 18 can be further separated. Therefore, in the nitride semiconductor device 600, the influence of the guard ring 40 can be further reduced, and the uniformity of the shapes of the plurality of main gate parts 18 can be improved.
  • nitride semiconductor device 600 has advantages similar to advantages (1) to (8) described above for nitride semiconductor device 10.
  • FIG. 19 is a schematic plan view of an exemplary nitride semiconductor device 700 according to a seventh modification.
  • the same components as those of nitride semiconductor device 500 shown in FIG. 16 are given the same reference numerals. Further, detailed description of the same components as those of nitride semiconductor device 500 will be omitted.
  • the nitride semiconductor device 700 has a layout obtained by separating the two main gate portions 18 at both ends from the gate layer 14 in the layout of the nitride semiconductor device 500 shown in FIG. Two parts separated from the gate layer 14 can function as a first dummy part 702 and a second dummy part 704. By providing the first dummy portion 702 and the second dummy portion 704 in this manner, it is possible to suppress an increase in chip area.
  • Nitride semiconductor device 700 has advantages similar to advantages (1) to (8) described above for nitride semiconductor device 10.
  • FIG. 20 is a schematic cross-sectional view of an exemplary nitride semiconductor device 800 according to the eighth modification.
  • the same components as those of the nitride semiconductor device 10 shown in FIG. 2 are given the same reference numerals. Further, detailed description of the same components as those of the nitride semiconductor device 10 will be omitted.
  • the nitride semiconductor device 800 is different from the nitride semiconductor device 10 in that the inner extending portion 78 of the guard ring layer 42 is connected to the outer extending portion 70 of the first dummy portion 24 . Although not shown, the inner extending portion 78 of the guard ring layer 42 is also connected to the outer extending portion 70 of the second dummy portion 26. Therefore, in the example of FIG. 20, the guard ring layer 42, the first dummy part 24, and the second dummy part 26 are integrally formed.
  • Nitride semiconductor device 800 has advantages similar to advantages (1) to (8) described above for nitride semiconductor device 10.
  • FIG. 21 is a schematic cross-sectional view of an exemplary nitride semiconductor device 900 according to the ninth modification.
  • the same components as those of the nitride semiconductor device 10 shown in FIG. 2 are given the same reference numerals. Further, detailed description of the same components as those of the nitride semiconductor device 10 will be omitted.
  • the nitride semiconductor device 900 is different from the nitride semiconductor device 10 in that the guard ring 40 includes a guard ring electrode 44 but does not include a guard ring layer 42.
  • the passivation layer 34 has a guard ring opening 34C.
  • Guard ring electrode 44 is in contact with nitride semiconductor layer 12 (electron supply layer 56) via guard ring opening 34C.
  • the guard ring electrode 44 may be made of the same metal layer as the source electrode 36 and the drain electrode 38.
  • Nitride semiconductor device 900 has advantages similar to advantages (1) to (5) and (7) to (8) described above for nitride semiconductor device 10. (Other change examples) -
  • the main gate section 18 includes the gate ridge section 58, but does not need to include the source side extension section 60 and the drain side extension section 62.
  • the first dummy portion 24 also includes the dummy ridge portion 68, but may not include the outer extending portion 70 and the inner extending portion 72.
  • the guard ring layer 42 includes the guard ring ridge portion 74, but does not need to include the outer extending portion 76 and the inner extending portion 78.
  • the guard ring layer 42 similarly does not include the outer extension portion 76 and the inner extension portion 78. Good too.
  • the dummy electrode 32 may be electrically connected to the source electrode 36.
  • the dummy electrode 32 may be made of a metal layer different from that of the gate electrode 16.
  • the dummy electrode 32 may be made of the same metal layer as the source electrode 36 and the drain electrode 38.
  • the dummy electrode 32 does not need to be formed on the dummy pattern 22.
  • the dummy pattern 22 may be directly covered by the passivation layer 34.
  • One or more of the various examples described herein can be combined to the extent not technically inconsistent.
  • the term “on” includes the meanings of “on” and “over” unless the context clearly indicates otherwise.
  • the phrase “the first layer is formed on the second layer” refers to the fact that in some embodiments the first layer may be directly disposed on the second layer in contact with the second layer, but in other embodiments. It is contemplated that the first layer may be placed above the second layer without contacting the second layer. That is, the term “on” does not exclude structures in which other layers are formed between the first layer and the second layer.
  • a structure in which the electron supply layer 56 is formed on the electron transit layer 54 is a structure in which an intermediate layer is located between the electron supply layer 56 and the electron transit layer 54 in order to stably form 2DEG. May contain.
  • the Z-axis direction used in this specification does not necessarily need to be a vertical direction, nor does it need to completely coincide with the vertical direction. Accordingly, in various structures according to the present disclosure (e.g., the structure shown in FIG. 1), “upper” and “lower” in the Z-axis direction described herein are “upper” and “lower” in the vertical direction. Not limited to one thing.
  • the X-axis direction may be a vertical direction, or the Y-axis direction may be a vertical direction.
  • nitride semiconductor layer (12) (Additional note 1) a nitride semiconductor layer (12); A gate layer (14) formed on the nitride semiconductor layer (12), including a plurality of main gate portions extending in a first direction in plan view and arranged in a second direction orthogonal to the first direction.
  • a gate layer (14) comprising: a gate electrode (16) formed on the gate layer (14); first and second dummy parts (24, 26) formed on the nitride semiconductor layer (12) and extending in the first direction in plan view; A passivation layer (34) covering the gate layer (14), the gate electrode (16), the first dummy part (24), and the second dummy part (26), the passivation layer (34) having a plurality of source openings (34A) and a passivation layer (34) having a plurality of drain openings (34B); a source electrode (36) in contact with the nitride semiconductor layer (12) through the plurality of source openings (34A); a drain electrode (38) in contact with the nitride semiconductor layer (12) through the plurality of drain openings (34B);
  • the gate layer (14), the first dummy part (24), and the second dummy part (26) are made of a nitride semiconductor containing acceptor type impurities, The gate layer (14), the pluralit
  • guard ring (40) formed in a ring shape on the nitride semiconductor layer (12) so as to surround the first and second dummy parts (24, 26) in a plan view
  • the nitride semiconductor device according to appendix 1 wherein the guard ring (40) includes a guard ring electrode (44) electrically connected to the source electrode (36).
  • the guard ring (40) further includes a guard ring layer (42) formed on the nitride semiconductor layer (12), and the guard ring layer (42) is made of a nitride semiconductor containing acceptor type impurities.
  • the passivation layer (34) has a guard ring opening (34C), The nitride semiconductor device according to appendix 2, wherein the guard ring electrode (44) is in contact with the nitride semiconductor layer (12) via the guard ring opening (34C).
  • the width of the guard ring (40) is larger than the dimensions of any of the source opening (34A), the drain opening (34B), and the main gate portion (18) in the second direction, as set forth in notes 2 to 4.
  • a nitride semiconductor device according to any one of the above.
  • the third and fourth dummy portions (28, 30) are formed on the nitride semiconductor layer (12) and extend in the second direction in plan view. , 30) are made of a nitride semiconductor containing acceptor-type impurities, and the gate layer (14), the plurality of source openings (34A), and the plurality of drain openings (34B) are arranged in the first The nitride semiconductor device according to any one of appendices 1 to 5, wherein the nitride semiconductor device is disposed between the third dummy part (28) and the fourth dummy part (30) that are spaced apart in the direction.
  • the first, second, third, and fourth dummy parts (24, 26, 28, 30) constitute at least a part of a ring-shaped dummy pattern (22) in plan view.
  • One or more fifth dummy parts (302) and one or more sixth dummy parts (304) are formed on the nitride semiconductor layer (12) and extend in the first direction in plan view. More prepared, The one or more fifth dummy parts (302) are arranged between the first dummy part (24) and the gate layer (14) in plan view, and the one or more sixth dummy parts (304) is the nitride semiconductor device according to any one of Supplementary Notes 1 to 7, which is disposed between the second dummy part (26) and the gate layer (14) in a plan view. .
  • One of the plurality of source openings (34A) is located between the gate layer (14) and the first dummy part (24) in a plan view, and is any one of Supplementary notes 1 to 8.
  • One of the plurality of source openings (34A) is arranged at an equal distance from both the gate layer (14) and the first dummy part (24) in plan view.
  • the nitride semiconductor device according to any one of the above.
  • One of the plurality of source openings (34A) is located between the gate layer (14) and the second dummy part (26) in a plan view, The nitride semiconductor device according to item 1.
  • One of the plurality of source openings (34A) is arranged at an equal distance from both the gate layer (14) and the second dummy part (26) in plan view.
  • the nitride semiconductor device according to any one of the above.
  • Each of the plurality of source openings (34A) and the plurality of drain openings (34B) is arranged between two of the plurality of main gate parts (18) in a plan view, and each of the plurality of source openings (34B) (34A) and the plurality of drain openings (34B) are both located between the gate layer (14) and the first dummy section (24) or between the gate layer (14) and the second dummy section in plan view.
  • the nitride semiconductor device according to any one of Supplementary notes 1 to 8, which is not disposed between the nitride semiconductor device and the nitride semiconductor device.
  • Each of the plurality of main gate parts (18) includes a bottom surface (18A) in contact with the nitride semiconductor layer (12) and an upper surface (18B) on which the gate electrode (16) is formed,
  • Each of the plurality of main gate sections (18) includes: a gate ridge portion (58) including the upper surface (18B); a source side extension part (60) that extends from the gate ridge part (58) toward the source opening (34A) in plan view and has a thickness smaller than that of the gate ridge part (58); a drain side extension part (62) extending from the gate ridge part (58) toward the drain opening (34B) in plan view and having a thickness smaller than that of the gate ridge part (58); 14.
  • the nitride semiconductor device according to any one of 1 to 13.
  • the guard ring layer (42) includes a bottom surface (42A) in contact with the nitride semiconductor layer (12) and an upper surface (42B) on which the guard ring electrode (44) is formed,
  • the guard ring layer (42) is a guard ring ridge portion (74) including the upper surface (42B); an outer extending portion (76) extending from the guard ring ridge portion (74) toward the outside of the guard ring (40) in plan view and having a thickness smaller than the guard ring ridge portion (74); an inner extending portion (78) extending from the guard ring ridge portion (74) toward the inner side of the guard ring (40) in plan view and having a thickness smaller than the guard ring ridge portion (74);
  • the nitride semiconductor device according to Supplementary Note 3.
  • Each of the first dummy part (24) and the second dummy part (26) has a bottom surface (24A) in contact with the nitride semiconductor layer (12), and a top surface (24B) opposite to the bottom surface (24A).
  • Each of the first dummy part (24) and the second dummy part (26) a dummy ridge portion (68) including the upper surface (24B); an outer extending portion (70) extending from the dummy ridge portion (68) toward the guard ring (40) in plan view and having a thickness smaller than that of the dummy ridge portion (68); an inner extending portion (72) extending from the dummy ridge portion (68) toward the gate layer (14) in plan view and having a thickness smaller than that of the dummy ridge portion (68);
  • the nitride semiconductor device according to appendix 15, comprising:
  • the inner extending portion (78) of the guard ring layer (42) is the outer extending portion (70) of the first dummy portion (24) and the outer extending portion of the second dummy portion (26).
  • Each of the plurality of main gate portions (18) is arranged between one of the plurality of source openings (34A) and one of the plurality of drain openings (34B), 12.
  • the nitride semiconductor device according to any one of 12.
  • the nitride semiconductor layer (12) is an electron transit layer (54) made of a nitride semiconductor; an electron supply layer (56) formed on the electron transit layer (54) and made of a nitride semiconductor having a larger band gap than the electron transit layer (54); A nitride semiconductor device according to any one of the above.
  • the nitride semiconductor device further includes a dummy pattern (402) formed on the nitride semiconductor layer (12) and having a ring shape in plan view, and the dummy pattern (402) is similar to the first dummy pattern in plan view.
  • the nitride semiconductor device according to appendix 2 which passes between the portion (24) and the guard ring (40) and between the second dummy portion (26) and the guard ring (40).
  • Each of the plurality of main gate parts (18) includes a bottom surface (18A) in contact with the nitride semiconductor layer (12) and an upper surface (18B) on which the gate electrode (16) is formed,
  • Each of the plurality of main gate sections (18) includes: a gate ridge portion (58) including the upper surface (18B); a source side extension part (60) that extends from the gate ridge part (58) toward the source opening (34A) in plan view and has a thickness smaller than that of the gate ridge part (58); a drain side extension part (62) extending from the gate ridge part (58) toward the drain opening (34B) in plan view and having a thickness smaller than that of the gate ridge part (58); 16.
  • the nitride semiconductor device according to 16.
  • the nitride semiconductor device according to any one of appendices 1 to 28, further comprising a plurality of gate connecting portions (20) that interconnect the plurality of main gate portions (18).
  • Guard ring opening 36...Source electrode 36A...Source contact plug part 36B...Source field plate part 36C...End part 38...Drain electrode 40...Guard ring 42...Guard ring layer 42A...Bottom surface 42B...Top surface 44...Guard ring electrode 50...Semiconductor Substrate 52...Buffer layer 54...Electron transit layer 56...Electron supply layer 58...Gate ridge part 60...Source side extension part 62...Drain side extension part 64...Active region 66...Inactive region 68, 306...Dummy ridge part 70, 308...Outer extension part 72, 310...Inner extension part 74...Guard ring ridge part 76...Outer extension part 78...Inner extension part 80...Gallium nitride (GaN) layer 82, 92...Metal layer 84, 86, 88, 90, 94... Mask 302, 602... Fifth dummy part 304, 604... Sixth dummy part

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

窒化物半導体装置（１０）は、窒化物半導体層（１２）と、窒化物半導体層（１２）上に形成されたゲート層（１４）であって、平面視で第１方向に延びるとともに第１方向と直交する第２方向に配列された複数のメインゲート部（１８）を含む、ゲート層（１４）と、窒化物半導体層（１２）上に形成されるとともに、平面視で第１方向に延びる第１ダミー部（２４）および第２ダミー部（２６）と、複数のソース開口（３４Ａ）および複数のドレイン開口（３４Ｂ）を有するパッシベーション層とを備えている。ゲート層（１４）、第１ダミー部（２４）、および第２ダミー部（２６）は、アクセプタ型不純物を含む窒化物半導体によって構成されている。ゲート層（１４）、複数のソース開口（３４Ａ）、および複数のドレイン開口（３４Ｂ）は、平面視で第２方向に離隔された第１ダミー部（２４）と第２ダミー部（２６）との間に配置されている。

Description

窒化物半導体装置
　本開示は、窒化物半導体装置に関する。
　現在、窒化物半導体を用いた高電子移動度トランジスタ（High Electron Mobility Transistor，ＨＥＭＴ）の製品化が進んでいる。ＨＥＭＴをパワーデバイスに適用する場合、フェールセーフの観点から、ゼロバイアス時にソース－ドレイン間の電流経路（チャネル）を遮断するノーマリーオフ動作が求められる。
　特許文献１に記載された窒化物半導体装置では、第１窒化物半導体層（電子走行層）上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層（電子供給層）が形成されることによって、ヘテロ接合が形成されている。これにより、第１窒化物半導体層と第２窒化物半導体層との界面付近の第１窒化物半導体層内に二次元電子ガスが形成される。ゲート電極の下方においては、アクセプタ型不純物がドーピングされた窒化ガリウム（ＧａＮ）層に含まれるイオン化アクセプタによって、第１窒化物半導体層および第２窒化物半導体層のエネルギーレベルが引き上げられる。この結果、ヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも高くなる。これにより、ゲート電極にバイアスを印加していないときには、二次元電子ガスによるチャネルがゲート電極の直下で遮断されるため、ノーマリーオフ型のＨＥＭＴが実現されている。
特開２０１７－７３５０６号公報
　アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）の形状は、ＨＥＭＴの動作特性（例えば、オン抵抗、ゲート閾値電圧、ゲート・ソース間電圧の電圧の最大定格など）に大きく影響する。したがって、ｐ型ＧａＮ層の形状がチップ内で不均一である場合、ゲート信頼性が低下し得る。
　本開示の一態様による窒化物半導体装置は、窒化物半導体層と、前記窒化物半導体層上に形成されたゲート層であって、平面視で第１方向に延びるとともに前記第１方向と直交する第２方向に配列された複数のメインゲート部を含む、ゲート層と、前記ゲート層上に形成されたゲート電極と、前記窒化物半導体層上に形成されるとともに、平面視で前記第１方向に延びる第１および第２ダミー部と、前記ゲート層、前記ゲート電極、前記第１ダミー部、および第２ダミー部を覆うパッシベーション層であって、複数のソース開口および複数のドレイン開口を有するパッシベーション層と、前記複数のソース開口を介して前記窒化物半導体層に接しているソース電極と、前記複数のドレイン開口を介して前記窒化物半導体層に接しているドレイン電極とを備えている。前記ゲート層、前記第１ダミー部、および前記第２ダミー部は、アクセプタ型不純物を含む窒化物半導体によって構成されている。前記ゲート層、前記複数のソース開口、および前記複数のドレイン開口は、平面視で前記第２方向に離隔された前記第１ダミー部と前記第２ダミー部との間に配置されている。
　本開示の窒化物半導体装置によれば、メインゲート部の形状の均一性を向上させることができる。
図１は、一実施形態に係る例示的な窒化物半導体装置の概略平面図である。 図２は、図１のＦ２－Ｆ２線に沿った窒化物半導体装置の概略断面図である。 図３は、アクティブ領域の窒化物半導体装置の例示的な製造工程を示す概略断面図である。 図４は、図３に示す工程に続く製造工程を示す概略断面図である。 図５は、図４に示す工程に続く製造工程を示す概略断面図である。 図６は、図５に示す工程に続く製造工程を示す概略断面図である。 図７は、図６に示す工程に続く製造工程を示す概略断面図である。 図８は、図７に示す工程に続く製造工程を示す概略断面図である。 図９は、図８に示す工程に続く製造工程を示す概略断面図である。 図１０は、図９に示す工程に続く製造工程を示す概略断面図である。 図１１は、第１変更例に係る例示的な窒化物半導体装置の概略平面図である。 図１２は、第２変更例に係る例示的な窒化物半導体装置の概略平面図である。 図１３は、第３変更例に係る例示的な窒化物半導体装置の概略平面図である。 図１４は、図１３のＦ１４－Ｆ１４線に沿った窒化物半導体装置の概略断面図である。 図１５は、第４変更例に係る例示的な窒化物半導体装置の概略平面図である。 図１６は、第５変更例に係る例示的な窒化物半導体装置の概略平面図である。 図１７は、図１６のＦ１７－Ｆ１７線に沿った窒化物半導体装置の概略断面図である。 図１８は、第６変更例に係る例示的な窒化物半導体装置の概略平面図である。 図１９は、第７変更例に係る例示的な窒化物半導体装置の概略平面図である。 図２０は、第８変更例に係る例示的な窒化物半導体装置の概略断面図である。 図２１は、第９変更例に係る例示的な窒化物半導体装置の概略断面図である。
　以下、添付図面を参照して本開示の窒化物半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
　（窒化物半導体装置の例示的なレイアウト）
　図１は、一実施形態に係る例示的な窒化物半導体装置１０の概略平面図である。窒化物半導体装置１０は、窒化物半導体層１２と、窒化物半導体層１２上に形成されたゲート層１４と、ゲート層１４上に形成されたゲート電極１６とを含む。なお、図１に示される互いに直交するＸＹＺ軸のＺ軸方向は、デバイスが形成される窒化物半導体層１２の面と直交する方向である。なお、本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ軸方向に沿って上方から窒化物半導体装置１０を視ることをいう。
　窒化物半導体層１２の上面は、Ｘ軸方向に沿って延びる２つの辺１２Ｘ１，１２Ｘ２、およびＹ軸方向に沿って延びる２つの辺１２Ｙ１，１２Ｙ２を含むことができる。窒化物半導体層１２の４つの辺１２Ｘ１，１２Ｘ２，１２Ｙ１，１２Ｙ２により画定される領域は、１つのチップ（ダイ）に相当し得る。窒化物半導体層１２のさらなる詳細は、図２を参照して後述する。
　ゲート層１４は、アクセプタ型不純物を含む窒化物半導体によって構成されている。本実施形態では、ゲート層１４は、アクセプタ型不純物がドーピングされた窒化ガリウム層（ｐ型ＧａＮ層）であってよい。アクセプタ型不純物は、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、および炭素（Ｃ）のうちの少なくとも１つを含むことができる。ゲート層１４中のアクセプタ型不純物の最大濃度は、一例では、７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってよい。
　ゲート層１４は、平面視でＹ軸方向（第１方向）に延びるとともにＸ軸方向（第２方向）に配列された複数のメインゲート部１８を含む。なお、本明細書では、Ｙ軸方向を第１方向、Ｘ軸方向を第２方向とも呼ぶ。図１の例では、ゲート層１４は、４つのメインゲート部１８を含んでいる。メインゲート部１８の数は、窒化物半導体装置１０の所望のレイアウトまたは窒化物半導体層１２の面積（チップ面積）などに応じて任意に定めることができる。
　ゲート層１４は、複数のメインゲート部１８を相互に連結する複数のゲート連結部２０をさらに含んでいてよい。図１の例では、２つのメインゲート部１８を３つのゲート連結部２０が連結している。ゲート連結部２０の数は、窒化物半導体装置１０の所望のレイアウトまたは窒化物半導体層１２の面積（チップ面積）などに応じて任意に定めることができる。ゲート連結部２０は、Ｘ軸方向に離間された２つのメインゲート部１８を連結するように構成することができる。
　ゲート電極１６は、１つまたは複数の金属層によって構成されていてよい。一例では、ゲート電極１６は、窒化チタン（ＴｉＮ）層によって構成されていてよい。別の例では、ゲート電極１６は、Ｔｉからなる第１金属層と、第１金属層上に設けられたＴｉＮからなる第２金属層とによって構成されていてもよい。ゲート電極１６は、ゲート層１４とショットキー接合を形成することができる。ゲート電極１６は、平面視でゲート層１４よりも小さい領域に形成され得る。
　窒化物半導体装置１０は、窒化物半導体層１２上に形成されたダミーパターン２２をさらに含んでいてよい。ダミーパターン２２は、図１の例では、平面視でゲート層１４を囲むように閉じたリング状に形成されている。ダミーパターン２２は、平面視で窒化物半導体層１２の４つの辺１２Ｘ１，１２Ｘ２，１２Ｙ１，１２Ｙ２に概ね沿って延びていてよい。
　ダミーパターン２２は、窒化物半導体層１２上に形成されるとともに、平面視でＹ軸方向に延びる第１ダミー部２４および第２ダミー部２６を含む。第１ダミー部２４および第２ダミー部２６は、ゲート層１４と同様、アクセプタ型不純物を含む窒化物半導体によって構成されている。また、本実施形態では、ダミーパターン２２は、窒化物半導体層１２上に形成されるとともに、平面視でＸ軸方向に延びる第３ダミー部２８および第４ダミー部３０をさらに含んでいてよい。第３ダミー部２８および第４ダミー部３０は、ゲート層１４と同様、アクセプタ型不純物を含む窒化物半導体によって構成されている。図１に示すように、第１ダミー部２４、第２ダミー部２６、第３ダミー部２８、および第４ダミー部３０は、平面視でリング状のダミーパターン２２の少なくとも一部を構成している。
　窒化物半導体装置１０は、ダミーパターン２２上に形成されたダミー電極３２をさらに含んでいてよい。ダミー電極３２は、ゲート電極１６と同じ金属層によって構成されていてよい。ダミー電極３２は、平面視でダミーパターン２２よりも小さい領域に形成され得る。ダミー電極３２は、電気的にフローティングであってよい。
　窒化物半導体装置１０は、複数のソース開口３４Ａおよび複数のドレイン開口３４Ｂを有するパッシベーション層３４（図２参照）をさらに含む。図１において、パッシベーション層３４は、パッシベーション層３４の下方の層が視認できるように透明であるものと示されているが、複数のソース開口３４Ａおよび複数のドレイン開口３４Ｂは破線で描かれている。パッシベーション層３４は、ゲート層１４、ゲート電極１６、ダミーパターン２２（第１ダミー部２４、第２ダミー部２６、第３ダミー部２８、第４ダミー部３０）、およびダミー電極３２を覆っていてよい。
　図１に示す例では、６つのソース開口３４Ａと、４つのドレイン開口３４Ｂとがパッシベーション層３４に形成されている。相互に離間された２つのソース開口３４ＡがＹ軸方向に一列に並んでいる。また、相互に離間された２つのドレイン開口３４ＢがＹ軸方向に一列に並んでいる。Ｘ軸方向には、ソース開口３４Ａとドレイン開口３４Ｂとが交互に並んでいる。ソース開口３４Ａの数およびドレイン開口３４Ｂの数は、窒化物半導体装置１０の所望のレイアウトまたは窒化物半導体層１２の面積（チップ面積）などに応じて任意に定めることができる。ソース開口３４Ａおよびドレイン開口３４Ｂの数は、例えばメインゲート部１８の数に応じて定められ得る。
　各メインゲート部１８は、複数のソース開口３４Ａのうちの１つと複数のドレイン開口３４Ｂのうちの１つとの間に配置されている。各ゲート連結部２０は、複数のドレイン開口３４Ｂのうちの少なくとも１つからＹ軸方向に離間されている。複数のゲート連結部２０のうちのいくつかは、Ｙ軸方向に一列に並んだ２つのドレイン開口３４Ｂの間に配置されている。
　ゲート層１４、複数のソース開口３４Ａ、および複数のドレイン開口３４Ｂは、平面視でＸ軸方向に離隔された第１ダミー部２４と第２ダミー部２６との間に配置されている。同様に、ゲート層１４、複数のソース開口３４Ａ、および複数のドレイン開口３４Ｂは、平面視でＹ軸方向に離隔された第３ダミー部２８と第４ダミー部３０との間に配置されている。
　窒化物半導体装置１０は、複数のソース開口３４Ａを介して窒化物半導体層１２に接しているソース電極３６と、複数のドレイン開口３４Ｂを介して窒化物半導体層１２に接しているドレイン電極３８とをさらに含む。図１において、ソース電極３６は、二点鎖線で描かれているが、ソース電極３６の下方の層が視認できるように透明であるものとして示されている。
　ソース電極３６およびドレイン電極３８は、１つまたは複数の金属層（例えば、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層などの組み合わせからなる）によって構成することができる。
　ソース電極３６およびドレイン電極３８は、平面視でＸ軸方向に離隔された第１ダミー部２４と第２ダミー部２６との間に配置されている。同様に、ソース電極３６およびドレイン電極３８は、平面視でＹ軸方向に離隔された第３ダミー部２８と第４ダミー部３０との間に配置されている。
　ソース電極３６は、ゲート層１４およびゲート電極１６を部分的に覆うように配置することができる。ソース電極３６の詳細については、図２を参照して後述する。
　ドレイン電極３８は、ドレイン開口３４Ｂを覆うように配置することができる。ドレイン電極３８は、平面視でゲート層１４およびゲート電極１６と重ならないように配置されている。
　窒化物半導体装置１０は、窒化物半導体層上に形成されたガードリング４０をさらに含んでいてよい。ガードリング４０は、平面視でダミーパターン２２を囲むように形成されている。ガードリング４０は、窒化物半導体層１２上に形成されたガードリング層４２と、ガードリング層４２上に形成されたガードリング電極４４とを含んでいてよい。
　ガードリング層４２は、アクセプタ型不純物を含む窒化物半導体によって構成されていてよい。ガードリング電極４４は、ソース電極３６およびドレイン電極３８と同じ金属層によって構成されていてよい。ガードリング電極４４は、ソース電極３６に電気的に接続されていてよい。
　図２は、図１のＦ２－Ｆ２線に沿った窒化物半導体装置１０の概略断面図である。窒化物半導体装置１０は、半導体基板５０と、半導体基板５０上に形成されたバッファ層５２と、前述の窒化物半導体層１２とを含んでいてよい。窒化物半導体層１２は、バッファ層５２上に形成された電子走行層５４と、電子走行層５４上に形成された電子供給層５６とを含んでいてよい。
　半導体基板５０は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ＧａＮ、サファイア、または他の基板材料で形成することができる。一例では、半導体基板５０は、Ｓｉ基板であってよい。半導体基板５０の厚さは、例えば２００μｍ以上１５００μｍ以下とすることができる。
　バッファ層５２は、半導体基板５０と電子走行層５４との間に位置することができる。一例では、バッファ層５２は、電子走行層５４のエピタキシャル成長を容易にすることができる任意の材料によって構成することができる。バッファ層５２は、１つまたは複数の窒化物半導体層を含んでいてよい。一例では、バッファ層５２は、窒化アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーデッドＡｌＧａＮ層のうちの少なくとも１つを含むことができる。例えば、バッファ層５２は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、またはＡｌＮ／ＧａＮ超格子構造を有する層によって構成されてもよい。
　一例において、バッファ層５２は、半導体基板５０上に形成されたＡｌＮ層である第１バッファ層と、ＡｌＮ層上に形成されたＡｌＧａＮ層である第２バッファ層を含むことができる。第１バッファ層は、例えば、２００ｎｍの厚さを有するＡｌＮ層であってよく、一方、第２バッファ層は、例えば、３００ｎｍの厚さを有するグレーデッドＡｌＧａＮ層を複数回積層することによって形成されていてもよい。なお、バッファ層５２におけるリーク電流を抑制するために、バッファ層５２の一部に不純物を導入してバッファ層５２を半絶縁性にしてもよい。その場合、不純物は、例えば炭素（Ｃ）または鉄（Ｆｅ）であり、不純物の濃度は、例えば４×１０１６ｃｍ－３以上とすることができる。
　電子走行層５４は、窒化物半導体によって構成されている。電子走行層５４は、例えば、ＧａＮ層であってよい。電子走行層５４の厚さは、例えば、０．５μｍ以上２μｍ以下とすることができる。なお、電子走行層５４におけるリーク電流を抑制するために、電子走行層５４の一部に不純物を導入することによって、電子走行層５４の表層領域以外を半絶縁性にしてもよい。この場合、不純物は、例えばＣであってよい。電子走行層５４中の不純物濃度は、例えば４×１０１６ｃｍ－３以上とすることができる。すなわち、電子走行層５４は、不純物濃度の異なる複数のＧａＮ層、一例では、ＣドープＧａＮ層と、ノンドープＧａＮ層とを含むことができる。この場合、ＣドープＧａＮ層は、バッファ層５２上に形成されていてよい。ＣドープＧａＮ層は、０．３μｍ以上２μｍ以下の厚さを有することができる。ＣドープＧａＮ層中のＣ濃度は、５×１０１７ｃｍ－３以上９×１０１９ｃｍ－３以下とすることができる。ノンドープＧａＮ層は、ＣドープＧａＮ層上に形成され、０．０５μｍ以上０．４μｍ以下の厚さを有することができる。ノンドープＧａＮ層は、電子供給層５６と接している。一例では、電子走行層５４は、厚さ０．４μｍのＣドープＧａＮ層と、厚さ０．４μｍのノンドープＧａＮ層とを含んでいてよい。また、ＣドープＧａＮ層中のＣ濃度は約２×１０１９ｃｍ－３であってよい。
　電子供給層５６は、電子走行層５４よりも大きなバンドギャップを有する窒化物半導体によって構成されている。電子供給層５６は、例えばＡｌＧａＮ層であってよい。Ａｌ組成が大きいほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層５６は、ＧａＮ層である電子走行層５４よりも大きなバンドギャップを有している。一例では、電子供給層５６は、ＡｌｘＧａ１－ｘＮによって構成され、ｘは０．１＜ｘ＜０．４であり、より好ましくは、０．１＜ｘ＜０．３である。電子供給層５６は、５ｎｍ以上２０ｎｍ以下の厚さを有していてよい。一例では、電子供給層５６は、８ｎｍ以上の厚さを有していてよい。
　電子走行層５４と電子供給層５６とは、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、電子走行層５４を構成する窒化物半導体（例えば、ＧａＮ）と電子供給層５６を構成する窒化物半導体（例えば、ＡｌＧａＮ）とは、格子不整合系のヘテロ接合を形成する。電子走行層５４および電子供給層５６の自発分極と、ヘテロ接合界面付近の結晶歪みに起因するピエゾ分極とによって、ヘテロ接合界面付近における電子走行層５４の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層５４と電子供給層５６とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の範囲内）において電子走行層５４内には二次元電子ガス（２ＤＥＧ）が広がっている。なお、電子供給層５６のＡｌ組成および厚さのうちの少なくとも一方を増加させることにより、電子走行層５４に生成される２ＤＥＧのシートキャリア密度を増加させることができる。
　（窒化物半導体装置のアクティブ領域）
　図２に示すように、ゲート層１４が電子供給層５６の上に形成されている。ゲート層１４は、例えばＡｌＧａＮ層である電子供給層５６よりも小さなバンドギャップを有するＧａＮ層であってよい。図２では、ゲート層１４のメインゲート部１８の断面が示されている。本実施形態では、メインゲート部１８は、ソース開口３４Ａとドレイン開口３４Ｂとの間に位置している。より詳細には、メインゲート部１８は、ソース開口３４Ａとドレイン開口３４Ｂとの間であって、ドレイン開口３４Ｂよりもソース開口３４Ａに近い位置にあってよい。ソース電極３６は、ソース開口３４Ａを介して電子供給層５６に接している。ドレイン電極３８は、ドレイン開口３４Ｂを介して電子供給層５６に接している。
　メインゲート部１８は、窒化物半導体層１２（電子供給層５６）に接する底面１８Ａと、ゲート電極１６が形成される上面１８Ｂとを含む。図２に示す例では、メインゲート部１８は、上面１８Ｂを含むゲートリッジ部５８と、ゲートリッジ部５８よりも小さい厚さを有するソース側延在部６０およびドレイン側延在部６２とを含んでいてよい。ソース側延在部６０およびドレイン側延在部６２は、平面視でゲートリッジ部５８から外側に延びている。なお、図１に示す平面図においては、メインゲート部１８として、ゲートリッジ部５８が描かれ、ソース側延在部６０およびドレイン側延在部６２は省略されている。
　ソース側延在部６０は、平面視でゲートリッジ部５８からソース開口３４Ａに向けて延びている。なお、ここで言うソース開口３４Ａは、複数のソース開口３４Ａのうち、当該ゲートリッジ部５８に最も近いものを指す。ソース側延在部６０は、ソース開口３４Ａまでは達していない。ソース側延在部６０は、パッシベーション層３４によってソース電極３６から離隔されている。
　ドレイン側延在部６２は、平面視でゲートリッジ部５８からドレイン開口３４Ｂに向けて延びている。なお、ここで言うドレイン開口３４Ｂは、複数のドレイン開口３４Ｂのうち、当該ゲートリッジ部５８に最も近いものを指す。ドレイン側延在部６２は、ドレイン開口３４Ｂまでは達していない。ドレイン側延在部６２は、パッシベーション層３４によってドレイン電極３８から離隔されている。
　ゲートリッジ部５８は、ソース側延在部６０とドレイン側延在部６２との間にあり、ソース側延在部６０およびドレイン側延在部６２と一体に形成されている。ソース側延在部６０およびドレイン側延在部６２の存在により、メインゲート部１８の底面１８Ａは、上面１８Ｂよりも大きな面積を有している。図２に示す例では、ドレイン側延在部６２は、ソース側延在部６０よりも、平面視でゲートリッジ部５８の外側に向けて長く延びている。すなわち、ドレイン側延在部６２は、ソース側延在部６０よりも大きいＸ軸方向の寸法を有している。別の例では、ソース側延在部６０とドレイン側延在部６２とは、Ｘ軸方向において同じ寸法を有していてもよい。ソース側延在部６０は、Ｘ軸方向において、例えば０．２μｍ以上０．３μｍ以下の寸法を有し得る。一方、ドレイン側延在部６２は、Ｘ軸方向において、例えば０．２μｍ以上０．６μｍ以下の寸法を有し得る。
　ゲートリッジ部５８は、メインゲート部１８の比較的厚い部分に相当する。ゲートリッジ部５８は、例えば、８０ｎｍ以上１５０ｎｍ以下の厚さを有していてよい。メインゲート部１８、特にゲートリッジ部５８の厚さは、ゲート閾値電圧を含むパラメータを考慮して定めることができる。一例では、メインゲート部１８（ゲートリッジ部５８）は、１１０ｎｍよりも大きい厚さを有していてよい。
　ソース側延在部６０およびドレイン側延在部６２の各々は、ゲートリッジ部５８の厚さよりも小さい厚さを有している。一例では、ソース側延在部６０およびドレイン側延在部６２の各々は、ゲートリッジ部５８の厚さの半分以下の厚さを有していてよい。
　ソース側延在部６０およびドレイン側延在部６２の各々は、略一定の厚さを有する平坦部分を含んでいてよい。ソース側延在部６０およびドレイン側延在部６２の各々は、図２に示すように、ゲートリッジ部５８から遠ざかるほど漸減する厚さを有する傾斜部分をさらに含んでいてもよい。傾斜部分は、ゲートリッジ部５８と平坦部分との間に形成される。ソース側延在部６０およびドレイン側延在部６２の平坦部分は、一例では、５ｎｍ以上２５ｎｍ以下の厚さを有していてもよい。なお、本明細書において「略一定の厚さ」とは、厚さが製造上のばらつき（例えば、２０％）の範囲内にあることを指す。
　ゲート電極１６は、ゲート層１４上に形成されている。図２に示すように、ゲート電極１６は、メインゲート部１８の上面１８Ｂを含むゲートリッジ部５８上に形成されている。ゲート電極１６の厚さは、例えば、５０ｎｍ以上２００ｎｍ以下であってよい。
　ソース電極３６は、ソース開口３４Ａに充填されたソースコンタクトプラグ部３６Ａと、パッシベーション層３４を覆うソースフィールドプレート部３６Ｂとを含んでいてよい。ソースフィールドプレート部３６Ｂは、ソースコンタクトプラグ部３６Ａと連続していてよい。この場合、ソースフィールドプレート部３６Ｂは、ソースコンタクトプラグ部３６Ａと一体に形成される。ソースフィールドプレート部３６Ｂは、平面視でドレイン開口３４Ｂとメインゲート部１８との間に位置する端部３６Ｃを含んでいる。ソースフィールドプレート部３６Ｂは、パッシベーション層３４の表面に沿って、ソースコンタクトプラグ部３６Ａから端部３６Ｃまで、ドレイン電極３８に向かって延びているが、ドレイン電極３８からは離隔されている。ソースフィールドプレート部３６Ｂは、パッシベーション層３４の非平坦な表面に沿って延びているため、同様に非平坦な表面を有している。ソースフィールドプレート部３６Ｂは、ゲート電極１６にゲート電圧が印加されていないゼロバイアスの状態でドレイン電極３８にドレイン電圧が印加された場合に、ゲート電極１６の端部近傍の電界集中を緩和する役割を果たしている。
　ソース電極３６の少なくとも一部は、ソース開口３４Ａ内に充填されているので、ソース開口３４Ａを介して電子供給層５６直下の２ＤＥＧとオーミック接触することができる。同様に、ドレイン電極３８の少なくとも一部は、ドレイン開口３４Ｂ内に充填されているので、ドレイン開口３４Ｂを介して電子供給層５６直下の２ＤＥＧとオーミック接触することができる。
　窒化物半導体装置１０は、トランジスタ動作に寄与するアクティブ領域６４と、トランジスタ動作に寄与しない非アクティブ領域６６とを含んでいてよい。図２に示す領域では、ソース開口３４Ａ（ソースコンタクトプラグ部３６Ａ）から、ドレイン開口３４Ｂ（ドレイン電極３８）までのＸ軸方向に延びる領域が、概してアクティブ領域６４に対応する。本実施形態では、メインゲート部１８が、アクセプタ型不純物を含む窒化物半導体（例えば、ｐ型ＧａＮ）によって構成されているため、メインゲート部１８を含むアクティブ領域６４が、ノーマリーオフ動作が可能なＨＥＭＴとして機能することができる。
　なお、図１を参照して前述した通り、窒化物半導体装置１０は、Ｘ軸方向に交互に並んだ複数のソース開口３４Ａおよび複数のドレイン開口３４Ｂを含み、かつ各メインゲート部１８が、複数のソース開口３４Ａのうちの１つと複数のドレイン開口３４Ｂのうちの１つとの間に配置されている。したがって、図２に示すアクティブ領域６４が、Ｘ軸方向に１つおきに反転させながら繰り返されていてよい。図１の例の場合、第１ダミー部２４に最も近いソース開口３４Ａから、第２ダミー部２６に最も近いソース開口３４ＡまでのＸ軸方向に延びる領域が、アクティブ領域６４に対応し得る。また、アクティブ領域６４は、Ｙ軸方向において、ソース開口３４Ａまたはドレイン開口３４Ｂと同じ範囲に広がっていてよい。
　（窒化物半導体装置の非アクティブ領域）
　図２に示すように、ダミーパターン２２の一部である第１ダミー部２４と、ガードリング４０とが電子供給層５６の上に形成されている。第１ダミー部２４は、Ｘ軸方向において、ガードリング４０と、ソース開口３４Ａとの間に位置している。なお、第２ダミー部２６（図１参照）は、図２に示す第１ダミー部２４と同様の断面構造を有することができる。第１ダミー部２４についての説明は、第２ダミー部２６にも同様に適用可能であることに留意されたい。
　第１ダミー部２４は、ゲート層１４と同様、アクセプタ型不純物を含む窒化物半導体によって構成されている。第１ダミー部２４は、窒化物半導体層１２（電子供給層５６）に接する底面２４Ａ、および底面２４Ａと反対側の上面２４Ｂを含む。図２に示す例では、第１ダミー部２４は、上面２４Ｂを含むダミーリッジ部６８と、ダミーリッジ部６８よりも小さい厚さを有する外側延在部７０および内側延在部７２とを含んでいてよい。なお、図１に示す平面図においては、第１ダミー部２４として、ダミーリッジ部６８が描かれ、外側延在部７０および内側延在部７２は省略されている。図２に示す例では、ダミー電極３２が第１ダミー部２４の上面２４Ｂに形成されている。第１ダミー部２４および第１ダミー部２４上に形成されたダミー電極３２は、パッシベーション層３４によって覆われている。
　外側延在部７０は、平面視でダミーリッジ部６８からガードリング４０に向けて延びている。図１の例では、ダミーパターン２２は平面視でリング状に形成されているため、ダミーパターン２２は、ダミーパターン２２に囲まれた内側の領域と、ダミーパターン２２の外側の領域とを隔てている。外側延在部７０は、ダミーパターン２２の外側の領域に存在している。図２の例では、外側延在部７０は、ガードリング４０までは達していない。外側延在部７０は、パッシベーション層３４によってガードリング４０から離隔されている。
　内側延在部７２は、平面視でダミーリッジ部６８からゲート層１４（メインゲート部１８）に向けて延びている。内側延在部７２は、ダミーパターン２２に囲まれた内側の領域に存在している。内側延在部７２は、ソース開口３４Ａまでは達していない。内側延在部７２は、パッシベーション層３４によってソース電極３６から離隔されている。
　第１ダミー部２４のダミーリッジ部６８は、外側延在部７０と内側延在部７２との間にあり、外側延在部７０および内側延在部７２と一体に形成されている。外側延在部７０および内側延在部７２の存在により、第１ダミー部２４の底面２４Ａは、上面２４Ｂよりも大きな面積を有している。図２に示すように、外側延在部７０と内側延在部７２とは、Ｘ軸方向において同じ寸法を有していてもよい。外側延在部７０および内側延在部７２は、Ｘ軸方向において、例えば０．２μｍ以上０．３μｍ以下の寸法を有し得る。
　ダミーリッジ部６８は、第１ダミー部２４の比較的厚い部分に相当する。ダミーリッジ部６８は、８０ｎｍ以上１５０ｎｍ以下の厚さを有していてよい。外側延在部７０および内側延在部７２の各々は、ダミーリッジ部６８の厚さよりも小さい厚さを有している。一例では、外側延在部７０および内側延在部７２の各々は、ダミーリッジ部６８の厚さの半分以下の厚さを有していてよい。
　外側延在部７０および内側延在部７２の各々は、略一定の厚さを有する平坦部分を含んでいてよい。外側延在部７０および内側延在部７２の各々は、図２に示すように、ダミーリッジ部６８から遠ざかるほど漸減する厚さを有する傾斜部分をさらに含んでいてもよい。傾斜部分は、ダミーリッジ部６８と平坦部分との間に形成される。外側延在部７０および内側延在部７２の平坦部分は、一例では、５ｎｍ以上２５ｎｍ以下の厚さを有していてもよい。
　第１ダミー部２４は、メインゲート部１８と同様の製造プロセス（図３～図１０を参照して後述する）によって形成される。したがって、第１ダミー部２４は、製造上のばらつきの範囲内でメインゲート部１８と同程度の厚さを有し得る。ダミーリッジ部６８のＸ軸方向の寸法（設計寸法）は、ゲートリッジ部５８のＸ軸方向の寸法（設計寸法）と同等であってよい。第１ダミー部２４の外側延在部７０および内側延在部７２のＸ軸方向の寸法（設計寸法）は、それぞれソース側延在部６０およびドレイン側延在部６２のＸ軸方向の寸法（設計寸法）と同等であってもよいし、異なっていてもよい。例えば、第１ダミー部２４の外側延在部７０および内側延在部７２のＸ軸方向の寸法は、相互に同じであってよい。その場合、外側延在部７０および内側延在部７２のＸ軸方向の寸法は、例えばドレイン側延在部６２のＸ軸方向の寸法と同等であってもよい。
　ゲート層１４と第１ダミー部２４の間に位置するソース開口３４Ａは、平面視でゲート層１４（メインゲート部１８）および第１ダミー部２４の両方から等距離に配置されていてよい。
　ガードリング層４２は、ゲート層１４と同様、アクセプタ型不純物を含む窒化物半導体によって構成されている。ガードリング層４２は、窒化物半導体層１２（電子供給層５６）に接する底面４２Ａ、およびガードリング電極４４が形成される上面２４Ｂを含む。図２に示す例では、ガードリング層４２は、上面４２Ｂを含むガードリングリッジ部７４と、ガードリングリッジ部７４よりも小さい厚さを有する外側延在部７６および内側延在部７８とを含んでいてよい。なお、図１に示す平面図においては、ガードリング層４２として、ガードリングリッジ部７４が描かれ、外側延在部７６および内側延在部７８は省略されている。ガードリング電極４４は、ガードリング層４２の上面４２Ｂに形成されている。ガードリング層４２およびガードリング層４２上に形成されたガードリング電極４４は、パッシベーション層３４によって覆われている。
　外側延在部７６は、平面視でガードリングリッジ部７４からガードリング４０の外側に向けて延びている。図１に示すように、ガードリング４０は、平面視でリング状に形成されているため、ガードリング４０は、ガードリング４０に囲まれた内側の領域と、ガードリング４０の外側の領域とを隔てている。外側延在部７６は、ガードリング４０の外側の領域に存在している。
　内側延在部７８は、平面視でガードリングリッジ部７４からガードリング４０の内側に向けて延びている。内側延在部７８は、ガードリング４０に囲まれた内側の領域に存在している。図２の例では、内側延在部７８は、第１ダミー部２４までは達していない。内側延在部７８は、パッシベーション層３４によって第１ダミー部２４から離隔されている。
　ガードリング層４２のガードリングリッジ部７４は、外側延在部７６と内側延在部７８との間にあり、外側延在部７６および内側延在部７８と一体に形成されている。外側延在部７６および内側延在部７８の存在により、ガードリング層４２の底面４２Ａは、上面４２Ｂよりも大きな面積を有している。図２に示すように、外側延在部７６と内側延在部７８とは、Ｘ軸方向において同じ長さを有していてもよい。外側延在部７６および内側延在部７８は、Ｘ軸方向において、例えば０．２μｍ以上０．３μｍ以下の長さを有し得る。
　ガードリングリッジ部７４は、ガードリング層４２の比較的厚い部分に相当し、８０ｎｍ以上１５０ｎｍ以下の厚さを有することができる。外側延在部７６および内側延在部７８の各々は、ガードリングリッジ部７４の厚さよりも小さい厚さを有している。一例では、外側延在部７６および内側延在部７８の各々は、ガードリングリッジ部７４の厚さの半分以下の厚さを有していてよい。
　外側延在部７６および内側延在部７８の各々は、略一定の厚さを有する平坦部分を含んでいてよい。外側延在部７６および内側延在部７８の各々は、図２に示すように、ガードリングリッジ部７４から遠ざかるほど漸減する厚さを有する傾斜部分をさらに含んでいてもよい。傾斜部分は、ガードリングリッジ部７４と平坦部分との間に形成される。外側延在部７６および内側延在部７８の平坦部分は、一例では、５ｎｍ以上２５ｎｍ以下の厚さを有していてもよい。
　ガードリング層４２は、メインゲート部１８と同様の製造プロセス（図３～図１０を参照して後述する）によって形成される。したがって、ガードリング層４２は、製造上のばらつきの範囲内でメインゲート部１８と同程度の厚さを有し得る。ガードリングリッジ部７４の幅（図２ではＸ軸方向の寸法）は、ソース開口３４Ａ、ドレイン開口３４Ｂ、およびゲートリッジ部５８のいずれのＸ軸方向の寸法よりも大きい。ガードリング層４２の外側延在部７６および内側延在部７８のＸ軸方向の寸法は、相互に同じであってよいし、異なっていてもよい。
　上記した第１ダミー部２４およびガードリング層４２は、窒化物半導体装置１０のトランジスタ動作に直接的には寄与しない。第１ダミー部２４を含むダミーパターン２２およびガードリング層４２を含むガードリング４０が形成される領域は、非アクティブ領域６６に含まれる。
　（窒化物半導体装置の製造方法）
　次に、図２に示すアクティブ領域６４の窒化物半導体装置１０の製造方法の一例を説明する。図３～図１０は、窒化物半導体装置１０の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図３～図１０では、図２の構成要素と同様な構成要素には同一の符号が付されている場合がある。
　図３に示すように、窒化物半導体装置１０の製造方法は、例えばＳｉ基板である半導体基板５０上に、バッファ層５２、電子走行層５４、電子供給層５６、窒化ガリウム（ＧａＮ）層８０、金属層８２を順に形成することを含んでいる。バッファ層５２、電子走行層５４、電子供給層５６、およびＧａＮ層８０は、有機金属気相成長（Metal Organic Chemical Vapor Deposition，ＭＯＣＶＤ）法を用いてエピタキシャル成長させることができる。金属層８２は、一例では、スパッタ法を用いて形成することができる。
　詳細な図示は省略するが、一例では、バッファ層５２は多層バッファ層であってよい。多層バッファ層は、半導体基板５０上に形成されたＡｌＮ層（第１バッファ層）と、ＡｌＮ層上に形成されたグレーデッドＡｌＧａＮ層（第２バッファ層）とを含み得る。グレーデッドＡｌＧａＮ層は、例えば、ＡｌＮ層に近い側から順にＡｌ組成を７５％、５０％、２５％とした３つのＡｌＧａＮ層を積層することによって形成することができる。
　バッファ層５２上に形成される電子走行層５４は、ＧａＮ層であってよい。電子走行層５４上に形成される電子供給層５６は、ＡｌＧａＮ層であってよい。したがって、電子供給層５６は、電子走行層５４よりも大きなバンドギャップを有する窒化物半導体によって構成されている。
　電子供給層５６上に形成されるＧａＮ層８０は、アクセプタ型不純物としてマグネシウムを含んでいてよい。電子供給層５６上にＧａＮ層８０を成長させる間にマグネシウムをドーピングすることによって、アクセプタ型不純物を含むＧａＮ層８０を形成することができる。ＧａＮ層８０にドーピングされるマグネシウムの量は、例えば、成長チャンバ内に導入されるドーピングガス（例えば、ビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ））の流量、成長温度などを制御することにより調整することができる。一例では、ＧａＮ層８０は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３未満の濃度のマグネシウムを不純物として含んでいてよい。
　金属層８２は、例えばスパッタ法によってＧａＮ層８０上に形成することができる。金属層８２は、一例では、ＴｉＮ層であってよい。
　図４は、図３に示す工程に続く製造工程を示す概略断面図である。図４に示すように、窒化物半導体装置１０の製造方法は、金属層８２をリソグラフィおよびエッチングによって選択的に除去して、ゲート電極１６を形成することをさらに含む。この工程では、金属層８２のうち、ゲート電極１６とされるべき部分上にマスク８４が形成される。マスク８４は、例えば金属層８２上に設けたフォトレジストを露光することにより形成することができる。別の例では、マスク８４はハードマスクであってもよい。次いで、このマスク８４を用いて金属層８２をエッチングすることにより、マスク８４に覆われていない領域の金属層８２が除去される。この結果、マスク８４に覆われた領域の金属層８２が残り、ゲート電極１６を形成することができる。マスク８４は、エッチング後に除去される。
　図５は、図４に示す工程に続く製造工程を示す概略断面図である。図５に示すように、窒化物半導体装置１０の製造方法は、ＧａＮ層８０をリソグラフィおよびエッチングによって選択的に除去して、ゲートリッジ部５８を形成することをさらに含む。この工程では、ゲート電極１６の上面および側面を覆うマスク８６が形成され、マスク８６を利用してＧａＮ層８０がパターニングされる。この結果、マスク８６の下に位置するＧａＮ層８０はエッチング後も残り、図２に示すメインゲート部１８のゲートリッジ部５８が形成される。マスク８６に覆われていないＧａＮ層８０の厚さはエッチングにより減少する。このとき、ＧａＮ層８０は、ゲートリッジ部５８に隣接する領域では、ゲートリッジ部５８から遠ざかるほど漸減する厚さを有するが、ゲートリッジ部５８から所定の距離を越えて離れた領域においては略一定の厚さを有するようにエッチングされてよい。
　図５に示すエッチングプロセスは、上述のような所望の形状を得るための複数のエッチングステップを含んでいてもよく、あるいは、マスク８６で覆われた構造の近傍においてエッチング速度が遅くなるように選択された条件による単一のエッチングステップを含んでいてもよい。マスク８６は、レジストマスクであってもよいし、ハードマスクであってもよい。例えば、マスク８６は、コンフォーマルに成膜可能なＳｉＮ膜によって形成されたハードマスクであってもよい。マスク８６は、エッチング後に除去される。
　図６は、図５に示す工程に続く製造工程を示す概略断面図である。図６に示すように、窒化物半導体装置１０の製造方法は、ＧａＮ層８０をリソグラフィおよびエッチングによって選択的に除去して、ソース側延在部６０およびドレイン側延在部６２を形成することをさらに含む。この工程では、ゲート電極１６と、ゲートリッジ部５８と、ソース側延在部６０およびドレイン側延在部６２に相当するＧａＮ層８０の部分とを覆うマスク８８が形成され、次いでマスク８８を利用してＧａＮ層８０がパターニングされる。この結果、ゲートリッジ部５８、ソース側延在部６０、およびドレイン側延在部６２を含むメインゲート部１８が、電子供給層５６上に形成される。マスク８８は、エッチング後に除去される。
　図７は、図６に示す工程に続く製造工程を示す概略断面図である。図７に示すように、窒化物半導体装置１０の製造方法は、電子供給層５６、メインゲート部１８、およびゲート電極１６の露出した表面全体を覆うようにパッシベーション層３４を形成することをさらに含む。一例では、パッシベーション層３４は、減圧ＣＶＤ（Low-Pressure Chemical Vapor Deposition，ＬＰＣＶＤ）法により形成されたＳｉＮ層であってよい。
　図８は、図７に示す工程に続く製造工程を示す概略断面図である。図８に示すように、窒化物半導体装置１０の製造方法は、パッシベーション層３４をリソグラフィおよびエッチングによって選択的に除去して、ソース開口３４Ａおよびドレイン開口３４Ｂを形成することをさらに含む。この工程では、ソース開口３４Ａおよびドレイン開口３４Ｂが形成される領域を除き、パッシベーション層３４を覆うマスク９０が形成され、次いでマスク９０を利用してパッシベーション層３４がパターニングされる。この結果、電子供給層５６を露出させるソース開口３４Ａおよびドレイン開口３４Ｂが形成される。ソース開口３４Ａおよびドレイン開口３４Ｂは、メインゲート部１８がソース開口３４Ａとドレイン開口３４Ｂとの間に位置するように形成される。メインゲート部１８は、ドレイン開口３４Ｂよりもソース開口３４Ａの近くに位置していてよい。マスク９０は、エッチング後に除去される。
　図９は、図８に示す工程に続く製造工程を示す概略断面図である。図９に示すように、窒化物半導体装置１０の製造方法は、パッシベーション層３４を覆う金属層９２を形成することをさらに含む。金属層９２は、ソース開口３４Ａおよびドレイン開口３４Ｂを充填し、ソース開口３４Ａおよびドレイン開口３４Ｂを介して電子供給層５６と接するように形成される。一例では、金属層９２は、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層のうちの少なくとも１つを含んでいてよい。
　図１０は、図９に示す工程に続く製造工程を示す概略断面図である。図１０に示すように、窒化物半導体装置１０の製造方法は、金属層９２をリソグラフィおよびエッチングによって選択的に除去して、ソース電極３６およびドレイン電極３８を形成することをさらに含む。この工程では、ソース電極３６およびドレイン電極３８となる金属層９２の部分上にマスク９４が形成され、次いでマスク９４を利用して金属層９２がパターニングされる。この結果、ソース電極３６およびドレイン電極３８が形成される。ドレイン電極３８は、ドレイン開口３４Ｂに比較的近い範囲を覆っているが、ソース電極３６は、ソース開口３４Ａだけでなく、メインゲート部１８も覆うように広がっている。ソース電極３６（ソースフィールドプレート部３６Ｂ）の端部３６Ｃは、平面視でドレイン開口３４Ｂとメインゲート部１８との間に位置している。これにより、図２に示すアクティブ領域６４の窒化物半導体装置１０を得ることができる。
　図１および図２に示すダミーパターン２２（第１ダミー部２４、第２ダミー部２６、第３ダミー部２８、第４ダミー部３０）およびガードリング層４２は、上述したメインゲート部１８の製造工程と同様の工程により、同時に形成することができる。例えば、図５に示すように、ゲートリッジ部５８となるＧａＮ層８０の部分上に形成されるマスク８６は、ダミーリッジ部６８およびガードリングリッジ部７４となるＧａＮ層８０の部分上にも同時に形成されている。したがって、ゲートリッジ部５８、ダミーリッジ部６８、およびガードリングリッジ部７４は、マスク８６を利用したＧａＮ層８０のエッチングにより、同時に形成することができる。
　（窒化物半導体装置の作用）
　以下、本実施形態の窒化物半導体装置１０の作用について説明する。
　窒化物半導体装置１０のゲート電極１６に閾値電圧を超える電圧が印加されている場合、電子走行層５４に２ＤＥＧによるチャネルが形成されてソース－ドレイン間が導通する。一方、ゼロバイアス時には、電子走行層５４中、メインゲート部１８の下に位置する領域の少なくとも一部で２ＤＥＧが形成されない。これは、メインゲート部１８がアクセプタ型不純物を含んでいるために、電子走行層５４および電子供給層５６のエネルギーレベルが引き上げられ、その結果、２ＤＥＧが空乏化されるためである。これにより、窒化物半導体装置１０のノーマリーオフ動作が実現される。
　ここで、メインゲート部１８の形状は、窒化物半導体装置１０の動作特性（例えば、オン抵抗、ゲート閾値電圧、ゲート・ソース間電圧の電圧の最大定格など）に大きな影響を与える。したがって、メインゲート部１８の形状がチップ内で不均一である場合、ゲート信頼性が低下し得る。
　加えて、メインゲート部１８がソース側延在部６０およびドレイン側延在部６２を含んでいる例においては、メインゲート部１８内の局所的な電界集中を抑制することにより、ゲート電極１６とメインゲート部１８との間に形成されるショットキーダイオードに印加される電界強度を低減することができる。したがって、ソース側延在部６０およびドレイン側延在部６２は、ゲートリーク電流の発生を抑制することにより、ゲート耐圧を向上させることを可能にする。この場合において、もしソース側延在部６０およびドレイン側延在部６２が薄すぎると、ソース側延在部６０およびドレイン側延在部６２によるゲート耐圧向上効果が低下するおそれがある。したがって、チップ全域において均一な形状のソース側延在部６０およびドレイン側延在部６２を得ることは重要である。
　チップ内のパターン密度がアクティブ領域６４と非アクティブ領域６６とで異なることにより、メインゲート部１８の形状は不均一になり得る。これは、アクティブ領域６４内の複数のメインゲート部１８のうちのいくつかは、非アクティブ領域６６に比較的近接して配置されているためである。例えば、図１に示す例において、ダミーパターン２２が存在しない場合、パターン密度は、Ｘ軸方向の端に配置されたメインゲート部１８を含む領域と、中央に配置されたメインゲート部１８を含む領域とで異なる。また、例えば、図１に示す例において、ダミーパターン２２が存在せず、かつガードリング４０がメインゲート部１８に近接して配置された場合、ガードリングリッジ部７４の幅（図２においてはＸ軸方向の寸法）がゲートリッジ部５８のＸ軸方向の寸法よりも大きいため、パターン密度は、Ｘ軸方向の端に配置されたメインゲート部１８を含む領域と、中央に配置されたメインゲート部１８を含む領域とで異なる。
　パターン密度の違いは、リソグラフィにおけるマスク開口率（例えば、図５に示すマスク８６参照）の違いにつながり、マスク開口率の違いは、エッチングレートに影響し得る。したがって、複数のメインゲート部１８の設計寸法がそれぞれ同じであっても、パターン密度の異なる複数のメインゲート部１８を同じ形状に形成することが困難となり得る。
　この点、本実施形態の窒化物半導体装置１０によれば、複数のメインゲート部１８を含むゲート層１４、複数のソース開口３４Ａ、および複数のドレイン開口３４Ｂは、平面視でＸ軸方向に離隔された第１ダミー部２４と第２ダミー部２６との間に配置されている。したがって、Ｘ軸方向の端に配置されたメインゲート部１８を含む領域と、Ｘ軸方向の中央に配置されたメインゲート部１８を含む領域との間のパターン密度の違いを低減することができる。パターン密度の違いを低減することにより、パターン密度に依存するプロセス（例えばエッチング）の影響を低減し、複数のメインゲート部１８の形状の均一性を向上させることができる。この結果、窒化物半導体装置１０のゲート信頼性を改善することができる。
　本実施形態の窒化物半導体装置１０は、以下の利点を有する。
　（１）複数のメインゲート部１８を含むゲート層１４、複数のソース開口３４Ａ、および複数のドレイン開口３４Ｂは、平面視でＸ軸方向に離隔された第１ダミー部２４と第２ダミー部２６との間に配置されている。したがって、Ｘ軸方向の端に配置されたメインゲート部１８を含む領域と、Ｘ軸方向の中央に配置されたメインゲート部１８を含む領域との間のパターン密度の違いを低減することができる。この結果、複数のメインゲート部１８の形状の均一性を向上させることができる。
　（２）窒化物半導体装置１０は、平面視で第１ダミー部２４および第２ダミー部２６を囲むように窒化物半導体層１２上に形成されたガードリング４０をさらに含み、ガードリング４０は、ソース電極３６に電気的に接続されたガードリング電極４４を含んでいてよい。これにより、窒化物半導体装置１０の耐圧を向上させることができる。
　（３）窒化物半導体装置１０は、窒化物半導体層１２上に形成されるとともに、平面視でＸ軸方向に延びる第３ダミー部２８および第４ダミー部３０をさらに含んでいてよい。第３ダミー部２８および第４ダミー部３０は、アクセプタ型不純物を含む窒化物半導体によって構成されている。ゲート層１４、複数のソース開口３４Ａ、および複数のドレイン開口３４Ｂは、平面視でＹ軸方向に離隔された第３ダミー部２８と第４ダミー部３０との間に配置されている。この結果、ゲート層１４のＹ軸方向の端部と中央部との間のパターン密度の違いを低減することができる。
　（４）複数のソース開口３４Ａのうちの１つは、平面視でゲート層１４および第１ダミー部２４の両方から等距離に配置されていてよい。これにより、パターン密度の均一性を向上させることができる。
　（５）複数のメインゲート部１８の各々は、上面１８Ｂを含むゲートリッジ部５８と、平面視でゲートリッジ部５８からソース開口３４Ａに向けて延びるとともに、ゲートリッジ部５８よりも小さい厚さを有するソース側延在部６０と、平面視でゲートリッジ部５８からドレイン開口３４Ｂに向けて延びるとともに、ゲートリッジ部５８よりも小さい厚さを有するドレイン側延在部６２とを含んでいてよい。メインゲート部１８がソース側延在部６０およびドレイン側延在部６２を含むことにより、メインゲート部１８内の局所的な電界集中を抑制することができる。この結果、ゲートリーク電流の発生が抑制されるので、ゲート耐圧を向上させることができる。
　（６）ガードリング層４２は、上面４２Ｂを含むガードリングリッジ部７４と、平面視でガードリングリッジ部７４からガードリング４０の外側に向けて延びるとともに、ガードリングリッジ部７４よりも小さい厚さを有する外側延在部７６と、平面視でガードリングリッジ部７４からガードリング４０の内側に向けて延びるとともに、ガードリングリッジ部７４よりも小さい厚さを有する内側延在部７８とを含んでいてよい。これにより、ガードリング４０の信頼性を向上させることができる。
　（７）第１ダミー部２４および第２ダミー部２６の各々は、ダミーリッジ部６８と、平面視でダミーリッジ部６８からガードリング４０に向けて延びるとともに、ダミーリッジ部６８よりも小さい厚さを有する外側延在部７０と、平面視でダミーリッジ部６８からゲート層１４（メインゲート部１８）に向けて延びるとともに、ダミーリッジ部６８よりも小さい厚さを有する内側延在部７２とを含んでいてよい。これにより、メインゲート部１８のソース側延在部６０およびドレイン側延在部６２を形成する場合に、Ｘ軸方向の端に配置されたメインゲート部１８を含む領域と、Ｘ軸方向の中央に配置されたメインゲート部１８を含む領域との間のパターン密度の違いを低減することができる。この結果、複数のメインゲート部１８の各々に含まれるソース側延在部６０およびドレイン側延在部６２の形状の均一性を向上させることができる。
　（８）メインゲート部１８は、ドレイン開口３４Ｂよりもソース開口３４Ａの近くに配置されている。これにより、ゲート電極１６とドレイン電極３８との距離を相対的に大きくすることができるため、比較的大きな電圧がかかりやすいゲート・ドレイン間の絶縁破壊を抑制することができる。
　［変更例］
　上記実施形態および変更例の各々は、以下のように変更して実施することができる。
　・ゲート層１４およびダミーパターン２２のレイアウトは、以下に説明する第１変更例～第７変更例のように変更されてもよい。
　（第１変更例）
　図１１は、第１変更例に係る例示的な窒化物半導体装置１００の概略平面図である。図１１において、図１に示す窒化物半導体装置１０と同様の構成要素には同じ符号が付されている。また、窒化物半導体装置１０と同様な構成要素については詳細な説明を省略する。
　窒化物半導体装置１００は、ダミーパターン２２が、図１に示す第３ダミー部２８および第４ダミー部３０を含んでいないという点において、窒化物半導体装置１０と相違している。第１変更例に係る窒化物半導体装置１００では、平面視で窒化物半導体層１２の辺１２Ｘ１とゲート層１４との間、および辺１２Ｘ２とゲート層１４との間にダミーパターン２２が形成されていない。したがって、窒化物半導体装置１００では、窒化物半導体装置１０に比べてチップ面積を低減することが可能である。加えて、窒化物半導体装置１００は、窒化物半導体装置１０について上記した利点（１）、（２）、および（４）～（８）と同様の利点を有している。
　（第２変更例）
　図１２は、第２変更例に係る例示的な窒化物半導体装置２００の概略平面図である。図１２において、図１に示す窒化物半導体装置１０と同様の構成要素には同じ符号が付されている。また、窒化物半導体装置１０と同様な構成要素については詳細な説明を省略する。
　窒化物半導体装置２００は、ダミーパターン２２が、平面視で閉じたリング状に形成されていないという点において、窒化物半導体装置１０と相違している。図１２に示すように、第１ダミー部２４、第２ダミー部２６、第３ダミー部２８、および第４ダミー部３０は、相互に離隔されていてよい。窒化物半導体装置２００は、窒化物半導体装置１０について上記した利点（１）～（８）と同様の利点を有している。
　（第３変更例）
　図１３は、第３変更例に係る例示的な窒化物半導体装置３００の概略平面図である。図１３において、図１に示す窒化物半導体装置１０と同様の構成要素には同じ符号が付されている。また、窒化物半導体装置１０と同様な構成要素については詳細な説明を省略する。
　窒化物半導体装置３００は、１つまたは複数の第５ダミー部３０２および１つまたは複数の第６ダミー部３０４をさらに含んでいるという点で、窒化物半導体装置１０と相違している。１つまたは複数の第５ダミー部３０２および１つまたは複数の第６ダミー部３０４は、窒化物半導体層１２上に形成されるとともに、平面視でＹ軸方向に延びている。１つまたは複数の第５ダミー部３０２は、平面視で第１ダミー部２４とゲート層１４との間に配置することができる。また、１つまたは複数の第６ダミー部３０４は、平面視で第２ダミー部２６とゲート層１４との間に配置することができる。図１３に示す例では、窒化物半導体装置３００は、１つの第５ダミー部３０２および１つの第６ダミー部３０４を含んでいる。別の例では、窒化物半導体装置３００は、複数の第５ダミー部３０２および複数の第６ダミー部３０４を含んでいてもよい。その場合、複数の第５ダミー部３０２は、相互にＸ軸方向に離間されていてよい。また、複数の第６ダミー部３０４は、相互にＸ軸方向に離間されていてよい。
　１つまたは複数の第５ダミー部３０２および１つまたは複数の第６ダミー部３０４は、アクセプタ型不純物を含む窒化物半導体によって構成されている。ダミー電極３２は、１つまたは複数の第５ダミー部３０２および１つまたは複数の第６ダミー部３０４上にも形成されていてよい。
　図１４は、図１３のＦ１４－Ｆ１４線に沿った窒化物半導体装置３００の概略断面図である。図１４に示すように、電子供給層５６の上には、第５ダミー部３０２が形成されている。第５ダミー部３０２は、第１ダミー部２４と、ソース開口３４Ａとの間に位置している。なお、第６ダミー部３０４（図１３参照）は、図１４に示す第５ダミー部３０２と同様の断面構造を有することができる。第５ダミー部３０２についての説明は、第６ダミー部３０４にも同様に適用可能であることに留意されたい。
　第５ダミー部３０２は、ゲート層１４と同様、アクセプタ型不純物を含む窒化物半導体によって構成されている。第５ダミー部３０２は、窒化物半導体層１２（電子供給層５６）に接する底面３０２Ａ、および底面３０２Ａと反対側の上面３０２Ｂを含む。図１４に示す例では、第５ダミー部３０２は、上面３０２Ｂを含むダミーリッジ部３０６と、ダミーリッジ部３０６よりも小さい厚さを有する外側延在部３０８および内側延在部３１０とを含んでいてよい。なお、図１３に示す平面図においては、第５ダミー部３０２として、ダミーリッジ部３０６が描かれ、外側延在部３０８および内側延在部３１０は省略されている。図１４に示す例では、ダミー電極３２が第５ダミー部３０２の上面３０２Ｂに形成されている。第５ダミー部３０２および第５ダミー部３０２上に形成されたダミー電極３２は、パッシベーション層３４によって覆われている。
　第５ダミー部３０２の外側延在部３０８は、平面視でダミーリッジ部３０６から第１ダミー部２４に向けて延びている。図１４に示す例では、第５ダミー部３０２の外側延在部３０８は、第１ダミー部２４の内側延在部７２に連結されていてよい。別の例では、第５ダミー部３０２の外側延在部３０８は、パッシベーション層３４によって第１ダミー部２４の内側延在部７２から離隔されていてもよい。
　第５ダミー部３０２の内側延在部３１０は、平面視でダミーリッジ部３０６からゲート層１４（メインゲート部１８）に向けて延びている。内側延在部３１０は、ソース開口３４Ａまでは達していない。内側延在部３１０は、パッシベーション層３４によってソース電極３６から離隔されている。
　第５ダミー部３０２のダミーリッジ部３０６は、外側延在部３０８と内側延在部３１０との間にあり、外側延在部３０８および内側延在部３１０と一体に形成されている。ダミーリッジ部３０６は、第５ダミー部３０２の比較的厚い部分に相当する。ダミーリッジ部３０６は、８０ｎｍ以上１５０ｎｍ以下の厚さを有していてよい。外側延在部３０８および内側延在部３１０の各々は、ダミーリッジ部３０６の厚さよりも小さい厚さを有している。一例では、外側延在部３０８および内側延在部３１０の各々は、ダミーリッジ部３０６の厚さの半分以下の厚さを有していてよい。
　外側延在部３０８および内側延在部３１０の各々は、略一定の厚さを有する平坦部分を含んでいてよい。外側延在部３０８および内側延在部３１０の各々は、図１４に示すように、ダミーリッジ部３０６から遠ざかるほど漸減する厚さを有する傾斜部分をさらに含んでいてもよい。傾斜部分は、ダミーリッジ部３０６と平坦部分との間に形成される。外側延在部３０８および内側延在部３１０の平坦部分は、一例では、５ｎｍ以上２５ｎｍ以下の厚さを有していてもよい。
　第５ダミー部３０２は、メインゲート部１８と同様の製造プロセス（図３～図１０参照）によって形成される。したがって、第５ダミー部３０２は、製造上のばらつきの範囲内でメインゲート部１８と同程度の厚さを有し得る。ダミーリッジ部３０６のＸ軸方向の寸法（設計寸法）は、ゲートリッジ部５８のＸ軸方向の寸法（設計寸法）と同等であってよい。
　ゲート層１４と第５ダミー部３０２との間に位置するソース開口３４Ａは、平面視でゲート層１４（メインゲート部１８）および第５ダミー部３０２の両方から等距離に配置されていてよい。
　第３変更例に係る窒化物半導体装置３００では、１つまたは複数の第５ダミー部３０２が、平面視で第１ダミー部２４とゲート層１４との間に配置されているため、ガードリング４０とゲート層１４（メインゲート部１８）との間の距離をさらに離すことができる。同様に、１つまたは複数の第６ダミー部３０４が、平面視で第２ダミー部２６とゲート層１４との間に配置されているため、ガードリング４０とゲート層１４（メインゲート部１８）との間の距離をさらに離すことができる。したがって、窒化物半導体装置３００では、ガードリング４０の影響をさらに低減して、複数のメインゲート部１８の形状の均一性を向上させることができる。加えて、窒化物半導体装置３００は、窒化物半導体装置１０について上記した利点（１）～（８）と同様の利点を有している。
　（第４変更例）
　図１５は、第４変更例に係る例示的な窒化物半導体装置４００の概略平面図である。図１５において、図１に示す窒化物半導体装置１０と同様の構成要素には同じ符号が付されている。また、窒化物半導体装置１０と同様な構成要素については詳細な説明を省略する。
　窒化物半導体装置４００は、窒化物半導体層１２上に形成された平面視でリング状のダミーパターン４０２をさらに含むという点で、窒化物半導体装置１０と相違している。ダミーパターン４０２は、ガードリング４０に囲まれるとともに、ダミーパターン２２を囲んでいる。したがって、ダミーパターン４０２は、平面視で第１ダミー部２４とガードリング４０との間および第２ダミー部２６とガードリング４０との間を通っている。
　ダミーパターン４０２は、アクセプタ型不純物を含む窒化物半導体によって構成されている。ダミー電極３２は、ダミーパターン４０２上にも形成されていてよい。ダミーパターン４０２は、ダミーパターン２２と同様の断面形状を有していてよい。
　第４変更例に係る窒化物半導体装置４００では、ダミーパターン４０２が、平面視で第１ダミー部２４とガードリング４０との間および第２ダミー部２６とガードリング４０との間を通っているため、ガードリング４０とゲート層１４（メインゲート部１８）との間の距離をさらに離すことができる。したがって、窒化物半導体装置４００では、ガードリング４０の影響をさらに低減して、複数のメインゲート部１８の形状の均一性を向上させることができる。加えて、窒化物半導体装置４００は、窒化物半導体装置１０について上記した利点（１）～（８）と同様の利点を有している。
　（第５変更例）
　図１６は、第５変更例に係る例示的な窒化物半導体装置５００の概略平面図である。図１６において、図１に示す窒化物半導体装置１０と同様の構成要素には同じ符号が付されている。また、窒化物半導体装置１０と同様な構成要素については詳細な説明を省略する。
　窒化物半導体装置５００は、複数のソース開口３４Ａおよび複数のドレイン開口３４Ｂのいずれも、平面視でゲート層１４と第１ダミー部２４との間またはゲート層１４と第２ダミー部２６との間に配置されていないという点で、窒化物半導体装置１０と相違している。複数のソース開口３４Ａおよび複数のドレイン開口３４Ｂの各々は、平面視で複数のメインゲート部１８のうちの２つの間に配置されている。
　図１７は、図１６のＦ１７－Ｆ１７線に沿った窒化物半導体装置５００の概略断面図である。図１７には、第１ダミー部２４の近くに配置された２つのメインゲート部１８が示されている。図１７に示すように、２つのメインゲート部１８の間には、ソース開口３４Ａが配置されているが、第１ダミー部２４と、第１ダミー部２４に最も近いメインゲート部１８との間にはソース開口３４Ａもドレイン開口３４Ｂも配置されていない。このようなレイアウトを有する場合であっても、窒化物半導体装置５００は、窒化物半導体装置１０について上記した利点（１）～（８）と同様の利点を有している。
　（第６変更例）
　図１８は、第６変更例に係る例示的な窒化物半導体装置６００の概略平面図である。図１８において、図１６に示す窒化物半導体装置５００と同様の構成要素には同じ符号が付されている。また、窒化物半導体装置５００と同様な構成要素については詳細な説明を省略する。
　窒化物半導体装置６００は、１つまたは複数の第５ダミー部６０２および１つまたは複数の第６ダミー部６０４をさらに含んでいるという点で、窒化物半導体装置５００と相違している。１つまたは複数の第５ダミー部６０２および１つまたは複数の第６ダミー部６０４は、窒化物半導体層１２上に形成されるとともに、平面視でＹ軸方向に延びている。１つまたは複数の第５ダミー部６０２は、平面視で第１ダミー部２４とゲート層１４との間に配置されている。また、１つまたは複数の第６ダミー部６０４は、平面視で第２ダミー部２６とゲート層１４との間に配置されている。１つまたは複数の第５ダミー部６０２および１つまたは複数の第６ダミー部６０４は、図１３を参照して説明した１つまたは複数の第５ダミー部３０２および１つまたは複数の第６ダミー部３０４とそれぞれ同様の構成要素であってよい。
　第６変更例に係る窒化物半導体装置６００では、１つまたは複数の第５ダミー部６０２が、平面視で第１ダミー部２４とゲート層１４との間に配置されているため、ガードリング４０とメインゲート部１８との間の距離をさらに離すことができる。同様に、１つまたは複数の第６ダミー部６０４が、平面視で第２ダミー部２６とゲート層１４との間に配置されているため、ガードリング４０とメインゲート部１８との間の距離をさらに離すことができる。したがって、窒化物半導体装置６００では、ガードリング４０の影響をさらに低減して、複数のメインゲート部１８の形状の均一性を向上させることができる。加えて、窒化物半導体装置６００は、窒化物半導体装置１０について上記した利点（１）～（８）と同様の利点を有している。
　（第７変更例）
　図１９は、第７変更例に係る例示的な窒化物半導体装置７００の概略平面図である。図１９において、図１６に示す窒化物半導体装置５００と同様の構成要素には同じ符号が付されている。また、窒化物半導体装置５００と同様な構成要素については詳細な説明を省略する。
　窒化物半導体装置７００は、図１６に示す窒化物半導体装置５００のレイアウトにおいて、ゲート層１４から、両端の２つのメインゲート部１８を分離させることにより得られるレイアウトを有している。ゲート層１４から分離された２つの部分は、第１ダミー部７０２および第２ダミー部７０４として機能することができる。このように第１ダミー部７０２および第２ダミー部７０４を設けることで、チップ面積の増大を抑制することができる。窒化物半導体装置７００は、窒化物半導体装置１０について上記した利点（１）～（８）と同様の利点を有している。
　・ガードリング４０は、以下に説明する第８変更例および第９変更例のように変更されてもよい。
　（第８変更例）
　図２０は、第８変更例に係る例示的な窒化物半導体装置８００の概略断面図である。図２０において、図２に示す窒化物半導体装置１０と同様の構成要素には同じ符号が付されている。また、窒化物半導体装置１０と同様な構成要素については詳細な説明を省略する。
　窒化物半導体装置８００は、ガードリング層４２の内側延在部７８が、第１ダミー部２４の外側延在部７０に連結されているという点で、窒化物半導体装置１０と相違している。なお、図示は省略するが、ガードリング層４２の内側延在部７８は、第２ダミー部２６の外側延在部７０にも連結されている。したがって、図２０の例では、ガードリング層４２と第１ダミー部２４および第２ダミー部２６とは、一体的に形成されている。
　この結果、第１ダミー部２４および第２ダミー部２６を、ガードリング層４２と同じ電位に固定することができるため、窒化物半導体装置８００の特性を安定化させることができる。窒化物半導体装置８００は、窒化物半導体装置１０について上記した利点（１）～（８）と同様の利点を有している。
　（第９変更例）
　図２１は、第９変更例に係る例示的な窒化物半導体装置９００の概略断面図である。図２１において、図２に示す窒化物半導体装置１０と同様の構成要素には同じ符号が付されている。また、窒化物半導体装置１０と同様な構成要素については詳細な説明を省略する。
　窒化物半導体装置９００は、ガードリング４０が、ガードリング電極４４を含むが、ガードリング層４２を含んでいないという点で、窒化物半導体装置１０と相違している。窒化物半導体装置９００においては、パッシベーション層３４は、ガードリング開口３４Ｃを有している。ガードリング電極４４は、ガードリング開口３４Ｃを介して窒化物半導体層１２（電子供給層５６）に接している。図２１に示す例の場合、ガードリング電極４４は、ソース電極３６およびドレイン電極３８と同じ金属層によって構成されていてよい。
　窒化物半導体装置９００は、窒化物半導体装置１０について上記した利点（１）～（５）および（７）～（８）と同様の利点を有している。
　（他の変更例）
　・メインゲート部１８は、ゲートリッジ部５８を含むが、ソース側延在部６０およびドレイン側延在部６２を含んでいなくてもよい。その場合、第１ダミー部２４も、ダミーリッジ部６８を含むが、外側延在部７０および内側延在部７２を含んでいなくてもよい。
　・ガードリング層４２は、ガードリングリッジ部７４を含むが、外側延在部７６および内側延在部７８を含んでいなくてもよい。例えば、メインゲート部１８がソース側延在部６０およびドレイン側延在部６２を含まない場合、ガードリング層４２も同様に、外側延在部７６および内側延在部７８を含んでいなくてもよい。
　・ダミー電極３２は、ソース電極３６に電気的に接続されていてもよい。
　・ダミー電極３２は、ゲート電極１６と異なる金属層によって構成されていてもよい。例えば、ダミー電極３２は、ソース電極３６およびドレイン電極３８と同じ金属層によって構成されていてもよい。
　・ダミー電極３２が、ダミーパターン２２上に形成されていなくてもよい。この場合、ダミーパターン２２は、パッシベーション層３４に直接覆われていてよい。
　本明細書に記載の様々な例のうちの１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
　本明細書で使用される場合、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
　本明細書で使用される場合、「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。例えば、電子供給層５６が電子走行層５４上に形成されている構造は、２ＤＥＧを安定して形成するために電子供給層５６と電子走行層５４との間に中間層が位置している構造を含んでいてもよい。
　本明細書で使用される場合、「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「縦」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
　例えば、本明細書で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
　［付記］
　本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
　（付記１）
　窒化物半導体層（１２）と、
　前記窒化物半導体層（１２）上に形成されたゲート層（１４）であって、平面視で第１方向に延びるとともに前記第１方向と直交する第２方向に配列された複数のメインゲート部（１８）を含む、ゲート層（１４）と、
　前記ゲート層（１４）上に形成されたゲート電極（１６）と、
　前記窒化物半導体層（１２）上に形成されるとともに、平面視で前記第１方向に延びる第１および第２ダミー部（２４，２６）と、
　前記ゲート層（１４）、前記ゲート電極（１６）、前記第１ダミー部（２４）、および第２ダミー部（２６）を覆うパッシベーション層（３４）であって、複数のソース開口（３４Ａ）および複数のドレイン開口（３４Ｂ）を有するパッシベーション層（３４）と、
　前記複数のソース開口（３４Ａ）を介して前記窒化物半導体層（１２）に接しているソース電極（３６）と、
　前記複数のドレイン開口（３４Ｂ）を介して前記窒化物半導体層（１２）に接しているドレイン電極（３８）と
　を備え、
　前記ゲート層（１４）、前記第１ダミー部（２４）、および前記第２ダミー部（２６）は、アクセプタ型不純物を含む窒化物半導体によって構成され、
　前記ゲート層（１４）、前記複数のソース開口（３４Ａ）、および前記複数のドレイン開口（３４Ｂ）は、平面視で前記第２方向に離隔された前記第１ダミー部（２４）と前記第２ダミー部（２６）との間に配置されている、窒化物半導体装置。
　（付記２）
　平面視で前記第１および第２ダミー部（２４，２６）を囲むように前記窒化物半導体層（１２）上にリング状に形成されたガードリング（４０）をさらに備え、
　前記ガードリング（４０）は、前記ソース電極（３６）に電気的に接続されたガードリング電極（４４）を含む、付記１に記載の窒化物半導体装置。
　（付記３）
　前記ガードリング（４０）は、前記窒化物半導体層（１２）上に形成されたガードリング層（４２）をさらに含み、前記ガードリング層（４２）は、アクセプタ型不純物を含む窒化物半導体によって構成されており、前記ガードリング電極（４４）は、前記ガードリング層（４２）上に形成されている、付記２に記載の窒化物半導体装置。
　（付記４）
　前記パッシベーション層（３４）は、ガードリング開口（３４Ｃ）を有しており、
　前記ガードリング電極（４４）は、前記ガードリング開口（３４Ｃ）を介して前記窒化物半導体層（１２）に接している、付記２に記載の窒化物半導体装置。
　（付記５）
　前記ガードリング（４０）の幅は、前記ソース開口（３４Ａ）、前記ドレイン開口（３４Ｂ）、および前記メインゲート部（１８）のいずれの前記第２方向の寸法よりも大きい、付記２～４のうちのいずれか１つに記載の窒化物半導体装置。
　（付記６）
　前記窒化物半導体層（１２）上に形成されるとともに、平面視で前記第２方向に延びる第３および第４ダミー部（２８，３０）をさらに備え、前記第３および第４ダミー部（２８，３０）は、アクセプタ型不純物を含む窒化物半導体によって構成され、前記ゲート層（１４）、前記複数のソース開口（３４Ａ）、および前記複数のドレイン開口（３４Ｂ）は、平面視で前記第１方向に離隔された前記第３ダミー部（２８）と前記第４ダミー部（３０）との間に配置されている、付記１～５のうちのいずれか１つに記載の窒化物半導体装置。
　（付記７）
　前記第１、第２、第３、および第４ダミー部（２４，２６，２８，３０）は、平面視でリング状のダミーパターン（２２）の少なくとも一部を構成している、付記６に記載の窒化物半導体装置。
　（付記８）
　前記窒化物半導体層（１２）上に形成されるとともに、平面視で前記第１方向に延びる１つまたは複数の第５ダミー部（３０２）および１つまたは複数の第６ダミー部（３０４）をさらに備え、
　前記１つまたは複数の第５ダミー部（３０２）は、平面視で前記第１ダミー部（２４）と前記ゲート層（１４）との間に配置され、前記１つまたは複数の第６ダミー部（３０４）は、平面視で前記第２ダミー部（２６）と前記ゲート層（１４）との間に配置されている、付記１～７のうちのいずれか１つに記載の窒化物半導体装置。
　（付記９）
　前記複数のソース開口（３４Ａ）のうちの１つは、平面視で前記ゲート層（１４）および前記第１ダミー部（２４）との間に配置されている、付記１～８のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１０）
　前記複数のソース開口（３４Ａ）のうちの１つは、平面視で前記ゲート層（１４）および前記第１ダミー部（２４）の両方から等距離に配置されている、付記１～９のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１１）
　前記複数のソース開口（３４Ａ）のうちの１つは、平面視で前記ゲート層（１４）および前記第２ダミー部（２６）との間に配置されている、付記１～１０のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１２）
　前記複数のソース開口（３４Ａ）のうちの１つは、平面視で前記ゲート層（１４）および前記第２ダミー部（２６）の両方から等距離に配置されている、付記１～１１のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１３）
　前記複数のソース開口（３４Ａ）および前記複数のドレイン開口（３４Ｂ）の各々は、平面視で前記複数のメインゲート部（１８）のうちの２つの間に配置されており、前記複数のソース開口（３４Ａ）および前記複数のドレイン開口（３４Ｂ）のいずれも、平面視で前記ゲート層（１４）と前記第１ダミー部（２４）との間または前記ゲート層（１４）と前記第２ダミー部（２６）との間に配置されていない、付記１～８のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１４）
　前記複数のメインゲート部（１８）の各々は、前記窒化物半導体層（１２）に接する底面（１８Ａ）と、前記ゲート電極（１６）が形成される上面（１８Ｂ）とを含み、
　前記複数のメインゲート部（１８）の各々は、
　前記上面（１８Ｂ）を含むゲートリッジ部（５８）と、
　平面視で前記ゲートリッジ部（５８）から前記ソース開口（３４Ａ）に向けて延びるとともに、前記ゲートリッジ部（５８）よりも小さい厚さを有するソース側延在部（６０）と、
　平面視で前記ゲートリッジ部（５８）から前記ドレイン開口（３４Ｂ）に向けて延びるとともに、前記ゲートリッジ部（５８）よりも小さい厚さを有するドレイン側延在部（６２）と
　を含む、付記１～１３のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１５）
　前記ガードリング層（４２）は、前記窒化物半導体層（１２）と接する底面（４２Ａ）と、前記ガードリング電極（４４）が形成される上面（４２Ｂ）とを含み、
　前記ガードリング層（４２）は、
　前記上面（４２Ｂ）を含むガードリングリッジ部（７４）と、
　平面視で前記ガードリングリッジ部（７４）から前記ガードリング（４０）の外側に向けて延びるとともに、前記ガードリングリッジ部（７４）よりも小さい厚さを有する外側延在部（７６）と、
　平面視で前記ガードリングリッジ部（７４）から前記ガードリング（４０）の内側に向けて延びるとともに、前記ガードリングリッジ部（７４）よりも小さい厚さを有する内側延在部（７８）と
　を含む、付記３に記載の窒化物半導体装置。
　（付記１６）
　前記第１ダミー部（２４）および前記第２ダミー部（２６）の各々は、前記窒化物半導体層（１２）に接する底面（２４Ａ）、および前記底面（２４Ａ）と反対側の上面（２４Ｂ）を含み、
　前記第１ダミー部（２４）および前記第２ダミー部（２６）の各々は、
　前記上面（２４Ｂ）を含むダミーリッジ部（６８）と、
　平面視で前記ダミーリッジ部（６８）から前記ガードリング（４０）に向けて延びるとともに、前記ダミーリッジ部（６８）よりも小さい厚さを有する外側延在部（７０）と、
　平面視で前記ダミーリッジ部（６８）から前記ゲート層（１４）に向けて延びるとともに、前記ダミーリッジ部（６８）よりも小さい厚さを有する内側延在部（７２）と、
　を含む、付記１５に記載の窒化物半導体装置。
　（付記１７）
　前記ガードリング層（４２）の前記内側延在部（７８）は、前記第１ダミー部（２４）の前記外側延在部（７０）および前記第２ダミー部（２６）の前記外側延在部（７０）に連結されている、付記１６に記載の窒化物半導体装置。
　（付記１８）
　前記複数のメインゲート部（１８）の各々は、前記複数のソース開口（３４Ａ）のうちの１つと前記複数のドレイン開口（３４Ｂ）のうちの１つとの間に配置されている、付記１～１２のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１９）
　前記窒化物半導体層（１２）は、
　窒化物半導体によって構成された電子走行層（５４）と、
　前記電子走行層（５４）上に形成されるとともに、前記電子走行層（５４）よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層（５６）と
　を含む、付記１～１８のうちのいずれか１つに記載の窒化物半導体装置。
　（付記２０）
　前記第１ダミー部（２４）上に形成されたダミー電極（３２）をさらに備える、付記１～１９のうちのいずれか１つに記載の窒化物半導体装置。
　（付記２１）
　前記ドレイン側延在部（６２）は、前記ソース側延在部（６０）よりも大きい前記第２方向の寸法を有している、付記１４に記載の窒化物半導体装置。
　（付記２２）
　前記第１ダミー部（２４）の前記外側延在部（７０）および前記内側延在部（７２）は、前記第２方向において同じ寸法を有している、付記１６に記載の窒化物半導体装置。
　（付記２３）
　前記第２ダミー部（２６）の前記外側延在部（７０）および前記内側延在部（７２）は、前記第２方向において同じ寸法を有している、付記１６に記載の窒化物半導体装置。
　（付記２４）
　前記ダミー電極（３２）は、電気的にフローティングである、付記２０に記載の窒化物半導体装置。
　（付記２５）
　前記ダミー電極（３２）は、前記ソース電極（３６）に電気的に接続されている、付記２０に記載の窒化物半導体装置。
　（付記２６）
　前記窒化物半導体装置は、前記窒化物半導体層（１２）上に形成された平面視でリング状のダミーパターン（４０２）をさらに備え、前記ダミーパターン（４０２）は、平面視で前記第１ダミー部（２４）と前記ガードリング（４０）との間および前記第２ダミー部（２６）と前記ガードリング（４０）との間を通っている、付記２に記載の窒化物半導体装置。
　（付記２７）
　前記複数のメインゲート部（１８）の各々は、前記窒化物半導体層（１２）に接する底面（１８Ａ）と、前記ゲート電極（１６）が形成される上面（１８Ｂ）とを含み、
　前記複数のメインゲート部（１８）の各々は、
　前記上面（１８Ｂ）を含むゲートリッジ部（５８）と、
　平面視で前記ゲートリッジ部（５８）から前記ソース開口（３４Ａ）に向けて延びるとともに、前記ゲートリッジ部（５８）よりも小さい厚さを有するソース側延在部（６０）と、
　平面視で前記ゲートリッジ部（５８）から前記ドレイン開口（３４Ｂ）に向けて延びるとともに、前記ゲートリッジ部（５８）よりも小さい厚さを有するドレイン側延在部（６２）と
　を含む、付記１６に記載の窒化物半導体装置。
　（付記２８）
　前記ダミーリッジ部（６８）の前記第２方向の設計寸法は、前記ゲートリッジ部（５８）の前記第２方向の設計寸法と同等である、付記２７に記載の窒化物半導体装置。
　（付記２９）
　前記複数のメインゲート部（１８）を相互に連結する複数のゲート連結部（２０）をさらに備える、付記１～２８のうちのいずれか１つに記載の窒化物半導体装置。
　（付記３０）
　前記メインゲート部（１８）は、前記ドレイン開口（３４Ｂ）よりも前記ソース開口（３４Ａ）の近くに配置されている、付記１～２９のうちのいずれか１つに記載の窒化物半導体装置。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０，１００，２００，３００…窒化物半導体装置
　１２…窒化物半導体層
　１４…ゲート層
　１６…ゲート電極
　１８…メインゲート部
　１８Ａ…底面
　１８Ｂ…上面
　２０…ゲート連結部
　２２，４０２…ダミーパターン
　２４，７０２…第１ダミー部
　２４Ａ…底面
　２４Ｂ…上面
　２６，７０４…第２ダミー部
　２８…第３ダミー部
　３０…第４ダミー部
　３２…ダミー電極
　３４…パッシベーション層
　３４Ａ…ソース開口
　３４Ｂ…ドレイン開口
　３４Ｃ…ガードリング開口
　３６…ソース電極
　３６Ａ…ソースコンタクトプラグ部
　３６Ｂ…ソースフィールドプレート部
　３６Ｃ…端部
　３８…ドレイン電極
　４０…ガードリング
　４２…ガードリング層
　４２Ａ…底面
　４２Ｂ…上面
　４４…ガードリング電極
　５０…半導体基板
　５２…バッファ層
　５４…電子走行層
　５６…電子供給層
　５８…ゲートリッジ部
　６０…ソース側延在部
　６２…ドレイン側延在部
　６４…アクティブ領域
　６６…非アクティブ領域
　６８，３０６…ダミーリッジ部
　７０，３０８…外側延在部
　７２，３１０…内側延在部
　７４…ガードリングリッジ部
　７６…外側延在部
　７８…内側延在部
　８０…窒化ガリウム（ＧａＮ）層
　８２，９２…金属層
　８４，８６，８８，９０，９４…マスク
　３０２，６０２…第５ダミー部
　３０４，６０４…第６ダミー部

Claims (20)

  1. 　窒化物半導体層と、
    　前記窒化物半導体層上に形成されたゲート層であって、平面視で第１方向に延びるとともに前記第１方向と直交する第２方向に配列された複数のメインゲート部を含む、ゲート層と、
    　前記ゲート層上に形成されたゲート電極と、
    　前記窒化物半導体層上に形成されるとともに、平面視で前記第１方向に延びる第１および第２ダミー部と、
    　前記ゲート層、前記ゲート電極、前記第１ダミー部、および第２ダミー部を覆うパッシベーション層であって、複数のソース開口および複数のドレイン開口を有するパッシベーション層と、
    　前記複数のソース開口を介して前記窒化物半導体層に接しているソース電極と、
    　前記複数のドレイン開口を介して前記窒化物半導体層に接しているドレイン電極と
    　を備え、
    　前記ゲート層、前記第１ダミー部、および前記第２ダミー部は、アクセプタ型不純物を含む窒化物半導体によって構成され、
    　前記ゲート層、前記複数のソース開口、および前記複数のドレイン開口は、平面視で前記第２方向に離隔された前記第１ダミー部と前記第２ダミー部との間に配置されている、窒化物半導体装置。
  2. 　平面視で前記第１および第２ダミー部を囲むように前記窒化物半導体層上にリング状に形成されたガードリングをさらに備え、
    　前記ガードリングは、前記ソース電極に電気的に接続されたガードリング電極を含む、請求項１に記載の窒化物半導体装置。
  3. 　前記ガードリングは、前記窒化物半導体層上に形成されたガードリング層をさらに含み、前記ガードリング層は、アクセプタ型不純物を含む窒化物半導体によって構成されており、前記ガードリング電極は、前記ガードリング層上に形成されている、請求項２に記載の窒化物半導体装置。
  4. 　前記パッシベーション層は、ガードリング開口を有しており、
    　前記ガードリング電極は、前記ガードリング開口を介して前記窒化物半導体層に接している、請求項２に記載の窒化物半導体装置。
  5. 　前記ガードリングの幅は、前記ソース開口、前記ドレイン開口、および前記メインゲート部のいずれの前記第２方向の寸法よりも大きい、請求項２～４のうちのいずれか一項に記載の窒化物半導体装置。
  6. 　前記窒化物半導体層上に形成されるとともに、平面視で前記第２方向に延びる第３および第４ダミー部をさらに備え、前記第３および前記第４ダミー部は、アクセプタ型不純物を含む窒化物半導体によって構成され、前記ゲート層、前記複数のソース開口、および前記複数のドレイン開口は、平面視で前記第１方向に離隔された前記第３ダミー部と前記第４ダミー部との間に配置されている、請求項１～５のうちのいずれか一項に記載の窒化物半導体装置。
  7. 　前記第１、第２、第３、および第４ダミー部は、平面視でリング状のダミーパターンの少なくとも一部を構成している、請求項６に記載の窒化物半導体装置。
  8. 　前記窒化物半導体層上に形成されるとともに、平面視で前記第１方向に延びる１つまたは複数の第５ダミー部および１つまたは複数の第６ダミー部をさらに備え、
    　前記１つまたは複数の第５ダミー部は、平面視で前記第１ダミー部と前記ゲート層との間に配置され、前記１つまたは複数の第６ダミー部は、平面視で前記第２ダミー部と前記ゲート層との間に配置されている、請求項１～７のうちのいずれか一項に記載の窒化物半導体装置。
  9. 　前記複数のソース開口のうちの１つは、平面視で前記ゲート層および前記第１ダミー部との間に配置されている、請求項１～８のうちのいずれか一項に記載の窒化物半導体装置。
  10. 　前記複数のソース開口のうちの１つは、平面視で前記ゲート層および前記第１ダミー部の両方から等距離に配置されている、請求項１～９のうちのいずれか一項に記載の窒化物半導体装置。
  11. 　前記複数のソース開口および前記複数のドレイン開口の各々は、平面視で前記複数のメインゲート部のうちの２つの間に配置されており、前記複数のソース開口および前記複数のドレイン開口のいずれも、平面視で前記ゲート層と前記第１ダミー部との間または前記ゲート層と前記第２ダミー部との間に配置されていない、請求項１～８のうちのいずれか一項に記載の窒化物半導体装置。
  12. 　前記複数のメインゲート部の各々は、前記窒化物半導体層に接する底面と、前記ゲート電極が形成される上面とを含み、
    　前記複数のメインゲート部の各々は、
    　前記上面を含むゲートリッジ部と、
    　平面視で前記ゲートリッジ部から前記ソース開口に向けて延びるとともに、前記ゲートリッジ部よりも小さい厚さを有するソース側延在部と、
    　平面視で前記ゲートリッジ部から前記ドレイン開口に向けて延びるとともに、前記ゲートリッジ部よりも小さい厚さを有するドレイン側延在部と
    　を含む、請求項１～１１のうちのいずれか一項に記載の窒化物半導体装置。
  13. 　前記ガードリング層は、前記窒化物半導体層と接する底面と、前記ガードリング電極が形成される上面とを含み、
    　前記ガードリング層は、
    　前記上面を含むガードリングリッジ部と、
    　平面視で前記ガードリングリッジ部から前記ガードリングの外側に向けて延びるとともに、前記ガードリングリッジ部よりも小さい厚さを有する外側延在部と、
    　平面視で前記ガードリングリッジ部から前記ガードリングの内側に向けて延びるとともに、前記ガードリングリッジ部よりも小さい厚さを有する内側延在部と
    　を含む、請求項３に記載の窒化物半導体装置。
  14. 　前記第１ダミー部および前記第２ダミー部の各々は、前記窒化物半導体層に接する底面、および前記底面と反対側の上面を含み、
    　前記第１ダミー部および前記第２ダミー部の各々は、
    　前記上面を含むダミーリッジ部と、
    　平面視で前記ダミーリッジ部から前記ガードリングに向けて延びるとともに、前記ダミーリッジ部よりも小さい厚さを有する外側延在部と、
    　平面視で前記ダミーリッジ部から前記ゲート層に向けて延びるとともに、前記ダミーリッジ部よりも小さい厚さを有する内側延在部と、
    　を含む、請求項１３に記載の窒化物半導体装置。
  15. 　前記ガードリング層の前記内側延在部は、前記第１ダミー部の前記外側延在部および前記第２ダミー部の前記外側延在部に連結されている、請求項１４に記載の窒化物半導体装置。
  16. 　前記複数のメインゲート部の各々は、前記複数のソース開口のうちの１つと前記複数のドレイン開口のうちの１つとの間に配置されている、請求項１～１０のうちのいずれか一項に記載の窒化物半導体装置。
  17. 　前記窒化物半導体層は、
    　窒化物半導体によって構成された電子走行層と、
    　前記電子走行層上に形成されるとともに、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と
    　を含む、請求項１～１６のうちのいずれか一項に記載の窒化物半導体装置。
  18. 　前記第１ダミー部上に形成されたダミー電極をさらに備える、請求項１～１７のうちのいずれか一項に記載の窒化物半導体装置。
  19. 　前記ドレイン側延在部は、前記ソース側延在部よりも大きい前記第２方向の寸法を有している、請求項１２に記載の窒化物半導体装置。
  20. 　前記第１ダミー部の前記外側延在部および前記内側延在部は、前記第２方向において同じ寸法を有している、請求項１４に記載の窒化物半導体装置。
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