JP2024059289A - 窒化物半導体装置 - Google Patents

Abstract

【課題】Ｒｏｎ・Ｑｇを低減した窒化物半導体装置を提供すること。
【解決手段】窒化物半導体装置１０は、電子走行層１６と、電子供給層１８と、電子供給層１８上に設けられアクセプタ型不純物を含む窒化物半導体によって構成されたゲート層２２と、ゲート層２２上に設けられたゲート電極２４と、電子供給層１８上に設けられたソース電極２８およびドレイン電極３０とを備える。ゲート層２２は、凹部３６を隔てて互いに離間した第１および第２ゲート部３２，３４と、第１および第２ゲート部３２，３４よりも薄い厚さを有し、第１および第２ゲート部３２，３４間の凹部３６を画定するステップ部３８とを含む。ゲート電極２４は、第１ゲート部３２上に設けられた第１ゲート電極部５２と、第２ゲート部３４上に設けられた第２ゲート電極部５４とを含む。
【選択図】図１

Description

本開示は、窒化物半導体装置に関する。

現在、窒化ガリウム（ＧａＮ）等のIII族窒化物半導体（以下、単に「窒化物半導体」と言う場合がある）を用いた高電子移動度トランジスタ（ＨＥＭＴ）の製品化が進んでいる。特許文献１は、窒化物半導体を用いたノーマリオフ型ＨＥＭＴの一例を記載している。

特開２０１７－７３５０６号公報

窒化物半導体ＨＥＭＴにおいて、オン抵抗（Ｒｏｎ）とゲート容量（Ｑｇ）の積で表されるＲｏｎ・Ｑｇはゲート駆動能力を示す指標の一つであり、スイッチング特性を向上する上でＲｏｎ・Ｑｇを低減することが求められる。Ｒｏｎ・Ｑｇを低減する手段の一つとしてゲート長を小さくする方法があるが、ゲート長はリソグラフィ装置で実現可能な最小線幅に依存するため、最小線幅の更なる低減によってゲート長を小さくすることには限界がある。

本開示の一態様による窒化物半導体装置は、窒化物半導体によって構成された電子走行層と、前記電子走行層の上に設けられ、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、前記電子供給層の上に設けられ、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、前記ゲート層の上に設けられたゲート電極と、前記電子供給層の上に設けられたソース電極およびドレイン電極とを備える。前記ゲート層は、凹部を隔てて互いに離間した第１ゲート部および第２ゲート部と、前記第１ゲート部および前記第２ゲート部よりも薄い厚さを有し、前記第１ゲート部と前記第２ゲート部との間に前記凹部を画定するステップ部と、を含む。前記ゲート電極は、前記第１ゲート部の上に設けられた第１ゲート電極部と、前記第２ゲート部の上に設けられた第２ゲート電極部とを含む。

一態様による窒化物半導体装置は、Ｒｏｎ・Ｑｇを低減することができる。

図１は、第１実施形態による例示的な窒化物半導体装置の概略断面図である。 図２は、図１の窒化物半導体装置の概略的な部分拡大平面図である。 図３は、図１の窒化物半導体装置の概略的な部分拡大断面図である。 図４は、図１の窒化物半導体装置の例示的な製造方法を示す概略断面図である。 図５は、図４の工程に続く例示的な製造方法を示す概略断面図である。 図６は、図５の工程に続く例示的な製造方法を示す概略断面図である。 図７は、図６の工程に続く例示的な製造方法を示す概略断面図である。 図８は、図７の工程に続く例示的な製造方法を示す概略断面図である。 図９は、図８の工程に続く例示的な製造方法を示す概略断面図である。 図１０は、図９の工程に続く例示的な製造方法を示す概略断面図である。 図１１は、図１０の工程に続く例示的な製造方法を示す概略断面図である。 図１２は、図１１の工程に続く例示的な製造方法を示す概略断面図である。 図１３は、図１２の工程に続く例示的な製造方法を示す概略断面図である。 図１４は、単一ゲート層構造を使用した場合のオン抵抗と第１実施形態のゲート層構造を使用した場合のオン抵抗との比較を示す模式図である。 図１５は、第２実施形態による例示的な窒化物半導体装置の概略断面図である。 図１６は、第３実施形態による例示的な窒化物半導体装置の概略断面図である。

以下、添付図面を参照して本開示における半導体装置の実施形態を説明する。
なお、図示および説明を簡潔かつ明瞭にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。理解を容易にするために、特徴部分を拡大している場合があり、各構成要素の寸法比率は各図面で同じであるとは限らない。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。

以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。

［第１実施形態］
［１．窒化物半導体装置の全体構造］
図１は、第１実施形態に係る例示的な窒化物半導体装置１０の概略断面図である。一例では、窒化物半導体装置１０はＧａＮを用いたＨＥＭＴであってよい。窒化物半導体装置１０は、半導体基板１２と、半導体基板１２上に形成されたバッファ層１４と、バッファ層１４上に形成された電子走行層１６と、電子走行層１６上に形成された電子供給層１８とを含む。

半導体基板１２は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ＧａＮ、サファイア、または他の基板材料で形成することができる。一例では、半導体基板１２は、Ｓｉ基板であってよい。半導体基板１２の厚さは、例えば２００μｍ以上１５００μｍ以下であってよい。図１に示される互いに直交するＸＹＺ軸のＺ軸方向は、半導体基板１２の主面と直交する方向である。なお、本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ軸方向に沿って上方から窒化物半導体装置１０を視ることをいう。

バッファ層１４は、半導体基板１２と電子走行層１６との間に位置し得る。一例では、バッファ層１４は、電子走行層１６のエピタキシャル成長を容易にすることができる任意の材料によって構成され得る。バッファ層１４は、１つまたは複数の窒化物半導体層を含み得る。

一例では、バッファ層１４は、窒化アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうちの少なくとも１つを含み得る。例えば、バッファ層１４は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、またはＡｌＮ／ＧａＮ超格子構造を有する層によって構成され得る。なお、バッファ層１４におけるリーク電流を抑制するために、バッファ層１４の一部に不純物を導入してバッファ層１４を半絶縁性にしてもよい。その場合、不純物は、例えば炭素（Ｃ）または鉄（Ｆｅ）であり、不純物の濃度は、例えば４×１０^１６ｃｍ^－３以上とすることができる。

電子走行層１６は、窒化物半導体によって構成されており、例えばＧａＮ層であってよい。電子走行層１６の厚さは、例えば、０．５μｍ以上２μｍ以下であってよい。なお、電子走行層１６におけるリーク電流を抑制するために、電子走行層１６の一部に不純物を導入して電子走行層１６の表層領域以外を半絶縁性にしてもよい。その場合、不純物は、例えばＣであり、電子走行層１６中の不純物のピーク濃度は、例えば１×１０^１９ｃｍ^－３以上であってよい。

電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成されており、例えばＡｌＧａＮ層であってよい。この場合、Ａｌ組成が大きいほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層１８は、ＧａＮ層である電子走行層１６よりも大きなバンドギャップを有する。一例では、電子供給層１８は、Ａｌ_ｘＧａ_１－ｘＮによって構成され、ｘは０．１＜ｘ＜０．４であり、より好ましくは、０．２＜ｘ＜０．３である。電子供給層１８の厚さは、例えば５ｎｍ以上２０ｎｍ以下であってよい。

電子走行層１６と電子供給層１８とは、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、電子走行層１６を構成する窒化物半導体（例えば、ＧａＮ）と電子供給層１８を構成する窒化物半導体（例えば、ＡｌＧａＮ）とは、格子不整合系のヘテロ接合を形成する。電子走行層１６および電子供給層１８の自発分極と、ヘテロ接合界面付近の電子供給層１８が受ける応力に起因するピエゾ分極とによって、ヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層１６と電子供給層１８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の範囲内）において電子走行層１６内には二次元電子ガス（２ＤＥＧ）２０が広がっている。

窒化物半導体装置１０は、電子供給層１８上に形成されたゲート層２２と、ゲート層２２上に形成されたゲート電極２４と、パッシベーション層２６とを更に含む。パッシベーション層２６は、電子供給層１８、ゲート層２２、およびゲート電極２４を覆うとともに、第１開口部２６Ａおよび第２開口部２６Ｂを含む。窒化物半導体装置１０は、第１開口部２６Ａを介して電子供給層１８に接するソース電極２８と、第２開口部２６Ｂを介して電子供給層１８に接するドレイン電極３０とを更に含む。

ゲート層２２は、パッシベーション層２６の第１開口部２６Ａと第２開口部２６Ｂとの間に位置しており、第１開口部２６Ａおよび第２開口部２６Ｂの各々から離間している。ゲート層２２は、第２開口部２６Ｂよりも第１開口部２６Ａの近くに位置している。

ゲート層２２は、アクセプタ型不純物を含む窒化物半導体によって構成されている。ゲート層２２は、電子供給層１８（例えばＡｌＧａＮ層）よりも小さなバンドギャップを有する任意の材料によって構成され得る。一例では、ゲート層２２は、アクセプタ型不純物を含むＧａＮ（ｐ型ＧａＮ）層であってよい。ゲート層２２の構造については後で詳しく説明する。

ゲート電極２４は、１つまたは複数の金属層によって構成され得る。ゲート電極２４は、例えば窒化チタン（ＴｉＮ）層であってよい。別の例では、ゲート電極２４は、Ｔｉからなる第１金属層と、第１金属層上に設けられＴｉＮからなる第２金属層とを含み得る。ゲート電極２４の厚さは、例えば５０ｎｍ以上２００ｎｍ以下であってよい。一例では、ゲート電極２４は、ゲート層２２とショットキー接合を形成している。ゲート電極２４の構造については後で詳しく説明する。

ソース電極２８およびドレイン電極３０は、１つまたは複数の金属層によって構成され得る。例えば、ソース電極２８およびドレイン電極３０は、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層等を含む群から選択された２つ以上の金属層の組み合わせによって構成され得る。ソース電極２８の少なくとも一部は、第１開口部２６Ａ内に充填されており、第１開口部２６Ａを介して電子供給層１８直下の２ＤＥＧ２０とオーミック接触している。同様に、ドレイン電極３０の少なくとも一部は、第２開口部２６Ｂ内に充填されており、第２開口部２６Ｂを介して電子供給層１８直下の２ＤＥＧ２０とオーミック接触している。

一例では、ソース電極２８は、第１開口部２６Ａに充填されたソースコンタクト部２８Ａと、パッシベーション層２６を覆うソースフィールドプレート部２８Ｂとを含み得る。ソースフィールドプレート部２８Ｂは、ソースコンタクト部２８Ａと連続しており、ソースコンタクト部２８Ａと一体に形成されている。ソースフィールドプレート部２８Ｂは、平面視で第２開口部２６Ｂとゲート層２２との間に位置する端部２８Ｃを含む。ソースフィールドプレート部２８Ｂは、ドレイン電極３０からは離間している。ソースフィールドプレート部２８Ｂは、ゲート電極２４にゲート電圧が印加されていないゼロバイアス状態でドレイン電極３０にドレイン電圧が印加された場合にゲート電極２４の端部近傍およびゲート層２２の端部近傍の電界集中を緩和する役割を果たす。

［２．例示的なゲート層およびゲート電極の構造］
図１に示されるように、ゲート層２２は、第１ゲート部３２および第２ゲート部３４を含む。第１ゲート部３２と第２ゲート部３４は、図１においてＸ軸方向に凹部３６を隔てて互いに離間している。なお、本明細書では、Ｘ軸方向は第１方向に対応し、平面視で第１方向と直交する方向、すなわちＹ軸方向は第２方向に対応する。

第１ゲート部３２は、Ｘ軸方向において第１開口部２６Ａ（ソースコンタクト部２８Ａ）寄りに位置しており、第２ゲート部３４は、Ｘ軸方向において第２開口部２６Ｂ（ドレイン電極３０）寄りに位置している。したがって、ソース電極２８のソースコンタクト部２８Ａ、第１ゲート部３２、第２ゲート部３４、およびドレイン電極３０は、この順でＸ軸方向に並んでいる。第１ゲート部３２および第２ゲート部３４は各々、例えば８０ｎｍ以上１５０ｎｍ以下の厚さを有し得る。

ゲート層２２は更に、第１および第２ゲート部３２，３４よりも薄い厚さを有するとともに第１ゲート部３２と第２ゲート部３４との間に上記凹部３６を画定するステップ部３８を含む。言い換えれば、ステップ部３８は、第１ゲート部３２と第２ゲート部３４とを凹部３６を隔てて互いに分離しつつ、それら第１ゲート部３２と第２ゲート部３４とを互いに接続して１つのゲート層２２を形成している。ステップ部３８は、電子供給層１８上に位置しており、ゲート層２２と一体に形成されている。図１の例では、ステップ部３８は、凹部３６内の領域全体に亘り形成されており、Ｘ軸方向に第１ゲート部３２から第２ゲート部３４まで連続している。

ゲート層２２は更に、ソース側延在部４２とドレイン側延在部４４とを含み得る。ソース側延在部４２は、第１ゲート部３２に対して凹部３６とは反対側に位置するとともに、Ｘ軸方向において第１ゲート部３２からソース電極２８（第１開口部２６Ａ）に向かって延在している。ソース側延在部４２は、電子供給層１８上に位置しており、第１ゲート部３２と一体に形成されている。ソース側延在部４２は、ソース電極２８からは離間している。

ソース側延在部４２は、それが無い場合に比べて第１ゲート部３２の下端部（特に、ソース側下端部）における電界集中をソース側延在部４２の存在によって緩和することができる。これにより、第１ゲート部３２およびその近傍のパッシベーション層２６の部分における絶縁破壊を抑制することができる。

ドレイン側延在部４４は、第２ゲート部３４に対して凹部３６とは反対側に位置するとともに、Ｘ軸方向において第２ゲート部３４からドレイン電極３０（第２開口部２６Ｂ）に向かって延在している。ドレイン側延在部４４は、電子供給層１８上に位置しており、第２ゲート部３４と一体に形成されている。ドレイン側延在部４４は、ドレイン電極３０からは離間している。

ドレイン側延在部４４は、それが無い場合に比べて第２ゲート部３４の下端部（特に、ドレイン側下端部）における電界集中をドレイン側延在部４４の存在によって緩和することができる。これにより、第２ゲート部３４およびその近傍のパッシベーション層２６の部分における絶縁破壊を抑制することができる。

ゲート電極２４は、第１ゲート部３２上に設けられた第１ゲート電極部５２と、第２ゲート部３４上に設けられた第２ゲート電極部５４とを含む。第１ゲート電極部５２と第２ゲート電極部５４は、同一材料で形成され得る。

このように、図１の構造では、アクセプタ型不純物を含む第１および第２ゲート部３２，３４が第１および第２ゲート電極部５２，５４の直下にそれぞれ設けられている。この構造では、第１および第２ゲート電極部５２，５４に印加されたゲート入力電圧によってゲート－ソース間電圧が正の閾値電圧を超えると、第１および第２ゲート部３２，３４の直下の電子走行層１６の領域に２ＤＥＧ２０が形成されてソース－ドレイン間が導通する。一方、ゲート－ソース間電圧が閾値電圧を超えないときには、第１および第２ゲート部３２，３４の直下の電子走行層１６の領域の少なくとも一部において２ＤＥＧ２０が消失する（図１参照）。これは、第１および第２ゲート部３２，３４がアクセプタ型不純物を含んでいるために電子走行層１６および電子供給層１８のエネルギーレベルが引き上げられて２ＤＥＧ２０が空乏化されるためである。これにより、窒化物半導体装置１０はノーマリオフ型のＨＥＭＴとして実現されている。

［３．窒化物半導体装置の例示的な平面レイアウト］
図２は、図１の窒化物半導体装置１０の概略的な部分拡大平面図である。なお、図示を簡略化して理解を容易にするために、図２では、ゲート電極２４（第１および第２ゲート電極部５２，５４）およびパッシベーション層２６の図示は省略されており、第１開口部２６Ａおよび第２開口部２６Ｂが破線で描かれている。

図２に示されるように、窒化物半導体装置１０は、トランジスタ動作に寄与するアクティブ領域６２と、トランジスタ動作に寄与しない非アクティブ領域６４とを含む。図２の例では、アクティブ領域６２と非アクティブ領域６４とはＹ軸方向に交互に配置されている。ドレイン電極３０はアクティブ領域６２に形成されている。例えば、アクティブ領域６２は、Ｙ軸方向において第１および第２開口部２６Ａ，２６Ｂと略同じ範囲に広がっていてよい。非アクティブ領域６４は、Ｙ軸方向においてドレイン電極３０が存在しない範囲に広がっていてよい。したがって、非アクティブ領域６４は、アクティブ領域６２とＹ軸方向に隣り合っている。

アクティブ領域６２において、ソース電極２８と、ゲート電極２４（図１参照）が位置するゲート層２２と、ドレイン電極３０とは電子供給層１８（図１参照）上でＸ軸方向に隣り合って配置されている。Ｘ軸方向に隣り合うソース電極２８、ゲート層２２（ゲート電極２４）、およびドレイン電極３０の組み合わせは、１つのＨＥＭＴセル１０ＨＣを構成する。図２の例では、各アクティブ領域６２においてＸ軸方向に４つのＨＥＭＴセル１０ＨＣが配置されている。なお、実際にはより多くのＨＥＭＴセル１０ＨＣが各アクティブ領域６２に配置され得る。

ゲート層２２の凹部３６の平面視形状は特に限定されないが、例えば、図２に示されるように、凹部３６は、アクティブ領域６２においてＹ軸方向に第１および第２開口部２６Ａ，２６Ｂと略同じ長さで形成され得る。あるいは、凹部３６は、Ｙ軸方向における複数のアクティブ領域６２間の非アクティブ領域６４で非連続となるのではなく、Ｙ軸方向における複数のアクティブ領域６２間の非アクティブ領域６４で連続していてもよい。

［４．ゲート層およびゲート電極の例示的な寸法］
図３は、図１の窒化物半導体装置１０の概略的な部分拡大断面図である。なお、図示を簡略化して理解を容易にするために、図３では、パッシベーション層２６の図示は省略されており、ソース電極２８についてはソースコンタクト部２８Ａのみが示されている。

図３に示されるように、第１ゲート部３２は、Ｘ軸方向に第１ゲート長さＬＧ１を有している。図３の例では、第１ゲート部３２は、第１ゲート電極部５２が位置する上面３２２と、凹部３６の第１側壁（図３において左側の側壁）を形成する内側側面３２４と、内側側面３２４と反対側の外側側面３２６とを含む。第１ゲート長さＬＧ１は、例えば、第１ゲート部３２の上面３２２においてＸ軸方向における内側側面３２４から外側側面３２６までの距離に相当し得る。第１ゲート長さＬＧ１は、例えば２００ｎｍ以上３００ｎｍ以下（より好ましくは２５０ｎｍ以下）であってよい。

第２ゲート部３４は、Ｘ軸方向に第２ゲート長さＬＧ２を有している。図３の例では、第２ゲート部３４は、第２ゲート電極部５４が位置する上面３４２と、凹部３６の第２側壁（図３において右側の側壁）を形成する内側側面３４４と、内側側面３４４と反対側の外側側面３４６とを含む。第２ゲート長さＬＧ２は、例えば、第２ゲート部３４の上面３４２においてＸ軸方向における内側側面３４４から外側側面３４６までの距離に相当し得る。第２ゲート長さＬＧ２は、例えば２００ｎｍ以上３００ｎｍ以下（より好ましくは２５０ｎｍ以下）であってよい。

第１ゲート長さＬＧ１と第２ゲート長さＬＧ２とは同じであってもよいし、異なっていてもよい。図３の例では、第１ゲート長さＬＧ１と第２ゲート長さＬＧ２とは同じである。これに代えて、例えば、ドレイン電極３０寄りの第２ゲート部３４の第２ゲート長さＬＧ２を第１ゲート長さＬＧ１より大きくしてもよい。ＨＥＭＴ動作時、ドレイン電極３０には高電圧が印加される。この点を考慮して、第２ゲート部３４の耐圧を高めるために第２ゲート長さＬＧ２を第１ゲート長さＬＧ１より大きくしてもよい。

ステップ部３８は、Ｘ軸方向に第１ゲート部３２から第２ゲート部３４までステップ長さＬＳを有するとともに、ステップ厚さＴＳを有している。ステップ長さＬＳは、例えば５００ｎｍ以上１μｍ以下であってよい。例えば、ステップ長さＬＳは、窒化物半導体装置１０の製造に用いるリソグラフィ装置（図示略）で実現可能な最小線幅Ｌｍｉｎに対応し得る。ステップ厚さＴＳは、例えば０よりも大きく３０ｎｍ以下であってよい。なお、ステップ厚さＴＳは、凹部３６内の領域全体に亘り均一であってもよいし、不均一であってもよい。ここで、均一な厚さとは、製造上のばらつき（例えば、２０％）の範囲内で形成された略一定の厚さのことを指す。

第１ゲート長さＬＧ１および第２ゲート長さＬＧ２は各々、ステップ長さＬＳ未満であってよい。また、第１ゲート長さＬＧ１および第２ゲート長さＬＧ２は各々、ステップ長さＬＳの１／２未満であってもよい。言い換えれば、第１ゲート長さＬＧ１と第２ゲート長さＬＧ２との合計長さ（ＬＧ１＋ＬＧ２）は、ステップ長さＬＳ未満であってよい。この場合、合計長さ（ＬＧ１＋ＬＧ２）は、最小線幅Ｌｍｉｎ未満である。

第１ゲート電極部５２は、Ｘ軸方向に第１電極長さＬＭ１を有している。図３の例では、第１ゲート電極部５２は、平面視で第１ゲート部３２の内側側面３２４（すなわち凹部３６の第１側壁）と同一位置に形成された内側側面５２２と、内側側面５２２と反対側の外側側面５２４とを含む。第１電極長さＬＭ１は、例えば、第１ゲート電極部５２の下面においてＸ軸方向における内側側面５２２から外側側面５２４までの距離に相当し得る。第１電極長さＬＭ１は、例えば１００ｎｍ以上２００ｎｍ以下であってよい。

第１電極長さＬＭ１は、第１ゲート長さＬＧ１未満である。図３の例では、第１ゲート部３２の上面３２２は、第１ゲート電極部５２から露出し且つＸ軸方向において第１ゲート電極部５２の外側側面５２４と第１ゲート部３２の外側側面３２６との間に位置する外側ゲートサイドスペース３２２Ａを含む。Ｘ軸方向における外側ゲートサイドスペース３２２Ａの長さＬ１Ａは、例えば１５ｎｍ以上（より好ましくは２０ｎｍ以上）１００ｎｍ以下であってよい。

第２ゲート電極部５４は、Ｘ軸方向に第２電極長さＬＭ２を有している。図３の例では、第２ゲート電極部５４は、平面視で第２ゲート部３４の内側側面３４４（すなわち凹部３６の第２側壁）と同一位置に形成された内側側面５４２と、内側側面５４２と反対側の外側側面５４４とを含む。第２電極長さＬＭ２は、例えば、第２ゲート電極部５４の下面においてＸ軸方向における内側側面５４２から外側側面５４４までの距離に相当し得る。第２電極長さＬＭ２は、例えば１００ｎｍ以上２００ｎｍ以下であってよい。

第２電極長さＬＭ２は、第２ゲート長さＬＧ２未満である。図３の例では、第２ゲート部３４の上面３４２は、第２ゲート電極部５４から露出し且つＸ軸方向において第２ゲート電極部５４の外側側面５４４と第２ゲート部３４の外側側面３４６との間に位置する外側ゲートサイドスペース３４２Ａを含む。Ｘ軸方向における外側ゲートサイドスペース３４２Ａの長さＬ２Ａは、例えば１５ｎｍ以上（より好ましくは２０ｎｍ以上）１００ｎｍ以下であってよい。

ソース側延在部４２は、Ｘ軸方向に第１延在長さＬＥ１を有するとともに、第１延在厚さＴＥ１を有している。第１延在長さＬＥ１は、例えば２００ｎｍ以上３００ｎｍ以下であってよい。また、第１延在厚さＴＥ１は、例えば５ｎｍ以上３０ｎｍ以下であってよい。なお、第１延在厚さＴＥ１は、ソース側延在部４２全体に亘り均一であってもよいし、不均一であってもよい。例えば、図示は省略するが、ソース側延在部４２は、第１ゲート部３２寄りの傾斜部と、傾斜部に連続し略一定の厚さを有する平坦部とを含むものであってもよい。この場合、傾斜部および平坦部の双方、または平坦部のみが例えば５ｎｍ以上３０ｎｍ以下の厚さを有していてもよい。

ドレイン側延在部４４は、Ｘ軸方向に第２延在長さＬＥ２を有するとともに、第２延在厚さＴＥ２を有している。第２延在長さＬＥ２は、例えば２００ｎｍ以上１５００ｎｍ以下であってよい。また、第２延在厚さＴＥ２は、例えば５ｎｍ以上３０ｎｍ以下であってよい。なお、第２延在厚さＴＥ２は、ドレイン側延在部４４全体に亘り均一であってもよいし、不均一であってもよい。例えば、図示は省略するが、ドレイン側延在部４４は、第２ゲート部３４寄りの傾斜部と、傾斜部に連続し略一定の厚さを有する平坦部とを含むものであってもよい。この場合、傾斜部および平坦部の双方、または平坦部のみが例えば５ｎｍ以上３０ｎｍ以下の厚さを有していてもよい。

図３の例では、ドレイン側延在部４４は、Ｘ軸方向においてソース側延在部４２よりも長く形成されている。すなわち、第２延在長さＬＥ２は、第１延在長さＬＥ１よりも大きい。この構成では、ソース側延在部４２よりも高電圧が印加されるドレイン側延在部４４において電界集中を緩和する効果を高めることができる。ただし、第２延在長さＬＥ２は第１延在長さＬＥ１以下であってもよい。

また、図３の例では、ソース側延在部４２は、Ｘ軸方向においてステップ部３８よりも短く形成されている。すなわち、第１延在長さＬＥ１は、ステップ長さＬＳよりも小さい。この構成では、ソース側延在部４２による電界集中を緩和する効果を得つつ、トランジスタサイズ（ＨＥＭＴセル１０ＨＣのＸ軸方向の寸法）を小さくすることができる。ただし、第１延在長さＬＥ１はステップ長さＬＳ以上であってもよい。

また、図３の例では、ステップ部３８は、ソース側延在部４２およびドレイン側延在部４４よりも薄く形成されている。すなわち、ステップ厚さＴＳは、第１延在厚さＴＥ１および第２延在厚さＴＥ２よりも小さい。この構成では、ステップ厚さＴＳが小さく抑えられることにより、ステップ部３８の直下の電子走行層１６に発生する２ＤＥＧ２０の領域のキャリア濃度を高めて当該領域の抵抗（シート抵抗）を低減することができる。

［５．窒化物半導体装置の例示的な製造方法］
次に、図１および図４～図１３を参照して、窒化物半導体装置１０の例示的な製造方法、特にゲート層２２およびゲート電極２４の形成方法について説明する。なお、図４～図１３において、図１の構成要素と同様な構成要素には同一符号が付されている。また、図４～図１３においては、図示を簡略化するために、図１に示される半導体基板１２およびバッファ層１４の図示は省略されている。

図４に示されるように、半導体基板１２（図１参照）上に、バッファ層１４（図１参照）、電子走行層１６、電子供給層１８、および第１窒化物半導体層７２が順に形成される。半導体基板１２は、例えばＳｉ基板である。バッファ層１４、電子走行層１６、電子供給層１８、および第１窒化物半導体層７２は、例えば、有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法を用いたエピタキシャル成長によって形成される。

図示は省略するが、バッファ層１４（図１参照）は、例えば多層バッファ層であってよい。多層バッファ層は、半導体基板１２上に形成されたＡｌＮ層（第１バッファ層）と、ＡｌＮ層上に形成されたグレーテッドＡｌＧａＮ層（第２バッファ層）とを含み得る。一例では、グレーテッドＡｌＧａＮ層は、ＡｌＮ層に近い側から順にＡｌ組成を７５％、５０％、２５％とした３つのＡｌＧａＮ層を積層することによって形成される。

電子走行層１６は例えばＧａＮ層であり、電子供給層１８は例えばＡｌＧａＮ層である。したがって、電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成されている。第１窒化物半導体層７２は、図１のゲート層２２を形成するための層であり、例えば、アクセプタ型不純物としてＭｇを含むＧａＮ層である。第１窒化物半導体層７２は、電子供給層１８上にＧａＮを成長させる間に、ＧａＮにＭｇをドープすることにより形成される。

次いで、図５に示されるように、第１窒化物半導体層７２上に電極層７４が形成され、電極層７４上にマスク７６が形成される。電極層７４は、図１のゲート電極２４を形成するための層であり、例えばＴｉＮ層である。電極層７４は、例えばスパッタ法により形成される。マスク７６は、例えば窒化シリコン（ＳｉＮ）層である。

次いで、図６に示されるように、マスク７６を使用してリソグラフィおよびエッチングを行うことにより電極層７４が選択的に除去されて第１窒化物半導体層７２の上面が露出される。その結果、マスク７６の直下に電極層部分７４Ａが形成される。

次いで、図７に示されるように、例えばプラズマ化学的蒸着（Plasma-Enhanced Chemical Vapor Deposition：ＰＥＣＶＤ）法により、第１窒化物半導体層７２の上面とともにマスク７６および電極層部分７４Ａを覆う保護層７８が形成される。保護層７８は、例えばＳｉＮ層である。

次いで、図８に示されるように、マスク７６の上面と第１窒化物半導体層７２の上面が露出されるまで、例えば全面異方性ドライエッチングによって保護層７８がエッチバックされる。このエッチバックにより、保護層７８の残存部分がマスク７６の両側および電極層部分７４Ａの両側を覆うマスク７８Ａ，７８Ｂとして形成される。

次いで、図９に示されるように、リソグラフィおよびエッチングによってマスク７６が選択的に除去されて電極層部分７４Ａの中央領域を露出する開口部７７が形成される。その結果、マスク７６の残存部分がマスク７６Ａ，７６Ｂとして形成される。マスク７６Ａ，７６Ｂは、第１および第２ゲート電極部５２，５４（図１参照）の形成領域に対応する位置に配置されている。このとき、開口部７７は、リソグラフィで実現可能な最小線幅Ｌｍｉｎ（図３参照）に対応する開口幅（Ｘ軸方向のマスク７６Ａ，７６Ｂ間の離間距離）で形成され得る。

次いで、図１０に示されるように、マスク７６Ａ，７６Ｂ，７８Ａ，７８Ｂを使用したエッチングによって開口部７７内に露出した電極層部分７４Ａの中央領域が除去される。これにより、電極層部分７４Ａの残存部分が第１および第２ゲート電極部５２，５４として形成される。

次いで、マスク７６Ａ，７６Ｂ，７８Ａ，７８Ｂを使用してリソグラフィおよびエッチングを行うことにより第１窒化物半導体層７２が選択的に除去される。エッチングには、例えば、全面異方性ドライエッチングが使用される。その後、マスク７６Ａ，７６Ｂ，７８Ａ，７８Ｂが除去される。

その結果、図１１に示されるように、第１および第２ゲート部３２，３４ならびにその間のステップ部３８（および凹部３６）とともに第１および第２延在層８２，８４が形成される。このとき、Ｘ軸方向の第１および第２ゲート部３２，３４間の離間距離、すなわちＸ軸方向のステップ部３８の長さは、上記最小線幅Ｌｍｉｎに対応し得る。なお、図示は省略するが、例えば、ステップ部３８は、開口部７７（図１０参照）内に露出した第１窒化物半導体層７２の領域を第１および第２延在層８２，８４と同じ厚さまでエッチングした後、第１および第２延在層８２，８４上にマスクを形成して開口部７７内の露出領域をさらにエッチングすることによって形成することができる。この方法により、ステップ部３８を第１および第２延在層８２，８４よりも薄く形成してもよい。

次いで、図１２に示されるように、第１および第２ゲート部３２，３４ならびにステップ部３８を全体的に覆いつつ第１および第２延在層８２，８４の各々を部分的に覆うマスク８６が形成される。マスク８６は、例えば窒化シリコン（ＳｉＮ）層である。

次いで、図１３に示されるように、マスク８６を使用してリソグラフィおよびエッチングを行うことにより第１および第２延在層８２，８４が選択的に除去される。その後、マスク８６が除去される。これにより、第１延在層８２の残存部分がソース側延在部４２として形成され、第２延在層８４の残存部分がドレイン側延在部４４として形成される。

以降、図示は省略するが、電子供給層１８、ゲート層２２（第１ゲート部３２、第２ゲート部３４、ステップ部３８、ソース側延在部４２、およびドレイン側延在部４４）、およびゲート電極２４（第１ゲート電極部５２および第２ゲート電極部５４）を覆うパッシベーション層２６が形成される。パッシベーション層２６は、例えば減圧ＣＶＤ（Low-Pressure Chemical Vapor Deposition，ＬＰＣＶＤ）法により形成される。その後、ソース電極２８およびドレイン電極３０が形成されることで、図１に示される窒化物半導体装置１０が製造される。

［６．窒化物半導体装置の作用］
窒化物半導体装置１０は、アクセプタ型不純物を含むゲート層２２がゲート電極２４の直下に設けられたノーマリオフ型ＨＥＭＴとして構成されている。ゲート層２２は、凹部３６を隔てて互いに離間した第１ゲート部３２および第２ゲート部３４と、第１および第２ゲート部３２，３４間に位置するステップ部３８とを含む。ステップ部３８は、第１および第２ゲート部３２，３４よりも薄い厚さを有している。ゲート電極２４は、第１ゲート部３２上に設けられた第１ゲート電極部５２と、第２ゲート部３４上に設けられた第２ゲート電極部５４とを含む。

この構造では、ステップ部３８は、例えば、リソグラフィ装置で実現可能な最小線幅Ｌｍｉｎ（図３参照）に対応するステップ長さＬＳで形成される。一方、第１および第２ゲート部３２，３４は、最小線幅Ｌｍｉｎに依存しない第１および第２ゲート長さＬＧ１，ＬＧ２でそれぞれ形成される。このため、第１ゲート長さＬＧ１と第２ゲート長さＬＧ２との合計長さ（ＬＧ１＋ＬＧ２）を最小線幅Ｌｍｉｎよりも小さな値に設定することが可能となる。

第１ゲート長さＬＧ１と第２ゲート長さＬＧ２との合計長さ（ＬＧ１＋ＬＧ２）は、ゲート層２２全体の実質的なゲート長に対応する。例えば、第１および第２ゲート部３２，３４を有さない典型的な従来ゲート構造、すなわち、単一ゲート層構造の場合、その単一ゲート層のゲート長はリソグラフィ装置で実現可能な最小線幅Ｌｍｉｎに依存して決定される。このため、最小線幅Ｌｍｉｎよりも小さなゲート長で単一ゲート層を形成することはできない。

対称的に、第１実施形態の構造では、ゲート層２２全体の実質的なゲート長（すなわちＬＧ１＋ＬＧ２）を最小線幅Ｌｍｉｎよりも小さくすることができるため、ゲート長を小さくしてオン抵抗（Ｒｏｎ）を低減することができる。

図１４は、典型的な従来ゲート構造（単一ゲート層９２）を使用した場合のオン抵抗と第１実施形態のゲート層構造（図１のゲート層２２）を使用した場合のオン抵抗との比較を示す模式図である。なお、図１４では、比較を分かり易くするために、従来ゲート構造（単一ゲート層９２）も図１のソース側延在部４２およびドレイン側延在部４４を有するものとして示している。

図１４の左側に示されるように、単一ゲート層９２は、ゲート部９４、ソース側延在部４２、およびドレイン側延在部４４を含む構造であり、ゲート部９４は、例えば最小線幅Ｌｍｉｎに対応するゲート長で形成されている。単一ゲート層９２のオン抵抗Ｒｏｎ９２は、ＨＥＭＴのオン状態でゲート部９４の直下に発生した２ＤＥＧ２０の領域の抵抗Ｒｃｈ、ソース側延在部４２の直下の２ＤＥＧ２０の領域の抵抗Ｒｓ、およびドレイン側延在部４４の直下の２ＤＥＧ２０の領域の抵抗Ｒｄを合計した値で表される。なお、ソース側延在部４２およびドレイン側延在部４４のそれぞれ直下における２ＤＥＧ２０は、ＨＥＭＴのオフ状態でも発生している。

これに対し、図１４の右側に示されるように、第１実施形態のゲート層２２（図１参照）のオン抵抗Ｒｏｎ２２は、ＨＥＭＴのオン状態で第１および第２ゲート部３２，３４のそれぞれ直下に発生した２ＤＥＧ２０の領域の抵抗Ｒｃｈ１，Ｒｃｈ２、ステップ部３８の直下の２ＤＥＧ２０の領域の抵抗Ｒｓｔｅｐ、ソース側延在部４２の直下の２ＤＥＧ２０の領域の抵抗Ｒｓ、およびドレイン側延在部４４の直下の２ＤＥＧ２０の領域の抵抗Ｒｄを合計した値で表される。なお、ステップ部３８、ソース側延在部４２、およびドレイン側延在部４４のそれぞれ直下における２ＤＥＧ２０は、ＨＥＭＴのオフ状態でも発生している（図１参照）。

ここで、上記したようにゲート層２２では実質的なゲート長（ＬＧ１＋ＬＧ２）を最小線幅Ｌｍｉｎよりも小さくできることから、第１および第２ゲート部３２，３４のそれぞれ直下の領域の抵抗Ｒｃｈ１，Ｒｃｈ２を合計した値は、従来ゲート構造（単一ゲート層９２）のゲート部９４の直下の領域の抵抗Ｒｃｈよりも小さくなる。加えて、ステップ部３８ではステップ厚さＴＳ（図３参照）が小さく抑えられることにより、ステップ部３８の直下の領域の抵抗Ｒｓｔｅｐは、抵抗Ｒｃｈ１，Ｒｃｈ２を合計した値に比べて小さい。特に、ステップ厚さＴＳが第１延在厚さＴＥ１および第２延在厚さＴＥ２よりも小さい場合（図３参照）には、抵抗Ｒｓｔｅｐはより小さくなる。

結果として、抵抗Ｒｃｈ１，Ｒｃｈ２，Ｒｓｔｅｐを合計した値は、抵抗Ｒｃｈよりも小さくなる。したがって、ゲート層２２を使用した場合におけるオン抵抗Ｒｏｎ２２は、単一ゲート層９２を使用した場合におけるオン抵抗Ｒｏｎ９２よりも小さくなる。さらには、上記したようにゲート層２２の実質的なゲート長を小さくできるため、ゲート容量も小さくなる。これにより、オン抵抗（Ｒｏｎ）とゲート容量（Ｑｇ）との積で表されるＲｏｎ・Ｑｇを低減することができる。

第１実施形態の窒化物半導体装置１０は、以下の利点を有する。
（１－１）ゲート層２２は、凹部３６を隔てて互いに離間した第１ゲート部３２および第２ゲート部３４と、それら第１および第２ゲート部３２，３４よりも薄い厚さを有するステップ部３８とを含む。この構成では、典型的な従来ゲート構造（単一ゲート層９２）と比べて、ゲート層２２の実質的なゲート長を短くすることができる。これにより、オン抵抗（Ｒｏｎ）とゲート容量（Ｑｇ）の双方を低減してＲｏｎ・Ｑｇを低減することができる。

（１－２）ステップ部３８は、凹部３６内の領域全体に亘り形成されている。したがって、ステップ部３８は、凹部３６内の領域全体に亘り電子供給層１８を覆っている。この構成では、凹部３６内で電子供給層１８の一部が露出する構成と比べて、第１および第２ゲート部３２，３４からステップ部３８を介して電子供給層１８に表面リーク電流が流れることを抑制することができる。

（１－３）第１ゲート長さＬＧ１および第２ゲート長さＬＧ２は各々、ステップ長さＬＳの１／２未満である。この構成では、例えば、ステップ長さＬＳがリソグラフィの最小線幅Ｌｍｉｎである場合、第１ゲート長さＬＧ１と第２ゲート長さＬＧ２との合計長さを最小線幅Ｌｍｉｎよりも小さくすることができる。これにより、Ｒｏｎ・Ｑｇの低減効果を高めることができる。

（１－４）第１ゲート電極部５２の第１電極長さＬＭ１は、第１ゲート部３２の第１ゲート長さＬＧ１未満である。したがって、第１ゲート電極部５２は、第１ゲート部３２の上面３２２の一部に設けられている。この構成では、第１ゲート部３２の側面が第１ゲート電極部５２の側面と面一になる箇所を少なくして、第１ゲート電極部５２の側面から第１ゲート部３２の側面を介して流れる表面リーク電流を低減することができる。同様に、第２ゲート電極部５４の第２電極長さＬＭ２は、第２ゲート部３４の第２ゲート長さＬＧ２未満であり、第２ゲート電極部５４は、第２ゲート部３４の上面３４２の一部に設けられている。したがって、第２ゲート電極部５４および第２ゲート部３４についても表面リーク電流を低減することができる。

（１－５）第１ゲート部３２の上面３２２は、第１ゲート電極部５２から露出し且つＸ軸方向において第１ゲート電極部５２と第１ゲート部３２の外側側面３２６との間に位置する外側ゲートサイドスペース３２２Ａを含む。この構成では、外側ゲートサイドスペース３２２Ａの存在により、第１ゲート電極部５２の外側側面５２４から第１ゲート部３２の外側側面３２６を介して流れる表面リーク電流を低減することができる。同様に、第２ゲート部３４の上面３４２は、第２ゲート電極部５４から露出し且つＸ軸方向において第２ゲート電極部５４と第２ゲート部３４の外側側面３４６との間に位置する外側ゲートサイドスペース３４２Ａを含む。したがって、第２ゲート電極部５４および第２ゲート部３４についても表面リーク電流を低減することができる。

（１－６）第１ゲート電極部５２の内側側面５２２は、平面視において第１ゲート部３２の内側側面３２４と同一位置に形成されている。この構成では、第１ゲート部３２の上面３２２は内側ゲートサイドスペース（第１ゲート電極部５２に対して外側ゲートサイドスペース３２２Ａとは反対側に位置する第１ゲート部３２の上面領域）を含まないため、第１ゲート長さＬＧ１を小さくすることができる。同様に、第２ゲート電極部５４の内側側面５４２は、平面視において第２ゲート部３４の内側側面３４４と同一位置に形成されている。したがって、第２ゲート部３４についても第２ゲート長さＬＧ２を小さくすることができる。

（１－７）ゲート層２２はさらに、第１ゲート部３２からＸ軸方向においてソース電極２８に向かって延在するソース側延在部４２と、第２ゲート部３４からＸ軸方向においてドレイン電極３０に向かって延在するドレイン側延在部４４とを含む。この構成では、ソース側延在部４２およびドレイン側延在部４４によって、第１ゲート部３２の端部およびその近傍の電界集中、ならびに第２ゲート部３４の端部およびその近傍の電界集中を緩和することができる。

（１－８）ゲート層２２において、ステップ部３８は、ソース側延在部４２およびドレイン側延在部４４よりも薄く形成されている。この構成では、ステップ厚さＴＳが小さく抑えられることにより、ステップ部３８の直下の電子走行層１６に発生する２ＤＥＧ２０の領域のキャリア濃度を高めて当該領域の抵抗（シート抵抗）を低減することができる。

（１－９）第１実施形態のゲート層２２は、特に低耐圧ＨＥＭＴ製品に実装される場合に有利な構造である。ゲート層２２は、凹部３６を介して互いに離間した第１および第２ゲート部３２，３４を含むため、Ｘ軸方向における第１ゲート部３２とソース電極２８との距離、およびＸ軸方向における第２ゲート部３４とドレイン電極３０との距離が短くなる。したがって、要求されるソース－ドレイン間耐圧を満たすＨＥＭＴ製品においてゲート層２２のＲｏｎ・Ｑｇを低減することができる。

［第２実施形態］
図１５は、第２実施形態による例示的な窒化物半導体装置１０Ａの概略回路図である。第２実施形態は、第１実施形態の窒化物半導体装置１０（図１参照）の第１および第２ゲート電極部５２，５４の配置を変更したものであり、その他の構成は第１実施形態と同様である。以下では、第１実施形態と相違する構成を中心に第２実施形態を説明し、同様な構成については同一符号を付して説明を省略する。

図１５に示されるように、第２実施形態では、第１ゲート電極部５２は、Ｘ軸方向における第１ゲート部３２の上面３２２の略中央領域に配置されている。第１ゲート部３２の上面３２２は、外側ゲートサイドスペース３２２Ａと、内側ゲートサイドスペース３２２Ｂとを含む。

外側ゲートサイドスペース３２２Ａは、第１ゲート電極部５２から露出し且つＸ軸方向において第１ゲート電極部５２と第１ゲート部３２の外側側面３２６との間に位置する第１ゲート部３２の上面３２２の外縁領域である。内側ゲートサイドスペース３２２Ｂは、第１ゲート電極部５２から露出し且つＸ軸方向において第１ゲート電極部５２と第１ゲート部３２の内側側面３２４との間に位置する第１ゲート部３２の上面３２２の内縁領域である。

外側ゲートサイドスペース３２２ＡはＸ軸方向に長さＬ１Ａを有し、内側ゲートサイドスペース３２２ＢはＸ軸方向に長さＬ１Ｂを有している。図１５の例では、外側ゲートサイドスペース３２２Ａの長さＬ１Ａは、内側ゲートサイドスペース３２２Ｂの長さＬ１Ｂと同じであるが、長さＬ１Ｂより大きくてもよいし、あるいは長さＬ１Ｂ未満であってよい。

外側ゲートサイドスペース３２２Ａの長さＬ１Ａは、例えば１５ｎｍ以上（より好ましくは２０ｎｍ以上）１００ｎｍ以下であってよい。内側ゲートサイドスペース３２２Ｂの長さＬ１Ｂは、例えば０よりも大きく１５ｎｍ以下であってよい。

例えば、長さＬ１Ａが長さＬ１Ｂよりも大きい構造では、長さＬ１Ａが長さＬ１Ｂ未満の構造に比べて、第１ゲート電極部５２の外側側面５２４から外側ゲートサイドスペース３２２Ａ、第１ゲート部３２の外側側面３２６、およびソース側延在部４２の表面を介して電子供給層１８に流れる表面リーク電流が抑えられる。

同様に、第２ゲート電極部５４は、Ｘ軸方向における第２ゲート部３４の上面３４２の略中央領域に配置されている。第２ゲート部３４の上面３４２は、外側ゲートサイドスペース３４２Ａと、内側ゲートサイドスペース３４２Ｂとを含む。

外側ゲートサイドスペース３４２Ａは、第２ゲート電極部５４から露出し且つＸ軸方向において第２ゲート電極部５４と第２ゲート部３４の外側側面３４６との間に位置する第２ゲート部３４の上面３４２の外縁領域である。内側ゲートサイドスペース３４２Ｂは、第２ゲート電極部５４から露出し且つＸ軸方向において第２ゲート電極部５４と第２ゲート部３４の内側側面３４４との間に位置する第２ゲート部３４の上面３４２の内縁領域である。

外側ゲートサイドスペース３４２ＡはＸ軸方向に長さＬ２Ａを有し、内側ゲートサイドスペース３４２ＢはＸ軸方向に長さＬ２Ｂを有している。図１５の例では、外側ゲートサイドスペース３４２Ａの長さＬ２Ａは、内側ゲートサイドスペース３４２Ｂの長さＬ２Ｂと同じであるが、長さＬ２Ｂより大きくてもよいし、あるいは長さＬ２Ｂ未満であってよい。

外側ゲートサイドスペース３４２Ａの長さＬ２Ａは、例えば１５ｎｍ以上（より好ましくは２０ｎｍ以上）１００ｎｍ以下であってよい。内側ゲートサイドスペース３４２Ｂの長さＬ２Ｂは、例えば０よりも大きく１５ｎｍ以下であってよい。

例えば、長さＬ２Ａが長さＬ２Ｂよりも大きい構造では、長さＬ２Ａが長さＬ２Ｂ未満の構造に比べて、第２ゲート電極部５４の外側側面５４４から外側ゲートサイドスペース３４２Ａ、第２ゲート部３４の外側側面３４６、およびドレイン側延在部４４の表面を介して電子供給層１８に流れる表面リーク電流が抑えられる。

第２実施形態の窒化物半導体装置１０Ａは、第１実施形態の窒化物半導体装置１０で得られる利点に加えて、さらに以下の利点を有する。
（２－１）第１ゲート部３２の上面３２２は、外側ゲートサイドスペース３２２Ａに加えて、内側ゲートサイドスペース３２２Ｂを含む。この構成では、外側ゲートサイドスペース３２２Ａの存在により得られる第１実施形態の利点（１－５）と同様な利点が得られる。これに加えて、内側ゲートサイドスペース３２２Ｂの存在により、第１ゲート電極部５２の内側側面５２２から第１ゲート部３２の内側側面３２４を介してステップ部３８に流れる表面リーク電流を低減することができる。同様に、第２ゲート部３４の上面３４２は、外側ゲートサイドスペース３４２Ａに加えて、内側ゲートサイドスペース３４２Ｂを含む。したがって、第２ゲート電極部５４および第２ゲート部３４についても表面リーク電流を低減することができる。

［第３実施形態］
図１６は、第３実施形態による例示的な窒化物半導体装置１０Ｂの概略回路図である。第３実施形態は、第１実施形態の窒化物半導体装置１０（図１参照）のステップ部３８の形状を変更したものであり、その他の構成は第２実施形態と同様である。以下では、第１実施形態と相違する構成を中心に第３実施形態を説明し、同様な構成については同一符号を付して説明を省略する。

図１５に示されるように、第２実施形態では、ステップ部３８（図１参照）は開口部３８Ｘを含む。したがって、ステップ部３８は凹部３６内の領域全体に亘り電子供給層１８を覆っておらず、電子供給層１８の一部が開口部３８Ｘから露出している。なお、ステップ部３８は開口部３８Ｘを含んでいるが、第１ゲート部３２と第２ゲート部３４は電気的に分離されているわけでなく両者は依然として電気的に接続されている。

図１５の例では、ステップ部３８（凹部３６の底）の一部（例えば中央領域）が除去されて開口部３８Ｘが形成されており、ステップ部３８は、第１ゲート部３２に連続する第１ステップ部３８Ａと、第２ゲート部３４に連続する第２ステップ部３８Ｂとを含む。このようにステップ部３８の一部が除去された構成でも、ゲート層２２の実質的なゲート長を短くする効果は依然として得られる。

第３実施形態の窒化物半導体装置１０Ｂは、第１実施形態の窒化物半導体装置１０で得られる利点（１－１）および（１－３）～（１－９）に加えて、さらに以下の利点を有する。

（３－１）ステップ部３８は、電子供給層１８の一部を露出する開口部３８Ｘを含む。この構成によれば、開口部３８Ｘの位置でステップ部３８が存在しないため、開口部３８Ｘの直下の領域の２ＤＥＧ２０のキャリア濃度を高めて当該領域の抵抗を低減することができる。これにより、オン抵抗を低減する効果を高めることができる。

（３－２）ステップ部３８は、第１ゲート部３２に連続する第１ステップ部３８Ａと、第２ゲート部３４に連続する第２ステップ部３８Ｂとを含む。この構成によれば、第１および第２ステップ部３８Ａ，３８Ｂの存在により、第１および第２ゲート部３２，３４の端部における電界集中を緩和することができる。

［変更例］
上記各実施形態は、以下のように変更して実施することができる。また、上記実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。

・窒化物半導体はＧａＮに限定されない。窒化物半導体の代表例としては、ＧａＮの他に、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）が挙げられる。これらは、一般には、Ａｌ_ｘＩｎ_ｙＧａ_{１－ｘ－ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。

・上記各実施形態では、第１および第２ゲート部３２，３４が外側ゲートサイドスペース３２２Ａ，３４２Ａをそれぞれ有していたが、外側ゲートサイドスペース３２２Ａ，３４２Ａを有していなくてもよい。すなわち、第１電極長さＬＭ１は第１ゲート長さＬＧ１と同じでもよく、したがって、第１電極長さＬＭ１は第１ゲート長さＬＧ１以下であってもよい。同様に、第２電極長さＬＭ２は第２ゲート長さＬＧ２と同じでもよく、したがって、第２電極長さＬＭ２は第２ゲート長さＬＧ２以下であってもよい。

・上記各実施形態では、第１ゲート部３２上の第１ゲート電極部５２と第２ゲート部３４上の第２ゲート電極部５４とが凹部３６（ステップ部３８）に対して対称関係に配置されているが、非対称関係に配置されてもよい。例えば、第１ゲート部３２の上面３２２が外側ゲートサイドスペース３２２Ａおよび内側ゲートサイドスペース３２２Ｂの両方を有し、第２ゲート部３４の上面３４２が外側ゲートサイドスペース３４２Ａのみを有していてもよい。

・上記各実施形態では、ゲート層２２はソース側延在部４２およびドレイン側延在部４４を有しているが、ソース側延在部４２およびドレイン側延在部４４を有していなくてもよい。

本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、例えば、「第１要素が第２要素上に実装される」という表現は、或る実施形態では第１要素が第２要素に接触して第２要素上に直接配置され得るが、他の実施形態では第１要素が第２要素に接触することなく第２要素の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１要素と第２要素との間に他の要素が形成される構造を排除しない。

本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。

本開示で使用される「第１～」、「第２～」などの数詞は単に構成部品を明確に区別するために用いたものであり、必ずしも順番どおりの構成部品を備えることが必須とされるものではない。

［付記］
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。

（付記１）
窒化物半導体によって構成された電子走行層（１６）と、
前記電子走行層（１６）の上に設けられ、前記電子走行層（１６）よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層（１８）と、
前記電子供給層（１８）の上に設けられ、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層（２２）と、
前記ゲート層（２２）の上に設けられたゲート電極（２４）と、
前記電子供給層（１８）の上に設けられたソース電極（２８）およびドレイン電極（３０）と、を備え、
前記ゲート層（２２）は、
第１方向に凹部（３６）を隔てて互いに離間した第１ゲート部（３２）および第２ゲート部（３４）と、
前記第１ゲート部（３２）および前記第２ゲート部（３４）よりも薄い厚さを有し、前記第１ゲート部（３２）と前記第２ゲート部（３４）との間に前記凹部（３６）を画定するステップ部（３８）と、
を含み、
前記ゲート電極（２４）は、
前記第１ゲート部（３２）の上に設けられた第１ゲート電極部（５２）と、
前記第２ゲート部（３４）の上に設けられた第２ゲート電極部（５４）と、
を含む、窒化物半導体装置（１０；１０Ａ；１０Ｂ）。

（付記２）
前記ステップ部（３８）は、前記凹部（３６）内の領域全体に亘り形成されている、付記１に記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ）。

（付記３）
前記第１ゲート部（３２）は、前記第１方向に第１ゲート長さ（ＬＧ１）を有し、
前記第２ゲート部（３４）は、前記第１方向に第２ゲート長さ（ＬＧ２）を有し、
前記ステップ部（３８）は、前記第１方向に前記第１ゲート部（３２）から前記第２ゲート部（３４）までステップ長さ（ＬＳ）を有して連続的に形成されており、
前記第１ゲート長さ（ＬＧ１）および前記第２ゲート長さ（ＬＧ２）は各々、前記ステップ長さ（ＬＳ）未満である、付記１または２に記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ）。

（付記４）
前記第１ゲート長さ（ＬＧ１）および前記第２ゲート長さ（ＬＧ２）は各々、前記ステップ長さ（ＬＳ）の１／２未満である、付記３に記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ）。

（付記５）
前記第１ゲート部（３２）は、前記第１方向に第１ゲート長さ（ＬＧ１）を有し、
前記第１ゲート電極部（５２）は、前記第１方向に第１電極長さ（ＬＭ１）を有し、
前記第１電極長さ（ＬＭ１）は、前記第１ゲート長さ（ＬＧ１）未満であり、
前記第２ゲート部（３４）は、前記第１方向に第２ゲート長さ（ＬＧ２）を有し、
前記第２ゲート電極部（５４）は、前記第１方向に第２電極長さ（ＬＭ２）を有し、
前記第２電極長さ（ＬＭ２）は、前記第２ゲート長さ（ＬＧ２）未満である、付記１～４のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ）。

（付記６）
前記第１ゲート部（３２）は、前記第１ゲート電極部（５２）が位置する上面（３２２）と、前記凹部（３６）の第１側壁を形成する内側側面（３２４）と、前記内側側面（３２４）と反対側の外側側面（３２６）とを含み、
前記第１ゲート部（３２）の上面（３２２）は、前記第１ゲート電極部（５２）から露出し且つ前記第１方向において前記第１ゲート電極部（５２）と前記第１ゲート部（３２）の外側側面（３２６）との間に位置する外側ゲートサイドスペース（３２２Ａ）を含む、付記１～５のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ）。

（付記７）
前記第１ゲート電極部（５２）は、平面視において前記第１ゲート部（３２）の内側側面（３２４）と同一位置に形成された内側側面（５２２）を含む、付記６に記載の窒化物半導体装置（１０；１０Ｂ）。

（付記８）
前記第１ゲート部（３２）の上面（３２２）は、前記第１ゲート電極部（５２）から露出し且つ前記第１方向において前記第１ゲート電極部（５２）と前記第１ゲート部（３２）の内側側面（３２４）との間に位置する内側ゲートサイドスペース（３２２Ｂ）を含む、付記６に記載の窒化物半導体装置（１０Ａ）。

（付記９）
前記外側ゲートサイドスペース（３２２Ａ）は、前記第１方向において前記内側ゲートサイドスペース（３２２Ｂ）よりも長い、付記８に記載の窒化物半導体装置（１０Ａ）。

（付記１０）
前記外側ゲートサイドスペース（３２２Ａ）の長さは、１５ｎｍ以上１００ｎｍ以下であり、
前記内側ゲートサイドスペース（３２２Ｂ）の長さは、０よりも大きく１５ｎｍ以下である、付記８に記載の窒化物半導体装置（１０Ａ）。

（付記１１）
前記第２ゲート部（３４）は、前記第２ゲート電極部（５４）が位置する上面（３４２）と、前記第１側壁に対向する前記凹部（３６）の第２側壁を形成する内側側面（３４４）と、前記第２ゲート部（３４）の内側側面（３４４）と反対側の外側側面（３４６）とを含み、
前記第２ゲート部（３４）の上面（３４２）は、前記第２ゲート電極部（５４）から露出し且つ前記第１方向において前記第２ゲート電極部（５４）と前記第２ゲート部（３４）の外側側面（３４６）との間に位置する外側ゲートサイドスペース（３４２Ａ）を含む、付記６～８のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ）。

（付記１２）
前記第１ゲート電極部（５２）は、平面視において前記第１ゲート部（３２）の内側側面（３２４）と同一位置に形成された内側側面（５２２）を含み、
前記第２ゲート電極部（５４）は、平面視において前記第２ゲート部（３４）の内側側面（３４４）と同一位置に形成された内側側面（５４２）を含む、付記１１に記載の窒化物半導体装置（１０；１０Ｂ）。

（付記１３）
前記第１ゲート部（３２）の上面（３２２）は、前記第１ゲート電極部（５２）から露出し且つ前記第１方向において前記第１ゲート電極部（５２）と前記第１ゲート部（３２）の内側側面（３２４）との間に位置する内側ゲートサイドスペース（３２２Ｂ）を含み、
前記第２ゲート部（３４）の上面（３４２）は、前記第２ゲート電極部（５４）から露出し且つ前記第１方向において前記第２ゲート電極部（５４）と前記第２ゲート部（３４）の内側側面（３４４）との間に位置する内側ゲートサイドスペース（３４２Ｂ）を含む、付記１１に記載の窒化物半導体装置（１０Ａ）。

（付記１４）
前記第１ゲート部（３２）の前記外側ゲートサイドスペース（３２２Ａ）は、前記第１方向において前記第１ゲート部（３２）の前記内側ゲートサイドスペース（３２２Ｂ）よりも長く、
前記第２ゲート部（３４）の前記外側ゲートサイドスペース（３４２Ａ）は、前記第１方向において前記第２ゲート部（３４）の前記内側ゲートサイドスペース（３４２Ｂ）よりも長い、付記１３に記載の窒化物半導体装置（１０Ａ）。

（付記１５）
前記第１ゲート部（３２）および前記第２ゲート部（３４）の各々の前記外側ゲートサイドスペース（３２２Ａ；３４２Ａ）の長さは、１５ｎｍ以上１００ｎｍ以下であり、
前記第１ゲート部（３２）および前記第２ゲート部（３４）の各々の前記内側ゲートサイドスペース（３２２Ｂ；３４２Ｂ）の長さは、０よりも大きく１５ｎｍ以下である、付記１３に記載の窒化物半導体装置（１０Ａ）。

（付記１６）
前記ステップ部（３８）は、前記第１方向に５００ｎｍ以上１μｍ以下の長さを有する、付記１～１５のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ）。

（付記１７）
前記第１ゲート部（３２）および前記第２ゲート部（３４）は各々、前記第１方向に２００ｎｍ以上３００ｎｍ以下の長さを有する、付記１～１６のうちのいずれか一項に記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ）。

（付記１８）
前記第２ゲート部（３４）は、前記第１方向において前記第１ゲート部（３２）よりも前記ドレイン電極（３０）寄りに位置し、
前記第２ゲート部（３４）は、前記第１方向において前記第１ゲート部（３２）よりも長い、付記１～１７のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ）。

（付記１９）
前記第１ゲート電極部（５２）および前記第２ゲート電極部（５４）は各々、前記第１方向に１００ｎｍ以上２００ｎｍ以下の長さを有する、付記１～１８のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ）。

（付記２０）
前記ステップ部（３８）は、０よりも大きく３０ｎｍ以下の厚さを有する、付記１～１９のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ）。

（付記２１）
前記ゲート層（２２）はさらに、
前記第１ゲート部（３２）に対して前記凹部（３６）とは反対側に位置し、前記第１方向において前記第１ゲート部（３２）から前記ソース電極（２８）に向かって延在するソース側延在部（４２）と、
前記第２ゲート部（３４）に対して前記凹部（３６）とは反対側に位置し、前記第１方向において前記第２ゲート部（３４）から前記ドレイン電極（３０）に向かって延在するドレイン側延在部（４４）と、
を含む、付記１～２０のうちのいずれか一つに記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ）。

（付記２２）
前記ステップ部（３８）は、前記ソース側延在部（４２）および前記ドレイン側延在部（４２）の各々よりも薄い厚さを有する、付記２１に記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ）。

（付記２３）
前記ドレイン側延在部（４４）は、前記第１方向において前記ソース側延在部（４２）よりも長く、
前記ソース側延在部（４２）は、前記第１方向において前記ステップ部（３８）よりも短い、付記２１または２２に記載の窒化物半導体装置（１０；１０Ａ；１０Ｂ）。

以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。

１０，１０Ａ，１０Ｂ…窒化物半導体装置
１２…半導体基板
１４…バッファ層
１６…電子走行層
１８…電子供給層
２０…二次元電子ガス（２ＤＥＧ）
２２…ゲート層
２４…ゲート電極
２８…ソース電極
３０…ドレイン電極
３２…第１ゲート部
３２２Ａ…外側ゲートサイドスペース
３２２Ｂ…内側ゲートサイドスペース
３４…第２ゲート部
３４２Ａ…外側ゲートサイドスペース
３４２Ｂ…内側ゲートサイドスペース
３６…凹部
３８…ステップ部
４２…ソース側延在部
４４…ドレイン側延在部
５２…第１ゲート電極部
５４…第２ゲート電極部
ＬＧ１…第１ゲート長さ
ＬＧ２…第２ゲート長さ
ＬＳ…ステップ長さ
ＴＳ…ステップ厚さ
Ｌ１Ａ…外側ゲートサイドスペースの長さ
Ｌ２Ａ…外側ゲートサイドスペースの長さ
Ｌ１Ｂ…内側ゲートサイドスペースの長さ
Ｌ２Ｂ…内側ゲートサイドスペースの長さ
ＬＭ１…第１電極長さ
ＬＭ２…第２電極長さ

Claims (20)

1. 窒化物半導体によって構成された電子走行層と、
   前記電子走行層の上に設けられ、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、
   前記電子供給層の上に設けられ、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、
   前記ゲート層の上に設けられたゲート電極と、
   前記電子供給層の上に設けられたソース電極およびドレイン電極と、を備え、
   前記ゲート層は、
   第１方向に凹部を隔てて互いに離間した第１ゲート部および第２ゲート部と、
   前記第１ゲート部および前記第２ゲート部よりも薄い厚さを有し、前記第１ゲート部と前記第２ゲート部との間に前記凹部を画定するステップ部と、
   を含み、
   前記ゲート電極は、
   前記第１ゲート部の上に設けられた第１ゲート電極部と、
   前記第２ゲート部の上に設けられた第２ゲート電極部と、
   を含む、窒化物半導体装置。
2. 前記ステップ部は、前記凹部内の領域全体に亘り形成されている、請求項１に記載の窒化物半導体装置。
3. 前記第１ゲート部は、前記第１方向に第１ゲート長さを有し、
   前記第２ゲート部は、前記第１方向に第２ゲート長さを有し、
   前記ステップ部は、前記第１方向に前記第１ゲート部から前記第２ゲート部までステップ長さを有して連続的に形成されており、
   前記第１ゲート長さおよび前記第２ゲート長さは各々、前記ステップ長さ未満である、請求項１に記載の窒化物半導体装置。
4. 前記第１ゲート長さおよび前記第２ゲート長さは各々、前記ステップ長さの１／２未満である、請求項３に記載の窒化物半導体装置。
5. 前記第１ゲート部は、前記第１方向に第１ゲート長さを有し、
   前記第１ゲート電極部は、前記第１方向に第１電極長さを有し、
   前記第１電極長さは、前記第１ゲート長さ未満であり、
   前記第２ゲート部は、前記第１方向に第２ゲート長さを有し、
   前記第２ゲート電極部は、前記第１方向に第２電極長さを有し、
   前記第２電極長さは、前記第２ゲート長さ未満である、請求項１に記載の窒化物半導体装置。
6. 前記第１ゲート部は、前記第１ゲート電極部が位置する上面と、前記凹部の第１側壁を形成する内側側面と、前記内側側面と反対側の外側側面とを含み、
   前記第１ゲート部の上面は、前記第１ゲート電極部から露出し且つ前記第１方向において前記第１ゲート電極部と前記第１ゲート部の外側側面との間に位置する外側ゲートサイドスペースを含む、請求項１に記載の窒化物半導体装置。
7. 前記第１ゲート電極部は、平面視において前記第１ゲート部の内側側面と同一位置に形成された内側側面を含む、請求項６に記載の窒化物半導体装置。
8. 前記第１ゲート部の上面は、前記第１ゲート電極部から露出し且つ前記第１方向において前記第１ゲート電極部と前記第１ゲート部の内側側面との間に位置する内側ゲートサイドスペースを含む、請求項６に記載の窒化物半導体装置。
9. 前記外側ゲートサイドスペースは、前記第１方向において前記内側ゲートサイドスペースよりも長い、請求項８に記載の窒化物半導体装置。
10. 前記外側ゲートサイドスペースの長さは、１５ｎｍ以上１００ｎｍ以下であり、
    前記内側ゲートサイドスペースの長さは、０よりも大きく１５ｎｍ以下である、請求項８に記載の窒化物半導体装置。
11. 前記第２ゲート部は、前記第２ゲート電極部が位置する上面と、前記第１側壁に対向する前記凹部の第２側壁を形成する内側側面と、前記第２ゲート部の内側側面と反対側の外側側面とを含み、
    前記第２ゲート部の上面は、前記第２ゲート電極部から露出し且つ前記第１方向において前記第２ゲート電極部と前記第２ゲート部の外側側面との間に位置する外側ゲートサイドスペースを含む、請求項６に記載の窒化物半導体装置。
12. 前記第１ゲート電極部は、平面視において前記第１ゲート部の内側側面と同一位置に形成された内側側面を含み、
    前記第２ゲート電極部は、平面視において前記第２ゲート部の内側側面と同一位置に形成された内側側面を含む、請求項１１に記載の窒化物半導体装置。
13. 前記第１ゲート部の上面は、前記第１ゲート電極部から露出し且つ前記第１方向において前記第１ゲート電極部と前記第１ゲート部の内側側面との間に位置する内側ゲートサイドスペースを含み、
    前記第２ゲート部の上面は、前記第２ゲート電極部から露出し且つ前記第１方向において前記第２ゲート電極部と前記第２ゲート部の内側側面との間に位置する内側ゲートサイドスペースを含む、請求項１１に記載の窒化物半導体装置。
14. 前記第１ゲート部の前記外側ゲートサイドスペースは、前記第１方向において前記第１ゲート部の前記内側ゲートサイドスペースよりも長く、
    前記第２ゲート部の前記外側ゲートサイドスペースは、前記第１方向において前記第２ゲート部の前記内側ゲートサイドスペースよりも長い、請求項１３に記載の窒化物半導体装置。
15. 前記第１ゲート部および前記第２ゲート部の各々の前記外側ゲートサイドスペースの長さは、１５ｎｍ以上１００ｎｍ以下であり、
    前記第１ゲート部および前記第２ゲート部の各々の前記内側ゲートサイドスペースの長さは、０よりも大きく１５ｎｍ以下である、請求項９に記載の窒化物半導体装置。
16. 前記ステップ部は、前記第１方向に５００ｎｍ以上１μｍ以下の長さを有する、請求項１に記載の窒化物半導体装置。
17. 前記第１ゲート部および前記第２ゲート部は各々、前記第１方向に２００ｎｍ以上３００ｎｍ以下の長さを有する、請求項１に記載の窒化物半導体装置。
18. 前記ステップ部は、０よりも大きく３０ｎｍ以下の厚さを有する、請求項１に記載の窒化物半導体装置。
19. 前記ゲート層はさらに、
    前記第１ゲート部に対して前記凹部とは反対側に位置し、前記第１方向において前記第１ゲート部から前記ソース電極に向かって延在するソース側延在部と、
    前記第２ゲート部に対して前記凹部とは反対側に位置し、前記第１方向において前記第２ゲート部から前記ドレイン電極に向かって延在するドレイン側延在部と、
    を含む、請求項１～１８のうちのいずれか一項に記載の窒化物半導体装置。
20. 前記ステップ部は、前記ソース側延在部および前記ドレイン側延在部の各々よりも薄い厚さを有する、請求項１９に記載の窒化物半導体装置。

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