WO2023218756A1 - アナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法 - Google Patents

アナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法 Download PDF

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digital
correction value
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浩志 吉田
伸一 田辺
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing

Definitions

  • the present technology relates to an analog-to-digital converter. Specifically, the present invention relates to an analog-to-digital converter that corrects errors, an electronic device, and a method for controlling the analog-to-digital converter.
  • ADCs analog to digital converters
  • INL integral non-linearity
  • an ADC has been proposed that models distortion components through training and represents them as nonlinear functions to correct INL errors (for example, see Patent Document 1).
  • the above-mentioned conventional technology attempts to reduce the INL error by using a nonlinear function representing the distortion component.
  • a nonlinear function representing the distortion component.
  • adders and multipliers are required, and there is a problem in that the circuit size of the circuit that performs correction within the ADC becomes large.
  • This technology was created in view of this situation, and its purpose is to reduce the circuit scale of the correction circuit in an analog-to-digital converter that corrects nonlinearity errors.
  • an analog-to-digital conversion circuit that converts an analog signal to a digital signal, and a nonlinear error of the analog-to-digital conversion circuit.
  • an analog-to-digital converter comprising: a correction value table that holds correction values for correcting the digital signal in association with values of the digital signal; and a correction section that corrects the digital signal using the correction value; This is a control method. This brings about the effect that the configuration of the correction section is simplified.
  • a reference voltage generation section that generates a predetermined reference voltage
  • a selection section that selects one of the reference voltage and the input analog input signal and supplies it to the analog-to-digital conversion circuit.
  • a measuring section that calculates the correction value from a measured value of the digital signal corresponding to the reference voltage and a predetermined ideal value. This has the effect that a correction value is generated within the analog-to-digital converter.
  • the output range of the reference voltage generation section may substantially match the input range of the analog-to-digital conversion circuit. This brings about the effect of improving the accuracy of correction.
  • the measuring unit calculates the difference between the measured value and the ideal value as the correction value, and the correction value table holds the correction value for each value of the digital signal. You can. This brings about the effect that errors are corrected with high precision.
  • the value of the digital signal is divided into a predetermined number of ranges, and the measurement unit calculates a representative value of the difference between the measured value and the ideal value within the range for each range.
  • the correction value may be calculated as the correction value, and the correction value table may hold the correction value for each range. This brings about the effect that the size of the correction value table is reduced.
  • the digital signal is further provided with a multiplier that sign-extends the digital signal by multiplication and supplies it to the correction section, and the measurement section is configured to calculate an integrated value of the difference between the measured value and the ideal value.
  • the correction value may be calculated by dividing by a predetermined divisor. This brings about the effect of improving the resolution of the analog-to-digital converter.
  • the resolution of the analog-to-digital conversion circuit is n bits, where n is an integer, and the multiplier multiplies the digital signal by 2 m , where m is an integer, and integrates the difference.
  • the number of times is 2 (k+m) where k is an integer, and the divisor may be 2 k . This brings about the effect that the bit width of the digital signal is expanded by m bits.
  • a second aspect of the present technology includes an analog-to-digital conversion circuit that converts an analog signal into a digital signal, and a correction value for correcting nonlinearity errors of the analog-to-digital conversion circuit that corresponds to the value of the digital signal.
  • an electronic device comprising: a correction value table attached and held; a correction section that corrects the digital signal using the correction value; and a signal processing section that performs predetermined processing on the corrected digital signal. . This brings about the effect that the configuration of the correction section in the electronic device is simplified.
  • FIG. 1 is a block diagram illustrating a configuration example of a receiving device according to a first embodiment of the present technology.
  • FIG. 2 is a block diagram illustrating a configuration example of an analog-to-digital converter in the first embodiment of the present technology.
  • FIG. 2 is a block diagram and a circuit diagram illustrating a configuration example of a reference voltage generation section in a first embodiment of the present technology.
  • FIG. 3 is a diagram for explaining a method for adjusting the output range of the reference voltage generation section in the first embodiment of the present technology.
  • FIG. 2 is a block diagram illustrating a configuration example of a measuring section in the first embodiment of the present technology.
  • FIG. 3 is a diagram showing correction examples and correction values corresponding to indexes 0 to 15 in the first embodiment of the present technology.
  • FIG. 7 is a diagram showing correction examples and correction values corresponding to indexes 16 to 31 in the first embodiment of the present technology.
  • FIG. 7 is a diagram showing correction examples and correction values corresponding to indexes 32 to 47 in the first embodiment of the present technology.
  • FIG. 7 is a diagram showing correction examples and correction values corresponding to indexes 48 to 63 in the first embodiment of the present technology.
  • FIG. 3 is a diagram showing correction examples and correction values corresponding to indexes 0 to 15 in the first embodiment of the present technology.
  • FIG. 7 is a diagram showing correction examples and correction values corresponding to indexes 16 to 31 in the first embodiment of the present technology.
  • FIG. 7 is a diagram showing correction examples and correction values corresponding to indexes 32 to 47 in the first embodiment of the present technology.
  • FIG. 7 is a diagram showing correction examples and correction values corresponding to indexes 48
  • FIG. 3 is a diagram illustrating an example of the relationship between the INL component and SINAD (Signal-to-Noise And Distortion ratio) in the first embodiment of the present technology. It is a figure which shows an example of the frequency characteristic before correction
  • FIG. 3 is a diagram showing an example of an INL component and a correction value corresponding to an input signal in the first embodiment of the present technology.
  • FIG. 3 is a diagram for explaining the effect of correction in the first embodiment of the present technology.
  • FIG. 3 is a diagram showing an example of an AD conversion error corresponding to an input signal in the first embodiment of the present technology.
  • FIG. 2 is a block diagram illustrating a configuration example of an analog-to-digital converter according to a second embodiment of the present technology.
  • FIG. 3 is a block diagram illustrating a configuration example of a measuring section in a second embodiment of the present technology. It is a flow chart which shows an example of operation of an analog-to-digital converter in a 2nd embodiment of this art. It is a flow chart which shows an example of correction value table generation processing in a 2nd embodiment of this art.
  • FIG. 7 is a diagram showing correction examples and correction values corresponding to indexes 0 to 60 in the second embodiment of the present technology.
  • FIG. 7 is a diagram for explaining the effect of correction in the second embodiment of the present technology.
  • FIG. 7 is a diagram illustrating an example of an AD conversion error corresponding to an input signal in a second embodiment of the present technology.
  • FIG. 3 is a block diagram showing an example of a configuration of a measuring section in a third embodiment of the present technology.
  • FIG. 7 is a diagram showing correction values corresponding to 16 to 31 digital signals in the third embodiment of the present technology.
  • FIG. 7 is a diagram showing correction values corresponding to 32 to 47 digital signals in the third embodiment of the present technology.
  • FIG. 7 is a diagram showing correction values corresponding to 48 to 63 digital signals in the third embodiment of the present technology. It is a figure which shows the example of correction corresponding to index 0 to 15 in 3rd Embodiment of this technique.
  • FIG. 7 is a diagram for explaining the effect of correction in the third embodiment of the present technology. It is a figure showing an example of INL components before and after correction in a 3rd embodiment of this art. It is a figure showing an example of AD conversion error corresponding to an input signal in a 3rd embodiment of this art.
  • First embodiment example of correction using correction values in a correction value table
  • Second embodiment example of sign extension and correction using correction values in a correction value table
  • Third embodiment an example in which a representative value is held as a correction value in a correction value table and correction is performed using the correction value
  • FIG. 1 is a block diagram illustrating a configuration example of a receiving device 100 according to a first embodiment of the present technology.
  • This receiving device 100 is a device for receiving radio signals such as terrestrial digital broadcasting signals, and includes an antenna 110, a tuner 120, a demodulation processing section 130, and a video/audio processing section 140.
  • the demodulation processing section 130 includes an analog-to-digital converter 200 and a demodulation section 131.
  • the video and audio processing section 140 includes a demultiplexing section 141 and a decoder 142.
  • the antenna 110 converts electromagnetic waves from a broadcasting station into RF (Radio Frequency) signals.
  • the tuner 120 converts the RF signal from the antenna 110 into an analog IF (Intermediate Frequency) signal. This tuner 120 supplies the IF signal as an input signal to the analog-to-digital converter 200 via a signal line 129.
  • the analog-to-digital converter 200 converts an input signal (ie, an analog signal) into a digital signal. This analog-to-digital converter 200 supplies a digital signal to the demodulator 131 via a signal line 209.
  • the demodulator 131 performs demodulation processing on the digital signal and supplies it to the demultiplexer 141.
  • the demultiplexer 141 separates the multiplexed video signal and audio signal from the demodulated signal.
  • the decoder 142 decodes a video signal and the like and supplies it to the display 150.
  • analog-to-digital converter 200 is provided in the receiving device 100, the analog-to-digital converter 200 can also be provided in various electronic devices other than the receiving device 100, such as an audio device or an imaging device.
  • the receiving device 100 is an example of an electronic device described in the claims.
  • the demodulation processing section 130 and the video/audio processing section 140 are examples of the signal processing section described in the claims.
  • FIG. 2 is a block diagram showing a configuration example of the analog-to-digital converter 200 in the first embodiment of the present technology.
  • This analog-to-digital converter 200 includes a reference voltage generation section 210, a measurement section 250, a correction value table 261, a multiplexer 262, an analog-to-digital conversion circuit 263, and a correction section 265.
  • the reference voltage generation section 210 generates a reference voltage Vref according to the control signal CTRL from the measurement section 250 and supplies it to the multiplexer 262.
  • a DAC Digital to Analog Converter
  • the reference voltage generation unit 210 generates a multi-step voltage that covers the entire input range of the analog-to-digital conversion circuit 263 as the reference voltage Vref. For example, if the resolution of the analog-to-digital conversion circuit 263 is n bits (n is an integer), 2 n levels of voltages obtained by dividing the input range by 2 n are sequentially generated as the reference voltage Vref.
  • the correction value table 261 holds a correction value INL corr for correcting an integral non-linearity (INL) error of the analog-to-digital conversion circuit 263.
  • INL integral non-linearity
  • the multiplexer 262 selects either the analog input signal Ain from the tuner 120 or the reference voltage Vref according to the mode signal MODE, and supplies the selected signal to the analog-to-digital conversion circuit 263. Note that the multiplexer 262 is an example of a selection unit described in the claims.
  • the mode signal MODE is a signal instructing either the calibration mode or the normal mode, and is input from outside the analog-to-digital converter 200, for example.
  • the calibration mode is a mode in which the analog-to-digital converter 200 measures its own INL error and generates a correction value INL corr .
  • the normal mode is a mode in which the analog-to-digital converter 200 converts the input signal Ain (analog signal) into a digital signal Dout.
  • the multiplexer 262 selects the reference voltage Vref in the calibration mode and selects the input signal Ain in the normal mode.
  • the analog-to-digital conversion circuit 263 converts the analog signal from the multiplexer 262 into a digital signal Dact, and supplies it to the measurement section 250 and the correction section 265.
  • a single slope type ADC Analog to Digital Converter
  • SARADC Sauccessive Approximation Register ADC
  • the digital signal is also supplied to an access circuit (not shown) that accesses the correction value table 261.
  • the access circuit reads the correction value INL corr corresponding to the digital signal from the memory and supplies it to the correction unit 250.
  • the correction unit 265 corrects the digital signal Dact.
  • the correction unit 265 obtains a correction value INL corr corresponding to the value of the digital signal Dact from the correction value table 261 in the normal mode. Then, the correction unit 265 corrects the digital signal Dact using the correction value INL corr , and supplies the corrected digital signal to the demodulation unit 131 as Dout.
  • the measurement unit 250 measures the digital signal Dact and obtains a correction value INL corr .
  • the measuring section 250 controls the reference voltage generating section 210 to sequentially generate 2 n levels of reference voltages Vref. Then, the measurement unit 250 calculates a correction value INL corr from the measured value of the digital signal Dact corresponding to the reference voltage Vref and the ideal value when there is no INL error, and stores it in the correction value table 261.
  • FIG. 3 is a block diagram and a circuit diagram showing a configuration example of the reference voltage generation section 210 in the first embodiment of the present technology.
  • This reference voltage generation section 210 includes, for example, a thermometer code DAC 211 and an R-2R ladder DAC 212.
  • the upper bits of the control signal CTRL are input to the thermometer code DAC 211, and the lower bits are input to the R-2R ladder DAC 212.
  • a plurality of current sources 213, a plurality of switches 214, and a plurality of resistance elements 215 are arranged in these DACs.
  • Current source 213 supplies a constant current. It is assumed that the current value of this current source 213 can be changed by a set value of a register or the like.
  • the switch 214 connects the corresponding current source 213 to either the positive output line or the negative output line, depending on the value of the corresponding bit of the control signal CTRL.
  • the circuit configuration illustrated in the figure generates a positive voltage Vref_p and a negative voltage Vref_n. These differences correspond to the reference voltage Vref.
  • FIG. 4 is a diagram for explaining a method for adjusting the output range of the reference voltage generation section 210 in the first embodiment of the present technology.
  • the output range of the reference voltage generation section 210 can be adjusted by changing the current value of each current source 213. In order to improve the accuracy of correction, it is preferable to make the output range approximately match the input range of the analog-to-digital conversion circuit 263 by adjusting the current value. Specifically, when the control signal CTRL to the reference voltage generation unit 210 is set to "0", the value of the digital signal Dact becomes "0", and when the control signal CTRL is set to full scale, the value of the digital signal Dact becomes "0". Just adjust it so that it is full scale.
  • FIG. 5 is a block diagram illustrating a configuration example of the measurement unit 250 in the first embodiment of the present technology.
  • the measurement section 250 includes a DAC control section 251, an ideal value supply section 252, an adder 253, and a sign inversion section 259.
  • the DAC control unit 251 generates a control signal CTRL[i] for generating a reference voltage Vref[i] corresponding to the index i from the ideal value supply unit 252, and supplies it to the reference voltage generation unit 210.
  • the index i is a value assigned to each of the 2 n levels of reference voltage Vref, and is set to, for example, 0 to 2 n -1.
  • the ideal value supply unit 252 supplies the ideal value D ideal .
  • the ideal value supply section 252 sequentially generates an index i from 0 to 2 n -1 using a counter or the like and supplies it to the DAC control section 251 . Further, the DAC control unit 251 sequentially generates an ideal value D ideal [i] obtained by converting the corresponding reference voltage Vref[i] for each index i, and supplies the ideal value D ideal [i] to the adder 253 . For example, the same value (0 to 2 n ⁇ 1) as the index i is generated as the ideal value D ideal [i].
  • index i and the corresponding ideal value D ideal [i] are not limited to the same value.
  • the adder 253 subtracts the ideal value D ideal [i] from the value (measured value) of the digital signal Dact[i] corresponding to the reference voltage Vref[i], and supplies the result to the sign inverting section 259 .
  • the sign inverter 259 inverts the sign of the subtraction result of the adder 253 and stores it in the correction value table 261 as a correction value INL corr [i].
  • the correction value table 261 holds correction values INL corr [i] in association with index i.
  • the correction value INL corr [i] is a correction value for correcting the digital signal Dact[i] corresponding to index i.
  • the correction unit 265 acquires the corresponding correction value INL corr [i] from the correction value table 261, and sets the correction value INL corr [i] to the value of the digital signal Dact[i]. ] is added. Then, the correction unit 265 outputs the corrected digital signal as Dout.
  • the adder 253 may subtract the ideal value D ideal [i] from the digital signal Dact[i] and supply it as the correction value INL corr [i].
  • the sign inverter 259 is not necessary, and the corrector 265 only needs to subtract the correction value INL corr [i] from the digital signal Dact[i].
  • FIG. 6 is a flowchart illustrating an example of the operation of the analog-to-digital converter 200 in the first embodiment of the present technology. This operation is started, for example, when the power is turned on.
  • the analog-to-digital converter 200 determines whether the current mode is the calibration mode (step S901). If the mode is calibration mode (step S901: Yes), the analog-to-digital converter 200 starts correction value table generation processing (step S910). After the correction value table generation process (step S910) is completed, the calibration mode is switched to the normal mode, and steps S902 and subsequent steps are executed.
  • step S901 determines whether an analog input signal has been input (step S902). If no input signal is input (step S902: No), the analog-to-digital converter 200 repeats step S901.
  • step S902 if the input signal is input (step S902: Yes), the analog-to-digital converter 200 performs AD (Analog to Digital) conversion of the input signal to a digital signal (step S903). Then, the analog-to-digital converter 200 obtains the corresponding correction value from the correction value table 261, and corrects the digital signal using the correction value (step S905). After step S905, the analog-to-digital converter 200 repeats steps S901 and subsequent steps.
  • AD Analog to Digital
  • FIG. 7 is a flowchart illustrating an example of correction value table generation processing in the first embodiment of the present technology.
  • the correction unit 265 in the analog-to-digital converter 200 sets the index i to an initial value (for example, "0") (step S911).
  • the reference voltage generation section 210 generates the reference voltage Vref[i] under the control of the measurement section 250 (step S912).
  • the measurement unit 250 calculates the error D error using the following equation (step S913).
  • D error Dact [i] - D ideal [i] ...Formula 1
  • the measuring unit 250 causes the correction value table 261 to hold the value obtained by inverting the sign of the error D error calculated using Equation 1 as the correction value INL corr [i] (step S914).
  • the measuring unit 250 determines whether the index i is the maximum value (2 n ⁇ 1, etc.) (step S915). If the index i is not the maximum value (step S915: No), the measurement unit 250 increments the index i (step S916), and repeats steps S912 and subsequent steps. On the other hand, if the index i is the maximum value (step S915: Yes), the measurement unit 250 ends the correction value table generation process.
  • FIG. 8 is a diagram showing correction examples and correction values corresponding to indexes 0 to 15 in the first embodiment of the present technology.
  • FIG. 9 is a diagram showing correction examples and correction values corresponding to indexes 16 to 31 in the first embodiment of the present technology.
  • FIG. 10 is a diagram showing correction examples and correction values corresponding to indexes 32 to 47 in the first embodiment of the present technology.
  • FIG. 11 is a diagram showing correction examples and correction values corresponding to indexes 48 to 63 in the first embodiment of the present technology.
  • a indicates a summary of the results of correction
  • b in each indicates a correction value held in the correction value table 261.
  • the resolution of the analog-to-digital converter 200 is assumed to be 6 bits. Note that the resolution is not limited to 6 bits.
  • the correction value table 261 holds correction values INL corr [i] in association with index i.
  • the INL component is shown for reference, but this component is not held in the correction value table 261.
  • the input signal Ain of a in FIG. 8 is a signal standardized to be from "0.000" to "1.000".
  • the correction unit 265 can correct the digital signal by simple calculation.
  • FIG. 12 is a diagram illustrating an example of the relationship between the INL component and SINAD in the first embodiment of the present technology.
  • SINAD is expressed as a ratio of Signal and Noise+Distortion, and Distortion increases in proportion to INL.
  • the vertical axis indicates SINAD
  • the horizontal axis indicates INL component.
  • the dotted line indicates the SINAD characteristic with respect to the INL value
  • the solid line indicates Noise+INL (Distortion 2 shows the SINAD characteristics for
  • the INL component As illustrated in the figure, as the INL component increases, SINAD, which is an index of the performance of the analog-to-digital converter 200, deteriorates. Therefore, by suppressing the INL component, the performance of the analog-to-digital converter 200 can be improved. By correcting using the correction value table 261, the INL component can be suppressed as illustrated in the figure.
  • FIG. 13 is a diagram showing an example of the frequency characteristics before correction when a sine wave signal is input in the first embodiment of the present technology.
  • the horizontal axis indicates the frequency of the sine wave input signal
  • the vertical axis indicates the level of the output signal before correction.
  • third harmonic distortion occurs in the circled portion due to the INL component.
  • FIG. 14 is a diagram showing an example of frequency characteristics after correction when a sine wave signal is input in the first embodiment of the present technology. Since the INL component is suppressed by the correction, the third harmonic distortion in the circled portion can be reduced and SINAD can be improved, as illustrated in the figure.
  • FIGS. 13 and 14 illustrate cases in which third-order harmonic distortion is suppressed
  • harmonic distortion components depend on a correction value table (correction value table 261, etc.) that reflects the characteristics of the INL, and the third-order harmonic distortion is suppressed.
  • SINAD can be improved by correction for all components other than harmonic distortion components.
  • FIG. 15 is a diagram illustrating an example of the INL component and correction value corresponding to the input signal in the first embodiment of the present technology.
  • the vertical axis in the figure shows the INL component or correction value
  • the horizontal axis shows the input signal normalized to a range from "0.0" to "1.0".
  • the dashed line indicates the INL component
  • the solid line indicates the correction value.
  • a correction value having a polarity opposite to that of the INL component is generated.
  • FIG. 16 is a diagram for explaining the effect of correction in the first embodiment of the present technology.
  • the horizontal axis represents an analog input signal standardized to a range from “0.0" to "1.0”
  • the vertical axis represents a digital signal.
  • the coarse dotted line is a straight line indicating an ideal input/output relationship
  • the fine dotted line indicates the locus of the digital signal Dact before correction corresponding to the input signal.
  • the solid line indicates the trajectory of the corrected digital signal Dout corresponding to the input signal.
  • the difference between the ideal value and the value of the digital signal Dact may become large, resulting in an INL error.
  • the value of the digital signal Dout approaches the ideal value, and the INL error can be reduced.
  • FIG. 17 is a diagram illustrating an example of an AD conversion error corresponding to an input signal in the first embodiment of the present technology.
  • the horizontal axis represents an analog input signal standardized to a range from “0.0" to "1.0”
  • the vertical axis represents an AD conversion error.
  • the dashed line indicates the AD conversion error before correction (in other words, Dact-D ideal )
  • the solid line indicates the AD conversion error after correction (in other words, Dout-D ideal ).
  • the error from the ideal value D ideal can be suppressed to within 1LSB (Least Significant Bit) by correction.
  • the correction unit 265 corrects the digital signal using the correction values in the correction value table 261, so that the correction unit 265 corrects the digital signal using the correction value in the correction value table 261.
  • the circuit scale can be reduced.
  • the analog-to-digital converter 200 converts the analog signal into an n-bit code (digital signal Dout), but it may be necessary to improve the correction accuracy.
  • the analog-to-digital converter 200 in this second embodiment differs from the first embodiment in that the correction accuracy is further improved by sign extension.
  • FIG. 18 is a block diagram showing a configuration example of an analog-to-digital converter 200 in the second embodiment of the present technology.
  • the analog-to-digital converter 200 of this second embodiment differs from the first embodiment in that it further includes a multiplier 264.
  • the multiplier 264 multiplies the n-bit digital signal Dact by 2 m (m is an integer). By this multiplication, the bit width of the digital signal is sign-extended from n bits to n+m bits.
  • the expanded digital signal is supplied to the correction unit 265 as a digital signal Dacte.
  • correction unit 265 of the second embodiment corrects the digital signal Dacte using a correction value and outputs it as Doute.
  • FIG. 19 is a block diagram illustrating a configuration example of the measurement unit 250 in the second embodiment of the present technology.
  • the measuring unit 250 of this second embodiment differs from the first embodiment in that it further includes an integrator 254 and a divider 255.
  • the DAC control unit 251 of the second embodiment controls the reference voltage generation unit 210 to repeat the corresponding reference voltage Vref[i] for each index i over 2 m+k (k is an integer) times. Generate.
  • the adder 253 supplies 2 m+k errors D error [i] to the integrator 254 for each index i.
  • the integrator 254 integrates 2 m+k errors D error [i] for each index i. This integrator 254 supplies the calculation result to a divider 255.
  • the divider 255 divides the calculation result of the integrator 254 by 2k .
  • the sign inverter 259 causes the correction value table 261 to hold the value obtained by inverting the sign of the division result as the correction value INL corr [i].
  • the measurement unit 250 can generate a correction value for correcting the expanded digital signal Dacte.
  • FIG. 20 is a flowchart illustrating an example of the operation of the analog-to-digital converter 200 in the second embodiment of the present technology.
  • the operation of the analog-to-digital converter 200 of this second embodiment differs from the first embodiment in that step S904 is further executed and step S920 is executed instead of step S910.
  • step S903 After AD conversion (step S903), the analog-to-digital converter 200 sign-extends the digital signal Dact (step S904), and corrects it with a correction value (step S905).
  • FIG. 21 is a flowchart illustrating an example of correction value table generation processing in the second embodiment of the present technology.
  • the measuring unit 250 sets the index i to the initial value (“0”) (step S921), and sets the index j and the variable Dint to the initial values (“1” and “0”) (step S922).
  • Index j indicates the number of integrations.
  • the reference voltage generation section 210 generates the reference voltage Vref[i] under the control of the measurement section 250 (step S923).
  • the measurement unit 250 calculates the error D error using Equation 1 (step S924).
  • the measuring unit 250 updates Dint with the value obtained by adding the error D error to Dint (step S925).
  • the measuring unit 250 determines whether the index j is the maximum value (such as 2 m+k ) (step S926). If the index j is not the maximum value (step S926: No), the analog-to-digital converter 200 increments the index j (step S927), and repeats steps S923 and subsequent steps.
  • the index j is the maximum value (such as 2 m+k ) (step S926). If the index j is not the maximum value (step S926: No), the analog-to-digital converter 200 increments the index j (step S927), and repeats steps S923 and subsequent steps.
  • step S926 the measuring unit 250 divides Dint by 2 k , and sets the value obtained by inverting the sign of the result as the correction value INL corr [i] in the correction value table. 261 (step S928).
  • the measuring unit 250 determines whether the index i is the maximum value (2 n+m ⁇ 2 m , etc.) (step S929). If the index i is not the maximum value (step S929: No), the measurement unit 250 adds 2 m to the index i (step S930), and repeats steps S922 and subsequent steps. On the other hand, if the index i is the maximum value (step S929: Yes), the measurement unit 250 ends the correction value table generation process.
  • FIG. 22 is a diagram showing correction examples and correction values corresponding to indexes 0 to 60 in the second embodiment of the present technology.
  • FIG. 23 is a diagram showing correction examples and correction values corresponding to the indices 64 to 124 in the second embodiment of the present technology.
  • FIG. 24 is a diagram showing correction examples and correction values corresponding to indexes 128 to 188 in the second embodiment of the present technology.
  • FIG. 25 is a diagram showing correction examples and correction values corresponding to the indexes 192 to 252 in the second embodiment of the present technology.
  • a indicates a summary of the results of correction
  • b in each indicates a correction value held in the correction value table 261.
  • the bit width of the digital signal before expansion is 6 bits
  • the bit width after expansion is 8 bits.
  • the index i values obtained by multiplying each of 0 to 63 by 2 2 and expanding are used.
  • an ideal value obtained by expanding the ideal value D ideal is defined as D ideal .
  • the measurement unit 250 since the measurement unit 250 generates correction values from the digital signal Dact before expansion using Equations 1 and 2, the number of correction values is different from that in the first embodiment, as illustrated in FIGS. 22 to 25. is the same as (2 6 , etc.). Thereby, an increase in the size of the correction value table 261 can be suppressed.
  • FIG. 26 is a diagram for explaining the effect of correction in the second embodiment of the present technology.
  • the horizontal axis represents an analog input signal standardized to a range from "0.0" to "1.0”
  • the vertical axis represents a digital signal.
  • the coarse dotted line is a straight line indicating an ideal input/output relationship
  • the fine dotted line indicates the locus of the uncorrected digital signal Dacte corresponding to the input signal.
  • the solid line indicates the trajectory of the corrected digital signal Doute corresponding to the input signal.
  • the correction accuracy is improved by sign extension, and the INL error can be further reduced.
  • FIG. 27 is a diagram illustrating an example of an AD conversion error corresponding to an input signal in the second embodiment of the present technology.
  • the horizontal axis represents an analog input signal standardized to a range from "0.0" to "1.0”
  • the vertical axis represents an AD conversion error.
  • the dashed line indicates the AD conversion error before correction (in other words, Dacte-D ideale )
  • the solid line indicates the AD conversion error after correction (in other words, Doute-D ideale ).
  • the correction accuracy is improved by sign extension, and the error from the ideal value D ideal can be further suppressed.
  • the digital signal is sign-extended, so that the correction accuracy can be further improved.
  • the measuring unit 250 generates a correction value for each value of the digital signal, but in this configuration, the size of the correction value table 261 increases as the resolution increases. .
  • the analog-to-digital converter 200 in the third embodiment differs from the first embodiment in that the size of the correction value table 261 is reduced.
  • FIG. 28 is a block diagram illustrating a configuration example of the measurement unit 250 in the third embodiment of the present technology.
  • the measurement section 250 of this third embodiment differs from the first embodiment in that it further includes a buffer memory 257 and a representative value acquisition section 258.
  • the adder 253 causes the buffer memory 257 to hold the difference (ie, error D error ) between the ideal value D ideal and the digital signal Dact.
  • the value of the digital signal Dact is divided into multiple ranges. For example, if the value of the digital signal Dact is 0 to 63, those 64 codes are divided into 8 ranges of 8 codes each.
  • the buffer memory 257 holds at least eight errors .
  • the representative value acquisition unit 258 reads out the error D error within the divided range from the buffer memory 257 for each divided range, and acquires their representative values (such as the most frequent value).
  • the sign inverter 259 causes the correction value table 261 to hold a value obtained by inverting the sign of the representative value for each range as a correction value for that range.
  • FIG. 29 is a flowchart illustrating an example of correction value table generation processing in the third embodiment of the present technology.
  • the measuring unit 250 sets the index i to an initial value (“0”) (step S941). Then, the reference voltage generation unit 210 generates the reference voltage Vref[i] (step S942).
  • the measurement unit 250 calculates the error D error [i] using the following equation and stores it in the buffer memory 257 (step S943).
  • D error [i] Dact [i] - D ideal [i] ...Formula 3
  • the measuring unit 250 determines whether the index i is the maximum value (such as 7 or 15) within the divided range (step S944). If i is the maximum value within the range (step S944: Yes), the measurement unit 250 acquires the representative value within the range, and stores the value with its sign inverted as the correction value INL rep in the correction value table 261. (step S945).
  • step S944 determines whether the index i is the maximum value of the entire range (such as 2 n ⁇ 1). (Step S946).
  • step S946 If the index i is not the maximum value (step S946: No), the measurement unit 250 increments the index i (step S947) and repeats steps S942 and subsequent steps. On the other hand, if the index i is the maximum value (step S946: Yes), the measurement unit 250 ends the correction value table generation process.
  • FIG. 30 is a diagram showing correction values corresponding to digital signals from 0 to 15 in the third embodiment of the present technology.
  • FIG. 31 is a diagram showing correction values corresponding to digital signals 16 to 31 in the third embodiment of the present technology.
  • FIG. 32 is a diagram showing correction values corresponding to digital signals 32 to 47 in the third embodiment of the present technology.
  • FIG. 33 is a diagram showing correction values corresponding to digital signals 48 to 63 in the third embodiment of the present technology.
  • the correction values illustrated in FIGS. 30 to 33 are held in the correction value table 261.
  • the values of the digital signal Dact are 0 to 63, which are divided into eight ranges.
  • the error D error is calculated using Equation 3.
  • a value obtained by inverting the sign of these representative values is held in the correction value table 261 as a correction value INL rep corresponding to the range.
  • the correction value INL rep of "0" is held in association with the range of the digital signal Dact from 0 to 7.
  • the size of the correction value table 261 can be adjusted by holding in the correction value table 261 a value obtained by inverting the sign of the representative value of the error within that range as a correction value. can be reduced.
  • FIG. 34 is a diagram showing an example of correction corresponding to indexes 0 to 15 in the third embodiment of the present technology.
  • FIG. 35 is a diagram showing an example of correction corresponding to indexes 16 to 31 in the third embodiment of the present technology.
  • FIG. 36 is a diagram showing an example of correction corresponding to indexes 32 to 47 in the third embodiment of the present technology.
  • FIG. 37 is a diagram showing an example of correction corresponding to indexes 48 to 63 in the third embodiment of the present technology.
  • FIG. 38 is a diagram for explaining the effect of correction in the third embodiment of the present technology.
  • the horizontal axis indicates the input signal
  • the vertical axis indicates the digital signal.
  • the coarse dotted line is a straight line indicating an ideal input/output relationship
  • the fine dotted line indicates the locus of the digital signal Dact before correction corresponding to the input signal.
  • the solid line indicates the trajectory of the corrected digital signal Dout corresponding to the input signal.
  • the INL error can be reduced by correction.
  • FIG. 39 is a diagram showing an example of INL components before and after correction in the third embodiment of the present technology.
  • the vertical axis shows the INL component
  • the horizontal axis shows the input signal.
  • the dotted line indicates the INL component before correction
  • the solid line indicates the INL component after correction. As illustrated in the figure, the INL component is reduced by the correction.
  • FIG. 40 is a diagram illustrating an example of an AD conversion error corresponding to an input signal in the third embodiment of the present technology.
  • the horizontal axis in the figure shows the input signal, and the vertical axis shows the AD conversion error.
  • the dashed line indicates the AD conversion error before correction, and the solid line indicates the AD conversion error after correction.
  • the error from the ideal value D ideal can be suppressed by correction.
  • the correction value table 261 holds, for each range of the digital signal, a value obtained by inverting the sign of the representative error value within that range as a correction value. Therefore, the size of the table can be reduced compared to the first embodiment.
  • An analog-to-digital conversion circuit that converts analog signals to digital signals; a correction value table that stores correction values for correcting nonlinearity errors of the analog-to-digital conversion circuit in association with values of the digital signal;
  • An analog-to-digital converter comprising: a correction section that corrects the digital signal using the correction value.
  • a reference voltage generation unit that generates a predetermined reference voltage; a selection unit that selects one of the reference voltage and the input analog input signal and supplies the selected one to the analog-to-digital conversion circuit;
  • the analog-to-digital converter according to (1) further comprising a measuring section that calculates the correction value from a measured value of the digital signal corresponding to the reference voltage and a predetermined ideal value.
  • the analog-to-digital converter according to (2) wherein the output range of the reference voltage generation section substantially matches the input range of the analog-to-digital conversion circuit.
  • the measuring unit calculates the difference between the measured value and the ideal value as the correction value, The analog-to-digital converter according to (2) or (3), wherein the correction value table holds the correction value for each value of the digital signal.
  • the value of the digital signal is divided into a predetermined number of ranges; The measurement unit determines, for each range, a representative value of the difference between the measured value and the ideal value within the range as the correction value, The analog-to-digital converter according to (2) or (3), wherein the correction value table holds the correction values for each range.
  • (6) further comprising a multiplier that sign-extends the digital signal by multiplication and supplies it to the correction unit;
  • the resolution of the analog-to-digital conversion circuit is n bits, where n is an integer;
  • the multiplier multiplies the digital signal by 2 m , where m is an integer,
  • the number of times the difference is integrated is 2 (k+m) , where k is an integer,
  • an analog-to-digital conversion circuit that converts analog signals to digital signals; a correction value table that stores correction values for correcting nonlinearity errors of the analog-to-digital conversion circuit in association with values of the digital signal; a correction unit that corrects the digital signal using the correction value;
  • An electronic device comprising: a signal processing unit that performs predetermined processing on the corrected digital signal.
  • an analog-to-digital conversion procedure for converting an analog signal into a digital signal; a correction step of correcting the digital signal using the correction value obtained from a correction value table that stores correction values for correcting non-linearity errors of the analog-to-digital conversion circuit in association with the values of the digital signal;
  • a method for controlling an analog-to-digital converter comprising:

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Abstract

補正を行う回路の回路規模を削減する。　アナログデジタル変換器は、アナログデジタル変換回路、補正値テーブル、および、補正部を具備する。このアナログデジタル変換器において、アナログデジタル変換回路は、アナログ信号をデジタル信号に変換する。また、補正値テーブルには、アナログデジタル変換回路の非直線性誤差を補正するための補正値が、デジタル信号の値に対応付けて保持される。補正部は、補正値を用いてデジタル信号を補正する。

Description

アナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法
　本技術は、アナログデジタル変換器に関する。詳しくは、誤差を補正するアナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法に関する。
　従来より、受信装置や撮像装置などの様々な電子装置において、アナログ信号をデジタル信号に変換するためにアナログデジタル変換器（ＡＤＣ：Analog to Digital Converter）が用いられている。このＡＤＣの入力信号（すなわち、アナログ信号）と出力信号（すなわち、デジタル信号）との間の関係を表す軌跡は、様々な要因により直線からずれてしまうことがある。このずれによる誤差は、積分非直線性（ＩＮＬ：integral non-linearity）誤差と呼ばれる。例えば、トレーニングにより歪みの成分をモデル化して非線形関数で表し、ＩＮＬ誤差を補正するＡＤＣが提案されている（例えば、特許文献１参照。）。
特表２００７－５２１７４３号公報
　上述の従来技術では、歪みの成分を表す非線形関数を用いることにより、ＩＮＬ誤差の低減を図っている。しかしながら、非線形関数を用いる場合、多数の加算器や乗算器が必要となり、ＡＤＣ内で補正を行う回路の回路規模が大きくなってしまう、という問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、非直線性誤差を補正するアナログデジタル変換器において、補正を行う回路の回路規模を削減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、上記アナログデジタル変換回路の非直線性誤差を補正するための補正値を上記デジタル信号の値に対応付けて保持する補正値テーブルと、上記補正値を用いて上記デジタル信号を補正する補正部とを具備するアナログデジタル変換器、および、その制御方法である。これにより、補正部の構成が簡素化するという作用をもたらす。
　また、この第１の側面において、所定の基準電圧を生成する基準電圧生成部と、上記基準電圧と入力されたアナログの入力信号との一方を選択して上記アナログデジタル変換回路に供給する選択部と、上記基準電圧に対応する上記デジタル信号の測定値と所定の理想値とから上記補正値を求める測定部とをさらに具備してもよい。これにより、アナログデジタル変換器内で補正値が生成されるという作用をもたらす。
　また、上記基準電圧生成部の出力レンジは、上記アナログデジタル変換回路の入力レンジと略一致していてもよい。これにより、補正の精度が向上するという作用をもたらす。
　また、この第１の側面において、上記測定部は、上記測定値と上記理想値との差分を上記補正値として求め、上記補正値テーブルは、上記デジタル信号の値ごとに上記補正値を保持してもよい。これにより、誤差が高精度で補正されるという作用をもたらす。
　また、この第１の側面において、上記デジタル信号の値は、所定数の範囲に分割され、上記測定部は、上記範囲ごとに当該範囲内の上記測定値および上記理想値の差分の代表値を上記補正値として求め、上記補正値テーブルは、上記範囲ごとに上記補正値を保持してもよい。これにより、補正値テーブルのサイズが削減されるという作用をもたらす。
　また、この第１の側面において、上記デジタル信号を乗算により符号拡張して上記補正部に供給する乗算器をさらに具備し、上記測定部は、上記測定値と上記理想値との差分の積算値を所定の除数により除算した値を上記補正値として演算してもよい。これにより、アナログデジタル変換器の分解能が向上するという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換回路の分解能は、ｎを整数としてｎビットであり、上記乗算器は、ｍを整数として２ｍを上記デジタル信号に乗算し、上記差分の積算回数は、ｋを整数として２（ｋ＋ｍ）であり、上記除数は、２ｋであってもよい。これにより、デジタル信号のビット幅がｍビット分、拡張されるという作用をもたらす。
　また、本技術の第２の側面は、アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、上記アナログデジタル変換回路の非直線性誤差を補正するための補正値を上記デジタル信号の値に対応付けて保持する補正値テーブルと、上記補正値を用いて上記デジタル信号を補正する補正部と、上記補正されたデジタル信号に対して所定の処理を行う信号処理部とを具備する電子装置である。これにより、電子装置内の補正部の構成が簡素化するという作用をもたらす。
本技術の第１の実施の形態における受信装置の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるアナログデジタル変換器の一構成例を示すブロック図である。 本技術の第１の実施の形態における基準電圧生成部の一構成例を示すブロック図および回路図である。 本技術の第１の実施の形態における基準電圧生成部の出力レンジの調整方法を説明するための図である。 本技術の第１の実施の形態における測定部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるアナログデジタル変換器の動作の一例を示すフローチャートである。 本技術の第１の実施の形態における補正値テーブル生成処理の一例を示すフローチャートである。 本技術の第１の実施の形態におけるインデックス０乃至１５に対応する補正例および補正値を示す図である。 本技術の第１の実施の形態におけるインデックス１６乃至３１に対応する補正例および補正値を示す図である。 本技術の第１の実施の形態におけるインデックス３２乃至４７に対応する補正例および補正値を示す図である。 本技術の第１の実施の形態におけるインデックス４８乃至６３に対応する補正例および補正値を示す図である。 本技術の第１の実施の形態におけるＩＮＬ成分とＳＩＮＡＤ（Signal-to-Noise And Distortion ratio）との関係の一例を示す図である。 本技術の第１の実施の形態における正弦波信号を入力した際の、補正前の周波数特性の一例を示す図である。 本技術の第１の実施の形態における正弦波信号を入力した際の、補正後の周波数特性の一例を示す図である。 本技術の第１の実施の形態における入力信号に対応するＩＮＬ成分および補正値の一例を示す図である。 本技術の第１の実施の形態における補正による効果を説明するための図である。 本技術の第１の実施の形態における入力信号に対応するＡＤ変換誤差の一例を示す図である。 本技術の第２の実施の形態におけるアナログデジタル変換器の一構成例を示すブロック図である。 本技術の第２の実施の形態における測定部の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるアナログデジタル変換器の動作の一例を示すフローチャートである。 本技術の第２の実施の形態における補正値テーブル生成処理の一例を示すフローチャートである。 本技術の第２の実施の形態におけるインデックス０乃至６０に対応する補正例および補正値を示す図である。 本技術の第２の実施の形態におけるインデックス６４乃至１２４に対応する補正例および補正値を示す図である。 本技術の第２の実施の形態におけるインデックス１２８乃至１８８に対応する補正例および補正値を示す図である。 本技術の第２の実施の形態におけるインデックス１９２乃至２５２に対応する補正例および補正値を示す図である。 本技術の第２の実施の形態における補正による効果を説明するための図である。 本技術の第２の実施の形態における入力信号に対応するＡＤ変換誤差の一例を示す図である。 本技術の第３の実施の形態における測定部の一構成例を示すブロック図である。 本技術の第３の実施の形態における補正値テーブル生成処理の一例を示すフローチャートである。 本技術の第３の実施の形態における０乃至１５のデジタル信号に対応する補正値を示す図である。 本技術の第３の実施の形態における１６乃至３１のデジタル信号に対応する補正値を示す図である。 本技術の第３の実施の形態における３２乃至４７のデジタル信号に対応する補正値を示す図である。 本技術の第３の実施の形態における４８乃至６３のデジタル信号に対応する補正値を示す図である。 本技術の第３の実施の形態におけるインデックス０乃至１５に対応する補正例を示す図である。 本技術の第３の実施の形態におけるインデックス１６乃至３１に対応する補正例を示す図である。 本技術の第３の実施の形態におけるインデックス３２乃至４７に対応する補正例を示す図である。 本技術の第３の実施の形態におけるインデックス４８乃至６３に対応する補正例を示す図である。 本技術の第３の実施の形態における補正による効果を説明するための図である。 本技術の第３の実施の形態における補正前後のＩＮＬ成分の一例を示す図である。 本技術の第３の実施の形態における入力信号に対応するＡＤ変換誤差の一例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（補正値テーブルの補正値を用いて補正する例）
　２．第２の実施の形態（符号拡張し、補正値テーブルの補正値を用いて補正する例）
　３．第３の実施の形態（代表値を補正値として補正値テーブルに保持し、補正値を用いて補正する例）
　＜１．第１の実施の形態＞
　［電子装置の構成例］
　図１は、本技術の第１の実施の形態における受信装置１００の一構成例を示すブロック図である。この受信装置１００は、地上デジタル放送信号などの無線信号を受信するための装置であり、アンテナ１１０、チューナー１２０、復調処理部１３０、および、映像音声処理部１４０を備える。また、復調処理部１３０は、アナログデジタル変換器２００および復調部１３１を備える。映像音声処理部１４０は、多重分離部１４１およびデコーダ１４２を備える。
　アンテナ１１０は、放送局からの電磁波をＲＦ（Radio Frequency）信号に変換するものである。チューナー１２０は、アンテナ１１０からのＲＦ信号をアナログのＩＦ（Intermediate Frequency）信号に変換するものである。このチューナー１２０は、ＩＦ信号を入力信号としてアナログデジタル変換器２００に信号線１２９を介して供給する。
　アナログデジタル変換器２００は、入力された入力信号（すなわち、アナログ信号）をデジタル信号に変換するものである。このアナログデジタル変換器２００は、デジタル信号を復調部１３１に信号線２０９を介して供給する。
　復調部１３１は、デジタル信号に対して復調処理を行い、多重分離部１４１に供給するものである。多重分離部１４１は、復調された信号から、多重化された映像信号や音声信号を分離するものである。デコーダ１４２は、映像信号等をデコードしてディスプレイ１５０に供給するものである。
　なお、受信装置１００にアナログデジタル変換器２００を設けているが、音響装置や撮像装置など、受信装置１００以外の各種の電子装置に、アナログデジタル変換器２００を設けることもできる。なお、受信装置１００は、特許請求の範囲に記載の電子装置の一例である。また、復調処理部１３０および映像音声処理部１４０は、特許請求の範囲に記載の信号処理部の一例である。
　［アナログデジタル変換器の構成例］
　図２は、本技術の第１の実施の形態におけるアナログデジタル変換器２００の一構成例を示すブロック図である。このアナログデジタル変換器２００は、基準電圧生成部２１０、測定部２５０、補正値テーブル２６１、マルチプレクサ２６２、アナログデジタル変換回路２６３および補正部２６５を備える。
　基準電圧生成部２１０は、測定部２５０からの制御信号ＣＴＲＬに従って、基準電圧Ｖｒｅｆを生成し、マルチプレクサ２６２に供給するものである。基準電圧生成部２１０として、例えば、ＤＡＣ（Digital to Analog Converter）が用いられる。また、基準電圧生成部２１０により、アナログデジタル変換回路２６３の入力レンジ全体をカバーする多段階の電圧が基準電圧Ｖｒｅｆとして生成される。例えば、アナログデジタル変換回路２６３の分解能をｎ（ｎは、整数）ビットとすると、その入力レンジを２ｎで分割した２ｎ段階の電圧が基準電圧Ｖｒｅｆとして順に生成される。
　補正値テーブル２６１は、アナログデジタル変換回路２６３の積分非直線性（ＩＮＬ：Integral Non-Linearity）誤差を補正するための補正値ＩＮＬｃｏｒｒを保持するものである。アナログデジタル変換回路２６３の分解能をｎビットとすると、ｎビットのコードが、デジタル信号Ｄａｃｔとして生成され、それらのコードの値は、例えば、０乃至２ｎ－１となる。これらの値ごとに、その値を補正するための補正値ＩＮＬｃｏｒｒが保持される。
　マルチプレクサ２６２は、モード信号ＭＯＤＥに従って、チューナー１２０からのアナログの入力信号Ａｉｎと、基準電圧Ｖｒｅｆとのいずれかを選択し、アナログデジタル変換回路２６３に供給するものである。なお、マルチプレクサ２６２は、特許請求の範囲に記載の選択部の一例である。
　ここで、モード信号ＭＯＤＥは、キャリブレーションモードおよび通常モードのいずれかを指示する信号であり、例えば、アナログデジタル変換器２００の外部から入力される。キャリブレーションモードは、アナログデジタル変換器２００が自身のＩＮＬ誤差を測定し、補正値ＩＮＬｃｏｒｒを生成するモードである。一方、通常モードは、アナログデジタル変換器２００が、入力信号Ａｉｎ（アナログ信号）をデジタル信号Ｄｏｕｔに変換するモードである。
　キャリブレーションモードへの切り替えは、受信装置１００の起動時や、所定のイベントが生じた際に実行される。そして、補正値ＩＮＬｃｏｒｒの生成が終了すると、キャリブレーションモードから通常モードに切り替えられる。
　マルチプレクサ２６２は、キャリブレーションモードにおいて基準電圧Ｖｒｅｆを選択し、通常モードにおいて入力信号Ａｉｎを選択する。
　アナログデジタル変換回路２６３は、マルチプレクサ２６２からのアナログ信号をデジタル信号Ｄａｃｔに変換し、測定部２５０および補正部２６５に供給するものである。アナログデジタル変換回路２６３として、例えば、シングルスロープ型のＡＤＣ（Analog to Digital Converter）や、ＳＡＲＡＤＣ(Successive Approximation Register ADC)が用いられる。
　また、デジタル信号は、補正値テーブル２６１にアクセスするアクセス回路（不図示）にも供給される。そのアクセス回路は、デジタル信号に対応する補正値ＩＮＬｃｏｒｒをメモリから読み出し、補正部２５０に供給する。
　補正部２６５は、デジタル信号Ｄａｃｔを補正するものである。この補正部２６５は、通常モードにおいて、デジタル信号Ｄａｃｔの値に対応する補正値ＩＮＬｃｏｒｒを補正値テーブル２６１から取得する。そして、補正部２６５は、その補正値ＩＮＬｃｏｒｒによりデジタル信号Ｄａｃｔを補正し、補正後のデジタル信号をＤоｕｔとして復調部１３１に供給する。
　測定部２５０は、デジタル信号Ｄａｃｔを測定し、補正値ＩＮＬｃｏｒｒを求めるものである。この測定部２５０は、モード信号ＭＯＤＥによりキャリブレーションモードが指示された際に、基準電圧生成部２１０を制御して２ｎ段階の基準電圧Ｖｒｅｆを順に生成させる。そして、測定部２５０は、基準電圧Ｖｒｅｆに対応するデジタル信号Ｄａｃｔの測定値と、ＩＮＬ誤差の無い場合の理想値とから補正値ＩＮＬｃｏｒｒを求め、補正値テーブル２６１に保持させる。
　［基準電圧生成部の構成例］
　図３は、本技術の第１の実施の形態における基準電圧生成部２１０の一構成例を示すブロック図および回路図である。この基準電圧生成部２１０は、例えば、サーモメータコードＤＡＣ２１１およびＲ－２ＲラダーＤＡＣ２１２を備える。例えば、制御信号ＣＴＲＬの上位ビットがサーモメータコードＤＡＣ２１１に入力され、下位ビットがＲ－２ＲラダーＤＡＣ２１２に入力される。
　また、これらのＤＡＣには、複数の電流源２１３と、複数のスイッチ２１４と、複数の抵抗素子２１５とが配置される。電流源２１３は、一定の電流を供給するものである。この電流源２１３の電流値は、レジスタの設定値などにより変更することができるものとする。
　スイッチ２１４は、制御信号ＣＴＲＬの対応するビットの値に応じて、正側の出力線と、負側の出力線とのいずれかに、対応する電流源２１３を接続するものである。
　同図に例示した回路構成により、正側の電圧Ｖｒｅｆ＿ｐと負側の電圧Ｖｒｅｆ＿ｎとが生成される。これらの差分が基準電圧Ｖｒｅｆに該当する。
　図４は、本技術の第１の実施の形態における基準電圧生成部２１０の出力レンジの調整方法を説明するための図である。ＩＮＬ成分を含む信号を測定部２５０が測定する際に、基準電圧生成部２１０の出力レンジと、アナログデジタル変換回路２６３の入力レンジとが一致していないと、補正部２６５は、高精度の補正を行うことができない。
　ここで、基準電圧生成部２１０の出力レンジは、電流源２１３のそれぞれの電流値の変更により調整することができる。補正の精度向上のため、その出力レンジを電流値の調整によりアナログデジタル変換回路２６３の入力レンジに略一致させることが好ましい。具体的には、基準電圧生成部２１０への制御信号ＣＴＲＬを「０」にしたときのデジタル信号Ｄａｃｔの値が「０」となり、制御信号ＣＴＲＬをフルスケールにしたときのデジタル信号Ｄａｃｔの値がフルスケールとなるように調整すればよい。
　［測定部の構成例］
　図５は、本技術の第１の実施の形態における測定部２５０の一構成例を示すブロック図である。この測定部２５０は、ＤＡＣ制御部２５１、理想値供給部２５２、加算器２５３および符号反転部２５９を備える。
　ＤＡＣ制御部２５１は、理想値供給部２５２からのインデックスｉに対応する基準電圧Ｖｒｅｆ［ｉ］を生成させるための制御信号ＣＴＲＬ［ｉ］を生成し、基準電圧生成部２１０に供給するものである。ここで、インデックスｉは、２ｎ段階の基準電圧Ｖｒｅｆのそれぞれに割り当てられた値であり、例えば、０乃至２ｎ－１が設定される。
　理想値供給部２５２は、理想値Ｄｉｄｅａｌを供給するものである。この理想値供給部２５２は、０乃至２ｎ－１のインデックスｉをカウンタなどにより順に生成してＤＡＣ制御部２５１に供給する。また、ＤＡＣ制御部２５１は、インデックスｉごとに、対応する基準電圧Ｖｒｅｆ［ｉ］を変換した際の理想値Ｄｉｄｅａｌ［ｉ］を順に生成して加算器２５３に供給する。例えば、インデックスｉと同一の値（０乃至２ｎ－１）が理想値Ｄｉｄｅａｌ［ｉ］として生成される。
　なお、インデックスｉと、対応する理想値Ｄｉｄｅａｌ［ｉ］とは同一の値に限定されない。
　加算器２５３は、基準電圧Ｖｒｅｆ［ｉ］に対応するデジタル信号Ｄａｃｔ［ｉ］の値（測定値）から、理想値Ｄｉｄｅａｌ［ｉ］を減算し、符号反転部２５９に供給するものである。符号反転部２５９は、加算器２５３の減算結果の符号を反転し、補正値ＩＮＬｃｏｒｒ［ｉ］として補正値テーブル２６１に保持させるものである。
　補正値テーブル２６１には、インデックスｉと対応付けて補正値ＩＮＬｃｏｒｒ［ｉ］が保持される。補正値ＩＮＬｃｏｒｒ［ｉ］は、インデックスｉに対応するデジタル信号Ｄａｃｔ［ｉ］を補正するための補正値である。
　補正部２６５は、デジタル信号Ｄａｃｔ［ｉ］が入力されると、対応する補正値ＩＮＬｃｏｒｒ［ｉ］を補正値テーブル２６１から取得し、デジタル信号Ｄａｃｔ［ｉ］の値に補正値ＩＮＬｃｏｒｒ［ｉ］を加算する補正を行う。そして、補正部２６５は、補正後のデジタル信号をＤｏｕｔとして出力する。
　なお、加算器２５３は、デジタル信号Ｄａｃｔ［ｉ］から理想値Ｄｉｄｅａｌ［ｉ］を減算し、補正値ＩＮＬｃｏｒｒ［ｉ］として供給してもよい。この場合、符号反転部２５９は不要となり、補正部２６５は、デジタル信号Ｄａｃｔ［ｉ］から補正値ＩＮＬｃｏｒｒ［ｉ］を減算すればよい。
　［アナログデジタル変換器の動作例］
　図６は、本技術の第１の実施の形態におけるアナログデジタル変換器２００の動作の一例を示すフローチャートである。この動作は、例えば、電源が投入されたときに開始される。
　アナログデジタル変換器２００は、現在のモードがキャリブレーションモードであるか否かを判断する（ステップＳ９０１）。キャリブレーションモードである場合（ステップＳ９０１：Ｙｅｓ）、アナログデジタル変換器２００は、補正値テーブル生成処理を開始する（ステップＳ９１０）。この補正値テーブル生成処理（ステップＳ９１０）の終了後に、キャリブレーションモードから通常モードに切り替えられ、ステップＳ９０２以降が実行される。
　また、通常モードである場合（ステップＳ９０１：Ｎｏ）、アナログデジタル変換器２００は、アナログの入力信号が入力されたか否かを判断する（ステップＳ９０２）。入力信号が入力されていない場合（ステップＳ９０２：Ｎｏ）、アナログデジタル変換器２００は、ステップＳ９０１を繰り返す。
　一方、入力信号が入力された場合（ステップＳ９０２：Ｙｅｓ）、アナログデジタル変換器２００は、入力信号をデジタル信号にＡＤ（Analog to Digital）変換する（ステップＳ９０３）。そして、アナログデジタル変換器２００は、対応する補正値を補正値テーブル２６１から取得し、その補正値によりデジタル信号を補正する（ステップＳ９０５）。ステップＳ９０５の後にアナログデジタル変換器２００は、ステップＳ９０１以降を繰り返す。
　図７は、本技術の第１の実施の形態における補正値テーブル生成処理の一例を示すフローチャートである。アナログデジタル変換器２００内の補正部２６５は、インデックスｉを初期値（例えば、「０」）にする（ステップＳ９１１）。そして、基準電圧生成部２１０は、測定部２５０の制御に従って、基準電圧Ｖｒｅｆ［ｉ］を生成する（ステップＳ９１２）。
　基準電圧Ｖｒｅｆ［ｉ］がデジタル信号Ｄａｃｔ［ｉ］に変換されると、測定部２５０は、次の式により誤差Ｄｅｒｒｏｒを演算する（ステップＳ９１３）。
　　Ｄｅｒｒｏｒ＝Ｄａｃｔ［ｉ］－Ｄｉｄｅａｌ［ｉ］　　　・・・式１
　そして、測定部２５０は、式１で求めた誤差Ｄｅｒｒｏｒの符号を反転した値を補正値ＩＮＬｃｏｒｒ［ｉ］として補正値テーブル２６１に保持させる（ステップＳ９１４）。
　測定部２５０は、インデックスｉが最大値（２ｎ－１など）であるか否かを判断する（ステップＳ９１５）。インデックスｉが最大値でない場合（ステップＳ９１５：Ｎｏ）、測定部２５０は、インデックスｉをインクリメントし（ステップＳ９１６）、ステップＳ９１２以降を繰り返す。一方、インデックスｉが最大値である場合（ステップＳ９１５：Ｙｅｓ）、測定部２５０は、補正値テーブル生成処理を終了する。
　図８は、本技術の第１の実施の形態におけるインデックス０乃至１５に対応する補正例および補正値を示す図である。
　図９は、本技術の第１の実施の形態におけるインデックス１６乃至３１に対応する補正例および補正値を示す図である。
　図１０は、本技術の第１の実施の形態におけるインデックス３２乃至４７に対応する補正例および補正値を示す図である。
　図１１は、本技術の第１の実施の形態におけるインデックス４８乃至６３に対応する補正例および補正値を示す図である。
　図８乃至図１１のそれぞれにおけるａは、補正を行った結果をまとめたものであり、それぞれにおけるｂは補正値テーブル２６１に保持される補正値を示す。また、アナログデジタル変換器２００の分解能を６ビットとする。なお、分解能は、６ビットに限定されない。
　図８におけるｂに例示するように、補正値テーブル２６１には、インデックスｉに対応付けて補正値ＩＮＬｃｏｒｒ［ｉ］が保持される。同図では、参考のためにＩＮＬ成分を記載しているが、この成分は、補正値テーブル２６１には保持されない。
　また、図８におけるａの入力信号Ａｉｎは、「０．０００」から「１．０００」までとなるように規格化した信号を示す。
　インデックスｉが「５」に対応する入力信号ＡｉｎをＡＤ変換した場合を考える。この場合にデジタル信号Ｄａｃｔの値が「６」であったものとする。そのデジタル信号Ｄａｃｔと同一値のインデックスｉに対応する補正値ＩＮＬｃｏｒｒは、補正値テーブル２６１より「－１」である。補正部２６５は、その補正値をデジタル信号Ｄａｃｔに加算し、得られた「５」をＤｏｕｔとして出力する。
　インデックスｉが「５」のときの理想値Ｄｉｄｅａｌは、「５」であるため、補正前の誤差（言い換えれば、Ｄａｃｔ－Ｄｉｄｅａｌ）は、「１」である。一方、補正後の誤差（言い換えれば、Ｄｏｕｔ－Ｄｉｄｅａｌ）は、「０」であり、補正によりＩＮＬ誤差が抑制されている。
　図８乃至図１１に例示したように、デジタル信号の値ごとに補正値を補正値テーブル２６１に保持させておくことにより、補正部２６５は、簡易な演算によりデジタル信号を補正することができる。
　これに対して、特許文献１に記載のように、非線形関数を用いる場合、補正を行う回路内に、多数の加算器や乗算器を設けなくてはならず、その回路が複雑な構成となる。
　図１２は、本技術の第１の実施の形態におけるＩＮＬ成分とＳＩＮＡＤとの関係の一例を示す図である。ＳＩＮＡＤはＳｉｇｎａｌとＮｏｉｓｅ＋Ｄｉｓｔｏｒｔｉｏｎの比で表され、ＤｉｓｔｏｒｔｉｏｎはＩＮＬに比例して増大する。同図における縦軸は、ＳＩＮＡＤを示し、横軸は、ＩＮＬ成分を示す。また、点線は、ＩＮＬの値に対するＳＩＮＡＤ特性を示し、実線はＮｏｉｓｅ＋ＩＮＬ（Ｄｉｓｔｏｒｔｉｏｎ
に対するＳＩＮＡＤ特性を示す。
　同図に例示するように、ＩＮＬ成分が大きくなるほど、アナログデジタル変換器２００の性能の指標となるＳＩＮＡＤが劣化する。従って、ＩＮＬ成分を抑制することにより、アナログデジタル変換器２００の性能を向上させることができる。補正値テーブル２６１を用いて補正することにより、同図に例示するようにＩＮＬ成分を抑制することができる。
　図１３は、本技術の第１の実施の形態における正弦波信号を入力した際の、補正前の周波数特性の一例を示す図である。同図における横軸は、正弦波の入力信号の周波数を示し、縦軸は、補正前の出力信号のレベルを示す。同図に例示するように、周波数スペクトラムにおいて、ＩＮＬ成分により丸で囲んだ部分に３次高調波歪みが生じる。
　図１４は、本技術の第１の実施の形態における正弦波信号を入力した際の、補正後の周波数特性の一例を示す図である。補正によりＩＮＬ成分が抑制されるため、同図に例示するように、丸で囲んだ部分の３次高調波歪みを低減し、ＳＩＮＡＤを改善することができる。
　なお、図１３や図１４では、３次高調波歪みを抑制した場合を例示したが、高調波歪成分はＩＮＬの特性を反映した補正値テーブル（補正値テーブル２６１など）に依存し、３次高調波歪成分以外のいずれについても、補正によりＳＩＮＡＤ改善が可能である。
　図１５は、本技術の第１の実施の形態における入力信号に対応するＩＮＬ成分および補正値の一例を示す図である。同図の縦軸は、ＩＮＬ成分または補正値を示し、横軸は、「０．０」から「１．０」までの範囲に規格化された入力信号を示す。また、一点鎖線は、ＩＮＬ成分を示し、実線は、補正値を示す。同図に例示するように、ＩＮＬ成分と極性が逆の補正値が生成される。また、ＩＮＬ成分が大きいほど、絶対値の大きな補正値が用いられる。この補正値により、ＩＮＬ成分が低減する。
　図１６は、本技術の第１の実施の形態における補正による効果を説明するための図である。同図における横軸は、「０．０」から「１．０」までの範囲に規格化されたアナログの入力信号を示し、縦軸は、デジタル信号を示す。また、粗い点線は、理想的な入出力関係を示す直線であり、細かい点線は、入力信号に対応する補正前のデジタル信号Ｄａｃｔの軌跡を示す。実線は、入力信号に対応する補正後のデジタル信号Ｄоｕｔの軌跡を示す。
　同図に例示するように、補正前では、理想値とデジタル信号Ｄａｃｔの値との差が大きくなることがあり、ＩＮＬ誤差が生じる。しかし、補正により、デジタル信号Ｄоｕｔの値が理想値に近づき、ＩＮＬ誤差を低減することができる。
　図１７は、本技術の第１の実施の形態における入力信号に対応するＡＤ変換誤差の一例を示す図である。同図における横軸は、「０．０」から「１．０」までの範囲に規格化されたアナログの入力信号を示し、縦軸は、ＡＤ変換誤差を示す。また、一点鎖線は、補正前のＡＤ変換誤差（言い換えれば、Ｄａｃｔ－Ｄｉｄｅａｌ）を示し、実線は、補正後のＡＤ変換誤差（言い換えれば、Ｄоｕｔ－Ｄｉｄｅａｌ）を示す。同図に例示するように、補正により、理想値Ｄｉｄｅａｌからの誤差を、１ＬＳＢ（Least Significant Bit）以内に抑制することができる。
　このように、本技術の第１の実施の形態によれば、補正部２６５が、補正値テーブル２６１の補正値を用いてデジタル信号を補正するため、非線形関数を用いて補正する場合と比較して回路規模を低減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、アナログデジタル変換器２００は、アナログ信号をｎビットのコード（デジタル信号Ｄоｕｔ）に変換していたが、補正精度の向上が必要な場合がある。この第２の実施の形態におけるアナログデジタル変換器２００は、符号拡張により補正精度をさらに向上させた点において第１の実施の形態と異なる。
　図１８は、本技術の第２の実施の形態におけるアナログデジタル変換器２００の一構成例を示すブロック図である。この第２の実施の形態のアナログデジタル変換器２００は、乗算器２６４をさらに備える点において第１の実施の形態と異なる。
　乗算器２６４は、ｎビットのデジタル信号Ｄａｃｔに、２ｍ（ｍは、整数）を乗算するものである。この乗算により、デジタル信号のビット幅は、ｎビットからｎ＋ｍビットに符号拡張される。拡張後のデジタル信号は、デジタル信号Ｄａｃｔｅとして補正部２６５に供給される。
　また、第２の実施の形態の補正部２６５は、デジタル信号Ｄａｃｔｅを補正値により補正し、Ｄоｕｔｅとして出力する。
　図１９は、本技術の第２の実施の形態における測定部２５０の一構成例を示すブロック図である。この第２の実施の形態の測定部２５０は、積算器２５４および除算器２５５をさらに備える点において第１の実施の形態と異なる。
　第２の実施の形態のＤＡＣ制御部２５１は、基準電圧生成部２１０を制御して、インデックスｉごとに、対応する基準電圧Ｖｒｅｆ［ｉ］を２ｍ＋ｋ（ｋは、整数）回に亘って繰り返し生成させる。
　加算器２５３は、インデックスｉごとに、２ｍ＋ｋ個の誤差Ｄｅｒｒｏｒ［ｉ］を積算器２５４に供給する。
　積算器２５４は、インデックスｉごとに、２ｍ＋ｋ個の誤差Ｄｅｒｒｏｒ［ｉ］を積算するものである。この積算器２５４は、演算結果を除算器２５５に供給する。
　除算器２５５は、積算器２５４の演算結果を２ｋにより除算するものである。符号反転部２５９は、除算結果の符号を反転した値を補正値ＩＮＬｃｏｒｒ［ｉ］として補正値テーブル２６１に保持させる。
　上述の演算により得られる補正値ＩＮＬｃｏｒｒ［ｉ］は、次の式により表される。
Figure JPOXMLDOC01-appb-M000001
　式２の演算により、測定部２５０は、拡張後のデジタル信号Ｄａｃｔｅを補正するための補正値を生成することができる。
　図２０は、本技術の第２の実施の形態におけるアナログデジタル変換器２００の動作の一例を示すフローチャートである。この第２の実施の形態のアナログデジタル変換器２００の動作は、ステップＳ９０４をさらに実行し、ステップＳ９１０の代わりにステップＳ９２０を実行する点において第１の実施の形態と異なる。
　ＡＤ変換（ステップＳ９０３）の後に、アナログデジタル変換器２００は、デジタル信号Ｄａｃｔを符号拡張し（ステップＳ９０４）、補正値により補正する（ステップＳ９０５）。
　図２１は、本技術の第２の実施の形態における補正値テーブル生成処理の一例を示すフローチャートである。測定部２５０は、インデックスｉを初期値（「０」）にし（ステップＳ９２１）、インデックスｊおよび変数Ｄｉｎｔを初期値（「１」および「０」）にする（ステップＳ９２２）。インデックスｊは、積算回数を示す。そして、基準電圧生成部２１０は、測定部２５０の制御に従って、基準電圧Ｖｒｅｆ［ｉ］を生成する（ステップＳ９２３）。
　基準電圧Ｖｒｅｆ［ｉ］がデジタル信号Ｄａｃｔ［ｉ］に変換されると、測定部２５０は、式１により誤差Ｄｅｒｒｏｒを演算する（ステップＳ９２４）。
　そして、測定部２５０は、誤差ＤｅｒｒｏｒをＤｉｎｔに加算した値により、Ｄｉｎｔを更新する（ステップＳ９２５）。
　測定部２５０は、インデックスｊが最大値（２ｍ＋ｋなど）であるか否かを判断する（ステップＳ９２６）。インデックスｊが最大値でない場合（ステップＳ９２６：Ｎｏ）、アナログデジタル変換器２００は、インデックスｊをインクリメントし（ステップＳ９２７）、ステップＳ９２３以降を繰り返す。
　一方、インデックスｊが最大値である場合（ステップＳ９２６：Ｙｅｓ）、測定部２５０は、Ｄｉｎｔを２ｋで除算し、その結果の符号を反転した値を補正値ＩＮＬｃｏｒｒ［ｉ］として補正値テーブル２６１に保持させる（ステップＳ９２８）。
　そして、測定部２５０は、インデックスｉが最大値（２ｎ＋ｍ－２ｍなど）であるか否かを判断する（ステップＳ９２９）。インデックスｉが最大値でない場合（ステップＳ９２９：Ｎｏ）、測定部２５０は、インデックスｉに２ｍを加算し（ステップＳ９３０）、ステップＳ９２２以降を繰り返す。一方、インデックスｉが最大値である場合（ステップＳ９２９：Ｙｅｓ）、測定部２５０は、補正値テーブル生成処理を終了する。
　なお、式２を実現することができるのであれば、補正値テーブル生成処理は、同図に例示した処理に限定されない。
　図２２は、本技術の第２の実施の形態におけるインデックス０乃至６０に対応する補正例および補正値を示す図である。
　図２３は、本技術の第２の実施の形態におけるインデックス６４乃至１２４に対応する補正例および補正値を示す図である。
　図２４は、本技術の第２の実施の形態におけるインデックス１２８乃至１８８に対応する補正例および補正値を示す図である。
　図２５は、本技術の第２の実施の形態におけるインデックス１９２乃至２５２に対応する補正例および補正値を示す図である。
　図２２乃至図２５のそれぞれにおけるａは、補正を行った結果をまとめたものであり、それぞれにおけるｂは補正値テーブル２６１に保持される補正値を示す。拡張前のデジタル信号のビット幅を６ビットとし、拡張後のビット幅を８ビットとする。また、インデックスｉとして、０乃至６３のそれぞれに２２を乗算して拡張した値を用いている。また、理想値Ｄｉｄｅａｌを拡張した理想値をＤｉｄｅａｌｅとする。
　インデックスｉが「２０」に対応する入力信号ＡｉｎをＡＤ変換した場合を考える。この場合に拡張後のデジタル信号Ｄａｃｔｅの値が「２４」であったものとする。そのデジタル信号Ｄａｃｔｅと同一値のインデックスｉに対応する補正値ＩＮＬｃｏｒｒは、補正値テーブル２６１より「－５」である。補正部２６５は、その補正値をデジタル信号Ｄａｃｔｅに加算し、得られた「１９」をＤｏｕｔｅとして出力する。
　インデックスｉが「２０」のときの理想値Ｄｉｄｅａｌｅは、「２０」であるため、補正前の誤差（言い換えれば、Ｄａｃｔｅ－Ｄｉｄｅａｌｅ）は、「４」である。一方、補正後の誤差（言い換えれば、Ｄｏｕｔｅ－Ｄｉｄｅａｌｅ）は、「－１」であり、補正によりＩＮＬ誤差が抑制されている。
　なお、測定部２５０は、拡張前のデジタル信号Ｄａｃｔから式１および式２により補正値を生成するため、図２２乃至図２５に例示したように、補正値の個数は、第１の実施の形態と同じ（２６など）である。これにより、補正値テーブル２６１のサイズの増大を抑制することができる。
　図２６は、本技術の第２の実施の形態における補正による効果を説明するための図である。同図における横軸は、「０．０」から「１．０」までの範囲に規格化されたアナログの入力信号を示し、縦軸は、デジタル信号を示す。また、粗い点線は、理想的な入出力関係を示す直線であり、細かい点線は、入力信号に対応する補正前のデジタル信号Ｄａｃｔｅの軌跡を示す。実線は、入力信号に対応する補正後のデジタル信号Ｄоｕｔｅの軌跡を示す。同図に例示するように、符号拡張により補正精度が向上し、ＩＮＬ誤差をさらに低減することができる。
　図２７は、本技術の第２の実施の形態における入力信号に対応するＡＤ変換誤差の一例を示す図である。同図における横軸は、「０．０」から「１．０」までの範囲に規格化されたアナログの入力信号を示し、縦軸は、ＡＤ変換誤差を示す。また、一点鎖線は、補正前のＡＤ変換誤差（言い換えれば、Ｄａｃｔｅ－Ｄｉｄｅａｌｅ）を示し、実線は、補正後のＡＤ変換誤差（言い換えれば、Ｄоｕｔｅ－Ｄｉｄｅａｌｅ）を示す。同図に例示するように、符号拡張により補正精度が向上し、理想値Ｄｉｄｅａｌｅからの誤差をさらに抑制することができる。
　このように、本技術の第２の実施の形態によれば、デジタル信号を符号拡張したため、補正精度をさらに向上させることができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、測定部２５０は、デジタル信号の値ごとに補正値を生成していたが、この構成では、分解能が高くなるほど、補正値テーブル２６１のサイズが増大してしまう。この第３の実施の形態におけるアナログデジタル変換器２００は、補正値テーブル２６１のサイズを削減した点において第１の実施の形態と異なる。
　図２８は、本技術の第３の実施の形態における測定部２５０の一構成例を示すブロック図である。この第３の実施の形態の測定部２５０は、バッファメモリ２５７および代表値取得部２５８をさらに備える点において第１の実施の形態と異なる。
　加算器２５３は、理想値Ｄｉｄｅａｌおよびデジタル信号Ｄａｃｔの差分（すなわち、誤差Ｄｅｒｒｏｒ）をバッファメモリ２５７に保持させる。ここで、デジタル信号Ｄａｃｔの値は、複数の範囲に分割される。例えば、デジタル信号Ｄａｃｔの値が０乃至６３である場合、それらの６４個のコードは、８個ずつ８つの範囲に分割される。バッファメモリ２５７は、少なくとも８個分の誤差Ｄｅｒｒｏｒを保持する。
　代表値取得部２５８は、分割した範囲ごとに、その範囲内の誤差Ｄｅｒｒｏｒをバッファメモリ２５７から読み出し、それらの代表値（最頻値など）を取得するものである。符号反転部２５９は、範囲毎の代表値の符号を反転した値を、その範囲の補正値として補正値テーブル２６１に保持させる。
　図２９は、本技術の第３の実施の形態における補正値テーブル生成処理の一例を示すフローチャートである。測定部２５０は、インデックスｉを初期値（「０」）にする（ステップＳ９４１）。そして、基準電圧生成部２１０は、基準電圧Ｖｒｅｆ［ｉ］を生成する（ステップＳ９４２）。
　基準電圧Ｖｒｅｆ［ｉ］がデジタル信号Ｄａｃｔ［ｉ］に変換されると、測定部２５０は、次の式により誤差Ｄｅｒｒｏｒ［ｉ］を演算してバッファメモリ２５７に保持する（ステップＳ９４３）。
　　Ｄｅｒｒｏｒ［ｉ］＝Ｄａｃｔ［ｉ］－Ｄｉｄｅａｌ［ｉ］　・・・式３
　測定部２５０は、インデックスｉが、分割した範囲内の最大値（７や１５など）であるか否かを判断する（ステップＳ９４４）。ｉが範囲内の最大値である場合（ステップＳ９４４：Ｙｅｓ）、測定部２５０は、その範囲内の代表値を取得し、その符号を反転した値を補正値ＩＮＬｒｅｐとして補正値テーブル２６１に保持させる（ステップＳ９４５）。
　ｉが範囲内の最大値でない場合（ステップＳ９４４：Ｎｏ）、または、ステップＳ９４５の後に、測定部２５０は、インデックスｉが全範囲の最大値（２ｎ－１など）であるか否かを判断する（ステップＳ９４６）。
　インデックスｉが最大値でない場合（ステップＳ９４６：Ｎｏ）、測定部２５０は、インデックスｉをインクリメントし（ステップＳ９４７）、ステップＳ９４２以降を繰り返す。一方、インデックスｉが最大値である場合（ステップＳ９４６：Ｙｅｓ）、測定部２５０は、補正値テーブル生成処理を終了する。
　図３０は、本技術の第３の実施の形態における０乃至１５のデジタル信号に対応する補正値を示す図である。
　図３１は、本技術の第３の実施の形態における１６乃至３１のデジタル信号に対応する補正値を示す図である。
　図３２は、本技術の第３の実施の形態における３２乃至４７のデジタル信号に対応する補正値を示す図である。
　図３３は、本技術の第３の実施の形態における４８乃至６３のデジタル信号に対応する補正値を示す図である。
　図３０乃至図３３に例示した補正値が補正値テーブル２６１に保持される。分解能が６ビットの場合、デジタル信号Ｄａｃｔの値は、０乃至６３となり、これらは、８つの範囲に分割される。範囲内のＤａｃｔの値ごとに、式３により誤差Ｄｅｒｒｏｒが算出される。これらの代表値の符号を反転した値が、その範囲に対応する補正値ＩＮＬｒｅｐとして補正値テーブル２６１に保持される。例えば、デジタル信号Ｄａｃｔが０乃至７の範囲に対応付けて、「０」の補正値ＩＮＬｒｅｐが保持される。
　図３０乃至図３３に例示するように、範囲毎に、その範囲内の誤差の代表値の符号を反転した値を補正値として補正値テーブル２６１に保持することにより、補正値テーブル２６１のサイズを削減することができる。
　なお、図３０乃至図３３では、ＩＮＬ成分と、範囲内の代表のＩＮＬ成分と、誤差Ｄｅｒｒｏｒとを参考のために記載しているが、これらは、補正値テーブル２６１に保持されない。
　図３４は、本技術の第３の実施の形態におけるインデックス０乃至１５に対応する補正例を示す図である。
　図３５は、本技術の第３の実施の形態におけるインデックス１６乃至３１に対応する補正例を示す図である。
　図３６は、本技術の第３の実施の形態におけるインデックス３２乃至４７に対応する補正例を示す図である。
　図３７は、本技術の第３の実施の形態におけるインデックス４８乃至６３に対応する補正例を示す図である。
　インデックスｉが「９」に対応する入力信号ＡｉｎをＡＤ変換した場合を考える。この場合にデジタル信号Ｄａｃｔの値が「８」であったものとする。そのデジタル信号Ｄａｃｔが含まれる範囲に対応する補正値ＩＮＬｒｅｐは、補正値テーブル２６１より「１」である。補正部２６５は、その補正値をデジタル信号Ｄａｃｔに加算し、得られた「９」をＤｏｕｔとして出力する。
　インデックスｉが「９」のときの理想値Ｄｉｄｅａｌは、「９」であるため、補正前の誤差（Ｄａｃｔ－Ｄｉｄｅａｌ）は、「－１」である。一方、補正後の誤差（Ｄｏｕｔ－Ｄｉｄｅａｌ）は、「０」であり、補正によりＩＮＬ誤差が抑制されている。
　図３８は、本技術の第３の実施の形態における補正による効果を説明するための図である。同図における横軸は、入力信号を示し、縦軸は、デジタル信号を示す。また、粗い点線は、理想的な入出力関係を示す直線であり、細かい点線は、入力信号に対応する補正前のデジタル信号Ｄａｃｔの軌跡を示す。実線は、入力信号に対応する補正後のデジタル信号Ｄоｕｔの軌跡を示す。同図に例示するように補正により、ＩＮＬ誤差を低減することができる。
　図３９は、本技術の第３の実施の形態における補正前後のＩＮＬ成分の一例を示す図である。同図における縦軸は、ＩＮＬ成分を示し、横軸は入力信号を示す。また、点線は、補正前のＩＮＬ成分を示し、実線は、補正後のＩＮＬ成分を示す。同図に例示するように、補正により、ＩＮＬ成分が低減する。
　図４０は、本技術の第３の実施の形態における入力信号に対応するＡＤ変換誤差の一例を示す図である。同図における横軸は、入力信号を示し、縦軸は、ＡＤ変換誤差を示す。また、一点鎖線は、補正前のＡＤ変換誤差を示し、実線は、補正後のＡＤ変換誤差示す。同図に例示するように、補正により、理想値Ｄｉｄｅａｌからの誤差を抑制することができる。
　なお、第３の実施の形態に第２の実施の形態を適用することができる。
　このように、本技術の第３の実施の形態によれば、補正値テーブル２６１は、デジタル信号の範囲ごとに、その範囲内の誤差の代表値の符号を反転した値を補正値として保持するため、第１の実施の形態と比較してテーブルのサイズを削減することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
　前記アナログデジタル変換回路の非直線性誤差を補正するための補正値を前記デジタル信号の値に対応付けて保持する補正値テーブルと、
　前記補正値を用いて前記デジタル信号を補正する補正部と
を具備するアナログデジタル変換器。
（２）所定の基準電圧を生成する基準電圧生成部と、
　前記基準電圧と入力されたアナログの入力信号との一方を選択して前記アナログデジタル変換回路に供給する選択部と、
　前記基準電圧に対応する前記デジタル信号の測定値と所定の理想値とから前記補正値を求める測定部と
をさらに具備する前記（１）記載のアナログデジタル変換器。
（３）前記基準電圧生成部の出力レンジは、前記アナログデジタル変換回路の入力レンジと略一致する
前記（２）記載のアナログデジタル変換器。
（４）前記測定部は、前記測定値と前記理想値との差分を前記補正値として求め、
　前記補正値テーブルは、前記デジタル信号の値ごとに前記補正値を保持する
前記（２）または（３）に記載のアナログデジタル変換器。
（５）前記デジタル信号の値は、所定数の範囲に分割され、
　前記測定部は、前記範囲ごとに当該範囲内の前記測定値および前記理想値の差分の代表値を前記補正値として求め、
　前記補正値テーブルは、前記範囲ごとに前記補正値を保持する
前記（２）または（３）に記載のアナログデジタル変換器。
（６）前記デジタル信号を乗算により符号拡張して前記補正部に供給する乗算器をさらに具備し、
　前記測定部は、前記測定値と前記理想値との差分の積算値を所定の除数により除算した値を前記補正値として演算する
を備える前記（２）または（３）に記載のアナログデジタル変換器。
（７）前記アナログデジタル変換回路の分解能は、ｎを整数としてｎビットであり、
　前記乗算器は、ｍを整数として２ｍを前記デジタル信号に乗算し、
　前記差分の積算回数は、ｋを整数として２（ｋ＋ｍ）であり、
　前記除数は、２ｋである
前記（６）記載のアナログデジタル変換器。
（８）アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
　前記アナログデジタル変換回路の非直線性誤差を補正するための補正値を前記デジタル信号の値に対応付けて保持する補正値テーブルと、
　前記補正値を用いて前記デジタル信号を補正する補正部と、
　前記補正されたデジタル信号に対して所定の処理を行う信号処理部と
を具備する電子装置。
（９）アナログ信号をデジタル信号に変換するアナログデジタル変換手順と、
　前記アナログデジタル変換回路の非直線性誤差を補正するための補正値を前記デジタル信号の値に対応付けて保持する補正値テーブルから取得した前記補正値を用いて前記デジタル信号を補正する補正手順と
を具備するアナログデジタル変換器の制御方法。
　１００　受信装置
　１１０　アンテナ
　１２０　チューナー
　１３０　復調処理部
　１３１　復調部
　１４０　映像音声処理部
　１４１　多重分離部
　１４２　デコーダ
　１５０　ディスプレイ
　２００　アナログデジタル変換器
　２１０　基準電圧生成部
　２１１　サーモメータコードＤＡＣ
　２１２　Ｒ－２ＲラダーＤＡＣ
　２１３　電流源
　２１４　スイッチ
　２１５　抵抗素子
　２５０　測定部
　２５１　ＤＡＣ制御部
　２５２　理想値供給部
　２５３　加算器
　２５４　積算器
　２５５　除算器
　２５７　バッファメモリ
　２５８　代表値取得部
　２５９　符号反転部
　２６１　補正値テーブル
　２６２　マルチプレクサ
　２６３　アナログデジタル変換回路
　２６４　乗算器
　２６５　補正部

Claims (9)

  1. 　アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
    　前記アナログデジタル変換回路の非直線性誤差を補正するための補正値を前記デジタル信号の値に対応付けて保持する補正値テーブルと、
    　前記補正値を用いて前記デジタル信号を補正する補正部と
    を具備するアナログデジタル変換器。
  2. 　所定の基準電圧を生成する基準電圧生成部と、
    　前記基準電圧と入力されたアナログの入力信号との一方を選択して前記アナログデジタル変換回路に供給する選択部と、
    　前記基準電圧に対応する前記デジタル信号の測定値と所定の理想値とから前記補正値を求める測定部と
    をさらに具備する請求項１記載のアナログデジタル変換器。
  3. 　前記基準電圧生成部の出力レンジは、前記アナログデジタル変換回路の入力レンジと略一致する
    請求項２記載のアナログデジタル変換器。
  4. 　前記測定部は、前記測定値と前記理想値との差分を前記補正値として求め、
    　前記補正値テーブルは、前記デジタル信号の値ごとに前記補正値を保持する
    請求項２記載のアナログデジタル変換器。
  5. 　前記デジタル信号の値は、所定数の範囲に分割され、
    　前記測定部は、前記範囲ごとに当該範囲内の前記測定値および前記理想値の差分の代表値を前記補正値として求め、
    　前記補正値テーブルは、前記範囲ごとに前記補正値を保持する
    請求項２記載のアナログデジタル変換器。
  6. 　前記デジタル信号を乗算により符号拡張して前記補正部に供給する乗算器をさらに具備し、
    　前記測定部は、前記測定値と前記理想値との差分の積算値を所定の除数により除算した値を前記補正値として演算する
    を備える請求項２記載のアナログデジタル変換器。
  7. 　前記アナログデジタル変換回路の分解能は、ｎを整数としてｎビットであり、
    　前記乗算器は、ｍを整数として２ｍを前記デジタル信号に乗算し、
    　前記差分の積算回数は、ｋを整数として２（ｋ＋ｍ）であり、
    　前記除数は、２ｋである
    請求項６記載のアナログデジタル変換器。
  8. 　アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
    　前記アナログデジタル変換回路の非直線性誤差を補正するための補正値を前記デジタル信号の値に対応付けて保持する補正値テーブルと、
    　前記補正値を用いて前記デジタル信号を補正する補正部と、
    　前記補正されたデジタル信号に対して所定の処理を行う信号処理部と
    を具備する電子装置。
  9. 　アナログ信号をデジタル信号に変換するアナログデジタル変換手順と、
    　前記アナログデジタル変換回路の非直線性誤差を補正するための補正値を前記デジタル信号の値に対応付けて保持する補正値テーブルから取得した前記補正値を用いて前記デジタル信号を補正する補正手順と
    を具備するアナログデジタル変換器の制御方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007521743A (ja) * 2003-06-27 2007-08-02 オプティクロン・インコーポレーテッド アナログデジタル変換器
WO2009047865A1 (ja) * 2007-10-12 2009-04-16 Fujitsu Limited 受信回路、受信回路のａｄコンバータの変換テーブル作成方法、および信号伝送システム
JP2016213531A (ja) * 2015-04-28 2016-12-15 国立大学法人金沢大学 Ａｄ変換器およびａｄ変換方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007521743A (ja) * 2003-06-27 2007-08-02 オプティクロン・インコーポレーテッド アナログデジタル変換器
WO2009047865A1 (ja) * 2007-10-12 2009-04-16 Fujitsu Limited 受信回路、受信回路のａｄコンバータの変換テーブル作成方法、および信号伝送システム
JP2016213531A (ja) * 2015-04-28 2016-12-15 国立大学法人金沢大学 Ａｄ変換器およびａｄ変換方法

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