WO2023188431A1 - 誤り訂正符号化装置、誤り訂正復号装置、誤り訂正符号化方法、誤り訂正復号方法、制御回路および記憶媒体 - Google Patents
誤り訂正符号化装置、誤り訂正復号装置、誤り訂正符号化方法、誤り訂正復号方法、制御回路および記憶媒体 Download PDFInfo
- Publication number
- WO2023188431A1 WO2023188431A1 PCT/JP2022/016999 JP2022016999W WO2023188431A1 WO 2023188431 A1 WO2023188431 A1 WO 2023188431A1 JP 2022016999 W JP2022016999 W JP 2022016999W WO 2023188431 A1 WO2023188431 A1 WO 2023188431A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- error correction
- transmission frame
- circuit
- correction encoding
- control data
- Prior art date
Links
- 238000012937 correction Methods 0.000 title claims abstract description 304
- 238000000034 method Methods 0.000 title claims description 32
- 230000005540 biological transmission Effects 0.000 claims abstract description 165
- 238000013507 mapping Methods 0.000 claims abstract description 71
- 239000000284 extract Substances 0.000 claims description 9
- 238000012545 processing Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 16
- 230000003287 optical effect Effects 0.000 description 9
- 238000004891 communication Methods 0.000 description 4
- 101100406674 Arabidopsis thaliana OTU4 gene Proteins 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009432 framing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
Definitions
- the present disclosure relates to an error correction encoding device, an error correction decoding device, an error correction encoding method, an error correction decoding method, a control circuit, and a storage medium.
- Non-Patent Document 1 standardizes mapping specifications for accommodating low-speed client signals used in optical transmission equipment for core metro networks into OTU (Optical Transport Unit) frames.
- Non-Patent Document 1 in addition to defining an OTU4 frame as a transmission frame up to 100 Gbps, OTUCn is defined as a frame that arbitrarily configures a transmission capacity exceeding 100 Gbps in units of 100 Gbps.
- RS Raster-Solomon
- FEC forward error correction
- RS10 544, 514
- FlexO FlexO (Flexible OTN (Optical Transport Network)) which uses the OTUCn frame as a client signal.
- error correction codes are defined in conventional multiplexed transmission frames, and in order to achieve large capacity and long-distance transmission, the error correction codes and decoding equipment must have high correction performance. Desired.
- the present disclosure has been made in view of the above, and aims to provide an error correction encoding device that realizes improvement in error correction performance.
- an error correction encoding device multiplexes client signals and maps them to a transmission frame, and transmits stuff bits for adjusting the data transmission speed.
- a mapping circuit is provided for mapping to frames.
- the error correction encoding device also includes a first error correction encoding circuit that performs first error correction encoding on control data that is included in a transmission frame and indicates the position and value of a stuff bit; a second error correction encoding circuit that performs second error correction encoding on a transmission frame containing control data that has been subjected to first error correction encoding by the error correction encoding circuit; .
- the error correction encoding device has the effect of being able to improve error correction performance.
- a diagram showing a configuration example of an error correction decoding device according to Embodiment 1. A diagram showing an example of the configuration of a transmission frame generated by the error correction encoding device according to the first embodiment.
- Flowchart showing an example of the operation of the error correction encoding device according to the first embodiment Flowchart showing an example of the operation of the error correction decoding device according to the first embodiment
- a diagram showing a configuration example of an error correction decoding device according to Embodiment 2 A diagram showing an example of the configuration of a transmission frame generated by the error correction encoding device according to Embodiment 2.
- Flowchart showing an example of the operation of the error correction encoding device according to the second embodiment Flowchart showing an example of the operation of the error correction decoding device according to the second embodiment A diagram showing an example of hardware that implements an error correction encoding device. A diagram showing another example of hardware that implements an error correction encoding device.
- FIG. 1 is a diagram showing an example of the configuration of an error correction encoding device 1 according to the first embodiment
- FIG. 2 is a diagram showing an example of the configuration of the error correction decoding device 2 according to the first embodiment.
- FIG. 3 is a diagram showing an example of the configuration of a transmission frame generated by the error correction encoding device 1 according to the first embodiment.
- the error correction encoding device 1 shown in FIG. 1 constitutes, for example, a transmitting device that transmits a client signal in a communication system.
- the error correction decoding device 2 shown in FIG. 2 constitutes, for example, a receiving device that receives client signals in a communication system.
- the error correction encoding device 1 includes a mapping circuit 11, an error correction encoding circuit 13 for control data, and an error correction encoding circuit 12.
- the error correction encoding device 1 multiplexes one or more low-speed client signals input from the client side to generate a high-speed transmission frame signal.
- a slow client signal is mapped to a fixed rate frame on the faster transmission line side.
- the speed difference between the signal speed on the client side and the transmission frame rate is adjusted by the amount of stuff bits inserted into the payload area within the frame.
- information indicating the mapping position of the client signal is included in the control data, for example.
- an asynchronous mapping procedure (AMP) is defined, and asynchronous framing is performed by inserting data or stuff bits into a specific area prepared within a frame. It is possible to do so.
- the transmission frame generated by the error correction encoding device 1 has the configuration shown in FIG. 3.
- the mapping circuit 11 multiplexes low-speed signals input from the client side and maps them onto the payload area 32 of the transmission frame 3 .
- the mapping circuit 11 inserts stuff bits into the payload area 32 for adjusting the difference between the transmission speed of the generated transmission frame 3 and the speed of the client signal.
- FIG. 3 illustrates how stuff bits are stored in a distributed manner in the payload area 32 of the transmission frame 3.
- the mapping circuit 11 also generates control data 311 indicating the mapping position and value of the client signal. That is, the mapping circuit 11 multiplexes client signals input from the outside, further inserts stuff bits into the multiplexed client signal to adjust the transmission speed, and also inserts control data indicating the position and value of the stuff bits. 311 is generated.
- the control data error correction encoding circuit 13 which is the first error correction encoding circuit, is a circuit provided to protect the information included in the control data 311.
- the control data error correction encoding circuit 13 performs error correction encoding on the control data 311 generated by the mapping circuit 11.
- the error correction encoding that the control data error correction encoding circuit 13 performs on the control data 311 is the first error correction encoding.
- the error correction encoding circuit 13 for control data outputs the parity bit generated by error correction encoding the control data 311 to the mapping circuit 11 as the parity bit 312 for control data.
- the mapping circuit 11 generates a control signal 31 that is a combination of control data 311 and a control data parity bit 312 and incorporates it into the transmission frame 3.
- the error correction encoding circuit 12 which is a second error correction encoding circuit, performs second error correction encoding different from the first error correction encoding on the transmission frame 3 in which the control signal 31 has been incorporated by the mapping circuit 11. Performs error correction encoding. That is, the error correction encoding circuit 12 performs error correction encoding on the control signal 31 incorporated in the transmission frame 3 and the payload data, which is data mapped to the payload area 32 of the transmission frame 3, and generates a The parity bit thus obtained is incorporated into the transmission frame 3 as a parity bit 33. As a result, the transmission frame 3 to be actually transmitted is completed.
- FIG. 4 is a flowchart showing an example of the operation of the error correction encoding device 1 according to the first embodiment.
- the mapping circuit 11 maps a client signal input from the client side onto the transmission frame 3 (step S11). In detail, the mapping circuit 11 multiplexes the client signal, inserts stuff bits, and stores it in the payload area 32 of the transmission frame 3. Next, the mapping circuit 11 generates control data 311 indicating the position and value of the stuff bit (step S12). Next, the control data error correction encoding circuit 13 performs error correction encoding on the control data 311 to generate the control signal 31 (step S13). Specifically, the control data error correction encoding circuit 13 performs error correction encoding on the control data 311 to generate control data parity bits 312, and combines the control data 311 and the control data parity bits 312 to generate a control signal.
- the mapping circuit 11 maps the control signal 31 to the transmission frame 3 (step S14).
- the error correction encoding circuit 12 performs error correction encoding on the client signal and the control signal 31 (step S15). Specifically, the error correction encoding circuit 12 performs error correction encoding on the payload data, which is data stored in the payload area 32, and the control signal 31 to generate parity bits 33, and stores them in the transmission frame 3.
- the error correction decoding device 2 includes a soft decision circuit 22, an error correction decoding circuit 23, and a frame decoder circuit 24.
- the error correction decoding device 2 receives an output signal from a frame synchronization circuit 21 that applies frame synchronization to the received signal.
- the frame synchronization circuit 21 is a general circuit that detects frame synchronization, that is, timing, in a receiving device, and its explanation will be omitted.
- the control signal 31, data in the payload area 32, and all data in the parity bit 33 are input to the soft decision circuit 22. Further, only the control signal 31 included in the received transmission frame is duplicated and branched, and is input to the frame decoder circuit 24.
- the frame decoder circuit 24 performs error correction decoding on the input control signal 31 and reproduces the control data 311. Further, the frame decoder circuit 24 extracts the position and value of the stuff bit within the transmission frame based on the reproduced control data 311 and the configuration of the transmission frame. Frame decoder circuit 24 outputs the extracted stuff bit position and value to soft decision circuit 22 and error correction decoding circuit 23.
- soft-decision error correction decoding As a method that can achieve high error correction performance.
- a value expressed as a likelihood for example, log likelihood ratio (LLR)
- LLR log likelihood ratio
- the soft decision circuit 22 and the error correction decoding circuit 23 perform decoding processing by setting the likelihood of the stuff bit at the position extracted by the frame decoder circuit 24 to the maximum value or the minimum value. For example, when LLR is used as the likelihood, the soft decision circuit 22 assumes that the likelihood is the minimum when the stuff bit is '1', and the likelihood is maximum when the stuff bit is '0'.
- the maximum value or minimum value of the likelihood of stuff bits may be treated as a fixed value.
- the positions and values of the stuff bits are extracted from the control data obtained by error correction decoding of the control signal 31 in the transmission frame, and these are used to perform soft decision error correction decoding. It is possible to achieve higher correction performance than error correction decoding.
- FIG. 5 is a flowchart showing an example of the operation of the error correction decoding device 2 according to the first embodiment.
- the frame decoder circuit 24 decodes the control signal 31 (step S21). Specifically, the frame decoder circuit 24 performs error correction decoding on the control signal 31 inputted from the frame synchronization circuit 21 and reproduces the control data 311. Next, the frame decoder circuit 24 extracts the position and value of the stuff bit (step S22). Specifically, the frame decoder circuit 24 extracts the position and value of the stuff bit in the transmission frame based on the control data 311 and the configuration of the transmission frame, and outputs it to the soft decision circuit 22 and the error correction decoding circuit 23. Next, the soft decision circuit 22 and the error correction decoding circuit 23 decode the client signal based on the position and value of the stuff bit (step S23).
- the soft decision circuit 22 calculates the likelihood based on the output signal from the frame synchronization circuit 21, and also calculates the likelihood of the decoding target based on the position and value of the stuff bit input from the frame decoder circuit 24. Calculate the likelihood of stuff bits included in the transmission frame.
- the error correction decoding circuit 23 performs error correction decoding on the transmission frame using the likelihood calculated by the soft decision circuit 22.
- the error correction decoding circuit 23 is a soft-decision error correction decoding circuit.
- the description has been made assuming that the error correction decoding method is soft-decision error correction decoding the present disclosure does not limit the error correction decoding method to soft-decision error correction decoding. Even when hard-decision error correction decoding is applied, it is also possible to adopt a configuration in which stuff bits are fixed to hard-decision values of '0'/'1' for decoding.
- the frame decoder circuit 24 may extract data that can be a fixed value due to the frame structure (for example, padding bits for frame length adjustment, pilot signals, alignment signals, etc.). Furthermore, in the transmission frame 3 according to the present embodiment, which includes control data 311 indicating the position and value of the stuff bit in the payload area 32 within the transmission frame, the control signal 31 may be placed at the front of the transmission frame 3.
- a frame configuration may also be adopted in which the processing of the frame decoder circuit 24 is completed before the error correction codes are available, thereby minimizing the waiting time until the decoding process.
- the error correction code applied to the control data 311 has a short code length, so it is expected that the correction performance as an error correction code will be lower than that of the entire transmission frame.
- multilevel modulation and demodulation methods are often used for optical signals output to the transmission line side.
- a configuration may be adopted in which symbol mapping is used in which the control signal 31 is assigned to a code bit that is the MSB (Most Significant Bit) of the constellation map, which is relatively less prone to errors.
- the error correction encoding device 1 multiplexes client signals, inserts stuff bits to adjust the data transmission speed, and furthermore, adjusts the data transmission speed by inserting stuff bits.
- the control data shown is error-corrected encoded and stored in transmission frame 3.
- the error correction encoding device 1 further performs error correction encoding on the result of error correction encoding the control data and the multiplexed client signal into which stuff bits have been inserted. This makes it possible to improve error correction performance when multiplexing client signals to increase transmission speed.
- Embodiment 2 In the first embodiment described above, in order to process the control data in a feedforward manner, the transmitting side applies an error correction code to the control data, and the decoding side decodes the control signal in advance. Therefore, in addition to the error correction encoding circuit and error correction decoding circuit applied to the transmission frame, a small error correction encoding circuit and error correction decoding circuit are required. Next, an embodiment will be described in which only an error correction encoding circuit and an error correction decoding circuit applied to transmission frames are used.
- FIG. 6 is a diagram showing a configuration example of the error correction encoding device 4 according to the second embodiment
- FIG. 7 is a diagram showing a configuration example of the error correction decoding device 5 according to the second embodiment
- FIG. 8 is a diagram showing a configuration example of a transmission frame generated by the error correction encoding device 4 according to the second embodiment, and as an example, a transmission frame 61 transmitted Nth and a transmission frame 61 transmitted 6 shows the structure of a transmission frame 62.
- N is a positive integer.
- the N-th transmission frame 61 will be referred to as the N-th transmission frame 61
- the N+1-th transmission frame 62 will be referred to as the N+1-th transmission frame 62.
- the error correction encoding device 4 As shown in FIG. 6, the error correction encoding device 4 according to the second embodiment includes a mapping circuit 41, a buffer circuit 42 that temporarily holds data, and an error correction encoding circuit 43.
- the mapping circuit 41 of the error correction encoding device 4 performs the same processing as the mapping circuit 11 of the error correction encoding device 1 according to the first embodiment. That is, the mapping circuit 41 multiplexes one or more low-speed client signals input from the client side to generate a high-speed transmission frame signal. Furthermore, the mapping circuit 41 inserts stuff bits into the payload area within the transmission frame in order to adjust the speed difference between the signal speed on the client side and the transmission frame rate. Further, the mapping circuit 41 generates control data including information indicating the mapping position of the client signal.
- the mapping circuit 41 performs mapping of client signals and stuff bits for the Nth frame to generate Nth frame data, and control data (hereinafter referred to as (referred to as "Nth frame control data").
- the mapping circuit 41 outputs the Nth frame data to the buffer circuit 42 and outputs the Nth frame control data to the error correction encoding circuit 43.
- the buffer circuit 42 temporarily holds the Nth frame data input from the mapping circuit 41. Meanwhile, the mapping circuit 41 receives the next N+1st client signal, performs mapping and generation of control data in the same manner as the processing for the Nth client signal, outputs the generated N+1th frame data, and outputs the control data. (hereinafter referred to as "N+1-th frame control data") is output to the error correction encoding circuit 43.
- N+1-th frame control data is output to the error correction encoding circuit 43.
- the buffer circuit 42 outputs the held N-th frame data to the error correction encoding circuit 43.
- the mapping circuit 41 outputs the N+1 frame control data to the error correction encoding circuit 43, so as shown in FIG. data and the N+1th frame control data will be input.
- the error correction encoding circuit 43 that generates the transmission frame shown in FIG.
- the parity bit 613 is generated by combining the N-th frame data 612 and the N+1-th frame control data 611 with the generated parity bit 613 to generate the N-th transmission frame 61.
- the N+1-th frame control data 611 included in the N-th transmission frame 61 indicates the position and value of the stuff bit included in the next N+1-th transmission frame 62.
- the error correction encoding circuit 43 performs error correction encoding on the N+1-th frame data 622 and the N+2-th frame control data 621 to generate parity bits 623, and then combines them to generate the N+1-th transmission frame 62. do.
- FIG. 9 is a flowchart showing an example of the operation of the error correction encoding device 4 according to the second embodiment. Note that the description will be made assuming that the generation of the Nth frame data and the Nth frame control data has been completed.
- the mapping circuit 41 maps the N+1-th client signal input from the client side to a transmission frame (step S31). Specifically, the mapping circuit 41 multiplexes the N+1-th client signal, inserts stuff bits, and stores it in the transmission frame 62 as the N+1-th frame data 622. Next, the mapping circuit 41 generates the N+1-th frame control data 611 (step S32). Specifically, mapping circuit 41 generates N+1 frame control data 611 indicating the position and value of the stuff bit in N+1 transmission frame 62. Next, the mapping circuit 41 maps the N+1-th frame control data 611 to the same transmission frame (N-th transmission frame 61) as the N-th frame data 612 (step S33).
- the error correction encoding circuit 43 performs error correction encoding on the N-th frame data 612 and the N+1-th frame control data 611 (step S34). That is, the error correction encoding circuit 43 performs error correction encoding on the Nth frame data 612 and the N+1th frame control data 621 to generate the Nth transmission frame 61.
- the error correction decoding device 5 includes a soft decision circuit 52, an error correction decoding circuit 53, and a frame decoder circuit 54.
- the frame synchronization circuit 51 at the front stage of the error correction decoding device 5 is the same circuit as the frame synchronization circuit 21 at the front stage of the error correction decoding device 2 according to the first embodiment.
- the soft decision circuit 52 and the error correction decoding circuit 53 of the error correction decoding device 5 are the same circuits as the soft decision circuit 22 and the error correction decoding circuit 23 included in the error correction decoding device 2 according to the first embodiment.
- the soft decision circuit 52 and the error correction decoding circuit 53 correct the error for the Nth transmission frame 61. Performs correction decoding processing.
- the decoded N-th transmission frame 61 includes N+1-th frame control data 611.
- the frame decoder circuit 54 of the error correction decoding device 5 uses the N+1-th frame control data 611 output from the error-correcting decoding circuit 53 to extract the position and value of the stuff bit of the N+1-th transmission frame 62.
- the frame decoder circuit 54 outputs the position and value of the extracted stuff bit of the N+1-th transmission frame 62 to the error correction decoding circuit 53 and the soft decision circuit 52.
- the soft decision circuit 52 and the error correction decoding circuit 53 perform decoding processing using the likelihood of the stuff bit extracted by the frame decoder circuit 54 as the maximum value or minimum value.
- the maximum value or minimum value may be treated as a fixed value.
- the soft decision circuit 52 and the error correction decoding circuit 53 perform error correction decoding on the N+1-th transmission frame 62 using the N+1-th frame control data included in the error-correction decoding processing result of the N-th transmission frame 61. In this way, the error correction decoding device 5 extracts the positions and values of the stuff bits of the second transmission frame from the control data of the second transmission frame obtained by decoding the first transmission frame, and extracts the positions and values of the stuff bits of the second transmission frame.
- the second transmission frame to be input next is subjected to error correction decoding using the second transmission frame.
- error correction decoding using the second transmission frame.
- FIG. 10 is a flowchart showing an example of the operation of the error correction decoding device 5 according to the second embodiment.
- the soft decision circuit 52 and the error correction decoding circuit 53 decode the Nth transmission frame 61 input from the frame synchronization circuit 51 (step S41).
- the frame decoder circuit 54 extracts the N+1-th frame control data from the decoded N-th transmission frame 61 (step S42).
- the soft-decision circuit 52 and the error correction decoding circuit 53 are activated based on the N+1-th frame control data extracted by the frame decoder circuit 54 in step S42.
- N+1-th transmission frame 62 is decoded (step S43).
- the soft-decision circuit 52 determines whether the N+1-th transmission is possible based on the position and value of the stuff bit of the N+1-th transmission frame 62 among the information included in the N+1-th frame control data extracted in step S42.
- the likelihood of the stuff bits included in the frame 62 is calculated, and using this likelihood, the error correction decoding circuit 53 performs error correction decoding on the N+1-th transmission frame 62.
- Embodiment 2 a soft-decision decoding circuit is assumed because soft-decision error correction decoding is generally applied as an error-correction decoding method utilized for long-distance transmission, but Embodiment 1 Similarly, the error correction decoding method is not limited to soft-decision error correction decoding. Even in hard-decision error correction decoding, it is possible to similarly adopt a configuration in which stuff bits are fixed to hard-decision values of '0'/'1' for decoding. Furthermore, in addition to the stuff bits, the frame decoder circuit 54 may extract data that can be a fixed value due to the frame structure (for example, padding bits for frame length adjustment, pilot signals, alignment signals, etc.). Further, the position of the control data indicating the position and value of the stuff bit in the payload area within the transmission frame is set at the beginning of the transmission frame in the example shown in FIG. 8, but the specific location is not defined.
- the error correction encoding device 4 multiplexes client signals and inserts stuff bits to generate Nth frame data, and also changes the position and value of the stuff bits.
- the Nth frame control data shown in FIG. Furthermore, when the error correction encoding device 4 holds the Nth frame data and generates the N+1st frame data and the N+1th frame control data, the error correction encoding device 4 generates the held Nth frame data and the N+1th frame data.
- the data combined with the frame control data is encoded for error correction. This makes it possible to improve error correction performance when multiplexing client signals to increase transmission speed. Further, there is no need to separately provide a circuit for performing error correction encoding and decoding on control data, and it is possible to reduce the circuit scale and simplify processing.
- the mapping circuit 11, error correction encoding circuit 12, and control data error correction encoding circuit 13 of the error correction encoding device 1 can be realized by a processing circuit that is dedicated hardware.
- FIG. 11 is a diagram illustrating an example of hardware that implements the error correction encoding device 1.
- the mapping circuit 11, the error correction encoding circuit 12, and the control data error correction encoding circuit 13 of the error correction encoding device 1 are realized by, for example, a processing circuit 100 shown in FIG. 11.
- the processing circuit 100 is, for example, a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array), or a combination thereof.
- the mapping circuit 11, the error correction encoding circuit 12, and the control data error correction encoding circuit 13 of the error correction encoding device 1 may be realized by different processing circuits 100, or all or part of them may be implemented together. may be implemented with one or more processing circuits.
- mapping circuit 11, error correction encoding circuit 12, and control data error correction encoding circuit 13 of the error correction encoding device 1 can also be realized by the processor 101 and memory 102 shown in FIG.
- FIG. 12 is a diagram showing another example of hardware that implements the error correction encoding device 1.
- the processor 101 is a CPU (Central Processing Unit, also referred to as a central processing unit, a processing unit, an arithmetic unit, a microprocessor, a microcomputer, a DSP (Digital Signal Processor)), a system LSI (Large Scale Integration), or the like.
- the memory 102 includes RAM (Random Access Memory), ROM (Read Only Memory), EPROM (Erasable Programmable Read Only Memory), EEPROM (registered trademark) (Electrically Erasable Programmable Read Only Memory), etc. It is.
- mapping circuit 11 When the mapping circuit 11, the error correction encoding circuit 12, and the control data error correction encoding circuit 13 of the error correction encoding device 1 are realized by the processor 101 and the memory 102, the mapping circuit 11, the error correction encoding circuit 12, and the control A program for operating as the error correction encoding circuit 13 for data is stored in the memory 102, and when the processor 101 reads and executes this program, the mapping circuit 11 of the error correction encoding device 1, the error correction code An encoding circuit 12 and an error correction encoding circuit 13 for control data are realized.
- the programs stored in the memory 102 and operating as the mapping circuit 11, the error correction encoding circuit 12, and the control data error correction encoding circuit 13 are stored in, for example, a CD (Compact Disc)-ROM, a DVD (Digital Versatile Disc) -
- the information may be provided to the user in a state written in a storage medium such as a ROM, or may be provided via a network.
- mapping circuit 11 part of the mapping circuit 11, error correction coding circuit 12, and control data error correction coding circuit 13 of the error correction coding device 1 is realized by the processing circuit 100 shown in FIG. 11, and the rest is shown in FIG. It may be realized by the processor 101 and the memory 102.
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
誤り訂正符号化装置（１）は、クライアント信号を多重化して伝送フレームにマッピングするとともにデータの伝送速度を調整するためのスタッフビットを伝送フレームにマッピングするマッピング回路（１１）と、伝送フレームに含まれ、スタッフビットの位置および値を示す制御データに対して第１の誤り訂正符号化を行う制御データ用誤り訂正符号化回路（１３）と、制御データ用誤り訂正符号化回路により第１の誤り訂正符号化が行われた制御データを含んだ状態の伝送フレームに対して第２の誤り訂正符号化を行う誤り訂正符号化回路（１２）と、を備える。
Description
本開示は、誤り訂正符号化装置、誤り訂正復号装置、誤り訂正符号化方法、誤り訂正復号方法、制御回路および記憶媒体に関する。
従来のコア・メトロ網用の光伝送装置では、ネットワークの効率化を実現するため低速の信号を多重化して高速の信号を生成する多重化方式が適用されている。この方式で生成された高速信号は、近年の光伝送装置では１００Ｇｂｐｓを超える伝送速度を有する。また、１００Ｇｂｐｓ超の光信号の信頼性向上および長距離伝送の実現のために誤り訂正符号を付加するのが一般的である。例えば、非特許文献１では、コア・メトロ網用の光伝送装置に使用されている低速のクライアント信号をＯＴＵ（Optical Transport Unit）フレームに収容するためのマッピング仕様が標準化されている。非特許文献１では、１００Ｇｂｐｓまでの伝送フレームとしてＯＴＵ４フレームを定義している他、１００Ｇｂｐｓを超える伝送容量を１００Ｇｂｐｓ単位で任意に構成するフレームとしてＯＴＵＣｎが定義されている。ＯＴＵ４フレームには、誤り訂正（ＦＥＣ：Forward Error Correction）としてＲＳ（Reed-Solomon）（２５５，２３９）が定義されている。一方、ＯＴＵＣｎフレームには誤り訂正の特定の方式は定義されていないが、ＯＴＵＣｎフレームをクライアント信号とするＦｌｅｘＯ（Flexible OTN（Optical Transport Network））ではＲＳ１０（５４４，５１４）が定義されている。
ＩＴＵ－Ｔ Ｇ．７０９／Ｙ１３３１
上述の通り、従来の多重化された伝送フレームには誤り訂正符号が定義されており、大容量化および長距離伝送を実現するため、その誤り訂正符号や復号装置には高い訂正性能の実現が求められる。
本開示は、上記に鑑みてなされたものであって、誤り訂正性能の向上を実現する誤り訂正符号化装置を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本開示にかかる誤り訂正符号化装置は、クライアント信号を多重化して伝送フレームにマッピングするとともにデータの伝送速度を調整するためのスタッフビットを伝送フレームにマッピングするマッピング回路を備える。また、誤り訂正符号化装置は、伝送フレームに含まれ、スタッフビットの位置および値を示す制御データに対して第１の誤り訂正符号化を行う第１の誤り訂正符号化回路と、第１の誤り訂正符号化回路により第１の誤り訂正符号化が行われた制御データを含んだ状態の伝送フレームに対して第２の誤り訂正符号化を行う第２の誤り訂正符号化回路と、を備える。
本開示にかかる誤り訂正符号化装置は、誤り訂正性能の向上を実現できるという効果を奏する。
以下に、本開示の実施の形態にかかる誤り訂正符号化装置、誤り訂正復号装置、誤り訂正符号化方法、誤り訂正復号方法、制御回路および記憶媒体を図面に基づいて詳細に説明する。
実施の形態１．
図１は、実施の形態１にかかる誤り訂正符号化装置１の構成例を示す図であり、図２は、実施の形態１にかかる誤り訂正復号装置２の構成例を示す図である。また、図３は、実施の形態１にかかる誤り訂正符号化装置１が生成する伝送フレームの構成例を示す図である。図１に示す誤り訂正符号化装置１は、例えば、通信システムにおいてクライアント信号を送信する送信装置を構成する。また、図２に示す誤り訂正復号装置２は、例えば、通信システムにおいてクライアント信号を受信する受信装置を構成する。
図１は、実施の形態１にかかる誤り訂正符号化装置１の構成例を示す図であり、図２は、実施の形態１にかかる誤り訂正復号装置２の構成例を示す図である。また、図３は、実施の形態１にかかる誤り訂正符号化装置１が生成する伝送フレームの構成例を示す図である。図１に示す誤り訂正符号化装置１は、例えば、通信システムにおいてクライアント信号を送信する送信装置を構成する。また、図２に示す誤り訂正復号装置２は、例えば、通信システムにおいてクライアント信号を受信する受信装置を構成する。
図１に示すように、実施の形態１にかかる誤り訂正符号化装置１は、マッピング回路１１と、制御データ用誤り訂正符号化回路１３と、誤り訂正符号化回路１２とを備える。
誤り訂正符号化装置１は、クライアント側から入力される低速のクライアント信号を１つ以上多重化して高速な伝送フレームの信号を生成する。一般的に、低速のクライアント信号は、より高速の伝送路側の固定レートフレームにマッピングされる。クライアント側の信号速度と伝送フームレートとの間の速度差はフレーム内のペイロード領域に挿入されるスタッフビット量によって調整される。また、クライアント信号のマッピング位置を示す情報が例えば制御データに載せられる。例えば、非特許文献１に記載のＯＴＮでは、非同期マッピングプロシージャ（ＡＭＰ：Asynchronous Mapping Procedure）が定義されており、フレーム内に用意された特定の領域へのデータもしくはスタッフビットの挿入により非同期のフレーミングを行うことが可能となっている。受信側ではＪｕｓｔｉｆｉ ｃａｔｉｏｎ Ｃｏｎｔｒｏｌ ｂｙｔｅｓ（JC1,JC2,JC3）を参照することで、スタッフビットもしくはデータビットの判別が可能となっている。また、デルタシグマ方式を用いた汎用マッピングプロシージャ（ＧＭＰ：Generic Mapping Procedure)も定義されており、こちらも分散して配置されたスタッフビットをＪＣ ｂｙｔｅにて制御可能な方式となっている。なお、ここではＯＴＮのＡＭＰおよびＧＭＰを例として挙げたが、これは非同期マッピング方式としてスタッフビットを挿入し、その制御情報をオーバヘッドに記載して転送することが一般的であることを示しただけであり、本開示が上記マッピングプロシージャに限定されることを示すものではない。
誤り訂正符号化装置１が生成する伝送フレームは図３に示す構成となる。誤り訂正符号化装置１において、マッピング回路１１は、クライアント側から入力される低速の信号を多重化し、伝送フレーム３のペイロード領域３２にマッピングする。その際、マッピング回路１１は、生成する伝送フレーム３の伝送速度とクライアント信号との速度の差分を調整するためのスタッフビットをペイロード領域３２に挿入する。図３ではスタッフビットが伝送フレーム３のペイロード領域３２に分散する形で格納されている様子を図示したものである。また、マッピング回路１１は、クライアント信号のマッピング位置および値を示す制御データ３１１を生成する。すなわち、マッピング回路１１は、外部から入力されたクライアント信号を多重化し、さらに、スタッフビットを多重化後のクライアント信号に挿入して伝送速度を調整するとともに、スタッフビットの位置および値を示す制御データ３１１を生成する。
第１の誤り訂正符号化回路である制御データ用誤り訂正符号化回路１３は、制御データ３１１に含まれる情報を保護するために設けられた回路である。制御データ用誤り訂正符号化回路１３は、マッピング回路１１で生成された制御データ３１１に対して誤り訂正符号化を行う。制御データ用誤り訂正符号化回路１３が制御データ３１１に対して行う誤り訂正符号化は第１の誤り訂正符号化である。制御データ用誤り訂正符号化回路１３は、制御データ３１１に対する誤り訂正符号化で生成したパリティビットを制御データ用パリティビット３１２としてマッピング回路１１に出力する。
マッピング回路１１は、制御データ３１１と制御データ用パリティビット３１２とを組み合わせた制御信号３１を生成して伝送フレーム３に組み込む。
第２の誤り訂正符号化回路である誤り訂正符号化回路１２は、マッピング回路１１により制御信号３１が組み込まれた状態の伝送フレーム３に対して、第１の誤り訂正符号化とは異なる第２の誤り訂正符号化を行う。すなわち、誤り訂正符号化回路１２は、伝送フレーム３に組み込まれた制御信号３１と、伝送フレーム３のペイロード領域３２にマッピングされたデータであるペイロードデータとを対象として誤り訂正符号化を行い、生成したパリティビットをパリティビット３３として伝送フレーム３に組み込む。この結果、実際に送信される伝送フレーム３が完成する。
誤り訂正符号化装置１の動作をフローチャートで表すと図４のようになる。図４は、実施の形態１にかかる誤り訂正符号化装置１の動作の一例を示すフローチャートである。
誤り訂正符号化装置１では、まず、マッピング回路１１が、クライアント側から入力されるクライアント信号を伝送フレーム３にマッピングする（ステップＳ１１）。詳細には、マッピング回路１１は、クライアント信号を多重化するとともにスタッフビットを挿入し、伝送フレーム３のペイロード領域３２に格納する。次に、マッピング回路１１が、スタッフビットの位置および値を示す制御データ３１１を生成する（ステップＳ１２）。次に、制御データ用誤り訂正符号化回路１３が、制御データ３１１を誤り訂正符号化して制御信号３１を生成する（ステップＳ１３）。詳細には、制御データ用誤り訂正符号化回路１３は、制御データ３１１を誤り訂正符号化して制御データ用パリティビット３１２を生成し、制御データ３１１と制御データ用パリティビット３１２とを組み合わせて制御信号３１を生成する。次に、マッピング回路１１が、制御信号３１を伝送フレーム３にマッピングする（ステップＳ１４）。次に、誤り訂正符号化回路１２が、クライアント信号および制御信号３１に対して誤り訂正符号化を行う（ステップＳ１５）。詳細には、誤り訂正符号化回路１２は、ペイロード領域３２に格納されたデータであるペイロードデータと制御信号３１とを誤り訂正符号化してパリティビット３３を生成し、伝送フレーム３に格納する。
つづいて、誤り訂正符号化装置１で生成されたフレームの受信側においてデータを復号する誤り訂正復号装置２について説明する。
図２に示すように、実施の形態１にかかる誤り訂正復号装置２は、軟判定回路２２と、誤り訂正復号回路２３と、フレームデコーダ回路２４とを備える。
誤り訂正復号装置２には、受信した信号に対してフレーム同期をかけるフレーム同期回路２１からの出力信号が入力される。なお、フレーム同期回路２１は受信装置においてフレームの同期すなわちタイミングを検出する一般的な回路であり、説明は省略する。
フレーム同期回路２１で同期がとられた受信伝送フレームは、制御信号３１、ペイロード領域３２のデータ、およびパリティビット３３のすべてのデータが軟判定回路２２に入力される。また、受信伝送フレームに含まれる制御信号３１のみが複製および分岐され、フレームデコーダ回路２４に入力される。
フレームデコーダ回路２４は、入力された制御信号３１の誤り訂正復号を行い、制御データ３１１を再生する。また、フレームデコーダ回路２４は、再生した制御データ３１１および伝送フレームの構成に基づいて、伝送フレーム内のスタッフビットの位置および値を抽出する。フレームデコーダ回路２４は抽出したスタッフビットの位置および値を軟判定回路２２および誤り訂正復号回路２３に出力する。
ここで、近年の光通信においては、高い誤り訂正性能を実現可能な方式として軟判定誤り訂正復号を用いることが一般的となっている。軟判定誤り訂正復号においては、受信した信号からデータが‘０’らしいか‘１’らしいかを示す尤度で表現された値（例えば、対数尤度比（LLR：log likelihood ratio））を使用して誤り訂正を行う。そこで、軟判定回路２２および誤り訂正復号回路２３は、フレームデコーダ回路２４で抽出された位置のスタッフビットの尤度を最大値もしくは最小値として復号処理を行う。例えば、尤度としてＬＬＲを用いる場合、軟判定回路２２は、スタッフビットが‘１’の場合の尤度が最小、‘０’の場合の尤度が最大とする。なお、スタッフビットの尤度の最大値もしくは最小値を固定値として取り扱ってもよい。このように、伝送フレーム内の制御信号３１を誤り訂正復号して得られる制御データからスタッフビットの位置および値を抽出し、これらを用いて軟判定誤り訂正復号を行うことで、通常の軟判定誤り訂正復号よりも高い訂正性能を実現することが可能となる。
誤り訂正復号装置２の動作をフローチャートで表すと図５のようになる。図５は、実施の形態１にかかる誤り訂正復号装置２の動作の一例を示すフローチャートである。
誤り訂正復号装置２では、まず、フレームデコーダ回路２４が、制御信号３１を復号する（ステップＳ２１）。詳細には、フレームデコーダ回路２４は、フレーム同期回路２１から入力される制御信号３１を誤り訂正復号して制御データ３１１を再生する。次に、フレームデコーダ回路２４が、スタッフビットの位置および値を抽出する（ステップＳ２２）。詳細には、フレームデコーダ回路２４は、制御データ３１１および伝送フレームの構成に基づいて、伝送フレーム内のスタッフビットの位置および値を抽出し、軟判定回路２２および誤り訂正復号回路２３に出力する。次に、軟判定回路２２および誤り訂正復号回路２３が、スタッフビットの位置および値に基づいてクライアント信号を復号する（ステップＳ２３）。詳細には、軟判定回路２２は、フレーム同期回路２１からの出力信号に基づいた尤度の算出を行うとともに、フレームデコーダ回路２４から入力されたスタッフビットの位置および値に基づいて、復号対象の伝送フレームに含まれるスタッフビットの尤度を算出する。誤り訂正復号回路２３は、軟判定回路２２で算出された尤度を使用して伝送フレームを誤り訂正復号する。
なお、本実施の形態１では、長距離伝送に活用される誤り訂正復号方式としては軟判定誤り訂正復号の適用が一般的であるため、誤り訂正復号回路２３が軟判定誤り訂正復号回路の場合を想定して説明したが、本開示は誤り訂正復号方式を軟判定誤り訂正復号に制限するものではない。硬判定誤り訂正復号を適用する場合あっても同様に、スタッフビットを‘０’／‘１’の硬判定値に固定して復号する構成も取りうる。さらに、スタッフビットだけでなく、フレーム構成上固定値になりうるデータ（例えば、フレーム長調整用のパディングビット、パイロット信号、アライメント信号、など）をフレームデコーダ回路２４で抽出する構成としてもよい。また、伝送フレーム内のペイロード領域３２におけるスタッフビットの位置および値を示す制御データ３１１を含む構成の本実施の形態にかかる伝送フレーム３においては、制御信号３１を伝送フレーム３の前方に配置することで、誤り訂正符号が揃う前に先んじてフレームデコーダ回路２４の処理を完了し、復号処理までの待ち時間を極小化させるフレーム構成としてもよい。
また、フレーム構成上、制御データ３１１に適用される誤り訂正符号は符号長が短くなるため、誤り訂正符号としての訂正性能は伝送フレーム全体より低くなることが予想される。一方で近年の光通信においては、伝送路側へ出力する光信号に多値変復調方式を用いる場合が多い。そのような場合、制御信号３１を比較的誤りの生じにくいコンステレーションマップのＭＳＢ（Most Significant Bit）である符号ビットにアサインするシンボルマッピングを使用する構成としてもよい。
以上説明したように、本実施の形態にかかる誤り訂正符号化装置１は、クライアント信号を多重化するとともにスタッフビットを挿入してデータの伝送速度を調整し、さらに、スタッフビットの位置および値を示す制御データを誤り訂正符号化し、伝送フレーム３に格納する。誤り訂正符号化装置１は、さらに、制御データを誤り訂正符号化した結果と、スタッフビットが挿入された多重化後のクライアント信号とに対して誤り訂正符号化を行う。これにより、クライアント信号を多重化して伝送速度の高速化を実現する場合の誤り訂正性能の向上が可能となる。
実施の形態２．
以上の実施の形態１では、制御データをフィードフォワード的に処理するため、送信側で制御データに誤り訂正符号をかけ、復号側で先行して制御信号の復号を行うようにした。このため、伝送フレームに適用する誤り訂正符号化回路および誤り訂正復号回路以外にも、小さな誤り訂正符号化回路および誤り訂正復号回路が必要になっていた。次に、伝送フレームに適用する誤り訂正符号化回路および誤り訂正復号回路のみを使用する実施形態を示す。
以上の実施の形態１では、制御データをフィードフォワード的に処理するため、送信側で制御データに誤り訂正符号をかけ、復号側で先行して制御信号の復号を行うようにした。このため、伝送フレームに適用する誤り訂正符号化回路および誤り訂正復号回路以外にも、小さな誤り訂正符号化回路および誤り訂正復号回路が必要になっていた。次に、伝送フレームに適用する誤り訂正符号化回路および誤り訂正復号回路のみを使用する実施形態を示す。
図６は、実施の形態２にかかる誤り訂正符号化装置４の構成例を示す図であり、図７は、実施の形態２にかかる誤り訂正復号装置５の構成例を示す図である。また、図８は、実施の形態２にかかる誤り訂正符号化装置４が生成する伝送フレームの構成例を示す図であり、一例として、Ｎ番目に送信される伝送フレーム６１およびＮ＋１番目に送信される伝送フレーム６２の構成を示している。なお、Ｎは正の整数である。以下の説明では、Ｎ番目に送信される伝送フレーム６１をＮ番目の伝送フレーム６１、Ｎ＋１番目に送信される伝送フレーム６２をＮ＋１番目の伝送フレーム６２と称する。
誤り訂正符号化装置４および誤り訂正復号装置５の動作について、図８に示す伝送フレーム６１および６２を参照しながら説明する。
まず、誤り訂正符号化装置４について説明する。図６に示すように、実施の形態２にかかる誤り訂正符号化装置４は、マッピング回路４１と、データを一時的に保持するバッファ回路４２と、誤り訂正符号化回路４３とを備える。
誤り訂正符号化装置４のマッピング回路４１は、実施の形態１にかかる誤り訂正符号化装置１のマッピング回路１１と同様の処理を行う。すなわち、マッピング回路４１は、クライアント側から入力される低速のクライアント信号を１つ以上多重化して高速な伝送フレームの信号を生成する。また、マッピング回路４１は、クライアント側の信号速度と伝送フームレート間の速度差を調整するため、伝送フレーム内のペイロード領域にスタッフビットを挿入する。さらに、マッピング回路４１は、クライアント信号のマッピング位置を示す情報を含む制御データを生成する。
例えば、マッピング回路４１は、Ｎ番目のフレームについてクライアント信号およびスタッフビットのマッピングを行いＮ番目のフレームデータを生成するとともに、Ｎ番目のフレームデータのスタッフビットの位置および値を示す制御データ（以下、「Ｎ番目のフレーム制御データ」と称する）を生成する。マッピング回路４１は、Ｎ番目のフレームデータをバッファ回路４２に出力し、Ｎ番目のフレーム制御データを誤り訂正符号化回路４３に出力する。
バッファ回路４２は、マッピング回路４１から入力されたＮ番目のフレームデータを一時的に保持する。その間、マッピング回路４１は、次のＮ＋１番目のクライアント信号を受け取り、Ｎ番目のクライアント信号に対する処理と同様に、マッピングおよび制御データの生成を行い、生成したＮ＋１番目のフレームデータに出力し、制御データ（以下、「Ｎ＋１番目のフレーム制御データ」と称する）を誤り訂正符号化回路４３に出力する。バッファ回路４２は、Ｎ＋１番目のフレームデータがマッピング回路４１から入力されると、保持していたＮ番目のフレームデータを誤り訂正符号化回路４３に出力する。このとき、上述したように、マッピング回路４１はＮ＋１番目のフレーム制御データを誤り訂正符号化回路４３に出力するので、図６に示すように、誤り訂正符号化回路４３には、Ｎ番目のフレームデータと、Ｎ＋１番目のフレーム制御データとが入力されることになる。
図８に示す伝送フレームを生成する誤り訂正符号化回路４３は、バッファ回路４２から入力されたフレームデータ（Ｎ番目のフレームデータ６１２）および制御データ（Ｎ＋１番目のフレーム制御データ６１１）を誤り訂正符号化してパリティビット６１３を生成し、Ｎ番目のフレームデータ６１２およびＮ＋１番目のフレーム制御データ６１１と、生成したパリティビット６１３とを組み合わせてＮ番目の伝送フレーム６１を生成する。
図８において破線の矢印で示すように、Ｎ番目の伝送フレーム６１に含まれるＮ＋１番目のフレーム制御データ６１１は、次のＮ＋１番目の伝送フレーム６２に含まれるスタッフビットの位置および値を示す。
同様に、誤り訂正符号化回路４３は、Ｎ＋１番目のフレームデータ６２２およびＮ＋２番目のフレーム制御データ６２１を誤り訂正符号化してパリティビット６２３を生成し、これらを組み合わせてＮ＋１番目の伝送フレーム６２を生成する。
誤り訂正符号化装置４の動作をフローチャートで表すと図９のようになる。図９は、実施の形態２にかかる誤り訂正符号化装置４の動作の一例を示すフローチャートである。なお、Ｎ番目のフレームデータおよびＮ番目のフレーム制御データの生成が完了しているものとして説明を行う。
誤り訂正符号化装置４では、まず、マッピング回路４１が、クライアント側から入力されるＮ＋１番目のクライアント信号を伝送フレームにマッピングする（ステップＳ３１）。詳細には、マッピング回路４１は、Ｎ＋１番目のクライアント信号を多重化するとともにスタッフビットを挿入し、Ｎ＋１番目のフレームデータ６２２として伝送フレーム６２に格納する。次に、マッピング回路４１が、Ｎ＋１番目のフレーム制御データ６１１を生成する（ステップＳ３２）。詳細には、マッピング回路４１は、Ｎ＋１番目の伝送フレーム６２におけるスタッフビットの位置および値を示すＮ＋１番目のフレーム制御データ６１１を生成する。次に、マッピング回路４１が、Ｎ＋１番目のフレーム制御データ６１１をＮ番目のフレームデータ６１２と同じ伝送フレーム（Ｎ番目の伝送フレーム６１）にマッピングする（ステップＳ３３）。次に、誤り訂正符号化回路４３が、Ｎ番目のフレームデータ６１２およびＮ＋１番目のフレーム制御データ６１１を誤り訂正符号化する（ステップＳ３４）。すなわち、誤り訂正符号化回路４３は、Ｎ番目のフレームデータ６１２およびＮ＋１番目のフレーム制御データ６２１を誤り訂正符号化してＮ番目の伝送フレーム６１を生成する。
つづいて、フレームの受信側においてデータを復号する誤り訂正復号装置５について説明する。本実施の形態では、Ｎ＋１番目の伝送フレーム６２に着目して説明を行う。
図７に示すように、実施の形態２にかかる誤り訂正復号装置５は、軟判定回路５２と、誤り訂正復号回路５３と、フレームデコーダ回路５４とを備える。なお、誤り訂正復号装置５の前段のフレーム同期回路５１は、実施の形態１にかかる誤り訂正復号装置２の前段のフレーム同期回路２１と同様の回路である。また、誤り訂正復号装置５の軟判定回路５２および誤り訂正復号回路５３は、実施の形態１にかかる誤り訂正復号装置２が備える軟判定回路２２および誤り訂正復号回路２３と同様の回路である。
Ｎ＋１番目の伝送フレーム６２を受信し、フレーム同期回路５１にて同期をとる間、誤り訂正復号装置５では、軟判定回路５２および誤り訂正復号回路５３が、Ｎ番目の伝送フレーム６１に対して誤り訂正復号処理を行う。復号されたＮ番目の伝送フレーム６１にはＮ＋１番目のフレーム制御データ６１１が含まれている。誤り訂正復号装置５のフレームデコーダ回路５４は、誤り訂正復号回路５３が出力するＮ＋１番目のフレーム制御データ６１１を用いてＮ＋１番目の伝送フレーム６２のスタッフビットの位置および値を抽出する。フレームデコーダ回路５４は、抽出したＮ＋１番目の伝送フレーム６２のスタッフビットの位置および値を、誤り訂正復号回路５３および軟判定回路５２に出力する。
軟判定回路５２および誤り訂正復号回路５３は、フレームデコーダ回路５４で抽出されたスタッフビットの尤度を最大値もしくは最小値として復号処理を行う。最大値もしくは最小値を固定値として取り扱ってもよい。軟判定回路５２および誤り訂正復号回路５３は、Ｎ番目の伝送フレーム６１の誤り訂正復号処理結果に含まれるＮ＋１番目のフレーム制御データを用いて、Ｎ＋１番目の伝送フレーム６２を誤り訂正復号する。このように、誤り訂正復号装置５は、第１の伝送フレームを復号して得られる第２の伝送フレームの制御データから、第２の伝送フレームのスタッフビットの位置および値を抽出し、これらを用いて、次に入力される第２の伝送フレームの誤り訂正復号を行う。これにより、実施の形態１と同様に、通常の軟判定誤り訂正復号よりも高い訂正性能を実現することが可能となる。また、制御データに個別の誤り訂正符号化および復号を行うことなく、制御データおよびペイロードデータの訂正性能を向上させることができる。Ｎ＋１番目の伝送フレーム６２について説明したが、他の伝送フレームについても同様の方法で復号する。
誤り訂正復号装置５の動作をフローチャートで表すと図１０のようになる。図１０は、実施の形態２にかかる誤り訂正復号装置５の動作の一例を示すフローチャートである。
誤り訂正復号装置５では、まず、軟判定回路５２および誤り訂正復号回路５３が、フレーム同期回路５１から入力されたＮ番目の伝送フレーム６１を復号する（ステップＳ４１）。次に、フレームデコーダ回路５４が、復号後のＮ番目の伝送フレーム６１からＮ＋１番目のフレーム制御データを抽出する（ステップＳ４２）。その後、Ｎ＋１番目の伝送フレーム６２がフレーム同期回路５１から入力されると、ステップＳ４２でフレームデコーダ回路５４が抽出したＮ＋１番目のフレーム制御データに基づいて、軟判定回路５２および誤り訂正復号回路５３が、Ｎ＋１番目の伝送フレーム６２を復号する（ステップＳ４３）。詳細には、軟判定回路５２が、ステップＳ４２で抽出されたＮ＋１番目のフレーム制御データに含まれる情報のうち、Ｎ＋１番目の伝送フレーム６２のスタッフビットの位置および値に基づいて、Ｎ＋１番目の伝送フレーム６２に含まれるスタッフビットの尤度を算出し、この尤度を用いて、誤り訂正復号回路５３がＮ＋１番目の伝送フレーム６２を誤り訂正復号する。
なお、本実施の形態２では、長距離伝送に活用される誤り訂正復号方式としては軟判定誤り訂正復号の適用が一般的であるため軟判定復号回路を想定した説明したが、実施の形態１と同様に、誤り訂正復号方式を軟判定誤り訂正復号に制限するものではない。硬判定誤り訂正復号であっても同様に、スタッフビットを‘０’／‘１’の硬判定値に固定して復号する構成も取りうる。さらに、スタッフビットだけでなく、フレーム構成上固定値になりうるデータ（例えば、フレーム長調整用のパディングビット、パイロット信号、アライメント信号、など）をフレームデコーダ回路５４で抽出する構成としてもよい。また、伝送フレーム内のペイロード領域におけるスタッフビットの位置および値を示す制御データの位置について、図８に示す例では伝送フレームの先頭としているが、具体的な場所については定義しない。
以上説明したように、本実施の形態にかかる誤り訂正符号化装置４は、クライアント信号を多重化するとともにスタッフビットを挿入してＮ番目のフレームデータを生成するとともに、スタッフビットの位置および値を示すＮ番目のフレーム制御データを生成する。また、誤り訂正符号化装置４は、Ｎ番目のフレームデータを保持しておき、Ｎ＋１番目のフレームデータおよびＮ＋１番目のフレーム制御データを生成すると、保持していたＮ番目のフレームデータとＮ＋１番目のフレーム制御データとを組み合わせたデータを誤り訂正符号化する。これにより、クライアント信号を多重化して伝送速度の高速化を実現する場合の誤り訂正性能の向上が可能となる。また、制御データに対して誤り訂正符号化および復号を行うための回路を別途設ける必要が無くなり、回路規模の削減および処理の単純化を実現できる。
つづいて、本開示にかかる誤り訂正符号化装置および誤り訂正復号装置を実現するためのハードウェアについて説明する。なお、誤り訂正符号化装置および誤り訂正復号装置は同様のハードウェアで実現可能である。そのため、誤り訂正符号化装置を実現するハードウェアについて説明を行い、誤り訂正復号装置を実現するハードウェアについては説明を省略する。また、一例として、実施の形態１にかかる誤り訂正符号化装置１を実現するハードウェアについて説明する。
誤り訂正符号化装置１のマッピング回路１１、誤り訂正符号化回路１２および制御データ用誤り訂正符号化回路１３は、専用のハードウェアである処理回路で実現することが可能である。図１１は、誤り訂正符号化装置１を実現するハードウェアの一例を示す図である。誤り訂正符号化装置１のマッピング回路１１、誤り訂正符号化回路１２および制御データ用誤り訂正符号化回路１３は、例えば、図１１に示す処理回路１００により実現される。
処理回路１００は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）またはこれらを組み合わせたものが該当する。誤り訂正符号化装置１のマッピング回路１１、誤り訂正符号化回路１２および制御データ用誤り訂正符号化回路１３は、それぞれ異なる処理回路１００で実現されてもよいし、これらの全てまたは一部がまとめて１つまたは複数の処理回路で実現されてもよい。
また、誤り訂正符号化装置１のマッピング回路１１、誤り訂正符号化回路１２および制御データ用誤り訂正符号化回路１３は図１２に示すプロセッサ１０１およびメモリ１０２で実現することも可能である。図１２は、誤り訂正符号化装置１を実現するハードウェアの他の例を示す図である。
プロセッサ１０１は、ＣＰＵ（Central Processing Unit、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、ＤＳＰ（Digital Signal Processor）ともいう）、システムＬＳＩ（Large Scale Integration）などである。メモリ１０２は、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）、ＥＥＰＲＯＭ（登録商標）（Electrically Erasable Programmable Read Only Memory）などである。
誤り訂正符号化装置１のマッピング回路１１、誤り訂正符号化回路１２および制御データ用誤り訂正符号化回路１３をプロセッサ１０１およびメモリ１０２で実現する場合、マッピング回路１１、誤り訂正符号化回路１２および制御データ用誤り訂正符号化回路１３として動作するためのプログラムをメモリ１０２に格納しておき、このプログラムをプロセッサ１０１が読み出して実行することにより、誤り訂正符号化装置１のマッピング回路１１、誤り訂正符号化回路１２および制御データ用誤り訂正符号化回路１３が実現される。
なお、メモリ１０２に格納される、マッピング回路１１、誤り訂正符号化回路１２および制御データ用誤り訂正符号化回路１３として動作するためのプログラムは、例えば、ＣＤ（Compact Disc）－ＲＯＭ、ＤＶＤ（Digital Versatile Disc）－ＲＯＭなどの記憶媒体に書き込まれた状態でユーザ等に提供される形態であってもよいし、ネットワークを介して提供される形態であってもよい。
また、誤り訂正符号化装置１のマッピング回路１１、誤り訂正符号化回路１２および制御データ用誤り訂正符号化回路１３の一部を図１１に示す処理回路１００で実現し、残りを図１２に示すプロセッサ１０１およびメモリ１０２で実現するようにしてもよい。
以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
１，４ 誤り訂正符号化装置、２，５ 誤り訂正復号装置、３，６１，６２ 伝送フレーム、１１，４１ マッピング回路、１２，４３ 誤り訂正符号化回路、１３ 制御データ用誤り訂正符号化回路、２１，５１ フレーム同期回路、２２，５２ 軟判定回路、２３，５３ 誤り訂正復号回路、２４，５４ フレームデコーダ回路、３１ 制御信号、３２ ペイロード領域、３３，６１３，６２３ パリティビット、４２ バッファ回路、３１１ 制御データ、３１２ 制御データ用パリティビット、６１１，６２１ フレーム制御データ、６１２，６２２ フレームデータ。
Claims (16)
- クライアント信号を多重化して伝送フレームにマッピングするとともにデータの伝送速度を調整するためのスタッフビットを前記伝送フレームにマッピングするマッピング回路と、
前記伝送フレームに含まれ、前記スタッフビットの位置および値を示す制御データに対して第１の誤り訂正符号化を行う第１の誤り訂正符号化回路と、
前記第１の誤り訂正符号化回路により第１の誤り訂正符号化が行われた制御データを含んだ状態の前記伝送フレームに対して第２の誤り訂正符号化を行う第２の誤り訂正符号化回路と、
を備えることを特徴とする誤り訂正符号化装置。 - 前記マッピング回路は、前記第１の誤り訂正符号化が行われた制御データを前記伝送フレームの先頭にマッピングする、
ことを特徴とする請求項１に記載の誤り訂正符号化装置。 - 前記マッピング回路は、前記第１の誤り訂正符号化が行われた制御データをシンボルの符号ビットに割り当てる、
ことを特徴とする請求項１または２に記載の誤り訂正符号化装置。 - 請求項１から３のいずれか一つに記載の誤り訂正符号化装置で生成された伝送フレームを復号する誤り訂正復号装置であって、
前記伝送フレームに含まれる前記第１の誤り訂正符号化が行われた前記制御データを誤り訂正復号し、復号対象の前記伝送フレームに含まれる前記スタッフビットの位置および値を抽出するフレームデコーダ回路、
を備え、
前記フレームデコーダ回路で抽出された前記スタッフビットの位置および値に基づいて復号対象の前記伝送フレームを誤り訂正復号する、
ことを特徴とする誤り訂正復号装置。 - 前記フレームデコーダ回路で抽出された前記スタッフビットの位置および値に基づいて、復号対象の前記伝送フレームに含まれる各ビットの尤度を算出する軟判定回路と、
前記軟判定回路で算出された尤度を使用して復号対象の前記伝送フレームを誤り訂正復号する誤り訂正復号回路と、
を備えることを特徴とする請求項４に記載の誤り訂正復号装置。 - 前記軟判定回路は、前記スタッフビットの尤度が復号対象の前記伝送フレームに含まれる各ビットの尤度の最大値または最小値となるように尤度を算出する、
ことを特徴とする請求項５に記載の誤り訂正復号装置。 - 前記スタッフビットの尤度の最大値または最小値を固定値とする、
ことを特徴とする請求項５または６に記載の誤り訂正復号装置。 - 復号対象の前記伝送フレームに含まれるスタッフビットの硬判定値を固定値として復号対象の前記伝送フレームを誤り訂正復号する誤り訂正復号回路、
を備えることを特徴とする請求項４に記載の誤り訂正復号装置。 - クライアント信号を多重化して伝送フレームにマッピングするとともにデータの伝送速度を調整するためのスタッフビットを前記伝送フレームにマッピングしてフレームデータを生成し、さらに、前記スタッフビットの位置および値を示す制御データを生成するマッピング回路と、
前記マッピング回路により前記フレームデータが生成されると、生成された前記フレームデータを受け取って保持するとともに、それまで保持していたフレームデータを出力するバッファ回路と、
前記マッピング回路により前記制御データが生成されると、生成された前記制御データと前記バッファ回路から出力されたフレームデータと組み合わせた伝送フレームに対して誤り訂正符号化を行う誤り訂正符号化回路と、
を備えることを特徴とする誤り訂正符号化装置。 - 請求項９に記載の誤り訂正符号化装置で生成された伝送フレームを復号する誤り訂正復号装置であって、
伝送フレームを誤り訂正復号して得られる復号済みの伝送フレームに含まれる制御データを、次の伝送フレームの誤り訂正復号で使用する、
ことを特徴とする誤り訂正復号装置。 - 誤り訂正符号化装置が実行する誤り訂正符号化方法であって、
クライアント信号を多重化して伝送フレームにマッピングするとともにデータの伝送速度を調整するためのスタッフビットを前記伝送フレームにマッピングするマッピングステップと、
前記伝送フレームに含まれ、前記スタッフビットの位置および値を示す制御データに対して第１の誤り訂正符号化を行う第１の符号化ステップと、
前記第１の符号化ステップで第１の誤り訂正符号化が行われた制御データを含んだ状態の前記伝送フレームに対して第２の誤り訂正符号化を行う第２の符号化ステップと、
を含むことを特徴とする誤り訂正符号化方法。 - 請求項１１に記載の誤り訂正符号化方法を実行して生成された伝送フレームに対して誤り訂正復号装置が実行する誤り訂正復号方法であって、
前記伝送フレームに含まれる前記第１の誤り訂正符号化が行われた前記制御データを誤り訂正復号し、復号対象の前記伝送フレームに含まれる前記スタッフビットの位置および値を抽出する制御データ復号ステップと、
前記制御データ復号ステップで抽出された前記スタッフビットの位置および値に基づいて復号対象の前記伝送フレームを誤り訂正復号する伝送フレーム復号ステップと、
を含むことを特徴とする誤り訂正復号方法。 - 誤り訂正符号化装置を制御する制御回路であって、
クライアント信号を多重化して伝送フレームにマッピングするとともにデータの伝送速度を調整するためのスタッフビットを前記伝送フレームにマッピングするマッピングステップと、
前記伝送フレームに含まれ、前記スタッフビットの位置および値を示す制御データに対して第１の誤り訂正符号化を行う第１の符号化ステップと、
前記第１の符号化ステップで第１の誤り訂正符号化が行われた制御データを含んだ状態の前記伝送フレームに対して第２の誤り訂正符号化を行う第２の符号化ステップと、
を前記誤り訂正符号化装置に実行させることを特徴とする制御回路。 - 請求項１３に記載の制御回路が前記誤り訂正符号化装置を制御して生成された伝送フレームを復号する誤り訂正復号装置を制御する制御回路であって、
前記伝送フレームに含まれる前記第１の誤り訂正符号化が行われた前記制御データを誤り訂正復号し、復号対象の前記伝送フレームに含まれる前記スタッフビットの位置および値を抽出する制御データ復号ステップと、
前記制御データ復号ステップで抽出された前記スタッフビットの位置および値に基づいて復号対象の前記伝送フレームを誤り訂正復号する伝送フレーム復号ステップと、
を前記誤り訂正復号装置に実行させることを特徴とする制御回路。 - 誤り訂正符号化装置を制御する符号化プログラムを記憶する記憶媒体であって、
前記符号化プログラムは、
クライアント信号を多重化して伝送フレームにマッピングするとともにデータの伝送速度を調整するためのスタッフビットを前記伝送フレームにマッピングするマッピングステップと、
前記伝送フレームに含まれ、前記スタッフビットの位置および値を示す制御データに対して第１の誤り訂正符号化を行う第１の符号化ステップと、
前記第１の符号化ステップで第１の誤り訂正符号化が行われた制御データを含んだ状態の前記伝送フレームに対して第２の誤り訂正符号化を行う第２の符号化ステップと、
を前記誤り訂正符号化装置に実行させることを特徴とする記憶媒体。 - 請求項１５に記載の記憶媒体に記憶された前記符号化プログラムが前記誤り訂正符号化装置を制御して生成された伝送フレームを復号する誤り訂正復号装置を制御する復号プログラムを記憶する記憶媒体であって、
前記復号プログラムは、
前記伝送フレームに含まれる前記第１の誤り訂正符号化が行われた前記制御データを誤り訂正復号し、復号対象の前記伝送フレームに含まれる前記スタッフビットの位置および値を抽出する制御データ復号ステップと、
前記制御データ復号ステップで抽出された前記スタッフビットの位置および値に基づいて復号対象の前記伝送フレームを誤り訂正復号する伝送フレーム復号ステップと、
を前記誤り訂正復号装置に実行させることを特徴とする記憶媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024509128A JPWO2023188431A1 (ja) | 2022-04-01 | 2022-04-01 | |
| PCT/JP2022/016999 WO2023188431A1 (ja) | 2022-04-01 | 2022-04-01 | 誤り訂正符号化装置、誤り訂正復号装置、誤り訂正符号化方法、誤り訂正復号方法、制御回路および記憶媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2022/016999 WO2023188431A1 (ja) | 2022-04-01 | 2022-04-01 | 誤り訂正符号化装置、誤り訂正復号装置、誤り訂正符号化方法、誤り訂正復号方法、制御回路および記憶媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2023188431A1 true WO2023188431A1 (ja) | 2023-10-05 |
Family
ID=88200568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP2022/016999 WO2023188431A1 (ja) | 2022-04-01 | 2022-04-01 | 誤り訂正符号化装置、誤り訂正復号装置、誤り訂正符号化方法、誤り訂正復号方法、制御回路および記憶媒体 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPWO2023188431A1 (ja) |
| WO (1) | WO2023188431A1 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008301188A (ja) * | 2007-05-31 | 2008-12-11 | Nec Corp | 送信装置、受信装置、無線通信システム、送信方法、受信方法、通信方法、及びプログラム |
| WO2013084341A1 (ja) * | 2011-12-08 | 2013-06-13 | 三菱電機株式会社 | フレーム生成方法、光伝送装置および光伝送システム |
| US20190068314A1 (en) * | 2017-08-22 | 2019-02-28 | Samsung Electronics Co., Ltd. | Channel encoding and decoding methods and apparatuses using zero bit padding |
| US20210083774A1 (en) * | 2018-05-25 | 2021-03-18 | Huawei Technologies Co., Ltd. | Data transmission method and apparatus |
-
2022
- 2022-04-01 WO PCT/JP2022/016999 patent/WO2023188431A1/ja unknown
- 2022-04-01 JP JP2024509128A patent/JPWO2023188431A1/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008301188A (ja) * | 2007-05-31 | 2008-12-11 | Nec Corp | 送信装置、受信装置、無線通信システム、送信方法、受信方法、通信方法、及びプログラム |
| WO2013084341A1 (ja) * | 2011-12-08 | 2013-06-13 | 三菱電機株式会社 | フレーム生成方法、光伝送装置および光伝送システム |
| US20190068314A1 (en) * | 2017-08-22 | 2019-02-28 | Samsung Electronics Co., Ltd. | Channel encoding and decoding methods and apparatuses using zero bit padding |
| US20210083774A1 (en) * | 2018-05-25 | 2021-03-18 | Huawei Technologies Co., Ltd. | Data transmission method and apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2023188431A1 (ja) | 2023-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5419534B2 (ja) | Ｆｅｃフレーム構成装置および方法 | |
| US11405134B2 (en) | Apparatus and method for communicating data over an optical channel | |
| CA2278820C (en) | Forward error correction for high speed optical transmission systems | |
| BRPI0620901A2 (pt) | transmissor e sistema para transmitir/receber fluxo de difusão digital e método do mesmo | |
| US7246294B2 (en) | Method for iterative hard-decision forward error correction decoding | |
| JP7424724B2 (ja) | データ伝送方法、データ伝送装置、通信システム、ネットワークデバイス、データ伝送システム、コンピュータ可読記憶媒体、およびコンピュータプログラムコード | |
| US20110119056A1 (en) | Subwords coding using different interleaving schemes | |
| US7190732B2 (en) | Multilevel coding with unequal error protection and time diversity for bandwidth efficient transmission | |
| US8386894B2 (en) | Parallel forward error correction with syndrome recalculation | |
| WO1998058468A1 (fr) | Systeme de transmission avec multiplexage de donnees d'information, multiplexeur et demultiplexeur utilises a cet effet et codeur et decodeur pour correction d'erreurs | |
| EP1782542A2 (en) | Methods and apparatus for error correction of transparent gfp (generic framing procedure) superblocks | |
| JPWO2007055150A1 (ja) | 通信装置、送信機、受信機および誤り訂正光通信システム | |
| US7231575B2 (en) | Apparatus for iterative hard-decision forward error correction decoding | |
| EP3029842B1 (en) | Memory-efficient methods of transporting error correction codes in a symbol encoded transmission stream | |
| CN105281871B (zh) | 用于在符号编码的传输流中传送前向纠错码的方法 | |
| JPH1075271A (ja) | 送信装置および受信装置 | |
| US20050047433A1 (en) | Physical coding sublayer transcoding | |
| WO2023188431A1 (ja) | 誤り訂正符号化装置、誤り訂正復号装置、誤り訂正符号化方法、誤り訂正復号方法、制御回路および記憶媒体 | |
| US20100131830A1 (en) | Transparent In-Band Forward Error Correction for Signal Conditioning-Encoded Signals | |
| JP2011003975A (ja) | 誤り訂正符号化装置および誤り訂正復号装置 | |
| JP2000165258A (ja) | 復号装置 | |
| JP2010034976A (ja) | 誤り訂正符号化装置、誤り訂正復号装置及び誤り訂正符号化方法 | |
| CN117616709A (zh) | 用于概率幅度整形中的双编码级联的系统和方法 | |
| JP2003273841A (ja) | 誤り訂正機能を有する伝送装置 | |
| BRPI0708994A2 (pt) | codificador em treliÇa e dispositivo de codificaÇço em treliÇa tendo o mesmo |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 22935566 Country of ref document: EP Kind code of ref document: A1 |
|
| ENP | Entry into the national phase |
Ref document number: 2024509128 Country of ref document: JP Kind code of ref document: A |